CN1126256C - 用于多数字位的稳定电路 - Google Patents

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Abstract

一种具有每一存储单元能够存储多个位的存储单元的集成电路存储系统。具有一种恢复操作，其中存储单元存储的可能会从它的初始设定条件漂移的电荷被保持在多个预定电平中之一内，多个电平对应于信息的数字位并且由一组特定的参考电压值定义。存储系统具有小编程和小擦除操作以仅把足以保持电荷进入和移出预定电平的电荷量加入或移出存储单元。存储系统还有一用于高速存储单元编程和一擦除操作，以使电荷分布变窄，增加电平间的分布和安全边界。

Description

用于多数字位的稳定电路
技术领域
本发明涉及半导体存储器，具体地讲，涉及受到漂移作用的半导体存储器的稳定性。这种存储器每存储单元可以存储一个和多个数字位。
背景技术
诸如EEPROM，EPROM，FLASH和DRAM这样的半导体存储器集成电路一般被用来在每个存储单元中存储一个单一的数字位，下文称之为一位存储。以前对每存储单元能够存储多于一个数据位的存储器以及它们的优点有过说明。这种每单元存储多位的存储器被称为多电平存储器，因为它们需要多于通常用于一位存储技术的两个(导通与非导通)单元阈电压VT的电平。
多电平存储器中的每个电平代表存储在每个存储单元中的电荷的一个特定范围，并且在非易失性存储器的情况下，即，EEPROM，EPROM和FLASH存储器的情况下，代表单元VT值的一个特定范围。为了每一存储单元存储N位，需要把单元的VT范围和存储电荷的量划分为2N个电平。每个电平对应于用于所有N位的一个唯一的二进制数据模式。将单元擦除或编程以存储电荷，使得单元的VT能够设定在这些2N个电平中的一个内。读出电路确定存储单元的VT在哪一个电平内，并且读出为N位存储的对应的二进制数据模式。由于可以在以前每单元仅存储单一位的相同的存储单元阵列区中存储N倍的位数，因此可以用很低的每位价格存储数字信息。
在以下对非易失性存储器的说明中，“电平”被用来表示VT值的一个范围，而不是一个单一的电压值。此外，单元VT一词不是固态元件物理学所定义的最严格意义中使用的，而是在读出电路如何确定存储单元的电导率状态的意义上使用的。电导率与单元的VT有关。同样，DRAM电平代表存储电荷的一个范围，而不是一个单一的电荷值。
读出单个电平的操作是通过把读出电压或电流表示的存储单元的电导率(或存储电荷)与多个参考电压或电流进行比较执行的。由于在读出技术领域中工作的技术人员可以容易地通过负载电路将电流转换成电压，所以本发明是以电压读出进行说明的。
存在着许多与多电平存储器相关的问题。为使每存储单元存储N位，一般建议用2N-1，或2N个参考电压值VRI，其中I＝1，2，…，2N-1，或2N，使每一存储单元存储N位，以使2N个电平相互分离，VR1＜VR2＜…＜V(2^N)。应当注意，为简化起见，有时把VRI简单地写为VR。图1A-1C中示出了参考电压值与单元VT之间的关系，图1A-1C分别示出了用于每单元存储一位、两位和四位的整个存储器芯片的多电平读出参考电压和单元VT的分布。
当一个存储单元VT接近VR电压之一时将产生不希望的条件。单元VT的确定变模糊得。确定单元VT的实际读出电路受限于电路的稳定性和速度，和数字交换噪声以及电源电压、温度、和硅工艺中的其它变化造成的电压和电流的变化。与不需要离散多个电平或多个参考电压的模拟信号存储不同，数字存储器存储技术要求无二义性地确定电平，并且需要这种离散参考电压。如果单元中的电平被不正确地读出，那么数字存储器将误操作，并且可能每单元丢失多达N位之多。
为了避免读出单元VT值接近，或等于，VR电压之一的问题，提出了使一个电平中的单元VT与其它相邻电平分离的容限电压范围VMPI(见图2)。在单元被擦除和编程时执行这种分离。但是，没有定义每个VMPI的两端。而是，这种提议的技术在硅工艺中使用了和一个冗余的编程算法结合的统计控制，以便为每单元存储一个单一位、或可能两位建立适当的VMPI。此外，没有机构来确定是否一个单元VT超出了恰当的范围。但是，该技术仅在满足了两个条件时才是可靠的。首先，VR值之间的分离足够大，以便为无二义性的读出提供适当的容限。其次，单元的VT必须在恰当的电平内保持稳定，并在同样长的时间内保持数据有效。这个时间周期可能与存储器芯片的寿命一样长。
但是，所有多电平存储技术都必须克服的一个问题是在每个电平的很窄范围内对存储单元的VT控制的问题。这种VT的控制问题应用于存储器的所有操作模式，包括编程，擦除和读取存储单元。由于每单元存储N位需要每单元2N个电平，因此随每存储单元存储的位数增加，VT控制问题的难度成几何级地增加。随电平数量在所有有效单元VT值的一个固定范围VF内的增加，在一单一电平内的VT值的范围VL，以及在不同电平中分离单元VT的容限范围VM(见图3A-C)变窄。在本发明中，为简洁起见，我们有时把VLI(其中I是2N个电平中的一个)简称为VL。
VF经常是固定的，因为它受编程、擦除和读出操作过程中能够施加于存储单元的终端的电压范围的限制。VF受电路速度、复杂性和数据存储可靠性的约束。对于许多以前提出的非易失性存储器技术，VF大致地等于用于读出操作的电源电压VCC。
对于一个极简单的例子，其中定义所有电平的VL的范围都是相同的，并且电平之间的容限是零，那么VL＝VF/2N。例如，对于从5伏VCC操作的一个一位存储技术的VL的范围是5/2＝2.5V，而对于从3V操作的每单元4位的多电平存储器的VL的范围减少到3/16＝187.5mV。如果在每个电平之间加上一个容限电压范围VM，那么 V F = V L 1 + V M 1 + V L 2 + V M 2 + · · · + V M ( 2 N - 1 ) + V L ( 2 N ) . 继续上述简单例子，并假设所有的VM范围也相等，那么现在电平范围减小到VL＝〔VF-(2N-1)×VM〕/2N。把VM等于0.1V代入，那么在上述的4-位，3-伏VCC例子中的VL现在已减小到〔3-(15×0.1)〕/16＝93.8mV。
加入VT控制的问题是擦除存储单元的程序。在存储阵列的实际实施例中，单元的擦除是以包含许多单元的块执行的，所以完全擦除单元的VT分布比更有选择地编程的其它电平宽。用于定义完全擦除单元的较宽VL电平VLERASE进一步减小编程电平的VL范围。图3A至3C示出了图1A-1C中所示的相同技术的这种问题的曲线图。
应当注意，图1A，1B，1C，2，3A，3B和3C是编程提高单元VT技术的例子。上述的说明类似地应用于编程过程中降低单元VT的技术。在这种场合，这些附图应当在单元VT的高端显示较宽的擦除电平，而不是低端。
因此，由于随着每单元位数的增加每一电平中的VT范围成几何级数地减小，所以在多电平存储中的VT控制比在一位存储系统中更为重要。
此外，存在着各种可以导致单元的VT从它的初始编程值漂移开的机制。许多这些机制是由在单元的原始编程之后施加于该单元的电压应力造成的。这些条件称为“干扰”，并且当该单元分组在其它类似单元的阵列内以构成一有用存储系统时是不可避免的。由于在这些操作中使用了高电压，编程和擦除干扰只存在最短的累加时间，但却是VT漂移的重要原因。例如，在介绍新的FLASH存储技术的技术文献中经常报导干扰数据。
VT漂移的其它原因是由于在浮栅周围或浮栅与存储单元的基底之间的俘获电荷的数量或位置改变的结果。俘获电荷可能是由于缺陷或是在诸如反复的编程/擦除(P/E)循环过程之类的时间中施加的高电场的累积效应造成的。被驱动通过栅极介质的擦除或编程电流越大，累积的俘获电荷越多。最终导致了那些操作的延迟，和该部分的误操作。
俘获电荷也可能以P/E循环的不可重复的形式发生。这归因于所谓的“劣等位(rogue bit)”效应。劣等位显示出在一个循环中编程或擦除能力上的偏移，并且在另一个循环中又返回正常。由于缺陷统计变化的存在，VT漂移率在一段时间中可能是不恒定的，并且从单元到单元可能是不一样的。由于单元在其中相互连接的不同的行和列是以不同的次序存取的，所以一个存储单元阵列中的每个单元经历其本身唯一的干扰和电荷应力条件的组合。随机电压应力造成的漂移效应附加在随机缺陷造成的漂移效应上。这些效应累积在单元的VT漂移上。
非易失性单元通过反复的P/E循环最终放松持续性，即，它们编程或擦除对于允许这些操作进行的时间来说太慢，并最终失败。一些以前的编程技术对存储单元阵列的一个特定区段已经循环的次数计数。在一个实例中，利用这种循环数据根据预定保留的最大循环次数防止存储单元阵列的过度使用的部分继续P/E循环。因此这种编程技术可以用来在需要之前降低存储器的功能性。
最后，由于随存储单元物理尺寸减小造成的单元中电场增强，使得上述所有VT干扰和漂移机制问题更为严重。已知这些问题妨碍单元的定标和阻碍了更经济的存储芯片的生产。例如，当每单元存储多位或使用较低的电源电压时VL范围变窄，使得单元VT漂移问题更加严重。
本发明解决了或实质上减轻了这些问题。根据本发明的存储器直接测量每个非易失性存储单元在其整个寿命中的稳定性，可编程性和可擦除性。
发明内容
本发明提供了一种集成电路存储系统，该存储系统具有多个存储单元，每个存储单元有一个在对应于数字信息的多个电平之一中的存储电荷。存储系统还包括响应于存储单元中电荷预定变化量恢复每个存储单元中的电荷以避免存储单元中数字信息丢失的电路。电荷恢复是由小编程和小擦除操作进行的，它仅把足够的电荷移入和移出存储单元，从而足以使存储电荷恢复到它的由一个第一专用参考电压值组定义的原始值。
集成电路存储系统还具有用于新编程和擦除操作的电路。在存储单元的编程过程中，存储系统把对应于数字信息的多个电平之一中的电荷写入被编程的每个存储单元。电平是由一个第二专用参考电压值组定义的，第二专用参考电压值组比第一专用参考电压值组更宽地定义电平。随后，在需要时执行小编程和小擦除操作，以使存储电荷范围变窄为第一专用参考电压值组定义的电平。存储电荷的初始宽范围加速存储单元的编程。
在存储单元擦除过程中，存储系统以专用参考电压值缩小擦除存储单元的电平中的存储电荷的范围。变窄的擦除电平增大了对应于数字信息的电平之间的差距。这增大了电平之间的安全容限，或允许增加能够存储在存储单元中的位数。
附图说明
图1A是一个每单元一位数据存储的整个存储器芯片的读出参考电压和单元VT分布的一个实例。
图1B是一个每单元两位数据存储的整个存储器芯片的读出参考电压和单元VT分布的一个现有技术的实例。
图1C是一个每单元四位数据存储的整个存储器芯片的读出参考电压和单元VT分布的一个实例。
图2是一个显示了每单元两位数据存储的整个存储器芯片的用于读出，编程和擦除模式的读出参考电压和所得到的单元VT分布的一个特定现有技术的实例，并示出了分离不同VT电平的容限、。
图3A是一个每单元一位数据存储的整个存储器芯片的定义VF，VLERASE，VM和VL单元VT分布范围的现有技术实例。
图3B是一个每单元两位数据存储的整个存储器芯片的定义VF，VLERASE，VM和VL单元VT分布范围的现有技术实例。
图3C是一个每单元四位数据存储的整个存储器芯片的定义VF，VLERASE，VM和VL单元VT分布范围的实例。
图4A是上升VT的单元VT漂移与时间关系曲线的一个实例。
图4B是下降VT的单元VT漂移与时间关系曲线的一个实例。
图5A是示出了两个新的多电平数字读取读出参考电压和一个给定电平的防护带的上升VT的单元VT漂移与时间关系曲线的一个实例。
图5B是示出了两个新的多电平数字读取读出参考电压和一个给定电平的防护带的下降VT的单元VT漂移与时间关系曲线的一个实例。
图6示出了用于读出每存储单元多电平数字数据的四个位的BSERD技术的优选实施例的一般操作。
图7是本发明的一个优选实施例的方框图。
图8是在该优选实施例中执行的BSERD技术的流程图。
图9示出了利用BSERD技术从一个存储单元读出多电平数字数据的一个实例。
图10是图9中所示实例的时序图。
图11示出了本发明的一个实施例的页模式操作的存储阵列和Y-驱动器(Y-DRIVER)的详细结构的方框图。
图12是小编程技术的一个实例，示出了在两个不同时间的存储器中多个单元的单元VT分布，并且示出了在一给定电平内两个新的小编程读出参考电压和防护带。
图13A是小擦除技术的一个实例，示出了在四个不同时间的存储器中多个单元的单元VT分布，并且示出了在一给定电平内新的预擦除小编程读出参考电压和防护带以及两个新的小擦除读出参考电压和防护带。
图13B是图13A的继续，并且是小擦除技术的一个实例，示出了在三个不同时间的存储器中多个单元的单元VT分布，和示出了在一给定电平内新的预擦除小编程读出参考电压和防护带以及两个新的小擦除读出参考电压和防护带。
图14A是VT过冲恢复技术的一个实例，示出了在四个不同时间的存储器中多个单元的单元VT分布，并且示出了在一给定电平内新的预擦除微编程读出参考电压和防护带。
图14B是图14A的继续，并且是VT过冲恢复技术的一个实例，示出了在三个不同时间的存储器中多个单元的单元VT分布，和示出了在一给定电平内新的预擦除微编程读出参考电压和防护带以及两个新的微编程读出参考电压和防护带。
图15A是一个现有技术的实例，示出了紧接着编程之后的在一给定电平内存储器中多个单元的初始紧密单元VT分布，并示出了在一长时间周期之后刚好在模糊读出故障点的相同单元的实际展宽分布。
图15B是一个实例，示出了在一给定电平内两个新的编程读出参考电压和防护带以及在三个不同时间的存储器中多个单元的单元VT分布；紧接着第一部分编程之后的初始宽单元VT分布，紧接着第二部分编程之后的紧密分布，和在其中应用恢复技术防止模糊读出故障的如图15A中指出的同样长的时间周期之后相同单元的恢复分布。
图16A是编程技术的一个实例，示出了在四个不同时间存储器中多个单元的单元VT分布，并示出了在一给定电平内两个新的编程读出参考电压和防护带。
图16B是图16A的继续，并且是小擦除技术的一个实例，示出了在一给定电平内三个不同时间的存储器中多个单元的单元VT分布。
图17A是定义每单元四位数据存储的一个擦除块的VF，VLERASE，VM和VL单元VT分布范围的一个实例，其中象以前使用过的技术一样把VLERASE用于VL0。
图17B是定义每单元四位数据存储的一个擦除块的VF，VLERASE，VM和VL单元VT分布范围的一个实例，其中没有把VLERASE用于VL0，并且其中VL电平向外延伸跨越整个VF范围，导致了比图17A中更宽的VL和VM范围。
图17C是定义每单元四位数据存储的一个擦除块的VF，VLERASE，VM和VL单元VT分布范围的一个实例，其中没有把VLERASE用于VL0，并且其中VL电平没有叠盖VLERASE范围，这在一些技术中对于可靠的数据读出可能是必须的。
图18A是擦除技术的一个实例，示出了在四个不同时间跨越四个电平的擦除块中多个单元的单元VT分布，并且示出了在VL0电平内四个新的擦除读出参考电压和新的VMEFL防护带。
图18B是图18A的继续，并且是擦除技术的一个实例，示出了在四个不同时间跨越四个电平的擦除块中多个单元的单元VT分布，并且示出了在VL0电平内两个新的擦除读出参考电压和新的VMEFL防护带。
具体实施方式
为避免上述问题，根据本发明的一种存储系统进行较小的单元VT调节，甚至在编程很长时间之后，自动地改正漂移效应。单元VT被恢复到正确VLI范围内的最佳值。在需要时进行这种恢复操作，以便在整个存储器使用寿命中维持可靠数据存储的适当读出容限。存储系统确定什么时间应当通过加入、确定什么时候单元的VT在恰当的VL范围的任何一侧太靠近VR值之一的读出参考电压来恢复单元的VT。
本发明也不同于不使用被离散读出参考电压分离的多个电平的以前的模拟存储技术。这种模拟存储技术一旦在原始模拟信号被VT漂移破坏后不能对单元漂移或干扰效应进行检测和改正。
单元的VT可以在三种路径之一中移动：
VT上升(例如，当把电子加到浮栅时，如图4A中所示)，
VT下降(例如，当把电子从浮栅移开时，如图4B中所示)，和
稳定的VT，由于电荷的平衡或缺乏应力条件。
本发明的存储器响应于每个存储单元的上述三种可能性中的任何一个，并确定恢复单元VT所需的操作。这种响应和确定可能在原始数据编程很长时间之后发生。存储系统在编程之前不必执行擦除。作为替代，存储器执行将VT在正确方向上调节的小擦除和小编程操作。在这些操作过程中，仅有少量的进行较小VT恢复所需要的存储电荷被移动。这避免了干扰其它单元上的数据。以前的P/E循环技术的耗损效应被降至最低。
此外，存储系统改正在一次正常P/E循环中大量电荷流过栅极介质时产生的劣等位。在一个恢复操作过程中，仅需要单元VT中很小的改变来恢复VT。
通过使单元在被称为区段或擦除块的大组中被电擦除，正常地优化FLASH(闪速)非易失性存储单元阵列以减小芯片的硅面积。编程是以更大的选择方式完成的，使得只有很少的位在一个较小的组中，例如在一个页、字或字节中被同时编程。在编程页、字或字节内的所有单元也可以被同时读出(读取或验证)。一个擦除区段或块可以包含多个编程页。
编程以与进行擦除的方向相反的方向移动存储单元的VT。应当注意，这里使用的对编程和擦除的定义与极性无关，并且也与电荷移动到一个诸如浮栅之类的电荷存储区上的方向无关，而是由存储单元阵列确定的。因此，本发明在通过增加或减小单元VT编程的两种技术中都可以使用。
在对集成电路单元的编程中，在把任何新的数据位编程到擦除块内的任何页中之前，存储系统首先完全擦除擦除块中的所有单元。以前的编程算法把每个单元以一系列编程脉冲编程到希望的VT。多电平编程则预想到将来的漂移，最好是单独地设定每个单元的VT，以在编程过程中获得最紧密的可能的VL。以前的多电平编程算法需要多次的编程/验证反复，以使单元VT向一个方向偏移。极大地依赖统计过程控制以防止最快的编程单元的VT超出一电平内的恰当范围，和停留在太靠近一个VR的位置。为避免超出，需要许多小编程反复。
与此相反，这里所述的存储系统的编程操作在编程模式中应用小擦除操作可以使单元的VT向两个方向偏移。小擦除操作允许执行大编程迭代。在编程过程中控制每个VL范围的两侧，而不是依赖每个单元的编程特性的统计控制。下述编程技术的另一个优点是，减少了一个多电平存储器的编程时间，这是由于小编程和小擦除操作减小了每个电平中的初始编程的宽单元VT分布，并改正了任何VT超出。
利用本发明，一个存储系统在嵌入到外部系统的同时可以通过直接测量确定什么时候一个单元不再能够可靠地编程、擦除或存储数据。只有确定了立即需要这种动作之后才执行适当的动作。这延长了存储器芯片的使用寿命。
以下更详细地说明根据本发明的存储系统的各个方面。多电平数据读出、小编程、小擦除，编程和擦除的操作如下：
I.多电平数字数据读出读出操作的一般说明
本发明提供了一种新的多电平数字数据读出技术。这种技术在读出操作过程中使用了附加的参考电压和防护带，以确定一个存储单元VT是否已经不恰当地漂移靠近电平分离参考电压VRI或VR(I+1)中的任何一个，电平分离参考电压VRI和VR(I+1)定义了多个VLI电平中的一个。
如图5A和5B中所示，在读出模式过程中，参考电压VUGI和VLGI引入单元VT读取容限防护带。对于每个电平“I”，有两个读取容限防护带；1)上读取容限防护带，VMRUI＝VR(I+1)-VUGI，和2)下读取容限防护带，VMRLI＝VLDI-VRI。防护带VMRUI和VMRLI相对于VRI定位。例如，VMRUI相对于VR(I+1)定位，和VMRLI相对于VRI定位。一个VR周围的总读取容限防护带是VMRI＝VMRU(I-1)+VMRLI。
如果新的多电平数字数据读出技术检测到一个单元VT已经漂移进入一个读取容限防护带，那么建立起一个恢复循环条件，并设定一个条件状态标志。新的多电平数字数据读出技术也使用(2N+1)电平分离参考电压VRI，其中N是存储在每个存储单元的多电平数字位数，I＝0至(2N+1)。两个附加读取容限防护带也被用于读出是否一个单元已经漂移进入可靠数据读出的极限。二进制检索嵌入恢复检测方法
称为二进制检索嵌入恢复检测(BSERD)技术的新的多电平数字数据读出技术读出作为多电平数字数据存储在每个存储单元中的数据的多个位，并利用带读出检测确定是否建立了一个恢复循环条件。
图6示出了用于读出每存储单元多电平数字数据的四个位(N＝4)的BSERD技术的一个优选实施例的一般操作。对这个实施例，选择N＝4只是为了说明本发明的目的，并不限制本发明应用于选择其它的N。例如，本发明可以用于每单元存储一位(N＝1)，或任何其它多位存储应用，其中N＞1。
在每个“Set BitX(设定位X)”循环(X＝0至N-1)过程中，执行两个子循环操作。这些子循环是后面跟随着恢复检测子循环的数据检测子循环。在每个子循环中，设定一个适当的参考电压VCRF，并且与读出的单元VT比较。在某一时刻的VCRF电压取决于VCRF电压与在先前的每个时刻读出的单元VT之间的比较结果。在必要数量的Set BitX循环结束后，执行一个边缘检测子循环和一个边缘恢复子循环，以检测单元VT是否在单元VT读出范围的极端可靠的界限之内，和单元VT是否在极上或极下恢复容限范围内。多电平存储器读出系统
图7示出了本发明的一个优选实施例的方框图。从每个存储单元读出多电平数字数据的四个位。一个数据，地址和控制系统接口块10经过一个DATA(数据)总线11，一个ADDR(地址)总线12，一个CNTRL(控制)总线13和一个CLKIN(时钟)线14实现外部系统与本优选实施例之间的数据，控制，和系统时钟信号的连接。作为选择，一个内部时钟块(图7中未示出)在CLCK(时钟)信号线15上产生一个时钟信号，如图7中所示。在读出操作过程中，一个数据，地址和控制系统接口块10通过一个双向地址，ADDRBUS总线16向一个对应的水平解码器X-DEC 17，垂直解码器Y-DEC 18和一个块解码器BLOCK-DEC 19提供地址信息，以便在一存储阵列块CELL ARRAY 21中选择一个适当的存储单元20。
解码器根据PRG-ERS控制总线22，HVCTRL控制总线23，PRGHV高电压线24，和HVOUT高电压总线25上的信号在单元20的终端提供适当的多电平编程，擦除或读出电压。PRG-ERS和HVCTRL信号是编程擦除读取恢复序列发生器块26产生的。HVOUT和PRGHV信号是由HVGEN块27产生的。
在读出过程中，RD线28趋于高电平，以接通GATEC开关29，使MLLINE线30连接到VMEM线31。MLLINE线30通过一个Y-MUX块32和一个BL00位线71连接到单元20。在读出过程中，连接到MLLINE线30的特定单元20依赖于Y-MUX块32，响应YDECO总线34上的由Y-DEC块18产生的信号。VMEM线31连接到一个比较器CMP35的非倒相输入端。当高电平时，RD线28也允许负载块电路CELL LOAD36连接于VMEM线31。
当适当的电压施加于编址单元20的终端并且CELL LOAD36被连接时，在VMEM线路31上产生一个表示四位数字数据的电压。编程擦除读取恢复序列发生器块26也经过PRGRDB总线37把信号输送到参考电压选择块，VX VY GEN块38和ΔVU ΔVL GEN块39。VX VYGEN块38和ΔVX ΔVY GEN块39的输出信号被输送到一个比较器参考电压产生块，VCRFGEN块40。VX XY GEN和ΔVXΔVY GEN块38和39通过一参考电压总线RVBUS42从一电压参考块41选择参考电压。
在读出操作过程中，二进制检索读取序列发生器块43和编程擦除读取恢复序列发生器块26控制和排序由来自一个数据，地址和控制系统接口块10的CLCK线15上的时钟信号同步化的BSERD技术。二进制检索读取序列发生器块43使双向总线DATABUS[0-3]44上的适当的数据线导通。
VCRFGEN块40还从来自编程擦除读取恢复序列发生器块26的控制线PHSSEL线46和来自一STPDIR锁存器52的控制线STPDIR线路47接收控制信号。STPDIR锁存器52通过一个输出线VCMPO49和一个传输门GATEA50连接到CMP比较器35的输出端。根据来自DATABUS[0-3]总线44的输入信号，VX VY GEN块38和ΔVX ΔVYGEN块39对VCRFGEN块40产生适当的电压。表1示出了在读出过程中，根据PHSSEL和STPDIR线46和47上的电平，从VCRFGEM块40在输出VCRF线45上的输出电压。VCRF线45连接于CMP比较器35的倒相输入端。表1
PHSSEL    STPDIR    VCRF上电压
低        不考虑    VX
高        低        VX+ΔVL
高        高        VY+ΔVU
图6示出了参考电压VR0至VR16；它们中任何一个都是在PRGRDB总线37和DATABUS[0-3]总线44的控制信号下由VX VYGEN块38作为输出产生的，而PRGRDB总线37和DATABUS[0-3]总线44又受序列发生器26和43控制。在读出过程中，从VX VY GEN块38输出的电压是VX＝VRI和VY＝VRI，其中I是一个0至16之间的整数，由DATABUS[0-3]总线44上的数据线确定。在读出过程中，也如图6中所示，ΔVX ΔVY GEN块39产生输出电压ΔVL和ΔVU，其中ΔVL＝VMRLI，ΔVU＝VMRU(I-1)，I＝0至15。
数据[0-3]锁存器块48具有四个锁存器，这四个锁存器在通过BSERD技术读出时从每个存储单元20存储四个位。CMP比较器35比较VMEM输入线31和VCRF输入线路45上的电压，并在VCMPO输出线49上产生一个逻辑高或低信号。当VMEM线31上的电压高于VCRF线45上的电压时，VCMPO线49输出一个逻辑高信号。相反，当VMEM线31上的电压低于VCRF线45上的电压时，VCMPO线输出一个逻辑低信号。
除了传输开关GATEA 50之外，输出VCMPO线49还连接于一个传输开关GATEB 51的输入端。GATEA 50的输出线连接于STPDIR锁存器52的输入线。GATEB 51的输出线连接于一个锁存器RESLATCH 53的输入端。来自编程擦除读取恢复序列发生器块的PHSSEL线46控制开关GATEA 50和GATEB 51的操作。当PHSSEL线46为高电平时，来自CMP比较器35的输出线VCMPO 49通过开关GATEB51连接于RES LATCH 53的输入端。当PHSSEL线46为低电平时，VCMPO线49通过GATEA开关50连接于STPDIR锁存器52的输入端。
来自编程擦除读取恢复序列发生器块26的RST线54连接于STPDIR锁存器52和RES锁存器53。当RST线54为逻辑高时，两个锁存器52和52被复位。当RES锁存器53被复位时，一个来自锁存器53的输出线RES线55为低电平。来自STPDIR锁存器52的输出STPDIR线47携带着一个来自锁存器52的倒相信号。当STPDIR锁存器52被复位时，输出STPDIR线47为高电平。STPDIR线连接到一个高压开关HVSW56，VCRFGEN块40，和传输开关GATED 57、GATEF58和GATEH 59。当STPDIR线路47为高电平时，HVSW开关56在连接于高电压发生器HVGEN块27的PRGHV线24上向MLLINE线30发送一个高电压脉冲。当STPDIR线47为低电平时，HVSW开关56从MLLINE线30上断开PRGHV线24。
当来自编程擦除读取恢复序列发生器块26的HVCTRL总线23被驱动设置一个编程或擦除操作时，HVGEN块27产生高电压脉冲。在读出过程中，因为HVCTRL总线被设置用于读出，允许高电压PRGHV线24浮动，并且HVGEN块27不产生任何高电压脉冲。在编程、擦除、恢复和也有可能的读出操作模式过程中，HVGEN块27还通过HVOUT总线25向Y-DEC块18，X-DEC块17和BLOCK-DEC块19提供高电压。
Y-MUX块32在Y-DEC块18的控制下选择被编址单元20适当的位(读出)线。一个寄存器和地址缓冲器块60存储存储单元的地址，当BSERD技术确定时该地址应当与恢复条件状态标志一同恢复。编程擦除读取恢复序列发生器26经过一个BFCTLBUS总线61控制连接到ADDRBUS总线16的寄存器和地址缓冲器块60。
GATED和GATEE开关57和62串联到一个设置为逻辑低信号的GROUND(接地)线64。开关57和62分别由STPDIR线47和RES线55上的信号控制。同样，GATEF和GATEG开关58和63串联到一个设置为逻辑高信号的POWER(电源)线67。开关58和63分别由STPDIR线47和RES线55上的信号控制。
当STPDIR线47和RES线55一同为逻辑高时，一个逻辑低信号通过GATED和GATEE开关57和62传送到一个FLGB线65。在STPDIR线47和RES线55上的信号的任何其它组合情况下，该逻辑低信号不传送到FLGB线65，这使得一个PULL UP LOAD(上拉负载)块66在FLGB线65上施加一个高逻辑信号。当STPDIR线47和RES线55一同为逻辑低时，一个逻辑高信号通过GATEF，GATEG开关58和63传送到FUGB线68。在STPDIR线47和RES线55上的信号的任何其它组合的情况下，逻辑高信号不传送到FUGB线68；那么一个PULL DOWN LOAD(下拉负载)块69在FUGB线68上施加一个低电压。FLGB，FUGV线65和68是到编程擦除读取恢复序列发生器块26和二进制检索读取序列发生器块43的输入线路。当STPDIR线47为低电平时，一个编程擦除读取恢复序列发生器块26产生的并且通过LCHDAT线70传导的数据锁存脉冲经过GATEH开关59传送到数据[0-3]锁存器块48。
图8示出了执行BSERD技术的流程图。二进制检索读取序列发生器块43和编程擦除读取恢复序列发生器块26包含有必要的控制电路以执行BSERD技术。熟悉集成电路设计的技术人员应当清楚这种电路的设计。
图9示出了从一个存储单元读出多电平数字数据的实例。图9中箭头示出了响应如图上时间轴上所示的每一个先前时刻CMP35的输出条件，在特定的时刻在VCRF输入线45上将参考电压输送到CMP比较器35。
图10示出了如图9中所示的和以下将说明的，从一个存储单元20读出多电平数字数据的示例性的时序图。此前已经适当地编程的选定单元20的单元VT在VMEM线31(见图7)被读出，是在深黑的点划水平线上，在图9中示为“单元VT”。在时间T0，BSERD技术开始，RES线54被施加逻辑高脉冲，以使STPDIR和RES锁存器52和53复位。设置PRGRDB总线37，PHSSEL线46为逻辑低，HVCTRL总线23被设置为读出，RD线28是逻辑高，并且ADDRBUS总线包含有正在被读出的选定存储单元的地址。在线54上的一个复位脉冲之后，STPDIR线是逻辑高，RES线55是逻辑低。FLGB线65是逻辑高，FUGB线68是逻辑低。
现在“Set Bit3”循环(见图6)和第一数据检测子循环开始。编程擦除读取恢复序列发生器块43把DATABUS[0-3]总线44的最有意义的位线Bit3强制为高电平。由于Bit3被强制为高电平，DATABUS[0-3]总线上是(0001)，VX VY GEN块38在时间T1D输出参考电压VR8，ΔVX ΔVY GEN块39输出参考电压VMRL8和VMRU7。由于此时PHSSEL线46是低电平，VCRFGEN块40在VCRF线45上输出参考电压VR8。刚好在时间T1D之后，CMP比较器35读出VMEM线31高于VCRF线45，并在VCMPO线49上产生逻辑高。由于PHSSEL线46为低电平，GATEA开关50使VCMPO线路49上的逻辑高信号传送到STPDIR锁存器52的输入线。锁存器52被设定，并在STPDIR线47上产生一个逻辑低信号。由于STPDIR线47为低电平，来自编程擦除读取恢复序列发生器块26的LCHDAT线70上的锁存脉冲通过GATEH开关59，以便在数据[0-3]锁存器块48中的一个DATA3锁存器中锁存一个“1”。这标志着数据检测子循环的终点。
接下来，开始第一恢复检测子循环。PHSSEL线46被设置为高电平。由于PHSSEL线46为高电平和STPDIR线47为低电平，在时间T1R，VCRFGEN块40在VCRF线45上输出电压(VR8+VMRL8)。CMP比较器35读出VMEM线31上的信号仍然高于VCRF线45上的信号，并在VCMPO线49上产生一个逻辑高信号。由于PHSSEL线46是逻辑高，VCMPO线49上的信号通过GATEB开关51传送到RES锁存器53，并且不通过GATEA开关50传送到STPDIR锁存器52。由于RES锁存器53的输入端是高电平，输出RES线55被设置为高电平。这是第一恢复检测子循环的终点，和“Set Bit3”循环的终点。
BSERD技术如上面段落中所述的那样执行事项和子循环序列，顺序地执行Set BIT2，Set BIT1和Set BIT0循环。图9示出了各个不同时刻在VCRF线45上设置的参考电压。图10示出了不同离散时间VCMPO线49，STPDIR线47，RES线55，FLGB线65，FUGB线68和DATABUS[0-3]总线44上的输出逻辑电压。如果在一个数据检测子循环的终点，来自CMP比较器35的输出线VCMPO49保持逻辑低，这表示VMEM线31上的电压低于VCRF线45上的电压，那么STPDIR线47是逻辑高。当发生这种情况时，没有来自LCHDAT线70的数据锁存脉冲从GATEH开关59通过。接着，数据[0-3]锁存器块48中的适当数据锁存器保持复位在“0”。本例中不产生这种条件。同样，如果在任何一个恢复检测子循环的终点，STPDIR线47和RES线55都成为逻辑高，那么建立了一个恢复低循环条件，FLGB线65被强制为低电平。如果在任何一个恢复检测子循环的终点，STPDIR线47和RES线55都成为逻辑低电平，那么建立了一个恢复高循环条件，FUGB线68被强制为逻辑高。
当数据检测和恢复检测子循环完成时，BSERD技术执行边缘检测和边缘恢复子循环。在前面的例子中最后“Set BIT0”的终点，DATABUS[0-3]总线44上的数据是(1111)。在边缘检测子循环的开始，编程擦除读取恢复序列发生器块26读出DATABUS[0-3]总线44上的(1111)，并设置PRGRDB总线37以在VX VYG EN块38的输出中选择VR16参考电压，和在ΔVX ΔVY GEN块39的输出中选择VMRU15，VMRL15参考电压。此时PHSSEL线46是逻辑低，在时间T5FVCRFGEN块40在VCRF线45上输出VR16参考电压。CMP比较器35读出VMEM线31低于VCRF线45，并在VCMPO线49上输出一个逻辑低。由于PHSSEL线46是逻辑低，GATEA开关50把VCMPO线49上的逻辑低信号输送到STPDIR锁存器52，并且锁存器52在STPDIR线47上输出一个逻辑高。这是边缘检测子循环的终点。在边缘检测子循环过程中，在LCHDAT线70上不产生锁存脉冲。
接下来，在边缘恢复子循环的开始，PHSSEL线46被设置为高电平。由于STPDIR线47是高电平和PHSSEL线46是高电平，根据表1，VCRFGEN块40在时间T5R在VCRF线45上输出电压VR16-VMRU15。CMP比较器35读出VMEM线31上的电压高于VCRF线45上的电压，并在VCMPO线49上产生一个逻辑高。由于PHSSEL线46为高电平，VCMPO线49上的逻辑高通过GATEB开关51传送到RES锁存器53。逻辑高信号不通过GATEA开关50传送到STPDIR锁存器52。由于在RES锁存器53的输入端为高电压，RES线55保持设置为高电平。利用条件：STPDIR线47＝高，和RES线55＝高，建立了一个恢复低循环条件，并且FLGB线65被强制为低电平。这结束了边缘恢复子循环，并且也结束了BSERD技术。如果在边缘检测子循环的开始，BSERD技术已经检测到DATABUS[0-3]总线44上既不是(1111)也不是(0000)，那么BSERD读出技术应当已经结束。
在BSERD技术完结时，唯一地对应于存储在选定单元20中的VT电平的N位的二进制数据模式被锁存在数据[0-3]锁存器块48中，并且随时可以经过DATABUS[0-3]总线44，一个数据，地址和控制系统接口块10和DATA总线11读取。
在本优选实施例中，有两个可以在恢复检测或边缘恢复子循环的终点造成恢复循环条件的条件，恢复低和恢复高。STPDIR线47＝高和RES线55＝高是强制使FLGB线65为低电平的恢复低条件。STPDIR线47＝低和RES线55＝低是强制使FUGB线68为高电平的恢复高条件(见图7和图8)。如果在BSERD技术操作过程中的任何时间建立了一个恢复循环条件，那么编程擦除读取恢复序列发生器块26检测该条件，并且把FLGB线65和FUGB线68的状态内部地存储在恢复循环状态锁存器中。恢复循环状态锁存器设置在编程擦除读取恢复序列发生器块26的内部。如果在BSERD技术的操作过程中已经设定了一个恢复循环条件，那么一旦它完成，编程擦除读取恢复序列发生器块26启动一操作，以把要求该恢复循环的存储单元的地址以及需要的恢复循环的类型存储在寄存器和地址缓冲器块60中。
要求恢复循环的地址以及需要的恢复类型的存储允许具有在晚些时候执行该恢复循环的灵活性。如果立即执行当前存储单元上的恢复循环操作，那么不把需要的恢复循环的地址和类型存储在寄存器和地址缓冲器块60中。寄存器和地址缓冲器块60可以存储多个要求恢复循环操作的地址的恢复循环信息。寄存器和地址缓冲器块60可以设置在同一集成电路中或分离的系统中，并且可以由易失性或非易失性存储器构成。
图6和图7示出了从一个存储单元读出数据。这个优选实施例也进行从单元的页读出数据的工作。图7中的Y-驱动器块33重复与一页中存在的单元号数J一样多的次数。图7中跨越Y-驱动器块33边界的线，除了通向单元阵列块21的线之外，是所有Y-驱动器块33共用的。FLGB线65和FUGB线68在所有Y-驱动器块33之间以线“或”方式连接在一起。
图11示出了一个实施例中的用于页模式操作的存储阵列和Y-驱动器块33的更详细的结构。同一结构在编程和恢复循环过程中被用于在单元的一页上操作，并且在擦除循环程中被用于在单元的一个擦除块上操作。有“J”个所示的Y-驱动器块33。来自图7中Y-DEC块18的YDECO总线34通过每个Y-驱动器块33内的Y-MUX32控制活动页的选择。
图11中所示的标为单元阵列21的轮廓方框内的电路和存储单元阵列不是本发明的一部分，但是在这里加以说明以解释本发明的实施例是如何连接到一个任意存储单元阵列的。
有“S”个图11中所示的页。还有“K”个所示的块83-84。每个块可以由多行单元组成。块选择和行选择是分别由BLOCK-DEC和X-DEC块19和17一同执行的，如图7中所示。每个块83-84内的BSU子块77和BSL子块78执行阵列中每个块83-84的位(读出)线(BL00线71至BLSJ线72)或共用线(CL0线75至CLK线76)的选择或释放。SLUK线79和SLLK线80控制BSU块77和BSL块78。如图11中所示，用于BLOCK0块83的SLL0线81，SLU0线82和CL0线75以及用于BLOCKK块84的SLLK线80，SLUK线79和CLK线76是图7中的BLOCK-DEC块19产生的。
字线(WL00线85至WLKT线86)选择所有块83-84内的适当的行。图11中所示的每个块有“T”条字线。字线由图7中所示的X-DEC块17控制。使用了多个X-DEC块17，BLOCK-DEC块19和Y-DEC块18。为了简洁，仅分别将它们示出了一个。在页操作中，选择了一个块83-84，选择这个块内的一行，并且该行内的一页。图11中所示的用粗轮廓线标出的单元20形成了块0中行1中的页1。这个页1是通过位(读出)BL10线73至BL1J线74，字WL01线87和块选择SLU0线82，SLL0线81以及CL0线75选择的。一个擦除操作直接作用于一个选择的块83内的所有单元。一个编程操作仅作用一个选择的页中的单元。本发明的这个实施例可以连接到任何非易失性存储单元阵列。
II.小编程小编程操作的一般说明
在这一节中作为本发明的一部分说明一种称为小编程的新的多电平编程技术。与仅仅到处在完全擦除条件的单元中开始编程的现有技术的编程不同，小编程技术操作不需要完全擦除并且在仍然包含有效数据的单元上进行编程。在现有技术中，擦除操作把选定擦除块或区段中的所有单元的VT一直偏移到的可用单元VT范围VF的一端，如图3A-3C中所示，并标为VLERASE。在擦除操作之后，现有的编程技术利用移动大量的电荷穿过存储单元浮栅周围的氧化物把选定单元的VT偏移出VLERASE范围并且进入一个其它电平。
与现有技术相反，本发明的小编程技术仅移动少量的电荷，而不需要完全擦除。每个选定的单元的VT仅被少量的偏移，并且仅在那个单元的原始VL电平界限内。由于新的小编程技术仅移动少量的电荷，因此避免了现有编程技术操作所造成的对单元P/E循环耐久性的有害影响。另外，仅有改正以前确定的VT漂移所需数量的电荷被移动。小编程技术比现有技术所作的那样从擦除条件开始编程用的时间少。此外，小编程仅轻微地影响选定的单元，所以产生的编程干扰对其它未选定单元的影响可以忽略。小编程操作可以在一VL电平内以与擦除相反的方向少量地偏移VT，并因此执行了一种在一恢复操作过程中恰当的VT恢复以使可靠的多电平数据存储成为可能所需要的功能。
如同前面多电平数字读出章节中所述的那样，小编程技术利用本发明的带读出能力，读取和验证每个单元的VT存储在VL范围的恰当带中。这保证了适当的容限防护带，以防止在该VL范围两端的模糊读出。这是在小编程验证操作过程中利用新的多个参考电压完成的。
本发明的小编程技术具有在VRI+VMPLI和VR(I+1)-VMPUI的两个附加新参考电压。这些参考电压，与VRI和VR(I+1)  结合，在每个VLI电平内定义了两个新的下和上小编程容限防护带VMPLI和VMPUI，如图12中所示。VMPLI和VMPUI可以等于或不等于，并且可以大于或不大于前面说明的VMPLI和VMPUI读取容限防护带。适当地选择每个VLI电平内的VMPLI和VMPUI，使得小编程后所得的VT分布优化到一个比VLI范围窄的恰当的带内。优化可能要求VMPLI和VMPUI带互不相等，并且可能要求每一个VLI电平有不同的带值，甚至是由存储单元阵列处理技术决定的任意带值。作为选择，每个VLI电平中的VMPLI和VMPUI可以是等值的。本发明可以适合于提供对各种各样的存储器处理技术的优化。
本发明的验证技术与以前的技术不一样，以前的技术仅相对于一个单一的值验证单元VT，和依赖统计过程控制来防止单元VT超出恰当的VT带。由于前面提到的劣等单元效应，VT超出在任何编程操作过程中都有可能性，并可能发生。这些效应是由俘获在存储单元的浮栅周围的氧化物中的电荷或其它加工缺陷造成的。
小编程技术通过仅移动少量电荷通过栅氧化物使电荷俘获与产生劣等单元的可能性降至最低。小编程验证操作检测是否VT已经偏移太多进入了一个防护带，因而使用了一个小擦除操作(将在以后说明)以便在该电平内重新建立恰当的VT。这种不首先完成一完全擦除和再编程操作的对VT超出范围的恢复可能性在现有技术中是不存在的。利用本发明的恢复方法，在VT超出范围的恢复过程中避免了完全擦除和再编程，并保护了芯片的P/E持续寿命。小编程方法
设想多个单元连接在同一编程页中是对小编程技术的最好说明。一个实际多电平存储系统使用了页模式构造，使得多个单元被同时编程，以减少编程时间。如果不了解整个芯片内的，那么必须充分了解至少是这样一页中的所有单元的性能，以便观察编程的任何形式的所有可能的分枝。
图12示出了存储器中同一电平VLI内的多个单元在两个不同时间TRESR和TRESP的VT分布。在这个例子中，一个VT分布显示了已经利用本发明的上述BSERD技术在时间TRESR读取单元后的条件。BSERD技术已经检测到两个具有在VMRLI防护带内A和B的VT值的单元。已经设置了恢复标志以指示需要一恢复操作。BSERD技术还确定了恢复操作可以不需小擦除而完成，因为在VMRUI防护带中没有检测到单元，并且恢复高条件标志保留本页地址的设定。
在本发明的一个实施例中，芯片在晚些时候方便地执行一小编程操作以恢复前面已经设置了一个不带小擦除的恢复操作标志的单元页的VT。首先，通过一仅利用数据检测子循环而不用恢复检测子循环的简化BSERD技术读取单元，以锁存存储在每个被读取单元中的对应于VT的N个二进制位。
在本发明的一个替代实施例中，如果在一个常规的完整BSERD读取之后立即执行一小编程操作，那么删除第一个简化的BSERD步骤，因为完整BSERD技术已经锁存了N个二进制位。接下来，将单元的VT与一个新的下小编程容限参考电压VRI+VMPLI比较(验证)，其中I唯一地对应于由锁存的N个二进制位代表的电平。这个验证读出与BSERD过程中的读取读出不同，因为验证不改变以前锁存的对应于存储在单元中的VT的N个二进制位的状态。因此，现在被验证带有低于VRI+VMPLI的VT的任何单元是在由值VRI和VRI+VMPLI定义的下小编程容限防护带VMPLI内。
接下来，把一个适当电压和持续时间的小编程脉冲有选择地仅施加于前面验证步骤事先确定了具有在下VMPLI防护带内的VT的单元。具有高于VMPLI防护带的VT的单元被从小编程脉冲中排除。在第一小编程脉冲之后，执行另一个验证操作。如果任何单元被验证在下VMPLI防护带内，另一个小编程脉冲再次有选择地仅施加于那些在VMPLI带内的单元。反复进行验证/小编程脉冲序列，直到如图12中所示的，所有页内的单元被验证它们具有VMPLI防护带以上的VT的时间TRESP，或直到已经施加了预定最大数量的小编程脉冲并设置了一系统误差标志的时候。得到的单元VT分布现在呈现如图12中所示的在TRESP的第二分布所示的状态。
在本例中，恢复操作是由事先被发现处于下读取容限防护带VMPLI内的单元，例如图12中的单元A和B最初启动的。具有VMPLI内VT的单元也已经被小编程，导致了对整个页的更紧密的VT分布，此外还改正了最初做了标志的VMPLI内的单元。通过消除此页上对将来恢复操作的需要，得到的更紧密的页宽VT分布改善了系统的性能。
为检测VT超出范围的条件，在上述的验证/小编程脉冲序列之后执行一个附加的验证步骤。作为选择，该附加步骤可以在每个小编程脉冲之后进行，但将用较长的时间完成。这个附加步骤相对于第二新的小编程上容限参考电压VR(I+1)-VMPUI验证选定小编程页中所有单元的VT，其中I也是唯一地对应于由锁存的N个二进制位代表的同一电平。此时被验证为它们的VT在电压VR(I+1)-VMPUI以上的任何单元是在由值VR(I+1)和VR(I+1)-VMPUI定义的小编程上容限防护带VMPUI内。如果任何单元VT被检测在VMPUI防护带内，那么设置一个VT超出范围系统条件标志。此后，一个恢复操作检查是否设置了VT超出范围系统条件标志，并确定是否需要一个VT超出范围恢复操作。VT超出范围恢复操作是包括将在以下本发明的小擦除节中更详细地说明的小擦除操作的一系列操作。多电平存储器小编程系统
图7示出了本发明的一个优选实施例的方框图，并且已经与BSERD读出技术一同进行了说明。小编程验证读出操作与读取读出操作的不同在于，编程擦除读取恢复序列发生器块26经过PRGRDB总线37指令ΔVU ΔVY GEN块39从参考电压总线RVBUS42产生VMPUI和VMPLI电压，而不是VMPU(I-1)和VMPLI电压。还指令VX，VY GEN块38产生VRI和VR(I+1)电压，其中I对应于在以前BSERD步骤中事先锁存在每个Y-驱动器33内数据[0-3]锁存器块48中的N个二进制位代表的电平。
在验证操作序列之后，如果验证单元VT在VMPLI防护带内，设置每个Y-驱动器33内的STPDIR锁存器52和RES锁存器53，使STPDIR线47为高电平。STPDIR线47上的逻辑高信号导通高电压HVSW开关56，高电压HVSW开关56将高电压编程脉冲从PRGHV线24输送到MLLINE线30。每个Y-驱动器33内的Y-MUX多路复用器32将高电压脉冲输送到被Y-DEC解码器18选定时要编程的单元阵列21中的选定页的适当单元20。如果验证单元VT在VMPLI防护带之外，STPDIR线47是逻辑低。STPDIR线47上的逻辑低信号关断高电压HVSW开关56。这使高电压编程脉冲与MLLINE线30分离。
如果验证任何单元VT在上VMPUI防护带内，在编程擦除读取恢复序列发生器块26内设置VT超出条件标志。把对应于VT超出条件标志的地址单元存储在寄存器和地址缓冲器块60中。每进行一次验证/小编程脉冲序列，在编程擦除读取恢复序列发生器块26增加一次计数。如果计数超过了一个预定的最大数，停止对页的小编程，并在编程擦除读取恢复序列发生器块26中设定系统误差标志，同时在寄存器和地址缓冲器块60中设置地址。
III.小擦除小擦除操作的一般说明
在本节中说明作为本发明一部分的称为小擦除的多电平擦除技术。与破坏存储在单元中的数据的以前的擦除技术不同，小擦除技术完整地保留最初存储在单元中的数据。在现有技术中，擦除操作把选定擦除块中的所有单元的VT一直偏移到可用单元VT范围VF的一端，如图3A-3C中所示，并标为VLERASE。这种擦除利用把大量的电荷移动通过存储单元的浮栅周围的氧化物将选定的单元的VT移出一个其它VL电平，并移入VLERASE范围。
与此相反，小擦除仅移动少量电荷。如同小编程情况一样，仅少量地偏移单元的VT，并且是仅在那个单元的原始VL电平界限内移动。小擦除避免了现有擦除对单元P/E循环耐久性的有害影响。另外，仅有改正以前确定的VT漂移所需数量的电荷被移动。小擦除操作比现有技术所作的那样擦除到完全擦除条件所需的时间少。此外，小擦除仅轻微地影响选定的单元的VT，所以产生的擦除干扰对其它未选定单元的影响可以忽略。小擦除操作可以在一VL电平内以与编程相反的方向少量地偏移VT，并因此执行了一种进行希望的VT恢复以使可靠的多电平数据存储成为可能所需要的功能。
小擦除技术和上述的小编程技术共同工作，以克服与大尺寸擦除块相关的问题。可以连接在同一擦除块中的大量单元，导致在一个擦除脉冲后的单元VT的分布比编程脉冲施加于一编程页内较少数量的单元后获得的分布更宽。小擦除技术运用了小编程和小擦除操作的组合，以减小在一擦除块中所有单元的每一个VLI电平内单元VT分布。
与在多电平数字读出一节中所述的相同，小擦除技术利用了本发明的带读出性能，以验证每个单元的VT被偏移到保证适当的容限防护带的VL范围的恰当带中，以防止在该VL范围的两端模糊读出。这是通过在小擦除验证过程中的多个参考电压完成的。如图13A和13B中所示，在每个VLI电平中，在VRI+VMPELI，VRI+VMELI，和VR (I+1)-VMEUI的三个附加参考电压，与VRI和VR(I+1)结合，定义了三个小擦除防护带VMPELI，VMELI和VMEUI。VMPELI，VMELI和VMEUI可以等于或不等于，并且可以大于或不大于前面所述的VMRLI和VMRUI读取容限防护带，或VMPLI和VMPUI小编程容限防护带。适当地选择每个VLI电平内的VMPELI，VMELI和VMEUI容限防护带，使得所得的VT分布在小擦除之后在一个比VLI范围窄的恰当的带中被优化。
优化可以要求VMPELI，VMELI和VMEUI带互不相等，并且可以要求每个VLI电平的不同带值，或存储单元阵列处理技术确定的更任意的带值。作为选择，每个电平中的容限防护带可以是等值的。小擦除技术有足够的灵活性，以为各种存储器处理技术提供优化。
本发明的小擦除验证技术与仅相对于一个单一的电压参考值验证单元VT，并且依赖统计过程控制以防止单元VT低于恰当的VT带的现有技术不同。由于来自存储单元的浮栅周围的氧化物中的俘获电荷或其它加工缺陷的前述劣等单元效应，VT下冲(编程过程中VT过冲的擦除模拟)在任何擦除操作过程中都是可能的，并可以发生。此外，小擦除通过仅移动少量电荷通过栅氧化物，使电荷俘获以及产生劣等单元的可能性减小到最低程度。
小擦除验证操作检测是否擦除块中任何单元的VT已经偏移到一个VMPELI防护带之一，并停止进一步小擦除，因而使得小编程技术可以在晚些时候在那个电平内重新建立恰当的VT。这种不用首先完成完全擦除和再编程操作，来恢复VT下冲的能力在现有技术中不存在。利用本发明的恢复操作，在VT下冲恢复过程中避免了完全擦除和再编程，并提高了芯片的P/E持续寿命。
擦除过程中单元VT偏移的方向对于一种特定硅技术是一定的。小擦除提供了任何一个方向的擦除VT偏移，并可以在各种存储器技术中使用。为了简洁，结合实例和附图说明小擦除操作，以解释擦除操作致使单元VT减小的情况。熟悉本领域的技术人员可以用类似的方式处理用擦除操作增大VT的相反情况。因此，特定实例和方法不应限于有关擦除极性的一种特定存储单元技术。小擦除方法
考虑连接在同一擦除块中的多个单元是对小擦除技术的最好说明。一个实际的多位存储系统应当使用减小单元面积的擦除块存储单元结构，因而可以同时擦除许多单元。如果不了解整个芯片，那么必须充分了解至少是这样一个擦除块中的所有单元的行为，以便观察擦除的任何形式的所有可能的分枝。
图13A和13B示出了在六个不同时间：TRESR，TRESPE1，TRESE1，TRESPE2，TRESE2，和TRESP，同一电平VLI内多个电平的VT分布。在本例中，在时间TRESR的VT分布示出了利用前述BSERD技术读取单元后各单元的条件。BSERD技术检测具有VMRLI防护带内A和B处VT值的两个单元，和具有VMRUI防护带内C和D处VT值的另外两个单元。设置恢复条件标志以指示需要恢复操作。BSERD技术还确定了恢复操作可以用一个小擦除完成，因为检测到这些单元在VMRUI防护带内并且恢复低条件保持对这个块地址的设置。
在小擦除技术的一个实施例中，集成电路执行一系列包括小编程和小擦除的操作。前面已经对小编程操作进行了说明。小擦除技术使用小编程操作的两个版本。一个版本与前面说明的小编程相同。前述的VMPLI和VMPUI帮助进行在小擦除序列终点的最后VT调节。
小编程操作的第二个版本与第一个版本的区别在于使用了一个不同的(预擦除)编程防护带容限VMPELI。利用VMPELI的小编程操作是在每个小擦除操作之前执行的。可能要进行多次小擦除操作，直到一个预定的小擦除操作的最大次数。以下说明小擦除技术的一个实施例中的操作序列。
在一个实施例中，集成电路在晚些时候利用小擦除方便地执行恢复操作，以恢复事先已经为用小擦除恢复作出标志的单元的擦除块的VT。首先对要小擦除的擦除块内的所有单元进行小编程，使得擦除块内所有单元的VT都在I个电平中每一个的VMPELI容限防护带之上。依次用具有设置为VRI+VMPELI，而不是VRI+VMPLI的下防护带验证值的小编程技术对块中的每一页进行这个预擦除小编程。在时间TRESPF1首先完成了对块中所有页的小编程。图13A中示出了在每个VLI电平内的和擦除块内所有单元的所得的单元VT分布的一个例子。通过这个首先完成的小编程操作，太靠近一个VR值的VMPELI带内的单元，例如在时间TRESR的单元A和B，在小擦除操作中可能被偏移到相邻的VL范围中。这将导致数据丢失。预擦除小编程防止数据丢失，如果擦除块中的一个单元VT在VMPELI带内，数据丢失可能会发生。
接下来，对擦除块中的所有单元施加一个小擦除脉冲。小擦除脉冲把擦除块中所有单元的VT向擦除方向(与编程方向相反的方向)偏移。接着对擦除块(由多个页组成的)中的每个单元进行一个小擦除验证操作，因而为一个小擦除验证操作选定了擦除块中的第一页。接下来通过仅利用数据检测子循环的简化BSERD技术读取各单元，以锁存对应于存储在单元中的VT的N个二进制位。然后将擦除块的被选定页中的单元的VT与一个新的下小擦除容限参考电压VRI+VMELI比较(验证)，其中I唯一地对应于锁存的N个二进制位代表的电平。
由于验证不改变对应于存储在单元中的VT的以前锁存的N个二进制位的状态，因此这个验证读出不同于上面的读取读出。现在被验证的具有低于VRI+VMELI的VT的单元位于由值VRI和VRI+VMELI定义的下小擦除防护带VMELI内。如果验证没有单元在第一页的VMELI防护带内，那么选择下一页，并进行同样的读取和验证。如果验证在整个擦除块没有单元在VMELI防护带内，那么向擦除块施加另一个小擦除脉冲，并重复上面的读取和验证操作。
当在时间TRESE1的擦除块验证过程中发现有选定擦除块的任何页中的任何单元在VMELI防护带内时，或达到一预定小擦除脉冲的最大次数时，终止小擦除脉冲/擦除块验证步骤的序列，并设置一所得误差标志。图13A中示出了在时间TRESE1的单元VT分布的一个例子。这个反复的小擦除脉冲/擦除块验证操作序列被用来同时地以小的增量调节擦除块中所有单元的VT，并且以这样的方式把所有单元的VT维持在一个比原始VLI范围更窄的带内。因此防止了单元VT下冲和数据丢失。
一个更快的替代实施例使用了没有VMELI防护带验证操作的单个小擦除脉冲。依赖擦除块中所有单元的擦除特性更紧密的过程控制来防止数据丢失。要注意图13A显示了单元VT分布的终端，在擦除方向侧有一个长的尾部。这是由于在擦除块中的大量单元中有一些单元的小擦除比其它的快。此时在擦除方向上尽可能远地偏移了擦除块的VT分布，没有VT下冲也没有任何数据丢失。最初启动小擦除的单元(具有图13A中的C和D的VT)现在已经在恰当的方向上偏移了一个在图13A中示为VDELE1的量。
下一个验证操作对在前面的预擦除小编程操作过程中表现出VT下冲行为的任何单元，例如图14A中的在时间TRESPE1的单元E，进行检查，并且检查是否需要更多的小擦除。再次对擦除块中的每个单元进行这种小擦除验证操作，因而为小擦除验证操作选定了擦除块中的第一页。接着用仅有数据位检测子循环的，即没有恢复检测子循环的简化BSERD技术读取各单元，以锁存对应于存储在单元中的VT的N个二进制位。然后把各单元的VT与一个新的上小擦除容限参考电压VR(I+1)-VMEUI比较，其中I唯一地对应于由锁存的N个二进制位代表的电平。
由于验证操作不改变对应于存储在单元中的VT的以前锁存的N个二进制位的状态，这种验证读出操作也与前面所述的读取读出不同。因此，此时验证具有在VR(I+1)-VMEUI之上的VT的任何单元处于由值VR(I+1)和VR(I+1)-VMEUI定义的上小擦除防护带VMEUI之内。如果验证没有单元在第一页的VMEUI防护带内，那么选择下一页，并进行类似的读取和验证。如果验证在整个擦除块中有任何单元在VMEUI防护带内，那么再次对该擦除块进行上述的预擦除小编程/小擦除/验证操作序列并设置所得的误差标志，除非是达到了这种序列的预定最大次数。
如果在验证过程中检测到有任何单元在VMEUI防护带内，那么将这些单元的地址位置与最初启动小擦除的单元的以前存储的地址位置，例如图13A中的C和D，比较。如果检测到新地址，例如图14A中的E，那么设置VT下冲条件标志，并存储页地址。图13A和13B中所示的例子需要两个上述序列，这是由于在C和D的两个单元在时间TRESE1仍然处于VMEUI防护带内。在这个例子中，第二预擦除小编程在时间TRESPE2完成，紧接着第二小擦除脉冲系列，导致单元C的VT在时间TRESE2偏移了量VDELE2。图13B中示出了得到的单元VT分布。
在上述擦除块验证过程中，在时间TRESE2发现没有单元在VMEUI防护带内之后，开始最后的小编程操作，如图13B中的例子所示。除了依次对擦除块内的每页进行编程之外，用小编程一节中所述的同样方式进行最后的小编程操作。在最后的小编程操作过程中，如果检测到有任何单元VT在上VMPUI防护带内，那么设置一VT过冲系统条件标志，并存储该页地址。在时间TRFSP，最后的小编程操作存储VMPLI和VMPUI防护带之间每个VL电平的整个擦除块的单元VT分布，如图13B中的例子所示。
在任何页上开始任何小编程操作之前检查VT超出系统条件标志。每当在要进行小编程的一页遇到这种标志设置时，改变小编程脉冲序列，以用每个脉冲产生一个小于正常增大的单元VT偏移，称为微编程。验证/微编程脉冲序列完成之后的选定页中的每个电平内的单元VT分布比验证/小编程脉冲序列之后的更紧密。微编程一个标志页要比小编程花费更长的时间，但是由于仅有必要的标志页被微编程，整个系统的性能得到优化。
在一个替代的微编程操作中，用VCPELI，VCPLI和VCPUI防护带替换小偏程过程中使用的VMPELI，VMPLI和VMPUI防护带，因而优化了每个VL范围内得到的单元VT分布(见图14A和14B)。如同小编程技术中一样，如果验证/微编程脉冲序列的数量超过一预定的数，停止微编程，并设置一系统误差标志。在标志页成功地微编程后，VT超出系统条件标志被复位。在没有小擦除的恢复过程中设置VT超出系统条件标志立即简单地开始对那个擦除块的小擦除操作，或作为选择，在稍后方便的时间进行。与微编程结合使用的小擦除技术用作VT超出恢复的方法。多电平存储器的小擦除系统
图7的编程擦除读取恢复序列发生器块26与二进制检索读取序列发生器43一同执行所有必要的控制和事项的排序，以进行小擦除操作。图11示出了一个到单元阵列21的特殊接口。
例如，为一个小擦除操作选择了BLOCK0块83，因为为这个擦除块中的一个地址先期设定了一个恢复低条件。在图1 3中时间TRESR，编程擦除读取恢复序列发生器26根据恢复条件标志开始小擦除操作。如图11中所示，每一页有J个单元，每一行有S页，每一块有T行。因此，每一块有(S×T)页，和每一块有(S×T×J)单元。利用图13A实例，首先在BLOCK0块83的所有页上进行预擦除小编程操作。对于BLOCK0块83的每页，首先进行一没有恢复检测子循环的简化BSERD技术，以同时从选定页中的所有J个单元的每个单元20读取4位数据。在读取操作完成后，每个Y-驱动器33内的数据[0-3]锁存器块48包含选定页的相应J个单元的每单元数据的独立的4位。
接下来，编程擦除读取恢复序列发生器块26设定PRGRDB总线37。根据来自每个Y-驱动器33的数据[0-3]锁存器块48的输出，从VXVY GEN块38产生适当的VRI电压作为VX输出，和产生VR(I+1)电压作为VY输出。ΔVX ΔVY GEN块39产生VMPELI作为ΔVL输出。在所有的预擦除小编程操作过程中，VCRFGEN块40在VCRF线45上产生电压(VRI+VMPELI)。现在用一个反复的小编程脉冲发生和验证操作的序列进行一预擦除小编程操作，直到选定页内所有J个单元都具有高于(VRI+VMPELI)电压的VT为止。然后，编程擦除读取恢复序列发生器块26和二进制检索读取序列发生器块43继续进行第一WL00线85的所有S个页的预擦除小编程。这样继续到全部具有S页的T行都被预擦除小编程，使所有单元VT都被编程到高于(VRI+VMPELI)电压。这样完成了选定的BLOCK0块83的预擦除小编程。图13A中在时间TRESPE1示出了BLOCK0的单元VT的典型分布。
强制PRG-ERS总线22设置BLOCK-DEC块19，X-DEC块17和Y-DEC块18，以允许在选定的存储块或区段上进行擦除操作。接着，对选定BLOCK0块83中的所有单元20施加小擦除脉冲。小擦除脉冲是由HVGEN块27产生的，并经HVOUT总线25传送。
在施加小擦除脉冲之后，在选定的BLOCK0块83中的所有单元20上进行验证操作。不带恢复检测子循环的BSERD技术把来自一页中每个单元20的数据的4-位锁存在每个Y-驱动器33内的数据[0-3]锁存器块48中。根据来自每个Y-驱动器33内的数据[0-3]锁存器块48的输出，VX VY GEN块38产生VRI电压作为VX输出，和VR(I+1)电压作为VY输出。ΔVX ΔVY GEN块39产生VMELI电压作为ΔVL输出。
在所有的小擦除验证操作过程中，VCRFGEN块40在VCRF线45上输出电压(VRI+VMELI)，该电压是由来自每个Y-驱动器33的数据[0-3]锁存器块48唯一定义的。然后，编程擦除读取恢复序列发生器块26和二进制检索读取序列发生器块43在选定的BLOCK0块83的所有T行的所有S页上进行小擦除验证操作。小擦除验证操作针对每个Y-驱动器33将VMEM线31上的电压与VCRF线上的电压(VRI+VMELI)比较。如果在小擦除验证操作过程中，VMEM线31低于VCRF线45，那么在编程擦除读取恢复序列发生器块26中设置一个条件标志。如果没有设置条件标志，在选定的BLOCK0块83上进行另一个小擦除脉冲和小擦除验证操作。每当设置了一个条件标志，或到达小擦除脉冲操作的最大计数时，编程擦除读取恢复序列发生器块26就停止小擦除/验证操作。图13A示出了在时间TRESE1，设置了条件标志后的单元VT的分布。
接下来，在选定的BLOCK0块83的所有单元上进行过冲单元验证操作。编程擦除读取恢复序列发生器块26和二进制检索读取序列发生器块43在选定的BLOCK0的所有T行的所有S页上进行过冲单元验证操作。在整个过冲单元验证过程中，VCRF线45上的电压被设定至VR(I+1)-VMEUI，这个电压唯一地取决于每个Y-驱动器33内的数据[0-3]锁存器块48的输出。对于每一页，和对于每个Y-驱动器33，如果VMEM线31上的电压低于VCRF线45的电压，那么过冲验证继续到下一页。如果任何时间，对于一选定页，对于任何Y-驱动器33，VMEM线31上的电压高于VCRF线45的电压，那么把那些单元20的地址存储在寄存器和地址缓冲器块60中。
过冲条件标志的单元的地址与最初启动小擦除条件标志的单元的地址匹配。如果发现一个地址不匹配，那么为那一页，在寄存器和地址缓冲存储器块60中与该页的地址一起设置过冲条件标志。如果地址匹配，那么进行另一个预擦除小编程操作。图13A和13B示出了在时间TRESPE2，第二预擦除小编程操作之后的单元VT的分布。
然后，施加另一个小擦除脉冲，和进行小擦除验证。图13B在时间TRESE2示出了在第二小擦除/验证操作之后的单元VT的分布。如果在VMEUI防护带验证操作之后没有设置过冲条件标志，那么进行选定BLOCK0块83中所有页的最后小编程操作。在对每页的最后小编程操作的开始，编程擦除读取恢复序列发生器块26为寄存器和地址缓冲器块60中的页进行一个VT过冲条件标志检查。如果没有发现标志，那么进行一个常规的小编程操作。图13B在时间TRESP示出了在进行了最后常规小编程操作之后单元VT的分布。每当发现了针对一个页的一个条件标志时，就在该页上进行一个微编程操作。微编程除了以下几项以外，最好与小编程相同：1)编程擦除读取恢复序列发生器块26经过PRGRDB总线37指令ΔVU ΔVY GEN块39产生VCPELI，VCPUI和VCPLI电压，而不是从模拟电压总线RVBUS42产生VMPELI，VMPUI和VMPLI电压，和2)编程擦除读取恢复序列发生器块26经过HVCTRL23总线指令HVGEN块27将小编程脉冲改变为一个微编程脉冲，因而使得单元20的VT偏移比小编程操作过程中小。
IV.编程编程操作的一般说明
说明过的集成电路也通过一种新的多电平编程技术操作。这种编程技术不同于前面说明的小编程技术。这种编程把新数据存储到以前擦除的页中，而小编程恢复现存的数据而不改变以前存储的数据。与小编程相比，编程技术移动更大量的电荷通过浮栅周围的氧化物，并可以把单元VT偏移更大的量。与以前仅在一个(编程)方向上偏移单元VT的编程技术不同，本发明的编程技术在编程和擦除两个方向上偏移单元VT。
这种以前的多电平存储器编程要求一个十分紧密的单元VT分布。编程后每个电平内很宽的容限允许将来VT漂移，这种漂移将在存储器芯片的整个寿命中发生。图15A在时间TP示出了紧接着在PVI的单一容限值的现有技术编程之后的VL电平内单元VT的初始紧密分布的一个实例。同一图中，在时间TF还示出了在一长时间周期之后的分布，在这个时间周期中VT漂移效应实际上已经把初始紧密的分布变宽到模糊读出故障点。
与此相反，本发明允许使用每个电平内从初始编程步骤得到的很宽的单元VT分布，可靠地将数据存储一段短时间(见图15B时间TP)，直到存储器可以在最近的将来执行一恢复操作(如图15中在时间TRESP所示)。此外，由本发明的单元VT恢复技术保持和说明的容限(见图15B时间TP)不如未使用本发明的编程过程中要求的容限宽。现有技术中要求的紧密编程的VT分布大大地延长了编程时间，因为在证明成功地到达恰当的参考电压之前需要许多验证/编程脉冲序列以小递增的方式偏移VT。在大多数系统应用中，从外部系统的观点看，较长的编程时间是极不可取的。另一方面，通过使外部系统提供的编程算法使用每一电平内的宽单元VT分布，本发明缩短了多电平存储的编程时间。
本发明的一个实施例与以前技术的不同在于，需要为所有VLI电平设定单元VT的最后操作是一个编程操作，而不是现有技术中使用的为电平之一在VF范围的任意一端的擦除操作。
本发明把编程循环分为两个部分。第一部分初始地把数据很快地存储在单元中，这些单元对于有关每个电平的VR参考值仅有小的容限。小的容限适合于在长期VT漂移效应造成数据丢失之前暂时可靠地存储数据。从外部系统观点看第一部分以尽可能短的时间优化编程时间。对于外部系统来说，整个编程时间仅仅是在第一部分中进行数据存储所需的时间。第一部分进行大部分电荷移过栅氧化物和大部分单元的VT偏移操作。
第二部分与上述用小擦除操作恢复相同。由于数据在第一部分中已经存储在单元中，第二部分可以由外部系统自动地完成。第二部分可以在外部系统觉察编程周期结束之后，否则存储器芯片空闲周期中进行。编程循环的第二部分建立有关VR值的较宽容限，这是优化系统操作和长期可靠性所需要的。第二部分编程循环用的时间比第一部分长。
在本发明的一个实施例中，第二部分是紧接着第一部分之后发生的。在另一个实施例中，较慢的第二部分延迟到第一部分之后晚一些时间，但是使用了外部系统看到的编程时间大大缩短的这样一种方式。
第一部分编程操作利用了本发明的带读出的能力，与多电平数字读出一节中所述的相同。验证每一个单元的VT已经偏移到VL范围的恰当带中，以保证适当的容限防护带，防止在那个VL范围的两端模糊读出。在编程验证操作中使用了多个参考电压。如图15B所示，在每个VLI电平内，第一部分编程技术使用了在VRI+VR(I+1)和VR(I+1)-VPUI的参考电压，它们与VRI和VR(I+1)结合定义了两个新的下和上编程容限防护带VPLI和VPUI。VPLI和VPUI可以等于或不等于，并且可以大于或不大于前面所述的VMRLI和VMRUI读取，或VMPLI和VMPUI小编程，或VMPELI，VMELI和VMUI小擦除，或VCPELI，VCPLI和VCPUI微编程防护带。每个VLI电平内的VPLI和VPUI防护带是这样选择的，使第一部分编程之后得到的VT分布被优化在一个比VL范围窄的恰当的带内。优化可以要求VPLI和VPUI带彼此不相等，和可以要求对每一个I电平有不同的带值，或由存储单元处理技术规定的更为任意的带值。作为选择，在每个电平中的带可以是等值的。编程技术有足够的灵活性为各种存储器处理技术提供优化。
本发明的验证技术与以前仅相对于每个电平一个单一的参考电压验证单元VT的编程技术不同。在现有技术中，可以这样为单元编程，使得VT如此地接近一个VR(I+1)参考值，以致产生了上述模糊读出问题。通过在利用每个电平两个附加验证参考电压的优化带内验证编程的数据，本发明防止了利用以前的技术可能产生的模糊数据读出的问题。编程方法
首先，对于每个单元，把新数据锁存在要编程的页中，并转换为2N个VL电平中的一个。在本发明的一个实施例中，集成电路执行第一部分的编程序列。将单元的VT与一个新的下编程容限参考电压VRI+VPLI比较(验证)，其中I唯一地对应于由锁存的N个二进制位代表的电平。该验证读出技术与前述的读取和验证读出不同，并且与现有技术的不同在于：由值VRI和VPLI定义的VPLI防护带的值大大小于任何一个前者所能允许的值。本发明允许这样小的VPLI编程容限防护带，是由于：1)为了长期的VT稳定性第二部分编程序列增大了容限，和2)在紧接着第一部分完成之后，明显的VT漂移能够发生之前，执行第二部分。由于验证不改变对应于存储在单元中的VT的以前锁存的N个二进制位的状态，这个验证读出不同于读取读出操作(见前述的BSERD技术)。
接着，仅对选定页中选定的单元施加适当电压和持续时间的一个编程脉冲。仅对由前面的验证步骤事先确定了具有低于VRI+VPL电压的VT的那些单元有选择地施加编程脉冲。把具有高于VRI+VPLI电压的VT的单元从编程中排除。在第一编程脉冲之后，执行另一个验证操作。如果验证有任何单元低于VRI+VPL电压，再次仅对具有低于VRI+VPL电压的VT的单元有选择地施加另一个编程脉冲。
考虑有多个连接在同一页中的单元，最好地说明编程技术。图16A和16B示出了在六个不同时间TP，TRESPE1，TRESE1，TRESPE2，TRESE2和TRESP的，在相同电平VLI内的存储器中多个单元的VT分布。重复验证/编程脉冲序列直到验证了该页内的所有单元的VT都高于VRI+VPLI电压的时间TP(图16A所示)，或直到已经施加了预定最大数量的脉冲，和设置了系统误差标志。
一旦第一页成功地编程，选择要编程的下一个擦除的页，并重复这个过程直到最后的页。要编程的页必须在以前被擦除的块或区段中。存储其上进行了第一部分编程操作的每个擦除块的地址，因而可以在以后进行第二部分的编程操作。这个第一部分编程过程的结束确定了从外部系统看的编程时间。利用本发明明显地减少了多电平编程时间，因为在编程的这一部分使用的编程脉冲不需要每个VL电平内的一个单元VT分布象现有技术要求的那样紧密。
本发明在上述的验证/编程脉冲序列之后增加了一个额外的验证步骤。作为选择，新的验证步骤可以在每个编程脉冲之后进行。当然，这种变化将占用更多的时间。额外步骤对照一个第二新的编程容限参考电压VR(I+1)-VPUI验证刚刚编程的选定页中所有单元的VT，其中I仍然是唯一对应由锁存的N个二进制位代表的同样的电平(见图16A)。现在已验证它们的VT高于电压VR(I+1)-VPUI的任何单元被过编程，并设置一个系统误差标志。验证操作保证了通过验证的被编程单元的VT设置在一个带内，这个带比VL范围窄，并建立了上和下编程容限VPLI和VPUI。避免了当一个位编程太接近VR (I+1)电压参考值时的模糊读出的可能性。与现有技术相比，现有技术仅建立一个下容限。
在上述第一部分编程序列之后的方便时间，集成电路利用小擦除操作相继地在所有刚刚编程的擦除块上进行恢复。图13A在时间TRESR示出了在用小擦除恢复之前的单元VT分布，在图16A中的时间TP是这些操作的结果的图示。
因此，第二部分编程序列完全是通过前面所述的利用小擦除技术的恢复完成的。图16A和16B示出了这些步骤，并且对应于图13A和13B所示的在时间TRESPE1，TRESE1，TRESPE2，TRESE2和TRESP之后用小擦除操作恢复的同样的步骤。在第一部分编程中用最小化防护带存储的单元VT有时间漂移之前已恢复了完整的防护带VMPLI和VMPUI。现在可以看到得到的单元VT分布，如图16B在时间TRESP所示的最后分布所示。
作为选择，集成电路可以方便地在迟一些的时间执行第二部分编程操作(用小擦除恢复)，以便恢复以前为第二部分编程操作标志过的单元的擦除块的VT。
在另一种变化中，在以前第一部分编程的擦除块上的第二部分编程紧随第一部分编程步骤之后进行。在任一种情况下，第二部分编程操作自动地进行，因为所有的数据已经存储在存储单元中。因此，自动执行的本发明的第二部分编程序列不会增加能由外部系统感觉到的编程时间。多电平存储器的编程系统
用于编程的优选实施例已经与BSERD读出技术、小编程技术和小擦除技术一同进行了说明。首先，在图7中，来自一外部源的数据通过数据、地址和控制系统接口块10装载到每个Y-驱动器33内的数据[0-3]锁存器块48中。也提供用于存储数据的地址位置。将数据编程到已经被擦除的块中。第一部分编程与前述小编程技术非常相似。此时，编程擦除读取恢复序列发生器块26经过PRGRDB总线37指令ΔVUΔVLGEN块39产生VPUI和VPLI参考电压，而不是从参考电压总线RVBUS42产生VMPUI和VMPLI电压。指令VX VY GEN块38产生VRI和VR(I+1)参考电压，其中I对应于由以前装载的并锁存在每个Y-驱动器33中的数据[0-3]锁存器块48中的N个二进制位代表的电平。编程/验证和超出验证操作与以前说明过的小编程技术中适用的那些一样。编程技术的第二部分与前面说明的小擦除技术完全一样。
V.擦除擦除操作过程一般说明
集成电路也进行一种与上述小擦除技术不同的多电平擦除技术操作。擦除破坏以前在擦除块或区段中的数据，而小擦除恢复现存数据却不改变以前存储的数据。擦除也移动大量的电荷通过浮栅周围的氧化物，并能以比小擦除过程中出现的更大量地偏移单元VT
与以前仅在一个(擦除)方向上偏移单元VT的擦除技术不同，本发明的擦除技术可以在编程和擦除两个方向上偏移单元VT。擦除多电平存储器存储的现有技术在擦除块中产生所有单元非常宽的单元VT分布。在以前的技术中已经把宽擦除的单元VT分布VLERASE用作多电平存储的2N个VL范围中的一个。但是，本发明的擦除技术不使用宽擦除的单元VT分布作为2N个VL范围之一。优化所有的VL范围，使得VL0范围在宽度上与其它任何一个VL范围一样，甚至同时迭盖VLERASE范围。
图17A-17C示出了用于每单元四位多电平存储的一个擦除块内的所有单元VT的长期数据存储分布的实例。另外，图17A-17C都享有同样的存储阵列处理技术，因此具有完全相同的：1)用于编程和擦除的有用单元VT的范围，表示为VF，和2)VLERASE范围。
但是，这些图在擦除技术的类型和所得的VR值，VL范围和VM范围彼此不同。图17A示出了用VLERASE范围作为VL0电平(VR0和VF1参考值之间)的实例，与前面使用的技术类似。图17A中示出了十六个电平。每个电平由VM分离；十五个电平为VL宽；一个电平为VLERASE宽；VLERASE＞＞VL；和VF＝VLERASE+15VM+15VL。图17B示出了本发明的一个实施例，它优化整个VF范围的利用是通过：1)不用VLERASE范围作为VL0电平，和代之以，2)在整个VF范围上分布实际上相等的VL。图17B中示出的十六个VL电平由VM分离，并且VF＝16VL+15VM。由于VF相等，用于图17B中的实例的VL+VM大于(因而更容易制造和控制)图17A中的。因此，图17B中所示的实施例优于图17中所示的技术，并且使高密度多电平数据存储成为可能。
图17C中示出了另一种变化。与图17B中的分布整个VF范围上的VL电平不同，图17C中的电平不迭盖至VLERASE范围中。这并没有带来宽VL+VM的利益，但是在一些技术中更可靠的数据读出可能是需要的。此外，如前面小擦除一节中所述，集成电路的擦除技术提供了擦除VT偏移的任一方向。本发明可用于各种存储阵列处理和多电平存储的读出电路。
与多电平数据读出一节中所述的一样，擦除操作利用带读出的性能，验证每个单元的VT被偏移到VL范围的恰当带中。这保证了适当的容限以防止在该VL的两端模糊读出。
在擦除验证过程中，使用了多个参考电压。在VR0+VMEFL和VR1-VMEFU的参考电压与VR0和VR1结合，在VL0内定义了两个新的下和上擦除容限防护带VMEFL和VMEFU，如图18A和18B中所示。使用了在VEA，VEB的擦除参考电压和在VPEB，VPEF的编程参考电压。如下所述，还可以使用其它电压。VMEFL和VMEFU可以等于或不等于，或可以大于或不大于前面所述的VMRLI和VMRUI读取、或VMPLI和VMPUI小编程、或VMPELI，VMELI和VMUI小擦除、或VCPELI，VCPLI和VCPUI微编程、或VPLI，VPUI编程防护带。
选择VL0内的VMEFL和VMEFU容限防护带，以使擦除技术后所得的VT分布在一个比VL0范围窄的恰当的带内被优化。优化可能需要VMEFL和VMEFU带互不相等。作为选择，带可以是相等值。
优化这种技术以提供各种存储器处理技术。验证技术与现有的仅相对于一个单一擦除参考电压验证单元VT的现有技术不同。在以前的技术中，可以这样擦除单元，使得VT如此地接近VR0或VR1，致使发生了前述的模糊读出问题。通过利用附加验证参考电平验证擦除数据在优化带内，本发明的擦除技术防止了模糊数据读出问题。擦除方法
考虑连接在同一个擦除块中的多个单元，最好地说明擦除技术。如上所述，实际的多电平存储系统使用了一种用于同时擦除许多单元的擦除块存储单元结构以减小单元面积。如果不了解整个芯片，那么必须充分了解至少是这样一个擦除块中的所有单元的运行情况，以便观察任何形式擦除的所有可能的分枝。
图18A和18B示出在七个不同时间TPE，TE1，TEPE2，TE2，TEPEF，TEF，和TP，四个电平VL0至VL31内的存储器中多个单元的VT分布。图18A和18B遵循图17B中的实例。在这个实例中，VLERASE迭盖四个VL范围。但是，不应当认为该技术限于这个特定的实例。
在时间TPE的VT分布示出了刚好在擦除前的单元的条件。该擦除方法在许多方面与小擦除方法相同，并且由于使用了许多相同的原理，不再特别详细地说明。首先，对选定的区段施加一个擦除脉冲。然后根据存储阵列处理的特性，用两种方法中的任意一种验证区段中的所有单元。第一种方法验证所有单元低于VEA参考电压，而第二种方法验证所有单元高于VR0+VMEFL容限参考电压。进行随后的擦除脉冲/验证序列，直到所有单元验证低于VEA参考电压，或直到验证第一个单元在VMEFL容限防护带内，或是直到达到了一个序列的最大数(误差标志)。图18A中在时间TE1示出了所得的单元VT分布。
接着，进行交替地使擦除单元分布靠紧和把擦除单元分布向VR0+VMEFL容限参考电压偏移的一系列预擦除小编程/小擦除步骤。这种预擦除小编程/小擦除序列的数量同样取决于构造存储器的工艺，并且通过适当地选择参考电压的值使之减到最小。
图18A和18B中的实例分别示出了在时间TEPE2/TE2和TEPEF/TEF的两个这种预擦除小编程/小擦除序列。在图18A中所示的实例中，第一预擦除小编程参考电压设定在VPEB。进行在VPEB的小编程脉冲/验证操作直到验证所有单元高于VPER参考电压。在时间TEPE2示出了从这个第一预擦除小编程步骤得到的单元VT分布。接下来，进行小擦除脉冲/验证操作直到验证所有单元都低于VEB参考电压，或直到验证第一单元在VMEFL容限防护带内，或是直到到达序列的一个最大数量(误差标志)。在以前的VEA和VR0+VMEFL参考电压之间择优地选择VEB参考电压。图18A-18B中的时间TE2示出了得到的单元VT分布。
再重复预擦除小编程/小擦除步骤。接着，第二预擦除小编程参考电压设定在VPEF。在以前的VPEB和VR0+VMEFL参考电压之间择优地选择VPEF参考电压。进行在VPEF的小编程脉冲/验证操作直到验证所有的单元高于VPEF参考电压。在时间TEPEF示出了从这个第二预擦除小编程步骤得到的单元VT分布。接着，进行小擦除脉冲/验证操作，直到验证所有单元低于VR1-VMEFU防护带参考电压，直到验证第一单元在VMEFL容限防护带内，或是直到到达一最大数量(误差标志)。
此时，不是进行另一个小编程步骤，已经预定是使用VR1-VMEFU防护带参考电压的进行验证时间。如果验证没有单元在VMEFU防护带内，或如果已经进行了最大次数的擦除步骤(误差标志)，那么擦除操作完成。作为选择，只有在前面的小擦除验证步骤结束验证单元高于VR1-VMEFU防护带参考电压时，利用下一个VPE参考电压执行附加预擦除小编程/小擦除序列。下一个VPE参考电压是在前面的VPE和VR0+VMEFL参考电压之间择优选择的。图18B中的时间TEF示出了第二小擦除此后得到的单元VT分布，并示出了验证低于VR1-VMEFU防护带参考电压的所有单元。擦除操作完成。在图18B中的时间TEF示出了得到的单元VT分布，它的宽度与用前述的第一部分编程技术获得的相似。现在擦除块已经可以用来编程没有保留在VL0电平中的单元。图18B中时间TP示出了前述第一部分编程技术后的单元VT分布。多电平存储器擦除系统
擦除操作与前面所述的小擦除技术的操作十分类似。不同之处是，编程擦除读取恢复序列发生器块26经过PRGRDB总线37指令ΔVUΔVL GEN块39产生VMEFU和VMEFL参考电压，而不是来自参考电压总线RVBUS42的VMEUI和VMELI电压。指令VX VY GEN38产生VR0和VR1参考电压。以类似的方式产生VEA，VPEB，VEB和VPEF参考电压，并且根据上述的优化定位到最靠近的VRI。此外，如前面小擦除一节中所述，强制PRG-ERS总线22设置BLOCK-DEC块19，X-DEC块17和Y-DEC块18，以允许在选定的存储块或区段上产生一擦除操作。
尽管以上是本发明的优选实施例的完整的说明，但可以使用各种替代，修改和等同物。应当理解，通过对上述实施例适当的修改本发明可以同样地应用。许多存储技术可以应用于本发明，并且不仅限于电荷的存储。其它本质的基本特性可以存储在集成电路存储单元中。例如，覆盖半导体沟道的薄膜中的铁电极化调制沟道的导电性，并形成了铁电存储器的基础。通过施加于复盖铁电膜的导体控制栅的电压可以控制极化量，这样就可以获得不同程度的导电性。可以用参考电压设置控制栅电压。因此，本发明可以应用于类似于电荷存储器的铁电存储器。
因此，不应当把上述说明作为对本发明范围的限制，本发明的范围是由所附的权利要求分界定义的。

Claims (25)

1.一种集成电路存储系统包括：
多个存储单元，每个存储单元可以存储对应于信息位的多个离散状态中的一个，每一离散状态具有一预选的范围；和
用于读出所述存储单元超出所述一种离散状态的预选范围的漂移的装置。
2.如权利要求1所述的存储系统，其中所述读出装置基本上同时地并与所选的多个存储单元无关地运作。
3.如权利要求1所述的存储系统还包括用于基于所述存储单元超出所述预选范围的漂移恢复所述一离散状态的装置，所述恢复装置响应所述读出装置。
4.如权利要求1所述的存储系统，其中每个存储单元包括一个在浮栅上存储对应于所述信息位的电荷量的非易失性存储单元；并且还包括：
用于响应所述电荷量在所述多个存储单元的所述每个浮栅中保持所述电荷量的电路装置；
因而避免了每个存储单元中的所述信息位的丢失。
5.如权利要求4所述的存储系统，其中所述保持电路装置递增地向每个非易失性存储单元增加电荷或从每个非易失性存储电源减少电荷以调节所述电荷量，而不首先从所述非易失性存储单元实际上擦除所有电荷。
6.如权利要求4所述的存储系统，其中在每个存储单元中的所述信息位包括至少两个位。
7.如权利要求1所述的存储系统，还包括：
用于产生多于2N个参考值的装置；和其中
每个存储单元能够存储对应于N个信息位的2N个离散状态中的一个；和所述读出装置通过与所述参考值比较读出所述存储单元中的所述一种离散状态和通过参考所述参考值确定超出所述一种离散状态的预选范围的漂移。
8.如权利要求7所述存储系统，其中所述读出装置和所述参考值产生装置协同操作依次地把所述一种离散状态与一个定序的序列中的所述参考值比较，以确定所述一种离散状态，和参考所述参考值确定来自所述一种离散状态的所述预选范围的所述漂移。
9.如权利要求7所述的存储系统，其中所述参考值包括第一和第二组，所述读出装置响应于所述第一组参考值以读出所述一种离散状态和所述读出装置响应所述第二组参考值以确定来自所述存储单元中的所述一种离散状态的所述预选范围的漂移，所述第二组参考值具有与所述第一组参考值的一种预定的关系。
10.如权利要求9所述的存储系统还包括响应所述读出装置用于恢复在所述一种离散状态中的所述存储单元的装置，使得对应于所述一种离散状态的信息保持在所述多个存储单元的每一个中。
11.如权利要求7所述的存储系统，其中每个存储单元存储指示所述一种离散状态的一定量的电荷；和其中所述读出装置确定是否要向所述存储单元增加电荷或从所述存储单元移出电荷以保持指示所述一种离散状态的电荷；并且还包括：
响应于所述读出装置的确定用于设置至少一个状态标志的装置。
12.如权利要求11所述的存储系统，还包括：
用于存储具有关于所述存储单元的存储位置的所述至少一种状态标志的装置。
13.如权利要求11所述的存储系统，其中所述读出装置把所述一种离散状态与至少两个所述参考值比较以确定是否有过多和不足的电荷已经加到所述存储单元中以恢复所述一种离散状态。
14.如权利要求1所述的存储系统，其中所述多个存储单元排列成阵列，每个存储单元存储在对应于所述信息位的预选范围内的一离散量的电荷；并且还包括：
一个耦合于所述存储阵列的编程电路，所述电路向所述存储单元阵列提供信号以向所述存储单元移送或从所述存储单元移走电荷，因而使存储在所述存储单元中的电荷对应于所述信息位；
一个能够产生多个参考电压的参考电压电路；
耦合于所述存储单元和所述参考电压电路的比较器；和
耦合于所述存储单元阵列、所述参考电压电路和所述比较器的控制电路，所述控制电路把所述存储单元阵列中选定的多个存储单元和所述参考电压电路连接到比较器以读出电荷量，和确定所述电荷量中的漂移，所述电荷量对应于所述多个选定存储单元每一个中的信息位。
15.如权利要求14所述的集成电路，其中所述控制电路响应于漂移确定结合所述编程电路以调节所述多个选定存储单元中的电荷，因而避免了每个存储单元中信息位的丢失。
16.如权利要求15所述的集成电路，其中所述编程电路调节所述电荷而不首先从所述多个存储单元实际上擦除所有电荷。
17.如权利要求14所述的集成电路，其中所述比较器响应所述选定多个存储单元每一个中的所述电荷量，把一个电压与所述多个参考电压中的一个第一组参考电压比较，以确定所述选定多个存储单元每一个中的所述数字信息；和其中
所述比较器将响应于所述多个选定存储单元每一个中的所述电荷量的所述电压与所述多个参考电压中的第二组参考电压比较，以确定在对应于所述数字信息的所述预选范围外的所述电荷量中的漂移；和其中
所述控制电路设置指示在对应于所述数字信息的所述预选范围外的所述电荷量中的所述漂移的所述确定的状态标志。
18.一种操作具有多个存储单元的集成电路存储系统的方法，包括：
在每个存储单元中存储多个离散量中一个离散量的电荷，每个离散量对应于信息位，并具有一预选范围；和
响应来自所述一个离散量的预选范围的漂移来恢复所述存储单元中的电荷；
因而避免了所述存储单元中信息位的丢失。
19.如权利要求18中所述的方法还包括：
响应于漂出所述一离散量的所述预选范围的漂移，恢复所述存储单元中的电荷。
20.如权利要求19所述的方法，其中所述读出步骤包括：
将一个对应于所述电荷量的值与一个参考值的所述第一序列反复比较，在一个比较步骤中的一个参考值取决于一个以前比较步骤的结果；和还包括：
对照参考值的第二序列确定每个存储单元中所述电荷量中的漂移；和
如果这种漂移确定步骤是肯定的，设置至少一个指示漂移方向的状态标志。
21.如权利要求20所述的方法，还包括存储具有与所述存储单元的存储位置相关的所述至少一种状态标志。
22.如权利要求20所述的方法，其中所述漂移确定步骤包括：
把对应于所述电荷量的所述值与参考值的所述第二序列反复比较，一个比较步骤中的一个参考值取决于一个以前比较步骤的结果。
23.如权利要求22所述的方法，其中与参考值的所述第二序列的所述反复比较步骤中的每一个步骤是在与参考值的所述第一序列的所述反复比较步骤中的一个步骤后进行的。
24.如权利要求20所述的方法，还包括把对应于所述电荷量的所述值与一个大于或小于所述参考值序列中任何一个的参考值比较，取决于所述读出步骤确定了所述对应信息位全都为逻辑“1”还是全都为逻辑“0”。
25.如权利要求20所述的方法，其中所述在每个存储单元中用于存储电荷的所述多个离散量包括2N个，并且所述比较步骤反复至少N次。
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