KR102248276B1 - 스토리지 장치의 동작 방법 - Google Patents

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Abstract

본 발명은 불휘발성 메모리를 포함하는 스토리지 장치의 동작 방법에 관한 것이다. 본 발명의 동작 방법은, 불휘발성 메모리의 선택된 메모리 셀들에 대해 제1 프로그램을 수행하고, 제1 프로그램이 수행된 제1 시간을 저장하는 단계, 그리고 제1 시간 및 제2 시간 사이의 차이에 따라 프로그램 파라미터를 조절하고, 조절된 프로그램 파라미터를 이용하여 선택된 메모리 셀들에 대해 제2 프로그램을 수행하는 단계로 구성된다. 제2 시간은 제2 프로그램이 수행되는 시간이다.

Description

스토리지 장치의 동작 방법{OPERATING METHOD OF STORAGE DEVICE}
본 발명은 반도체 메모리에 관한 것으로, 더 상세하게는 스토리지 장치의 동작 방법
스토리지 장치는 컴퓨터, 스마트폰, 스마트패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치, 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
반도체 제조 기술이 발전되면서, 스토리지 장치와 통신하는 컴퓨터, 스마트폰, 스마트패드 등과 같은 호스트 장치의 동작 속도가 향상되고 있다. 또한, 스토리지 장치 및 스토리지 장치의 호스트 장치에서 사용되는 콘텐츠의 용량이 증가하고 있다. 이에 따라, 더 향상된 동작 속도를 갖는 스토리지 장치에 대한 요구가 지속적으로 제기되고 있다.
본 발명의 목적은 향상된 동작 속도를 갖는 스토리지 장치의 동작 방법을 제공하는 데에 있다.
불휘발성 메모리를 포함하는 본 발명의 실시 예에 따른 스토리지 장치의 동작 방법은, 상기 불휘발성 메모리의 선택된 메모리 셀들에 연결된 워드 라인에 연결된 메모리 셀들에 대해 제1 프로그램을 수행하고, 상기 제1 프로그램이 수행된 제1 시간을 저장하는 단계; 그리고 상기 제1 시간 및 제2 시간 사이의 차이에 따라 프로그램 파라미터를 조절하고, 상기 조절된 프로그램 파라미터를 이용하여 상기 선택된 메모리 셀들에 연결된 워드 라인에 연결된 메모리 셀들에 대해 제2 프로그램을 수행하는 단계를 포함하고, 상기 제2 시간은 상기 제2 프로그램이 수행되는 시간이다.
실시 예로서, 상기 제2 프로그램은 상기 선택된 메모리 셀들에 연결된 워드 라인에 프로그램 전압을 반복적으로 인가함으로써 수행되고, 상기 프로그램 파라미터는 상기 프로그램 전압이 반복적으로 인가될 때 상기 프로그램 전압이 증가하는 상승분을 포함하고, 상기 차이가 증가할수록 상기 상승분은 증가한다.
실시 예로서, 상기 제2 프로그램은 상기 선택된 메모리 셀들에 연결된 워드 라인에 프로그램 전압을 반복적으로 인가함으로써 수행되고, 상기 프로그램 파라미터는 상기 선택된 메모리 셀들에 연결된 워드 라인에 인가되는 첫 번째 프로그램 전압의 레벨을 포함하고, 상기 차이가 증가할수록, 상기 첫 번째 프로그램 전압의 레벨은 감소한다.
실시 예로서, 상기 제2 프로그램은 상기 선택된 메모리 셀들에 연결된 워드 라인에 프로그램 전압을 인가하고 이후에 프로그램 검증 전압을 인가하는 프로그램 루프를 반복적으로 수행함으로써 수행되고, 상기 프로그램 파라미터는 상기 프로그램 검증 전압의 레벨을 포함하고, 상기 차이가 증가할수록, 상기 프로그램 검증 전압의 레벨은 감소한다.
실시 예로서, 상기 제2 프로그램은 상기 선택된 메모리 셀들에 연결된 워드 라인에 프로그램 전압을 인가하고 이후에 상기 메모리 셀들에 대해 프로그램 검증 읽기를 수행하는 프로그램 루프를 반복적으로 수행함으로써 수행되고, 상기 프로그램 파라미터는 상기 프로그램 검증 읽기 시에 상기 메모리 셀들에 연결된 비트 라인들에 인가되는 프리차지 전압들의 레벨들을 포함하고, 상기 차이가 증가할수록, 상기 프리차지 전압들의 레벨들은 감소한다.
실시 예로서, 상기 제2 프로그램은 상기 선택된 메모리 셀들에 연결된 워드 라인에 프로그램 전압을 인가하고 이후에 상기 메모리 셀들에 대해 프로그램 검증 읽기를 수행하는 프로그램 루프를 반복적으로 수행함으로써 수행되고, 상기 프로그램 검증 읽기는 상기 메모리 셀들에 연결된 비트 라인들에 프리차지 전압들을 인가하고, 상기 선택된 메모리 셀들에 연결된 워드 라인에 프로그램 검증 전압을 인가한 후 디벨러프 시간 후에 상기 비트 라인들의 전압들을 래치함으로써 수행되고, 상기 프로그램 파라미터는 상기 디벨러프 시간을 포함하고, 상기 차이가 증가할수록, 상기 디벨러프 시간은 감소한다.
실시 예로서, 상기 프로그램 파라미터는 상기 차이 및 환경 정보에 따라 조절되고, 상기 환경 정보는 상기 메모리 셀들의 소거 횟수, 상기 제1 프로그램이 수행된 때의 온도와 현재 온도의 온도 차이, 상기 메모리 셀들에 프로그램되는 데이터의 중요도 중 적어도 하나를 포함한다.
실시 예로서, 상기 제2 시간을 저장하는 단계; 그리고 상기 제2 시간 및 제3 시간 사이의 차이에 따라 상기 프로그램 파라미터를 재조절하고, 상기 재조절된 프로그램 파라미터를 이용하여 상기 선택된 메모리 셀들에 연결된 워드 라인에 연결된 메모리 셀들에 대해 제3 프로그램을 수행하는 단계를 더 포함하고, 상기 제3 시간은 상기 제3 프로그램이 수행되는 시간이다.
실시 예로서, 상기 제1 프로그램이 수행된 후 그리고 상기 제2 프로그램이 수행되기 전에 리셋이 발생한 경우, 상기 메모리 셀들에 대해 읽기를 수행하는 단계를 더 포함하고, 상기 차이는 상기 읽기의 결과에 따라 계산된다.
실시 예로서, 상기 제1 시간을 저장하는 단계에서, 상기 제1 시간은 상기 불휘발성 메모리에 저장되고, 상기 제2 프로그램을 수행하는 단계에서, 상기 제1 시간이 상기 불휘발성 메모리로부터 읽어지고, 상기 읽어진 제1 시간 및 상기 제2 시간의 차이에 따라 상기 프로그램 파라미터가 조절된다.
실시 예로서, 상기 제1 프로그램 및 상기 제2 프로그램은 동일한 데이터에 기반하여 수행된다.
실시 예로서, 클럭 신호를 수신하는 단계를 더 포함하고, 상기 클럭 신호에 따라 상기 스토리지 장치의 내부 시간이 카운트되고, 상기 제1 시간 및 상기 제2 시간은 상기 내부 시간으로부터 획득된다.
실시 예로서, 상기 클럭 신호는 실제 시간을 가리키는 정보 또는 시간의 흐름을 가리키며 주기적으로 천이하는 신호이다.
실시 예로서, 클럭 신호를 생성하는 단계를 더 포함하고, 상기 클럭 신호에 따라 상기 스토리지 장치의 내부 시간이 관리되고, 상기 제1 시간 및 상기 제2 시간은 상기 내부 시간으로부터 획득된다.
불휘발성 메모리를 포함하는 본 발명의 다른 실시 예에 따른 스토리지 장치의 동작 방법은, 상기 불휘발성 메모리의 선택된 메모리 셀들에 연결된 워드 라인에 연결된 메모리 셀들에 대해 제1 프로그램을 수행하고, 상기 제1 프로그램이 수행된 제1 시간을 저장하는 단계; 상기 메모리 셀들에 대해 제2 프로그램을 수행하고, 상기 제1 시간으로부터 제2 시간 까지의 경과 시간에 따라 플래그를 저장하는 단계; 그리고 상기 플래그에 따라 읽기 파라미터를 조절하고, 상기 조절된 읽기 파라미터를 이용하여 상기 메모리 셀들에 대해 읽기를 수행하는 단계를 포함하고, 상기 제2 시간은 상기 제2 프로그램이 수행되는 시간이다.
실시 예로서, 상기 읽기는 상기 선택된 메모리 셀들에 연결된 워드 라인에 읽기 전압을 인가함으로써 수행되고, 상기 읽기 파라미터는 상기 읽기 전압의 레벨을 포함하고, 상기 플래그가 가리키는 상기 경과 시간이 길어질수록, 상기 읽기 전압의 레벨이 증가한다.
본 발명의 실시 예에 따른 스토리지 장치는, 복수의 메모리 셀들을 포함하는 불휘발성 메모리; 그리고 상기 복수의 메모리 셀들에 대해 제1 프로그램 및 제2 프로그램을 각각 수행하도록 구성되는 메모리 컨트롤러를 포함하고, 상기 메모리 컨트롤러는, 상기 제1 프로그램이 수행되는 제1 시간과 상기 제2 프로그램이 수행되는 제2 시간의 차이에 따라 프로그램 파라미터를 조절하고, 그리고 상기 조절된 프로그램 파라미터를 이용하여 상기 제2 프로그램을 수행하도록 상기 불휘발성 메모리를 제어한다.
실시 예로서, 상기 메모리 컨트롤러는 외부 장치로부터 수신되는 시간 정보를 이용하여 상기 제1 시간 및 상기 제2 시간을 획득하도록 구성된다.
실시 예로서, 상기 메모리 컨트롤러는 클럭 생성기를 더 포함하고, 상기 메모리 컨트롤러는 상기 클럭 생성기를 이용하여 상기 제1 시간 및 상기 제2 시간을 획득하도록 구성된다.
실시 예로서, 상기 메모리 컨트롤러는, 상기 제1 프로그램이 수행된 후 그리고 상기 제2 프로그램이 수행되기 전에 상기 스토리지 장치에서 전원의 오프 및 온이 발생한 경우에, 상기 프로그램 파라미터를 조절하도록 구성된다.
본 발명의 실시 예들에 따르면, 프로그램된 메모리 셀들의 문턱 전압 산포 범위들이 중복되는 밸리들의 위치들이 일정하게 유지된다. 따라서, 밸리들의 위치들을 검출하는 동작이 복수회 수행될 필요가 없으므로, 향상된 동작 속도를 갖는 스토리지 장치의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치를 보여주는 블록도이다.
도 2는 본 발명의 제1 실시 예에 따른 스토리지 장치의 동작 방법을 보여주는 순서도이다.
도 3은 본 발명의 실시 예에 따른 불휘발성 메모리를 보여주는 블록도이다.
도 4는 본 발명의 실시 예에 따른 메모리 블록을 보여주는 회로도이다.
도 5는 도 4의 메모리 블록의 메모리 셀들의 문턱 전압들이 시간의 흐름에 따라 변화하는 양상을 보여준다.
도 6은 메모리 셀들에서 재프로그램이 수행될 때의 문턱 전압 산포의 변화를 보여준다.
도 7은 메모리 셀들의 문턱 전압 산포가 겹쳐진 예를 보여준다.
도 8은 프로그램 파라미터가 조절되는 예를 보여주는 테이블이다.
도 9는 본 발명의 제2 실시 예에 따른 스토리지 장치의 동작 방법을 보여주는 순서도이다.
도 10은 본 발명의 제3 실시 예에 따른 스토리지 장치의 동작 방법을 보여주는 순서도이다.
도 11은 본 발명의 제4 실시 예에 따른 스토리지 장치의 동작 방법을 보여주는 순서도이다.
도 12는 본 발명의 제5 실시 예에 따른 스토리지 장치의 동작 방법을 보여주는 순서도이다.
도 13은 본 발명의 제6 실시 예에 따른 스토리지 장치의 동작 방법을 보여주는 순서도이다.
도 14는 프로그램 파라미터들이 조절되는 예를 보여준다.
도 15는 프로그램 파라미터들이 조절되는 다른 예를 보여준다.
도 16은 프로그램 파라미터들이 조절되는 또다른 예를 보여준다.
도 17은 프로그램 파라미터들이 조절되는 또다른 예를 보여준다.
도 18은 본 발명의 다른 실시 예에 따른 메모리 블록을 보여주는 회로도이다.
도 19는 본 발명의 실시 예에 따른 메모리 컨트롤러를 보여주는 블록도이다.
도 20은 본 발명의 다른 실시 예에 따른 스토리지 장치를 보여주는 블록도이다.
도 21은 본 발명의 또다른 실시 예에 따른 스토리지 장치를 보여주는 블록도이다.
도 22는 본 발명의 실시 예에 따른 컴퓨팅 장치를 보여주는 블록도이다.
도 23은 본 발명의 다른 실시 예에 따른 컴퓨팅 장치를 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 스토리지 장치(100)는 불휘발성 메모리(110) 및 메모리 컨트롤러(120)를 포함한다.
불휘발성 메모리(110)는 메모리 컨트롤러(120)의 제어에 따라 쓰기, 읽기 및 소거를 수행할 수 있다. 불휘발성 메모리(110)는 불휘발성 메모리(120)와 제1 데이터(DATA1)를 교환할 수 있다. 예를 들어, 불휘발성 메모리(110)는 메모리 컨트롤러(120)로부터 쓰기 데이터를 수신하고, 쓰기 데이터를 기입할 수 있다. 불휘발성 메모리(110)는 읽기를 수행하고, 읽기 데이터를 메모리 컨트롤러(120)로 출력할 수 있다.
불휘발성 메모리(110)는 메모리 컨트롤러(120)로부터 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 수신할 수 있다. 예를 들어, 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)는 제1 데이터(DATA1)가 전송되는 채널과 동일한 채널을 통해, 메모리 컨트롤러(120)로부터 불휘발성 메모리(110)로 전송될 수 있다.
불휘발성 메모리(110)는 메모리 컨트롤러(120)와 제어 신호(CTRL)를 교환할 수 있다. 예를 들어, 불휘발성 메모리(110)는 불휘발성 메모리(110)를 구성하는 복수의 반도체 칩들 중 적어도 하나의 반도체 칩을 선택하는 칩 선택 신호(nCE), 메모리 컨트롤러(120)로부터 수신되는 신호가 제1 커맨드(CMD1)임을 가리키는 커맨드 래치 인에이블 신호(CLE), 메모리 컨트롤러(120)로부터 수신되는 신호가 제1 어드레스(ADDR1)임을 가리키는 어드레스 래치 인에이블 신호(ALE), 읽기 시에 메모리 컨트롤러(120)로부터 수신되어 타이밍을 맞추는 데에 사용되는 읽기 인에이블 신호(nRE), 쓰기 시에 메모리 컨트롤러(120)로부터 수신되어 타이밍을 맞추는 데에 사용되는 쓰기 인에이블 신호(nWE), 제1 데이터(DATA1)의 입력 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS) 중 적어도 하나를 메모리 컨트롤러(120)로부터 수신할 수 있다. 예를 들어, 불휘발성 메모리(110)는 불휘발성 메모리(110)가 프로그램, 소거 또는 읽기 동작을 수행중인지를 가리키는 레디 및 비지 신호(R/nB), 제1 데이터(DATA1)의 출력 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS) 중 적어도 하나를 메모리 컨트롤러(120)로 출력할 수 있다.
불휘발성 메모리(110)는 플래시 메모리를 포함할 수 있다. 그러나, 불휘발성 메모리(110)는 플래시 메모리를 포함하는 것으로 한정되지 않는다. 불휘발성 메모리(110)는 PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 불휘발성 메모리들 중 적어도 하나를 포함할 수 있다.
메모리 컨트롤러(120)는 불휘발성 메모리(110)를 제어하도록 구성된다. 예를 들어, 메모리 컨트롤러(120)는 불휘발성 메모리(110)가 쓰기, 읽기 또는 소거를 수행하도록 제어할 수 있다. 메모리 컨트롤러(120)는 불휘발성 메모리(110)와 제1 데이터(DATA1) 및 제어 신호(CTRL)를 교환하고, 불휘발성 메모리(110)로 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 출력할 수 있다.
메모리 컨트롤러(120)는 외부의 호스트 장치(미도시)의 제어에 따라 불휘발성 메모리(110)를 제어할 수 있다. 메모리 컨트롤러(120)는 호스트 장치와 제2 데이터(DATA2)를 교환하고, 호스트 장치로부터 제2 커맨드(CMD2), 제2 어드레스(ADDR2) 및 클럭 신호(CLK)를 수신할 수 있다.
메모리 컨트롤러(120)는 호스트 장치로부터 제2 데이터(DATA2)를 수신하고, 제2 데이터(DATA2)를 제1 데이터(DATA1)로서 불휘발성 메모리(110)에 기입할 수 있다. 메모리 컨트롤러(120)는 불휘발성 메모리(110)로부터 제1 데이터(DATA1)를 수신하고, 제1 데이터(DATA1)를 제2 데이터(DATA2)로서 호스트 장치로 출력할 수 있다. 예시적으로, 메모리 컨트롤러(120)는 제1 단위로 불휘발성 메모리(110)와 제1 데이터(DATA1)를 교환하고, 제1 단위와 다른 제2 단위로 호스트 장치와 제2 데이터(DATA2)를 교환할 수 있다.
메모리 컨트롤러(120)는 제1 포맷에 따라 불휘발성 메모리(110)와 제1 데이터(DATA1)를 교환하고, 불휘발성 메모리(110)로 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 전송할 수 있다. 메모리 컨트롤러(120)는 제1 포맷과 다른 제2 포맷에 따라, 호스트 장치와 제2 데이터(DATA2)를 교환하고, 호스트 장치로부터 제2 커맨드(CMD2) 및 제2 어드레스(ADDR2)를 수신할 수 있다.
예를 들어, 메모리 컨트롤러(120)는 주기적으로 천이하며 시간의 흐름을 가리키는 신호를 클럭 신호(CLK)로서 호스트 장치로부터 수신할 수 있다. 다른 예로서, 메모리 컨트롤러(120)는 호스트 장치의 내부에서 계산되는 현재 시간을 클럭 신호(CLK)로서 호스트 장치로부터 수신할 수 있다. 다른 예로서, 메모리 컨트롤러(120)는 주기적으로 천이하는 신호 및 현재 시간을 클럭 신호(CLK)로서 호스트 장치로부터 수신할 수 있다. 이 경우, 현재 시간은 메모리 컨트롤러(120)에 전원이 공급될 때 1회, 또는 호스트 장치가 필요할 때에 메모리 컨트롤러(120)로 제공될 수 있다. 메모리 컨트롤러(120)는 클럭 신호(CLK)를 이용하여 시간 정보를 획득하고, 획득된 시간 정보를 이용하여 불휘발성 메모리(110)를 제어할 수 있다.
메모리 컨트롤러(120)는 메모리 관리자(128) 및 시간 계산기(129)를 포함한다. 메모리 관리자(128)는 호스트 장치로부터 수신되는 제2 커맨드(CMD2)에 따라, 그리고 메모리 컨트롤러(120)에서 내부적으로 결정되는 스케줄에 따라, 불휘발성 메모리(110)를 제어할 수 있다. 메모리 관리자(128)는 프로그램 또는 읽기 시에, 시간 계산기(129)로부터 수신되는 시간 정보를 이용하여 불휘발성 메모리(110)를 제어할 수 있다.
시간 계산기(129)는 호스트 장치로부터 수신되는 클럭 신호(CLK)를 이용하여, 시간 정보를 계산할 수 있다. 예를 들어, 클럭 신호(CLK)가 현재 시간을 가리키는 경우, 시간 계산기(129)를 클럭 신호를 이용하여 메모리 컨트롤러(120) 내부의 시간을 현재 시간에 동기화시킬 수 있다. 다른 예로서, 클럭 신호(CLK)가 시간의 흐름을 가리키는 주기 신호인 경우, 시간 계산기(129)는 클럭 신호(CLK)를 이용하여 메모리 컨트롤러(120) 내부의 시간을 계산할 수 있다. 예를 들어, 시간 계산기(129)는 메모리 컨트롤러(120)에 전원이 공급된 시간을 시작 시간으로 설정하고, 클럭 신호(CLK)를 이용하여 시작 시간으로부터 흐르는 시간을 계산할 수 있다. 다른 예로서, 클럭 신호(CLK)는 시간의 흐름을 가리키는 주기 신호이며, 호스트 장치의 현재 시간을 가리킬 수 있다. 시간 계산기(129)는 호스트 장치의 현재 시간을 메모리 컨트롤러(120)의 시작 시간으로 동기화하고, 주기 신호를 이용하여 시작 시간으로부터 흐르는 시간을 계산할 수 있다.
스토리지 장치(100)는 호스트 장치의 요청에 따라, 데이터의 쓰기, 읽기 또는 소거를 수행할 수 있다. 스토리지 장치(100)는 솔리드 스테이트 드라이브(SSD, Solid State Drive) 또는 하드 디스크 드라이브(HDD, Hard Disk Drive)를 포함할 수 있다. 스토리지 장치(100)는 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), USB (Universal Serial Bus) 메모리 카드, 유니버설 플래시 스토리지(UFS) 등과 같은 메모리 카드들을 포함할 수 있다. 스토리지 장치(100)는 eMMC (embedded MultiMedia Card), UFS, PPN (Perfect Page New) 등과 같은 실장형 메모리를 포함할 수 있다.
도 2는 본 발명의 제1 실시 예에 따른 스토리지 장치(100)의 동작 방법을 보여주는 순서도이다. 도 1 및 도 2를 참조하면, S110 단계에서, 선택된 메모리 셀들에 대해 제1 프로그램이 수행된다. 메모리 컨트롤러(120)의 메모리 관리자(128)는 불휘발성 메모리(110)에 제1 프로그램 요청을 전송할 수 있다. 제1 프로그램 요청은 제1 데이터(DATA1), 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 포함할 수 있다. 제1 커맨드(CMD1)에 응답하여, 불휘발성 메모리(110)는 제1 어드레스(ADDR1)에 의해 선택된 메모리 셀들에 대해 제1 데이터(DATA1)를 이용하여 프로그램을 수행할 수 있다.
S120 단계에서, 메모리 컨트롤러(120)는 프로그램 시간을 저장한다. 예를 들어, 메모리 관리자(128)는 제1 프로그램이 수행된 때의 시간을 시간 계산기(129)로부터 획득할 수 있다. 제1 프로그램이 수행된 때의 시간은, 제1 프로그램이 시작되기 직전의 시간, 제1 프로그램이 시작될 때의 시간, 제1 프로그램이 수행 중인 때의 시간, 제1 프로그램이 종료될 때의 시간, 그리고 제1 프로그램이 종료된 직후의 시간을 포함할 수 있다.
예를 들어, 메모리 컨트롤러(120)는 선택된 메모리 셀들을 가리키는 제1 어드레스(ADDR1) 및 프로그램 시간을 연관하여, 테이블의 형태로 저장할 수 있다.
메모리 관리자(128)는 프로그램 시간을 내부적으로 저장하거나, 또는 불휘발성 메모리(110)에 프로그램할 수 있다. 예를 들어, 메모리 컨트롤러(120)는 프로그램 시간을 불휘발성 메모리(110)에 프로그램하고, 내부적으로 저장하지 않을 수 있다. 메모리 컨트롤러(120)는 프로그램 시간을 내부적으로 저장하되, 누적된 프로그램 시간들의 정보가 임계값에 도달하면, 누적된 프로그램 시간들의 정보의 일부 또는 전부를 불휘발성 메모리(110)로 플러시할 수 있다.
S130 단계에서, 메모리 컨트롤러(120)는 프로그램 시간 및 현재 시간 사이의 차이에 따라, 프로그램 파라미터를 조절할 수 있다. S140 단계에서, 메모리 컨트롤러(120)는 조절된 프로그램 파라미터를 이용하여, 선택된 메모리 셀들에 대해 제2 프로그램을 수행할 수 있다.
예를 들어, S130 단계 및 S140 단계는 제2 프로그램이 이슈(issue)될 때 함께 수행될 수 있다. 메모리 관리자(128)는 내부적으로 저장된 프로그램 시간을 획득하거나, 또는 불휘발성 메모리(110)에 프로그램된 프로그램 시간을 읽을 수 있다. 메모리 관리자(128)는 시간 계산기(129)로부터 현재 시간을 획득하고, 현재 시간 및 프로그램 시간의 차이를 계산할 수 있다. 계산된 차이에 따라, 메모리 관리자(128)는 프로그램 파라미터를 조절할 수 있다. 프로그램 파라미터는 불휘발성 메모리(110)가 프로그램을 수행할 때에 적용되는 다양한 정보들을 포함할 수 있다.
이후에, 메모리 관리자(128)는 제1 커맨드(CMD1), 제1 어드레스(ADDR1) 및 제1 데이터(DATA1)를 불휘발성 메모리로 전송할 수 있다. 메모리 관리자(128)는 조절된 프로그램 파라미터에 대한 정보를 불휘발성 메모리(110)로 추가적으로 전송할 수 있다. 불휘발성 메모리(110)는 조절된 프로그램 파라미터에 대한 정보를 이용하여 프로그램 파라미터를 조절할 수 있다. 불휘발성 메모리(110)는 조절된 프로그램 파라미터를 이용하여, 제1 어드레스(ADDR1)에 의해 선택된 메모리 셀들에 대해, 제1 데이터(DATA1)를 이용하여 제2 프로그램을 수행할 수 있다.
도 3은 본 발명의 실시 예에 따른 불휘발성 메모리(110)를 보여주는 블록도이다. 도 1 및 도 3을 참조하면, 불휘발성 메모리(110)는 메모리 셀 어레이(111), 어드레스 디코더 회로(113), 페이지 버퍼 회로(115), 데이터 입출력 회로(117), 그리고 제어 로직 회로(119)를 포함한다.
메모리 셀 어레이(111)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 복수의 메모리 셀들을 포함한다. 각 메모리 블록은 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WL), 그리고 적어도 하나의 스트링 선택 라인(SSL)을 통해 어드레스 디코더 회로(113)에 연결될 수 있다. 각 메모리 블록은 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(115)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 복수의 비트 라인들(BL)에 공통으로 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)의 메모리 셀들은 동일한 구조들을 가질 수 있다.
어드레스 디코더 회로(113)는 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 복수의 스트링 선택 라인들(SSL)을 통해 메모리 셀 어레이(111)에 연결된다. 어드레스 디코더 회로(113)는 제어 로직 회로(119)의 제어에 따라 동작한다. 어드레스 디코더 회로(113)는 메모리 컨트롤러(120)로부터 제1 어드레스(ADDR1)를 수신할 수 있다. 어드레스 디코더 회로(113)는 수신된 제1 어드레스(ADDR1)를 디코딩하고, 디코딩된 어드레스에 따라 워드 라인들(WL)에 인가되는 전압들을 제어할 수 있다.
예를 들어, 프로그램 시에, 어드레스 디코더 회로(113)는, 제1 어드레스(ADDR1)가 가리키는 선택된 메모리 블록의 선택된 워드 라인에 프로그램 전압(VGPM)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 패스 전압(VPASS)을 인가할 수 있다. 읽기 시에, 어드레스 디코더 회로(131)는 제1 어드레스(ADDR1)가 가리키는 선택된 메모리 블록의 선택된 워드 라인에 선택 읽기 전압(VRD)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 비선택 읽기 전압(VREAD)을 인가할 수 있다. 소거 시에, 어드레스 디코더 회로(113)는 제1 어드레스(ADDR1)가 가리키는 선택된 메모리 블록의 워드 라인들에 소거 전압(예를 들어, 접지 전압)을 인가할 수 있다.
페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(111)에 연결된다. 페이지 버퍼 회로(115)는 복수의 데이터 라인들(DL)을 통해 데이터 입출력 회로(117)와 연결된다. 페이지 버퍼 회로(115)는 제어 로직 회로(119)의 제어에 따라 동작한다.
페이지 버퍼 회로(115)는 메모리 셀 어레이(111)의 메모리 셀들에 프로그램될 데이터 또는 메모리 셀들로부터 읽히는 데이터를 저장할 수 있다. 프로그램 시에, 페이지 버퍼 회로(115)는 메모리 셀들에 프로그램될 데이터를 저장할 수 있다. 저장된 데이터에 기반하여, 페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)을 바이어스할 수 있다. 프로그램 시에, 페이지 버퍼 회로(115)는 쓰기 드라이버로 기능할 수 있다. 읽기 시에, 페이지 버퍼 회로(115)는 비트 라인들(BL)의 전압들을 센싱하고, 센싱 결과를 저장할 수 있다. 읽기 시에, 페이지 버퍼 회로(115)는 감지 증폭기로 기능할 수 있다.
데이터 입출력 회로(117)는 복수의 데이터 라인들(DL)을 통해 페이지 버퍼 회로(115)와 연결된다. 데이터 입출력 회로(117)는 메모리 컨트롤러(120)와 제1 데이터(DATA1)를 교환할 수 있다.
데이터 입출력 회로(117)는 메모리 컨트롤러(120)로부터 수신되는 제1 데이터(DATA1)를 임시로 저장할 수 있다. 데이터 입출력 회로(117)는 저장된 데이터를 페이지 버퍼 회로(115)로 전달할 수 있다. 데이터 입출력 회로(117)는 페이지 버퍼 회로(115)로부터 전달되는 데이터(DATA)를 임시로 저장할 수 있다. 데이터 입출력 회로(117)는 저장된 데이터(DATA)를 메모리 컨트롤러(120)로 전송할 수 있다. 데이터 입출력 회로(117)는 버퍼 메모리로 기능할 수 있다.
제어 로직 회로(119)는 메모리 컨트롤러(120)로부터 제1 커맨드(CMD1) 및 제어 신호(CTRL)를 수신한다. 제어 로직 회로(119)는 수신된 제1 커맨드(CMD1)를 디코딩하고, 디코딩된 커맨드에 따라 불휘발성 메모리(110)의 제반 동작을 제어할 수 있다.
도 4는 본 발명의 실시 예에 따른 메모리 블록(BLKa)을 보여주는 회로도이다. 도 4를 참조하면, 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS21, CS12~CS22)을 포함한다. 복수의 셀 스트링들(CS11~CS21, CS12~CS22)은 행 방향(row direction)및 열 방향(column direction)을 따라 배열되어, 행들 및 열들을 형성할 수 있다.
예를 들어, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS11, CS12)은 제1 행을 형성하고, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS21, CS22)은 제2 행을 형성할 수 있다. 열 방향(column direction)을 따라 배열된 셀 스트링들(CS11, CS21)은 제1 열을 형성하고, 열 방향(column direction)을 따라 배열된 셀 스트링들(CS12, CS22)은 제2 열을 형성할 수 있다.
각 셀 스트링은 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들은 접지 선택 트랜지스터들(GSTa, GSTb), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)을 포함한다. 각 셀 스트링의 접지 선택 트랜지스터들(GSTa, GSTb), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, GSTb)은 셀 스트링들(CS11~CS21, CS12~CS22)이 행들 및 열들을 따라 배열되는 평면(예를 들어, 메모리 블록(BLKa)의 기판 상의 평면)과 수직한 높이 방향으로 적층될 수 있다.
복수의 셀 트랜지스터들은 절연막에 포획된 전하량에 따라 가변하는 문턱 전압들을 갖는 전하 포획형(charge trap type) 트랜지스터들일 수 있다.
최하단의 접지 선택 트랜지스터들(GSTa)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 접지 선택 트랜지스터들(GSTa, GSTb)은 접지 선택 라인(GSL)에 공통으로 연결될 수 있다.
예시적으로, 동일한 높이(또는 순서)의 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결되고, 서로 다른 높이(또는 순서)를 갖는 접지 선택 트랜지스터들은 서로 다른 접지 선택 라인들에 연결될 수 있다. 예를 들어, 제1 높이의 접지 선택 트랜지스터들(GSTa)은 제1 접지 선택 라인에 공통으로 연결되고, 제2 높이의 접지 선택 트랜지스터들(GSTb)은 제2 접지 선택 라인에 공통으로 연결될 수 있다.
예시적으로, 동일한 행의 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결되고, 서로 다른 행의 접지 선택 트랜지스터들은 서로 다른 접지 선택 라인들에 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GSTa, GSTb)은 제1 접지 선택 라인에 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GSTa, GSTb)은 제2 접지 선택 라인에 연결될 수 있다.
기판(또는 접지 선택 트랜지스터들(GST))으로부터 동일한 높이(또는 순서)에 위치한 메모리 셀들은 하나의 워드 라인에 공통으로 연결되고, 서로 다른 높이(또는 순서)에 위치한 메모리 셀들은 서로 다른 워드 라인들(WL1~WL6)에 각각 연결될 수 있다. 예를 들어, 메모리 셀들(MC1)은 워드 라인(WL1)에 공통으로 연결된다. 메모리 셀들(MC2)은 워드 라인(WL2)에 공통으로 연결된다. 메모리 셀들(MC3)은 워드 라인(WL3)에 공통으로 연결된다. 메모리 셀들(MC4)은 워드 라인(WL4)에 공통으로 연결된다. 메모리 셀들(MC5)은 워드 라인(WL5)에 공통으로 연결된다. 메모리 셀들(MC6)은 워드 라인(WL6)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제1 스트링 선택 트랜지스터들(SSTa)에서, 서로 다른 행의 제1 스트링 선택 트랜지스터들(SSTa)은 서로 다른 스트링 선택 라인들(SSL1a~SSL2a)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL2a)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제2 스트링 선택 트랜지스터들(SSTb)에서, 서로 다른 행의 제2 스트링 선택 트랜지스터들(SSTb)은 서로 다른 스트링 선택 라인들(SSL1b~SSL2b)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)에 공통으로 연결된다.
즉, 서로 다른 행의 셀 스트링들은 서로 다른 스트링 선택 라인들에 연결된다. 동일한 행의 셀 스트링들의 동일한 높이(또는 순서)의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인에 연결된다. 동일한 행의 셀 스트링들의 서로 다른 높이(또는 순서)의 스트링 선택 트랜지스터들은 서로 다른 스트링 선택 라인들에 연결된다.
예시적으로, 동일한 행의 셀 스트링들의 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 제2 행의 샐 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 열들은 서로 다른 비트 라인들(BL1, BL2)에 각각 연결된다. 예를 들어, 제1 열의 셀 스트링들(CS11~CS21)의 스트링 선택 트랜지스터들(SSTb)은 비트 라인(BL1)에 공통으로 연결된다. 제2 열의 셀 스트링들(CS12~CS22)의 스트링 선택 트랜지스터들(SST)은 비트 라인(BL2)에 공통으로 연결된다.
도 4에 도시된 메모리 블록(BLKa)은 예시적인 것이다. 본 발명의 기술적 사상은 도 4에 도시된 메모리 블록(BLKa)에 한정되지 않는다. 예를 들어, 셀 스트링들의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 행들에 연결되는 스트링 선택 라인들 또는 접지 선택 라인의 수, 그리고 하나의 비트 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 열들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 열들의 수가 변경됨에 따라, 셀 스트링들의 열들에 연결되는 비트 라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 높이는 증가 또는 감소될 수 있다. 예를 들어, 셀 스트링들 각각에 적층되는 접지 선택 트랜지스터들, 메모리 셀들 또는 스트링 선택 트랜지스터들의 수는 증가 또는 감소될 수 있다.
예시적으로, 쓰기 및 읽기는 셀 스트링들(CS11~CS21, CS12~CS22)의 행의 단위로 수행될 수 있다. 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)에 의해, 셀 스트링들(CS11~CS21, CS12~CS22)이 하나의 행 단위로 선택될 수 있다.
셀 스트링들(CS11~CS21, CS12~CS22)의 선택된 행에서, 쓰기 및 읽기는 워드 라인의 단위로 수행될 수 있다. 셀 스트링들(CS11~CS21, CS12~CS22)의 선택된 행에서, 선택된 워드 라인에 연결된 메모리 셀들이 프로그램될 수 있다.
도 5는 도 4의 메모리 블록(BKLa)의 메모리 셀들(MC)의 문턱 전압들이 시간의 흐름에 따라 변화하는 양상을 보여준다. 도 5에서, 가로 축은 메모리 셀들(MC)의 문턱 전압을 가리키고, 세로 축은 메모리 셀들(MC)의 수를 가리킨다. 즉, 도 5는 메모리 셀들(MC)의 문턱 전압 산포를 보여준다.
도 4 및 도 5를 참조하면, 프로그램이 완료된 직후에, 메모리 셀들(MC)의 문턱 전압 산포는 S1a 상태 또는 S2a 상태일 수 있다. S1a 상태의 하한 전압은 V1Da이고, 상한 전압은 V1Ua이고, 산포 폭은 V1Wa일 수 있다. S2a 상태의 하한 전압은 V2Da이고. 상한 전압은 V2Ua이고, 산포 폭은 V2W일 수 있다.
메모리 셀들(MC)이 프로그램된 후 시간이 경과함에 따라, 메모리 셀들(MC)의 문턱 전압은 변화할 수 있다. 예를 들어, 메모리 셀들(MC)이 프로그램된 후 제1 시간(T1)이 경과하면, 메모리 셀들(MC)의 문턱 전압 산포는 S1b 상태 또는 S2b 상태일 수 있다. S1b 상태의 하한 전압은 V1Da보다 낮은 V1Db이고, 상한 전압은 V1Ua보다 낮은 V1Ub이고, 산포 폭은 V1Wa보다 큰 V1Wb일 수 있다. S2b 상태의 하한 전압은 V2Da보다 낮은 V2Db이고, 상한 전압은 V2Ua보다 낮은 V2Ub이고, 산포 폭은 V2Wa보다 큰 V2Wb일 수 있다.
메모리 셀들(MC)이 프로그램된 후 제1 시간(T1)보다 긴 제2 시간(T2)이 경과하면, 메모리 셀들(MC)의 문턱 전압 산포는 S1c 상태 또는 S2c 상태로 변화할 수 있다. S1c 상태의 하한 전압은 V1Db보다 낮은 V1Dc이고, 상한 전압은 V1Ub보다 낮은 V1Uc이고, 산포 폭은 V1Wb보다 큰 V1Wc일 수 있다. S2c 상태의 하한 전압은 V2Db보다 낮은 V2Dc이고, 상한 전압은 V2Ub보다 낮은 V2Uc이고, 산포 폭은 V2Wb보다 큰 V2Wc일 수 있다.
즉, 메모리 셀들(MC)이 프로그램된 후 시간이 경과할수록, 메모리 셀들(MC)의 문턱 전압 산포의 범위는 낮아지고, 폭은 증가할 수 있다. 이러한 현상은, 메모리 셀들(MC)이 S1a 상태 또는 S2a 상태로 프로그램된 후에 S1c 상태 또는 S2c 상태로 안정화되는 것으로 이해될 수 있다. 이러한 현상은 메모리 셀들(MC)이 절연막에 전하를 저장하도록 구성되는 전하 포획형 메모리 셀들일 때에 더 강하게 발생한다.
도 6은 메모리 셀들(MC)에서 제2 프로그램(또는 재프로그램)이 수행될 때의 문턱 전압 산포의 변화를 보여준다. 도 6에서, 가로 축은 메모리 셀들(MC)의 문턱 전압을 가리키고, 세로 축은 메모리 셀들(MC)의 수를 가리킨다.
메모리 셀들(MC)이 S1a 상태 또는 S2a 상태로 프로그램된 직후에, 메모리 셀들(MC)이 재프로그램될 수 있다. 이때, 메모리 셀들(MC)은 S1a' 상태 또는 S2a' 상태로 프로그램될 수 있다. 메모리 셀들(MC)이 재프로그램된 후에, 메모리 셀들(MC)의 프로그램에 따른 안정화가 발생할 수 있다. 예를 들어, 메모리 셀들(MC)의 문턱 전압 산포는 S1a' 상태 또는 S2a' 상태로부터 S1a'' 상태 또는 S2a'' 상태로 안정화될 수 있다.
메모리 셀들(MC)이 S1a 상태 또는 S2a 상태로 프로그램된 후 제1 시간(T1)이 경과하면, 메모리 셀들(MC)의 문턱 전압 산포는 S1b 상태 또는 S2b 상태일 수 있다. 이때, 메모리 셀들(MC)에서 재프로그램이 수행될 수 있다. 메모리 셀들(MC)은 S1b' 상태 또는 S2b' 상태로 재프로그램될 수 있다. 메모리 셀들(MC)이 재프로그램된 후에, 메모리 셀들(MC)의 프로그램에 따른 안정화가 발생할 수 있다. 재프로그램 이전에 메모리 셀들(MC)의 프로그램에 따른 안정화가 제1 시간(T1) 만큼 수행되었으므로, 재프로그램 이후에 메모리 셀들(MC)의 문턱 전압이 변화하는 정도는 제1 시간(T1)이 경과하지 않은 때보다 감소할 수 있다. 예를 들어, 메모리 셀들(MC)의 문턱 전압 산포는 S1b' 상태 또는 S2b' 상태로부터 S1b'' 상태 또는 S2b'' 상태로 변화할 수 있다.
메모리 셀들(MC)이 S1a 상태 또는 S2a 상태로 프로그램된 후 제1 시간(T1)보다 긴 제2 시간(T2)이 경과하면, 메모리 셀들(MC)의 문턱 전압 산포는 S1c 상태 또는 S2c 상태일 수 있다. 이때, 메모리 셀들(MC)에서 재프로그램이 수행될 수 있다. 메모리 셀들(MC)은 S1c 상태 또는 S2c 상태로부터 S1c' 상태 또는 S2c' 상태로 프로그램될 수 있다. 메모리 셀들(MC)의 프로그램에 따른 안정화는 재프로그램 이전에 제2 시간(T2) 동안 수행되었으므로, 메모리 셀들(MC)의 재프로그램 이후에 메모리 셀들(MC)의 문턱 전압의 변화는 발생하지 않을 수 있다. 즉, 메모리 셀들(MC)의 문턱 전압 산포는 S1c' 상태 또는 S2c' 상태를 유지할 수 있다.
상술된 세 가지 경우들에서, 재프로그램에 따른 안정화 또한 발생할 수 있다. 그러나, 재프로그램에 따른 안정화는 세 가지 예들에서 공통적으로 발생하므로, 간결한 설명을 위하여 생략되었다.
상술된 바와 같이, 프로그램이 수행되는 시간과 재프로그램이 수행되는 시간 사이의 차이에 따라, 메모리 셀들의 문턱 전압 산포는 S1a'' 상태, S1b'' 상태 또는 S1c' 상태일 수 있고, 또는 S2a'' 상태, S2b'' 상태 또는 S2c' 상태일 수 있다. 읽기 시에, S1a'' 상태, S1b'' 상태 및 S1c' 상태의 메모리 셀들은 동일한 제1 상태로 판별되어야 하고, S2a'' 상태, S2b'' 상태 또는 S1c' 상태의 메모리 셀들은 동일한 제2 상태로 판별되어야 한다.
도 5 및 도 6에서, 메모리 셀들(MC)의 제1 상태 및 제2 상태의 문턱 전압 산포 범위들은 서로 겹치지 않는 것으로 설명되었다. 그러나, 다양한 요인들로 인해, 메모리 셀들(MC)의 제1 상태 및 제2 상태의 문턱 전압 산포 범위들은 겹칠 수 있다. 메모리 셀들(MC)의 문턱 전압 산포들이 겹쳐진 예가 도 7에 도시된다.
도 7에서, 가로 축은 메모리 셀들(MC)의 문턱 전압을 가리키고, 세로 축은 메모리 셀들(MC)의 수를 가리킨다. 도 7을 참조하면, 메모리 셀들(MC)의 S1a'' 상태의 문턱 전압 산포 범위는 S2a'' 상태의 문턱 전압 산포 범위와 겹칠 수 있다. 메모리 셀들(MC)의 문턱 전압 산포 범위가 겹치는 경우, 메모리 셀들(MC)의 상태를 정상적으로 판별하기 위해 밸리 전압(valley voltage)이 사용될 수 있다. 밸리 전압은, 제1 상태를 갖는 메모리 셀들 중 제2 상태로 판별되는 메모리 셀들의 수, 그리고 제2 상태를 갖는 메모리 셀들 중 제1 상태로 판별되는 메모리 셀들의 수가 최소가 되는 읽기 레벨을 가리킨다. 서로 겹쳐진 S1a'' 상태와 S2a''에서, 밸리 전압은 VV1일 수 있다. 서로 겹쳐진 S1c' 상태와 S2c' 상태에서, 밸리 전압은 VV2일 수 있다.
불휘발성 메모리(110, 도 1 참조)에서, 프로그램 및 재프로그램은 하나의 워드 라인에 연결된 메모리 셀들(MC) 중 하나의 행에 대응하는 메모리 셀들(이하에서, 페이지라 칭함)의 단위로 수행된다. 따라서, 메모리 셀들(MC)의 문턱 전압 산포 범위 또한 페이지의 단위로 달라질 수 있다. 예를 들어, 제1 워드 라인(WL1)에 연결된 제1 페이지의 메모리 셀들(MC)의 문턱 전압 산포는 S1a'' 상태 또는 S2a'' 상태일 수 있고, 동일 워드 라인 또는 다른 워드 라인의 다른 페이지(제2 페이지)의 메모리 셀들(MC)의 문턱 전압 산포는 S1c' 상태 또는 S2c' 상태일 수 있다. 즉, 제1 페이지의 메모리 셀들(MC)에 대해 읽기를 수행할 때, VV1의 밸리 전압이 필요할 수 있으며, 제2 페이지의 메모리 셀들(MC)에 대해 읽기를 수행할 때, VV2의 밸리 전압이 필요할 수 있다.
밸리 전압을 검출하는 것은 복수회의 읽기를 수반한다. 즉, 밸리 전압을 검출하는 것은 일정한 시간을 필요로 한다. 메모리 셀들(MC)의 밸리 전압이 동일한 경우, 하나의 페이지에서 검출된 밸리 전압이 다른 페이지에도 적용될 수 있다. 그러나, 도 7에 도시된 바와 같이, 메모리 셀들(MC)의 밸리 전압들은 페이지별로 달라질 수 있다. 이 경우, 하나의 페이지에 대해 읽기를 수행할 때마다 밸리 전압을 검출하는 동작이 수행되어야 하며, 따라서 읽기를 수행하는 데에 필요한 시간이 증가한다.
이와 같은 단점을 개선하기 위하여, 본 발명의 실시 예에 따른 스토리지 장치(100)는 제1 프로그램이 수행된 프로그램 시간을 저장하고, 프로그램 시간 및 현재 시간 사이의 차이에 따라 프로그램 파라미터를 조절하고, 그리고 조절된 파라미터를 이용하여 제2 프로그램을 수행하도록 구성된다.
도 8은 프로그램 파라미터가 조절되는 예를 보여주는 테이블이다. 도 8을 참조하면, 경과 시간(Elapse Time)은 메모리 셀들(MC)에 대해 제1 프로그램이 수행된 후 제2 프로그램이 수행될 때까지의 경과 시간을 가리킨다.
프로그램 파라미터는 프로그램 전압(VPGM)의 상승분, 프로그램 전압(VPGM)의 시작 전압, 프로그램 검증 전압, 비트 라인(BL)의 프리차지 전압, 프로그램 검증의 디벨러프 시간을 포함한다.
불휘발성 메모리(110)의 프로그램은 복수회의 프로그램 루프들을 수행함으로써 수행된다. 각 프로그램 루프는 프로그램 단계 및 프로그램 검증 단계를 포함한다.
프로그램 단계에서, 프로그램이 수행되는 페이지(예를 들어, 선택된 페이지)의 메모리 셀들 중 문턱 전압이 상승될 메모리 셀에 연결된 비트 라인에 저전압(예를 들어, 접지 전압)이 인가되고, 문턱 전압이 상승되지 않을 메모리 셀에 연결된 비트 라인에 양의 저전압(예를 들어, 전원 전압)이 인가된다. 선택된 페이지에 대응하는 스트링 선택 라인에 양의 저전압(예를 들어, 전원 전압)이 인가되고, 나머지 스트링 선택 라인들에 저전압(예를 들어, 접지 전압)이 인가된다. 접지 선택 라인(GSL)에 저전압(예를 들어, 접지 전압)이 인가된다. 선택된 페이지에 연결된 워드 라인에 프로그램 전압(VPGM)이 인가되고, 나머지 워드 라인들에 패스 전압(VPASS)이 인가된다. 패스 전압(VPASS)은 양의 고전압일 수 있다. 프로그램 전압(VPGM)은 패스 전압(VPASS)보다 높은 양의 고전압일 수 있다.
프로그램 검증 단계에서, 비트 라인들(BL)이 프리차지 전압으로 충전된다. 선택된 페이지에 대응하는 스트링 선택 라인에 비선택 읽기 전압(VREAD)이 인가되고, 나머지 스트링 선택 라인들에 저전압(예를 들어, 접지 전압)이 인가된다. 비선택 읽기 전압(VREAD)은 양의 고전압일 수 있다. 선택된 페이지에 연결된 워드 라인에 프로그램 검증 전압(VFY)이 인가되고, 나머지 워드 라인들에 비선택 읽기 전압(VREAD)이 인가된다. 프로그램 검증 전압(VFY)은 메모리 셀들(MC)의 목표 문턱 전압 산포 범위의 하한에 대응하는 전압일 수 있다. 접지 선택 라인(GSL)에 비선택 읽기 전압(VREAD)이 인가된다. 공통 소스 라인(CSL)에 접지 전압이 인가된다. 미리 정해진 디벨러프 시간이 경과한 후에, 비트 라인들(BL)의 전압이 래치되고, 래치 결과에 따라 프로그램 패스 또는 프로그램 페일이 판별된다.
선택된 페이지의 메모리 셀들(MC)이 목표 문턱 전압들로 프로그램되도록, 프로그램 루프들이 반복적으로 수행된다. 프로그램 루프들이 수행될 때, 프로그램 전압(VPGM)의 레벨은 점차 증가할 수 있다.
프로그램 파라미터들 중 프로그램 전압(VPGM)의 상승분은 프로그램 루프가 수행될때마다 증가하는 프로그램 전압(VPGM)의 상승분을 가리킨다. 프로그램 전압(VPGM)의 상승분이 증가할수록, 프로그램된 메모리 셀들(MC)의 문턱 전압 산포의 산포폭이 증가할 수 있다. 도 6에서, 경과 시간이
프로그램 전압(VPGM)의 시작 전압은 첫 번째 프로그램 루프에서 사용되는 프로그램 전압(VPGM)의 레벨을 가리킨다. 프로그램 전압(VPGM)의 시작 전압이 낮아질수록, 프로그램된 메모리 셀들(MC)의 문턱 전압 산포 범위의 하한이 감소한다.
프로그램 검증 전압(VFY)은 프로그램 검증 단계에서, 선택된 페이지에 연결된 워드 라인에 공급되는 전압일 수 있다. 프로그램 검증 전압(VFY)이 감소할수록, 프로그램된 메모리 셀들(MC)의 문턱 전압 산포의 하한이 감소할 수 있다.
비트 라인(BL)의 프리차지 전압은 프로그램 검증 단계에서 비트 라인들(BL)에 공급되는 전압일 수 있다. 프리차지 전압이 감소할수록, 프로그램된 메모리 셀들(MC)의 문턱 전압 산포의 산포폭이 증가할 수 있다.
프로그램 검증의 디벨러프 시간은, 프로그램 검증 단계에서 비트 라인들(BL)의 전압들이 변화하도록 대기하는 시간일 수 있다. 디벨러프 시간이 감소할수록, 프로그램된 메모리 셀들(MC)의 문턱 전압 산포의 산포폭이 증가할 수 있다.
도 6을 참조하여 설명된 바와 같이, 경과 시간(T)이 증가할수록, 제2 프로그램이 수행된 메모리 셀들(MC)의 문턱 전압 산포의 하한 및 상한이 낮아지고, 산포폭이 증가한다. 메모리 셀들(MC)의 문턱 전압 산포 범위들이 경과 시간(T)에 관계 없이 동일한 밸리 전압을 갖도록, 경과 시간(T)이 시간에 따라 프로그램 파라미터가 조절될 수 있다. 예시적으로, 메모리 셀들(MC)이 경과 시간에 관계 없이 S1a'' 상태 또는 S2a'' 상태를 갖도록, 경과 시간에 따라 프로그램 파라미터가 조절될 수 있다.
경과 시간(T)이 제1 시간(T1) 이하일 때, 프로그램 전압(VPGM)의 상승분은 VI1이고, 프로그램 전압(VPGM)의 시작 전압은 VS1이고, 프로그램 검증 전압(VFY)은 VFY1이고, 프리차지 전압은 VPRE1이고, 디벨러프 시간은 TD1일 수 있다.
경과 시간(T)이 제1 시간(T1)보다 길고 제2 시간(T2) 이하일 때, 메모리 셀들(MC)의 문턱 전압 산포의 하한이 낮아지고 산포폭이 증가하도록 프로그램 파라미터가 조절된다. 예를 들어, 프로그램 전압(VPGM)의 상승분은 VI1보다 높은 VI2로 조절되고, 프로그램 전압(VPGM)의 시작 전압은 VS1보다 낮은 VS2로 조절되고, 프로그램 검증 전압은 VFY1보다 낮은 VFY2로 조절되고, 프리차지 전압은 VPRE1보다 낮은 VPRE2로 조절되고, 디벨러프 시간은 TD1보다 짧은 TD2로 조절될 수 있다.
경과 시간(T)이 제2 시간(T2)보다 길 때, 메모리 셀들(MC)의 문턱 전압 산포의 하한이 낮아지고 산포폭이 증가하도록 프로그램 파라미터가 조절된다. 예를 들어, 프로그램 전압(VPGM)의 상승분은 VI2보다 높은 VI3로 조절되고, 프로그램 전압(VPGM)의 시작 전압은 VS2보다 낮은 VS3로 조절되고, 프로그램 검증 전압은 VFY2보다 낮은 VFY3로 조절되고, 프리차지 전압은 VPRE2보다 낮은 VPRE3로 조절되고, 디벨러프 시간은 TD2보다 짧은 TD3로 조절될 수 있다.
예시적으로, 도 8에서, 프로그램 파라미터는 경과 시간에 따라 3단계로 조절되는 것으로 도시되어 있다. 그러나, 프로그램 파라미터는 경과 시간에 따라 3단계로 조절되는 것으로 한정되지 않는다. 프로그램 파라미터는 경과 시간에 따라 3단계보다 적은 단계로 또는 3단계보다 많은 단계로 조절될 수 있다.
예시적으로, 도 8에서, 프로그램 전압(VPGM)의 상승분, 프로그램 전압(VPGM)의 시작 전압, 프로그램 검증 전압, 비트 라인(BL)의 프리차지 전압, 그리고 프로그램 검증의 디벨러프 시간이 프로그램 파라미터로서 조절되는 것으로 도시되어 있다. 그러나, 프로그램 파라미터는 도 8에 도시된 것으로 한정되지 않는다. 프로그램 전압(VPGM)의 상승분, 프로그램 전압(VPGM)의 시작 전압, 프로그램 검증 전압, 비트 라인(BL)의 프리차지 전압, 그리고 프로그램 검증의 디벨러프 시간 중 적어도 하나가 경과 시간에 따라 조절될 수 있다. 또한, 도 8을 참조하여 설명되지 않은 파라미터도 경과 시간에 따라 조절될 수 있다.
도 9는 본 발명의 제2 실시 예에 따른 스토리지 장치(100)의 동작 방법을 보여주는 순서도이다. 도 1 및 도 9를 참조하면, S210 단계에서, 선택된 메모리 셀들에 대해 제1 프로그램이 수행된다. S220 단계에서, 프로그램 시간이 저장된다. S230 단계에서, 프로그램 시간과 현재 시간의 차이 및 환경 정보에 따라, 프로그램 파라미터가 조절된다. S240 단계에서, 조절된 프로그램 파라미터를 이용하여, 선택된 메모리 셀들에 대해 제2 프로그램이 수행된다.
도 2의 제1 실시 예에 따른 동작 방법과 비교하면, S230 단계에서, 프로그램 파라미터는 프로그램 시간과 현재 시간의 차이 뿐 아니라 환경 정보에 의해서도 조절될 수 있다. 예를 들어, 환경 정보는 제1 프로그램이 수행된 때의 제1 온도, 제2 프로그램이 수행되는 때의 제2 온도, 또는 제1 온도와 제2 온도의 차이를 포함할 수 있다. 메모리 셀들(MC)의 문턱 전압 산포 범위는 온도에 따라 변화할 수 있다. 따라서, 온도를 반영하여 프로그램 파라미터가 조절되면, 메모리 셀들(MC)의 문턱 전압 산포 범위가 더 정확하게 조절될 수 있다.
예를 들어, 환경 정보는 선택된 메모리 셀들의 열화 정도를 포함할 수 있다. 선택된 메모리 셀들의 열화 정도는, 선택된 메모리 셀들이 소거된 횟수를 통해 식별될 수 있다. 메모리 셀들(MC)의 문턱 전압 산포 범위는, 메모리 셀들(MC)의 열화 정도에 따라 변화할 수 있다. 메모리 셀들(MC)의 열화 정도를 반영하여 프로그램 파라미터가 조절되면, 메모리 셀들(MC)의 문턱 전압 산포 범위가 더 정확하게 조절될 수 있다.
예를 들어, 환경 정보는 프로그램될 데이터의 중요도를 포함할 수 있다. 프로그램될 데이터의 중요도가 높을 때, 메모리 셀들(MC)의 문턱 전압 산포의 산포폭이 더 좁아지도록 프로그램 파라미터가 조절될 수 있다.
도 10은 본 발명의 제3 실시 예에 따른 스토리지 장치(100)의 동작 방법을 보여주는 순서도이다. 도 1 및 도 10을 참조하면, S310 단계에서, 제1 프로그램이 수행된다. S320 단계에서, 프로그램 시간이 저장된다. 이후에, 프로그램 파라미터의 조절 없이, S330 단계에서 제2 프로그램이 수행된다. 제2 프로그램은 제1 프로그램에 사용된 프로그램 파라미터와 동일한 프로그램 파라미터를 이용하여 수행될 수 있다. 즉, 제2 프로그램이 수행되면, 메모리 셀들(MC)의 문턱 전압 산포는 S1a'', S1b'' 또는 S1c' 상태를 갖거나, S2a'', S2b'' 또는 S2c' 상태를 가질 수 있다.
S340 단계에서, 경과 시간에 따라 플래그가 저장된다. 예를 들어, 메모리 관리자(128)는 시간 계산기(129)로부터 제2 프로그램이 수행된 때의 시간을 획득할 수 있다. 메모리 관리자(128)는 S320 단계에서 저장된 프로그램 시간 및 시간 계산기(129)로부터 획득된 시간 사이의 차이를 계산할 수 있다. 메모리 관리자(128)는 계산된 차이에 따라 플래그를 생성하고 저장할 수 있다.
예를 들어, 메모리 관리자(128)는 계산된 차이가 도 8의 제1 시간(T1) 이하일 때, 즉 제2 프로그램이 수행된 메모리 셀들(MC)의 문턱 전압 산포가 S1a'' 또는 S2a''에 대응할 때, 제1 플래그를 생성할 수 있다. 메모리 관리자(128)는 계산된 차이가 도 8의 제1 시간(T1)보다 길고 제2 시간(T2) 이하일 때, 즉 제2 프로그램이 수행된 메모리 셀들(MC)의 문턱 전압 산포가 S1b'' 또는 S2b''에 대응할 때, 제2 플래그를 생성할 수 있다. 메모리 관리자(128)는 계산된 차이가 도 8의 제2 시간(T2)보다 길 때, 즉 제2 프로그램이 수행된 메모리 셀들(MC)의 문턱 전압 산포가 S1c' 또는 S2c'에 대응할 때, 제3 플래그를 생성할 수 있다.
예시적으로, 플래그는 선택된 메모리 셀들을 가리키는 제1 어드레스(ADDR1)와 함께 테이블의 형태로 저장될 수 있다.
예시적으로, 메모리 관리자(128)는 플래그를 내부적으로 저장하거나, 또는 불휘발성 메모리(110)에 프로그램할 수 있다. 예를 들어, 메모리 컨트롤러(120)는 플래그를 불휘발성 메모리(110)에 프로그램하고, 내부적으로 저장하지 않을 수 있다. 메모리 컨트롤러(120)는 플래그를 내부적으로 저장하되, 누적된 플래그들의 정보가 임계값에 도달하면, 누적된 플래그들의 일부 또는 전부를 불휘발성 메모리(110)로 플러시할 수 있다.
S350 단계에서, 플래그에 따라 읽기 파라미터가 조절된다. S360 단계에서, 조절된 읽기 파라미터를 이용하여, 선택된 메모리 셀들에 대해 읽기가 수행된다. 예를 들어, 메모리 관리자(128)는 저장된 플래그를 읽고, 플래그에 따라 읽기 파라미터를 조절할 수 있다. 예를 들어, 메모리 관리자(128)는 플래그에 따라 읽기 전압의 레벨을 선택할 수 있다. 메모리 관리자(128)는 플래그에 따라 밸리 전압을 검출하는 알고리즘을 선택할 수 있다. 메모리 관리자(128)는 밸리 전압을 검출할 때에 사용되는 검출 전압들의 레벨들을 플래그에 따라 선택할 수 있다. 메모리 관리자(128)는 미리 검출된 밸리 전압들 중 하나의 밸리 전압을 플래그에 따라 선택할 수 있다. S350 단계 및 S360 단계는 읽기 시에 순차적으로 수행되는 읽기 시퀀스를 형성할 수 있다.
제1 및 제2 실시 예들에 따른 동작 방법들에서, 제1 프로그램이 수행되는 시간과 제2 프로그램이 수행되는 시간 사이의 차이를 이용하여 제2 프로그램의 프로그램 파라미터가 조절된다. 즉, 제1 및 제2 실시 예들에서, 메모리 셀들(MC)의 문턱 전압 산포 상태들을 일치시키는 스킴이 사용된다.
반면, 제3 실시 예에 따른 동작 방법에서, 제1 프로그램이 수행되는 시간과 제2 프로그램이 수행되는 시간 사이의 차이를 이용하여 플래그가 생성된다. 이후에 수행되는 읽기 시에, 플래그를 이용하여 읽기 파라미터가 조절된다. 즉, 메모리 셀들(MC)의 문턱 전압 산포 상태들이 도 6에 도시된 바와 같이 달라지는 것을 허용하되, 문턱 전압 산포 상태들에 대한 정보가 플래그로서 제공된다. 플래그를 이용하여 메모리 셀들(MC)의 문턱 전압 산포 상태들이 예측될 수 있으므로, 메모리 셀들(MC)의 문턱 전압 산포 상태들이 달라지는 현상이 읽기 시에 보상될 수 있다.
도 11은 본 발명의 제4 실시 예에 따른 스토리지 장치(100)의 동작 방법을 보여주는 순서도이다. 도 1 및 도 11을 참조하면, S410 단계에서 제1 프로그램이 수행된다. 제1 프로그램은 선택된 메모리 셀들에서 수행되는 첫 번째 프로그램일 수 있다. S420 단계에서, 프로그램 시간이 저장된다.
선택된 메모리 셀들에 대해 다음 프로그램이 이슈되면, S430 단계에서, 프로그램 시간 및 현재 시간 사이의 차이를 이용하여, 프로그램 파라미터가 조절된다. S440 단계에서, 조절된 프로그램 파라미터를 이용하여, 다음 프로그램이 수행된다. S450 단계에서, 마지막 프로그램이 수행되었는지 판별된다. 마지막 프로그램이 수행되지 않았으면, S420 단계에서 프로그램 시간이 저장된다. 이후에, 다음 프로그램이 이슈될 때, S430 단계 및 S440 단계가 다시 수행된다. 마지막 프로그램이 수행되었으면, 선택된 메모리 셀들에서 더이상의 프로그램은 수행되지 않는다. 또한, 프로그램 시간도 저장되지 않는다.
도 12는 본 발명의 제5 실시 예에 따른 스토리지 장치(100)의 동작 방법을 보여주는 순서도이다. 도 1 및 도 12를 참조하면, S510 단계에서, 선택된 메모리 셀들에 대해 첫 번째 프로그램이 수행된다. S520 단계에서, 프로그램 시간이 저장된다.
선택된 메모리 셀들에 대해 다음 프로그램이 이슈되면, S530 단계에서, 메모리 관리자(128)는 리셋이 수행되었는지 판별된다. 예를 들어, 메모리 관리자(128)는 제1 프로그램이 수행된 후, 스토리지 장치(100)에서 전원의 오프 및 온이 수행되었는지 판별할 수 있다.
리셋이 수행되면, 시간 계산기(129)는 시간을 초기화할 수 있다. 즉, 리셋이 수행된 경우, 저장된 프로그램 시간은 시간 계산기(129)에 의해 계산되는 현재 시간과 연관된 시간이 아닐 수 있다. 따라서, 프로그램 시간과 현재 시간의 차이로부터 경과 시간이 판별될 수 없다.
리셋이 수행된 경우, S540 단계에서, 메모리 관리자(128)는 선택된 메모리 셀들에 대해 읽기를 수행하여, 프로그램 시간과 현재 시간 사이의 차이를 계산할 수 있다. 도 5를 참조하여 설명된 바와 같이, 경과 시간이 증가할수록 메모리 셀들(MC)의 문턱 전압 산포의 하한은 낮아지고, 산포폭은 증가한다. 따라서, 읽기를 수행하여 메모리 셀들(MC)의 문턱 전압 산포 범위가 판별되면, 경과 시간(즉, 프로그램 시간과 현재 시간의 차이)이 산출될 수 있다.
S550 단계에서, 프로그램 시간과 현재 시간의 차이에 따라 프로그램 파라미터가 조절된다. S560 단계에서, 조절된 프로그램 파라미터를 이용하여 다음 프로그램이 수행된다. S570 단계에서, 마지막 프로그램이 수행되었는지 판별된다. 마지막 프로그램이 수행되지 않았으면, S520 단계에서 프로그램 시간이 저장된다. 이후에, 다음 프로그램이 이슈되면, S530 단계가 다시 수행될 수 있다. 마지막 프로그램이 수행되었으면, 프로그램 시간을 저장하지 않고 선택된 메모리 셀들에 대한 프로그램이 종료된다.
도 13은 본 발명의 제6 실시 예에 따른 스토리지 장치(100)의 동작 방법을 보여주는 순서도이다. 도 1 및 도 13을 참조하면, S610 단계에서, 선택된 메모리 셀들에 대해 첫 번째 프로그램이 수행된다.
선택된 메모리 셀들에 대해 다음 프로그램이 이슈되면, S620 단계에서, 메모리 관리자(128)는 선택된 메모리 셀들에 대해 읽기를 수행하여 경과 시간을 검출할 수 있다. S630 단계에서, 검출된 경과 시간을 이용하여 프로그램 파라미터가 조절된다. S640 단계에서, 조절된 프로그램 파라미터를 이용하여 다음 프로그램이 수행된다.
S650 단계에서, 마지막 프로그램이 수행되었는지 판별된다. 마지막 프로그램이 수행되지 않았으면, 선택된 메모리 셀들에 대해 다음 프로그램이 이슈될 때, S620 단계가 다시 수행될 수 있다. 마지막 프로그램이 수행되었으면, 선택된 메모리 셀들에 대한 프로그램은 종료된다.
상술된 실시 예들에서, 선택된 메모리 셀들에 대한 재프로그램이 수행될 때, 프로그램 파라미터가 조절되는 것으로 설명되었다. 그러나, 프로그램 파라미터는 파워 오프가 발생한 경우에만 조절될 수 있다.
예시적으로, 메모리 관리자(128)는 불휘발성 메모리(110)의 하나의 메모리 블록의 메모리 셀들에 대해 프로그램을 완료한 후에, 다른 메모리 블록의 메모리 셀들에 대해 프로그램을 수행할 수 있다. 즉, 스토리지 장치(100)가 정상적으로 동작하는 경우, 메모리 셀들(MC) 사이의 경과 시간의 차이는 크지 않을 수 있다.
선택된 메모리 셀들에서 제1 프로그램이 수행된 후에, 스토리지 장치(100)에서 파워 오프 및 파워 온이 수행될 수 있다. 스토리지 장치(100)의 파워 오프 시간에 따라, 선택된 메모리 셀들의 경과 시간은 다른 메모리 셀들의 경과 시간과 달라질 수 있다. 따라서, 프로그램 파라미터의 조절은, 선택된 메모리 셀들에 대해 제1 프로그램이 수행된 후에 스토리지 장치(100)에서 파워 오프 및 파워 온이 발생하고, 그리고 선택된 메모리 셀들에 대해 제2 프로그램이 이슈된 경우에만 수행될 수 있다.
도 14는 프로그램 파라미터들이 조절되는 예를 보여준다. 도 14에서, 가로 축은 메모리 셀들(MC)의 문턱 전압을 가리키고, 세로 축은 메모리 셀들(MC)의 수를 가리킨다.
도 14를 참조하면, 메모리 셀들(MC)에서 프로그램이 수행되지 않은 경우, 메모리 셀들(MC)의 문턱 전압 산포도는 FD1일 수 있다. 메모리 셀들(MC)은 소거 상태만을 가질 수 있다.
메모리 셀들(MC)에 대해 제1 프로그램이 수행되면, 메모리 셀들(MC) 각각에 1비트가 프로그램될 수 있다. 이 경우, FD2로 도시된 바와 같이, 메모리 셀들(MC)은 두 개의 문턱 전압 산포 상태들을 가질 수 있다. 제1 프로그램이 수행될 때, 프로그램 시간이 저장될 수 있다.
메모리 셀들(MC)에 대해 제2 프로그램이 수행되면, 메모리 셀들(MC) 각각에 1비트가 더 프로그램될 수 있다. 이 경우, FD3로 도시된 바와 같이, 메모리 셀들(MC)은 네 개의 문턱 전압 산포 상태들을 가질 수 있다. 제2 프로그램이 수행되기 전에, 제1 프로그램 시에 저장된 프로그램 시간 및 현재 시간의 차이를 이용하여 프로그램 파라미터가 조절될 수 있다. 조절된 프로그램 파라미터를 이용하여 제2 프로그램이 수행될 수 있다. 제2 프로그램이 수행될 때, 프로그램 시간이 저장될 수 있다.
메모리 셀들(MC)에 대해 제3 프로그램이 수행되면, 메모리 셀들(MC) 각각에 1비트가 더 프로그램될 수 있다. 이 경우, FD4로 도시된 바와 같이, 메모리 셀들(MC)은 여덟 개의 문턱 전압 산포 상태들을 가질 수 있다. 제3 프로그램이 수행되기 전에, 제2 프로그램 시에 저장된 프로그램 시간 및 현재 시간의 차이를 이용하여 프로그램 파라미터가 조절될 수 있다. 조절된 프로그램 파라미터를 이용하여 제3 프로그램이 수행될 수 있다.
즉, 메모리 셀들(MC) 각각에 1 비트가 추가적으로 프로그램될 때, 프로그램 파라미터가 조절될 수 있다.
도 15는 프로그램 파라미터들이 조절되는 다른 예를 보여준다. 도 15에서, 가로 축은 메모리 셀들(MC)의 문턱 전압을 가리키고, 세로 축은 메모리 셀들(MC)의 수를 가리킨다.
도 14와 비교하면, 제3 프로그램이 수행될 때 프로그램 시간이 저장될 수 있다. 그리고, 제3 프로그램이 수행된 후에 제4 프로그램이 추가적으로 수행될 수 있다. 메모리 셀들(MC)에 대해 제4 프로그램이 수행되면, 메모리 셀들(MC) 각각에 1비트가 더 프로그램될 수 있다. 이 경우, FD5로 도시된 바와 같이, 메모리 셀들(MC)은 열여섯 개의 문턱 전압 산포 상태들을 가질 수 있다. 제4 프로그램이 수행되기 전에, 제3 프로그램 시에 저장된 프로그램 시간 및 현재 시간의 차이를 이용하여 프로그램 파라미터가 조절될 수 있다. 조절된 프로그램 파라미터를 이용하여 제4 프로그램이 수행될 수 있다.
도 16은 프로그램 파라미터들이 조절되는 또다른 예를 보여준다. 도 16에서, 가로 축은 메모리 셀들(MC)의 문턱 전압을 가리키고, 세로 축은 메모리 셀들(MC)의 수를 가리킨다.
도 16을 참조하면, 메모리 셀들(MC)에 대해 제1 프로그램이 수행되면, 메모리 셀들(MC) 각각에 2비트가 프로그램될 수 있다. 이 경우, FD2로 도시된 바와 같이, 메모리 셀들(MC)은 네 개의 문턱 전압 산포 상태들을 가질 수 있다. 제1 프로그램이 수행될 때, 프로그램 시간이 저장될 수 있다.
메모리 셀들(MC)에 대해 제2 프로그램이 수행되면, 메모리 셀들(MC) 각각에 1비트가 추가적으로 프로그램될 수 있다. 이 경우, FD3으로 도시된 바와 같이, 메모리 셀들(MC)은 여덟 개의 문턱 전압 산포 상태들을 가질 수 있다. 제2 프로그램이 수행되기 전에, 제1 프로그램 시에 저장된 프로그램 시간 및 현재 시간의 차이를 이용하여 프로그램 파라미터가 조절될 수 있다. 조절된 프로그램 파라미터를 이용하여 제2 프로그램이 수행될 수 있다.
메모리 셀들(MC)에 대해 제3 프로그램이 수행되면, 메모리 셀들(MC)의 문턱 전압 산포 상태들의 산포 폭들이 좁아질 수 있다. 이 경우, FD4으로 도시된 바와 같이, 메모리 셀들(MC)은 여덟 개의 문턱 전압 산포 상태들을 가질 수 있다. 제3 프로그램이 수행되기 전에, 제2 프로그램 시에 저장된 프로그램 시간 및 현재 시간의 차이를 이용하여 프로그램 파라미터가 조절될 수 있다. 조절된 프로그램 파라미터를 이용하여 제3 프로그램이 수행될 수 있다.
도 17은 프로그램 파라미터들이 조절되는 또다른 예를 보여준다. 도 17에서, 가로 축은 메모리 셀들(MC)의 문턱 전압을 가리키고, 세로 축은 메모리 셀들(MC)의 수를 가리킨다.
도 17을 참조하면, 메모리 셀들(MC)에 대해 제1 프로그램이 수행되면, 메모리 셀들(MC) 각각에 3비트가 프로그램될 수 있다. 이 경우, FD2로 도시된 바와 같이, 메모리 셀들(MC)은 여덟 개의 문턱 전압 산포 상태들을 가질 수 있다. 제1 프로그램이 수행될 때, 프로그램 시간이 저장될 수 있다.
메모리 셀들(MC)에 대해 제2 프로그램이 수행되면, 메모리 셀들(MC) 각각에 1비트가 추가적으로 프로그램될 수 있다. 이 경우, FD3으로 도시된 바와 같이, 메모리 셀들(MC)은 열여섯 개의 문턱 전압 산포 상태들을 가질 수 있다. 제2 프로그램이 수행되기 전에, 제1 프로그램 시에 저장된 프로그램 시간 및 현재 시간의 차이를 이용하여 프로그램 파라미터가 조절될 수 있다. 조절된 프로그램 파라미터를 이용하여 제2 프로그램이 수행될 수 있다.
메모리 셀들(MC)에 대해 제3 프로그램이 수행되면, 메모리 셀들(MC)의 문턱 전압 산포 상태들의 산포 폭들이 좁아질 수 있다. 이 경우, FD4으로 도시된 바와 같이, 메모리 셀들(MC)은 열여섯 개의 문턱 전압 산포 상태들을 가질 수 있다. 제3 프로그램이 수행되기 전에, 제2 프로그램 시에 저장된 프로그램 시간 및 현재 시간의 차이를 이용하여 프로그램 파라미터가 조절될 수 있다. 조절된 프로그램 파라미터를 이용하여 제3 프로그램이 수행될 수 있다.
도 18은 본 발명의 다른 실시 예에 따른 메모리 블록(BLKb)을 보여주는 회로도이다. 도 18을 참조하면, 메모리 블록(BKLb)은 복수의 스트링들(SR)을 포함한다. 복수의 스트링들(SR)은 복수의 비트 라인들(BL1~BLn)에 각각 연결될 수 있다. 각 스트링(SR)은 접지 선택 트랜지스터(GST), 메모리 셀들(MC), 그리고 스트링 선택 트랜지스터(SST)를 포함한다.
각 스트링(SR)의 접지 선택 트랜지스터(GST)는 메모리 셀들(MC) 및 공통 소스 라인(CSL)의 사이에 연결된다. 복수의 스트링들(SR)의 접지 선택 트랜지스터들(GST)은 공통 소스 라인(CSL)에 공통으로 연결된다.
각 스트링(SR)의 스트링 선택 트랜지스터(SST)는 메모리 셀들(MC) 및 비트 라인(BL)의 사이에 연결된다. 복수의 스트링들(SR)의 스트링 선택 트랜지스터들(SST)은 복수의 비트 라인들(BL1~BLn)에 각각 연결된다.
각 스트링(SR)에서, 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST) 사이에 복수의 메모리 셀들(MC)이 제공된다. 각 스트링(SR)에서, 복수의 메모리 셀들(MC)은 직렬 연결될 수 있다.
복수의 스트링들(SR)에서, 공통 소스 라인(CSL)으로부터 동일한 순서에 위치한 메모리 셀들(MC)은 하나의 워드 라인에 공통으로 연결될 수 있다. 복수의 스트링들(SR)의 메모리 셀들(MC)은 복수의 워드 라인들(WL1~WLm)에 연결될 수 있다.
도 19는 본 발명의 실시 예에 따른 메모리 컨트롤러(120)를 보여주는 블록도이다. 도 19를 참조하면, 메모리 컨트롤러(120)는 버스(121), 프로세서(122), RAM (123), 에러 정정 블록(124), 호스트 인터페이스(125), 그리고 메모리 인터페이스(127)를 포함한다.
버스(121)는 메모리 컨트롤러(120)의 구성 요소들 사이에 채널을 제공하도록 구성된다.
프로세서(122)는 메모리 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(122)는 호스트 인터페이스(125)를 통해 외부의 호스트 장치와 통신할 수 있다. 프로세서(122)는 호스트 인터페이스(125)를 통해 클럭 신호(CLK), 제2 커맨드(CMD2) 및 제2 어드레스(ADDR2)를 수신할 수 있다. 프로세서(122)는 호스트 인터페이스(125)를 통해 외부의 호스트 장치와 제2 데이터(DATA2)를 교환할 수 있다. 프로세서(122)는 메모리 인터페이스(127)를 통해 불휘발성 메모리(110)와 제1 데이터(DATA1) 및 제어 신호(CTRL)를 교환할 수 있다. 프로세서(122)는 불휘발성 메모리(110)로 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 출력할 수 있다.
프로세서(122)는 호스트 인터페이스(125)를 통해 수신되는 제2 커맨드(CMD2) 또는 제2 어드레스(ADDR2)를 RAM (123)에 저장할 수 있다. 프로세서(122)는 호스트 인터페이스(125)를 통해 수신되는 제2 데이터(DATA2)를 RAM (123)에 저장할 수 있다. 프로세서(122)는 RAM (123)에 저장된 제2 커맨드(CMD2) 또는 제2 어드레스(ADDR2)에 따라 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 생성하고, 생성된 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 메모리 인터페이스(127)를 통해 출력할 수 있다. 프로세서(122)는 RAM (123)에 저장된 제2 데이터(DATA2)를 메모리 인터페이스(127)를 통해 제1 데이터(DATA1)로서 출력할 수 있다. 프로세서(122)는 메모리 인터페이스(127)를 통해 수신되는 제1 데이터(DATA1)를 RAM (123)에 저장할 수 있다. 프로세서(122)는 RAM (123)에 저장된 제1 데이터(DATA1)를 호스트 인터페이스(125)를 통해 제2 데이터(DATA2)로서 출력할 수 있다. 예시적으로, 프로세서(122)는 DMA (Direct Memory Access)를 포함하며, DMA를 이용하여 데이터를 출력할 수 있다.
프로세서(122)는 도 1을 참조하여 설명된 메모리 관리자(128) 및 시간 계산기(129)를 포함할 수 있다. 메모리 관리자(128) 또는 시간 계산기(129)는 프로세서(122)의 일부로서 하드웨어로 구현될 수 있다. 메모리 관리자(128) 또는 시간 계산기(129)는 프로세서(122)에서 구동되는 소프트웨어로 구현될 수 있다.
RAM (123)은 프로세서(122)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. RAM (123)은 프로세서(122)가 실행하는 코드들 및 명령들을 저장할 수 있다. RAM (123)은 프로세서(122)에 의해 처리되는 데이터를 저장할 수 있다. RAM (123)은 SRAM (Static RAM)을 포함할 수 있다.
에러 정정 블록(124)은 에러 정정을 수행할 수 있다. 에러 정정 블록(124)은 메모리 인터페이스(127)로 출력될 데이터에 기반하여, 에러 정정을 수행하기 위한 패리티를 생성할 수 있다. 데이터 및 패리티는 메모리 인터페이스(224)를 통해 출력될 수 있다. 에러 정정 블록(124)은 메모리 인터페이스(127)를 통해 수신되는 데이터 및 패리티를 이용하여, 수신된 데이터의 에러 정정을 수행할 수 있다.
호스트 인터페이스(125)는 프로세서(122)의 제어에 따라, 외부의 호스트 장치와 통신하도록 구성된다. 호스트 인터페이스(125)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), 파이어와이어(Firewire), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC) 등과 같은 다양한 통신 방법들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
메모리 인터페이스(127)는 프로세서(122)의 제어에 따라, 불휘발성 메모리(110)와 통신하도록 구성된다.
예시적으로, 프로세서(122)는 코드들을 이용하여 메모리 컨트롤러(120)를 제어할 수 있다. 프로세서(122)는 메모리 컨트롤러(120)의 내부에 제공되는 불휘발성 메모리(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서(122)는 메모리 인터페이스(127)로부터 수신되는 코드들을 로드할 수 있다.
도 20은 본 발명의 다른 실시 예에 따른 스토리지 장치(200)를 보여주는 블록도이다. 도 20을 참조하면, 스토리지 장치(200)는 불휘발성 메모리(210), 메모리 컨트롤러(220), 그리고 RAM (230)을 포함한다. 메모리 컨트롤러(220)는 메모리 관리자(228) 및 시간 계산기(229)를 포함한다.
도 1의 스토리지 장치(100)와 비교하면, 스토리지 장치(200)는 RAM (230)을 더 포함한다. RAM (230)은 DRAM, PRAM, MRAM, FeRAM, RRAM 등과 같은 다양한 랜덤 액세스 메모리들 중 하나를 포함할 수 있다. 메모리 컨트롤러(220)는 외부의 호스트 장치로부터 수신되는 제2 데이터(DATA2)를 RAM (230)에 저장할 수 있다. 메모리 컨트롤러(220)는 불휘발성 메모리(210)로부터 읽은 제1 데이터(DATA1)를 RAM (230)에 저장할 수 있다. 메모리 컨트롤러(220)는 RAM (230)에 저장된 데이터를 제1 데이터(DATA1)로서 불휘발성 메모리(210)로 전달하거나 제2 데이터(DATA2)로서 호스트 장치로 전달할 수 있다. RAM (230)은 스토리지 장치(200)의 동작 메모리, 버퍼 메모리, 또는 캐시 메모리로 동작할 수 있다.
도 21은 본 발명의 또다른 실시 예에 따른 스토리지 장치(300)를 보여주는 블록도이다. 도 21을 참조하면, 스토리지 장치(300)는 불휘발성 메모리(310), 메모리 컨트롤러(320), RAM (330), 그리고 클럭 생성기(340)를 포함한다. 메모리 컨트롤러(320)는 메모리 관리자(328) 및 시간 관리자(329)를 포함한다.
도 20의 스토리지 장치(200)와 비교하면, 스토리지 장치(300)는 클럭 생성기(340)를 더 포함한다. 시간 생성기(340)는 실시간으로 현재 시간을 생성할 수 있다. 예를 들어, 시간 생성기(340)는 오실레이터, 위상 고정 루프와 같이 시간을 생성하는 회로들을 포함할 수 있다. 메모리 컨트롤러(320)는 외부의 호스트 장치로부터 클럭 신호(CLK)를 수신하지 않고, 시간 생성기(340)로부터 클럭 신호(CLK)를 획득할 수 있다.
도 22는 본 발명의 실시 예에 따른 컴퓨팅 장치(1000)를 보여주는 블록도이다. 도 22를 참조하면, 컴퓨팅 장치(1000)는 프로세서(1100), 메모리(1200), 스토리지 장치(1300), 모뎀(1400), 그리고 사용자 인터페이스(1500)를 포함한다.
프로세서(1100)는 컴퓨팅 장치(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 예를 들어, 프로세서(1100)는 시스템-온-칩(SoC, System-on-Chip)으로 구성될 수 있다. 프로세서(1100)는 범용 프로세서, 특수 목적 프로세서 또는 어플리케이션 프로세서일 수 있다.
RAM (1200)은 프로세서(1100)와 통신할 수 있다. RAM (1200)은 프로세서(1100) 또는 컴퓨팅 장치(1000)의 메인 메모리일 수 있다. 프로세서(1100)는 RAM (1200)에 코드 또는 데이터를 임시로 저장할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 코드를 실행하고, 데이터를 처리할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 운영체제, 어플리케이션과 같은 다양한 소프트웨어들을 실행할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 컴퓨팅 장치(1000)의 제반 동작을 제어할 수 있다. RAM (1200)은 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등과 같은 휘발성 메모리, 또는 PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다.
스토리지 장치(1300)는 프로세서(1100)와 통신할 수 있다. 스토리지 장치(1300)는 장기적으로 보존되어야 하는 데이터를 저장할 수 있다. 즉, 프로세서(1100)는 장기적으로 보존되어야 하는 데이터를 스토리지 장치(1300)에 저장할 수 있다. 스토리지 장치(1300)는 컴퓨팅 장치(1000)를 구동하기 위한 부트 이미지를 저장할 수 있다. 스토리지 장치(1300)는 운영체제, 어플리케이션과 같은 다양한 소프트웨어들의 소스 코드들을 저장할 수 있다. 스토리지 장치(1300)는 운영체제, 어플리케이션과 같은 다양한 소프트웨어들에 의해 처리된 데이터를 저장할 수 있다.
예시적으로, 프로세서(1100)는 스토리지 장치(1300)에 저장된 소스 코드들을 RAM (1200)에 로드하고, RAM (1200)에 로드된 코드들을 실행함으로써, 운영체제, 어플리케이션과 같은 다양한 소프트웨어들을 구동할 수 있다. 프로세서(1100)는 스토리지 장치(1300)에 저장된 데이터를 RAM (1200)에 로드하고, RAM (1200)에 로드된 데이터를 처리할 수 있다. 프로세서(1100)는 RAM (1200)에 저장된 데이터 중 장기적으로 보존하고자 하는 데이터를 스토리지 장치(1300)에 저장할 수 있다.
스토리지 장치(1300)는 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다.
모뎀(1400)은 프로세서(1100)의 제어에 따라 외부 장치와 통신을 수행할 수 있다. 예를 들어, 모뎀(1400)은 외부 장치와 유선 또는 무선 통신을 수행할 수 있다. 모뎀(140)은 LTE (Long Term Evolution), 와이맥스(WiMax), GSM (Global System for Mobile communication), CDMA (Code Division Multiple Access), 블루투스(Bluetooth), NFC (Near Field Communication), 와이파이(WiFi), RFID (Radio Frequency IDentification) 등과 같은 다양한 무선 통신 방식들, 또는 USB (Universal Serial Bus), SATA (Serial AT Attachment), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), 파이어와이어(Firewire), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), SDIO, UART (Universal Asynchronous Receiver Transmitter), SPI (Serial Peripheral Interface), HS-SPI (High Speed SPI), RS232, I2C (Inter-integrated Circuit), HS-I2C, I2S, (Integrated-interchip Sound), S/PDIF (Sony/Philips Digital Interface), MMC (MultiMedia Card), eMMC (embedded MMC) 등과 같은 다양한 유선 통신 방식들 중 적어도 하나에 기반하여 통신을 수행할 수 있다.
사용자 인터페이스(1500)는 프로세서(1100)의 제어에 따라 사용자와 통신할 수 있다. 예를 들어, 사용자 인터페이스(1500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(150)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
스토리지 장치(1300)는 본 발명의 실시 예에 따른 스토리지 장치들(100, 200, 300) 중 적어도 하나를 포함할 수 있다. 프로세서(1100), RAM (1200), 모뎀(1400), 그리고 사용자 인터페이스(1500)는 스토리지 장치(1300)와 통신하는 호스트 장치를 형성할 수 있다.
도 23은 본 발명의 다른 실시 예에 따른 컴퓨팅 장치(2000)를 보여주는 블록도이다. 도 23을 참조하면, 컴퓨팅 장치(2000)는 프로세서(2100), RAM (2200), 스토리지 장치(2300), 모뎀(2400), 그리고 사용자 인터페이스(2500)를 포함한다.
스토리지 장치(2300)는 메모리 관리자(528)를 포함한다. 프로세서(2100)는 시간 계산기(529)를 포함한다. 스토리지 장치의 선택된 메모리 셀들에 대해 제1 프로그램을 수행할 때, 프로세서(1100)는 시간 계산기(529)를 통해 획득되는 시간을 이용하여, 프로그램 시간을 저장할 수 있다. 프로그램 시간은 RAM (2200) 또는 스토리지 장치(2300)에 저장될 수 있다. 선택된 메모리 셀들에 대해 제2 프로그램을 수행할 때, 프로세서(2100)는 시간 계산기(529)를 통해 획득되는 시간을 이용하여, 프로그램 시간과 현재 시간 사이의 차이를 계산할 수 있다. 계산된 차이에 기반하여, 프로세서(2100)는 프로그램 파라미터를 조절할 수 있다. 프로세서(2100)는 조절된 프로그램 파라미터 및 프로그램 요청을 스토리지 장치(2300)로 전송할 수 있다. 조절된 프로그램 파라미터 및 프로그램 요청에 따라, 메모리 관리자(528)는 선택된 메모리 셀들에 대해 제2 프로그램을 수행할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100; 스토리지 장치
110; 불휘발성 메모리
120; 메모리 컨트롤러
128; 메모리 관리자
129; 시간 계산기
111; 메모리 셀 어레이
113; 어드레스 디코더 회로
115; 페이지 버퍼 회로
117; 데이터 입출력 회로
119; 제어 로직 회로
121; 버스
122; 프로세서
123; 랜덤 액세스 메모리
124; 에러 정정 블록
125; 호스트 인터페이스
127; 메모리 인터페이스
200; 스토리지 장치
210; 불휘발성 메모리
220; 메모리 컨트롤러
230; 랜덤 액세스 메모리
228; 메모리 관리자
229; 시간 계산기
300; 스토리지 장치
310; 불휘발성 메모리
320; 메모리 컨트롤러
330; 랜덤 액세스 메모리
340; 시간 생성기
328; 메모리 관리자
1000; 컴퓨팅 장치
1100; 프로세서
1200; 랜덤 액세스 메모리
1300; 스토리지 장치
1400; 모뎀
1500; 사용자 인터페이스
2000; 컴퓨팅 장치
2100; 프로세서
2200; 랜덤 액세스 메모리
2300; 스토리지 장치
2400; 모뎀
2500; 사용자 인터페이스
528; 메모리 관리자
529; 시간 계산기

Claims (10)

  1. 불휘발성 메모리를 포함하는 스토리지 장치의 동작 방법에 있어서:
    상기 불휘발성 메모리의 선택된 메모리 셀들에 대해 제1 프로그램을 수행하고, 상기 제1 프로그램이 수행된 시간인 제1 시간을 저장하는 단계; 그리고
    상기 제1 시간 및 제2 시간 사이의 차이에 따라 프로그램 파라미터를 조절하고, 상기 조절된 프로그램 파라미터를 이용하여 상기 선택된 메모리 셀들에 대해 제2 프로그램을 수행하는 단계를 포함하고,
    상기 제2 시간은 상기 제2 프로그램이 수행되는 시간이고,
    상기 제2 프로그램은 상기 제1 프로그램과 동일한 데이터에 기반하여 상기 선택된 메모리 셀들에 대해 수행되는 재프로그램이고,
    상기 제1 프로그램이 수행된 후 그리고 상기 제2 프로그램이 수행되기 전에 리셋이 발생한 경우, 상기 메모리 셀들에 대해 읽기를 수행하는 단계를 더 포함하고,
    상기 차이는 상기 읽기의 결과에 따라 계산되는 동작 방법.
  2. 제1 항에 있어서,
    상기 제2 프로그램은 상기 선택된 메모리 셀들에 연결된 워드 라인에 프로그램 전압을 반복적으로 인가함으로써 수행되고,
    상기 프로그램 파라미터는 상기 프로그램 전압이 반복적으로 인가될 때 상기 프로그램 전압이 증가하는 상승분을 포함하고,
    상기 차이가 증가할수록 상기 상승분은 증가하는 동작 방법.
  3. 제1 항에 있어서,
    상기 제2 프로그램은 상기 선택된 메모리 셀들에 연결된 워드 라인에 프로그램 전압을 반복적으로 인가함으로써 수행되고,
    상기 프로그램 파라미터는 상기 선택된 메모리 셀들에 연결된 워드 라인에 인가되는 첫 번째 프로그램 전압의 레벨을 포함하고,
    상기 차이가 증가할수록, 상기 첫 번째 프로그램 전압의 레벨은 감소하는 동작 방법.
  4. 제1 항에 있어서,
    상기 제2 프로그램은 상기 선택된 메모리 셀들에 연결된 워드 라인에 프로그램 전압을 인가하고 이후에 프로그램 검증 전압을 인가하는 프로그램 루프를 반복적으로 수행함으로써 수행되고,
    상기 프로그램 파라미터는 상기 프로그램 검증 전압의 레벨을 포함하고,
    상기 차이가 증가할수록, 상기 프로그램 검증 전압의 레벨은 감소하는 동작 방법.
  5. 제1 항에 있어서,
    상기 제2 프로그램은 상기 선택된 메모리 셀들에 연결된 워드 라인에 프로그램 전압을 인가하고 이후에 상기 메모리 셀들에 대해 프로그램 검증 읽기를 수행하는 프로그램 루프를 반복적으로 수행함으로써 수행되고,
    상기 프로그램 파라미터는 상기 프로그램 검증 읽기 시에 상기 메모리 셀들에 연결된 비트 라인들에 인가되는 프리차지 전압들의 레벨들을 포함하고,
    상기 차이가 증가할수록, 상기 프리차지 전압들의 레벨들은 감소하는 동작 방법
  6. 제1 항에 있어서,
    상기 제2 프로그램은 상기 선택된 메모리 셀들에 연결된 워드 라인에 프로그램 전압을 인가하고 이후에 상기 메모리 셀들에 대해 프로그램 검증 읽기를 수행하는 프로그램 루프를 반복적으로 수행함으로써 수행되고,
    상기 프로그램 검증 읽기는 상기 메모리 셀들에 연결된 비트 라인들에 프리차지 전압들을 인가하고, 상기 선택된 메모리 셀들에 연결된 워드 라인에 프로그램 검증 전압을 인가한 후 디벨러프 시간 후에 상기 비트 라인들의 전압들을 래치함으로써 수행되고,
    상기 프로그램 파라미터는 상기 디벨러프 시간을 포함하고,
    상기 차이가 증가할수록, 상기 디벨러프 시간은 감소하는 동작 방법.
  7. 제1 항에 있어서,
    상기 제2 시간을 저장하는 단계; 그리고
    상기 제2 시간 및 제3 시간 사이의 차이에 따라 상기 프로그램 파라미터를 재조절하고, 상기 재조절된 프로그램 파라미터를 이용하여 상기 선택된 메모리 셀들에 연결된 워드 라인에 연결된 메모리 셀들에 대해 제3 프로그램을 수행하는 단계를 더 포함하고,
    상기 제3 시간은 상기 제3 프로그램이 수행되는 시간인 동작 방법.
  8. 불휘발성 메모리를 포함하는 스토리지 장치의 동작 방법에 있어서:
    상기 불휘발성 메모리의 선택된 메모리 셀들에 연결된 워드 라인에 연결된 메모리 셀들에 대해 제1 프로그램을 수행하고, 상기 제1 프로그램이 수행된 제1 시간을 저장하는 단계;
    상기 메모리 셀들에 대해 제2 프로그램을 수행하고, 상기 제1 시간으로부터 제2 시간 까지의 경과 시간에 따라 플래그를 저장하는 단계; 그리고
    상기 플래그에 따라 읽기 파라미터를 조절하고, 상기 조절된 읽기 파라미터를 이용하여 상기 메모리 셀들에 대해 읽기를 수행하는 단계를 포함하고,
    상기 제2 시간은 상기 제2 프로그램이 수행되는 시간이고,
    상기 제2 프로그램은 상기 제1 프로그램과 동일한 데이터에 기반하여 상기 선택된 메모리 셀들에 대해 수행되는 재프로그램이고,
    상기 읽기는 상기 선택된 메모리 셀들에 연결된 워드 라인에 읽기 전압을 인가함으로써 수행되고,
    상기 읽기 파라미터는 상기 읽기 전압의 레벨을 포함하고,
    상기 플래그가 가리키는 상기 경과 시간이 길어질수록, 상기 읽기 전압의 레벨이 증가하는 동작 방법.
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