KR100522561B1 - 메모리 셀마다 단일 또는 다중 디지털 비트들을 저장 및 검색하기 위한 안정 회로 및 기술 - Google Patents

메모리 셀마다 단일 또는 다중 디지털 비트들을 저장 및 검색하기 위한 안정 회로 및 기술 Download PDF

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Abstract

메모리 셀당 복수개 비트를 저장할 수 있는 메모리 셀(20)을 갖는 집적회로 메모리 시스템(33,17,18,21)이 개시되었다. 이 메모리 시스템은 초기 설정 조건으로부터 드리프팅할 수 있는 메모리 셀의 저장된 전하가 정보의 디지털 비트에 대응하는 다수의 소정 레벨중의 하나에 유지되고 특정 기준전압 값 셋트에 의해 정의되고 재저장 동작을 갖는다. 메모리 시스템(33,17,18,21)은 전하를 소정 레벨 내부 및 외부로 유지시키는데 충분한 메모리 셀의 내부 및 외부로 전하량을 이동시키기 위해 미니-프로그래밍 및 미니-소거 동작을 갖는다. 메모리 시스템(33,17,18,21)은 또한 소정 레벨 사이의 안전 마진 및 스프레딩을 증대시키기 위해 소거 메모리 셀(20)의 전하 분포를 좁게 하는 소거 동작과 메모리 셀에 대한 고속 프로그래밍 동작을 갖는다.

Description

메모리 셀마다 단일 또는 다중 디지털 비트들을 저장 및 검색하기 위한 안정 회로 및 기술{STABILIZATION CIRCUITS AND TECHNIQUES FOR STORAGE AND RETRIEVAL OF SINGLE OR MULTIPLE DIGITAL BITS PER MEMORY CELL}
본 발명은 일반적으로 반도체 메모리에 관한 것으로, 특히 메모리 셀당 하나 이상의 디지털 비트를 저장하며, 드리프팅 효과에 영향을 받는 반도체 메모리를 안정화하는 것에 관한 것이다.
EEPROM, EPROM, FLASH 및 DRAM과 같은 반도체 메모리 집적회로는 통상적으로 이하에서 단일 비트 저장장치로 불리는 메모리 셀당 단일 디지털 비트를 저장하는데 사용되어 왔다. 메모리는 메모리 셀당 하나 이상의 디지털 비트를 저장할 수 있고 이러한 이점은 이미 알려져 왔다. 이러한 메모리 셀당 다수 비트는 다중 레벨 메모리라 불리는데 이는 단일 비트 저장기술에 사용되는 두 개의 종래의 셀 임계전압 VT 레벨 이상을 필요로 하기 때문이다.
다중 레벨 메모리 셀의 각각의 레벨은 각각의 메모리 셀에 저장된 전하의 특정 범위를 나타내며, EEPROM, EPROM 및 FLASH 메모리와 같은 비휘발성 메모리의 경우에 셀 VT 값의 특정 범위를 나타낸다. 메모리 셀당 N 비트를 저장하기 위해 셀의 VT 범위 및 2N 레벨로 나누어져야 할 저장된 전하의 양을 필요로 한다. 각각의 레벨은 모든 N 비트에 대한 고유 2진 데이터 패턴에 대응한다. 셀은 셀의 VT가 상기 2N 레벨중의 하나에 설정되도록 전하를 저장하도록 소거 또는 프로그래밍된다. 센싱 회로는 저장 레벨의 VT가 속하는 레벨을 결정하며 N 비트에 대해 저장된 대응하는 2진 데이터 패턴을 판독한다. 디지털 정보는 셀당 단일 비트를 저장하기 바로 이전에 다수의 비트가 N번 동일 메모리 셀 어레이 영역에 저장될 수 있기 때문에 비트 당 매우 낮은 비용으로 저장될 수 있다.
비휘발성 메모리에 대한 다음 설명에서, '레벨'은 단일 전압값이 아닌 VT 값의 범위로서 참조된다. 더욱이, 용어 셀 VT는 솔리드 상태 디바이스 물리장치에 의해 한정된 가장 엄격한 의미로 사용되지 않으며, 그보단 센싱회로가 메모리 셀의 도전 상태를 결정하는 법의 관점에서 사용된다. 도전성은 셀의 VT와 관련된다. 마찬가지로 DRAM 레벨은 저장된 전하의 범위를 나타내며 단일 전하 값을 의미하지는 않는다.
개별 레벨을 센싱하는 동작은 복수의 기준 전압 또는 전류에 대해 전압 또는 전류를 센싱하는 관점에서 메모리 셀의 도전성(또는 저장된 전하)을 비교하므로써 수행된다. 본 발명은 전압 센싱 관점에서 설명되는데 이는 전류가 종래의 센싱 체계에 의해 부하회로를 통해 용이하게 변환될 수 있기 때문이다.
다중 레벨 메모리와 관련된 여러 문제점이 있다. VR1 < VR2 < … < VR(2~N)에 의해 레벨을 서로 분리하기 위해 메모리셀당 N 비트를 저장하는 통상적으로 2N-1 또는 2N 기준 전압값 VRI이 제안되어 왔으며, 여기서 I = 1, 2, …, 2N-1 또는 2N이다. VRI는 간결을 위해 단순히 VR로서 참조됨을 주목해야 한다. 기준 전압값과 셀 VT간의 관계는 도 1a 내지 1c에 나타나 있고, 각각 셀당 단일, 2 및 4 비트에 대해 전체 메모리 칩을 위한 다중 레벨 센싱 기준 전압 및 셀 VT 분포를 나타낸다.
메모리 셀 VT가 VR 전압중의 하나에 근접할 때 바람직하지 못한 상황이 발생한다. 셀 VT의 결정은 모호하게 된다. 셀 VT를 결정하는 실질적인 센싱회로는 회로 안정성 및 속도에 의해 제한되고, 실리콘 가공, 온도, 전압 공급원에서의 기타 변동및 디지털 스위칭 노이즈에 의해 야기된 전압 및 전류 변동에 의해 제한된다. 이산적인 복수개 레벨 및 복수개 기준전압을 필요로 하지 않는 아날로그 신호 저장장치와는 다르게, 디지털 메모리 저장 기술은 레벨이 정확히 결정하는 것을 필요로 하며 상기 이산적인 기준 전압을 필요로 한다. 셀의 레벨이 부정확하게 센싱된다면, 디지털 메모리의 오기능 및 셀당 최대 N 비트가 손실될 수 있다.
VR 전압중의 하나와 같거나 근접하는 셀 VT를 센싱하는 문제를 회피하기 위해, 다른 인접 레벨로부터 한 레벨의 셀의 VT를 분리하기 위해 마진 전압 범위 VMPI(도 2 참조)가 제안되어 왔다. 이 분리는 셀이 소거 및 프로그래밍되는 시점에서 수행된다. 그러나, 각 VMPI 범위의 양단은 정의되지 않았다. 차라리, 이 제안된 기술은 셀 당 단일 비트 가능하게는 두 비트를 저장하기 위해 적절한 VMPI를 생성하기 위해 긴 프로그래밍과 함께 실리콘 프로세스에 대해 통계적인 제어를 이용한다. 또한, 이 기술은 두 조건이 일치할 때만 신뢰성이 있다. 먼저, VR 값들 사이의 분리는 정확한 센싱을 위한 적절한 마진을 제공하기 위해 충분히 커야만 한다. 둘째, 셀의 VT는 반드시 소망하는 레벨 범위내에서 그리고 데이터가 유효한 상태에 있는 한 안정한 상태에 있어야 한다. 이 주기는 메모리 칩의 수명일 수 있다.
그러나, 반드시 극복되어야 할 모든 다중 레벨 기술 문제는 각 레벨에 대해 매우 좁은 범위내에서 메모리 셀의 VT를 제어하는 것이다. 이러한 VT 제어 문제는 메모리 셀의 프로그래밍, 소거 및 판독을 포함하는 메모리의 모든 동작 모드에 적용된다. VT 제어 문제의 엄격함은 메모리 셀당 저장된 비트의 수가 증가함에 따라 기하학적으로 증가하는데, 이는 셀당 2N 레벨이 셀당 N 비트를 저장하기 위해 필요하기 때문이다. 단일 레벨 VL 내의 VT 값 범위와 상이한 레벨로 셀 VT를 분리하는 마진 범위, 즉 VM 범위(도 3a 내지 3c)는 모든 사용가능한 셀 VT 값의 고정된 범위 VF 내에서 레벨의 수가 증가함에 따라 좁아진다. 본 발명에서 간결을 위해 VLI(여기서 I는 2N 레벨중의 하나이다)을 VL로 참조한다.
VF는 프로그래밍, 소거 및 센싱 동작 동안 메모리 셀의 단자에 인가될 수 있는 전압 범위에 의해 제한되기 때문에 일반적으로 고정된다. VF는 회로속도, 복잡도 및 데이터 저장 신뢰도에 의해 제약된다. 다수의 이전에 제안된 비휘발성 메모리 기술을 위해, VF는 대략 판독 동작 동안에 VCC와 같다.
모든 레벨에 대한 범위가 동일하도록 제한되고 레벨간에 제로마진이 존재하는 매우 단순한 경우가 있다. VL = VF/2N. 예로서, 5볼트 VCC로부터 동작하는 단일 비트 저장 기술에 대한 VL 범위는 5/2 = 2.5V이고, 3V로부터 동작하는 다중 레벨 메모리 셀당 4 비트에 대한 VL 범위는 3/16 = 187.5mV로 감소한다. 만일 마진 전압 범위 VM가 각각의 레벨에 더해진다면 VF = VL1 + VM1 + VL2 + VM2 + … + VM2N-1 + VL2N이다. 이전의 단순 경우에 대해 계속해서 모든 VM 범위가 동일한 것으로 가정하면, 레벨 범위는 이제 VL = [VF-(2N-1)×VM]/2N 로 감소한다. 0.1인 VM의 도입으로, 상기 4 비트의 VL, 3볼트 VCC 예는 이제 [3-(15×0.1]/16 = 93.8mV로 감소된다.
VT 제어문제에 더하여 메모리 셀을 소거하는 프로시저가 있다. 메모리 셀의 실제 구현에서, 셀의 소거는 다수 셀을 포함하는 블록으로 달성되므로 완전히 소거된 셀의 VT 분포는 더욱 선택적으로 프로그래밍되는 기타 레벨 보다 넓다. 완전히 소거된 셀 VLERASE을 한정하기 위해 사용된 넓은 VL 레벨은 프로그래밍된 레벨에 대한 VL 범위를 더욱 감소시킨다. 도 3a 내지 3c는 도 1a 내지 1c에 도시된 동일 기술에 대한 이러한 문제점을 나타낸다.
도 1a, 1b, 1c, 2, 3a, 3b 및 3c는 프로그래밍이 셀 VT를 증가시키는 기술의 예를 나타냄을 유의해야 한다. 상기 설명은 프로그래밍 동안 셀 VT를 감소시키는 기술에 대해 유추적으로 적용한다. 이 경우 이들 도면은 셀 VT의 하한 대신 상한에서 넓은 소거된 레벨을 나타낸다.
따라서, VT 제어는 각 레벨의 VT의 범위가 셀당 비트의 수가 증가함에 따라 증가하기 때문에 단일 비트 저장 시스템에서보다 다중 레벨에서 더욱 중요하다.
더욱이, 셀의 VT가 초기에 프로그래밍된 값으로부터 드리프팅하게 할 수 있는 다양한 매커니즘이 있다. 이들 매커니즘의 다수는 셀의 최초 프로그래밍에 후속하는 셀에 전압 스트레스를 인가하므로써 야기된다. 이들 상태는 '교란'으로 불리며 유용한 메모리 시스템을 만들기 위해 기타 유사한 셀의 어레이내에서 셀이 그룹핑될 때 피할 수 없다. 소거 및 교란은 프로그램 최단 축적 시간을 위해 존재하지만 이들 동작 동안 사용된 고전압에 기인하여 VT 드리프팅을 야기하는 중요한 요인이다. 예를들어, 교란 데이터는 새로운 FLASH 메모리 기술을 설명하는 기술문헌에 통상적으로 나타나 있다.
VT 드리프팅의 기타 중요한 요인은 메모리 셀의 기판과 부동 게이트 사이 또는 부동 게이트 주위의 포획된 전하의 위치 또는 개수의 변화 결과에 기인한다. 포획된 전하는 반복된 프로그램/소거(P/E) 사이클과 같은 시간 동안에 인가된 고전계의 축적효과 또는 결점에 기인할 수 있다. 소거 또는 프로그래밍 전류가 게이트 유전체를 통해 더 많이 구동될수록 포획된 전하는 더 많이 축적된다. 이것은 궁극적으로 일부의 오류 및 동작의 지연을 유발한다.
포획된 전하는 P/E 사이클링에 의한 반복되지 않는 방식으로 발생할 수 있다. 이것은 소위 '로그 비트' 효과에 기인하여 왔다. 로그 비트는 한 사이클에서 프로그래밍 또는 소거 성능에서의 편이를 나타내며 다른 사이클에서 정상적으로 되돌아간다. VT 드리프팅 속도는 시간에 대해 일정하지 않을 수 있으며 결함있는 통계편차에 기인한 셀간에 동일하지 않을 수 있다. 메모리 셀 어레이의 각각의 셀은 셀이 상호연결되는 상이한 행 및 열이 다양한 순서로 액세스되기 때문에 전하 스트레스 조건 및 고유한 교란 조합을 겪는다. 비순서적 전압 스트레스에 의해 야기된 드리프팅 결과는 비순서적 결함에 의해 야기된 드리프팅 결과에 더해진다. 이들 결과는 셀의 VT 드리프팅에 축적된다.
비휘발성 셀은 궁극적으로 반복되는 P/E 사이클로 느슨한 견딤을 나타내며, 즉, 이것들은 이들 동작에 대한 허용시간 보다 느리게 프로그래밍 또는 소거되어 결국에는 실패한다. 몇몇 종래 프로그래밍 기술은 사이클링된 메모리 셀 어레이의 특정 섹션의 횟수를 카운팅한다. 이러한 사이클링 데이터는 따라서 한 예에서 미리 정해진 보존 최대 사이클 횟수에 기초한 메모리 셀 어레이의 과다 사용된 추가의 P/E 사이클링을 방지하기 위해 사용된다. 이 프로그래밍 기술은 필요로 되기 이전에 메모리의 기능성을 감소시키기 위해 작용될 수 있다.
마지막으로, 상기 설명된 모든 VT 교란 및 드리프팅 매커니즘 문제는 메모리 셀의 물리적 크기가 감소함에 따라 증가하는 전계에 기인하여 더욱 열화된다. 이들 문제점은 셀의 스케일링에 대한 방해 및 더욱 경제적인 메모리 칩에 대한 장해로서 공지되어 있다. 셀 VT 드리프팅 문제는 셀당 다수 비트가 사용될 때 및 저전압 공급원이 사용될 때 VL 범위가 좁아짐에 따라 더욱 심화된다.
본 발명은 이들 문제점을 실질적으로 완화시키거나 해결한다. 본 발명에 따른 메모리는 직접 부품수명에 대해 각각의 비휘발성 메모리 셀의 안정성, 프로그래밍 가능성 및 소거 가능성을 직접 판정한다.
도 1a는 셀 데이터 저장장치 당 단일 비트를 위한 전체 메모리 칩에 대해 센싱 기준 전압 및 셀 VT의 분포의 종래 기술을 나타낸 도.
도 1b는 셀 데이터 저장장치 당 두 비트를 위한 전체 메모리 칩에 대해 센싱 기준 전압 및 셀 VT의 분포의 종래 기술을 나타낸 도.
도 1c는 셀 데이터 저장장치 당 네 비트를 위한 전체 메모리 칩에 대해 센싱 기준 전압 및 셀 VT의 분포의 종래 기술을 나타낸 도.
도 2는 상이한 VT 레벨을 분리하는 마진을 도시하는 셀 데이터 저장장치 당 두 비트를 위한 전체 메모리 칩에 대해 판독, 프로그램 및 소거 모드를 위한 센싱 기준 전압과 최종 셀 VT의 분포의 종래 기술을 나타낸 도.
도 3a는 셀 데이터 저장장치 당 단일 비트를 위한 전체 메모리 칩에 대해 VF, VLERASE, VM 및 VL 셀 VT의 분포의 범위를 정의하는 종래 기술을 나타낸 도.
도 3b는 셀 데이터 저장장치 당 두 비트를 위한 전체 메모리 칩에 대해 VF, VLERASE, VM 및 VL 셀 VT의 분포의 범위를 정의하는 종래 기술을 나타낸 도.
도 3c는 셀 데이터 저장장치 당 네 비트를 위한 전체 메모리 칩에 대해 VF, VLERASE, VM 및 VL 셀 VT의 분포의 범위를 정의하는 종래 기술을 나타낸 도.
도 4a는 셀 VT의 드리프팅 대 VT의 상승 시간의 예를 나타낸 도.
도 4b는 셀 VT의 드리프팅 대 VT의 하강 시간의 예를 나타낸 도.
도 5a는 주어진 레벨에 대해 두 개의 새로운 다중 레벨 디지털 판독 센싱 기준 전압과 가드 대역을 나타내는 셀 VT의 드리프팅 대 VT의 상승 시간의 예를 나타낸 도.
도 5b는 주어진 레벨에 대해 두 개의 새로운 다중 레벨 디지털 판독 센싱 기준 전압과 가드 대역을 나타내는 셀 VT의 드리프팅 대 VT의 하강 시간의 예를 나타낸 도.
도 6은 메모리 셀당 다중 레벨 디지털 데이터의 4 비트를 센싱하기 위한 BSERD 기술의 바람직한 실시예의 일반적인 동작을 나타내는 도.
도 7은 본 발명의 바람직한 실시예의 블록도.
도 8은 본 발명의 바람직한 실시예에서 구현된 바와 같은 BSERD 기술의 흐름도.
도 9는 BSERD 기술을 이용하여 메모리 셀로부터 다중 레벨 디지털 데이터를 센싱하는 예를 나타낸 도.
도 10은 도 9에 도시된 예에 대한 타이밍을 나타낸 도.
도 11은 본 발명의 바람직한 한 실시예의 페이지 모드 동작을 위한 Y-드라이버 및 메모리 어레이의 상세한 구성을 도시하는 블록도.
도 12는 주어진 레벨에 속하는 가드 대역과 두 개의 새로운 미니-프로그래밍 센싱 기준 전압을 도시하며 두 개의 상이한 시간에 메모리에서 다수의 셀중에서 셀 VT의 분포를 도시하는 미니-프로그래밍 기술의 예를 나타내는 도.
도 13a는 주어진 레벨에 속하는 가드 대역과 두 개의 새로운 미니-프로그래밍 센싱 기준 전압을 도시하며 가드 대역과 새로운 선-소거 미니-프로그래밍 센싱 기준 전압을 도시하며 4개의 상이한 시간에 메모리에서 다수의 셀 중에서 셀 VT의 분포를 도시하는 미니-소거 기술의 예를 나타내는 도.
도 13b는 도 13a의 연속이고 주어진 레벨에 속하는 가드 대역과 두 개의 새로운 미니-소거 센싱 기준 전압을 도시하며 가드 대역과 새로운 선-소거 미니-프로그래밍 센싱 기준 전압을 도시하며 3개의 상이한 시간에 메모리에서 다수의 셀 중에서 셀 VT의 분포를 도시하는 미니-소거 기술의 예를 나타내는 도.
도 14a는 주어진 레벨에 속하는 가드 대역과 새로운 선-소거 마이크로-프로그래밍 센싱 기준 전압을 도시하며 4개의 상이한 시간에 메모리에서 다수의 셀 중에서 셀 VT의 분포를 도시하는 VT 오버슈트 복구기술의 예를 나타내는 도.
도 14b는 도 14a의 연속이고 주어진 레벨에 속하는 가드 대역과 두 개의 새로운 마이크로-프로그래밍 센싱 기준 전압과 가드 대역과 새로운 선-소거 마이크로-프로그래밍 센싱 기준 전압을 도시하며 3개의 상이한 시간에 메모리에서 다수의 셀 중에서 셀 VT의 분포를 도시하는 VT 오버슈트 복구기술의 예를 나타내는 도.
도 15a는 프로그래밍 바로 직후 메모리에서 주어진 레벨에 속하는 다수의 메모리 셀중에서 엄격한 셀 VT의 분포를 도시하고 모호한 센싱 오류의 포인트에서 긴 시간 주기 후 동일 셀의 실질적으로 확대된 분포를 도시하는 도.
도 15b는 3개의 상이한 시간에서 주어진 레벨에 속하는 다수의 메모리 셀중에서 셀 VT의 분포와 가드 대역과 두 개의 새로운 프로그래밍 센싱 기준 전압을 도시하며; 모호한 센싱 오류를 방지하기 위해 복구기술이 인가되는 도 15a에 지시된바와 같은 동일한 긴 시간주기 후 동일 셀의 복구된 분포, 제 2 부분 프로그래밍 바로 직후 엄격한 분포 및 제 1 부분 프로그래밍 직후 초기에 넓은 셀 VT의 분포를 도시하는 예를 나타낸 도.
도 16a는 주어진 레벨에 속하는 가드 대역과 두 개의 새로운 프로그래밍 센싱 기준 전압을 도시하며 4개의 상이한 시간에 메모리에서 다수의 셀 중에서 셀 VT의 분포를 도시하는 프로그래밍 기술의 예를 나타낸 도.
도 16b는 도 16a의 연속이며 주어진 레벨에 속하는 3개의 상이한 시간에 메모리에서 다수의 셀 중에서 셀 VT의 분포를 도시하는 미니-소거 기술의 예를 나타낸 도.
도 17a는 이전에 사용된 기술과 마찬가지로 VLREASE가 VL0에 대해 이용되는 셀 데이터 저장장치 당 4개 비트에 대해 소거 블록에 대한 VF, VLERASE, VM 및 VL 셀 VT의 분포의 범위를 한정하는 예를 나타낸 도.
도 17b는 VLREASE가 VL0에 대해 이용되지 않고 VL 레벨이 전체 VF 범위에 대해 확산하여 VL 및 VF 범위가 도 17a에서 보다 넓은 셀 데이터 저장장치 당 4개 비트에 대해 소거 블록에 대한 VF, VLERASE, VM 및 VL 셀 VT의 분포의 범위를 한정하는 예를 나타낸 도.
도 17c는 VLREASE가 VL0에 대해 이용되지 않고 VL 레벨이 몇몇 기술에서 더욱 신뢰성 있는 데이터 센싱을 위해 필요할 수 있는 VLREASE 범위를 오버래핑하는 셀 데이터 저장장치 당 4개 비트에 대해 소거 블록에 대한 VF, VLERASE, VM 및 VL 셀 VT의 분포의 범위를 한정하는 예를 나타낸 도.
도 18a는 VL0 레벨에 속하며 새로운 VMEFL 가드 대역과 4개의 새로운 소거 센싱 기준전압을 도시하며 4개의 상이한 시간에 4 레벨에 대해 소거 블록에서 다수의 셀중에서 셀 VL 분포를 나타내는 소거 기술의 예를 나타낸 도.
도 18b는 도 18a의 연속이고 VL0 레벨에 속하며 새로운 VMEFU 가드 대역과 4개의 새로운 소거 센싱 기준전압을 도시하며 4개의 상이한 시간에 4 레벨에 대해 소거 블록에서의 다수의 셀 중에서 셀 VL 분포를 나타내는 소거 기술의 예를 나타낸 도.
본 발명은 디지털 정보에 대응하는 다수 레벨중 하나의 레벨로 저장되는 전하를 갖는 각각의 메모리 셀을 갖춘 다수의 메모리 셀을 포함하는 집적회로 메모리 시스템을 제공한다. 이 메모리 시스템은 메모리 셀내의 디지털 정보의 손실을 방지하기 위해 메모리 셀내의 전하에 대한 미리 정해진 전하량에 따라 각각의 메모리 셀에서 전하를 복구하는 회로를 더 포함한다. 전하 복구는 특정 기준 전압값의 제 1 셋트에 의해 정의된 바와 같은 최초의 값으로 저장된 전하를 이동시키기에 충분한 메모리 셀 내부로 및 메모리 셀 외부로 전하만을 이동시키는 미니-프로그래밍 및 미니-소거 동작에 의해 수행된다.
집적회로 메모리 시스템은 또한 신규의 프로그래밍 및 소거 동작을 위한 회로를 갖는다. 메모리 셀의 프로그래밍 동안, 메모리 시스템은 디지털 정보에 대응하는 다수의 레벨중 하나로 전하를 프로그래밍하는 메모리 셀 각각에 기입한다. 레벨은 특정 기준 전압 값의 제 2 셋트에 의해 정의되며, 특정 기준 전압 값의 제 1 셋트 보다 더욱 넓은 레벨을 정의한다. 후에, 미니-프로그래밍 및 미니-소거 동작은 특정 기준 전압 값의 제 1 셋트에 의해 정의된 레벨로 저장된 전하의 범위를 좁게 하기 위해 수행된다. 저장된 전하의 초기의 넓은 범위는 메모리 셀의 프로그래밍을 가속시킨다.
메모리 셀의 소거 동안, 메모리 시스템은 특정 기준 전압 값에 의해 소거된 메모리 셀의 레벨로 저장된 전하의 범위를 좁게 한다. 좁아진 소거된 레벨은 디지털 정보에 대응하는 레벨 사이의 확대를 증대시킨다. 이것은 레벨간의 마진을 증가시키거나 메모리 셀에 저장될 수 있는 비트 수의 증가를 허용한다.
상기한 문제점을 해결하기 위해, 본 발명은 장기간의 프로그래밍 동안에도 드리프팅 효과에 대해 자동적으로 보정하는 셀 VT에 대한 최소 조정을 행한다. 셀 VT는 보정된 VLI 범위내에서 최적 값으로 복구된다. 이 복구동작은 메모리 수명 동안 신뢰성 있는 데이터 저장을 위해 적절한 센싱 마진을 유지하도록 필요에 따라 수행된다. 이 메모리 시스템은 소망하는 VL 범위의 한 측에서 셀의 VT가 VR 값에 지나치게 근접할 때를 결정하는 추가의 센싱 기준전압에 의해 복구되어야 할 때를 결정한다.
본 발명은 또한 이산 센싱 기준전압에 의해 분리된 복수레벨을 사용하지 않는 이전의 아날로그 저장기술과 대조한다. 이러한 아날로그 저장기술은 일단 최초의 아날로그 신호가 VT 드리프팅에 의해 붕괴되면 교란 효과 또는 셀 드리프팅을 검출 및 보정할 수 없다.
셀의 VT는 다음 3 경로중의 하나로 이동할 수 있다.
VT 상승 (예를들어, 도 4a에 도시된 바와 같이 전자가 부동 게이트에 추가될 때),
VT 하강 (예를들어, 도 4b에 도시된 바와 같이 전자가 부동 게이트로부터 제거될 때), 및
스트레스 조건의 부족 또는 전하의 밸런스에 기인한 안정한 VT.
본 발명의 메모리는 각각의 메모리 셀에 대해 상기 3가지 가능성중의 임의의 것에 응답하며 셀 VT를 복구시키는데 필요한 작용을 결정한다. 이 응답 및 결정은 최초의 데이터 프로그래밍이 있은지 오랜 후에 발생할 수 있다. 메모리 시스템은 반드시 프로그래밍 이전에 소거를 수행할 필요는 없다. 대신에, 메모리 시스템은 올바른 방향으로 VT를 조정하는 미니-소거 및 미니-프로그래밍을 수행한다. 단지 마이너 VT 복구를 행하는데 필요한 저장된 전하의 소량만이 이들 동작 동안 이동된다. 이것은 셀에서 데이터의 교란을 방지한다. 종래의 P/E 사이클링 기술의 마모 효과는 최소화된다.
또한, 메모리 시스템은 정상적인 P/E 사이클 동안 게이트 유전체를 통해 커다란 전하 집속 동안 생성된 로그비트를 보정한다. 복구 동작 동안, 단지 VT 셀에서의 소량의 변화만이 VT를 복구하는데 필요하다.
FLASH 비휘발성 메모리 셀 어레이는 섹터로 불리는 커다란 그룹 또는 소거 블록에 전기적으로 소거되어야 할 셀을 필요로 하므로써 칩의 실리콘 영역을 감소시키도록 최적화된다. 프로그래밍은 더욱 적은 비트가 페이지, 워드 또는 바이트와 같은 소형 그룹에서 동시에 프로그래밍되는 더욱 선택적인 방식으로 달성된다. 프로그래밍 페이지, 워드 또는 바이트 내부의 모든 셀도 동시에 센싱(판독 또는 검증)될 수 있다. 소거 섹터 또는 블록은 다수 프로그래밍 페이지를 포함할 수 있다.
프로그래밍은 소거에서와는 다르게 반대 방향으로 메모리 셀의 VT를 편이시킨다. 본 상세한 설명에서 사용된 프로그래밍 및 소거에 대한 한정은 전하 이동의 방향 및 극성을 부동 게이트와 같은 전하 저장 영역에 묶기 위한 것이 아니며 메모리셀 어레이에 의해 결정된다. 따라서, 본 발명은 셀 VT를 증가 또는 감소시키므로써 프로그래밍하는 기술에 적용될 수 있다.
집적 회로 셀을 프로그래밍하는데 있어서, 메모리 시스템은 소거 블록내의 임의의 페이지에 임의의 새로운 데이터를 프로그래밍하기 이전에 소거 블록내의 모든 셀을 완전히 소거한다. 이전의 프로그래밍 알고리즘은 일련의 프로그래밍 펄스로 각각의 셀을 소망하는 VT로 프로그래밍한다. 다중 레벨 프로그래밍은 앞으로의 드리프팅을 예상하여, 프로그래밍 동안 최고로 가능한 VL을 획득하기 위해 개별적으로 설정되어야 할 각각의 셀의 VT를 선호한다. 이전의 다중 레벨 프로그래밍 알고리즘은 한 방향으로 셀 VT를 편이시키기 위해 많은 프로그램/검증 반복을 필요로 한다. 통계적 프로세스 제어는 셀 VT의 최고속 프로그래밍이 레벨 범위내에서 소망하는 범위를 오버슈팅하고 VR에 지나치게 근접하는 것을 방지하는 것에 주로 의존한다. 오버슈팅을 방지하기 위해 다수의 작은 프로그래밍 반복이 필요하다.
대조적으로, 상기한 메모리 시스템의 프로그래밍 동작은 프로그래밍 모드 동안 미니-소거 동작을 채용하는 두 방향으로 셀의 VT를 편이시킬 수 있다. 미니-소거 동작은 많은 프로그래밍 반복이 수행될 수 있게 한다. 각각의 VL 범위의 두 에지는 각각의 셀의 프로그래밍 특성의 통계적 제어에 의존하기 보단, 프로그래밍 동안 제어된다. 아래에서 설명된 프로그래밍의 또다른 이점은 다중 레벨 메모리를 위한 프로그래밍 시간은 미니-프로그래밍 및 미니-소거 동작이 각 레벨에서 초기에 프로그래밍된 넓은 셀 VT 분포를 감소시키고 임의의 VT 오버슈트를 보정하기 때문에 감소된다.
본 발명으로, 메모리 시스템은 외부 시스템에 내장된 반면에 셀이 신뢰성 있게 데이터를 더이상 프로그래밍, 소거 또는 저장할 수 없을 때를 결정할 수 있다. 적절한 작용이 즉시 필요로 함을 결정한 후에만 적절한 동작이 취해진다. 이것은 메모리 칩의 유효 수명을 연장시킨다.
본 발명에 따른 다양한 태양의 메모리 시스템이 아래에서 더욱 상세히 설명된다. 다중 레벨 데이터 센싱, 미니-프로그래밍, 미니-소거, 프로그래밍 및 소거 동작은 다음과 같다.
I. 다중 레벨 디지털 데이터 센싱
센싱 동작 설명
본 발명은 신규의 다중 레벨 데이터 센싱 기술을 제공한다. 이 기술은 메모리 셀 VT가, VLI 레벨중의 하나를 정의하는, 레벨 분리 기준 전압 VRI 또는 VR(I+1) 중의 하나에 바람직하지 못하게 근접하여 드리프팅하는지의 여부를 결정하기 위해 센싱 동작 동안 가드 대역 및 추가의 기준 전압을 사용한다.
도 5a 및 5b에 도시된 바와 같이, 기준 전압 VUGI 및 VLGI는 센싱모드 동안 셀 VT 판독 마진 가드 대역을 도입한다. 각각의 레벨 "I"에 대해, 두 개의 판독 마진 가드 대역인 1) 상부 판독 마진 가드 대역, VMRUI = VR(I+1)-VUGI, 및 2) 하부 판독 마진가드 대역, VMRLI = VLGI-VRI이 있다. 가드 대역 VMRUI 및 VMRLI는 VRI에 대해 참조된다. 예로서, VMRUI는 VR(I+1)에 대해 참조되고 VMRLI는 VRI에 대해 참조된다. VRI 부근의 전체 판독 마진 가드 대역은 VMRI = VMRU(I-1)+VMRLI이다.
만일 새로운 다중 레벨 디지털 데이터 센싱기술이 셀 VT가 판독 마진 가드 대역중의 하나에 드리프팅된 것을 검출한다면, 복구 사이클 조건은 수립되고 조건부 상태 플래그가 설정된다. 새로운 다중 레벨 디지털 데이터 센싱 기술은 또한 (2N+1) 레벨 분리 기준 전압을 사용하며, 여기서 N은 메모리 셀당 저장된 다중 레벨 디지털 데이터 비트의 수이고 I=0 내지 (2N+1)이다. 두 개의 추가 판독 마진 가드 대역도 셀이 신뢰성 있는 데이터 센싱의 한계치로 드리프팅되었는지의 여부를 센싱하기 위해 사용된다.
2진 탐색 내장된 복구 검출 방법론
2진 탐색 내장된 복구 검출(BSERD ; binary Search Embedded Restore Detection)로 불리는 새로운 다중 레벨 디지털 데이터 센싱 기술은 다중 레벨 디지털 데이터로서 메모리 셀당 저장된 다수의 데이터 비트를 센싱하며, 복구 사이클 조건이 대역 센싱 검출을 이용하여 수립되었는지의 여부를 결정한다.
도 6은 메모리 셀당 다중 레벨 디지털 데이터의 4비트(N=4)를 센싱하기 위한 BSERD 기술의 바람직한 실시예의 일반적인 동작을 나타낸다. 이 실시예에 대한 N=4의 선택은 단지 본 발명을 설명하기 위한 목적이며, N에 대한 다른 선택을 본 발명에 적용하는 것을 제한하지 않는다. 본 발명은 예를들어, 셀 저장당 단일 비트(N=1) 또는 N>1인 경우와 같은 기타 다중 비트 저장에 사용될 수 있다.
각각의 "셋트 비트X" 사이클(X=0 내지 N-1) 동안 두 개의 서브사이클 동작이 수행된다. 이들 서브사이클은 복구 검출 서브사이클이 뒤따르는 데이터 검출 서브사이클이다. 각각의 서브사이클 동안, 적절한 기준전압 VCRF가 설정되어 센싱된 셀 VT와 비교된다. 일정 시점에서 VCRF 전압은 이전 시점의 각각에서 센싱된 셀 VT와 VCRF 전압 간의 비교결과에 좌우된다. 셋트 비트X 사이클의 필수 횟수가 종료된 후, 셀 VT가 셀 센싱 범위의 신뢰성 있는 한계에 속하는지의 여부 및 셀 VT가 최대상부 또는 하부 복구 마진 영역에 속하는지의 여부를 검출하기 위해 프린지 검출 서브사이클 및 프린지 복구 서브사이클이 수행된다.
다중 레벨 메모리 센싱 시스템
도 7은 본 발명의 바람직한 실시예의 블록도를 도시한다. 다중 레벨 디지털 데이터의 4비트가 각각의 메모리 셀로부터 센싱된다. 데이터, 주소, 제어 및 시스템 클록 신호는 DATA 버스(11), ADDR 버스(12), CNTRL 버스(13) 및 CLKIN 라인(14)를 통하여 DATA, ADDR ＆ CNTRL SYSTEM INTERFACE 블록(10)에 의해 바람직한 실시예 및 외부 시스템간에 인터페이싱된다. 대안으로, 내부 CLOCK 블록(도 7에 도시되지 않음)은 도 7에 도시된, CLCK 신호라인(15)상에 클록 신호를 발생시킨다. 센싱 동작 동안, DATA, ADDR ＆ CNTRL SYSTEM INTERFACE 블록(10)은 메모리 어레이 블록, CELLARRAY(21)에서 적절한 메모리 셀(20)을 선택하기 위해 각각의 수평 디코더 X-DEC(17), 수직 디코더 Y-DEC(18) 및 블록 디코더 BLOCK-DEC(19)에 양방향 어드레스 버스, ADDRBUS 버스(16)에 대한 어드레스 정보를 제공한다.
디코더는 PRG-ERS 제어버스(22), HVCTRL 제어버스(23), PRGHV 고전압 라인(24), HVOUT 고전압 버스(25)상의 신호에 좌우되어, 셀(20)의 단자에서 적절한 다중 레벨 프로그래밍, 소거 또는 센싱 전압을 제공한다. PRG-ERS 및 HVCTRL 신호는 PROGRAM ERASE READ RESTORE SEQUENCER 블록(26)에 의해 발생된다. HVOUT 및 PRGHV 신호는 HVGEN 블록(27)에 의해 발생된다.
센싱 동안, RD 라인(28)은 MLLINE 라인(30)을 VMEM라인(31)에 연결시키기 위해 GATEC 스위치(29)를 턴 온시키기 위해 강제로 하이로 된다. MLLINE 라인(30)은 Y-MUX 블록(32)과 BL00 비트 라인(71)을 통해 셀(20)에 연결된다. Y-MUX 블록(20)에 좌우되어 센싱 동안 MLLINE 라인(30)에 연결되는 특정 셀(20)은, Y-DEC 블록(18)에 의해 발생된 YDECO 라인(34)상의 신호에 응답한다. VMEM 라인(31)은 비교기 CMP(35)의 비반전 입력에 연결된다. 하이일 때, RD 라인(28)은 부하 블록 회로, CELLLOAD(36)를 VMEM 라인(31)에 연결될 수 있게 한다.
연결된 주소지정된 셀(20)과 CELL LOAD(36)의 단자에 적절한 전압이 인가될 때, 디지털 데이터의 4비트를 나타내는 전압이 VMEM 라인(31)에서 나타난다. PROGRAM ERASE READ RESTORE SEQUENCER 블록(26)은 또한 PRGRDB 버스(37)를 통해 신호를 VX VY GEN 블록(38) 및 ΔVU ΔVL GEN 블록(39)에 보낸다. VX VY GEN 블록(38) 및 ΔVU ΔVL GEN 블록(39)의 출력은 비교기 기준 전압 발생 블록, VCRFGEN 블록(40)에 전달된다. 기준 전압은 기준 전압 버스, RVBUS(42)를 통해 VOLTAGE REFERENCES(41)으로부터 VX VY GEN 블록(38) 및 ΔVU ΔVL GEN 블록(39)에 의해 선택된다.
센싱동작 동안, BINARY SEARCH READ SEQUENCER 블록(43)과 PROGRAM ERASE READ RESTORE SEQUENCER 블록(26)은 DATA, ADDR＆ CNTRL SYSTEM INTERFACE 블록(10)으로부터 CLCK 라인(15)상의 클록신호에 의해 동기화되는 BSRED 기술을 제어 및 순차화한다. BINARY SEARCH READ SEQUENCER 블록(43)은 양방향 버스, DATABUS[0-3](44)상에 적절한 데이터 라인을 강제한다.
VCRFGEN 블록(40)은 PROGRAM ERASE READ RESTORE SEQUENCER 블록(26)으로부터 제어라인, PHSSEL 라인(46)을, STPDIR 랫치(52)로부터 제어라인, STPDIR 라인(47)을 수신한다. STPDIR 랫치(52)는 출력라인 VCMPO(49) 및 전달 게이트 GATEA(50)에 의해 CMP 비교기(35)의 출력단자에 연결된다. DATABUS[0-3]버스(40)의 입력신호에 기초하여, VX VY GEN 블록(38) 및 ΔVU ΔVL GEN 블록(39)은 VCRFGEN 블록(40)에 적절한 전압을 발생시킨다. 다음의 표 1은 PHSSEL 라인(46) 및 STPDIR 라인(47)에 기초하여, 센싱 동안 출력 VCRF 라인(45)상의 VCRFGEN 블록(40)으로부터의 출력전압을 나타낸다. VCRF 라인(45)은 CMP 비교기(35)의 반전입력에 연결된다.
PHSSEL STPDIR VCRF에서의 전압
로우 무조건 VX
하이 로우 VX + ΔVL
하이 하이 VX - ΔVU
도 6은 기준 전압 VR0 내지 VR16를 나타내고; 이것들은 PRGRDB 버스(37) 및 DATABUS[0-3] 버스(44)의 제어신호하에서 VX VY GEN 블록(38)에 의해 출력으로서 발생되고, 교대로 시퀀서(26 및 43)에 의해 제어된다. 센싱 동안, VX VY GEN 블록(38)으로부터 출력하는 전압은 VX=VRI 및 VY=VRI이고, 여기서 I는 0 내지 16 사이의 정수이고, DATABUS[0-3] 버스(44)상의 데이터 라인에 의해 결정된다. 센싱 동안, EH 6에 도시된 바와 같이, ΔVU ΔVL GEN 블록(39)은 출력전압 ΔVU 및 ΔVL을 발생시키고, 여기서 ΔVL=VMRLI 및 ΔVU=VMRU(I-1)이고 I는 0 내지 15이다.
DATA[0-3] LATCH 블록(48)은 BSERD 기술을 통해 센싱되는 바와 같이 각각의 메모리 셀(20)로부터 4비트를 저장하는 4 랫치를 갖는다. CMP 비교기(35)는 VMEM 입력라인(31)과 VCRF 입력라인(45)에서의 전압을 비교하며 VCMPO 출력라인(49)상에 논리 하이 또는 논리 로우 신호를 발생시킨다. VCMPO 출력라인(49)은 VMEM 입력라인(31)상의 전압이 VCRF 입력라인(45)상의 전압 보다 낮을 때 논리 로우 신호로 구동된다.
전달 스위치, GATEA(50) 외에, VCMPO 출력라인(49)은 전달 스위치, GATEB(51)의 입력에 연결된다. GATEA(50)의 출력라인은 STPDIR 랫치(52)의 입력라인에 연결한다. GATEB(51)의 출력라인은 RES LATCH 랫치(53)의 입력에 연결된다. PROGRAM ERASEREAD RESTORE SEQUENCER 블록(26)으로부터의 PHSSEL 라인(46)은 스위치, GATEA(50) 및 GATEB(51)의 동작을 제어한다. PHSSEL 라인(46)이 하이일 때, CMP 비교기(35)로부터의 VCMPO 출력라인(49)은 스위치 GATEB(51)를 통해 RES LATCH 랫치(53)의 입력에 연결된다. PHSSEL 라인(46)이 로우일 때, VCMPO 출력라인(49)은 GATEA(50)를 통해 STPDIR LATCH 랫치(52)의 입력에 연결된다.
PROGRAM ERASE READ RESTORE SEQUENCER 블록(26)으로부터의 RST 라인(54)은 STPDIR LATCH 랫치(52) 및 RES LATCH 랫치(53)에 연결된다. 두 랫치(52 및 53)는 RST 라인(54)이 논리 하이일 때 리셋트된다. RES LATCH 랫치(53)가 리셋트일 때, 랫치(53)의 출력라인, RES 라인(55)은 로우이다. STPDIR LATCH 랫치(52)로부터의 STPDIR 출력라인(47)은 랫치(52)로부터 반전신호를 운반한다. STPDIR LATCH 랫치(52)가 리셋트일 때, STPDIR 출력라인(47)은 하이이다. STPDIR 출력라인(47)은 고전압 스위치들인, HSVW(56), VCRFGEN 블록(40), 및 전달 스위치, GATED(57), GATEF(58) 및 GATEH(59)에 연결된다. STPDIR 출력라인(47)이 하이일 때, HSVW(56)는 고전압 발생기, HVGEN 블록(40)에 연결된 PRGHV 라인(24)상의 고전압 펄스를 MLLINE 라인(30)에 전달한다. STPDIR 출력라인(47)이 로우일 때, HSVW 스위치(56)는 MLLINE 라인(30)으로부터 PRGHV 라인(24)을 끊는다.
PROGRAM ERASE READ RESTORE SEQUENCER 블록(26)으로부터 HVCTRL 버스(23)가 강제로 프로그래밍 및 소거 모드로 설정될 때 HVGEN 블록(40)에 의해 고전압 펄스가 발생된다. 센싱 동안, 고전압 PRGHV 라인(24)은 부동이 되도록 허용되고 HVGEN 블록(40)은, HVCTRL 버스(23)가 센싱을 위해 설정되기 때문에, 임의의 고전압 펄스를 발생시키지 않는다. HVGEN 블록(40)은 또한 프로그래밍, 소거, 복구 및 잠재적으로 센싱, 동작모드 동안 HVOUT 버스(25)를 통해 고전압을 Y-DEC 블록(18), X-DEC 블록(17) 및 BLOCK-DEC 블록(19)에 공급한다.
Y-MUX 블록(32)은 Y-DEC 블록(18)의 제어하에 주소지정된 셀(20)의 적절한 비트(센스) 라인을 선택한다. REGISTERS ＆ADDRESS BUFFER 블록(60)은 BSERD 기술에 의해 결정되는 바와 같은 복구 조건 상태 플래그에 따라 복구되어야 할 메모리 셀의 어드레스를 저장한다. ADDRBUS 버스(16)에 연결된 REGISTERS ＆ ADDRESS BUFFER 블록(60)은 BFCTLBUS(61)를 통해 PROGRAM ERASE READ RESTORE SEQUENCER 블록(26)에 의해 제어된다.
GATED(57) 및 GATEE(62) 스위치는 논리 로우 신호로 셋트된 GROUND 라인(64)에 직렬로 연결된다. 이들 스위치(57 및 62)는 각각 STPDIR 출력라인(47) 및 RES 라인(55)상의 신호에 의해 제어된다. 마찬가지로, GATEF(58) 및 GATEG(63) 스위치는 논리하이로 설정된 POWER 라인(67)에 직렬로 연결된다. 이들 스위치(58 및 63)는 각각 STPDIR 출력라인(47) 및 RES 라인(55)에 의해 제어된다.
STPDIR 출력라인(47) 및 RES 라인(55)이 모두 하이일 때, 논리 로우 신호는 GATED(57) 및 GATEE(62) 스위치를 통해 FLGB 라인(65)에 전달된다. STPDIR 출력라인(47) 및 RES 라인(55)상의 신호의 임의의 조합으로, PULL UP LOAD 블록(66)이 FLGB 라인(65)상의 논리신호를 하이로 강제할 수 있게 하는 FLGB 라인(65)에 전달되지 않는다. STPDIR 출력라인(47) 및 RES 라인(55)이 모두 로우일 때, 논리 하이 신호는 GATEF(58) 및 GATEG(63) 스위치를 통해 FUGB 라인(68)에 전달된다. STPDIR 출력라인(47) 및 RES 라인(55)상의 신호의 임의의 조합으로, 논리 하이신호는 FUGB 라인(68)에 전달되지 않으며; PULL DOWNLOAD 블록(69)은 FUGB 라인(69)상의 전압을 로우로 강제한다. FLGB 라인(65) 및 FUGB 라인(68)은 PROGRAM ERASE READRESTORE SEQUENCER 블록(26)과 BINARY SEARCH READ SEQUENCER 블록(43)으로의 입력라인이다. PROGRAM ERASE READ RESTORESEQUENCER 블록(26)에 의해 발생되어 LCHDAT 라인(70)을 통해 전달된 데이터 래칭 펄스는 STPDIR 출력라인(47)이 로우일때 GATEH 스위치(59)를 통해 DATA[0-3] LATCH 블록(48)에 전달된다.
도 8은 구현된 BSERD 기술의 흐름도이다. BINARY SEARCH READ SEQUENCER 블록(43)과 PROGRAM ERASE READ RESTORESEQUENCER 블록(26)은 BSERD 기술을 구현하기 위해 필요한 제어회로를 포함한다. 이 회로의 디자인은 집적회로 설계분야의 당업자에게 명백하다.
도 9는 메모리 셀로부터 다중 레벨 디지털 데이터를 센싱하는 예를 나타낸다. 도 9의 화살표는 시간축상에서 도시된 바와같이, 각각의 이전 시점에서 CMP(35)의 출력조건에 응답하는 임의의 시점에서 CMP(35)에 VCRF 입력라인(45)에서의 기준전압 천이를 나타낸다.
도 10은 도 9에 도시되고 아래에서 설명되는 바와 같이, 메모리 셀(20)로부터 다중 레벨 디지털 데이터를 센싱하는 대표적인 타이밍도이다. 이전에 적절하게 프로그래밍된 선택된 셀(20)의 셀 VT는 도 9의 '셀 VT'로서 도시된 바와 같이 굵은점선의 수평라인으로 된 VMEM 라인(31)상에서 센싱된다. 시간 T0에서, BSERD 기술의 시작에서, RST 라인(54)은 STPDIR 및 RES 랫치(52 및 53)를 리셋팅시키기 위해 하이로 펄싱된다. 센싱을 위해 PRGRDB 버스(37)는 셋트되고, PHSSEL 라인(46)은 로우로 되고, HVCTRL 버스(23)는 셋트되며, RD 라인(28)은 하이이고, ADDRBUS 버스(16)는 센싱되는 선택된 메모리 셀의 어드레스를 포함한다. 라인(54)상에서의 리셋트 펄스 후, STPDIR 라인(47)은 로우로 되고 RES 라인(55)은 로우로 된다. FLGB 라인(65)은 하이이고 FUGB 라인(68)은 로우이다.
이제 "셋트 비트3" 사이클(도 6을 참조) 및 제 1 데이터 검출 서브사이클이 시작된다. DATABUS[0-3] 버스(44)의 최상위 유효비트, 비트3는 BINARY SEARCH READ SEQUENCER 블록(43)에 의해 강제로 하이로 된다. 비트 3이 강제로 하이로 됨으로써, DATABUS[0-3] 버스(44)상의 (0001)에서 VX VY GEN 블록(38)은 기준 전압 VR8를 시간 T1D에서 출력하며, ΔVU ΔVL GEN 블록(39)은 기준 전압 VMRL8 및 VMRL7를 출력한다. 이 시점에서 PHSSEL 라인(46)은 로우이기 때문에, VCRFGEN 블록(40)은 VCRF 입력라인(45)에 기준전압 VR8를 출력한다. 시간 T1D 바로 후에, CMP(35)는 VMEM 라인(31)이 VCRF 라인(45) 보다 높다는 것을 센싱하여 VCMPO 라인(49)상에 논리 하이를 발생시킨다. 로우인 PHSSEL 라인(46)으로, GATEA 스위치(50)는 VCMPO 라인(49)상의 논리 하이 신호를 STPDIR LATCH(52)의 입력라인에 전달한다. 랫치(52)는 셋트되어 STPDIR 라인(47)상에 논리 로우신호를 발생시킨다. STPDIR 라인(47)이 로우가 됨으로써, PROGRAM ERASE READ RESTORE SEQUENCER 블록(26)으로부터 LATCH 라인(70)상의 래칭 펄스는 GATEH 스위치(59)를 통해 DATA[0-3] LATCHES 블록(48)의 DATA3 랫치의 랫치 "1"에 전달한다. 이것은 데이터 검출 서브사이클의 종료를 나타낸다.
다음에, 제 1 복구 검출 서브사이클이 시작한다. PHSSEL 라인(46)은 하이로 설정된다. PHSSEL 라인(46)은 하이이고 STPDIR 라인(47)은 로우이기 때문에, VCRFGEN 블록(40)은 시간 T1R에서 VCRF 라인(45)에 전압(VR8+VMRL8)을 출력한다. CMP 비교기(35)는 VMEM 라인(31)상의 신호가 VCRF 라인(45)의 신호보다 여전히 높다는 것을 센싱하여 VCMPO 라인(49)에 논리 하이 신호를 발생시킨다. PHSSEL 라인(46)은 논리 하이이기 때문에, VCMPO 라인(49)상의 신호는 GATEB 스위치(51)를 통해 RESLATCH(53)에 전달하며 GATEA 스위치(50)를 통해 STPDIR LATCH(47)에 전달하지 않는다. 레벨은 RES LATCH(53)의 입력에서 하이이기 때문에, 출력 RES 라인(55)은 하이로 셋트된다. 이것은 제 1 복구 검출 서브사이클의 종료 및 '셋트 비트3' 사이클의 종료를 나타낸다.
BSERD 기술은 상기 단락에서 설명된 바와 같이 서브사이클 및 이벤트의 시퀀스를 수행하고, 셋트 비트2, 셋트 비트1 및 셋트 비트0를 순차로 수행한다. 도 9는 다양한 시점에 VCRF 라인(45)에서 설정된 기준 전압을 나타낸다. 도 10은 여러 이산시간에 VCMPO 라인(49), STPDIR 라인(47), RES 라인(55), FLGB 라인(65), FUGB 라인(68) 및 DATABUS[0-3] 버스(44)에 논리 전압을 출력한다. 데이터 검출 서브사이클중의 하나의 종료에서, VMEM 라인(31)상의 전압이 VCRF 라인(45)상의 전압보다 낮은 것을 의미하는, CMP 비교기(35)로부터의 VCMPO 라인(49)이 로우로 남아 있으면, STPDIR 라인(47)은 하이이다. 이것이 발생할 때, LCHDAT 라인(70)으로부터 어떠한 데이터 펄싱도 GATEH 스위치(59)를 통하지 않는다. DATA[0-3] LATCH 블록(48)의 적절한 데이터 랫치가 '0'로 리셋트되어 있다. 이 조건은 본 예에서 발생하지 않는다. 마찬가지로 임의의 복구 검출 서브사이클의 종료에서, STPDIR 라인(47) 및 RES 라인(55)은 하이로 되면, FLGB 라인(65)이 강제로 로우로 됨과 함께, 복구 로우 사이클 조건이 수립된다. 만일 임의의 복구 검출 서브사이클의 종료에서, STPDIR 라인(47) 및 RES 라인(55)이 로우로되면, FUGB 라인(68)이 강제로 하이로 됨과 함께, 복구 하이 사이클 조건이 수립된다.
데이터 검출 및 복구 검출 서브사이클의 완료시에, 프린지 검출 및 프린지 복구 검출 서브사이클은 BSERD 기술에 의해 수행된다. 종래의 기술에서 최종 '셋트 비트0' 사이클의 종료에서, DATABUS[0-3] 버스(44)상의 데이터는 (1111)이다. 프린지 검출 서브사이클의 시작에서, PROGRAM ERASE READ RESTORE SEQUENCER 블록(26)은 ΔVU ΔVL GEN 블록(39)의 출력에서의 기준전압 VMRU15, VMRL15과 VX VY GEN 블록(38)의 출력에서의 기준 전압 VR16을 선택하기 위해 DATABUS[0-3] 버스(44)상의 (1111)를 센싱한다. PHSSEL 라인(46)은 이 시점에서 로우이고, VCRFGEN 블록(40)은 시간 T5F에서 VCRF 라인(45)상에 기준 전압 VR16를 출력한다. CMP 비교기(35)는 VMEM 라인(31)이 VCRF 라인(45) 보다 낮은 것을 센싱하여 VCMPO 라인(49)상에 논리 로우를 출력한다. 로우인 PHSSEL 라인(46)으로, GAREA 스위치(50)는 VCMPO 라인(49)상의 로우 신호를 STPDIR LATCH(52)에 전달하고 랫치(52)는 STPDIR 라인(47)에 논리 하이 신호를 출력한다. 이것은 프린지 검출 서브사이클의 종료이다. 프린지 검출 서브사이클 동안 어떠한 랫칭 펄스도 LCHDAT 라인(70)상에서 발생하지 않는다.
다음에, 프린지 복구 서브사이클의 시작에서, PHSSEL 라인(46)은 하이로 설정된다. 하이인 STPDIR 라인(47)과 하이인 PHSSEL 라인(46)으로, 표 1에 의하여, VCRFGEN 블록(40)은 시간 T5R에서 VCRF 라인(45)상에 전압 VR16-VMRU15를 출력한다. CMP 비교기(35)는 VMEM 라인(31)상의 전압이 VCRF 라인(45)상의 전압보다 높다는 것을 센싱하여 VCMPO 라인(49)상에 논리 하이를 출력한다. PHSSEL 라인(46)은 하이이기 때문에, VCMPO 라인(49)상의 논리 하이는 GATEB 스위치(51)를 통해 RES LATCH(53)로 전달된다. 논리 하이 신호는 GATEA 스위치(50)를 통해 STPDIR LATCH(52)에 전달하지 않는다. 전압은 RES LATCH(53)의 입력에서 하이이기 때문에, RES 라인(55)은 하이로 설정된다. STPDIR 라인(47) = 하이 및 RES 라인(55) = 하이인 조건으로, 복구 로우 사이클 조건은 수립되어 FLGB 라인(65)은 강제로 로우로 된다. 이것은 프린지 복구 서브사이클의 종료이고 BSERD 기술의 종료이다. 만일 프린지 복구 서브사이클의 종료에서, BSERD 기술이 DATABUS[0-3] 버스(44)에서 (1111) 및 (0000)를 검출하지 않았다면, BSERD 센싱 기술은 종료된다.
BSERD 센싱 기술의 종료에서, 선택된 셀(20)에 저장된 VT 레벨에 고유하게 대응하는 N비트를 위한 2진 데이터 패턴은 DATA[0-3] LATCHES 블록(48)에서 랫칭되어 DATABUS[0-3] 버스(44), DATA,ADDR ＆ CNTRL SYSTEM INTERFACE 블록(10) 및 DATA 버스(11)를 통한 판독에 이용될 수 있다.
바람직한 실시예에서, 복구 검출 또는 프린지 복구 서브사이클의 끝에서 복구 사이클 조건을 야기시킬 수 있는, 복구 로우 및 복구 하이 조건이 있다. STPDIR 라인(47) = 하이 및 RES 라인(55) = 하이는 FLGB 라인(65)을 로우로 강제하는 복구로우 조건이다. STPDIR 라인(47) = 로우 및 RES 라인(55) = 로우는 FUGB 라인(68)을 하이로 강제하는 복구 하이 조건이다(도 7 및 도 8을 참조하라). 만일, BSERD 기술의 동작 동안 임의 시간에, PROGRAM ERASE READ RESTORE SEQUENCER 블록(26)DL 조건을 검출하면 FLGB 라인(65) 및 FUGB 라인(68)의 상태는 내부적으로 복구 사이클 상태 랫치에 저장된다. 복구 사이클 상태 랫치는 PROGRAM ERASE READ RESTORE SEQUENCER 블록(26)의 내부에 상주한다. 만일 BSERD 기술의 동작 동안 복구 사이클 조건이 설정된다면, 설정 완료시, PROGRAM ERASE READ RESTORE SEQUENCER 블록(26)은, REGISTERS ＆ ADDRESS BUFFER블록(60)에서, 복구 사이클 및 필요한 복구 사이클 유형을 필요로 하는 메모리 주소의 어드레스를 저장하는 동작을 개시시킨다.
복구 사이클을 필요로 하는 주소 및 필요한 복구 유형의 저장은 나중에 복구 사이클을 수행하는 유용성을 허용한다. 만일 복구 사이클 동작이 현재 메모리 주소상에서 즉시 수행된다면, 필요한 복구 사이클의 어드레스 및 유형은 REGISTERS ＆ADDRESS BUFFER 블록(60)에 저장되지 않는다. REGISTERS ＆ ADDRESS BUFFER 블록(60)은 복구 사이클 동작을 필요로 하는 다수의 주소에 대한 복구 사이클 정보를 저장할 수 있다. REGISTERS ＆ ADDRESS BUFFER 블록(60)은 별개 시스템 또는 동일 집적 회로에 상주할 수 있으며, 휘발성 또는 비휘발성 메모리로 이루어질 수 있다.
도 6 및 도 7은 한 메모리 셀로부터의 데이터 센싱을 나타낸다. 본 바람직한 실시예는 또한 셀의 페이지로부터의 데이터 센싱을 나타낸다. 도 7에서 Y-DRIVER 블록(33)은 페이지에 존재하는 셀의 수 J만큼 반복된다. 도 7의 Y-DRIVER 블록(33)의 경계를 가로지르는 라인은 CELL ARRAY 블록(21)에 대한 라인을 제외하곤, 모든 Y-DRIVER 블록(33)에 공통이다. FLGB 라인(65) 및 FUGB 라인(68)은 모든 Y-DRIVER 블록(33) 사이에 와이어드-OR 방식으로 연결된다.
도 11은 한 실시예에서, 페이지 모드 동작에 대한, Y-DRIVER 블록(33) 및 메모리 어레이의 더욱 상세한 구조를 나타낸다. 동일 구조는 셀의 페이지에서 프로그래밍 및 복구 사이클 동작 동안 그리고 셀의 소거 블록에서 소거 사이클 동안 사용된다. "J" Y-DRIVER 블록(33)이 도시되어 있다. 도 7에서 Y-DEC 블록(18)으로부터 YDECO 버스(34)는 각각의 Y-DRIVER 블록(33)내의 Y-MUX(32)를 통해, 액티브 페이지의 선택을 제어한다.
CELL ARRAY(21)로 표기된 개략적인 블록내에서 도 11에 도시된 회로 및 메모리 셀 어레이는 본 발명의 범위가 아니지만, 본 발명의 실시예가 임의의 메모리 셀 어레이를 인터페이스하는 법을 설명하기 위해 나타내었다.
도 11엔 "S" 페이지가 도시되어 있다. 또한 "K" 블록(83-84)이 도시되어 있다. 각각의 블록은 다수의 셀 행으로 이루어질 수 있다. 블록 선택 및 행 선택은 도 7에 도시된 바와 같이, 각각 BLOCK-DEC 및 X-DEC 블록(19 및 17)에 의해 수행된다. 각각의 블록(83-84)내의 BSU 서브블록(77) 및 BSL 서브블록(78)은 어레이의 각각의 블록(83-84)에 대해 비트(센스)(BL00 라인 71 내지 BLSJ 라인 72) 라인 또는 공통 라인(CL0 라인 75 내지 CL 라인 76)의 선택 또는 선택해제를 수행한다. BSU 서브블록(77) 및 BSL 서브블록(78)은 SLUK 라인(79) 및 SLLK 라인(80)에 의해 제어된다. 도 11에 도시된 바와 같은 BLOCK0 블록(83)을 위한 SLL0 라인(81), SLU0 라인(82) 및 CL0 라인(75)과 BLOCKK 블록(84)을 위한 SLLK 라인(80), SLUK 라인(79) 및 CLK 라인(76)은 도 7의 BLOCK-DEC 블록(19)에 의해 발생된다.
워드라인(WL00 라인 85 내지 WLKT 라인 86)은 모든 블록(83-84)내에서 적절한 행을 선택한다. 도 11에 블록 당 "T" 워드라인이 도시되어 있다. 이 워드라인은 도 7에 도시된 바와 같이 X-DEC 블록(17)에 의해 제어된다. 다수의 X-DEC 블록(17), BLOCK-DEC 블록(19) 및 Y-DEC 블록(18)이 사용된다. 간결을 위해, 각각에 대해서 하나만이 도 7에 도시되어 있다. 페이지 동작에서, 블록(83-84)이 선택되고, 이 블록내에서 행이 선택되고, 페이지가 이 행내에서 선택된다. 도 11에 도시된 굵은 선으로 된 셀(20)은 블록 0의 행 1의 페이지 1을 형성한다. 이 페이지 1은 비트(센스) BL10 라인(73) 내지 BL1J 라인(74), 워드 WL01 라인(87) 및 블록 선택 SLU0 라인(82), SLL0 라인(81) 및 CL0 라인(75)을 통해 선택된다. 소거 동작은 직접 선택된 블록(83)내의 모든 셀에 영향을 미친다. 프로그램 동작은 선택된 페이지의 셀에만 직접 영향을 미친다. 본 발명의 실시예는 임의의 비휘발성 메모리 셀 어레이에 인터페이스될 수 있다.
II. 미니-프로그래밍
미니-프로그래밍 동작 설명
미니-프로그래밍이라 칭하는 새로운 다중 레벨 프로그래밍 기술이 본 발명의 일부분으로서 본 단락에서 설명된다. 완전히소거된 상태의 셀에만 프로그래밍을 시작하는 종래의 프로그래밍 기술과는 상이하게, 미니-프로그래밍 기술은 유효 데이터를 포함하는 셀 및 완전한 소거를 필요로 하지 않는다. 종래 기술에서, 소거동작은 도 3a-3c에 도시된 바와 같은, 사용가능한 셀 VT 범위 VF의 한 끝에서 VLERASE로 레이블링된 선택된 소거 블록 또는 섹터의 모든 셀의 VT를 시프트시킨다. 소거 동작 후, 종래의 프로그래밍 기술은 메모리 셀의 부동 게이트를 포위하는 산화물을 통해 상당 량의 전하를 이동시키므로써 VLERASE 범위로부터 다른 레벨의 범위로 선택된 셀의 VT를 시프트시킨다.
종래기술과 대조적으로, 본 발명의 미니-프로그래밍 기술은 완전히 소거할 필요없이 소량의 전하만을 이동시킬 뿐이다. 각각의 선택된 셀 VT은 셀의 최초 VT 레벨의 한계내에서만 그리고 단지 소량만을 시프트시킨다. 단지 소량의 전하만이 새로운 미니-프로그래밍 기술에 의해 이동되기 때문에, 종래 프로그래밍 기술에 의해 야기된 셀 P/E 사이클링 지속시간에 대한 유해한 효과가 방지된다. 또한, 이전에 정해진 드리프팅을 보정하는데 필요한 전하량만이 이동된다. 미니-프로그래밍 기술은 종래기술에서 수행되는 바와 같이 소거 조건으로부터의 프로그래밍보다 시간이 덜 걸린다. 추가하여, 미니-프로그램은 선택된 셀 VT에 약간 영향을 미치기 때문에, 기타 선택되지 않은 셀에 대한 최종 프로그램 교란 영향은 무시할수 있다. 미니-프로그래밍 동작은 소거의 반대방향으로 레벨의 VL 범위내에서 소량의 VT를 시프트시킬 수 있으므로 신뢰할 수 있는 다중 레벨 데이터 저장을 가능케 하기 위해 복구 동작 동안 소망하는 VT 복구에 필요한 기능중의 하나를 수행한다.
미니-프로그래밍 기술은 각각의 셀의 VT가 VL 범위의 소망하는 대역에 저장된 것을 판독 및 검증하기 위해, 다중 레벨 디지털 센싱 섹션에서 이전에 설명된 곳과 마찬가지로, 본 발명의 대역 센싱 성능을 이용한다. 이것은 적절한 마진 가드 대역이 VL 범위의 양 끝에서 모호한 센싱을 방지하는 것을 보장한다. 이것은 미니-프로그래밍 검증 동작 동안 새로운 다수의 기준전압에 의해 달성된다.
본 발명의 미니-프로그래밍 기술은 VRI+VMPLI 및 VR(I+1)-VMPUI에서 두 개의 새로운 추가 기준전압을 갖는다. VRI 및 VR(I+1)와 결합하여 이들 기준전압은 도 12에 도시된 바와 같이, 각각의 VLI 레벨 내의 두 개의 상부 및 하부 미니-프로그래밍 마진 가드 대역인 VMPLI 및 VMPUI를 정의한다. 각각의 VLI 레벨 내의 VMPLI 및 VMPUI 대역은 최종 VT 분포가 미니-프로그래밍 후 VL 범위 보다 좁은 소망하는 대역내에서 최적화되도록 선택된다. 이러한 최적화는 서로 동일하지 않아야 할 VMPLI 및 VMPUI를 필요로 하고 메모리 셀 어레이 처리 기술에 의해 지시된 임의 대역 값 및 VLI 레벨의 각각에 대한 상이한 대역값을 필요로 할 수 있다. 대안으로, VLI 레벨의 각각의 VMPLI 및 VMPUI는 동일값일 수 있다. 본 발명은 다양한 범위의 메모리 셀 어레이 처리 기술을 위해 최적화를 수용하도록 적응될 수 있다.
본 발명의 검증기술은 셀 VT가 소망하는 VT 대역을 오버슈팅하는 것을 방지하기 위해 통계적인 처리 제어에 의존하며 단지 단일 값에 대한 셀 VT만을 검증하는 이전의 기술과 대비한다. VT 오버슈팅은 임의 프로그래밍 동작 동안 가능하며, 상기한 로그 셀 영향에 기인하여 발생할 수 있다. 이 영향은 메모리 셀의 부동 게이트를 포위하는 산화물에 포획된 전하에 의해 또는 기타 처리-유도된 결함에 의해 야기된다.
미니-프로그래밍 기술은 게이트 산화물을 통해 소량의 전하만을 이동시키므로써 로그 셀을 생성할 가능성 및 전하 포획을 최소화한다. 미니-프로그래밍 검증 동작은 VT가 가드 대역중의 하나로 너무 많이 시프팅되었는 지를 검증하므로써 미니-소거 동작(아래에서 설명되는)이 그 레벨 범위내에서 소망하는 VT를 재수립하는데 사용될 수 있게 한다. VT 오버슈팅에 대한 이 복구 기능은 완전한 소거 및 재프로그램 동작을 먼저 완료하지 않고는 종래기술에서 존재하지 않는다. 본 발명의 복구방법을 이용하여, VT 오버슈팅 복구 동안 완전 소거 및 재프로그래밍이 방지되고 칩의 P/E 지속 수명이 보존된다.
미니-프로그래밍 방법론
미니-프로그래밍 기술은 동일 프로그래밍 페이지에서 연결된 다수의 셀을 고려하므로써 최선으로 설명된다. 실제 다중 레벨 메모리 시스템은 프로그래밍 시간을 감소시키기 위해 페이지 모드 구조를 이용하므로써 다수 셀이 동시에 프로그래밍된다. 칩 전체가 아니라면, 페이지 내부에서 적어도 모든 셀의 동작을 포함하는 것과, 임의 형태의 프로그래밍에 대한 모든 가능한 분기를 준수할 것이 필요하다.
도 12는 상이한 두 시간 TRSER 및 TRSEP에서, 동일 레벨 VLI에 있는 메모리의 복수개의 셀의 VT 분포를 나타낸다. 이 예에서, 한 VT 분포는 시간 TRSER에서 본 발명의 상기 BSERD 기술을 이용하여 셀이 판독된 후의 조건을 나타낸다. BSERD 기술은 VMRLI 가드 대역내의 A 및 B에서 VT 값을 갖는 두 개 셀을 검출한다. 복구 조건 플래그는 복구동작이 필요함을 지시하기 위해 설정된다. BSERD 기술도 미니-소거에 대한 필요없이 복구동작이 달성될 수 있음을 결정하는데, 이는 어떠한 셀도 VMRLI 가드 대역내에서 검출되지 않으며 복구 하이 조건 플래그가 이 페이지 어드레스를 위해 설정되어 남아 있기 때문이다.
본 발명의 한 실시예에서, 칩은 미니-소거를 하지 않고 복구동작을 위해 이미 플래그로 된 셀의 페이지의 VT를 복구하기 위해 후에 미니-프로그래밍 동작을 용이하게 수행한다. 먼저, 셀은 각각의 판독 셀에 저장된 VT에 대응하는 N개의 2진 비트를 래칭시키기 위해 복구 검출 서브사이클 없이 데이터 검출 서브사이클만을 이용하여 단순화된 BSERD 기술에 의해 판독된다.
본 발명의 대안 실시예에서, 만일 미니-프로그래밍 동작이 정규의 전체 BSERD 판독 바로 후에 수행된다면, 제 1 단순화된 BSERD 단계는 생략되는데, 이는 N개 2진 비트가 이미 전체 BSERD 기술에 의해 래칭되기 때문이다. 다음에 셀의 VT는 새로운 하부 미니-프로그래밍 마진 기준전압 VRI+VMPLI과 비교(검증)되는데, 여기서 I는 래칭된 N개의 2진 비트에 의해 표현된 레벨에 고유하게 대응한다. 이러한 검증 센싱은 BSERD 동안 판독 센싱과는 상이한데, 이는 검증이 셀에 저장된 VT에 대응하는 이전에 래칭된 N개 2진 비트의 상태를 변경시키지 않기 때문이다. 그러므로, VRI+VMPLI 이하인 VT로 검증된 임의의 셀은 값 VT 및 VRI+VMPLI에 의해 정의된 하부 미니-프로그래밍 마진 가드 대역범위, VMPLI에 속한다.
다음에, 적절한 전압 및 지속시간의 미니-프로그래밍 펄스는 선택된 페이지내에서, 이전의 검증 스텝에 의해 하부 VMPLI 가드 대역내에서 VT를 갖도록 이미 결정된 셀에만 선택적으로 인가된다. VMPLI 가드 대역을 넘는 VT를 갖는 셀은 미니-프로그래밍 펄스로부터 배제된다. 미니-프로그래밍 펄스 후에, 또다른 검증 동작이 실행된다. 만일 임의의 셀이 하부 VMPLI 가드 대역내에서 검증되면, 또다른 미니-프로그래밍 펄스가 VMPLI 가드 대역에 속하는 셀에만 인가된다. 검증/미니 프로그래밍펄스 시퀀스는 페이지내의 모든 셀이 VMPLI 가드 대역 위의 그들의 VT를 갖는 것을 검증할 때 또는 미니-프로그래밍 펄스 소정 최대 횟수가 인가되어 시스템 에러 플래그가 설정될 때까지, 도 12에 도시된 바와 같이, 시간 TRESP까지 반복된다. 최종 셀 분포는 이제 TRESP에서 도 12에 도시된 바와 같은 제 2 분포에서와 같이 나타난다.
이 예에서, 복구동작은 하부 판독 마진 가드 대역 VMPLI 내에서 이미 발견된, 도 12의 셀 A 및 B와 같은 셀에 의해 최초 에트리거링된다. VMPLI 내에서 VT를 갖는 셀도 미니-프로그래밍되어, 결과적으로는 VMPLI 내에서 최초에 플래그된 셀을 보정하는 외에 전체 페이지에 대해 더욱 조밀한 VT가 된다. 최종 조밀한 페이지-폭 VT 분포는 이 페이지에서 미래의 복구 동작을 위한 필요를 제거시킨다.
VT 오버슈트 조건을 검출하기 위해, 추가 검증 단계가 상기 검증/미니-프로그래밍 펄스 시퀀스 후에 수행된다. 대안으로, 추가 검증 단계는 각각의 미니-프로그래밍 펄스 후 수행될 수 있지만, 달성하기 위해 더 이상 긴 시간을 필요로 하지 않는다. 이 추가 단계는 선택된 미니-프로그래밍된 페이지의 모든 셀의 VT를 제 2 새로운 미니-프로그래밍 상부 마진 기준전압, VR(I+1)-VMPUI에 대해 검증하며, 여기서 I는 또다시 래칭된 N개 2진 비트에 의해 표현된 동일 레벨에 고유하게 대응한다. 이제 VR(I+1)-VMPUI 위의 VT로 검증된 모든 셀은 값 VR(I+1) 및 VR(I+1)-VMPUI에 의해 정의된 상부 미니-프로그래밍 마진 가드 대역 범위 VMPUI에 속한다. VT 오버슈트 시스템 조건 플래그는 임의의 셀 VT가 VMPUI 가드 대역 범위내에서 검출된다면 설정된다. 후에 복구동작은 VT 오버슈트 시스템 조건 플래그가 설정되었는지의 여부를 검사하며 VT 오버슈트 복구 동작이 필요한지의 여부를 결정한다. VT 오버슈트 복구는 아래에서 더욱 상세히 설명되며, 본 발명의 미니-소거 단락에서 설명된 미니-소거 동작을 포함하는 동작의 시퀀스이다.
다중 레벨 메모리 미니-프로그래밍 시스템
도 7은 BSERD 센싱 기술에 따라 이미 설명된 본 발명의 바람직한 실시예의 블록도이다. 미니-프로그래밍 검증 센싱 동작은 PROGRAM ERASE READ RESTORE SEQUENCE 블록(26)이, 기준 전압 버스 RVBUS(42)로부터 VMRLI 및 VMRU(I-1) 전압 대신에, VMPUI 및VMPLI 전압을 발생시키도록 PRGRDB 버스(37)를 통해 ΔVU ΔVL GEN 블록(39)에 지시한다는 점에서 판독 센싱 동작과는 상이하다. 또한 VX VY GEN 블록(38)은 VR 및 VR(I+1) 전압을 발생시키도록 지시되고, 여기서 I는 이전의 BSERD 스텝 동안 각각의 Y-DRIVER(33)내에서 DATA[0-3] LATCHES 블록(48)에서 이미 래칭된 N개 2진 비트에 의해 표현된 레벨에 대응한다.
검증 동작 시퀀스 후, 각각의 Y-DRIVER(33)내의 STPDIR LATCH(52) 및 RES LATCH(53)가 설정되어 만일 셀 VT가 VMPLI 가드 대역내에 속하는 것으로 검증된다면 STPDIR 라인(47)은 하이이다. STPDIR 라인(47)상의 신호가 하이이면 PRGHV 라인(24)으로부터 MLLINE 라인(30)으로 고전압 프로그래밍 펄스를 전달하는 고전압 HVSW 스위치(56)를 턴온시킨다. 각각의 Y-DRIVER(33)내의 Y-MUX 멀티플렉서(32)는 Y-DEC 디코더(18)에 의해 선택된 바와 같이 프로그래밍되는 CELL ARRAY(21)의 선택된 페이지의 적절한 셀(20)에 고전압 펄스를 전달한다. STPDIR 라인(47)은 만일 셀 VT가 VVMPLI 가드 대역 범위외인 것으로 검증된다면 로우이다. STPDIR 라인(47)상의 로우신호는 고전압 HVSW 스위치(56)를 턴오프시킨다. 이것은 MLLINE 라인(30)으로부터 고전압 프로그래밍 펄스를 분리시킨다.
만일 임의의 셀 VT가 상부 VMPUI 가드 대역 범위내인 것으로 검증된다면, VT 오버슈트 조건 플래그는 PROGRAM ERASE READ RESTORE SEQUENCE 블록(26)내에서 설정된다. 어드레스 주소 및 대응하는 VT 오버슈트 조건 플래그는 REGISTERS ＆ ADDRESS BUFFER 블록(60)에 저장된다. 각각의 시간에 검증/미니-프로그래밍 펄스 시퀀스가 수행되고, 카운터는 PROGRAM ERASEREAD RESTORE SEQUENCE 블록(26)에서 증가된다. 이 카운터가 소정의 최대 횟수를 초과하면, 그 페이지를 위한 미니-프로그래밍은 정지되고 PROGRAM ERASE READ RESTORE SEQUENCE 블록(26)에서의 시스템 에러 플래그는 REGISTERS ＆ ADDRESS BUFFER 블록(60)에 어드레스와 함께 셋트된다.
III. 미니-소거
미니-소거 동작의 설명
미니-소거라 불리는 다중 레벨 소거 기술이 본 발명의 일부로서 본 단락에서 설명된다. 셀에 저장된 데이터를 붕괴시키는 종래의 소거 기술과는 다르게, 미니-소거 기술은 셀에 최초에 저장된 데이터를 손상시키지 않은채 남긴다. 종래기술에서, 소거 동작은 선택된 소거 블록의 모든 셀의 VT를 도 3a-3c에 도시된 바와 같이, 사용가능한 셀 VT의 범위 VF로 시프팅시키며, VLERASE로 표기된다. DL 소거는 기타 VL 레벨중의 하나로부터 선택된 셀의 VT를 메모리 셀의 부동 게이트를 포위하는 산화물을 통해 상당한 양의 전하를 이동시키므로서 VLERASE 범위내로 시프트시킨다.
대조적으로, 미니-소거는 단지 소량의 전하만을 이동시킨다. 미니-프로그래밍의 경우에서와 같이, 셀의 VT는 단지 소량만이 그 셀의 최초의 VL 레벨의 한계내에 시프트된다. 종래기술의 소거에 의해 야기된 P/E 사이클링 지속에 대한 유해한 효과는 미니-소거에 의해 방지된다. 단지 소량의 전하만이 이동된다. 또한, 이전에 결정된 VT 드리프팅을 보정하는데 필요한 전하량만이 이동된다. 미니-소거 동작은 종래기술에서 수행되는 바와 같은 완전 소거 조건에 대한 소거 보다 적은 시간을필요로 한다. 추가하여, 미니-소거는 선택된 셀의 VT에만 약간 영향을 미치며, 따라서 기타 선택되지 않은 셀에 대한 최종 소거 교란 영향은 무시할 수 있다. 미니-소거 동작은 프로그래밍의 반대방향으로 VL 레벨 범위내에서 소량의 VT를 시프트시킬 수 있고, 따라서 소망하는 복구가 신뢰성있는 다중 레벨 데이터 저장을 가능케하는데 필요한 기능중의 하나를 수행한다.
미니-소거 기술은 큰 소거 블록 사이즈와 연관된 문제를 해결하기 위해, 상기한 미니-프로그래밍 기술과 함께 작용한다. 동일 소거 블록내에 저장될 수 있는 다수의 셀은 프로그래밍 페이지내의 적은 수의 셀에 프로그래밍 펄스가 인가된 후 획득된 분포보다 소거 펄스후에 셀 VT의 더 넓은 분포로 되는 결과로 된다. 미니-소거 기술은 소거 블록내의 모든 셀에 대한 각각의 VLI 레벨 범위내에서 셀 VT 분포를 감소시키기 위해 미니-프로그램 및 미니-소거 동작의 결합을 이용한다.
미니-소거 동작은 VL 범위의 양단부에서 모호한 센싱을 방지하기 위해 각각의 셀의 VT가 적절한 마진 가드 대역을 보장하는 VL 범위의 소망하는 대역내로 시프팅된 것을 검증하기 위해, 다중 레벨 디지털 센싱 단락에서의 설명과 마찬가지로, 본발명의 대역 센싱 성능을 이용한다. 이것은 미니-소거 검증 동안 다수 기준전압에 의해 달성된다. VRI 및 VR(I+1)와 공동으로 VRI+VMPELI, VRI+VMELI, VR(I+1)-VMEUI인 3개의 기준전압은 도 13a 및 13b에 도시된 바와 같이, 각각의 VLI 레벨내에서 3개의 미니-소거 마진 가드 대역인 VMPELI, VMELI 및 VMEUI를 정의한다. VMPELI, VMELI 및 VMEUI는 VMPLI 및 VMPUI 미니-프로그래밍 마진 가드 대역, 또는 상기한 VMRLI 및 VMRUI 판독 마진 가드 대역 보다 크거나 크지 않을 수 있고, 같거나 같지 않을 수 있다. 각각의 VLI 레벨내의 VMPELI, VMELI 및 VMEUI 마진 가드 대역은 미니-소거 후 최종 VT 분포가 VL 범위 보다 좁은 소망하는 대역내에서 최적화되도록 선택된다.
이 최적화는 VMPELI, VMELI 및 VMEUI 대역이 서로가 동일하지 않을 것을 필요로 하며, 메모리 셀 어레이 처리 기술에 의해 정해진 임의의 대역값 또는 VLI 레벨의 각각에 대해 상이한 대역값을 필요로 할 수 있다. 대안으로, 각 레벨의 마진 가드 대역은 동일 값일 수 있다. 미니-소거는 다양한 메모리 처리기술의 최적화를 수용할 수 있을 정도의 충분한 융통성을 지닌다.
본 발명의 미니-소거 검증 기술은 단일 전압 기준 값에 대해서만 셀 VT를 검증하며 셀 VT가 소망하는 VT 대역을 오버슈팅하는 것을 방지하기 위해 통계적 처리제어에 의존하는 종래기술과 대비된다. VT 언더슈트(프로그래밍 동안 VT 오버슈트의 소거 아날로그)는 임의 소거 동작 동안의 확률이며, 메모리 셀의 부동 게이트를 포위하는 산화물에서 포획된 전자로부터의 로그 셀 영향 또는 기타 처리 유도된 결함에 의해 생길 수 있다. 또한, 미니-소거는 게이트 산화물을 통해 단지 소량의 전하만을 이동시키므로서 로그 셀을 생성할 가능성과 전하 포획을 최소화한다.
미니-소거 검증 동작은 만일 소거 블록내의 임의의 셀의 VT가 추가의 미니-소거를 정지시키거나 VMELI 가드 대역중의 하나로 시프트되었다면 미니-프로그래밍 기술이 상기 레벨내에서 소망하는 VT를 재수립할 수 있게 한다. VT 언더슈트를 위한 이 복구성능은 먼저 소거 및 재프로그래밍 동작이 완료되지 않고는 종래기술에서 존재하지 않는다. 본 발명의 복구동작을 이용하여, 완전한 소거 및 재프로그래밍 동작은 VT 언더슈트 복구 동안 방지되며 칩의 P/E 지속 수명은 향상된다.
소거 동안 셀 VT 시프트의 방향은 특정 실리콘 기술에 특정하다. 미니-소거는 소거 VT 시프트의 방향을 수용하며 다양한 메모리 기술에 적용될 수 있다. 간명을 위해, 미니-소거 동작은 소거동작이 셀 VT로 하여금 감소하게 하는 경우를 예시하기 위해 첨부 도면 및 예를 참조하여 설명된다. 셀 VT가 증가하는 반대의 경우에 소거는 당업자에 의해 유추될 수 있다. 따라서, 특정 실시예 및 방법은 소거 극성에 대해 특정한 메모리 셀 기술에 제한되어서는 안된다.
미니-소거 방법론
미니-소거 기술은 동일한 소거 블록에서 연결된 다수의 셀을 고려하여 가장 잘 설명된다. 실제적인 다중 레벨 메모리 시스템은 다수 셀이 동시에 소거되도록 셀 영역을 감소시키는 소거 블록 메모리 셀 구조를 사용해야 한다. 임의의 소거형태의 모든 가능한 분기를 관측하기 위해 전체 칩이 아니라면 상기와 같은 소거 영역내에서 적어도 모든 셀의 작용을 포함할 것이 필요하다.
도 13a 및 13b는 상이한 6개 시간인 TRESR, TRESPE1, TRESE1, TRESPE2, TRESE2, 및 TRESP에서 동일한 레벨 VLI에 있는 다수의 셀의 VT 분포를 나타낸다. 이 예에서, 시간 TRESP에서의 VT 분포는 셀이 이전에 설명된 BSERD 기술을 이용하여 판독된 후의 셀의 조건을 나타낸다. BSERD 기술은 VMRLI 가드 대역내에서 A 및 B에서 VT 값을 갖는 두 셀을 검출하며, VMRUI 가드 대역내에서 C 및 D에서 VT 값을 갖는 추가의 두 셀을 검출한다. 복구 조건 플래그는 복구동작이 필요함을 지시하기 위해 설정된다. BSERD 기술은 셀이 VMRUI 가드 대역내에서 검출되고 복구 로우 조건이 이 블록 어드레스에서 남아있기 때문에, 복구동작이 미니-소거로 달성될 수 있음을 결정한다.
미니-소거 기술의 한 예에서, 집적회로는 미니-프로그램 및 미니-소거를 포함하는 일련의 동작을 실행한다. 미니-프로그래밍 동작은 이전에 설명되었다. 미니-소거 기술은 미니-프로그램 동작의 두 유형을 이용한다. 한 유형은 상기한 미니-프로그래밍과 동일하다. 상기한 VMPLI 및 VMPUI 마진 가드 대역은 미니-소거 시퀀스의 끝에서 최종 VT 조정을 수행하는데 조력한다.
미니-프로그래밍 동작의 제 2 유형은 상이한 (선-소거) 프로그래밍 가드 대역 마진 VMPELI를 사용하는 것에 의해 상기 제 1 유형과 상이하다. VMPELI를 갖춘 미니-프로그래밍 동작은 각각의 미니-소거 동작 이전에 실행된다. 여러 미니-소거 동작은 미니-소거 동작의 소정 최대 횟수까지 수행될 수 있다. 미니-소거 기술의 한 실시예의 시퀀스 동작이 아래에서 설명된다.
한 실시예에서, 집적회로는 미니-소거에 의한 복구를 위해 이미 플래그된 셀의 소거 블록의 VT를 복구시키기 위해 얼마 후 미니-소거에 의한 복구를 실행한다. 미니-소거되어야 할 소거 블록내의 모든 셀은 소거 블록내의 모든 셀의 I 레벨의 각각에 대해 VMPELI 마진 가드 대역 위에 있도록 미니-프로그래밍된다. 이 선-소거 미니-프로그램은, 하부 가드 대역 검증값이 VRI+VMPLI 대신에 VRI+VMPELI로 설정되는 것과 함께 미니-프로그래밍 기술을 이용하여 블록내의 각각의 페이지에 대해 수행된다. 선-소거 미니-프로그램은 시간 TRESPE1에서 블록의 모든 페이지에 대해 먼저 완료된다. 각각의 블록내의 모든 셀에 대해 그리고 각각의 VLI 레벨내의 최종 셀 VT 분포의 예가 도 13a의 시간 TRESPE1에서 나타난다. 먼저 미니-프로그램 동작으로, 시간 TRESR에서 셀 A 및 B와 같은 VMPELI 대역내의 셀이 미니-소거 동작 동안 인접하는 VL 범위내로 시프팅될 수 있다. 이것은 데이터가 손실되는 결과가 될 수 있다. 선-소거 미니-프로그래밍은 소거 영역의 셀 VT가 VMPELI 대역 범위내에 있다면 발생할 수 있는 데이터 손실을 방지한다.
다음에, 미니-소거 펄스는 소거 블록의 모든 셀에 대해 인가된다. 미니-소거 펄스는 소거 블록의 모든 셀의 VT를 소거 방향(프로그래밍 방향과 반대방향)을 향하여 시프트시킨다. 미니-소거 검증 동작은 다음에 소거 블록의 셀 마다에 대해 차례로 수행되어 소거 블록의 제 1 페이지가 미니-소거 검증 동작에 대해 선택된다. 셀은 다음에 셀에 저장된 VT에 대응하는 N개 2진 비트를 래칭시키는 데이터 검출 서브사이클로만 단순화된 BSERD 기술에 의해 판독된다. 소거 블록의 선택된 페이지의 셀의 VT는 그후 새로운 하부 미니-소거 마진 기준 전압, VRI+VMELI에 대해 비교(검증)되고, 여기서 I는 래칭된 N개 2진 비트에 의해 표현된 레벨에 고유하게 대응한다.
이 검증 센싱은 상기 판독 센싱과 상이한데, 이는 검증 동작이 셀에 저장된 VT에 대응하는 이미 래칭된 N개 2진 비트의 상태를 변경시키지 않기 때문이다. 셀은 이제 값 VRI 및 VRI+VMELI에 의해 정의된 하부 미니-소거 가드 대역, VMELI 내에 놓인 VRI+VMELI 아래의 VRI로 검증된다. 제 1 페이지의 VMELI 가드 대역 내부에서 어떠한 셀도 검증되지 않는다면, 다음 페이지가 선택되어 마찬가지로 판독되어 검증된다. 만일 전체 소거 블록에서 VMELI 가드 대역내에서 어떠한 셀도 검증되지 않는다면, 다른 미니-소거 펄스가 소거 블록에 인가되고 상기 판독 및 검증 동작이 반복된다.
미니-소거 펄스의 소정 최대 횟수가 수행되고 최종 에러 플래그가 설정될 때 까지, 또는 시간 TRESE1에서 소거 블록 검증 동안 VMELI 가드 대역내에서 선택된 소거 블록의 임의의 페이지의 임의의 셀이 발견될 때 미니-소거 펄스/소거 블록 검증 단계가 종료된다. 시간 TRESE1에서 셀 VT 분포의 예는 도 13a에 나타나 있다. 반복된 미니-소거 펄스/소거 블록 검증 동작의 시퀀스는 작은 부분으로 소거 블록에서의 모든 셀의 VT를 동시에 조정하는데 사용되며, 이러한 방식으로 최초의 VLI 범위 보다좁은 대역내에서 모든 셀의 VT를 유지한다. 셀 VT 언더슈팅과 데이터 손실이 방지된다.
더욱 고속인 대안 실시예는 VMELI 가드 대역 검증 동작 없이 단일 미니-소거 펄스를 사용한다. 소거 블록내의 모든 셀의 소거 특성에 대한 엄격히 프로세스 제어는 데이터 손실을 방지하기 위해 의존한다. 도 13a는 소거 방향측에서, 셀 VT 분포의 끝에서 긴 테일을 도시한다. 이것은 소거 블록에서의 셀의 많은 셀에서 보다 미니-소거가 더욱 고속인 몇몇 셀에 기인한다. 소거 블록의 VT 분포는 그것이 임의의 데이터 손실 및 VT 언더슈트없이 할 수 있는 한 소거 방향으로 시프트되었다. 미니-소거를 최초에 트리거링시킨 셀(도 13a의 C 및 D에서 VT를 갖는)은 이제 도 13a에서 VDELE1로 도시된 바와 같은 양만큼 소망하는 방향으로 시프트되었다.
다음 검증 동작은 시간 TRESPE1에서 도 14a의 셀 E와 같은, 이전 선-소거 미니-프로그래밍 동작 동안 나타내어진 VT 오버슈트 작용을 임의의 셀에 대해 검사하며, 더 많은 미니-소거가 필요한지를 검사한다. 이러한 미니-소거 검증 동작은 소거 블록의 모든 셀에 대해 또다시 수행되며, 따라서 소거 블록의 제 1 페이지는 미니-소거 검증 동작에 대해 선택된다. 셀은 다음에, 셀에 저장된 VT에 대응하는 N개 2진 비트를 래칭시키기 위해 데이터 비트 검출 사이클만으로, 즉, 복구 검출 사이클 없이 단순화된 BSERD 기술에 의해 판독된다. 셀의 VT는 새로운 상부 미니-소거 마진 기준 전압, VR(I+1)-VMEUI에 대해 비교되고, 여기서 I는 래칭된 N개 2진 비트에 의해 표현된 레벨에 고유하게 대응한다.
이 검증 센싱 동작은 상기한 판독 센싱 동작과 상이한데, 이는 검증 동작이 셀에 저장된 VT에 대응하는 이미 래칭된 N개 2진 비트의 상태를 변경시키지 않기 때문이다. 그러므로, VR(I+1)-VMEUI 위의 VT로 검증된 임의의 셀은 이제 값 VR(I+1) 및 VR(I+1)-VMEUI에 의해 정의된 상부 미니-소거 가드 대역내에 속한다. 어떠한 셀도 제 1 페이지의 VMEUI 가드 대역내에서 검증되지 않는다면, 다음 페이지가 선택되어 마찬가지로 판독되어 증명된다. 만일 임의의 셀이 전체 소거 블록에서 VMEUI 가드 대역내에서 검증된다면, 선-소거 미니-프로그래밍/미니-소거/검증 동작의 상기 시퀀스는 이러한 시퀀스의 소정 최대 횟수가 수행되지 않았으면 소거 블록에 또다시 인가되어 최종적으로 에러 플래그는 설정된다.
검증 동안 임의의 셀이 VMEUI 가드 대역내에서 검출된다면, 이들 셀의 어드레스 주소는 도 13a의 C 및 D와 같은, 최초에 미니-소거를 트리거링한 셀의 이전에 저장된 어드레스 주소와 비교된다. 도 14a의 E에서와 같은 새로운 어드레스가 검출되면, VT 오버슈트 조건 플래그는 설정되어 페이지 어드레스가 저장된다. 도 13a 및 13b에 도시된 예는 상기 C 및 D에서의두 셀이 시간 TRESE1에서 VMEUI 가드 대역내에 여전히 존재하기 때문에 상기 시퀀스 중 두 개를 필요로 한다. 이 예에서, 제 2의 선-소거 미니-프로그래밍은 시간 TRESE2에서 양 VDELE2만큼 셀 C를 시프팅시키는 결과로 되는 제 2의 미니-소거 펄스 열이 뒤따르는 시간 TRESPE2에서 완료된다. 최종 셀 VT 분포는 도 13b에 도시되어 있다. 최종 미니-프로그래밍 동작은, 소거 블록내의 각 페이지가 교대로 미니-프로그래밍된 것을 제외하곤 미니-프로그래밍 단락에서 설명된 것과 동일 방식으로 수행된다. 최종 미니-프로그래밍 동작 동안, 임의 셀 VT가 상부 VMPUI 가드 대역 내에서 검출된다면 VT 오버슈트 시스템 조건 플래그는 설정되고 페이지 주소는 저장된다. 최종 미니-프로그래밍 동작은 시간 TRESP에서 도 13b에 도시된 바와 같이, VMPLI와 VMPUI 가드 대역 사이의 각각의 VL 레벨에 대한 전체 소거 블록의 셀 VT 분포를 복구한다.
VT 오버슈트 시스템 조건 플래그는 임의의 미니-프로그래밍 동작이 임의의 페이지상에서 시작되기 이전에 검사된다. 미니-프로그래밍되어야 할 페이지가 이와 같은 플래그 셋트를 만날 때마다, 미니-프로그래밍 펄스 시퀀스는 각각의 펄스로 정규로 증가하는 셀 보다 작은, 마이크로-프로그래밍이라 불리는 것을 형성하도록 변경된다. 검증/마이크로-프로그래밍 펄스 시퀀스가 완료된 후 선택된 페이지에서의 각가의 레벨내의 셀 VT 분포는 검증/미니-프로그래밍 펄스 시퀀스 이후 보다더욱 엄격해진다. 플래그된 페이지를 마이크로-프로그래밍하는 것은 미니-프로그래밍 보다 시간이 더 걸리지만 전체 시스템 성능은 최적화되는데, 이는 단지 필수 플래그된 페이지만이 마이크로-프로그래밍되기 때문이다.
대안 마이크로-프로그래밍 동작에서, 미니-프로그래밍 동안 사용된 VMPELI, VMPLI 및 VMPUI 가드 대역은 각각의 VL 범위내에서 최종 셀 VT 분포가 최적화되도록 VCPELI, VCPLI 및 VCPUI 가드 대역으로 대치된다(도 14a 및 14b 참조). 미니-프로그래밍 기술에서와 같이, 검증/마이크로-프로그래밍 펄스 시퀀스의 수가 소정 수를 초과한다면, 마이크로-프로그래밍은 정지되고 시스템 에러 플래그는 설정된다. VT 오버슈트 시스템 조건 플래그는 플래그된 페이지가 성공적으로 마이크로-프로그래밍된 후 재설정된다. 미니-소거 없이 복구 동안 VT 오버슈트 시스템 조건 플래그를 설정하는 것은 즉시 또는 나중에 편리한 시간에 그 소거 블록에 대해 단순히 미니-소거 동작을 개시시킨다. 마이크로-프로그래밍과 공동으로 사용되는 미니-소거 기술은 VT 오버슈트 복구 방법으로서의 역할을 한다.
다중 레벨 메모리 미니-소거 시스템
도 7의 PROGRAM ERASE READ RESTORE SEQUENCER 블록(26)과 함께 BINARY SEARCH READ SEQUENCER(43)는 미니-소거 동작을 수행하기 위해 이벤트에 대한 모든 필요한 제어 및 시퀀싱을 수행한다. 도 11은 셀 어레이(21)에 대한 특정 인터페이스를 나타낸다.
예를들어, BLOCK0 블록(83)이 미니-소거 동작을 위해 선택되는데 복구 로우 조건은 상기 소거 블록에서의 어드레스를 위해 이전에 설정되었다. 도 13a에서 시간 TRESR에서, PROGRAM ERASE READ RESTORE SEQUENCER 블록(26)은 복구 조건 플래그를 기초로 하여 미니-소거 동작을 시작한다. 도 11에 도시된 바와 같이, 페이지당 J개 셀, 페이지당 S개 행 및 블록당 T개 행이 있다. 따라서, 블록당 (S×T)개 페이지 및 블록당(S×T×J)개 셀이 있다. 도 13a의 예를 이용하여, 선-소거 미니-프로그램 동작은 먼저 BLOCK0 블록(83)의 모든 페이지에 대해 수행된다. BLOCK0 블록(83)의 각각의 페이지에 대해, 복구 검출 서브사이클 없이 단순화된 BSERD 기술은 선택된 페이지내의 모든 J개 셀에 대해 각각의 셀(20)로부터 데이터의 4 비트를 동시에 판독하기 위해 수행된다. 판독 동작이 완료된 후, 각각의 Y-DRIVER(33) 내부의 DATA[0-3] LATCHES 블록(48)은 선택된 페이지내의 J개 셀의 각각에 대해 셀 데이터당 개별 4 비트를 포함한다.
다음에, PRGRDB 버스(37)는 PROGRAM ERASE READ RESTORE SEQUENCER 블록(26)에 의해 설정된다. 각각의 Y-DRIVER(33)에 대한 DATA[0-3] LATCHES 블록(48)으로부터의 출력에 기초하여, 적절한 VRI 전압이 VY 출력으로서 발생되고 VR(I+1) 전압이 VX VYGEN 블록(38)으로부터의 VY 출력으로서 발생된다. ΔVU ΔVL GEN 블록(39)은 ΔVL 출력으로서 VMPELI를 발생한다. VCRFGEN 블록(40)은 모든 선-소거 미니-프로그래밍 동작 동안 VCRF 라인(45)상에서 전압(VRI+VMPELI)를 발생시킨다. 선-소거 미니-프로그래밍 동작은 미니-프로그램 펄싱의 반복된 시퀀스로 수행되며 선택된 페이지내의 모든 J 셀이 전압(VRI+VMPELI) 위의 전압 VT를 가질 때까지 동작을 검증한다. PROGRAM ERASE READ RESTORE SEQUENCER 블록(26) 및 BINARY SEARCH READ SEQUENCER 블록(43)은 그후 제 1 행 WL00 라인(85)의 모든 S개 페이지의 선-소거 미니-프로그래밍을 계속한다. 이것은 S개 페이지를 갖는 모든 T개 행이 전압(VRI+VMPELI) 위로 프로그래밍된 모든 셀 VT로 선-소거 미니-프로그래밍된다. 이것은 선택된 BLOCK0 블록(83)의 선-소거 미니-프로그래밍 동작을 완료한다. BLOCK0 블록(83)에 대한 셀 VT의 전형적인 분포가 시간 TRESPE1에서 도 13a에 도시되어 있다.
PRG-ERS 버스(22)는 선택된 메모리 블록 또는 섹터에서의 소거 동작을 허용하기 위해 BLOCK-DEC 블록(19), X-DEC 블록(17) 및 Y-DEC 블록(18)을 설정하도록 강제된다. 다음에, 미니-소거 펄스는 선택된 BLOCK0 블록(83)에서의 모든 셀(20)에 인가된다. 미니-소거 펄스는 HVGEN 블록(27)에 의해 발생되어 HVOUT 버스(25)를 통해 전달된다.
미니-소거 펄스의 인가 후, 검증 동작은 선택된 BLOCK0 블록(83)에서의 모든 셀(20)에 수행된다. 복구 검출 서브-사이클 없이 BSERD 기술은 각각의 Y-DRIVER(33)내의 DATA[0-3] LATCHES 블록(48)의 페이지의 각각의 셀(20)로부터 데이터의 4-비트를 래칭시킨다. 각각의 Y-DRIVER(33)내의 DATA[0-3] LATCHES 블록(48)으로부터의 출력에 기인하여, VX VY GEN 블록(38)은 VY 출력으로서 VR(I+1) 전압을 발생시키고 VX 출력으로서 VR 전압을 발생시킨다. ΔVX ΔVY GEN 블록(39)은 ΔVL 출력으로서 VMELI 전압을 발생시킨다.
모든 미니-소거 검증 동작 동안, VCRFGEN 블록(40)은 VCRF 라인(45)상에 전압(VRI+VMELI)를 출력하며, 이것은 각각의 Y-DRIVER(33)에 대해 DATA[0-3] LATCHES 블록(48)으로부터의 출력에 의해 고유하게 정의된다. PROGRAM ERASE READ RESTORE SEQUENCER 블록(26) 및 BINARY SEARCH READ SEQUENCER 블록(43)은 그후 선택된 BLOCK0 블록(83)의 모든 T행의 모든 S페이지에 대해 미니-소거 검증 동작을 수행한다. 미니-소거 검증은 각각의 Y-DRIVER(33)에 대해, VCRF 라인상의 전압(VRI+VMPELI)과 VMEM 라인(31)상의 전압을 비교한다. 미니-소거 검증 동작 동안 VMEM 라인(31)상의 전압이 VCRF 라인상의 전압 보다 낮다면, 조건 플래그는 PROGRAM ERASE READ RESTORE SEQUENCER 블록(26)에서 설정된다. 만일 조건 플래그가 설정되지 않았다면, 다른 미니-소거 펄스 및 미니-소거 검증 동작이 선택된 BLOCK0 블록(83)상에서 수행된다. 조건 플래그가 설정되거나 미니-소거 펄스 동작의 최대 계수에 도달될 때마다, PROGRAM ERASE READ RESTORE SEQUENCER 블록(26)은 미니-소거/검증 동작을 정지시킨다. 도 13a는 시간 TRESE1에서, 조건 플래그가 설정된 후의 셀 VT의 분포를 나타낸다.
오버슈트 셀 검증 동작은 다음에 선택된 BLOCK0 블록(83)의 모든 셀에 대해 수행된다. PROGRAM ERASE READ RESTORE SEQUENCER 블록(26)과 BINARY SEARCH READ SEQUENCER 블록(43)은 선택된 BLOCK0 블록(83)의 모든 T행의 모든 S페이지에 대해 오버슈트 셀 검증 동작을 수행한다. 전체 오버슈트 셀 검증 동작 동안, VCRF 라인(45)상의 전압은 각각의 Y-DRIVER(33)내의 DATA[0-3] LATCHES 블록(48)의 출력에 고유하게 의존하는 VR(I+1)-VMEUI로 설정된다. 각각의 페이지에 대해, 그리고 각각의 Y-DRIVER(33)에 대해 상기 오버슈트 검증은 만일 VMEM 라인(31)상의 전압이 VCRF 라인(45)상의 전압 보다 낮다면 다음 페이지로 계속된다. 선택된 페이지에 대한 임의의 시간에, VMEM 라인(31)상의 전압이 각각의 Y-DRIVER(33)에 대해 VCRF 라인(45)상의 전압 보다 높다면, 이들 셀(20)의 어드레스는 REGISTERS ＆ ADDRESS BUFFER 블록(60)에 저장된다.
조건부로 플래그로 된 셀 오버슈트의 어드레스는 미니-소거 조건부 플래그를 최초에 트리거링한 셀의 어드레스와 매칭된다. 만일 어드레스가 미스매칭되면, 오버슈트 조건부 플래그는 REGISTERS ＆ ADDRESS BUFFER 블록(60)에서의 페이지 어드레스와 함께 그 페이지를 위해 설정된다. 만일 어드레스가 매칭되면, 또다른 선-소거 미니-프로그래밍 동작이 수행된다. 도 13a 및 13b는 제 2의 선-소거 미니-프로그래밍 동작 이후에 시간 TRESE2에서 셀 VT의 분포를 나타낸다.
그후 다른 미니-소거 펄스가 인가되어 미니-소거 검증이 수행된다. 도 13b는 시간 TRESE2에서, 제 2의 선-소거 미니-프로그래밍 동작 이후의 셀 VT의 분포를 나타낸다. 만일 오버슈트 조건 플래그가 VMEUI 가드 대역 검증 후 셋트되지 않는다면, 선택된 BLOCK0 블록(83)에서의 모든 페이지의 최종 미니-프로그래밍 동작이 수행된다. 각각의 페이지를 위한 최종 미니-프로그래밍의 시작에서, PROGRAM ERASE READ RESTORE SEQUENCER 블록(26)은 REGISTERS ＆ ADDRESS BUFFER 블록(60)에서 그 페이지에 대한 오버슈트 조건 플래그 검사를 수행한다. 어떠한 플래그도 발견되지 않으면, 정규 미니-프로그래밍 동작이 수행된다. 시간 TRESP에서 도 13b는 최종 정규 미니-프로그래밍 동작이 수행된 후 셀 VT의 분포를 도시한다. 페이지에 대해 조건 플래그가 발견될 때마다, 마이크로-프로그래밍 동작이 그 페이지에서 수행된다. 다음의 1) 및 2)와 같은 것을 제외하곤 마이크로-프로그래밍 동작이 미니-프로그래밍 동작과 동일한 것이 바람직하다. 1) PROGRAM ERASE READ RESTORE SEQUENCER 블록(26)이 아날로그 전압 버스 RVBUS(42)로부터 VMPELI, VMPLI 및 VMPLI 전압 대신에 VCPELI, VCPUI 및 VCPLI 전압을 발생시키기 위해 PRGRDB 버스(37)를 통해 ΔVX ΔVY GEN 블록(39)를 지시하는 것, 및 2) PROGRAM ERASE READ RESTORE SEQUENCER 블록(26)이 셀(20)의 시프트가 미니-프로그래밍 동작 동안 더 작도록 미니-프로그래밍 펄스를 마이크로-프로그래밍 펄스로 변경시키기 위해 HVCTRL 버스(23)를 통해 HVGEN 블록(27)을 지시한다.
IV. 프로그래밍
프로그래밍 동작의 설명
상기 집적회로는 또한 새로운 다중 레벨 프로그래밍 기술로 동작한다. 이 프로그래밍 기술은 상기한 미니-프로그래밍 기술과는 상이하다. 이 프로그래밍은 미니-프로그래밍이 이전에 저장된 데이터를 변경시키지 않고 기존의 데이터를 복구하는 동안 새로운 데이터를 이미 소거된 페이지에 저장한다. 미니-프로그래밍 기술과 비교하여 볼 때, 이 프로그래밍 기술은 부동 게이트를 포위하는 산화물을 통해 더 많은 양의 전하를 이동시키며 더 많은 양의 셀 VT를 시프팅시킨다. 한 (프로그래밍) 방향으로만 셀 VT를 시프팅시키는 이전의 프로그래밍 기술과는 상이하게, 본 발명의 프로그래밍 기술은 프로그래밍 방향 및 소거 방향으로 셀 VT를 시프팅시킨다.
이와 같은 종래의 다중 레벨 메모리 프로그래밍은 매우 엄격한 셀 VT 분포를 필요로 한다. 프로그래밍 후 각각의 레벨내에서 매우 넓은 마진은 메모리 칩의 전체 수명에 대해 발생할 미래의 VT 드리프팅을 허용한다. 도 15a는 종래기술의 프로그래밍 바로 직후 시간 TP에서 PVI에서의 단일 마진 값을 이용하는 레벨내에서의 셀 VT의 엄격한 초기 분포의 예를 나타낸다. 또한 이 도면에는 VT 드리프팅이 초기의 엄격한 분포를 시간 TF에서 모호한 센싱 오류 포인트에 상당히 확대시키게 하는 긴 주기 이후의 분포가 도시되어 있다.
대조적으로, 본 발명은 상기 메모리가 가까운 미래시간(도 15b의 시간 TRESP에서 도시된 바와 같은)에 복구 동작을 실행할 수 있을 때까지 짧은 시간(시간 TP에서의 도 15b를 참조하라) 동안 신뢰성 있게 데이터를 저장하기 위해 초기 프로그래밍 단계로부터의 결과인 각각의 레벨내에서의 매우 넓은 셀 VT 분포의 사용을 허용한다. 추가하여, 본 발명의 셀 VT 복구 기술에 의해 설명되고 유지된 마진은 본 발명의 이용없이 프로그래밍 동안 필요한 마진만큼 넓지 않다. 종래기술에서 필요한 엄격한 프로그래밍 VT 분포는 프로그래밍 시간을 상당히 연장시키는데, 이는 다수의 검증/프로그램 펄스 시퀀스가 소망하는 기준전압에 성공적으로 검증하기 이전에 작은 증분으로 VT를 시프팅시키는데 필요하기 때문이다. 대부분의 시스템 응용에서, 더욱 긴 프로그래밍 시간은 외부 시스템의 관점에서 볼 때 매우 바람직하지 못하다. 반면에, 본 발명은 외부 시스템의 인식된 알고리즘으로 하여금 각각의 레벨내에서 넓은 셀 VT 분포를 이용할 수 있도록 하여 다중 레벨 저장을 위한 프로그래밍 시간을 단축시킨다.
본 발명의 한 실시예는 모든 레벨에 대해 셀 VT를 설정하는 최종 동작이 범위의 끝에서 모든 VLI 레벨중의 한 레벨에 대해 종래 기술에서 사용되는 바와 같이 소거 동작이 아닌 프로그래밍 동작이어야 할 것을 필요로 함에 의해 종래기술과는 상이하다.
이 발명은 프로그래밍 사이클을 두 부분으로 분할한다. 제 1 부분은 초기에 각 레벨에 대한 VR 기준값에 대해 단지 작은 마진을 셀에 신속히 저장한다. 작은 마진은 장기간의 VT 드리프팅이 데이터 손실을 야기시키기 이전에 임시로 데이터를 신뢰성 있게 저장하는데 적절하다. 제 1 부분은 외부 시스템의 관점에서 가능한한 짧도록 프로그래밍 시간을 최적화한다. 외부 시스템을 위한 전체 프로그래밍 시간은 제 1 부분 동안 데이터를 저장하는데 필요한 시간일 뿐이다. 제 1 부분은 게이트 산화물을 통한 대부분의 전하 이동과 셀의 VT 드리프팅을 수행한다.
제 2 부분은 상기한 미니-소거에 의한 복구와 동일하다. 데이터는 제 1 부분의 셀에 이미 저장되었기 때문에, 제 2 부분은 자동적으로 외부 시스템으로 수행될 수 있다. 제 2 부분은 외부 시스템에 의해 인식된 프로그래밍 주기가 종료된 후 및 이 주기 동안 메모리 칩이 유휴상태일 때 수행될 수 있다. 프로그래밍 사이클의 제 2 부분은 최적화된 시스템 동작 및 장기간의 신뢰성을 위해 필요한 VR 값에 대한 더 넓은 마진을 수립한다. 프로그래밍 사이클의 제 2 부분은 제 1 부분 보다더 기간을 갖는다.
본 발명의 한 실시예에서, 제 2 부분은 제 1 부분 바로 다음에 발생한다. 다른 실시예에서, 저속인 제 2 부분은 제 1 부분 바로 다음 시간까지 연장되며, 이러한 방식으로 외부 시스템에 의해 인식되는 프로그래밍 시간은 상당히 감소된다.
프로그램 동작의 제 1 부분은 다중 레벨 디지털 센싱 단락에서의 동작과 마찬가지로, 본 발명의 대역 센싱 성능을 이용한다. 각각의 셀의 VT는 소망하는 대역의 VL 범위의 양단부에서의 모호한 센싱을 방지하는 적절한 마진 가드 대역을 보장하기 위해 소망하는 대역의 VL 범위내로 시프팅되도록 검증된다. 프로그래밍 동안 사용된 다수 기준전압은 동작을 검증한다. 프로그램 기술의 제 1 부분은 도 15b에 도시된 바와 같은 각각의 VLI 레벨내에서 두 개의 새로운 하부 및 상부 프로그래밍 마진 가드 대역 VPLI 및 VPUI을 정의하는, VRI 및 VR(I+1)와 공동으로 VRI+VPLI 및 VR(I+1)-VPUI에서 기준전압을 사용한다. VPLI 및 VPUI는 상기한 VMRLI 및 VMRUI 판독 가드 대역, 또는 VMPLI 및 VMPUI 미니-프로그래밍 가드 대역, 또는 VMPELI 및 VMPEUI 미니-소거 가드 대역, 또는 VCEPLI 및 VCEPUI 미니-마이크로프로그래밍 가드 대역과 동일하거나 동일하지 않고, 크거나 크지 않다. 각각의 VLI 레벨내에서 VPLI 및 VPUI 가드 대역은 VL 범위 보다 좁은 소망하는 대역내에서 프로그래밍의 제 1 부분 이후의 최종 VT 분포가 최적화되도록 선택된다. 이 최적화는 메모리 셀 어레이 처리 기술에 의해 규정된 바와 같이, 각각의 I 레벨에 대한 상이한 대역값을 필요로 할 수 있으며, 서로에 대해 동일하지 않은 VPLI 및 VPUI 대역값을 필요로 할 수 있으며, 또는 임의의 대역값을 필요로 할 수 있다. 대안으로, 각 레벨의 대역은 동일 값일 수 있다. 프로그래밍 기술은 광범위하고 다양한 메모리 처리 기술을 위한 최적화를 충분히 수용할 수 있을 정도로 융통성이 있다.
본 발명의 검증 기술은 레벨당 단일 기준 전압에 대해서만 셀 VT를 검증하는 이전의 프로그래밍 기술과 대조적이다. 종래의 기술에서, 셀은 VT가 상기한 모호한 센싱 문제가 생성된 기준값 VR(I+1)에 근접하도록 프로그래밍될 수 있다. 레벨당 두 개의 추가 검증 기준 전압을 이용하여 최적화된 대역내에서 프로그래밍된 데이터를 검증하므로써, 본 발명은 종래기술로 발생할 수 있는 모호한 데이터 센싱 문제를 방지할 수 있다.
프로그래밍 방법론
먼저, 새로운 데이터는 프로그래밍되어 각각의 셀에 대해 2N VL 레벨중의 하나로 변환되어야 할 페이지에 래칭된다. 본 발명의 한 실시예에서, 집적회로는 프로그래밍 시퀀스의 제 1 부분을 실행한다. 셀의 새로운 하부 프로그래밍 마진 기준전압, VRI+VPLI에 대해 비교(검증)되고, 여기서 I는 래칭된 N개 2진 비트에 의해 표현된 레벨에 고유하게 대응한다. 이 검증 센싱 기술은 상기한 종래의 판독 및 검증 센싱과 상이하며 값 VR 및 VRI+VPLI에 의해 한정된 VPLI 가드 대역의 값이 허용될수 있었던 임의의 이전 값 보다 작다는 점에서 종래 기술과 상이하다. 본 발명은 1) 프로그래밍 시퀀스의 제 2 부분이 장기간의 VT 안정화를 위한 마진을 증가시키고, 2) 제 1 부분이, 인식가능한 VT 드리프팅이 발생하기 이전에 제 1 분이 완료된 후 수행되기 때문에 상기와 같은 작은 VPLI 프로그래밍 마진 가드 대역을 허용한다. 이 검증 센싱은 판독센싱 동작과 상이한데(상기한 BSERD 기술을 참조하라), 이는 검증이 셀에 저장되어야 할 VT에 대응하는 이전에 래칭된 N개 2진 비트의 상태를 변경시키지 않기 때문이다. 다음에, 적절한 전압 및 주기의 프로그램 펄스가 선택된 페이지의 선택된 셀에만 인가된다. 프로그래밍 펄스는 이전 검증 단계에 의해 VRI+VPLI 전압 아래의 VT를 갖도록 이전에 결정된 셀에만 선택적으로 인가된다. VRI+VPLI 전압 위의 VT를 갖는 셀은 프로그래밍으로부터 배제된다. 제 1 프로그래밍 펄스 후, 다른 검증 동작이 실행된다. 임의의 셀이 VRI+VPLI 아래인 것으로 검증된다면, 다른 프로그래밍 펄스가 또다시 VRI+VPLI 전압 아래의 VT를 셀에 선택적으로 인가된다.
프로그래밍 기술은 동일 페이지에 연결된 다수의 셀을 고려하여 가장 잘 설명된다. 도 16a 및 16b는 상이한 시간인 TP, TRESP1, TRESE1, TRESP2, TRESE2 및 TRESP에서, 동일 레벨인 VLI내에 있는 메모리의 다수의 셀의 VT 분포를 도시한다. 검증/프로그래밍 펄스 시퀀스는, 페이지내의 모든 셀이 VRI+VPLI 전압 위의 VT를 갖는 셀에 인가될 때 도 16a에 도시된 시간 TP까지 또는 인가된 펄스의 소정 최대 횟수까지 반복되며, 시스템 에러 플래그는 설정된다.
일단 제 1 페이지가 성공적으로 프로그래밍되면, 프로그래밍되어야 할 다음 소거된 페이지가 선택되고 프로시저는 최종 페이지까지 반복된다. 프로그래밍되어야 할 페이지는 이전에 소거된 블록 또는 섹터에 상주되어야만 한다. 제 1 부분 프로그래밍 동작이 수행되었던 각각의 소거 블록의 어드레스는 프로그래밍 동작의 제 2 부분이 나중에 수행될 수 있도록 저장된다. 상기 제 1 부분 프로그래밍 프로시저의 결론은 외부 시스템에 의해 인식된 프로그래밍 시간을 결정한다. 본 발명에 의해 다중 레벨 프로그래밍 시간이 상당히 감소되는데, 이는 프로그래밍의 이 부분에 의해 사용된 프로그래밍 펄스가 종래기술에서 필요한 바와 같은 엄격한 각각의 VL 레벨내에서 셀 VT 분포를 필요로 하지 않기 때문이다.
본 발명은 상기한 검증/프로그래밍 펄스 시퀀스 후에 추가의 검증 단계를 더한다. 대안으로, 새로운 검증 단계는 각각의 프로그래밍 펄스 후 행해질 수 있다. 물론, 이 변동은 더 많은 시간을 필요로 한다. 추가 단계는 제 2의 새로운 프로그래밍 마진 기준전압, VR(I+1)-VPUI에 대해 바로 프로그래밍된 선택된 페이지의 모든 셀의 VT를 검증하며, 여기서 I는 래칭된 N개 2진 비트에 의해 표현된 동일 레벨에 고유하게 대응한다(도 16a 참조). VR(I+1)-VPUI 위의 VT를 갖는 임의의 셀은 이제 오버-프로그래밍되고 시스템 에러 플래그가 셋트된다. 이 검증동작은 VL 범위 보다 좁은 대역내에서 설정된 검증을 프로그래밍된 셀의 VT가 전달하는 것을 보장하며, 상부 및 하부 프로그래밍 마진 VPLI 및 VPUI를 수립한다. 비트 프로그램이 VR(I+1) 전압 기준값에 지나치게 근접할 때 모호한 센싱 가능성이 방지된다. 대조적으로, 종래기술은 단지 작은 마진만을 초래한다.
상기한 제 1 부분 프로그래밍 펄스 후 편리한 시간에, 집적회로는 이미 프로그래밍된 모든 소거 블록에 순차적으로 미니-소거 동작으로 복구를 수행한다. 미니-소거 동작에 의한 복구 이전에 시간 TRESR에서 도 13a에 도시되고, 시간 TP에서 도 16a에 도시된 셀 VT 분포는 이들 동작에 의한 결과를 나타낸다.
따라서, 프로그래밍 시퀀스의 제 2 부분은 상기한 미니-소거 동작에 의한 복구에 의해 전체적으로 달성된다. 도 16a 및 16b는 이들 단계를 나타내며, 시간 TRESPE1, TRESE1, TRESPE2, TRESE2, 및 TRESP 후에 미니-소거 동작으로 복구하기 위한 도 13a 및 13b에 도시된 동일 단계에 대응한다. 전체 가드 대역 VMPLI 및 VMPUI는 프로그래밍의 제 1 부분에서 최소화된 가드 대역과 함께 저장된 셀 VT가 드리프팅할 시간을 가졌던 것보다 이전에 복구되었다. 최종 셀 VT 분포는 시간 TRESP에서 도 16b에 도시된 바와 같이 최종 분포에서 도시된 바와 같이 나타날 수 있다.
대안으로, 제 2 부분 프로그래밍 동작에 대해 이전에 플래그된 셀의 소거 블록의 VT를 복구하기 위해 나중에 프로그래밍 동작의 제 2 부분(미니-소거에 의한 복구)을 용이하게 실행한다.
다른 변형에서, 이전의 제 1 부분 프로그래밍 소거 블록에 대한 제 2 부분 프로그래밍은 제 1 부분 프로그래밍 단계에 바로 뒤이어 수행된다. 둘중 어느 경우에도, 제 1 부분 프로그래밍 동작은 모든 데이터가 이미 메모리 셀에 저장되어 있기 때문에 자동적으로 수행된다. 따라서, 자동적으로 수행된 본 발명의 제 2 부분 프로그래밍 시퀀스는 외부 시스템에 의해 인식된 프로그래밍 시간에 가산되지 않는다.
다중 레벨 메모리 프로그래밍 시스템
프로그래밍을 위한 바람직한 실시예가 BSERD 센싱 기술, 미니-프로그래밍 기술 및 미니-소거 기술에 따라 이미 설명되었다. 먼저, 외부 소스로부터의 데이터는 도 7의 DATA, ADDR ＆ CNTRL SYSTEM INTERFACE 블록(10)을 통해 각각의 Y-DRIVER(33)내에서 DATA[0-3] LATCHES 블록(48)에 로딩된다. 데이터 저장을 위한 어드레스 주소도 제공된다. 데이터는 이미 소거된 블록내로 프로그래밍된다. 프로그래밍의 제 1 부분은 상기한 미니-프로그래밍 기술과 매우 유사하다. 이 시간에서 PROGRAM ERASE READ RESTORE SEQUENCER 블록(26)은 PRGRDB(37) 기준 전압 버스 RVBUS(42)로부터 VMPUI 및 VMPLI 전압 대신에, VPUI 및 VPLI 기준 전압을 발생시키도록 RVBUS 버스(42)를 통해 ΔVU ΔVL GEN 블록(39)에 지시한다. VX VY GEN 블록(38)은 VRI 및 VR(I+1) 기준 전압을 발생시키도록 지시되고, 여기서 I는 각각의 Y-DRIVER(33)내에서 DATA[0-3] LATCHES 블록(48)에 래칭되고 이미 로딩된 N개 2진 비트에 의해 표현된 레벨에 대응한다. 프로그램/검증 및 오버슈트 검증 동작은 이니 설명된 미니-프로그래밍 기술에 사용된 것과 마찬가지이다. 프로그래밍의 기술의 제 2 부분은 상기한 미니-소거 기술과 정확히 동일하다.
V. 소 거
소거 동작 설명
집적회로는 또한 상기한 미니-소거 기술과 상이한 다중 레벨 소거 기술로 동작한다. 소거는 소거 블록 또는 섹터에 이미 저장된 데이터를 파괴하는 한편, 미니-소거는 이미 저장된 데이터를 변경하지 않고 기존 데이터를 복구한다. 또한, 소거는 부동 게이트를 포위하는 산화물을 통해 상당량의 전하를 이동시키며 미니-소거 동안 일어나는 시프트 보다 더 많은 양의 셀 VT를 시프트시킬 수 있다.
한(소거) 방향으로만 셀 VT를 시프트시키는 종래의 소거 기술과는 상이하게, 본 발명의 소거 기술은 프로그래밍 및 소거 방향으로 셀 VT를 시프트시킨다. 다중 레벨 메모리 저장장치를 위한 종래기술의 소거는 소거 블록의 모든 셀에 대해 광범위한 셀 VT 분포를 생성한다. 광범위하게 소거된 셀 VT 분포, VLERASE, 는 다중 레벨 저장을 위해 2N VL 레벨중의 하나를 위해 사용되어 왔다. 그러나, 본 소거 기술은 2N VL 레벨중의 하나로서 광범위한 소거된 셀 VT 분포를 사용하지 않는다. 모든 VL 범위는 최적화되어 VL0 범위는 동시에 VLERASE 범위를 오버래핑하는 경우에도 기타 범위중의 하나와 폭이 유사하다.
도 17a 내지 17c는 셀 다중 레벨 저장장치당 4 비트에 대해 소거 블록내에서의 모든 셀에 대해 셀 VT의 장기간 데이터 저장분포의 예를 나타낸다. 또한, 도 17a 내지 17c는 모두 동일한 메모리 처리 기술을 공유하며, 따라서 정확히 동일한 1) VF로 지시된 바와 같은, 프로그래밍 및 소거를 위해 유용한 셀 VT의 범위, 및 2) VLERASE 범위를 갖는다.
그러나, 이들 도면은 소거 기술의 유형이 서로 상이하며, 최종 VR 값, VL 범위 및 VM 범위가 상이하다. 도 17a는 VLERASE 범위가 종래 이용된 기술과 마찬가지로 VL0 레벨(VR0과 VR1 기준 전압 사이)에 대해 사용되는 예를 도시한다. 16 레벨이 도 17a에 도시되어 있다. 각각의 레벨은 VM에 의해 분리되고; 15 레벨은 VL 폭이고; 한 레벨은 VLERASE 폭이고; VLERASE >> VL; VF = VLERASE+15VM+15VL이다. 도 17b는 1) VL0 레벨에 대해 VLERASE 범위를 사용하지 않고, 대신에 2) 전체 VF 범위에 대해 실질적으로 동일한 VL 범위를 확대시키므로써, 전체 범위의 이용을 최적화하는 본 발명의 한 실시예를 나타낸다. 도 17b에 도시된 16 VL 레벨은 VM 및 VF = 16VL+15VM에 의해 분리된다. VF는 동일하기 때문에, VL+VM는 도 17a 보다 도 17b의 예에서 더욱 크다(따라서, 제조 및 제어하기가 용이하다). 도 17b에 도시된 예는 도 17a에 도시된 예 보다 뛰어나며, 고밀도 다중 레벨 데이터 저장을 가능하게 한다.
또다른 변형이 도 17c에 도시되어 있다. 전체 VF 범위에 대해 확산하는 도 17b의 VL 레벨과는 상이하게, 도 17c의 VL 레벨은 VLERASE 범위내로 오버래핑하지 않는다. 이것은 넓은 VL+VM 전압의 이점을 제공하지 않지만, 몇몇 기술에서 더욱 신뢰성 있는 데이터 센싱에 필요할 수 있다. 추가하여, 미니-소거 단락에서 이미 설명된 바와 같이, 집적회로의 소거 기술은 소거 VT 시프트의 한 방향을 수용한다. 본 발명은 메모리 어레이 처리를 위한 다양성과 다중 레벨 저장을 위한 센싱 회로를 허용한다.
이 소거 동작은 각각의 셀의 VT가 VL 범위의 소망하는 대역으로 시프팅된 것을 검증하기 위해, 다중 레벨 디지털 센싱 단락에서 설명된 바와 마찬가지로, 대역 센싱 성능을 이용한다. 이것은 VL 범위의 양단에서 모호한 센싱을 방지하기 위해 적절한 마진 가드 대역을 보장한다.
다수 기준전압은 소거 검증 동안 사용된다. 도 18a 및 18b에 도시된 바와 같이, VR0 및 VR1와 함께 VR0+VMEFL 및 VR1-VMEFU에서 기준전압은 VL0 레벨내에서 새로운 상부 및 하부 소거 마진 가드 대역 VMEFL 및 VMEFU를 정의한다. 소거 기준전압 VEA, VEB 및 프로그래밍 기준전압 VPEB, VPEF이 사용된다. 아래에서 설명되는 바와 같은, 기타 전압도 사용될 수 있다. VMEFL 및 VMEFU는 상기한 VMRLI 및 VMRUI 판독, 또는 VMPLI 및 VMPUI 미니-프로그래밍, 또는 VMPELI, VMELI 및 VMEUI 미니-소거, 또는 VCPELI, VCPLI 및 VCPUI 마이크로-프로그래밍, 또는 VPLI, VPUI 프로그래밍 가드 대역과 같거나 같지 않을 수 있고, 크거나 크지 않을 수 있다.
VL0 레벨내의 마진 가드 대역 VMEFL 및 VMEFU가 선택되어 소거 기술 이후 최종 VT 분포는 VL0 범위 보다 좁은 소망하는 대역내에서 최적화된다. 이 최적화는 서로 동일하지 않아야 할 VMEFL 및 VMEFU 가드 대역을 필요로 할 수 있다. 대안으로, 이들 대역은 동일 값일 수 있다.
이 기술은 다양한 메모리 처리 기술을 수용하도록 최적화된다. 검증 기술은 단일한 소거 기준 전압에 대해서만 셀 VT를 검증하는 종래기술과 대비된다. 종래기술에서, 셀은 VT가 상기 설명된 모호한 센싱 문제가 생성된 VR0 또는 VR1 기준값에 근접하도록 소거될 수 있다. 추가의 검증 기준전압을 이용하여 소거된 데이터가 최적화된 대역내에 있음을 검증하기 위해, 본 소거 기술은 모호한 데이터 센싱 문제를 방지한다.
소거 방법론
소거 기술은 동일한 소거 블록에서 연결된 다수의 셀을 고려하므로써 가장 잘 설명된다. 상기한 바와 같이, 실제적인 다중 레벨 메모리 시스템은 셀 영역을 감소시키기 위해 동시에 많은 셀을 소거하기 위한 소거 블록 메모리 셀 구조를 이용한다. 임의 소거 형태의 모든 분지를 관측하기 위해, 전체 칩이 아니라면 적어도 이러한 소거 블록내에서 모든 셀의 작용을 포함하는 것이 필요하다.
도 18a 및 18b는 7개의 상이한 시간, TPE, TE1, TEPE2, TE2, TEPEF, TEF 및 TP에서, 4 레벨 VL0 내지 VL3에 있는 메모리의 다수의 셀의 VT 분포를 나타낸다. 도 18a 및 18b는 도 17b의 예를 따른다. 본 예에서, VLERASE 범위는 4개의 VL 범위를 오버래핑한다. 그러나, 이 기술은 이 특정 예에 제한되는 것으로 여겨져서는 안된다.
시간 TPE에서 VT 분포는 소거 바로 이전의 셀의 조건을 나타낸다. 이 소거 방법은 미니-소거 방법과 많은 점에서 유사하며 여러 동일한 원리가 사용되기 때문에 덜 상세히 설명된다. 먼저, 선택된 섹터엔 소거 펄스가 주어진다. 섹터의 모든 셀은 그후 메모리 어레이 처리의 특성에 좌우되어 두 방법 중의 하나에 의해 검증된다. 제 1 방법은 모든 셀이 VEA 기준전압 아래에 있는 것을 검증하며, 제 2 방법은 모든 셀이 VR0+VMEFL 마진 기준전압 위에 있는 것을 검증한다. 후속하는 소거 펄스/검증 시퀀스는 모든 셀이 VEA 기준전압 아래에 있는 것을 검증할 때까지, 첫 번째 셀이 VMEFL 마진 기준전압내에 있는 것을 검증할 때까지 또는 시퀀스의 최대 수(에러 플래그)에 도달할 때까지 인가된다. 도 18a의 시간 TE1에서의 최종 셀 VT 분포가 도시되어 있다.
다음에, 소거된 셀 분포를 VR0+VMEFL 마진 기준전압을 향하여 엄격하게 시프트시키는 일련의 선-소거 미니-프로그래밍/미니-소거 단계가 수행된다. 이러한 선-소거 미니-프로그래밍/미니-소거 시퀀스의 수는 메모리를 구성하기 위해 프로세스에 좌우되며 기준 전압값의 적절한 선택에 의해 좌우된다.
도 18a 및 18b는 각각 시간 TEPE2/TE2 및 TEPEF/TEF에서 두 개의 선-소거 미니-프로그래밍/미니-소거 시퀀스를 나타낸다. 도 18a에 도시된 예에서, 제 1 선-소거 미니-프로그래밍 기준전압은 VPEB로 설정된다. VPEB에 의한 동작에서 미니-프로그래밍펄스/검증은 모든 셀이 VPEB 기준전압 위에 있음을 검증할 때까지 인가된다. 제 1의 선-소거 미니-프로그래밍 단계로부터의 결과인 셀 VT 분포는 시간 TEPE2에서 도시되어 있다. 다음에, 미니-소거 펄스/검증 동작은 모든 셀이 VEB 기준전압 아래에 있는 것을 검증할 때까지, 첫 번째 셀이 VMEFL 마진 기준전압내에 있는 것을 검증할 때까지 또는 시퀀스의 최대 수(에러 플래그)에 도달할 때까지 인가된다. VEB 기준전압은 이전의 VEA와 VR0+VMEFL 기준전압 사이에서 최적으로 선택된다. 최종 셀 분포는 도 18a-18b의 시간 TE2에서 도시되어 있다.
선-소거 미니-프로그래밍/미니-소거 단계가 또다시 반복된다. 다음에, 제 2의 선-소거 미니-프로그래밍 기준전압이 VPEF로 설정된다. VPEF 기준전압은 이전의 VPEB 및 VR0+VMEFL 기준전압 사이에서 최적으로 선택된다. VPEF 동작에서 미니-프로그래밍 펄스/검증은 모든 셀이 VPEF 기준전압 위에 있는 것을 검증할 때까지 인가된다. 이 제 2의 선-소거 미니-프로그래밍 단계로부터의 셀 VT 분포가 시간 TEPEF에서 도시되어 있다. 다음에, 미니-소거 펄스/검증 동작은 모든 셀이 VR1-VMEFU 가드 대역 기준전압 아래에 있는 것을 검증할 때까지, 첫 번째 셀이 VMEFL 마진 기준전압내에 있는 것을 검증할 때까지 또는 시퀀스의 최대 수(에러 플래그)에 도달할 때까지 인가된다.
이 시간은, 다른 미니-프로그래밍 단계를 적용하기 이전에, VR1-VMEFU 가드 대역 기준전압을 이용하여 검증하기 위한 시간이도록 미리 정해져 왔다. VMEFU 가드 대역내에서 어떠한 셀도 검증되지 않거나 소거 단계의 최대 수(에러 플래그)가 수행되었다면, 소거 동작이 완료된다. 대안으로, 추가의 선-소거 미니-프로그래밍/미니-소거 시퀀스는 셀이 이전 미니-소거 검증 단계의 끝에서 VR1-VMEFU 가드 대역 기준전압 위에 있어야 하는 것으로 검증되는 경우에만 다음 VPE 기준전압을 이용하여 최대 횟수까지 수행된다. 다음 VPE 기준전압은 이전의 VPE와 VR0+VMEFL 기준전압 사이에서 최적으로 선택된다. 제 2의 미니-소거 후 최종 셀 분포가 도 18b의 시간 TEF에서 도시되어 있으며, VR1-VMEFU 가드 대역 기준전압 아래에 있는 모든 셀을 검증하는 것이 도시되어 있다. 소거 동작이 완료되었다. 상기한 제 1 부분 프로그래밍 기술에 의해 획득된 폭과 마찬가지인 최종 셀 분포가, 도 18b의 시간 TEF에서 도시되어 있다. 소거 블록은 이제 VL0 레벨에 남아 있지 않은 셀을 프로그래밍하기 위해 준비되었다. 상기한 제 1 부분 프로그래밍 기술 후 셀 분포가, 도 18b에서 시간 TP에서 도시되어 있다.
다중 레벨 메모리 소거 시스템
소거 동작은 상기한 미니-소거 기술의 동작과 거의 동일하다. 예외는 PROGRAM ERASE READ RESTORE SEQUENCER 블록(26)이 ΔVU ΔVL GEN 블록(39)으로 하여금 PRGRDB 버스(37)를 통해 기준전압 버스 RVBUS(42)로부터 VMEUI 및 VMELI 전압 대신에, VMEFU 및 VMEFL 전압을 발생시키도록 지시한다는 것이다. VX VY GEN 블록(38)은 VR0 및 VR1 기준전압을 발생하도록 지시된다. VEA, VPEB, VEB, 및 VPEF 기준전압은 마찬가지 방식으로 발생되며, 상기한 최적화에 좌우되어 가장 근접한 VR1로서 참조된다. 또한, 미니-소거 단락에서 상기한 바와 같이, PRG-ERS 버스(22)는 선택된 메모리 블록 또는 섹터에서 소거 동작이 발생할 수 있도록 하기 위해 BLOCK-DEC 블록(19), X-DEC 블록(17), Y-DEC 블록(18)을 셋업시키도록 강제된다.
상기한 설명은 본 발명의 바람직한 실시예에 대한 완전한 설명이지만, 다양한 등가, 변형 및 대안이 이용될 수 있다. 본 발명은 상기한 실시예에 대해 적절한 수정을 가하므로써 동일하게 적용될 수 있음은 명백하다. 본 발명에 적용하는 메모리 기술은 다양하며 단지 전하의 저장에 한정되지 않는다. 본질적인 기타 기본 특성은 집적회로 메모리 셀에 저장될 수 있다. 예를들어, 반도체 채널위의 막내에서의 다융전체 분극화는 채널의 전도도를 조절시키며 강유전체 메모리의 기초를 형성한다. 분극화되는 양은 상이한 전도도가 획득될 수 있도록 강유전체 막 위의 컨덕터, 제어 게이트에 인가된 전압에 의해 제어될 수 있다. 기준전압은 제어 게이트 전압을 설정하기 위해 사용될 수 있다. 따라서, 본 발명은 전하 저장 메모리와 마찬가지로 강유전체 메모리에 적용될 수 있다.
그러므로, 상기 설명은 첨부된 특허청구범위의 경계에 의해 한정되는 본 발명의 범위를 제한하는 것으로 여겨져서는 안된다.

Claims (87)

  1. 디지털 정보에 대응하는 미리 선택된 범위의 전하량을 각각 저장하는 다수의 메모리 셀; 및
    상기 다수의 각 메모리 셀 각각에서 상기 전하량을 유지하고 상기 메모리 셀에 저장된 전하량이 미리선택된 범위에서 벗어날 때 메모리 셀에 대해 작동하는 유지 회로 수단을 포함하고,
    이에 따라, 각 메모리 셀 내의 디지털 정보의 손실을 막는 것을 특징으로 하는 집적 회로 메모리 시스템.
  2. 제 1항에 있어서,
    상기 메모리 셀은 비휘발성 메모리 셀을 포함하는 것을 특징으로 하는 집적 회로 메모리 시스템.
  3. 제 1항에 있어서,
    상기 유지 회로 수단은 상기 메모리 셀로부터 모든 전하를 실질적으로 처음에 제거하지 않고도 상기 각 메모리 셀 내의 상기 전하량을 조정하는 것을 특징으로 하는 집적 회로 메모리 시스템.
  4. 제 1항에 있어서,
    상기 유지 회로 수단은 상기 전하량을 조정하기 위해서 점차적으로 메모리 셀에 전하를 추가하거나 점차적으로 메모리 셀에서 전하를 빼내는 것을 특징으로 하는 집적 회로 메모리 시스템.
  5. 제 1항에 있어서,
    각 메모리 셀 내의 상기 디지털 정보는 다수의 비트를 포함하는 것을 특징으로 하는 집적 회로 메모리 시스템.
  6. 제 5항에 있어서,
    상기 다수의 비트 수는 적어도 3비트인 것을 특징으로 하는 집적 회로 메모리 시스템.
  7. 정보 비트에 대응하며 미리 선택된 범위를 각각 가지는 다수의 이산 상태 중 하나를 각각 저장하는 다수의 메모리 셀; 및
    상기 하나의 이산 상태에 대응하는 상기 정보 비트를 유지하기 위해서, 상기 하나의 이산 상태의 미리 선택된 범위를 벗어날 정도로 상기 메모리 셀이 드리프트되었을 때 상기 이산 상태를 복원하기 위한 수단을 포함하는 것을 특징으로 하는 집적 회로 메모리 시스템.
  8. 제 7항에 있어서,
    상기 하나의 이산 상태의 상기 미리선택된 범위의 상기 메모리 셀 드리프트를 감지하기 위한 수단을 추가로 포함하고, 상기 복원 수단은 상기 감지수단에 응답하는 것을 특징으로 하는 집적 회로 메모리 시스템.
  9. 제 8항에 있어서,
    상기 메모리 셀 드리프트는 상기 하나의 이산 상태의 상기 미리선택된 범위로부터 벗어나는 두 가지 가능한 방향을 가지고, 상기 감지 수단은 상기 메모리 셀 드리프트의 방향을 감지하고, 상기 복원 수단은 상기 감지 수단에 응답하여 상기 메모리 셀에 대해 작동하는 것을 특징으로 하는 집적 회로 메모리 시스템.
  10. N비트의 정보에 대응하면서 미리 선택된 범위를 각각 가지는 2N 이산 상태중의 하나를 저장할 수 있는 다수의 메모리 셀;
    2N 이상의 기준값을 생성하는 수단; 및
    상기 하나의 이산 상태를 감지하고 상기 기준값에 비교함으로써 상기 다수의 각 메모리 셀에서의 상기 하나의 이산 상태의 미리 선택된 범위를 벗어나는 드리프트를 결정하는 감지 수단을 포함하는 것을 특징으로 하는 집적 회로 메모리 시스템.
  11. 제 10항에 있어서,
    상기 하나의 이산 상태에 대응하는 정보가 상기 다수의 각 메모리 셀 각각에서 유지되도록 상기 감지 수단에 응답하여 상기 하나의 이산 상태의 상기 미리 결정된 범위로 상기 메모리 셀을 복원하기 위한 수단을 추가로 포함하는 것을 특징으로 하는 집적 회로 메모리 시스템
  12. 제 11항에 있어서,
    상기 기준값은 제 1 및 제 2 셋(set)을 포함하고, 상기 감지 수단은 상기 하나의 이산 상태를 결정하기 위해 상기 제 1 기준값 셋에 응답하고, 상기 복원 수단은 상기 메모리 셀 내에서 하나의 이산 상태를 복원하기 위해 상기 제 2 기준값 셋에 응답하는 것을 특징으로 하는 집적 회로 메모리 시스템.
  13. 제 12항에 있어서,
    상기 제 1 기준값 셋은 상기 제 2 기준값 셋과 미리 결정된 관계를 가지는 것을 특징으로 하는 집적 회로 메모리 시스템.
  14. 정보 비트에 대응하고 미리결정된 범위를 각각 가지는 다수의 이산 량 중의 하나로 각 메모리 셀 내에 전하를 저장하는 단계; 및
    상기 하나의 이산량의 미리 선택된 범위 내에서 상기 메모리 셀의 드리프트를 수동적으로 감지하는 단계를 포함하는 것을 특징으로 하는 다수의 메모리 셀을 가지는 집적 회로를 작동시키는 방법.
  15. 제 1항에 있어서,
    상기 유지 회로 수단은 상기 메모리 셀 어레이 내의 선택된 다수의 메모리 셀에 대해 실질적으로 동시에 작동하는 것을 특징으로 하는 집적 회로 메모리 시스템.
  16. 제 2항에 있어서,
    디지털 정보에 대응하는 상기 전하는 상기 메모리 셀 내의 부동(floating) 게이트 상에 저장되는 것을 특징으로 하는 집적 회로 메모리 시스템.
  17. 제 7항에 있어서,
    상기 복원 수단은 상기 메모리 셀 어레이 내의 선택된 다수의 메모리 셀에 대해 실질적으로 동시에 작동하는 것을 특징으로 하는 집적 회로 메모리 시스템.
  18. 제 7항에 있어서,
    상기 메모리 셀은 비휘발성 메모리 셀을 포함하는 것을 특징으로 하는 집적 회로 메모리 시스템.
  19. 제 10항에 있어서,
    상기 메모리 셀은 비휘발성 메모리 셀을 포함하는 것을 특징으로 하는 집적 회로 메모리 시스템.
  20. 제 10항에 있어서,
    상기 감지 수단 및 상기 기준값 생성 수단은, 상기 하나의 이산 상태를 결정하고 상기 기준값과 관련된 상기 하나의 이산 상태의 상기 미리 선택된 범위로부터의 상기 드리프트를 결정하기 위해, 정렬된 시퀀스 내의 상기 기준값과 상기 하나의 이산 상태를 순차적으로 비교하도록 협력하는 것을 특징으로 하는 집적 회로 메모리 시스템.
  21. 제 10항에 있어서,
    상기 감지 수단은 상기 메모리 셀 어레이 내의 선택된 다수의 메모리 셀에 대해 실질적으로 동시에 작동하는 것을 특징으로 하는 집적 회로 메모리 시스템.
  22. 제 11항에 있어서,
    상기 복원 수단은 상기 감지 수단의 동작 후에 즉시 작동하는 것을 특징으로 하는 집적 회로 메모리 시스템.
  23. 제 11항에 있어서,
    상기 복원 수단은 상기 감지 수단의 동작 후에, 즉시는 아니지만 조금 후에 작동하는 것을 특징으로 하는 집적 회로 메모리 시스템.
  24. 제 10항에 있어서,
    상기 기준값은 제 1 및 제 2 셋을 포함하고, 상기 감지 수단은 상기 하나의 이산 상태를 결정하기 위해 상기 제 1 기준값 셋에 응답하며, 상기 복원 수단은 상기 메모리 셀 내에서 하나의 이산 상태의 상기 미리 선택된 범위로부터의 드리프트를 결정하기 위해 상기 제 2 기준값 셋에 응답하는 것을 특징으로 하는 집적 회로 메모리 시스템.
  25. 제 24항에 있어서,
    상기 제 2 기준값 셋은 상기 제 1 기준값 셋과 미리 결정된 관계를 가지는 것을 특징으로 하는 집적 회로 메모리 시스템.
  26. 제 10항에 있어서,
    상기 감지 수단의 결정에 따라 적어도 하나의 상태 플래그를 세팅하는 수단을 추가로 포함하는 것을 특징으로 하는 집적 회로 메모리 시스템.
  27. 제 26항에 있어서,
    상기 적어도 하나의 상태 플래그를 저장하는 수단을 추가로 포함하는 것을 특징으로 하는 집적 회로 메모리 시스템.
  28. 제 26항에 있어서,
    상기 메모리 셀에 관련된 메모리 위치를 갖는 상기 적어도 하나의 상태 플래그를 저장하는 수단을 추가로 포함하는 것을 특징으로 하는 집적 회로 메모리 시스템.
  29. 제 10항에 있어서,
    상기 각각의 메모리 셀은 상기 하나의 이산 상태를 나타내는 전하량을 저장하고, 상기 감지 수단은 상기 하나의 이산 상태를 나타내는 전하를 유지하기 위해 전하량을 상기 메모리 셀에 추가할 것인지 상기 메모리 셀에서 빼낼 것인지를 결정하는 것을 특징으로 하는 집적 회로 메모리 시스템.
  30. 제 29항에 있어서,
    상기 감지 수단은 잉여의 전하가 상기 하나의 이산 상태를 복원하기 위해 상기 메모리 셀에 추가되었는지를 결정하고,
    상기 감지 수단의 결정에 따라 제 1 상태 플래그를 세팅하는 수단을 추가로 포함하는 것을 특징으로 하는 집적 회로 메모리 시스템.
  31. 제 30항에 있어서,
    상기 제 1 상태 플래그를 저장하는 수단을 추가로 포함하는 것을 특징으로 하는 집적 회로 메모리 시스템.
  32. 제 30항에 있어서,
    상기 메모리 셀에 대한 주소를 갖는 상기 제 1 상태 플래그를 저장하는 수단을 추가로 포함하는 것을 특징으로 하는 집적 회로 메모리 시스템.
  33. 제 29항에 있어서,
    상기 감지 수단은 상기 하나의 이산 상태를 복원하기 위해 상기 메모리 셀에 불충분한 전하가 추가되었는 지를 결정하고,
    상기 감지 수단의 결정에 따라 제 2 상태 플래그를 세팅하기 위한 수단을 추가로 포함하는 것을 특징으로 하는 집적 회로 메모리 시스템.
  34. 제 33항에 있어서,
    상기 제 2 상태 플래그를 저장하는 수단을 추가로 포함하는 것을 특징으로 하는 집적 회로 메모리 시스템.
  35. 제 34항에 있어서,
    상기 메모리 셀의 주소와 함께 상기 제 2 상태 플래그를 저장하는 수단을 추가로 포함하는 것을 특징으로 하는 집적 회로 메모리 시스템.
  36. 제 29항에 있어서,
    상기 감지 수단은 잉여 또는 불충분한 전하가 상기 하나의 이산 상태를 복원하기 위해 상기 메모리 셀에 추가되었는지를 결정하기 위해서, 적어도 2개의 상기 기준값과 상기 하나의 이산 상태를 비교하는 것을 특징으로 하는 집적 회로 메모리 시스템.
  37. 제 36항에 있어서,
    상기 하나의 이산 상태를 복원하기 위해서 상기 메모리 셀에 잉여의 전하가 추가되었다는 상기 감지 수단의 결정에 따라 제 1 상태 플래그를 세팅하고, 상기 하나의 이산 상태를 복원하기 위해서 상기 메모리 셀에 불충분한 전하가 추가되었다는 상기 감지 수단의 결정에 따라 제 2 상태 플래그를 세팅하는 수단을 추가로 포함하는 것을 특징으로 하는 집적 회로 메모리 시스템.
  38. 제 37항에 있어서,
    상기 제 1 상태 플래그 및 제 2 상태 플래그를 저장하기 위한 수단을 추가로 포함하는 것을 특징으로 하는 집적 회로 메모리 시스템.
  39. 제 37항에 있어서,
    상기 제 1 상태 플래그, 제 2 상태 플래그, 및 상기 메모리 셀의 주소를 저장하기 위한 수단을 추가로 포함하는 것을 특징으로 하는 집적 회로 메모리 시스템.
  40. 제 39항에 있어서,
    상기 상태 플래그 저장 수단은 상기 집적 회로의 일부인 것을 특징으로 하는 집적 회로 메모리 시스템.
  41. 제 39항에 있어서,
    상기 상태 플래그 저장 수단은 상기 제 1 또는 제 2 상태 플래그, 및 상기 집적 회로로부터 제거된 저장용 상기 메모리 셀의 주소를 전송하는 것을 특징으로 하는 집적 회로 메모리 시스템.
  42. 제 29항에 있어서,
    상기 감지 수단은 전하가 상기 하나의 이산 상태를 나타내는 전하를 유지하기 위해, 상기 메모리 셀에 추가될 수 없는지 또는 상기 메모리 셀에서 빼내질 수 없는지를 추가로 결정하는 것을 특징으로 하는 집적 회로 메모리 시스템.
  43. 제 42항에 있어서,
    전하가 상기 하나의 이산 상태를 나타내는 전하를 유지하기 위해, 상기 메모리 셀에 추가될 수 없고 또는 상기 메모리 셀에서 빼내질 수 없다는 상기 감지수단 결정에 따라 제 3 상태 플래그를 세팅하는 수단을 추가로 포함하는 것을 특징으로 하는 집적 회로 메모리 시스템.
  44. 제 14항에 있어서,
    상기 전하 저장 단계는 비휘발성 메모리 셀에서 작동하는 것을 특징으로 하는 작동방법.
  45. 제 44항에 있어서,
    상기 전하 저장 단계는 상기 메모리 셀 내의 부동 게이트에서 작동하는 것을 특징으로 하는 작동방법.
  46. 제 14항에 있어서,
    상기 드리프트 감지 단계는 상기 메모리 셀 어레이 내의 선택된 다수의 메모리 셀에 대해 실질적으로 동시에 작동하는 것을 특징으로 하는 작동방법.
  47. 제 14항에 있어서,
    각 메모리 셀에 대한 상기 대응하는 정보 비트를 결정하기 위해서 제 1 기준값 시퀀스에 대하여 각 메모리 셀내의 전하량을 감지하는 단계를 포함하는 것을 특징으로 하는 작동방법.
  48. 제 47항에 있어서,
    상기 감지하는 단계는 상기 제 1 기준값 시퀀스에 대하여 상기 전하량에 대응하는 값을 반복적으로 비교하는 단계를 포함하고, 하나의 비교 단계에서의 기준값은 이전의 비교단계의 결과에 의존하는 것을 특징으로 하는 작동방법.
  49. 제 48항에 있어서,
    각 메모리 셀 내에 전하를 저장하기 위한 상기 다수의 이산 량은 2N을 포함하고, 상기 비교 단계는 적어도 N번 반복되는 것을 특징으로 하는 작동방법.
  50. 제 47항에 있어서,
    상기 감지 단계에서 상기 대응하는 정보 비트가 모두 로직 "1" 또는 로직 "0"이라고 결정하는 지에 따라, 상기 기준값 시퀀스 중 임의의 기준값보다 크거나 또는 작은 기준값에 대하여 상기 전하량에 대응되는 값을 비교하는 단계를 추가로 포함하는 것을 특징으로 하는 작동방법.
  51. 제 47항에 있어서,
    상기 제 2 기준값 시퀀스에 대하여 각 메모리 셀 내의 상기 전하량내의 드리프트를 결정하는 단계를 추가로 포함하는 것을 특징으로 하는 작동방법.
  52. 제 51항에 있어서,
    이러한 드리프트 결정 단계가 긍정적이라면 상태 플래그를 세팅하는 단계를 추가로 포함하는 것을 특징으로 하는 작동방법.
  53. 제 52항에 있어서,
    상기 상태 플래그 세팅 단계는 상기 드리프트의 방향을 나타내는 단계를 포함하는 것을 특징으로 하는 작동방법.
  54. 제 52항에 있어서,
    상기 상태 플래그 및 상기 메모리 셀의 주소를 저장하는 단계를 추가로 포함하는 것을 특징으로 하는 작동방법.
  55. 제 52항에 있어서,
    상기 상태 플래그를 저장하는 단계를 추가로 포함하는 것을 특징으로 하는 작동방법.
  56. 제 51항에 있어서,
    상기 드리프트 결정 단계는 상기 제 2 기준값 시퀀스에 대하여 상기 전하량에 대응하는 값을 반복적으로 비교하는 단계를 포함하고, 하나의 비교 단계에서의 기준값은 이전 비교단계의 결과에 의존하는 것을 특징으로 하는 작동방법.
  57. 제 56항에 있어서,
    제 1 기준값 시퀀스는 제 2 기준값 시퀀스와는 다른 것을 특징으로 하는 작동방법.
  58. 제 56항에 있어서,
    상기 제 2 기준값 시퀀스에 대한 상기 반복적인 비교 단계 각각은 상기 제 1 기준값 시퀀스에 대한 상기 반복적인 비교 단계 중 하나에 후속하는 것을 특징으로 하는 작동방법.
  59. 디지털 정보에 대응하는 미리 선택된 범위로 전하의 이산 량을 각각 저장하는 메모리 셀 어레이;
    상기 메모리 셀 어레이에 커플링되고, 상기 메모리 셀에 저장된 전하가 상기 디지털 정보에 대응하도록 상기 메모리 셀로부터 및 상기 메모리 셀로 전하를 이동시키도록 상기 메모리 셀 어레이에 신호를 공급하는 프로그래밍 회로;
    다수의 기준 전압을 생성할 수 있는 기준 전압 회로;
    상기 메모리 셀 어레이 및 상기 기준 전압 회로에 커플링된 비교기; 및
    상기 메모리 셀 어레이, 상기 기준 전압 회로 및 상기 비교기에 커플링된 제어회로를 포함하고,
    상기 제어 회로는 전하 량을 감지하고 상기 선택된 다수의 메모리 셀 각각에서 디지털 정보에 대응하는 미리선택된 범위를 벗어나는 전하량의 드리프트를 결정하기 위해 상기 메모리 셀 어레이 내의 선택된 다수의 메모리 셀 및 상기 기준 전압 회로를 상기 비교기에 연결하는 것을 특징으로 하는 집적 회로.
  60. 제 59항에 있어서,
    각 메모리 셀 내에서 디지털 정보의 손실을 막기 위해, 상기 드리프트 결정에 따라 상기 제어 회로는 상기 선택된 다수의 메모리 셀 내의 전하를 조정하도록 상기 프로그램 회로에 연결되는 것을 특징으로 하는 집적 회로.
  61. 제 60항에 있어서,
    상기 디지털 정보에 대응하는 상기 미리 선택된 범위를 벗어났다는 상기 전하량의 상기 드리프트를 결정한 즉시 상기 선택된 다수의 메모리 셀 내의 상기 전하 량을 유지하기 위해서, 상기 선택된 다수의 메모리 셀의 선택된 메모리 셀 내의 전하를 조정하도록 상기 제어 회로가 상기 프로그래밍 회로에 연결되는 것을 특징으로 하는 집적 회로.
  62. 제 60항에 있어서,
    상기 디지털 정보에 대응하는 상기 미리선택된 범위를 벗어났다는 상기 전하량의 상기 드리프트를 결정한 후에 즉시는 아니지만 잠시 후에 상기 선택된 다수의 메모리 셀 내의 상기 전하 량을 유지하기 위해서, 상기 선택된 다수의 메모리 셀의 선택된 메모리 셀내의 전하를 조정하도록 상기 제어 회로가 상기 프로그래밍 회로에 연결되는 것을 특징으로 하는 집적 회로.
  63. 제 60항에 있어서,
    상기 프로그래밍 회로는 상기 다수의 메모리 셀로부터 모든 전하를 실질적으로 처음에 지우지 않고 상기 전하를 조정하는 것을 특징으로 하는 집적 회로.
  64. 제 60항에 있어서,
    상기 제어 회로는 상기 전하를 조정하기 위해 전하를 상기 다수의 메모리 셀로부터 점차적으로 전하를 빼내거나 상기 다수의 메모리 셀에 점차적으로 전하를 추가하도록 상기 프로그래밍 회로에 연결되는 것을 특징으로 하는 집적 회로.
  65. 제 59항에 있어서,
    상기 다수의 메모리 셀의 메모리 셀에 저장된 상기 디지털 정보는 다수의 비트를 포함하는 것을 특징으로 하는 집적 회로.
  66. 제 59항에 있어서,
    상기 메모리 셀은 비휘발성 메모리 셀을 포함하는 것을 특징으로 하는 집적 회로.
  67. 제 59항에 있어서,
    상기 비교기는 상기 선택된 다수의 메모리 셀 각각의 상기 디지털 정보를 결정하기 위해서 상기 다수의 기준 전압의 제 1 기준 전압 셋과 상기 선택된 메모리 각각의 상기 전하량에 따른 전압을 비교하는 것을 특징으로 하는 집적 회로.
  68. 제 67항에 있어서,
    상기 비교기는 상기 디지털 정보에 대응하는 상기 미리 선택된 범위를 벗어나는 상기 전하량의 드리프트를 결정하기 위해서 상기 다수의 기준 전압의 제 2 기준 전압 셋과 상기 선택된 다수의 메모리 셀 각각의 상기 전하량에 다른 전압을 비교하는 것을 특징으로 하는 집적 회로.
  69. 제 68항에 있어서,
    상기 제 1 기준 전압 셋과 제 2 기준 전압 셋은 동일하지 않는 것을 특징으로 하는 집적 회로.
  70. 제 68항에 있어서,
    상기 제어 회로는 상기 디지털 정보에 대응하는 상기 미리 선택된 범위를 벗어나는 상기 전하량의 드리프트 결정을 나타내는 상태 플래그를 세팅하는 것을 특징으로 하는 집적 회로.
  71. 제 70항에 있어서,
    저장 회로를 추가로 포함하고,
    상기 제어 회로는 상기 선택된 다수의 메모리 셀 내의 상기 디지털 정보에 대응하는 상기 미리 선택된 범위를 벗어나는 상기 전하량의 상기 드리프트 결정을 나타내는 상기 상태 플래그를 저장하는 것을 특징으로 하는 집적 회로.
  72. 제 70항에 있어서,
    저장 회로를 추가로 포함하고,
    상기 제어 회로는 상기 저장 회로내의 상기 메모리 셀에 대한 주소 및 상기 선택된 다수의 메모리 셀 내의 디지털 정보에 대응하는 상기 미리 선택된 범위를 벗어나는 상기 전하량의 상기 드리프트의 상기 결정을 나타내는 상기 상태 플래그를 저장하는 것을 특징으로 하는 집적 회로.
  73. 정보 비트에 대응하고 미리 선택된 범위를 각각 가지는 다수의 이산 량 중의 하나로 각 메모리 셀 내에 전하를 저장하는 단계; 및
    상기 하나의 이산 량의 미리선택된 범위로부터의 드리프트에 따라 상기 메모리 셀내에 전하를 복원시키는 단계를 포함하고,
    이에 따라, 각 메모리 셀 내의 디지털 정보의 손실을 막는 것을 특징으로 하는 다수의 메모리 셀을 가지는 집적회로를 작동시키는 방법.
  74. 제 73항에 있어서,
    상기 복원 단계는 상기 메모리 셀 어레이 내의 선택된 다수의 메모리 셀에 대해 실질적으로 동시에 작동하는 것을 특징으로 하는 작동 방법.
  75. 제 73항에 있어서,
    상기 전하 저장 단계는 비휘발성 메모리 셀에서 작동하는 것을 특징으로 하는 작동 방법.
  76. 제 75항에 있어서,
    상기 전하 저장 단계는 상기 메모리 셀 내의 부동 게이트 상에서 작동하는 것을 특징으로 하는 작동 방법.
  77. 제 73항에 있어서,
    각 메모리 셀에 대한 상기 대응하는 정보 비트를 결정하기 위해서 제 1 기준값 시퀀스에 대한 각 메모리 셀내의 전하량을 감지하는 단계를 추가로 포함하는 것을 특징으로 하는 작동 방법.
  78. 제 77항에 있어서,
    상기 제 2 기준값 시퀀스에 대한 각 메모리 셀내의 상기 미리 선택된 범위를 벗어나는 상기 전하량의 드리프트를 결정하는 단계를 추가로 포함하는 것을 특징으로 하는 작동 방법.
  79. 제 78항에 있어서,
    상기 복원 단계는 상기 드리프트 결정 단계 후에 즉시 일어나는 것을 특징으로 하는 작동 방법.
  80. 제 78항에 있어서,
    상기 복원 단계는 상기 드리프트 결정 단계 후에 즉시는 아니지만 잠시 후에 일어나는 것을 특징으로 하는 작동 방법.
  81. 정보 비트에 대응하면서 미리 선택된 범위를 각각 가지는 다수의 이산 상태 중의 하나를 저장할 수 있고 또한 상기 정보 비트에 대응하는 부동 게이트 상에 전하량을 저장하는 비휘발성 메모리 셀을 각각 포함하는 다수의 메모리 셀;
    상기 하나의 이산 상태의 미리 선택된 범위를 벗어나는 상기 메모리 셀에 의한 드리프트를 감지하는 수단; 및
    상기 전하량에 따라 상기 다수의 메모리 셀의 상기 각 부동 게이트에서의 상기 전하량을 유지하기 위한 회로 수단을 포함하며,
    이에따라, 각 메모리 셀 내의 상기 비트 정보의 손실을 막는 것을 특징으로 하는 집적 회로 메모리 시스템.
  82. 제 81항에 있어서,
    상기 감지 수단은 상기 메모리 셀 드리프트의 가능한 제 1 또는 제 2 방향을 감지하는 것을 특징으로 하는 집적 회로 메모리 시스템.
  83. (삭제)
  84. (삭제)
  85. 제 81항에 있어서,
    상기 유지 회로 수단은 비휘발성 메모리 셀로부터 모든 전하량을 처음에 실질적으로 제거하지 않고도 상기 전하량을 조정하기 위해서 각 비휘발성 메모리 셀로부터 전하를 점차적으로 빼내거나 메모리 셀에 전하를 점차적으로 추가하는 것을 특징으로 하는 집적 회로 메모리 시스템.
  86. 제 81항에 있어서,
    각 메모리 셀내의 상기 정보 비트는 적어도 2 비트를 포함하는 것을 특징으로 하는 집적 회로 메모리 시스템.
  87. 제 81항에 있어서,
    상기 드리프트 감지 수단은 상기 메모리 셀 어레이의 선택된 다수의 메모리 셀에서 실질적으로 동시에 작동하는 것을 특징으로 하는 집적 회로 메모리 시스템.
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