CN1866401A

CN1866401A - 只用单沟道晶体管对所选字线传送电压的半导体存储装置

Info

Publication number: CN1866401A
Application number: CN200510126864.9A
Authority: CN
Inventors: 中村宽; 今宫贤一
Original assignee: Toshiba Corp
Current assignee: Kioxia Corp
Priority date: 2000-06-09
Filing date: 2001-06-08
Publication date: 2006-11-22
Anticipated expiration: 2021-06-08
Also published as: CN100587845C; CN100565707C; CN1805050A

Abstract

半导体存储装置具备：把存储器单元排列成矩阵的存储器单元阵列；在选择上述存储器单元阵列的字线的同时，向字线传送电压的行译码器电路。上述行译码器电路具备：第1导电类型的多个第1晶体管，其电流通路的一端被分别直接连接在各条字线上；第2导电类型的第2晶体管，和第1导电类型极性相反，在向选择出的字线传送电压的动作时，向被连接在选择出的字线上的上述第1晶体管的栅极传送电压。向上述选择出的字线的电压传送只用第1导电类型的第1晶体管进行。

Description

只用单沟道晶体管对所选字线传送电压的半导体存储装置

本申请是申请号为01120869.4、申请日为2001年6月8日、发明名称为“只用单沟道晶体管对所选字线传送电压的半导体存储装置”的发明专利申请的分案申请。

技术领域

本发明涉及半导体存储装置，更详细地说涉及NAND单元、NOR单元、DINOR单元、AND单元型EEPROM等的非易失性半导体存储装置。

背景技术

以往，作为半导体存储装置，已知有可以电气改写的EEPROM。而其中引人注目的是，串联连接多个存储器单元构成NAND单元块的NAND单元型EEPROM可以高度集成化。

NAND单元型EEPEOM之一的存储器单元，具有在半导体衬底上通过间隔绝缘膜积层浮置栅极(电荷蓄积层)和控制栅极的FET-MOS构造。而后在多个存储器单元相邻之间通过共用源极·漏极的形式串联连接构成NAND单元，把它作为一单元与位线连接。把这样的NAND单元排列成矩阵构成存储单元阵列。存储器单元阵列，被集成在p型半导体衬底上，或者p型阱区域内。

在存储器单元阵列的列方向上排列的NAND单元的一端的漏极，分别经由选择栅极晶体管共同连接在位线上，另一端的源极也通过选择栅极晶体管与共用源极线连接。存储器晶体管的控制栅极以及选择栅极晶体管的栅极电极，在存储器单元阵列的行方向上分别作为控制栅极线(字线)、选择栅极线共同连接。

该NAND单元型EEPROM的动作如下。数据写入动作，主要从距离位线接点最远位置的存储器单元开始顺序进行。首先，如果数据写入动作开始，则根据写入数据给予位线0V(“1”数据写入位线)或者电源电压Vcc(“0”数据写入位线)，给予被选择出的位线接点侧的选择栅极线以Vcc。这种情况下，在被连接在“1”数据写入位线上的选择NAND单元中，经由选择栅极晶体管把NAND单元内的沟道部分固定在0V。另一方面，在被连接在“0”数据写入位线上的选择NAND单元中，NAND单元内的沟道部分，在经由选择栅极晶体管被充电至[Vcc-Vtsg](Vtsg是选择栅极晶体管的阈值电压)之后，变为浮置状态。接着，选择NAND单元内的选择存储器单元中的控制栅极线从0V变为Vpp(＝20V：写入用高电压)，选择NAND单元内的另一控制栅极线从0V变为Vmg(＝10V：中间电压)。

在被连接在“1”数据写入位线上的选择NAND单元中，因为NAND单元内的沟道部分被固定在0V，所以在选择NAND单元内的选择存储器单元的控制栅极线一侧(＝Vpp电位)和沟道部分(＝0V)上发生大的电位差(＝20V)，从沟道部分向浮置栅极产生电子注入。因而，该被选择出的存储器单元的阈值电压变换到正方向上，“1”数据的写入结束。

与此相反，在被连接在“0”数据写入位线上的选择NAND单元中，因为NAND单元内的沟道部分处于浮置状态，所以由于选择NAND单元内的控制栅极线和沟道部分之间的电容耦合的影响，伴随控制栅极线的电压上升(0V→Vpp，Vmg)，沟道部分的电位维持浮置状态从[Vcc-Vtsg]电位上升到Vmch(＝8V)。这时，因为选择NAND单元内的选择存储器单元的控制栅极线(＝Vpp电位)和沟道部分(＝Vmch)之间的电位差为12V比较小，所以不引起电子注入。因而，选择存储器单元的阈值电压不变，维持在负的状态。

对被选择出的NAND单元块内的全部的存储器单元同时进行数据擦除。即，把选择出的NAND单元块内的全部的控制栅极线设置成0V，在位线、源极线、p型阱区域(或者p型半导体衬底)、非选择NAND单元块中的控制栅极线以及全部的选择栅极线上施加20V的高电压。由此，在选择NAND单元块中的全部的存储器单元中浮置栅极中的电子被释放到p型阱区域(或者p型半导体衬底)，阈值电压变换到负方向。

另一方面，数据读出动作，把被选择出的存储器单元的控制栅极线设置成0V，把除此以外的存储器单元的控制栅极线以及选择栅极线设定在读出用的中间电压Vread(约4V)，通过在选择存储器中检测出是否有电流流过进行。

从以上的动作说明可知，在NAND单元型EEPROM中，在数据写入动作时，需要向选择块内的被选择出的控制栅极线上传送Vpp(约20V)，向选择块内的非选择的控制栅极线上传送比Vmg(约10V)这一电源电压高的电压。

为了传送上述电压Vpp、Vmg，在行译码器电路中，并联连接作为控制栅极线的极性不同的2种元件的NMOS晶体管(n沟道型MOS晶体管)和PMOS晶体管(p沟道型MOS晶体管)的电流通路，控制在选择块中NMOS晶体管和PMOS晶体管的两方变为导通状态，在非选择块中两方变为截止状态。

图1是展示在这种以往的半导体存储装置中的行译码器电路的局部的构成例子的电路图。

在图1所示的电路中，对于各控制栅极线的1条，连接[NMOS晶体管1个(Qn1～Qn8)+PMOS晶体管1个(Qp1～Qp8)]。对这些晶体管Qn1～Qn8、Qp1～Qp8，分别从节点N1、N2提供互补的控制信号。

在数据写入时，如电源节点VPPRW＝[被选择的控制栅极线电压]＝20V那样，电源节点VPPRW和被选择出的控制栅极线电压变为相同的电平。在这种情况下，因为每条控制栅极线连接有[1个NMOS晶体管+1个PMOS晶体管]，所以即使电源节点VPPRW在20V的情况下也可以向控制栅极线传送20V。由此，在选择块中，不需要把电源节点VPPRW提高到(20V+Vth)就可以进行0V、Vpp两个电压的传送。

在图1所示的电路中，存储器单元M₁～M₈，被串联连接成电流通路，构成一个NAND单元。上述各NAND单元的一端，经由选择栅极晶体管S₁的电流通路被连接在位线BL1～BLm上，另一端经由选择栅极晶体管S₂的电流通路被共同连接在源极线(Cell～Source)。控制栅极线CG(1)～CG(8)分别被共同连接在各NAND单元中的存储器单元M₁～M₈的控制栅极上，选择栅极线SG(1)、SG(2)分别被共同连接在选择栅极晶体管S₁、S₂的栅极上。向各信号输入节点CGD1～CGD8、SGD、SGS、SGDS，提供译码器信号。另外，行译码器起动信号RDEC，在通常的数据写入/读出/擦除动作中处于Vcc，在非动作中处于0V。块地址信号RA1、RA2、RA3，在选择块中全部为Vcc，在非选择块中至少1个为0V。

在此，被设置在用虚线表示的区域HV内的全部PMOS晶体管，被形成在施加写入用高电压VPP的n-阱区域内，上述节点N1、N2中的一方在写入动作时，必须和Vpp同电位。另外，节点SGDS的电位，在写入动作时变为0V。

但是，在上述那样构成中，对于各控制栅极CG(1)～CG(8)，因为分别需要2个晶体管Qp1～Qp8、Qn1～Qn8，所以行译码器电路内的元件数增加，存在由于行译码器电路的图形占有面积增加引起单片成本增加的问题。

另一方面，为了防止行译码器电路内的元件数的增加，如图2所示有使用把连接在1条控制栅极线上的晶体管数设置成1个(例如只有NMOS晶体管QN1～QN8)的电路。在如图2所示的电路中，存储器单元块2和图1的构成相同，而行译码器电路的一部分(控制栅极线CG(1)～CG(8)，以及向选择栅极晶体管S₁、S₂传送电压的晶体管部分)5a、5b的电路构成，以及设置泵电路PUMP这一点不同。

在该电路构成的情况下，为了向控制栅极线CG(1)～CG(8)传送写入用高电压Vpp，作为提供到被连接在这些控制栅极线CG(1)～CG(8)上的NMOS晶体管QN1～QN8的栅极的电压，需要[Vpp+Vtn](Vth是被连接在控制栅极线CG(1)～CG(8)上的NMOS晶体管QN1～QN8的阈值电压)。因此，在行译码器电路内设置有泵电路PUMP。

该泵电路PUMP由电容器C1、C2、NMOS晶体管QN21～QN23、倒相器6、“与非”门7，以及耗尽型NMOS晶体管QN24、QN25等构成。

在图2所示的电路中，信号OSCRD在数据写入/读出动作中成为振荡信号，在泵电路PUMP内被升压的电压被输出到节点N1，经由晶体管QN1～QN8的电流通路向控制栅极线CG(1)～CG(8)传送电压。进而，信号TRAN，通常被固定在0V。

但是，上述泵电路PUMP因为包含多个元件和电容器C1、C2，所以电路面积增大。特别是因为2个电容器C1、C2所需要的图形面积通常比其它元件大。所以存在不可能通过消减电压传送用的晶体管的个数，使行译码器电路的图形面积充分减小的问题。

这样，以往的NAND单元型等的EEPROM因为需要有向字线送高电压的功能，所以在行译码器电路内每1条字线需要多个连接于字线上的晶体管。因此，存在行译码器电路的图形面积增加的问题。

另外，为了解决此问题，如果在行译码器电路内把与字线连接的晶体管设置成每条字线1个，则在行译码器电路内需要泵电路，由于该泵电路的图形面积增大，仍然存在行译码器电路的图形面积增加的问题。

进而，当在行译码器电路中把连接于字线的晶体管设置成每条字线1个，并且在行译码器电路内不设置泵电路的情况下，不能在电压不下降的情况下向字线传送写入用高压，存在不能实现充分的数据写入动作的危险性增加的问题。

发明内容

因而，本发明的目的在于：提供一种可以在电压不下降的情况下向字线传送高压，并且可以消减行译码器电路的图形面积的半导体存储装置。

另外，本发明的另一目的在于：提供一种可以以廉价实现高可靠性的单片的半导体存储装置。

本发明的再一目的在于：提供一种可以在电压不下降的情况下向字线传送高电压，可以实现充分的数据写入动作的半导体存储装置。

为此，本发明提供了一种半导体存储装置，具备：把存储器单元排列成矩阵的存储器单元阵列，以及在选择上述存储器单元阵列的字线的同时向字线传送电压的行译码器电路，其特征在于：上述行译码器电路包括：第1导电类型的多个第1晶体管，其电流通路的一端分别被直接连接在各条字线上；以及和第1导电类型极性相反的第2导电类型的第2晶体管，在进行向选择出的字线传送电压的动作时，向被连接在选择出的字线上的上述第1晶体管的栅极传送电压；其中，向所述选择出的字线的电压传送只用第1导电类型的第1晶体管进行，所述行译码器电路还包括向上述第1晶体管的栅极施加电压的第一电压切换电路，上述第2晶体管被设置在上述电压切换电路内，在进行向上述选择出的字线传送电压的动作时，把比选择出的字线的电压还高的电压输入到上述电压切换电路中，经由上述第2晶体管传送到被连接在选择出的字线上的上述第1晶体管的栅极。

在本发明的上述半导体存储装置中，施加在非选择块中的上述第2晶体管的栅极上的电压高于电源电压。

此外，本发明的上述半导体存储装置还包括：接受块地址信号、输出与块的选择/非选择的判定结果对应的判定信号的逻辑电路；包含上述第2晶体管、接收从上述逻辑电路输出的判定信号、分别设定上述第1晶体管的栅极电压的第1电压切换电路；以及接收从上述逻辑电路输出的判定信号、改变上述判定信号的电平后提供给上述第1电压切换电路的第2电压切换电路，其中，施加在上述非选择块中的上述第2晶体管的栅极上的电压为从上述第2电压切换电路输出的判定信号的电压电平。

如果采用上述结构，因为只用第1导电类型的第1晶体管对选择出的字线进行电压的传送，所以在行译码器电路内与字线连接的晶体管为每条字线1个，可以消减行译码器电路的图形面积。另外，因为在上述第1晶体管的栅极上，经由第2导电类型的第2晶体管传送电压，所以例如如果作为第1导电类型使用n沟道型，作为第2导电类型使用p沟道型的晶体管，则可以防止由于第2晶体管的阈值电压引起的传送电压的降低，不设置泵电路就可以把第1晶体管的栅极设定在高电压。其结果，可以向字线在不降低电位的情况下传送高电压。

另外，因为可以实现图形面积小的行译码器电路，所以可以廉价地实现可靠性高的单片。

进而，可以在不降低电位的情况下向字线传送高电压，可以实现充分的数据写入动作。

附图说明

图1是展示以往的半导体存储装置中的行译码器电路和存储器单元阵列的局部构成例子的电路图。

图2是展示以往的半导体存储装置中的行译码器电路和存储器单元阵列的局部的另一构成例子的电路图。

图3是用于说明根据本发明的实施方案的半导体存储装置的图，是展示NAND型EEPROM概略构成的方框图。

图4A是图3所示的存储器单元阵列中的一个NAND单元部分的图形平面图。

图4B是图3所示的存储器单元阵列中的一个NAND单元部分的等效电路图。

图5A是沿着图4A的5A-5A线的断面图。

图5B是沿着图4A的5B-5B线的断面图。

图6是把上述NAND单元排列成矩阵的存储器单元阵列的等效电路图。

图7是展示根据本发明的实施方案1的半导体存储装置中的行译码器电路和存储器单元阵列的局部的构成例子的电路图。

图8是展示根据本发明的实施方案1的半导体存储装置中的数据写入动作的时序图。

图9是展示根据本发明的实施方案1的半导体存储装置中的数据读出动作的时序图。

图10是展示根据本发明的实施方案1的半导体存储装置中的数据擦除动作的时序图。

图11是展示根据本发明的实施方案1的半导体存储装置中的行译码器电路和存储器单元阵列的局部的构成例子的电路图。

图12A和图12B是分别用于说明根据实施方案1、实施方案2的半导体存储装置中的行译码器电路内的n-阱区域的形状的图。

图13是展示根据本发明的实施方案3的半导体存储装置中的行译码器电路和存储器单元阵列的局部的构成例子的电路图。

图14是展示根据本发明的实施方案4的半导体存储装置中的行译码器电路和存储器单元阵列的局部构成例子的电路图。

图15是展示根据本发明的实施方案的半导体存储装置中的存储器单元阵列和行译码器电路的第1块配置例子的图。

图16是展示根据本发明的实施方案的半导体存储装置中的存储器单元阵列和行译码器电路的第2块配置例子的图。

图17是展示根据本发明的实施方案的半导体存储装置中的存储器单元阵列和行译码器电路的第3块配置例子的图。

图18是展示根据本发明的实施方案的半导体存储装置中的存储器单元阵列和行译码器电路的块配置，以及n-阱区域的形状的第1例子的图。

图19是展示根据本发明的实施方案的半导体存储装置中的存储器单元阵列和行译码器电路的块配置，以及n-阱区域的形状的第2例子的图。

图20是展示根据本发明的实施方案的半导体存储装置中的存储器单元阵列和行译码器电路的块配置，以及n-阱区域的形状的第3例子的图。

图21A至21E是用于分别说明根据本发明的实施方案1至实施方案4的半导体存储装置，以及根据其他多个实施方案的半导体存储装置中的行译码器电路的块配置，以及n阱区域的形状的图。

图22是展示根据本发明的实施方案1至实施方案4的半导体存储装置，以及根据其它多个实施方案的半导体存储装置中的行译码器电路内块地址译码器以及电压切换电路的第1构成的电路图。

图23是展示根据本发明的实施方案1至实施方案4的半导体存储装置，以及根据其它多个实施方案的半导体存储装置中的行译码器电路内块地址译码器以及电压切换电路的第2构成的电路图。

图24是展示根据本发明的实施方案1至实施方案4的半导体存储装置，以及根据其它多个实施方案的半导体存储装置中的行译码器电路内块地址译码器以及电压切换电路的第3构成的电路图。

图25是展示根据本发明的实施方案1至实施方案4的半导体存储装置，以及根据其它多个实施方案的半导体存储装置中的行译码器电路内块地址译码器以及电压切换电路的第4构成的电路图。

图26是用于说明根据其它多个实施方案的半导体存储装置的行译码器电路的块配置，以及n-阱区域形状的图。

图27是用于说明根据其它多个实施方案的半导体存储装置的行译码器电路的块配置，以及n-阱区域形状的图。

图28是用于说明根据其它多个实施方案的半导体存储装置的行译码器电路的块配置，以及n-阱区域形状的图。

图29A和图29B是用于分别进一步说明根据其它的多个实施方案的半导体存储装置中的行译码器电路的块配置，以及n-阱区域形状的图。

图30是展示根据本发明的实施方案5的半导体存储装置中的行译码器电路的另一构成例子的图。

图31A至图31D是分别展示图30所示的电路中的电压切换电路的具体的构成例子的电路图。

图32是展示根据本发明的实施方案6的半导体存储装置的行译码器电路的另一构成例子的电路图。

图33A至图33D是分别展示图32所示的电路中的电压切换电路的具体构成例子的电路图。

图34是用于说明根据本发明的另一实施方案的半导体存储装置的图，是抽出向上述各实施方案中的电压切换电路提供高电压的电路部分展示的电路图。

图35是用于说明根据本发明的再一实施方案的半导体存储装置的图，是抽出向上述各实施方案中的电压切换电路提供高电压的电路部分展示的电路图。

图36是展示NOR单元型EEPROM中的存储器单元阵列的等效电路图。

图37是展示DINOR单元型EEPROM中的存储器单元阵列的等效电路图。

图38是展示AND单元型EEPROM中的存储器单元阵列的等效电路图。

图39是展示在带有选择晶体管的NOR单元型EEPROM中的存储器单元阵列的等效电路图。

具体实施方式

图3是用于说明根据本发明的实施方案的半导体存储装置的图，是展示NAND型EEPROM概略构成的方框图。在存储器单元阵列101上，连接有用于进行数据写入·读出·再写入以及校验读出的位线控制电路(读出放大器兼数据锁存器)102。该位线控制电路102与数据输入输出缓冲器106连接，把接收来自地址缓冲器104的地址信号的列译码器103的输出作为输入接收。

另外，在上述存储器单元阵列101上，连接有用于控制控制栅极以及选择栅极的行译码器105，以及用于控制形成该存储器单元阵列101的p型硅衬底(或者，p型阱区域)的电位的衬底电位控制电路107。另外，在数据写入动作时，为了分别发生写入用高电压Vpp(约20V)和中间电压Vmg(约10V)，设置写入用高电压发生电路109和写入用中间电压发生电路110。进而，在数据读出时，为了发生读出用中间电压Vread，设置有读出用中间电压发生电路111。另外，在擦除动作时，为了发生擦除用高电压Vpp(约20V)，设置有擦除用高电压发生电路112。

位线控制电路102主要由CMOS触发电路构成，进行用于写入的数据的锁存和用于读位线的电位的读出动作，还进行用于写入后的校验读出的读出动作，进而进行再写入数据的锁存。

图4A和4B，分别是在上述存储器单元阵列101中的一个NAND单元部分的图形平面图和等效电路图，图5A和5B分别是沿着图4A的5A-5A线，以及5B-5B线的断面图。在用元件分离氧化膜12包围的p型硅衬底(或者p型阱区域)11上，形成由多个NAND单元组成的存储器单元阵列。如果以一个NAND单元说明，则在本实施方案中，串联连接8个存储器单元M₁～M₈构成一个NAND单元。

存储器单元M₁～M₈，分别在衬底11上隔着栅极绝缘膜13形成浮置栅极14(14₁，14₂，......，14₈)，在其上隔着绝缘膜15形成控制栅极16(＝字线：16₁，16₂，......，16₈)构成。作为这些存储器单元的源极、漏极的n型扩散层19(19₀，19₁，......，19₁₀)以相邻之间共用的形式连接，由此串联连接存储器单元。

在NAND单元的漏极一侧、源极一侧上，分别设置和存储器单元的浮置栅极、控制栅极同时形成的选择栅极14₉、16₉以及14₁₀、16₁₀。形成有元件的衬底11上由CVD氧化膜17包覆，在其上配设有位线18。位线18被接触在NAND单元一端的漏极侧扩散层19上。排列在行方向上的NAND单元的控制栅极16，共同作为控制栅极线CG(1)、CG(2)、......、CG(8)配设。这些控制栅极成为字线。选择栅极14₉、16₉以及14₁₀、16₁₀也分别在行方向上连续地作为选择栅极线SG(1)、SG(2)配设。

图6是展示把这种NAND单元排列成矩阵的存储器单元阵列的等效电路。把共用同一字线和选择栅极线的NAND单元群叫做块(Block)，把用图6中的虚线包围的区域定义为1个块。在通常的读出·写入动作时，在多个块中只选择1个(称为选择块)。

在图7中，展示在根据本发明的实施方案1的半导体存储装置中的行译码器电路以及存储器单元阵列的局部的构成例子。在图7中，展示了把1块电路内的元件配置在存储器单元块2的两侧时的构成。图7所示的电路的特征在于：被连接在控制栅极线CG(1)～CG(8)以及选择栅极线SG(1)、SG(2)上的晶体管QN0～QN10只是n沟道型；被连接在控制栅极线CG(1)～CG(8)上的晶体管QN1～QN8是每条控制栅极线1个；在设定被连接在控制栅极线CG(1)～CG(8)和选择栅极线SG(1)、SG(2)上的晶体管QN0～QN10的栅极电压的电压切换电路54A的输出节点N1和电源节点VPPRW之间设置有PMOS晶体管QP11、QP12。

即，在控制栅极线CG(1)～CG(8)和信号输入节点CGD1～CGD8之间，分别连接NMOS晶体管QN1～QN8的电流通路。另外，在选择栅极线SG(1)和信号输入节点SGD、SGDS之间，分别连接NMOS晶体管QN0、QN9的电流通路。进而，在选择栅极线SG(2)和信号输入节点SGS之间，连接NMOS晶体管QN10的电流通路。

上述电压切换电路54A，其构成包含PMOS晶体管QP11、QP12、NMOS晶体管QN11、QN12，以及倒相器55。上述PMOS晶体管QP11、QP12、NMOS晶体管QN11、QN12，被连接成起到触发电路56的作用，上述PMOS晶体管QP11、QP12的电流通路的一端以及背栅极分别被共同连接在一端的电源节点VPPRW上。上述NMOS晶体管QN11、QN12的电流通路，被连接在上述PMOS晶体管QP11、QP12的电流通路的另一端和另一方的电源节点上，例如接地点间。上述PMOS晶体管QP11的栅极，被连接在上述PMOS晶体管QP12的电流电路的另一端以及节点N1上，上述PMOS晶体管QP12的栅极，被连接在上述PMOS晶体管QP11的电流通路的另一端。而后，倒相器55的输出端被连接在NMOS晶体管QN12的栅极上，输入端被连接在NMOS晶体管QN11的栅极上。

向“与非”门57的第1输入端提供信号RDEC，向第2至第4输入端分别提供信号RA1、RA2、RA3。在该“与非”门57的输出端上连接有倒相器58的输入端以及节点N2。而后，在上述倒相器58的输出端(节点N0)上，连接上述倒相器55的输入端以及NMOS晶体管QN11的栅极。

进而，图7中的信号RDEC是行译码器起动信号，在通常数据写入·读出·擦除动作中处于Vcc，在非动作中处于0V。另外，信号RA1、RA2、RA3分别是块地址信号，在选择块中全部变为Vcc，在非选择块中至少1个变为0V。因而，只有动作中的选择块节点N0变为Vcc，在非动作中或者非选择块中通常节点N0变为0V。

把使用图7的电路情况下的表示数据写入、数据读出，以及数据擦除的动作的时序图分别展示在图8至图10中。以下简单地说明各动作定时。进而，在图8和9以及以后的数据写入·读出动作中，在选择块中的8根控制栅极线CG(1)～CG(8)中，以选择控制栅极线CG(2)为例子进行动作说明，但在选择其它的控制栅极线情况下也一样。

在图8所示的数据写入动作中，如果动作开始，则首先选择块的行译码器电路变为选择状态，节点N0、N1变为Vcc，节点N2变为0V。另外，写入数据是“0”数据的位线在被从0V充电到Vcc的同时，选择块内的SG(1)变为[Vcc-Vtsg]。接着，由于电源节点VPPRW从Vcc变为(20V+Vtn)(Vtn是与控制栅极线CG(1)～CG(8)直接连接的NMOS晶体管QN1～QN8的阈值电压)，因而电压切换电路54A的输出节点N1也从Vcc变为(20V+Vtn)。

接着，如果信号输入节点CGD2从0V变为20V，信号输入节点CGD1、CGD3～CGD8从0V变为10V，因为被连接在控制栅极线上的NMOS晶体管的栅极电压在此时处于(20V+Vtn)，所以从信号输入节点CGDi向控制栅极线CG(i)在电压不下降的情况下传送电压，控制栅极线CG(2)从0V变为20V，控制栅极线CG(1)、CG(3)～CG(8)从0V变为10V。此时，被连接在“1”写入位线上的选择块内NAND单元的沟道部分电压Vchannel被固定在0V，被连接在“0”写入位线上的选择块内的NAND单元的沟道部分电压Vchannel由于和控制栅极线的电容耦合的影响上升到8V。由于该状态被保持一会儿，因而对写入数据是“1”的存储器单元的浮置栅极进行电子注入，执行数据写入。接着，在选择块内的控制栅极线CG(1)～CG(8)全部变为0V之后，在“0”数据写入位线和选择栅极线SG(1)变为0V的同时，电源节点VPPRW变为Vcc。最后，在源极线(Cell-Source)变为0V的同时，节点N0、N1、N2分别变为0V、0V、Vcc，数据写入动作结束。

在图9所示的数据读出动作中，如果动作开始，则首先选择块的行译码器电路变为选择状态，节点N0、N1变为Vcc，节点N2变为0V。另外，把进行数据的读出的位线预先充电到Vcc。接着，在电源节点VPPRW和节点N1变为(4V+Vtn)的同时，如果信号输入节点CGD1、CGD3～CGD8和信号输入节点SGD、SGS从0V变为4V，信号输入节点CGD2固定为0V，则因为在被连接在控制栅极线和选择栅极线上的NMOS晶体管的栅极上施加比4V还高的阈值电压，所以可以在电位不降低的情况下向控制栅极线和选择栅极线传送电压。因而，此时，选择块内的非选择的控制栅极线CG(1)、CG(3)～CG(8)、选择栅极线SG(1)、SG(2)从0V变为4V，被选择出的控制栅极线固定为0V。由于该状态保持一会儿，因而被选择出的存储器单元的数据被读出。接着，在被选择出的块内的控制栅极线CG(1)～CG(8)以及选择栅极线SG(1)、SG(2)全部变为0V的同时，电源节点VPPRW从(4V+Vtn)变为Vcc，位线变为0V，另外由于节点N0、N1、N2分别变为0V、0V、Vcc，因而数据读出动作结束。

在图10所示的数据擦除动作中，如果动作开始，则首先选择块的行译码器电路变为选择状态，节点N0、N1变为Vcc，节点N2变为0V。另外，因为信号输入节点SGD、SGS、SGDS全部变为Vcc，所以选择块·非选择块两方的选择栅极线SG(1)、选择块的选择栅极线SG(2)在全部被充电到(Vcc-Vtn)后，变为浮置状态。另外，此时，非选择块中的控制栅极线和选择栅极线SG(2)全部在0V的电压下变为浮置状态。接着，如果构成存储器单元阵列的p型阱区域(Ceu-pwell)从0V变为20V，则处于浮置状态的选择块·非选择块两方的选择栅极线SG(1)、SG(2)和非选择块中的控制栅极线全部受到和p型阱区域的电容耦合的影响上升到20V，只有选择块中的控制栅极线被固定在0V。由于该状态被保持一会儿，因而从选择块中的存储器单元的浮置栅极向p型阱区域释放电子，执行数据擦除。接着，由于p型阱区域变为0V，因而在处于浮置状态的选择块·非选择块两方的选择栅极线SG(1)、SG(2)和非选择块中的控制栅极线由于全部受到p型阱区域的电容耦合的影响降低到0V～Vcc，其后被固定到0V。最后，节点N0、N1、N2分别变为0V、0V、Vcc，数据擦除动作结束。

如上所述，在图7所示的行译码器电路中，在数据写入动作时和数据读出动作时，通过在电源节点VPPRW上施加比施加在控制栅极线·选择栅极线上的最高电压还高Vtn(传送电压的晶体管QN0～QN10的阈值电压)的电压，即使被连接在1根控制栅极线·选择栅极线上的晶体管只是NMOS晶体管，也可以在电位不下降的情况下向控制栅极线施加写入用高电压和读出用高电压，可以实现可靠性高的动作。

另外，通过把连接在1条控制栅极线上的晶体管设置成1个NMOS晶体管，因而，可以实现元件数少的行译码器电路，可以实现由于行译码器电路的图形面积缩小产生的单片尺寸缩小，即实现单片成本减少。

进而，因为可以通过使用经由和被连接在控制栅极线和选择栅极线上的晶体管相极性相反的PMOS晶体管QP11、QP12，输出“高”电位的电压切换电路54A，构成元件数少并且图形占有面积小的电压切换电路54，所以可以实现元件数少并且图形占有面积小的行译码器电路，可以通过行译码器电路的图形面积缩小实现单片尺寸缩小，即实现单片成本减少。

图11展示根据本发明的实施方案2的半导体存储装置的行译码器电路的另一局部的构成例子。图11的电路和图7不同的部分是电压切换电路54B的电路构成，在电源节点VPPRW和晶体管QP11、QP12之间设置有耗尽型NMOS晶体管QD1。表示使用图11电路时的数据写入·读出·擦除的各自的动作的时序图和图8至图10一样。

以下，说明设置上述晶体管QD1的优点。

在图7的电路中，在PMOS晶体管QP11、QP12的源极和构成QP11、QP12的n-阱区域上，因为直接施加电源节点VPPRW的电位，所以与选择块·非选择块无关，需要把全部块中的晶体管QP11、QP12的源极·n-阱区域充电至电源节点VPPRW电位。通常，因为块数在1个单片内有数百个～数千个，所以同时充电数百～数千个元件的源极和n-阱区域，电源节点VPPRW的电容值变得非常变大。在数据写入动作和读出动作中，因为在电源节点VPPRW上施加(20V+Vtn)和(4V+Vtn)这样的升压电压，所以如果电源节点VPPRW的电容值大的话，则会产生升压电压发生电路的面积增加，消耗电力增加、由于升压电压的充电所需要时间加长引起动作时间延长等的问题。

另一方面，在图11的电路中，在选择块中，因为节点N0的电压是“高”电平(＝Vcc)，所以输入到晶体管QD1的栅极上的节点N1的电压是“高”电平(＝VPPRW电位)，因为作为晶体管QP11、QP12的源极·n-阱电位的节点N3的电位也变为“高”电位(＝VPPRW电位)，所以可以与晶体管QD1的有无无关地实现图8至图10的动作。在图11的电路使用时的非选择块中，因为节点N0的电压处于“低”电位的0V，所以被输入到QD1的栅极上的节点N1的电压被固定在0V，因而节点N3处于Vtd(Vtd是在晶体管QD1的栅极电压＝0V时可以经由晶体管QD1传送的电压的最高值，通常是Vcc以下的电压)。

这样，通过使用图11的电路，就可以在选择块和非选择块中，改变晶体管QP11、QP12的源极·n阱电位。

构成上述晶体管QP11、QP12的n阱区域的形状展示在图12A和12B。图12A和图12B，分别表示使用图7和图11的电路构成时的n阱区域的形成例子。在图7的电路中，因为在全部块中n阱电压同电位，所以如图12A所示，形成横跨全部块Block1～BlockN的1个n阱区域NW，在该区域NW上通常使用形成PMOS晶体管QP11、QP12的方式。

另一方面，在图11的电路中，因为在选择块·非选择块之间n-阱电压不同，所以如图12B所示，在各块Block1～BlockN中的每一个中形成1个n阱区域NW1～NWN，在这些区域NW1～NWN上形成PMOS晶体管QP11、QP12的方式有效。把每一块分成n阱区域，通过只把选择n-阱区域用比电源电压高的升压电压(20V和4V等)充电，就可以大幅度减少升压电压的负荷电容值。因而，可以实现升压电压发生电路的面积消减、消耗电力降低、由于升压电压的充电所需要时间的缩短产生的动作的高速化等。

图13展示根据本发明的实施方案3的半导体存储装置中的行译码器电路的再一局部构成例子。图13的电路和图7和图11的电路不同之处是电压切换电路54C的构成。该电压切换电路54C的构成包含耗尽型NMOS晶体管QD2、PMOS晶体管QP13，以及耗尽型NMOS晶体管QD3、QD4。上述NMOS晶体管QD2的电流通路的一端被连接在电源节点VPPRW上，栅极被连接在节点N1上。上述PMOS晶体管QP13的电流通路的一端以及背栅极，被连接在上述NMOS晶体管QD2的电流通路的另一端，电流通路的另一端被连接在节点N1上，栅极被连接在“与非”门57的输出端。上述NMOS晶体管QD3的电流通路的一端被连接在节点N1上，在栅极上施加电源电压Vcc。而后，上述NMOS晶体管QD4的电流通路的一端被连接在上述NMOS晶体管QD3的电流通路的另一端，电流通路的另一端被连接在倒相器58的输出端上，向栅极提供信号TRAN。

图13的电路动作波形，和图8至图10的波形一样，另外，图13中的节点N1的电压变为和图11中的节点N3一样。因而即使在使用图13的电路时，也和使用图11的电路时一样，在选择块·非选择块之间节点N4的电压不同，即向节点N1传送“高”电平(＝升压电压)的PMOS晶体管QP13的源极和n-阱区域的电压在选择·非选择块之间不同。因而，可以使用如图12B那样的n阱构成，其结果可以减少升压电压的负荷容量。另外，信号TRAN通常被固定为0V使用，在非选择块中因为节点N0是0V，所以经由耗尽型NMOS晶体管QD4、QD3向节点N1传送0V。进而，在选择块中，因为节点N＝Vcc、节点N1≥Vcc，所以NMOS晶体管QD4变为截止状态，保持节点N1的“高”电位。

作为上述图13的电路的其它优点，第1是构成电压切换电路54C的元件数比图11的电路还少(7个(图11)→4个(图13))，第2是PMOS晶体管QP13的源极·漏极·n阱区域之间的电位差减小。关于后者，在晶体管QP13导通的情况下，通常源极＝漏极＝n阱区域，在截止的情况下源极＝n阱区域＝Vtd(Vtd是在QD2的栅极电压＝0V时可以经由晶体管QD2传送的电压的最高值，通常是Vcc以下的电压)并且漏极＝0V，不管是否有施加写入用高电压(约20V)的动作，源极·漏极·n阱区域之间的电位差即使最高也只有Vcc。

进而，在上述实施方案中，如图7、11和13所示，以在存储器单元阵列的两侧配置驱动1个块内的控制栅极线、选择栅极线的行译码器电路为例说明了本发明，但在它情况下，例如如图14所示，即使在对应1个块的行译码器电路被配置在存储器单元阵列的单侧的情况下本发明也有效。在图14中，作为电压切换电路54D没有展示具体的电路构成，但例如如图7、11和13的电路那样，也可以使用各种电路构成。

接着，在图15至图17中展示了行译码器电路的配置例子。图15展示在存储器单元阵列的两侧配置驱动1个块内的控制栅极线·选择栅极线的行译码器电路的情况，相当于图11和图13的实施方案。图16和图17，展示把都对应1个块的行译码器电路配置在存储器单元阵列的单侧的情况，相当于图14。作为制成1块的行译码器的图形的宽度(间距)，相对于在使用图15方式的情况下是1个NAND单元长度(1个NAND单元的位线方向的长度)，在使用图16和17方式的情况下因为变为2个NAND单元长度所以可以确保间距。

在图18至图20中展示在上述图15至图17中加上PMOS晶体管形成用n-阱区域的情况。图15至图17分别与图18至20对应。从图18至20也可以知道，在使用了图14的方式的情况下，与使用了图11和13的情况相比，行译码器电路的图形形成用的间距变为2倍，这种情况下PMOS晶体管形成用n-阱区域的间距也变为2倍。因此，可以缓和设计规则，可以实现可靠性更高成品率也高的单片。另外，即使未来设计规则缩小的情况下，在使用了图14的方式的情况下，与使用了图11和13的方式的情况相比，也具有可以在每个块中分割形成n-阱区域的可能性高(或者概率高)的优点。

可是，上述n-阱区域的配置，也可以在上述的配置以外考虑，例如可以配置成图21A至图21E所示。图21A至图21E是展示行译码器区域的图，只描绘了在行译码器的图形形成区域中相邻的块。

图21A，是表示图18、19和20的方式(＝对图15至图17的块配置适用了图21A的方式的方式)的图，在作为相邻的块的Block-i、Block-j的各自的区域内形成n-阱区域NWi、NWj。

图21B、21C和21D，是相对于与各块对应的行译码器区域，n-阱区域NWi、NWj横跨多个块Block-i、Block-j形成的情况，在n-阱区域Nwi、NWj周围的设计规则为假如行译码器形成用的1块的间距的情况下，如图21B、21C和21D那样在2块的区域内形成1个n阱区域的方法有效。

在未来设计规则进一步严格时，如图21E所示，在4块Block-i、Block-1份的区域内形成1个n阱区域NWi～NWI即可，进而可以应用于在3个和5个以上块的区域中形成1个n-阱区域等的各种方式。

这样，对图15至图17的块配置适用图21B至21E的方式，在设计规则缩小时非常有效。特别如上述PMOS晶体管QP11、QP12、QP13等所示，施加比电源电压高的电压(升压电压等)的n-阱区域因为设计规则缩小很困难，所以采用上述方法的间距增加·设计规则缓和是效果极其高的方法。

另外，在图11、12A、12B、13和14、图18至20和图21A至21E中，说明了对1块行译码器电路设置1个PMOS晶体管形成用n-阱区域情况下的实施方案。但是，本发明在其它情况下，例如在相邻块之间共用1个n-阱区域的情况等中也有效。

在图22至25中，展示在上述电路的情况下，以及在相邻块之间共用1个n阱区域的情况下的相邻2块行译码器电路中，地址译码器部分·电压切换电路部分54(54A、54B、54C、54D)的电路构成例子。图22相当于图11的电路，图23相当于图13的电路。图24是在相邻块之间共用1个n-阱区域的情况下的电路构成例子，相当于把图11的电路作为基础的例子。图25是在相邻块之间共用1个n阱区域情况下的电路构成例子，相当于把图13的电路作为基础的例子。图24没有增加图22的元件数，而图25相对图23增加了每一块1个耗尽型NMOS晶体管。

在使用图24和25所示的电路时，在选择共用n-阱区域的2个块中的一个，或者选择两方的情况下，n-阱区域变为选择时电压(写入时20V+Vtn，读出时4V+Vtn，擦除时Vcc)，其它情况下n-阱区域被设定为非选择时电压Vtd。这种情况下，也是因为施加升压电压的n阱区域只包含选择块，所以升压电压的负荷容量与以往的情况(相当于图12A)相比具有可以大幅度减小的优点。

进而，在图22至25中，作为相邻块，以Block-i和Block-(i+1)这一连续的地址块在行译码器电路中相邻的情况为例说明了本发明，但即使不是连续地址的块，不用说在行译码器电路区域中相邻的块之间共用n-阱区域的情况下本发明也有效。

在图26至图28中，展示了图24和25所示的电路构成的使用时的n-阱区域的形成例子，变为在相邻块之间共用1个n阱区域的构成。通过使用图24、25以及图26至图28的方式，与使用图22、23以及图18至20的情况相比还可以扩大n阱区域形成的间距，因而，因为n阱区域周围的设计规则被缓和，所以可以实现可靠性的提高和成品率的提高等。特别是如上述PMOS晶体管QP11、QP12、QP13等那样，施加比电源电压高的电压(升压电压等)的n阱区域因为设计规则缩小困难，所以采用上述方法的间距增加·设计规则缓和是极其有效的方法。

进而，如果使用图24、25以及图26至28的方法，因为n-阱区域数减半，所以具有可以实现行译码器电路的图形面积缩小的优点。进而作为缓和设计规则的方法，如图29A和29B所示，有在3～4块间距上设置1个2块共用的n阱区域的方法，其考虑方法和相对图18至20的图21B至21D的方式一样。图29A和29B的方法也非常有效。

在图30中，展示根据本发明的实施方案5的半导体存储装置中的行译码器电路的另一局部的构成例子。图30所示的电路，为在图14所示的电路上附加电压切换电路54E的结构。即，向“与非”门57的第1输入端提供行译码器起动信号RDEC，向第2至第4输入端分别提供块地址信号RA1、RA2、RA3。在该“与非”门57的输出端上连接倒相器58的输入端，该倒相器58的输出信号in1被提供给电压切换电路54D、54E。在上述电压切换电路54E上，作为动作电源电压施加电压Vm。而后，上述电压切换电路54E的输出信号out1，被提供给电压切换电路54D。其它的电路部分因为和图14所示的电路相同，固而在同一部分上附加同样的符号并省略其详细说明。

图31A至31D，是分别展示上述图30所示的电路中的电压切换电路54E的具体的构成例子的电路图。无论在哪个电压切换电路54E中，都输入倒相器58的输出信号in1，在该信号in1是“高”电平时输出0V，在信号in1是“低”电平时输出Vm电平信号out1。

图31A所示的电路，由倒相器INVa、NMOS晶体管QN13、QN14，以及PMOS晶体管QP14、QP15构成。倒相器58的输出信号in1，被分别提供给倒相器INVa的输入端以及NMOS晶体管QN14的栅极。在上述倒相器INVa的输出端，连接着NMOS晶体管QN13的栅极。NMOS晶体管QN13、QN14的源极被连接在另一电源节点，例如接地点，在各漏极和电压节点Vm之间分别连接PMOS晶体管QP14、QP15的漏极、源极。上述PMOS晶体管QP14的栅极，被连接在PMOS晶体管QP15和NMOS晶体管QN14的漏极共用接点上，上述PMOS晶体管QP15的漏极，被连接在PMOS晶体管QP14和NMOS晶体管QN13的漏极共用接点上。而后，把从上述晶体管QP15、QP14的漏极共用接点得到的输出信号out1提供给电源切换电路54D的输入端。

另外，图31B所示的电路，由倒相器INVb、NMOS晶体管QN15、QN16，以及PMOS晶体管QP16、QP17，以及耗尽型NMOS晶体管QD5构成。倒相器58的输出信号in1，被分别提供给倒相器INVb的输入端以及NMOS晶体管QN16的栅极。在上述倒相器INVb的输出端，连接着NMOS晶体管QN15的栅极。NMOS晶体管QN15、QN16的源极被共同连接在接地点上，在各漏极上分别连接PMOS晶体管QP16、QP17的漏极上。上述PMOS晶体管QP16的栅极，被连接在PMOS晶体管QP17和NMOS晶体管QN16的漏极共用接点上，上述PMOS晶体管QP17的漏极，被连接在PMOS晶体管QP16和NMOS晶体管QN15的漏极共用接点上。在上述PMOS晶体管QP16、QP17的源极和电压节点Vm之间，连接耗尽型NMOS晶体管QD5的漏极、源极，其栅极被连接在晶体管QP17、QN16的漏极共用接点上。而后，把从上述晶体管QP17、QN16的漏极共用接点得到的输出信号out1提供给电源切换电路54D的输入端上。

图31C所示的电路，由NMOS晶体管QN17、PMOS晶体管QP18，以及耗尽型NMOS晶体管QD6构成。上述各晶体管QN17、QN18、QN6的电流通路，被串联连接在接地点和电压接点Vm之间，上述倒相器58的输出信号in1，被提供给上述晶体管QN17、QP18的栅极。另外，上述晶体管QD6的栅极，被连接在上述晶体管QN17、QP18的漏极共用接点上。而后，把从上述晶体管QN17、QP18的漏极共用接点得到的输出信号out1，提供给电压切换电路54D的输入端。

进而，图31D所示的电路，由倒相器INVd、NMOS晶体管QN18、PMOS晶体管QP19，以及耗尽型NMOS晶体管QD7构成。倒相器58的输出信号in1，被提供给倒相器INVd的输入端子以及PMOS晶体管QP19的栅极。在上述倒相器INVd的输出端上，连接NMOS晶体管QN18的电流通路的一端，在该晶体管QN18的栅极上施加电源电压Vcc。在上述晶体管QN18的电流通路的另一端和电压节点Vm之间，串联连接PMOS晶体管QP19以及耗尽型NMOS晶体管QD7的电流通路。上述晶体管QD7的栅极，被连接在上述晶体管QN18和QP19的电流通路的接点上。而后，把从上述晶体管QN18、QP19的电流通路的接点得到的输出信号out1提供给电压切换电路54D的输入端。

进而，作为上述电压切换电路54D的电路构成，图7所示的电路中的电压切换电路54A、图11所示的电路中的电压切换电路54B、图13所示的电路中的电压切换电路54C，或者图22至图25所示的方式的任何一种电路也可以适用。

上述图30所示的电路中的电压接点Vm的电压，例如可以是比电源电压(或者“与非“门57和倒相器58的电源电压)还高，比电源节点VPPRW的最高电压(通常是写入用高电压Vpp的电平)还低的电压。在使用图30的方式的情况下，被输入到电压切换电路54D中的2个信号的一方(相当于图30中的out1的信号)的“高”状态时的电压从电源电压提高到电压Vm。即，在与非选择块对应的行译码器电路内，因为“与非”门57的输出变为“高”，所以从倒相器58输出的信号in1变为“低”电平，信号out1变为Vm电平。其结果，向电压切换电路54D输入Vm电平信号。

在使用了上述图30那样的电路方式的情况下特别有效的前提是，作为电压切换电路54D使用图13所示的电路中的电压切换电路54C，或者图23和25所示的那样的电路构成。

以下，作为上述电压切换电路54D，以使用图13所示的电路中的电压切换电路54C的情况为例说明其效果。在使用图30那样的电路构成时，在与非选择块对应的行译码器中因为被输入到晶体管QP13的栅极的电压从电源电压升高为Vm电平，所以具有可以降低经过晶体管QP13的漏电流的优点。通常，行译码器电路，因为在单片中设置数百～数万个，所以即使在1个行译码器电路中漏电流不太大的情况下，在全部单片中也变成大电流。因此，使用图30所示的电路的漏电流降低方式可以得到显著效果。该效果，不只在把图13所示的电路中的电压切换电路54C适用于图30的电压切换电路54D的情况下，在适用于图23和25的电路方式的情况下也同样可以得到。

而且，在图31B至31D所示的电路中，使用耗尽型NMOS晶体管QD5～QD7。被施加在这些晶体管QD5～QD7上的电压的最高值Vm，比被施加在图11和13、图22至25所示的电路中的耗尽型NMOS晶体管QD1～QD4上的电压的最高值VPPRW(通常是Vpp)还低。因此，晶体管QD5～QD7的栅极氧化膜厚度，可以制成比晶体管QD1～QD4的栅极氧化膜薄。因而，与栅极氧化膜厚度厚的情况相比，具有可以减小晶体管QD5～QD7的面积(因为施加最高电压越低，由于栅极氧化膜厚度的薄膜化引起的每单位面积的晶体管的电流量越增加，所以可以缩小晶体管的图形占有面积)的优点。

由于同样的理由，晶体管QP14～QP19、QN13～QN18的栅极氧化膜厚度，也可以比晶体管QP11～QP13、QN13～QN18的栅极氧化膜厚度薄。因而，这种情况下，具有可以使晶体管的图形占有面积比栅极氧化膜厚度薄时还小的优点。

至此，用图30以及图31A至图31D说明了实施方案5，但本发明可以有各种变更，例如，在使用图32以及图33A至33D那样的电路构成时本发明也有效。

图32是展示根据本发明的实施方案6的半导体存储装置中的行译码器电路的局部的构成例子。图32所示的电路，把上述图30所示的电路中的倒相器58的输出信号in1和“与非”门57的输出信号in2分别提供给电压切换电路54F，把该电压切换的电路54F的输出信号out1、out2提供给电压切换电路54D。

图33A至33D，是分别展示上述图32所示的电路中的电压切换电路54F的具体的构成例子的电路图。在这些电压切换电路54F中，输入倒相器58的输出信号in1和“与非”门57的输出信号in2，在图33A和33B所示的电路中，在信号in1是“高”电平(信号in2是“低”电平)时信号out1是0V，信号out2变为Vm电平，在信号in1是“低”电平(信号in2是“高”电平)时信号out1是Vm电平，信号out2变为0V。另外，在图33C和33D所示的电路中，当信号in1是“高”电平(信号in2是“低”电平)时信号out1为0V，信号out2变为Vcc电平，当信号in1是“低”电平(信号in2是“高”电平)时信号out1变为Vm电平，信号out2变为0V。

图33A所示的电路，由NMOS晶体管QN13、QN14，以及PMOS晶体管QP14、QP15构成。倒相器58的输出信号in1被提供给NMOS晶体管QN14的栅极，“与非”门57的输出信号in2被提供给NMOS晶体管QN13的栅极。上述NMOS晶体管QN13、QN14的源极被接地，在漏极和电压节点Vm之间，分别连接PMOS晶体管QP14、QP15的漏极、源极。上述PMOS晶体管QP14的栅极，被连接在PMOS晶体管QP15和NMOS晶体管QN14的漏极共用接点上，上述PMOS晶体管QP15的栅极，被连接在PMOS晶体管QP14和NMOS晶体管QN13的漏极共用接点上。而后，从上述晶体管QP15、QN14的栅极共用接点得到的输出信号out11，以及从上述晶体管QP14、QN13的漏极共用接点得到的输出信号out2。分别被提供给电压切换电路54D的输入端上。

另外，图33B所示的电路，由NMOS晶体管QN15、QN16、PMOS晶体管QP16、QP17，以及耗尽型NMOS晶体管QD5构成。倒相器58的输出信号in1被提供给NMOS晶体管QN16的栅极，“与非”门57的输出信号in2被提供给NMOS晶体管QN15的栅极，上述NMOS晶体管QN15、QN16的源极被接地，在漏极上分别连接PMOS晶体管QP16、QP17的漏极。上述PMOS晶体管QP16的栅极，被连接在上述PMOS晶体管QP17和NMOS晶体管QN16的漏极共用接点上，上述PMOS晶体管QP17的栅极，被连接在PMOS晶体管QP16和NMOS晶体管QN15的漏极共用接点上。在上述PMOS晶体管QP16、QP17的源极和电压接点Vm之间，连接耗尽型NMOS晶体管QD5的漏极、源极，其栅极被连接在晶体管QP17、QN16的漏极共用接点上。而后，从上述晶体管QP17、QN16的漏极共用接点得到的输出信号out1，以及从上述晶体管QP16、QN15的漏极共用接点得到的输出信号out2，分别被提供给电压切换电路54D的输入端。

图33C所示的电路，由倒相器INVe、NMOS晶体管QN17、PMOS晶体管QP18，以及耗尽型NMOS晶体管QD6构成。上述各晶体管QN17、QP18、QD6的电流通路，被串联连接在接地点和电压节点Vm之间，上述倒相器58的输出信号in1，被提供给上述晶体管QN17、QP18的栅极。另外，上述晶体管QD6的栅极，被连接在上述晶体管QN17、QP18的漏极共用接点上。进而，上述“与非”门57的输出信号in2，被提供给倒相器INVe的输入端。而后，从上述晶体管QN17、QP18的漏极共用接点得到的输出信号out1，以及从上述倒相器INVe的输出端输出的输出信号out2分别被提供给电压切换电路54D的输入端。

进而，图33D所示的电路，由倒相器INVf、NMOS晶体管QN18、PMOS晶体管QP19，以及耗尽型NMOS晶体管QD7构成。倒相器58的输出信号in1被提供给PMOS晶体管QP19的栅极，“与非”门57的输出信号in2被分别提供给NMOS晶体管QN18的电流通路的一端以及倒相器INVf的输入端。向上述晶体管QN18的栅极施加电源电压Vcc，在该晶体管QN18的电流通路的另一端和电压节点Vm之间，串联连接PMOS晶体管QP19以及耗尽型NMOS晶体管QD7的电流通路。上述晶体管QD7的栅极，被连接在上述晶体管QN18和QP19的连接点上。而后，从上述晶体管QN18、QP19的漏极共用连接点得到的输出信号out1，以及从上述倒相器INVf的输出端输出的信号out2，被分别提供给电压切换电路54D的输入端。

即使在使用上述图32以及图33A至33D那样的电路构成的情况下，也具有和用图30以及图31A至31D所述的电路构成同样的优点，可以得到实际上一样的作用效果。

进而，作为用于构成上述图31A至31D以及图33A至33D所示的电路中的PMOS晶体管QP14～QP19的n-阱区域，在图31A和33A所示的电路的情况下，因为在各块之间在n-阱区域上都施加电压VPPRW，所以上述的图12A那样的构成适用。另一方面，在图31B至图31D以及图33B至图33D所示的构成中，因为n-阱电压不共用，所以图12B、图18、19、20以及图21A至21E、图26、27、28以及图29A和29B所示的构成适用。

图34和35，为了分别说明根据本发明的另一实施方案的半导体存储装置，抽出在上述实施方案1至实施方案5中向电压切换电路54(54A～54D)供给电压VPPRW的电路部分展示。这些电路，根据信号活性(Active)，在待机状态时和激活状态时切换电源节点VPPRW的状态。

即，图34所示的电路部分，由高电压发生电路60、倒相器61、PMOS晶体管QP20以及耗尽型NMOS晶体管QD8构成。在上述高电压发生电路60的输出端，连接电压切换电路54的电源节点VPPRW，在该节点VPPRW和电源电压Vcc之间串联连接上述晶体管QD8、QP20的电流通路。向上述PMOS晶体管QP20的栅极上，经由倒相器61提供信号活性，向上述耗尽型NMOS晶体管QD8的栅极提供上述信号活性。

在上述那样的构成中，信号活性，是在待机状态时为0V，在活动状态时变为Vcc电平的信号，例如根据从/CE管脚输入的单片起动信号生成。另外，上述高电压发生电路60的构成是，在待机状态时变为非动作状态。

在待机状态时，因为晶体管QP20在上述信号活性是0V时变为截止状态，所以电源节点VPPRW变为浮置状态。与此相反，如果在活动状态时信号活性变为Vcc电平，因为晶体管QP20变为导通状态，所以节点VPPRW被充电至高电压。其后，靠高电压发生电路60，在节点VPPRW被设定在高电位的同时，信号活性变为0V，晶体管QD8变为截止状态，电源节点VPPRW从电源Vcc断开。

因而，在待机状态时，可以抑制漏电流的发生，并且在活动状态时(因为可以高速充电到Vcc)可以使电源节点VPPRW的电压快速上升。

另一方面，图35所示的电路部分，由高电压发生电路60和耗尽型NMOS晶体管QP9构成。在高电压发生电路60的输出端上，连接电压切换电路54的电源节点VPPRW，在该节点VPPRW和电源Vcc之间连接晶体管QD9的电流通路。而后，向上述耗尽型NMOS晶体管QD9的栅极上，提供信号活性。

即使在这种构成中，也可以进行和上述图34的电路同样的动作，可以得到同样的作用效果。

以上，用实施方案说明了本发明，但本发明并不限于上述实施方案，可以有各种变更。

例如，在上述实施方案中，以把0V以上电压传送到选择字线的情况为例说明了本发明，但在极性相反的情况下，即在向选择字线传送0V以下的电压的情况下本发明也有效，这种情况下，在把上述的电压切换电路内的NMOS晶体管改变为PMOS晶体管，把上述的电压切换电路内的PMOS晶体管改变为NMOS晶体管的同时，把串联连接在字线上的晶体管从NMOS晶体管改变为PMOS晶体管等的，把极性反向等的方法中可以适用本发明。

另外，在上述实施方案中，以在行译码器电路中适用本发明的情况为例说明了本发明，但在其它的情况下可以有各种变更，例如在其它的周边电路中，使用上述实施方案中的电压切换电路和字线连接晶体管的构成·连接关系，进行电压传送等。

另外，在上述实施方案中说明了在1个NAND单元中串联连接的存储器单元的个数是8个的情况，但在串联连接的存储器单元的个数不是8个，而是例如2，4，16，32，64个等的情况下也同样可以使用本发明。另外，即使对于处于选择栅极晶体管之间的存储器单元是1个的情况下，也同样可以适用本发明。另外，在上述实施方案中，以NAND型EEPROM为例说明了本发明，但本发明并不限于上述实施方案，在其它的设备，例如在NOR单元型EEPROM、DINOR单元型EEPROM、AND单元型EEPRON、带选择晶体管的NOR单元型EEPROM等中也可以适用。

图36展示NOR单元型EEPROM中的存储器单元阵列的等效电路图。该存储器单元阵列，在字线WLj、WLj+1、WLj+2、......和位线BL0、BL1、......、BLm的各交叉点位置上，设置NOR单元Mj0～Mj+2m，各NOR单元Mj0～Mj+2m的控制栅极在每行上分别连接于字线WLj、WLj+1、WLj+2、......，漏极在每列上分别连接于位线BL0、BL1、......BLm上，源极被共同连接在源极线SL上。

另外，在图37上展示DINOR单元型EEPROM中的存储器单元阵列的等效电路。在DINOR单元型的存储器单元阵列中，与各主位线D0、D1、......、Dn对应地设置DINOR单元。各DINOR单元由选择栅极晶体管SQ0、SQ1、......、SQn和存储器单元M00～M31n构成，上述选择栅极晶体管SQ0、SQ1、......、SQn的漏极被分别连接在各主位线D0、D1、......、Dn上，栅极被连接在选择栅极线ST上，源极被分别连接在局部位线LB0、LB1、......LBn上。各存储器单元M00～M31n的漏极在每列上被连接在上述局部位线LB0、LB1、......、LBn上，控制栅极在每行上被连接在字线W0～W31上，源极被共同连接在源极线SL上。

图38是展示AND单元型EEPROM中的存储器单元阵列的等效电路图。在AND单元型的存储器单元阵列中，对应各主位线D0、D1、......、Dn设置有AND单元。各AND单元由第1选择栅极晶体管SQ10、SQ11、......、SQ1n、存储器单元M00～M31n以及第2选择栅极晶体管SQ20、SQ21、......、SQ2n构成，上述第1选择栅极晶体管SQ10、SQ11、......、SQ1n的漏极被分别连接在各主位线D0、D1、......Dn，栅极被连接在第1选择栅极线ST1，源极被分别连接在局部位线LB0、LB1、......、LBn上。各存储器单元M00～M31n的漏极在每列上被连接在局部位线LB0、LB1、......LBn，控制栅极在每行上被连接在字线W0～W31上，源极被连接在局部源极线LS0、LS1、......LSn。上述第2选择栅极晶体管SQ20、SQ21、......、SQ2n的漏极被分别连接在各局部源极线LS0、LS1、......、LSn上，栅极被连接在第2选择栅极ST2上，源极被共同连接在主源极线MSL上。

进而，在图39中展示在带选择晶体管的NOR单元型EEPROM中的存储器单元阵列的等价电路图。该存储器单元阵列，通过把由选择晶体管SQ和存储器单元晶体管M组成的存储器单元MC排列成矩阵构成。各选择晶体管SQ的漏极在每列上被连接在位线BL0、BL1、......、BLn上，栅极在每行上被连接在选择栅极线ST上，源极被连接在对应的存储器单元晶体管M的漏极上。上述存储器单元晶体管M的控制栅极在每行上被连接在字线WL上，源极被共同连接在源极SL上。

进而，有关DINOR单元型EEPROM的详情，请参照“H.Onda etal.，IEDM Tech.Digest，1992，pp.599-602”，有关上述AND单元型EEPROM的详情，请参照“H.Kume et al.，IEDM Tech.Digest，1992，pp.991-993。

另外，在上述各实施方案中以可以电气改写的非易失性半导体存储器装置为例说明了本发明，但本发明也可以在其它的设备中使用，例如，即使在其它非易失性存储装置和DRAM、SRAM等的设备中也同样可以适用。

虽然使用以上实施方案说明了本发明，但本发明并不限定于上述实施方案，可以在实施阶段中在不脱离其主旨的范围内有各种变形。进而，在上述实施方案中包含有各种阶段的发明，通过所展示的多个构成要素的适宜的组合，可以抽出各种的发明。例如即使从实施方案所示的全部构成要件中擦除几种构成要件，也可以解决在发明要解决的课题项目中所述的课题的至少1个，在可以得到发明的效果中所述的效果的至少1个的情况下，可以把擦除了该构成要件的构成作为发明抽出。

如上所述如果采用本发明，由于在行译码器电路内设置包含PMOS晶体管的电压切换电路，因而即使在把行译码器电路内连接字线的晶体管设置成每条字线1个NMOS晶体管的情况下，也不需要设置泵电路就可以把NMOS晶体管的栅极设定为高的电压。

因而，可以在电位不下降的情况下向字线传送高电压，并且能得到可以消减行译码器电路的图形面积的半导体存储装置。

另外，因为可以实现图形面积小的行译码器电路，所以可以得到以便宜的价格实现可靠性高的单片的半导体存储装置。

进而，可以在电位不下降的情况下向字线传送高电压，能得到可以实现充分的数据写入动作的半导体存储装置。

Claims

1.一种半导体存储装置，具备：把存储器单元排列成矩阵的存储器单元阵列，以及在选择上述存储器单元阵列的字线的同时向字线传送电压的行译码器电路，其特征在于：上述行译码器电路包括：

第1导电类型的多个第1晶体管，其电流通路的一端分别被直接连接在各条字线上；以及

和第1导电类型极性相反的第2导电类型的第2晶体管，在进行向选择出的字线传送电压的动作时，向被连接在选择出的字线上的上述第1晶体管的栅极传送电压；

其中，向所述选择出的字线的电压传送只用第1导电类型的第1晶体管进行，

所述行译码器电路还包括向上述第1晶体管的栅极施加电压的第一电压切换电路，上述第2晶体管被设置在上述电压切换电路内，在进行向上述选择出的字线传送电压的动作时，把比选择出的字线的电压还高的电压输入到上述电压切换电路中，经由上述第2晶体管传送到被连接在选择出的字线上的上述第1晶体管的栅极，而且

施加在非选择块中的上述第2晶体管的栅极上的电压高于电源电压。

2.根据权利要求1的半导体存储装置，其特征在于还包括：

接受块地址信号、输出与块的选择/非选择的判定结果对应的判定信号的逻辑电路；

包含上述第2晶体管、接收从上述逻辑电路输出的判定信号、分别设定上述第1晶体管的栅极电压的第1电压切换电路；以及

接收从上述逻辑电路输出的判定信号、改变上述判定信号的电平后提供给上述第1电压切换电路的第2电压切换电路，

其中，施加在上述非选择块中的上述第2晶体管的栅极上的电压为从上述第2电压切换电路输出的判定信号的电压电平。

3.根据权利要求2的半导体存储装置，其特征在于：在进行向上述非选择块中的上述第2晶体管的栅极施加的电压变为比上述电源电压还高的电压的动作时，上述施加电压变为比上述逻辑电路内的最高电压还高的电压。

4.根据权利要求1的半导体存储装置，其特征在于还包括：

包含上述第2晶体管、分别设定上述第1晶体管的栅极电压的第1电压切换电路；以及

接收从上述逻辑电路输出的判定信号、变换上述判定信号的电平后提供给上述第1电压切换电路的第2电压切换电路，

5.根据权利要求4的半导体存储装置，其特征在于：在进行向上述非选择块中的上述第2晶体管的栅极施加的电压变为比上述电源电压还高的电压的动作时，上述施加电压成为比上述逻辑电路内的最高电压还高的电压。

6.根据权利要求1的半导体存储装置，其特征在于：变成比上述电源电压还高的电压的动作是数据写入动作。

7.根据权利要求1的半导体存储装置，其特征在于：在进行向上述非选择块中的上述第2晶体管的栅极施加的电压变成比上述电源电压还高的电压的动作时，上述施加电压的电平比选择块中的上述第1晶体管的电压电平低。

8.根据权利要求1的半导体存储装置，其特征在于还包括：

接收低地址信号、输出块选择/非选择的判定结果的逻辑电路，以及

接收上述逻辑电路的输出信号、将信号输出到上述第1电压切换电路的第2电压切换电路，

其中，上述第2电压切换电路中的最高电压电平低于上述第1电压切换电路中的最高电压。

9.根据权利要求8的半导体存储装置，其特征在于还包括：被设置在上述第1电压切换电路中的第1耗尽型晶体管，和被设置在上述第2电压切换电路中的第2耗尽型晶体管，

其中，上述第1耗尽型晶体管的栅极氧化膜，比上述第2耗尽型晶体管的栅极氧化膜厚。

10.根据权利要求8的半导体存储装置，其特征在于：上述第2电压切换电路还包括第2导电类型的第3晶体管，上述第2晶体管的栅极氧化膜比上述第3晶体管的栅极氧化膜厚。

11.如根据权利要求8的半导体存储装置，其特征在于：具有向上述第1耗尽型晶体管施加上述第1电压切换电路的最高电压的第1动作，以及向上述第2耗尽型晶体管施加上述第2电压切换电路的最高电压的第2动作。

12.根据权利要求11的半导体存储装置，其特征在于：上述第1动作和上述第2动作都是数据写入动作。