CN1193375C - 非易失性半导体存储装置 - Google Patents

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Abstract

提供一种可抑制成本增加的非易失性半导体存储装置。其特征在于包括：第一半导体基板，其中形成有由多个非易失性半导体存储单元构成的存储单元阵列、与上述存储单元阵列电连接的多个位线、与上述存储单元阵列电连接的多个字线、多个输入端子、以及多个传输门晶体管，每个上述传输门晶体管的一端分别与上述多个字线中的对应的一个电连接，其另一端分别与上述多个输入端子中的对应的一个电连接；以及第二半导体基板，其中形成有与上述第一半导体基板的上述多个输入端子电连接的输出端子、以及与这些输出端子电连接并用来控制上述字线的字线控制电路，且上述第二半导体基板层叠在上述第一半导体基板上。

Description

非易失性半导体存储装置
技术领域
本发明涉及可电气地书写替换的非易失性半导体存储装置及其系统。更具体地涉及快速存储器。
背景技术
现有的快速存储器具有数字控制界面。数据控制信号端子的电源端子也具有写入和擦除电源端子，它们是DC输入，在快速存储器内部对应于来自外部的数字控制信号进行控制，以适当的波形整形后施加到存储单元上。因此，在快速存储器内部，为了产生存储单元的读出、写入和擦除所必需的信号，在存储单元以外有较多的称为周边电路的控制电路。
另外，使用快速存储器的大多是可脱离的存储装置。例如灵通介质、压缩快速存储器、存储棒、SD卡等。灵通介质的界面是NAND快速存储器的界面，其它装置大体上是磁存储装置的界面。无论哪一种，在磁存储装置的主机侧的文件管理下接受并存储文件数据和逻辑地址。主机侧必须有文件管理系统。
快速存储器内部的用来形成存储单元的读出、写入和擦除所必需的信号的多个周边电路使芯片尺寸增大，导致成本上升。但是，如果从外部直接控制存储单元，存在外部配线负载增大等的许多问题。
本发明的第一个目的就在于提供一种可抑制成本增加的非易失性半导体存储装置和非易失性半导体存储系统。
另外，在现有的快速存储器存储装置中，主机侧的文件管理下的控制性能差。例如，若快速存储器的最小书写单位比主机侧的文件管理的最小单位大，在写入一个文件数据时，在快速存储器内部必须添加书写到无需写入的文件数据为止。但是，如果在快速存储器侧进行文件管理，就会出现界面上的问题。
本发明的第二个目的在于提供一种具有含和多个计算机系统亲和性高的界面的文件管理系统的非易失性半导体存储装置。
发明内容
为了实现第一个目的，本发明的第一方面采用下述的构成。即，
本发明的非易失性半导体存储装置和系统，包括：
第一半导体基板，其中形成有由多个非易失性半导体存储单元构成的存储阵列、与上述存储阵列相连接的多个位线、与上述存储单元相连接的多个字线、以及多个传输门晶体管，每个上述传输门晶体管的一端分别与字线相连接，其另一端分别与输入端子相连接；以及
第二半导体基板，其中形成有其输出信号在与上述输入端子相连接的输出端子输出的用来控制上述字线的字线控制电路。
而且，本发明的优选实施方案如下：
(1)上述第一半导体基板和上述第二半导体基板相层叠。
(2)至少两个以上的上述第一半导体基板和上述第二半导体基板相层叠。
另外，本发明的非易失性半导体存储装置和系统，包括：
第一半导体基板，其中形成有由多个非易失性半导体存储单元构成的存储阵列、与上述存储阵列相连接的多个位线、与上述存储单元相连接的多个字线、以及多个传输门晶体管，每个上述传输门晶体管的一端分别与字线相连接，其另一端分别与输入端子相连接；以及
第二半导体基板，其中形成有其输出信号用来控制与输出端子相连接的上述字线的字线控制电路，
上述第一半导体基板被封在第一封装中，上述输入端子与上述第一封装的端子相连接，
上述第二半导体基板被封在第二封装中，上述输出端子与上述第二封装的端子相连接，
上述第一封装和上述第二封装相层叠，上述第一封装的端子和上述第二封装的端子通过设在叠层侧面的配线相互连接。
而且，本发明的优选实施方案如下：
(1)至少两个以上上述第一封装和上述第二封装相层叠。
(2)层叠的上述第一封装和上述第二封装和上述配线被进一步封在第三封装中。
另外，本发明的非易失性半导体存储装置和系统，包括：
第一半导体基板，其中形成有由多个非易失性半导体存储单元构成的存储阵列、与上述存储阵列相连接的多个位线、与上述存储单元相连接的多个字线、以及多个传输门晶体管，每个上述传输门晶体管的一端分别与字线相连接，其另一端分别与输入端子相连接；以及
第二半导体基板，其中形成有其输出信号用来控制与输出端子相连接的上述位线的位线控制电路和界面电路，
上述第一半导体基板被封在第一封装中，上述输入端子与上述第一封装的端子相连接，
上述第二半导体基板被封在第二封装中，上述输出端子与上述第二封装的端子相连接，
上述第一封装和上述第二封装相层叠，上述第一封装的端子和上述第二封装的端子通过设在叠层侧面的配线相互连接。
在上述第二封装的层叠面的内表面上设置与上述界面电路相连接的界面端子。
而且，本发明的优选实施方案如下：
(1)至少两个以上上述第一封装和上述第二封装相层叠。
(2)层叠的上述第一封装和上述第二封装和上述配线被进一步封在第三封装中，在上述第三封装上设置从上述界面端子引出的引出端子。
另外，本发明的非易失性半导体存储装置和系统，包括：
第一半导体基板，其中形成有由多个非易失性半导体存储单元构成的存储阵列、与上述存储阵列相连接的多个位线、用来控制上述多个位线的第一移位寄存器、与上述存储单元相连接的多个字线、多个传输门晶体管，每个该传输门晶体管的一端分别与字线相连接，其另一端分别与输入端子相连接、以及用来控制上述多个传输门晶体管的门的第二移位寄存器；以及
第二半导体基板，其中形成有其输出信号在与上述输入端子相连接的输出端子输出的用来控制上述字线的字线控制电路。
而且，本发明的优选实施方案如下：
(1)上述第一半导体基板和上述第二半导体基板相层叠。
(2)至少两个以上的上述第一半导体基板和上述第二半导体基板相层叠。
(3)在第二半导体基板上还具有用来存储上述存储阵列中的缺陷单元的地址的存储电路。
为了实现上述的第二个目的，本发明的第二方面采用下述的构成。即，
本发明的非易失性半导体存储装置，包括：
封在封装中的与网络协议相对应的界面电路；
非易失性半导体存储元件阵列；
用来控制上述非易失性半导体存储元件阵列的控制电路；以及
管理数据文件和上述存储元件阵列的地址的关系的文件管理引擎。
而且，本发明的优选实施方案如下：
(1)上述界面电路是与TCP/IP相对应的。
(2)上述界面电路是可连接文件传送协议的。
(3)上述界面电路是可连接匿名文件传送协议的。
(4)上述界面电路是可连接端对端协议的。
最后，把本发明的典型方案概括如下：
(1)一种半导体集成电路装置，其特征在于包括：第一半导体基板，其中形成有由多个非易失性半导体存储单元构成的存储单元阵列、与上述存储单元阵列电连接的多个位线、与上述存储单元阵列电连接的多个字线、多个输入端子、以及多个传输门晶体管，每个上述传输门晶体管的一端分别与上述多个字线中的对应的一个电连接，其另一端分别与上述多个输入端子中的对应的一个电连接；以及第二半导体基板，其中形成有与上述第一半导体基板的上述多个输入端子电连接的输出端子、以及与这些输出端子电连接并用来控制上述字线的字线控制电路，且上述第二半导体基板层叠在上述第一半导体基板上。
(2)一种半导体集成电路装置，其特征在于包括：第一半导体基板，其中形成有由多个非易失性半导体存储单元构成的存储单元阵列、与上述存储单元阵列电连接的多个位线、与上述存储单元阵列电连接的多个字线、多个输入端子、以及多个传输门晶体管，每个上述传输门晶体管的一端分别与上述多个字线中的对应的一个电连接，其另一端分别与上述多个输入端子中的对应的一个电连接；以及第二半导体基板，其中形成有与上述第一半导体基板的上述多个输入端子电连接的输出端子、与这些输出端子电连接并用来控制上述字线的字线控制电路、界面电路、以及与该界面电路电连接的多个界面端子，且上述第二半导体基板层叠在上述第一半导体基板上。
(3)一种半导体集成电路装置，其特征在于包括：第一半导体基板，其中形成有由多个非易失性半导体存储单元构成的存储单元阵列、与上述存储单元阵列电连接的多个位线、用来控制上述多个位线的第一移位寄存器、与上述存储单元阵列电连接的多个字线、多个输入端子、多个传输门晶体管，每个该传输门晶体管的一端分别与上述多个字线中的对应的一个电连接，其另一端分别与上述多个输入端子中的对应的一个电连接、以及用来控制上述多个传输门晶体管的第二移位寄存器；以及第二半导体基板，其中形成有与上述第一半导体基板的上述输入端子相连接的多个输出端子，以及与这些输出端子电连接并用来控制上述字线的字线控制电路，上述第二半导体基板层叠在上述第一半导体基板上。
附图说明
图1是根据本发明实施方案1的非易失性半导体存储装置的封装外观图；
图2示出图1所示的封装1的内部；
图3示出图1所示的封装1的内部的芯片叠层结构；
图4示出图2、3所示的封装4的内部；
图5示出图4所示的端子8和端子3的连接构成的一例；
图6示出图4所示的端子8和端子7的连接构成的一例；
图7示出图2、3所示的封装5的内部；
图8是封装4内部的半导体基板9上形成的电路的构成图；
图9是封装5内部的半导体基板12上形成的电路的构成图；
图10示出图9所示的存储单元阵列25的构成的一例；
图11A是存储单元M的沿位线BL的剖面图；图11B是存储单元M的沿字线WL的剖面图；图11C是沿选择门线SG的剖面图；
图12示出信号变换电路31的具体电路构成的一例；
图13示出信号变换电路31的具体电路构成的一例；
图14示出信号变换电路31的具体电路构成的一例；
图15示出信号变换电路31的具体电路构成的一例；
图16示出信号变换电路31的具体电路构成的一例；
图17示出块选择电路26的具体电路构成的一例；
图18示出块选择电路26的具体电路构成的一例；
图19示出块选择电路26的具体电路构成的一例；
图20示出数据电路27的一部分即移位寄存器电路的构成；
图21示出数据电路27，位线电路28和字线BL的构成；
图22示出信号变换电路31的其它的电路例子；
图23是源线电路29和阱电路30的构成的一例；
图24是根据本发明实施方案1的非易失性半导体存储装置的系统的系统图；
图25是根据本发明实施方案2的非易失性半导体存储装置的系统的系统图；
图26示出封在封装1中的图25所示的非易失性半导体存储装置和网络的关系；
图27示出封在封装1中的图25所示的非易失性半导体存储装置和网络的另一关系。
具体实施方式
下面，参照附图说明本发明的实施方案。在说明过程中，各图中相同的部分采用相同的标号。
(实施方案1)
图1是根据本发明实施方案1的非易失性半导体存储装置的封装的外观图。
如图1所示，在封装1的表面上设置信号端子2。
图2是示出图1所示的封装1的内部的图。
如图2所示，在封装1的内部有密封半导体基板的封装4和八块封装5。封装4、5-0、5-1、...、5-7互相层叠，在叠层的侧面上设置用来把各封装中设置的端子互相连接的配线6。
在封装4的层叠面的内表面上还设置另一端子3，它与在封装1上设置的信号端子2相连接。
图3是示出图1所示的封装内部的芯片层叠结构的图；
如图3所示，在封装4、5-0、5-1、...、5-7的各自的侧面上设置端子7，各端子7与配线6互相连接。
图4是示出图2、3所示的封装4的内部的图。
如图4所示，把半导体基板9封在封装4的内部。在半导体基板9的表面设置端子8，与端子3或端子7相连接。
图5是示出图4所示的端子8和端子3的连接构成的一例的图。
如图5所示，在半导体基板9的表面上设置的端子8通过向该封装4的空穴处流入的配线材料10与在封装4的层叠面内表面上形成的端子3相连接。
图6是示出图4所示的端子8和端子7的连接构成的一例的图。
如图6所示，在半导体基板9的表面上设置的端子8通过键合引线11与在封装4的侧面上形成的端子7相连接。
图7是示出图2、3所示的封装5的内部的图。
如图7所示，把半导体基板12封在封装5的内部。在半导体基板12的表面上设置的端子8用图6所示的连接结构连接到端子7上。在半导体基板12上形成后面说明的非易失性半导体存储单元阵列。
图8是示出在封装4内部的半导体基板9上形成的电路的构成图。
如图8所示，作为与端子3连接的端子8，有OP、RB、REn、CEn、Vcc、Vss、CLEn、ALEn、WEn、WPn、IO0～IO7端子。
Vcc是电源端子，Vss是接地端子。
输入输出端子IO0～IO7与数据输入输出缓冲器13连接，是进行写入·读出数据的输入输出、和命令数据和地址数据的输入的端子。
OP、RB、REn、CEn、CLEn、ALEn、WEn、WPn端子与控制输入输出缓冲器14相连，是用来输入控制信号OP、RB、REn、CEn、CLEn、ALEn、WEn、WPn的端子。
端子3的信号象例如NAND快速存储器TC58V32AFT(东芝制造)等中见到的端子那样地工作。
状态机器15根据从外部输入的控制信号或命令或地址，产生控制封装5的基本控制信号的电路。
借助于状态机器15，管理访问封装5内部的存储单元阵列时的地址的地址控制电路16；产生读出、写入和擦除封装5内部的存储单元阵列的数据所必需的电压的电压产生电路17；选择封装5的芯片选择电路18、用来选择封装5内部的存储单元阵列的存储块的块选择控制电路19、用来控制与封装5内部的存储单元阵列相连的字线的字线控制电路20、用来控制与封装5内部的存储单元阵列相连的位线的位线控制电路22、用来控制与封装5内部的存储单元阵列相连的源线相连的源线控制电路23、和控制形成封装5内部的存储单元阵列的半导体层(阱)的阱控制电路24被控制。
作为与端子7相连接的端子8，有SG1、CG0、CG1、CG2、CG3、SG2、SGB、Vcc、Vss、CE0、CE1、CE2、CE3、CE4、CE5、CE6、CE7、PGM、SEN、CK0、CK1、OUT0、OUT1、IN0、IN1、Well、Vpp、OSC、RB、RA、RB、RST、SRC、OD、EV、BS、PRE、VH端子。
ROM 100存储封装5内部的存储单元阵列的缺陷存储单元的地址。地址控制电路16参照ROM的数据，不使用缺陷存储单元。
图9是示出在封装5内部的半导体基板12上形成的电路的构成图。
如图9所示，在封装5内部的半导体基板12上形成快速存储器。作为与端子7相连接的端子8，有SG1、CG0、CG1、CG2、CG3、SG2、SGB、Vcc、Vss、CE0、CE1、CE2、CE3、CE4、CE5、CE6、CE7、PGM、SEN、CK0、CK1、OUT0、OUT1、IN0、IN1、Well、Vpp、OSC、RB、RA、RB、RST、SRC、OD、EV、BS、PRE、VH端子，同名的封装4的端子借助于配线6相连接。
存储单元阵列25通过以矩阵形式配置非易失性半导体存储单元而构成。设置有用来选择存储单元阵列25的存储块的块选择电路26、控制被选择的存储单元和数据的输入输出的数据电路27、控制与存储单元阵列25相连的位线的电压的位线电路28、控制与存储单元阵列25相连的源线的源线电路29、控制在其上形成存储单元阵列25的阱的阱电路30以及进行端子信号8的信号与内部信号的变换的信号变换电路31。
图10是示出图9所示的存储单元阵列25的构成的一例的图。
如图10所示，存储单元阵列25被分割成例如16个存储块BLOCK0～BLOCK15。每个存储块BLOCKi(i＝0～15)具备4条字线WL0-i～WL3-i和两条选择门线SGD-i、SGS-i。
四个存储单元M和两个选择晶体管S构成相互串联连接的NAND型存储单元部件。NAND型存储单元部件的一端与位线BLe0～BLe7、BLo0～BLo7相连，另一端共同地与源线Source相连。在此，为了简化而减少存储器个数，若每一个字线有4224个以上的存储单元(528字位以上)，每个块有16条字线，可以由512个块以上的块构成存储器单元阵列，成为可与NAND快速存储器TC58V32AFT相匹敌的存储单元阵列。
图11A、11B、11C分别示出存储单元M的结构的一例。图11A是存储单元M的沿位线BL的剖面图；图11B是其沿字线WL的剖面图；
图11C是沿选择门线SG的剖面图。
如图11A所示，示出存储单元M的结构。在p型半导体基板12上形成n型阱32，并在内部形成p型阱34。在半导体基板12的表面部分上形成n型扩散层35和p型扩散层33。半导体基板12夹着隧道氧化膜和浮动门FG相层叠，在其上夹着绝缘膜和作为字线的控制门相层叠。位线BL可以是第二金属部件，通过V1触点与第一金属部件MO相连。而且位线BL通过CB触点与NAND存储单元部件的一端即n型扩散层35相连。
另外，如图11B、11C的剖面所示，各存储元件M借助于沿字线WL方向的元件分离STI(浅沟隔离)分开。
图12～16分别示出信号变换电路31的具体电路构成的一例。
首先，如图12所示，端子CE0～CE7中的一个向变换器I0输入，作为CEns输出。CEns还通过变换器11作为CEs输出。另外，图12重点示出CE0。封装5由于是8个，在各封装内相互不重复的端子CE0～CE7中的一个向变换器输入，作为CEns输出。借助于芯片选择信号CE0～CE7从封装5-0到封装5-7中选择一个。
图13所示的信号CK0和CK1在芯片选择信号CEs是“H”时有效，变换成CK0s、CK0sn、CK1s、CK1sn。
如图14所示，信号RST、RA、RB、OSC、SEN、IN0、IN1在芯片选择信号CEs为“H”时有效，变换成RSTs、RAs、RBs、OSCs、SENs、INOs、IN1s。
如图15所示的信号OD、EV、PRE、PGM在芯片选择信号CEs为“H”时有效，电压振幅变换成CDs、EVs、PREs、PGMs。
如图16所示的内部信号OUT0s和OUT1s在芯片选择信号CEs为“H”时从OUT0端子、OUT1端子作为信号OUT0和OUT1输出。
图17是块选择电路26的具体电路构成的一例。该图17所示的电路设在各块中。
如图17所示，BLOCKi的字线WL0-i～WL3-i、选择门线SGD-i和SGS-i分别借助于n型MOS(NMOS)晶体管Qn17、Qn16、Qn15、Qn14、Qn12、Qn18，与端子CG0、CG1、CG2、CG3、SG1、SG2连接。
另外，选择门线SGD-i和SGS-i分别借助于Qn13和Qn19与端子SGB连接。被选择的块中，节点Transfer G是Vpp程度的电压，字线和选择门线用来自封装4的信号CG0、CG1、CG2、CG3、SG1、SG2控制。未选择的块中，Trausfer G接地，字线是浮点状态，用SGB控制选择门线。
用信号RA-j和RB-k进行块的选择。RA-j和RB-k也为“H”时，选择该块。信号OSCs与封装4中产生的发信信号OSC同步，驱动由NMOS晶体管Qn8、Qn9、Qn10和耗尽型NMOS晶体管Qd0构成的泵(pumping)电路。由此，Vpp向Tranfer G传送。各块与信号RA-j/RB-k的对应关系如表2所示。
               表1
    BLOCK0     RA-0     RB-0
    BLOCK1     RA-1     RB-0
    BLOCK2     RA-2     RB-0
    BLOCK3     RA-3     RB-0
    BLOCK4     RA-0     RB-1
    BLOCK5     RA-1     RB-1
    BLOCK6     RA-2     RB-1
    BLOCK7     RA-3     RB-1
    BLOCK8     RA-0     RB-2
    BLOCK9     RA-1     RB-2
    BLOCK10     RA-2     RB-2
    BLOCK11     RA-3     RB-2
    BLOCK12     RA-0     RB-3
    BLOCK13     RA-1     RB-3
    BLOCK14     RA-2     RB-3
    BLOCK15     RA-3     RB-3
选择BLOCKi时的各电压如表2所示。
                                  表2
    擦除     写入     读出   写入验证
    SGS-i     Vera     OV     Vread     Vread
    WL0-i     OV     Vpass     Vread     Vread
    WL1-i     OV     Vpgm     Vcgr     Vcgv
    WL2-i     OV     Vpass     Vread     Vread
    WL3-i     OV     Vpass     Vread     Vread
    SGD-I     Vera     Vcc     Vread     Vread
    SGS-x(x≠i)     Vera     OV     OV     OV
    WL0-x(x≠i)     Vera     OV     OV     OV
    WL1-x(x≠i)     Vera     OV     OV     OV
    WL2-x(x≠i)     Vera     OV     OV     OV
    WL3-x(x≠i)     Vera     OV     OV     OV
    SGD-x(x≠i)     Vera     OV     OV     OV
    SGB     Vcc     OV     OV     OV
    SG2     Vcc     OV     Vread     Vread
    CG0     OV     Vpass     Vread     Vread
    CG1     OV     Vpgm     OV     0.5V
    CG2     OV     Vpass     Vread     Vread
    CG3     OV     Vpass     Vread     Vread
    SG1     Vcc     Vcc     Vread     Vread
    选择时BL(数据“0”)     -     OV     Vcc     Vcc
    选择时BL(数据“1”)     -     Vcc     OV     OV
  非选择时BL     Vera     Vcc     OV     OV
    BS     Vcc     Vcc     OV     OV
    Source     Vera     OV     OV     OV
    SRC     Vera     OV     OV     OV
    CPWELL     Vera     OV     OV     OV
    Well     Vera     OV     OV     OV
    Vpp     Vcc     Vpgm     Vread     Vread
    OSCs     Vcc  OV/Vcc振荡 OV/Vcc振荡 OV/Vcc振荡
如表2所示，示出写入和读出时选择字线WL1-i的例子。
电源电压Vcc通常(或典型地)为3V，擦除电压Vera通常为20V，写入电压Vpgm通常为18V，写入辅助电压Vpass通常为10V，读出辅助电压Vread通常为3.5V。读出电压Vcqv通常为OV，验证(verify)电压Vcgv通常为0.5V。可以容易地准备多个多值化读出电压和验证电压。
图18示出块选择电路内的移位寄存器电路的一例，尤其示出了产生信号RA-i、RB-k的移位寄存器电路的一部分。
如图18所示，若复位信号RSTs是“H”，移位寄存器被复位(reset)。当时钟信号CKOs是“H”时，接受输入信号N，CKOs为“L”时锁存该输入信号。
图19是示出块选择电路内的整个移位寄存器电路的图，尤其示出产生信号RA-i、RB-k的整个移位寄存器电路。
图19所示的电路与图17所示的电路邻接地设置，与图17一起构成块选择电路26。
借助于图19所示的电路，与时钟信号CKOs同步地输入地址数据信号RAs和RBs，可产生所希望的信号RA-i、RB-k。由此可选择任意的块。
图20是示出数据电路27的一部分即移位寄位器电路的构成的图。
如图20所示，若复位信号RSTs是“H”，移位寄存器SR_data被复位。时钟信号CK1s为“H”时，接受输入信号IN，CK1s为“L”时，锁存该输入信号。节点PBL与位线BL相连。写入信号PGMs为“H”时，由变换器123和124构成的锁存电路和位线连接，可以写入。验证读出和写入时，表示位线上出现的存储单元的数据的电压在读出(sense)信号SENs为“H”时读出，锁存在由变换器I23和I24构成的锁存电路中。
图21是示出数据电路27、位线电路28和位线BL的构成的图。
在图21所示的电路中，与时钟信号CK1s同步地输入写入数据信号IN0s和IN1s，可设置所希望的写入数据。另外，可与时钟信号CK1s同步地输出读出数据信号OUT0s和OUT1s。
用位线选择信号EVs和ODs从两条位线BLe和BLo中选择。EVs为“H”时ODs为“L”，选择BLe，EVs为“L”时ODs为“H”，选择BLo。未选择的位线在预充电信号PREs为“H”时与BS端子相连。
另外，使用位线电路28可预先设定选择的位线的电位。EVs为“H”时ODs为“L”，预充电信号PREs为“H”BLo与BS相连，EVs为“L”时ODs为“H”，预充电信号为“H”BLe与Bs相连，然后若EVs和ODs都为“L”，选择的位线和BS预充电到同电位。然后，通过向字线赋予电位，可读出存储单元的数据。
选择BLOCKi时的各电压如表2所示。在该表2中，如上所述，示出了写入和读出时选择字线WL1-i的例子。
图22是信号变换电路31的其它电路例子。
如图22所示，更优选地，在端子8上有由二极管DO和电阻RO构成的输入保护。此时，示出芯片选择信号CE0的例子。
图23是示出源线电路29和阱电路30的构成的一例的图。
在图23所示的例子中，源线电路29和阱电路30相互共有一部分电路。
如图23所示，信号OSCs与封装4产生的发信信号OSC同步，驱动由NMOS晶体管Qn30、Qn31、Qn32和耗尽型NMOS晶体管Qd1构成的泵电路。通过使芯片选择信号CEsn为“L”，端子Well和形成存储单元的p型阱34相连。而且端子SRC和存储单元的源线Source相连。
选择BLOCKi时的各电压如表2所示。在该表2中，如上所述，示出了写入和读出时选择字线WL1-i的例子。
即，本发明的非易失性半导体存储装置和系统，包括：
第一半导体基板(12)，其中形成有由多个非易失性半导体存储单元(M)构成的存储阵列(25)、与上述存储阵列相连接的多个位线(BL)、与上述存储单元相连接的多个字线(WL)、以及多个传输门晶体管(Qn14～17)，每个上述传输门晶体管的一端分别与字线相连接，其另一端分别与输入端子(8)相连接；以及
第二半导体基板(9)，其中形成有其输出信号在与上述输入端子(8)相连接的输出端子输出的用来控制上述字线的字线控制电路(20)。
而且，本发明的优选实施方案如下：
(1)上述第一半导体基板和上述第二半导体基板相层叠。
(2)至少两个以上的上述第一半导体基板和上述第二半导体基板相层叠。
另外，本发明的非易失性半导体存储装置和系统，包括：
第一半导体基板(12)，其中形成有由多个非易失性半导体存储单元(M)构成的存储阵列(25)、与上述存储阵列相连接的多个位线(BL)、与上述存储单元相连接的多个字线(WL)、以及多个传输门晶体管(Qn14～17)，每个上述传输门晶体管的一端分别与字线相连接，其另一端分别与输入端子(8)相连接；以及
第二半导体基板(9)，其中形成有其输出信号用来控制与输出端子(8)相连接的上述字线的字线控制电路(20)，
上述第一半导体基板被封在第一封装(5)中，上述输入端子与上述第一封装的端子(7)相连接，
上述第二半导体基板被封在第二封装(4)中，上述输出端子与上述第二封装的端子(7)相连接，
上述第一封装和上述第二封装相层叠，上述第一封装的端子和上述第二封装的端子通过设在叠层侧面的配线(6)相互连接。
而且，本发明的优选实施方案如下：
(1)至少两个以上上述第一封装和上述第二封装相层叠。
(2)层叠的上述第一封装和上述第二封装和上述配线被进一步封在第三封装(1)中。
另外，本发明的非易失性半导体存储装置和系统，包括：
第一半导体基板(12)，其中形成有由多个非易失性半导体存储单元(M)构成的存储阵列(25)、与上述存储阵列相连接的多个位线(BL)、与上述存储单元相连接的多个字线(WL)、以及多个传输门晶体管(Qn14～17)，每个上述传输门晶体管的一端分别与字线相连接，其另一端分别与输入端子(8)相连接；以及
第二半导体基板，其中形成有其输出信号用来控制与输出端子(8)相连接的上述位线的位线控制电路和界面电路，
上述第一半导体基板被封在第一封装(5)中，上述输入端子与上述第一封装的端子(7)相连接，
上述第二半导体基板被封在第二封装(4)中，上述输出端子与上述第二封装的端子(7)相连接，
上述第一封装和上述第二封装相层叠，上述第一封装的端子和上述第二封装的端子通过设在叠层侧面的配线(6)相互连接。
在上述第二封装的层叠面的内表面上设置与上述界面电路相连接的界面端子(3)。
而且，本发明的优选实施方案如下：
(1)至少两个以上上述第一封装和上述第二封装相层叠。
(2)层叠的上述第一封装和上述第二封装和上述配线被进一步封在第三封装中，在上述第三封装上设置从上述界面端子引出的引出端子。
另外，本发明的非易失性半导体存储装置和系统，包括：
第一半导体基板(12)，其中形成有由多个非易失性半导体存储单元(M)构成的存储阵列(25)、与上述存储阵列相连接的多个位线(BL)、用来控制上述多个位线的第一移位寄存器(SR_data)、与上述存储单元相连接的多个字线(WL)、多个传输门晶体管(Qn14～17)，每个该传输门晶体管的一端分别与字线相连接，其另一端分别与输入端子(8)相连接、以及用来控制上述多个传输门晶体管的门的第二移位寄存器(SR_add)；以及
第二半导体基板(9)，其中形成有其输出信号在与上述输入端子相连接的输出端子(8)输出的用来控制上述字线的字线控制电路(20)。
而且，本发明的优选实施方案如下：
(1)上述第一半导体基板和上述第二半导体基板相层叠。
(2)至少两个以上的上述第一半导体基板和上述第二半导体基板相层叠。
(3)在第二半导体基板上还具有用来存储上述存储阵列中的缺陷单元的地址的存储电路。
如上所述，通过从多个快速存储器芯片中削减较多的控制电路，使多个快速存储器芯片共有该控制电路，可提供廉价的快速存储器系系统。如图2所示的封装或配线可以作为一个快速存储器器件使用。
图24示出根据本发明实施方案1的非易失性半导体存储装置的系统。
如图24所示，一个封装4通过配线6控制多个NAND快速存储器5。这样地共有控制电路，可以从各NAND快速存储器5中削减控制电路，结果可以做成芯片尺寸小的NAND快速存储器5。所以可以得到整体上廉价的快速存储器系统。
封装4的内部可分为两个大的部分。NAND快速界面37由图8所示的数据输入输出缓冲器13、控制信号缓冲器14和状态机器15组成。图8所示的剩余的部分是NAND快速控制引擎36。
通过端子3用计算机等的文件管理系统控制封装4。
(实施方案2)
图25是示出根据本发明实施方案2的非易失性半导体存储装置的系统的图。
如图25所示，在封装4的内部具有：对数据文件和存储单元阵列25的地址的关系进行文件管理的文件管理引擎38、和作为与外部的界面的与网络协议对应的网络·界面39。封装4可以借助于端子3直接与互联网等的网络相连。
例如，网络·界面39与以互联网为主流的TCP/IP对应。另外，可与ftp(文件传送协议)连接。由此，根据本发明的非易失性半导体存储装置与作为FTP位置的网络相连。
若可以与匿名ftp相连，则可以更简单地与网络相连。若可与PPP(端对端协议)相连，具有根据本发明的非易失性半导体存储装置可通过电话线与网络相连的便利。
图26是示出封在封装1中的图25所示的非易失性半导体存储装置和网络的关系的图。
如图26所示，数据服务器43-0～43-4和软件下载机通过TCP/IP协议网络42相连。插入软件下载机41的封装1，借助于使用FTP的网络42具有必要的软件(例如音乐源)。从软件下载机41上拔出封装1，可以容易地用随身听放音机40放音乐。
图27是封在封装1中的图25所示的非易失性半导体存储装置和网络的其它关系图。
如图27所示，把与TCP/IP对应的数据服务器46和电话机44通过电话线45相连。插入电话机44的封装1从使用PPP的数据服务器46获得必要的软件(如音乐源)。从电话机上拔下封装1就可以容易地用随身听放机40等放音乐。
另外，在封装1上可以附加电源单元(电池等)和输入器件，也可以单独地连在网络上。
即，本发明的非易失性半导体存储装置，包括：
封在封装(1)中的与网络协议相对应的界面电路(39)；
非易失性半导体存储元件阵列(25)；
用来控制上述非易失性半导体存储元件阵列的控制电路(36)；以及管理数据文件和上述存储元件阵列的地址的关系的文件管理引擎(38)。
如上所述，可以提供具有含与多数计算机系统亲和性高的界面的文件管理系统的快速存储器系统。
虽然上面用实施方案1、2说明了本发明，但本发明并不仅限于此，在不背离其精神的前提下可对其进行种种变更。
当然，可以单独或适当组合后实施上述各实施方案。
而且，上述各实施方案中含有各阶段的发明，通过适当组合各实施方案中公开的多个构成要件，可以把各阶段的发明抽出。
根据如上所述的本发明，可以提供从多个快速存储器芯片中削减较多的控制电路，在多个快速存储器芯片中共有该控制电路的廉价的快速存储器系统。而且，例如图2所示的封装或配线可以作为一个快速存储器器件使用。
另外，由于具有与网络协议对应的界面，可以提供具有含与多数计算机系统亲和性高的界面的文件管理系统的快速存储器系统。

Claims (16)

1.一种半导体集成电路装置，其特征在于包括：
第一半导体基板，其中形成有由多个非易失性半导体存储单元构成的存储单元阵列、与上述存储单元阵列电连接的多个位线、与上述存储单元阵列电连接的多个字线、多个输入端子、以及多个传输门晶体管，每个上述传输门晶体管的一端分别与上述多个字线中的对应的一个电连接，其另一端分别与上述多个输入端子中的对应的一个电连接；以及
第二半导体基板，其中形成有与上述第一半导体基板的上述多个输入端子电连接的输出端子、以及与这些输出端子电连接并用来控制上述字线的字线控制电路，且
上述第二半导体基板层叠在上述第一半导体基板上。
2.如权利要求1所述的装置，其特征在于：
上述第一半导体基板有多个，上述第二半导体基板层叠在这些第一半导体基板中的至少一个上。
3.如权利要求1所述的装置，还包括：
封装上述第一半导体基板的第一封装，该第一封装具有与上述第一半导体基板的上述多个输入端子分别电连接的多个第一端子，这些第一端子分别设置在上述第一封装的侧面上；
封装上述第二半导体基板的第二封装，该第二封装具有与上述第二半导体基板的上述多个输出端子分别电连接的多个第二端子，这些第二端子分别设置在上述第二封装的侧面上；以及
把上述第一端子和上述第二端子相互电连接的多个配线，这些配线设置在上述第一、第二封装的各侧面上。
4.如权利要求3所述的装置，其特征在于：
上述第二封装层叠在上述第一封装的与上述侧面不同的表面上。
5.如权利要求3所述的装置，其特征在于：
上述第一封装有多个，上述第二封装层叠在这些第一封装中的至少一个的与上述侧面不同的表面上。
6.如权利要求3所述的装置，还包括：
封装上述第一封装、上述第二封装和上述配线的第三封装。
7.如权利要求5所述的非易失性半导体存储装置，还包括：
封装上述第一封装、上述第二封装和上述配线的第三封装。
8.一种半导体集成电路装置，其特征在于包括：
第一半导体基板，其中形成有由多个非易失性半导体存储单元构成的存储单元阵列、与上述存储单元阵列电连接的多个位线、与上述存储单元阵列电连接的多个字线、多个输入端子、以及多个传输门晶体管，每个上述传输门晶体管的一端分别与上述多个字线中的对应的一个电连接，其另一端分别与上述多个输入端子中的对应的一个电连接；以及
第二半导体基板，其中形成有与上述第一半导体基板的上述多个输入端子电连接的输出端子、与这些输出端子电连接并用来控制上述字线的字线控制电路、界面电路、以及与该界面电路电连接的多个界面端子，且
上述第二半导体基板层叠在上述第一半导体基板上。
9.如权利要求8所述的装置，还包括：
封装上述第一半导体基板的第一封装，该第一封装具有与上述第一半导体基板的上述多个输入端子分别电连接的多个第一端子，这些第一端子分别设置在上述第一封装的侧面上；
封装上述第二半导体基板的第二封装，该第二封装具有与上述第二半导体基板的上述多个输出端子分别电连接的多个第二端子，和与上述第二半导体基板的上述多个界面端子相连接的多个第三端子；这些第二端子分别设置在上述第二封装的侧面上，这些第三端子分别设置在上述第二封装的与上述第一封装的层叠面相对的面上；以及
把上述第一端子和上述第二端子相互电连接的多个配线，这些配线设置在上述第一、第二封装的各侧面上。
10.如权利要求9所述的装置，其特征在于：
上述第二封装层叠在上述第一封装的与上述侧面不同的表面上。
11.如权利要求9所述的装置，其特征在于：
上述第一封装有多个，上述第二封装层叠在这些第一封装中的至少一个的与上述侧面不同的表面上。
12.如权利要求9所述的装置，还包括：
封装上述第一封装、上述第二封装和上述配线的第三封装，在上述第三封装上设置有与上述第二封装的上述多个第三端子分别电连接的多个第四端子。
13.如权利要求11所述的装置，还包括：
封装上述第一封装、上述第二封装和上述配线的第三封装，在上述第三封装上设置有与上述第二封装的上述多个第三端子分别电连接的多个第四端子。
14.一种半导体集成电路装置，其特征在于包括：
第一半导体基板，其中形成有由多个非易失性半导体存储单元构成的存储单元阵列、与上述存储单元阵列电连接的多个位线、用来控制上述多个位线的第一移位寄存器、与上述存储单元阵列电连接的多个字线、多个输入端子、多个传输门晶体管，每个该传输门晶体管的一端分别与上述多个字线中的对应的一个电连接，其另一端分别与上述多个输入端子中的对应的一个电连接、以及用来控制上述多个传输门晶体管的第二移位寄存器；以及
第二半导体基板，其中形成有与上述第一半导体基板的上述输入端子相连接的多个输出端子，以及与这些输出端子电连接并用来控制上述字线的字线控制电路，
上述第二半导体基板层叠在上述第一半导体基板上。
15.如权利要求14所述的装置，其特征在于：
上述第一半导体基板有多个，上述第二半导体基板层叠在这些第一半导体基板中的至少一个上。
16.如权利要求14所述的装置，其特征在于：
在上述第二半导体基板上还具有用来存储上述存储单元阵列中的有缺陷的存储单元的地址的存储电路。
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