TW517239B - Non-volatile semiconductor device and system - Google Patents

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TW517239B
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memory cell
circuit
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Tomoharu Tanaka
Hiroshi Sukegawa
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Toshiba Corp
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Description

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【發明所屬之技術領域】 本务明係關於可電性更換之非揮發性半導體裝置及其系 統’特別是關於快閃記憶體（flash 。 【習知技術】 以往的快閃記憶體具有數位控制介面（digital c〇ntr〇1 • er^ace)。除了數位電控制信號端子（digital control signal terminal)之外，也具有電源端子或寫入消去電源 端子’而這些係以DC輸入，並在快閃記憶體内部因應來 自外部的數位控制信號（digital control signal)而控制，整 型為適當的波形以施加於記憶單元（mem〇ry ceU)。因此， 需在快閃記憶體内部製造所需之記憶單元的讀取·寫入· 消去之信號’故除了記憶單元之外具有許多稱為週邊電路 之控制電路。 此外，有許多使用可脫離扣合之快閃記憶體之記憶裝置 。例如：SM記憶卡（Smart Media)、CF 卡（Compact Flash) 、快閃記憶卡（Memory Stick)以及SD卡（SD Card)等。SM 卡的介面（interface)即為NAND快閃記憶體（NAND flash memory)的介面，其他的裝置類似磁力記憶裝置的介面。 不論哪一個，皆在如磁力記憶裝置的主機（h〇st)側的檔案 管理（file management)下，接收記憶檔案資料（fue data)與 邏輯位址（logical address)。主機侧必須有檔案管理系統 (file management system) 〇 【發明所欲解決之課題】 為了製造快閃記憶體内部記憶單元的讀取·寫入·消去 -4- 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐)
裝 訂
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的必要信號之許多週邊電路，而#曰 傲士 道站士士秘4 / 尺日日面片尺寸（Chip size) …導致成本增加(_ up)'然而若 記憶單元，則會產生外部配線負栽 卩直接控制 和日大寻許多的問顳。 本發明的第1目的為提供一可抑制 半導體裝置及非揮發性半導=本增加之非揮發性 . 。己隐糸統（non-volatile semiconductor memory system) 〇 此外’以往的快閃記憶體裝置’由於在主機側 理下控制，故性能為會降低。例如：㈣記憶體的最^更 換單位，若比主機侧的檔案管理的最小單位還大，在更換 -個檔案資料之時，必須連帶更換快閃記憶體内部不需更 換的檔案資料。然而，若在快閃記憶體系統（fiash system)側進行擋案管理，會產生不知如何處理介面之問題。 本發明的第2目的為提供一具備多電腦系統與介面容易 使用的檔案管理系統之非揮發性半導體記憶裝置。 【用以解決課題之方案】 本發明的第1發明中，為了達成上述第丨目的而採用如下 之構成。 亦即，本發明非揮發性半導體記憶裝置及系統，係具備 有·第1半導體基板，係形成有複數的非揮發性半導體記 憶單元構成的記憶單元陣列（mem〇ry CeU array)、與上述 記憶單元陣列連接的複數位元線、與上述記憶單元陣列連 接的複數字元線（word line)以及一端分別與字元線連接而 另一端分別與輸入端子連接的複數轉送閘極電晶體 (transfer gate transistor);第2半導體基板，係形成有字元 ___ ·5· 本紙張尺度適用巾@ g家標準(CNS) Α4·(2麟撕公爱) 裝 訂 517239 A7
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此外，本發明非揮發性半導體記憶裝置及系統，係具備 有··第1半.導體基板，形成有複數的非揮發性半導體記憶 單疋構成的記憶單元陣列、與上述記憶單元陣列連接的複 數位元線（bit line)、與上述記憶單元陣列連接的複數字元 線以及一端分別與字元線連接而另一端分別與輸入端子連 接的複數轉送閘極電晶體；以及第2半導體基板，係形成 ^兀線控制電路、與介面電路，其係用以控制將該輸出信 號連接於輸出端子之上述字元線。上述第丨半導體基板封 裝於第1封裝體，且上述輸入端子與上述第丨封裝體的端子 相連接，上述第2半導體基板封裝於第2封裝體，且上述輸 出端子與上述第2封裝體的端子相連接，積層上述第丨封裝 te 〃上述第2封裝體’以設置在積層側面的配線連接上述 第1封裝體的端子與上述第2封裝體的端子，在上述第2封 裝體積層面的内面設置與上述介面電路連接的介面端子。 此外’本發明所希望的實施形態列舉如下。 (1) 至少積層有2個以上的上述第丨封裝體與上述第2封裝 體。 、 (2) 複將積層的上述第1封裝體及上述第2封裝體及上述 配線，封裝於第3封裝體，在上述封裝體上 面端子引出的拉引端子。 边；1 此外，本發明非揮發性半導體記憶裝置及系統，係具備 ^ ·第1半導體基板，形成有複數的非揮發性I導體記憶 單元構成的記憶單元陣列、與上述記憶單元陣列連接的複 數位70線、用以控制上述複數位元線之第丨移位暫存器 裝 訂
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五、發明説明（5 ) (/eglster)、與上述記憶單元陣列連接的複數字元線 、卜端为別與字兀線連接而另一端分別與輸入端子連接的 複數轉送閘極電晶體以及用以控制複數轉送閘極電晶體之 第2移位暫存器；以及第2半導體基板，係形成有字元線控 制電路，其係用以控制在連接上述輸入端子之輸出端子上 輸出該輪出信號的上述字元線。 此外’本發明所希望的實施形態列舉如下。 (1) 積層有上述第1半導體基板與上述第2半導體基板。 (2) 至少積層有2個以上的上述第丨半導體基板與上述第2 半導體基板。 (3) 復於上述第2半導體基板上具備用以記憶上述記憶單 兀陣列中缺陷單元（defective cell)的位址（address)之記憶 電路。 〜 本發明的第2發明中，為達成上述第2目的係採用如下之 構成。 亦即’本發明之非揮發性半導體記憶裝置其系統，·係具 備有：封裝於封裝體且對應於網路通訊協定之介面電路 (network protocol)、非揮發性記憶單元陣列、用以控制上 述非揮發性半導體記憶單元陣列之控制電路 '管理資料檔 案與上述記憶單元陣列的位址關係之檔案管理引擎 management engine) 〇 此外’本發明所希望之實施形態列舉如下。 (1) 上述介面電路對應於TCP/IP。 (2) 上述介面電路為可連接ftp (file transfer pr〇t〇c〇i)之 -8 - 本紙張尺度適用+ S S家標平(CNS) A4規格(210X297公爱) 517239
()上ϋ…面笔路為可連接an〇nym〇Us ftp (fne transfer protocol)之電路。 (4)上述介面電路為可連接ppp p〇int 之電路。 【發明之實施型態】 以下，參照圖面說明本發明之實施形態。圖中共同的部 分附上共同符號來說明。 (第1實施形態） 圖1為本發明第1實施形態非揮發性半導體記憶裝置之封 裝體外觀圖。 如圖1所示，在封裝體1的表面設置信號端子2。 圖2係表示圖1所示封裝體1内部之圖示。 如圖2所不，封裝體丨的内部具有封裝半導體基板的封裝 體4、與8片封裝體封裝體4、5-〇、5-ΐ.·.5_7相互積層， 在積層側面設置配線6以連接設置於各個封裝體之端子。 繼之，在封裝體4積層面之内面設置其他的端子3以連接 設置於封裝體1之信號端子2。 圖3為表示圖丨所示之封裝體丨内部之晶片積層構造圖示。 如圖3所示，在封裝體4、5-0、5-1 ...5-7的側面各設置端 子7，各個端子7以配線6互相連接。 圖4為表示圖2、圖3所示封裝體4内部之圖示。 如圖4所示，半導體基板9封裝在封裝體4的内部。在半 導體基板9的表面設置端子8，以連接端子3或端子了。 裝 訂
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圖5係表示圖4所示之端子8與端子3的連接構成例之圖示。 如圖5所.示，設置於半導體基板9表面之端子8係藉由配 置於該封裝體4空穴之配線材1〇連接於形成在封裝體*積層 面内面之端子3。
圖6為表示圖4所示之端子8與端子7的連接構成例之圖示。 如圖6所示，設置於半導體基板9表面之端子8，藉由焊 接線（bonding Wire)丨丨連接於形成於封裝體4側面之端3子7。 圖7為表示圖2、圖3所示之封裝體5内部圖示。 如圖7所示，封裝體5的内部封裝有半導體基板12。設置 於半導體基板12表面的端子8藉由如圖6所示之連接構成連 接於端子7。如後述步驟所說明之非揮發性半導體單元陣 列’形成於半導體基板12上。 圖8為表示形成於封裝體4内部的半導體基板9上之電路 構成圖。 如圖8所示，以連接於端子3的端子8而言，有〇p、RB、
REn、CEn、Vcc、Vss、CLEn、ALEn、WEn、WPn、IOO 至107端子。
Vcc為電源端子，vss為接地端子。 輸出輸入端子IOO至107端子係連接於資料輸出緩衝器 (data output buffer) 13上，作為進行寫入·讀取資料的輸 出輸入之端子或進行命令資料（cornmanci data)、位址資料 (address data)的輸入之端子。 〇P、RB、REn、CEn、CLEn、ALEn、WEn、WPn端子 係連接於控制輸出輸入緩衝器（contr〇l I/C) buffer) 14，作 -10- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 517239 A7 B7 五、發明説明 為輸入控制信號 OP、RB、REn、CEn、CLEn、ALEn、 WEn、WPn之端子。 端子3信號之作用係如同在NAND快閃記憶體（nash memory) TC58V32AFT (東芝製）等所見之端子的作用。 狀態機制（state machine) 15係依據外部輸入的控制信號 、命令或位址，而產生用以控制封裝體5之基本控制信號 之電路。 透過狀態機制（state machine) 15可控制：位址控制電路 (address contr〇ller) 16,用以管理存取（access)封裝體 5内 部的5己fe單元陣列時的位址；電壓產生電路1 7，係於封誓 體5内部的記憶單元陣列之資料的讀取·寫入·消去時產 生必要的電壓；晶片選擇電路丨8，係選擇封裝體5 ;區塊 選擇控制電路（block selection controller) 19，作為選擇封 裝體5内部的記憶單元陣列之記憶區塊（mem〇ry ;字 兀線控制電路（word line c〇ntr〇Uer) 2〇，用以進行連接字 元線控制於封裝體5内部的記憶單元陣列；資料控制電路 21，用以控制封裝體5内部的記憶單元陣列與資料輸出輪 入，位元線控制電路（bit line controller) 22，用以進行連 接位元線控制於封裝體5内部的記憶單元陣列丨源極線路 控制電路（source line contr。㈣23 ’用以進行連接源極線 路（source Hne)於封裝體5内部的記憶單元陣列；井控制電 路（well contro丨丨er) 24，用以進行封裝體5内部的記憶單元 陣列所形成的半導體層（井（well))控制。 以連接於端子7之端子8而言，有sG1、CG0、CG1、C(}2 裝 訂
線 -11 -
517239 A7 B7 五、發明説明（9 ) 、CG3、SG2、SGB、Vcc、Vss、CEO、CE1、CE2、CE3 、CE4、CE5、CE6、CE7、PGM、SEN、CKO、CK1、 〇UT0、OUT1、INO、INI、WeU、Vpp、OSC、RB、RA、 RB、RST、SRC、OD、EV、BS、PRE、VH端子。 ROM 100為記憶封裝體5内部的記憶單元陣列的缺陷記憶 單元之位址。位址控制電路1 6參照ROM的資料而不使用缺 陷記憶單元。 圖9為表示形成於封裝體5内部的半導體基板12上之電路 的構成圖。 如圖9所示，在封裝體5内部的半導體基板12上形成快閃 記憶體。以作為連接端子7的端子8而言，有SGI、CG0、 CGI、CG2、CG3、SG2、SGB、Vcc、Vss、CEO、CE1、 CE2、CE3、CE4、CE5、CE6、CE7、PGM、SEN、CKO、 CK1、OUTO、OUT1、INO、INI、WeH、Vpp、OSC、RB 、RA、RB、RST、SRC、OD、EV、BS、PRE、VH端子， 並藉由配線6連接同名的封裝體4之端子。 記憶單元陣列25之構成係非揮發性半導體記憶單元配置 於矩陣（matrix)上。設置有：區塊選擇電路26，作為選擇 記憶單元陣列25的記憶區塊；資料電路27，用以控制已選 擇的記憶單元與資料輸出輸入；位元線電路2 8，用以控制 連接於記憶單元陣列25的位元線電壓；源極線電路29，用 以控制連接於記憶單元陣列25的源極線；井電路30，用以 控制行程於記憶單元陣列25之上的井；以及信號變換電路 3 1 ’用以進行端子8的信號與内部信號的變換。 -12· 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 裝 訂
線 517239 A7 B7 ) 五、發明説明（1〇 圖10為表示圖9所示記憶單元陣列25構成例之圖示。 如圖10所示，記憶單元陣列25劃分為16個記憶單元區塊 BLOCKO至BLOCK15。各個記憶區塊BL〇CKi (1 = 〇至15)具 有4條字元線WLO-i至WL3-i與2條選擇閘極（gate)線SGD-i 及 SGS-i 〇 4個記憶單元Μ與2個選擇電晶體s係構成互為串聯的 NAND型記憶單元單位（mem〇ry ceu仙⑴。NAND型記憶 單兀單位的一端連接位元線BLe0至BLe7、BLoO至BLo7， 另一 ‘則共同連接於源極線s〇urce。在此，為了簡單化， 雖減少記憶體的數量，然而若可在512個以上的區塊上構 成1個位元線上4224個以上的記憶單元（528位元組以上）、 每一個區塊16條位元線以及記憶單元陣列，則可成為與 NAND快閃記憶體TC58V32AFT匹敵之記憶單元陣列。 圖11A、圖11B及圖UC各為表示記憶單元M構造例之圖 示。圖11Α為表示沿著記憶單元Μ的位元線BL之剖面、圖 1 1Β為表示沿著記憶單元μ位元線WL之剖面、圖11 c為表 示沿著選擇閘極線SG之剖面。 圖11Α為表示記憶單元μ的構造之圖。在ρ型半導體基板 12上形成η型井32，繼之在内部形成ρ型井34。在半導體基 板12的表面部形成11型擴散層^與卩型擴散層33。透過半導 體基板12與通道氧化膜積層浮動閘極（fi〇ating ，
在其上透過絕緣膜積層作為字元線WL的控制閘極。位元 線BL以第2金屬材（metal member)構成、且透過vi接觸（vi contact)連接於第1金屬材M〇。再者，藉由CB接觸（CB -13- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公爱) 装 订 517239 A7 B7 五、發明説明（11 ) contact)位元線BL連接NAND記憶單元（NNAND memory unit)—端之η型擴散層35。 此外，如圖11Β、圖11C之剖面所示，各個記憶單元Μ在 沿著字元線WL的方向藉由元件分離STI (shallow trench isolation)進行分離。 圖12至圖16為表示信號變換電路31具體的電路構成例之 圖示。 首先，如圖12所示，將端子CEO至CE7中之一個輸入反 相器（inverter) 10，以作為CEns輸出。CEns藉由反相器II 作為CEs輸出。此外，如圖12中明顯所示之CEO。由於封 裝體5有8個，故各個封裝體中不致互相重複，端子CEO至 CE7中的一個輸入反相器10作為CEns輸出。藉由晶片選擇 信號CEO至CE7 ,在封裝體5-0至封裝體5-7中選擇一個。 如圖13所示的信號CK0與CK1在晶片選擇信號CEs變成 “H”時產生作用，可變換成CKOs、CKOsn、CKls、CKlsn。 如圖 14所示，信號RST、RA、RB、OSC、SEN、INO、 INI在晶片選擇信號變成“H”時產生作用，可變換成RSTs 、RAs、RBs、OSCs、SENs、INOs、INIs。 如圖15所示之信號〇D、EV、PRE、PGM在晶片選擇信 號CEs為“H”時產生作用，而電壓振幅可變換成“VH”的 ODs、EVs、PREs、PGMs。 如圖16所示之内部信號〇UT0s與OUT Is在晶片選擇信號 變成“H”時，由OUTO端子、〇UT1端子作為信號OUTO與 OUT1輸出。 -14 - 本纸張尺度適用中國國家榡準(CNS) A4規格(210 X 297公釐) 517239 五 A7 B7發明説明（12 ) 圖1 7為表不區塊選擇電路2 6具體的電路構成例之圖不。 如圖1 7所示之電路設置在各個區塊。 如圖17所示，BLOCKi的字元線WLO-i至WL3-i、選擇閘 極線SGD-i及SGS-i分別經由η型MOS (NMOS)電晶體Qnl7 、Qnl6、Qnl5、Qnl4、Qnl2、Qnl8，與端子 CG0、CG1 、CG2、CG3、SGI、SG2連繫。 此外，選擇閘極線SGD-i及SGS-i分別經由Qnl 3、Qn 19 與端子SGB連繫。在所選擇的區塊中，節點（node) TransferG成為Vpp左右的電壓，字元線與選擇閘極線以來 自封裝體4的信號CG0、CGI、CG2、CG3、SGI、SG2進行 控制。在非選擇的區塊中，TransferG為可接地，而字元 線呈現浮動狀態，且選擇閘極線被SGB控制。 區塊的選擇係以信號RA-j與RB-k執行。RA-j與RB-k皆 為“H”時選擇該區塊。信號OSCs與封裝體4中所產生之發 信信號OSC同步，驅動以NMOS電晶體Qn8、Qn9、QnlO與 耗盡型（depletion type) NMOS電晶體QdO構成的汞電路 (pumping circuit)。藉此，Vpp轉送至 TransferG。各區塊 與信號RA-j/RB-k的對應關係表示於表1。 裝 訂
線 -15- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 517239 A7 B7 五 發明説明（13 表1 BLOCK 0 RA-0 RB-0 BLOCK 1 RA-1 RB-0 BLOCK 2 RA-2 RB-0 BLOCK 3 RA-3 RB-0 BLOCK 4 RA-0 RB-1 BLOCK 5 RA-1 RB-1 BLOCK 6 RA-2 RB-1 BLOCK 7 RA-3 RB-1 BLOCK 8 RA-0 RB-2 BLOCK 9 RA-1 RB-2 BLOCKIO RA-2 RB-2 BLOCK11 RA-3 RB-2 BLOCK12 RA-0 RB-3 BLOCK13 RA-1 RB-3 BLOCK14 RA-2 RB-3 BLOCK15 RA-3 RB-3 選擇BLOCKia寺的各電壓表示在表2〇 -16- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 517239 A7 B7 五 發明説明（14 ) 表2 消去 寫入 讀取 寫入檢測 (verify) SGS-i Vera OV Vread Vread WLO-i OV Vpass Vread Vread WLl-i OV Vpgm Vcgr Vcgv WL2-i OV Vpass Vread Vread WL3-i OV Vpass Vread Vread SGD-i Vera Vcc Vread Vread SGS-x(x 关 i) Vera OV OV OV WLO-x (x^i) Vera OV OV OV WLl-x (x^i) Vera OV OV OV WL2-x (x^i) Vera OV OV OV WL3-x (x^i) Vera OV OV OV SGD-x (x^i) Vera OV OV OV SGB Vcc OV OV OV SG2 Vcc OV Vread Vread CGO OV Vpass Vread Vread CGI OV Vpgm OV 0.5V CG2 OV Vpass Vread Vread CG3 OV Vpass Vread Vread SGI Vcc Vcc Vread Vread 選擇時BL (資料“0”） — OV Vcc Vcc 選擇時BL (資料“1”） •痛 Vcc OV OV 非選擇時BL Vera Vcc OV OV BS Vcc Vcc OV OV Source Vera OV OV OV SRC Vera OV OV OV CPWELL Vera OV OV OV Well Vera OV OV OV Vpp Vcc Vpgm Vread Vread OSCs Vcc OV/Vcc振動 OV/Vcc振動 OV/Vcc振動 ·； 裝 訂 η -17-本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 517239 A7 B7 五、發明説明（π 表2係以寫入·讀取來表示選擇字元線wLl-i之例子。 電源電壓Vcc為典型的3V，消去電壓Vera為典型的20V ’寫入電壓Vpgm為典型的18V，寫入輔助電壓vpass為典 型的10V，讀取輔助電壓Vread為典型的3.5V。讀取電壓 Vcgr為典型的〇v，驗證電壓（verify voltage) Vcgv為典型 的0.5V。多維化與讀取電壓皆可容易的準備複數之驗證電 壓。 圖1 8係表示區塊選擇電路内移位暫存器（shift register) 電路的一部份之圖。特別是表示產生信號RA-i、RB-k的移 位暫存器電路的一部份。 如圖1 8所示，重設信號（reset signal) RSTs變成“H，，時， 則重設移位暫存器SR-add。時脈信號CKOs為“Η”時，接收 輸入信號IN，CKOs以L閉鎖該輸入信號。 圖19係表示區塊選擇電路内移位暫存器（shift register) 電路全部之圖示。特別是表示產生信號RA-i、RB-k的移位 暫存裔電路的全部。 如圖19所示之電路係相接鄰設置於圖17所示之電路，與 圖17同時構成區塊選擇電路26。 根據圖19所示之電路，藉著與輸入時脈信號CK〇s同步 ，輸入位址資料信號RAs與RBs，可產生所希望的信號 RA-i、RB-k。藉此可選擇任意的區塊。 圖20為表示資料電路27—部份移位暫存器之電路構成圖。 如圖20所示，當重設信號RSTs變成“H”時，重設移位暫 存器電路SR-data。時脈信號CKls變成“H”時，接收輸入信 -18- 本紙張尺度適用中國國家標準(CNS) A4規格(21〇X 297公爱) 訂 •i 517239 A7 ι________ B7 五、發明説明（16 ) 號IN，CKls以“L”閉鎖該輸入信號。節點PBL連接位元線 BL。寫入信號pGMs為“H”時，也連接、寫入以反相器123 與124所構成的閉鎖電路與位元線。在讀取·寫入檢驗時 ，表示顯現在位元線之記憶單元資料的電壓之感應（Sense) 信號SENs可感應為“Η”，並鎖栓於以反相器123與124所構 成的鎖栓電路。 圖2 1為表示資料電路27、位元線電路28及位元線電路 BL的構成圖。 如圖21所示之電路，與輸入時脈信號CKls同步，輸入 位址貧料信號INOs與INIs，藉此可重設所希望寫入之資料 此外，與輸入％脈信號CK1 s同步，並輸入寫入資料信 ?虎 OUTOs與 OUTls 〇 以位元線選擇信號EVs與〇Ds選擇2條位元線BLe與BL〇 之其中任一條。EVs為“Η”、〇Ds為“L”時選擇BLe ; EVs為 “L”、0Ds為“Η”時選擇BL〇。沒有選擇的位元線，在預先 充電#號PREs為“H”時，藉由位元線電路28與Bs端子相 接。 ^ 此外，使用位元線電路28可預先設定選擇位元線的電位 。使 EVs 為 “H”、〇Ds 為 “L” 時的 BLo，與 EVs 為“L”、咖 為“Η”時的BLe，以及預先充電信號pREs作為“h，，連接於 BS;接著若使EVs與〇Ds同時為“L，，，則選擇位元線預先充 電至與BS相同之電位。繼之，ϋ由賦予字元線電路，可 讀取記憶單元的資料。 選擇BLOCKi時的各電壓表示在上述表2中。表2中，如 -19-
517239 A7 __B7 五、發明説明（17 ) 上述，以寫入·讀取表示選擇字元線WL的例子。 圖2 2為表示“號變換電路3 1的其他電路例之圖示。 如圖22所示，在端子8上以加入二極體（di〇de) D〇與電阻 R0所構成的輸入保δ蔓為佳。在此，表示晶片選擇信號CE〇 的例子。 圖23為表示源極線電路29與井電路3〇的構成例之圖示。 圖23所示之例中，源極線電路29與井電路3〇共同具有一 部份的電路 如圖23所示，信號OSCs與封裝體4產生發信信號〇%同 步’並驅動以NMOS電晶體Qn3〇、Qn3i、Qn32與耗盡型 NMOS電晶體Qdl所構成的汞電路。藉由晶片選擇信號 CEsn變成L ,端子Well與形成記憶單元的p型井34相連接。 再者，連接端子SRC與記憶單元陣列的源極線s〇urce相連 接。 選擇BLOCKi時的各電壓表示在上述表在表2中，如 上述以寫入·讀取表示選擇字元線WLl-i的例子。 即，本發明非揮發性半導體記憶裝置及系統，係具備有 :第1半導體基板（12)，係形成有複數的非揮發性半導體 圮憶單元（M)構成的記憶單元陣列（25)、與上述記憶單元 陣歹j連接的複數位元線（BL)、與上述記憶單元陣列連接的 複數子元線（WL)以及一端分別與字元線連接而另一端分別 與輸入端子（8)連接的複數轉送閘極電晶體（(51114至17);以 及第2半導體基板（9) ’係形成有字元線控制電路（2〇)，其 係用以控制在連接上述輸入端子之輸出端子（8)上輸出該 -20-
五、發明説明（18 ) 輸出信號的上述字元線。 此外，本發明所希望的實施形態列舉如下。 (1) 積層上述第1半導體基板與上述第2半導體基板。 (2) 至少積層2個以上的上述第1導體基板與上述第2半導 體基板。 即’本發明非揮發性半導體記憶裝置及系統係具備：第 1半導體基板（12)，係形成有複數的非揮發性半導體記憶 單元（M)構成的記憶單元陣列（25)、與上述記憶單元陣列 連接的複數位元線（BL)、與上述記憶單元陣列連接的複數 字元線（WL)以及一端分別與字元線連接而另一端分別與輸 入端子（8)連接的複數轉送閘極電晶體（(^…々至丨乃；以及第 2半導體基板（9)，係形成字元線控制電路（2〇)，其係用以 控制將該輸出信號連接於輸出端子（8)之上述字元線。上 述第1半導體基板（12)封裝於第丨封裝體（5)，而上述輸入端 子與上述第1封裝體的端子（7)相連接，上述第2半導體基 板封裝於第2封裝體（4)，而上述輸出端子與上述第2封裝 2的端子（7)相連接，積層上述第丨封裝體與上述第2封裝 體以設置在積層側面的配線（6)連接上述第丨封裝體的端子 與上述第2封裝體的端子。 此外，本發明所希望的實施形態列舉如下。 (1) 至乂積層2個以上的上述第丨封裝體與上述第2封裝體。 (2) 繼之，將積層的上述第1封裝體及上述第2封裝體及 上述配線封裝於第3封裝體（丨）。 此外’本發明非揮發性半導體記憶裝置及系統，係具備 五、發明説明（19 ) 有：第1半導體基板（12)，係形成有複數的非揮發性半導 體記憶單元（M)構成的記憶單元陣列（25)、與上述記憶單 元陣列連接的複數位元線（BL)、與上述記憶單元陣列連接 的複數字元線（WL)以及一端分別與字元線連接而另一端分 別與輸入端子（8)連接的複數轉送閘極電晶體⑴“斗至17); 以及第2半導體基板（12),係形成有字元線控制電路（2〇)、 與介面電路（37)，其係用以控制將該輸出信號連接於輸出 端子（8)之上述字元線。上述第丨半導體基板封裝於第^封 裝體（5)，而上述輸入端子與上述第丨封裝體的端子（7)相連 接，上述第2半導體基板封裝於第2封裝體（4)，而上述輸 出端子與上述第2封裝體的端子相連接，積層上述第i 封裝體與上述第2封裝體以設置在積層側面的配線（6)連接 上述第1封裝體的端子與上述第2封裝體的端子，在上述第 2封裝體積層言免置與彳面電路連接的介面端子⑺。 此外’本發明所希望的實施形態列舉如下。 (1) 至積層2個以上的上述第丨封裝體與上述第2封裝體。 (2) 繼之，將積層的上述第丨封裝體及上述第2封裝體及 上述配線，封裝於第3封裝體（1 )，在上述封裝體上設有自 上述介面端子引出的拉引端子（2)。 此外，本發明非揮發性半導體記憶裝置及系統，係具備 有第1半導體基板（12),係形成有複數的非揮發性半導 體記憶單元（M)構成的記憶單元陣列（25)、與上述記憶單 元陣列連接的複數位元線（BL)、用以控制上述複數位元線 之第1移位暫存器（SR-data)、與上述記憶單元陣列連接的 -22- 本紙張尺度適用中國國冢標準(CNS)a4規格(210X297公爱) 517239 A7
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係包括如圖8所示之資料輸出輸入緩衝器（buffer) 13與控制 信號緩衝容器14與狀態機制15。如圖8所示之剩下的部分 則為NAND快閃控制引擎（NAND Flash c〇ntr〇1呵一 ％。刀 封裝體4介由端子3在電腦等的檔案管理系統下控制。 (第2實施形態） 圖25為表示本發明第2實施形態非揮發性半導體記憶裝 置的系統之系統圖。 如圖25所示，在封裝體4的内部係具備有··檔案管理系 統引擎38 ,用以管理資料檔案與記憶單元陣列25的位址關 係以執行檔案管理；網路介面39 ,作為與外部連接之對應 於網路通訊協定（network protocol)。封裝體4可介由端子3 連接直接網際網路等網路。 例如’網路介面39在網際網路中係對應於主流的TCp/IP 。此外’可連接ftp (fiie transfer pr〇t〇c〇i)。藉此，本發明 非揮發性半導體記憶裝置係作為與網路連接之F T P位址。 藉由可連接anonymous ftp (file transfer protocol)，而可 簡單的連接網路。就可連接PPP (Point t〇 p〇int Pr〇t〇c()1) 而言，可透過電話線路將本發明非揮發性半導體記憶裝置 與網路相連接，甚為方便。 圖26為表示封裝於封裝體1之圖25所示非揮發性半導體 記憶裝置與網路之關係圖。 如圖26所示’資料祠服器（data server) 43-0至43-4與軟 體下載器（software download machine) 41，藉由 TCP/IP通 訊協疋網路（TCP/IP protocol network) 42互相連接。透過 裝 訂 η -24- 517239 五、發明説明（22 ) 使用網路42之FTP，將必要的軟體（如··音樂來源（s〇urce)) 下載至插入軟體下載益41的封裝體1中。將封裝體1由軟體 下載器41拔出，即可容易以隨身聽等撥放機 music player) 40來聆聽音樂。 圖27為封裝於封裝體i之圖25所示非揮發性半導體記憶 裝置與網路之關係圖。 如圖27所示，對應TCP/IP的資料伺服器46與電話機44， 藉由電話電路45相連接。藉由使用ppp資料伺服器牝，將 必要的軟體（如：音樂來源）下載至插入電話機44的封裝體 1中。將封裝體1由電話機44拔出，可容易以隨身聽等撥放 機40來聆聽音樂。 此外，藉由加入電源單位（p〇wer unit)(電池等）與輸入裝 置（input device)至封裝體i中，可使單體與網路連接。 訂 即，本發明之非揮發性半導體記憶裝置及系統，係具備 有·封裝於封裝體（1)且對應於網路通訊協定之介面電路 (3幻γ非揮發性記憶單元陣列（25)、用以控制上述非揮發 性半導體記憶單元陣列之控制電路（36)以及管理資料檔案 與上述記憶單元陣列的位址關係之檔案管理引擎。 此外，本發明所希望之實施形態列舉如下。 (1)上述介面電路對應於TCP/IP。 ()上过面電路為可連接(file pr〇t〇c〇之 電路。 (3)上述，丨面電路為可連接anonymous ftp (file transfei· protocol)之電路。 -25 本紙張尺奴财公爱） ⑷上述介面電路為可連接PPP (P_t t。Point Prot〇c〇1) 之電路。. ’ 如上所述’可提供_具備多電腦系統與介面容易使用的 檔案管理系統之快閃記憶體系統。 以上，以第1、第2實施形態說明本發明，然而本發明並 不限於這些實施形態，在不脫離本發明旨趣之範圍内 進行種種變形0 此外，上述實施形態當然也可單獨或以合適的組合加以 實施。 上述各實施形態中，包含各種階段的發明，藉由各實施 形態中所揭示之複數構成要件之合適的組合可抽出各階 段之發明。 【發明之功效】 如上所述，根據本發明’因複數的快閃記憶間板減少許 多控制電&，且在複數的快閃記憶晶片中共同具有該控制 電路，可提供價廉之快閃記憶體系統。而1，藉由如圖2 所不之封裝體或配線，可作為一個快閃記憶裝置使用。 藉由具有對應於網路通訊協定之介面，可提供一種具備 多電腦系統與介面友善性高之檔案管理系統之快閃記憶體。 【圖面之簡要說明】 圖1為本發明第1實施形態非揮發性半導體記憶裝置之封 裝體外觀圖。 圖2為表示圖1所示封裝體1的内部圖示。 圖3為表示圖丨所示封裝體丨的内部晶片積層構造之圖示。 -26-
517239 發明説明（24 圖4為表示圖2、圖3所示封裝體4的内部圖示。 圖5為表.示圖4所示端子8與端子3的連接構成例之圖示。 圖6為表不圖4所示端子8與端子7的連接構成例之圖示。 圖7為表示圖2、圖3所示封裝體5的内部圖示。 圖8為表示形成於封裝體4内部的半導體基板9上之電路 構成圖。 圖9為表示形成於封裝體5内部的半導體基板12上之電路 構成圖。 圖1 〇為表示圖9所示記憶單元陣列25構成例之圖示。 圖11A為表示沿著記憶單元％的位元線BL剖面之剖視圖 ，圖11B為沿著記憶單元]^的字元線…^剖面之剖視圖，圖 11C為沿著選擇閘極線sg剖面之剖視圖。 圖12為表示信號變換電路31具體的電路構成例之圖示。 圖13為表示信號變換電路31具體的電路構成例之圖示。 圖Η為表示信號變換電路31具體的電路構成例之圖示。 圖1 5為表示信號變換電路3丨具體的電路構成例之圖示。 圖16為表示信號變換電路3丨具體的電路構成例之圖示。 圖17為表示區塊變換電路26具體的電路構成例之圖示。 圖丨8為表示區塊選擇電路内移位暫存器電路的一部份圖 示0 圖19為表示區塊選擇電路内移位暫存器電路全部之圖示。 圖2〇為表示資料電路27的一部份之移位暫存器電路構成 圖21為表示資料電路27、位元線電路28及位元線電路 -27- 本紙張尺度適用中國國家標準(CNS) A4規格(21〇X297公釐） 裝 訂 線 517239 A7
BL的構成圖。 圖22為表示信號變換電路”的其他電路例之圖示。 圖23為表示源極線電路巧及井電路⑼構成例之圖示。 署^為表7F本發明第1實施形態非揮發性半導體記憶裝 置糸、，先之糸統圖示。 圖25為表示本發明第2實施形態非揮發性半導體記憶裝 置糸統之糸統圖示。 圖26為表示封裝於封裝體1之圖25所示非揮發性半導體 各己憶裝置與網路之關係圖。 — 圖27為表示封裝於封裝體1之圖25所示非揮發性半導體 記憶裝置與網路之另一個關係圖。 【元件符號之說明] 1 .. •封裝體、 2 . •端子、 3 . •端子、 4 . •封裝體、 5 . •封裝體、 6 . •配線、 7 . •端子、 8 . •端子、 9 . •半導體基板、 10 . •配線、 11 . •配線、 12 . •半導體基板、 •28- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 517239 A7 B7 五、發明説明（ 26 ) 13 ... 資料輸出輸入缓衝器、 14 .... 控制信號輸入緩衝器、 15 ... 狀態機制、 16 ... 位址控制電路、 17 ... 電壓產生電路、 18 ... 晶片選擇電路、 19 ... 區塊選擇控制電路、 20 ... 字元線控制電路、 21 ... 資料線控制電路、 22 ... 位元線控制電路、 23 ... 源極線控制電路、 24 ... 井控制電路、 25 ... 記憶單元陣列、 26 ... 區塊選擇電路、 27 ... 資料電路、 28 ... 位兀線電路、 29 ... 源極線電路、 30 ... 井電路、 3 1 ... 信號變換電路、 32 ... η型井、 33 ... ρ型擴散層、 • 34 ... ρ型井、 35 ... η型擴散層、 36 ... NAND快閃控制引擎、 -29- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 517239 A7 B7 五、發明説明（ 27 ) 37 ... NAND快閃介面、 38 .... 檔案管理引擎、 39 ... 網路介面、 40 ... 隨身音樂撥放器、 41 ... 軟體下載器、 42 ... 網路、 43 ... 資料伺服器、 44 ... 電話機、 45 ... 電話電路、 46 ... 資料伺服器、 100 ... ROM、 Μ ... 記憶單元、 S ... 選擇電晶體、 BLOCK ... 記憶區塊、 BL ... 位元線、 WL ... 字元線、 SG ... 選擇閘極線、 Source ... 源極線、 CPWELL... 井線、 FG ... 浮游閘極、 I ... 反相器、 G NAND邏輯閘極、 Qn ... η型電晶體、 Qp ... ρ型電晶體、 -30- 本紙張尺度適用中國國家標準(CNS) A4規格(210 x 297公釐) 517239 A7 B7 五 發明説明（28 )
Qd…耗盡型η型電晶體、 Xfer….CMOS傳送閘、 D…二極體、 R…電阻元件。 訂
線 -31 -本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)

Claims (1)

  1. 517239 A8 B8 C8 D8 申請專利範圍 1··-種非揮發性半導.體記憶裝置，其特徵在於具備有··第 1半導體基板，係形成有複數的非揮發性半導體記憶單 元構成的記憶單元陣列、與上述記憶單元陣列連接的複 數位元線、與上述記憶單元陣列連接的複數字元線以及 一端分別與字元線連接而另一端與分別輸入端子連接的 複數轉送閘極電晶體；以及 第2半導體基板，係形成有字元線控制電路，其係用 以控制在連接上述輸入端子之輸出端子上輸出該輸出信 號的上述字元線。 2.如申請專利範圍第1項之非揮發性半導體記憶裝置，其 中積層有上述第1半導體基板與上述第2半導體基板。 3·如申請專利範圍第i項之非揮發性半導體記憶裝置，其 中至少積層有2個以上的上述第丨半導體基板與上述第2 半導體基板。 4 ·種非揮發性半導體記憶裝置，其特徵在於具備有：第 1半導體基板，係形成有複數的非揮發性半導體記憶單 元構成的記憶單元陣列、與上述記憶單元陣列連接的複 數位元線、與上述記憶單元陣列連接的複數字元線以及 一端分別與字元線連接而另一端分別與輸入端子連接的 複數轉送閘極電晶體；以及 第2半導體基板，係形成有字元線控制電路，其係用 以控制將該輸出信號連接於輸出端子之上述字元線； 上述第1半導體基板封裝於第1封裝體，且上述輸入端 子與上述第1封裝體的端子相連接； -32- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
    裝 訂 .上述第2半導體基板封裝於第2封裝體，且上述輸出端 子與上述第2封裝體的端子相連接； 積層上述第1封裝體與上述第2封裝體，以設置在積層 側面的配線連接上述第丨封裝體的端子與上述第2封裝體 的端子。 5 ·如申明專利範圍第.4項之非揮發性半導體記憶裝置，其 中至少積層有2個以上的上述第丨封裝體與上述第2封裝 體。 6.如申请專利範圍第4及第5項中任一項之非揮發性半導體 兄憶裝置’其中所積層的上述第1封裝體及上述第2封裝 體及上述配線，復封裝於第3封裝體。 7·—種非揮發性半導體記憶裝置，其特徵在於具備有：第 1半導體基板，係形成有複數的非揮發性半導體記憶單 几構成的記憶單元陣列、與上述記憶單元陣列連接的複 數位元線、與上述記憶單元陣列連接的複數字元線以及 一端分別與字元線連接而另一端分別與輸入端子連接的 複數轉送閘極電晶體；以及 第2半導體基板，係形成有字元線控制電路與介面電 路’其係用以控制該輸出信號連接於輸出端子之上述字 元線； 上述第1半導體基板封裝於第1封裝體，且上述輸入端 子與上述第1封裝體的端子相連接； 上述第2半導體基板封裝於第2封裝體，且上述輸出端 子與上述第2封裝體的端子相連接； -33- 本紙張尺度適財國國家標準(CNS) A4規格(21〇Χ297公董) 517239 申請專利範園 .積層有上述第1封裝體與上述第2封裝體，上述第1封 裝體與上述第2封裝體之端子以設置於積層側面之配線 互相連接； 在上述第2封裝體的積層面内面，設置連接於上述介 面電路之介面端子。 8.如申請專利制第7項之非揮發性半導體記憶裝置，其 中至少積層有2個以上的上述第旧裝體與上述第2封裝 體。 9·如申請專利範圍第7及第8項中任一項之非揮發性半導體 記憶裝置，其中所積層的第！封裝體及第2封裝體及上述 配線，復封裝於第3封裝體，在上述第3封裝體上設置自 上述介面端子引出之拉引端子。 10= —種非揮發性半導體記憶裝置，其特徵在於具備有： 第1半導體基板，係形成有複數的非揮發性半導體記憶 單元構成的記憶單元陣列、與上述記憶單元陣列連接S ，數位元線、用以控制上述複數位元線之第丨移位暫存 器、與上述記憶單元陣列連接的複數字元線、一端分別 與字元線連接而另一端分別與輸入端子連接的複數S送 閘極電晶體以及用以控制上述複數轉送閘極電晶體閘極 的第2移位暫存器；以及 第2半導體基板，係形成有字元線控制電路，其係用 以控制在連接上述輸入端子之輸出端子上輸出該輸出信 號的上述字元線。 11·如申請專利範圍第1〇項之非揮發性半導體記憶裝置，其 -34- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 裝 訂 517239 A8 B8 C8 ______D8 X、申請專利範圍 .中積層有上述第1半導體基板與上述第2半導體基板。 1 2 ·如申請專利範圍第1 0項之非揮發性半導體記憶裝置，其 中至少積層有2個以上的上述第丨半導體基板與上述第2 半導體基板。 13·如申請專利範圍第1〇項之非揮發性半導體記憶裝置，其 中復於上述第2半導體基板上具備用以記憶上述記憶單 疋陣列中缺陷單元的位址之記憶電路。 14·一種非揮發性半導體記憶裝置，其特徵在於具備有：封 裝於封裝體且對應於網路通訊協定之介面電路； 非揮發性記憶單元陣列； 用以控制上述非揮發性半導體記憶單元陣列之控制電 路；以及 管理資料檔案與上述記憶單元陣列的位址關係之檔案 管理引擎。 15·如申請專利範圍第14項之非揮發性半導體記憶裝置，其 中上述介面電路係對應於TCP/IP。 16·如申μ專利範圍第15項之非揮發性半導體記憶裝置，其 中上述介面電路為可連接ftp (file transfer protocol)之 電路。 17.如申請專利範圍第15項之非揮發性半導體記憶裝置，其 中上述”面電路為可連接anonymous ftp (file transfer protocol)之電路。 18·如中請專利範圍第15項之非揮發性半導體記憶裝置，其 中上述"面電路為可連接PPP (Point to Point Protocol) I________ - 35 - 本紙張尺錢时目目雜邮
    裝 訂
    κ、申請專利範園 .之電路。 19. 一種非揮發性半導體記憶系統，其特徵在於具備有··第 1半導體基板’係形成有複數的非揮發性半導體記憶單 元構成的記憶單元陣列、與上述記憶單元陣列連接的複 數位元線、與上述記憶單元陣列連接的複數字元線以及 一端分別與字元線連接而另一端與分別輸入端子連接的 複數轉送閘極電晶體；以及 第2半導體基板，係形成有字元線控制電路，其係用 以控制在連接上述輸入端子之輸出端子上輸出該輸出信 號的上述字元線。 2〇·—種非揮發性半導體記憶系統，其特徵在於具備有：第 1半導體基板，係形成有複數的非揮發性半導體記憶單 元構成的έ己憶單元陣列、與上述記憶單元陣列連接的複 數位元線、用以控制上述複數位元線之第i移位暫存器 、與上述記憶單元陣列連接的複數字元線、一端分別與 字7G線連接而另一端分別與輸入端子連接的複數轉送閘 極電晶體以及用以控制上述複數轉送閘極電晶體之第2 移位暫存器；以及 第2半導體基板’係形成有字元線控制電路，其係用 以控制在連接上述輸入端子之輸出端子上輸出該輸出信 號的上述字元線。
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