JP3233006B2 - 情報処理装置の構成制御方式 - Google Patents
情報処理装置の構成制御方式Info
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- JP3233006B2 JP3233006B2 JP04596196A JP4596196A JP3233006B2 JP 3233006 B2 JP3233006 B2 JP 3233006B2 JP 04596196 A JP04596196 A JP 04596196A JP 4596196 A JP4596196 A JP 4596196A JP 3233006 B2 JP3233006 B2 JP 3233006B2
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- board
- configuration control
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Description
【０００１】
【発明の属する技術分野】本発明は、情報処理装置の構
成制御方式に係り、特に、ネットワーク接続されたリモ
ート端末などからシステム内の各ボード、各ディスクユ
ニットの実装状態、製造番号などの個別情報をモニタし
て収集することができる情報処理装置の構成制御方式に
関するものである。
成制御方式に係り、特に、ネットワーク接続されたリモ
ート端末などからシステム内の各ボード、各ディスクユ
ニットの実装状態、製造番号などの個別情報をモニタし
て収集することができる情報処理装置の構成制御方式に
関するものである。
【０００２】
【従来の技術】従来、実装入出力カードの認識処理方法
については、例えば特開平２−１７８８６９号公報で報
告されたものが挙げられる。以下、この従来の実装入出
力カードの認識処理方法を図面を用いて説明する。図２
９は従来の実装入出力カードの認識処理方法の原理フロ
ーを示す図であり、図３０は図２９に示す実装入出力カ
ードの認識処理方法を実施するためのシステム構成を示
すブロック図であり、図３１はカードアドレス用ビット
スイッチの設定内容を示す図である。図３０において、
１００１はメモリ内蔵型の３２ビットのマイクロプロセ
ッサであり、１００２はＶＭＥバスであり、１００３
ａ、１００３ｂはそれぞれＩ／Ｏカードである。Ｉ／Ｏ
カード１００３ａ、１００３ｂは、ＶＭＥバス１００２
を介してマイクロプロセッサ１００１と接続されてい
る。
については、例えば特開平２−１７８８６９号公報で報
告されたものが挙げられる。以下、この従来の実装入出
力カードの認識処理方法を図面を用いて説明する。図２
９は従来の実装入出力カードの認識処理方法の原理フロ
ーを示す図であり、図３０は図２９に示す実装入出力カ
ードの認識処理方法を実施するためのシステム構成を示
すブロック図であり、図３１はカードアドレス用ビット
スイッチの設定内容を示す図である。図３０において、
１００１はメモリ内蔵型の３２ビットのマイクロプロセ
ッサであり、１００２はＶＭＥバスであり、１００３
ａ、１００３ｂはそれぞれＩ／Ｏカードである。Ｉ／Ｏ
カード１００３ａ、１００３ｂは、ＶＭＥバス１００２
を介してマイクロプロセッサ１００１と接続されてい
る。
【０００３】この従来の実装入出力カードの認識処理方
法を説明する。システムの電源投入後またはシステムリ
セット後に、中央処理装置において予め設定されたネス
ト及びスロット番号によって決まる特定のアドレスに実
装されているＩ／ＯカードのカードＩＤを読み込み、前
記ネストおよびスロット番号とともに、カードＩＤ読み
込み値テーブルへ格納する。次に、読み込んだカードＩ
Ｄ、ネスト番号およびスロット番号からなるカードアド
レスから、実装されているＩ／Ｏカードのデバイスアド
レスを決定するとともに、Ｉ／Ｏカードにベクタ番号を
セットしてＩ／Ｏ構成テーブルを作成する。さらに、リ
アルタイムＯＳを開始させて、前記Ｉ／Ｏ構成テーブル
を参照してＩ／Ｏドライバの初期化処理を行うことによ
り、実装されるＩ／Ｏカードの実装情報、デバイスアド
レス情報およびベクタ番号を自動的に決定する。
法を説明する。システムの電源投入後またはシステムリ
セット後に、中央処理装置において予め設定されたネス
ト及びスロット番号によって決まる特定のアドレスに実
装されているＩ／ＯカードのカードＩＤを読み込み、前
記ネストおよびスロット番号とともに、カードＩＤ読み
込み値テーブルへ格納する。次に、読み込んだカードＩ
Ｄ、ネスト番号およびスロット番号からなるカードアド
レスから、実装されているＩ／Ｏカードのデバイスアド
レスを決定するとともに、Ｉ／Ｏカードにベクタ番号を
セットしてＩ／Ｏ構成テーブルを作成する。さらに、リ
アルタイムＯＳを開始させて、前記Ｉ／Ｏ構成テーブル
を参照してＩ／Ｏドライバの初期化処理を行うことによ
り、実装されるＩ／Ｏカードの実装情報、デバイスアド
レス情報およびベクタ番号を自動的に決定する。
【０００４】
【発明が解決しようとする課題】上記した従来の実装入
出力カードの認識処理方法では、各カードのカードＩ
Ｄ、ネスト番号およびスロット番号を読み込むことによ
ってＩ／Ｏカードのデバイスアドレスとベクタ番号を自
動的に決定することができるという利点を有するが、製
造番号などのカード個別情報を格納する手段が提供され
ていないために、ネットワーク接続されたリモート端末
などからシステム内のカード個別情報を収集することが
できないという問題があった。特に、ＣＰＵが定常動作
開始前に各カードの設定およびＩ／Ｏドライバの初期化
を行う際、システムの定常動作開始前にリモートからの
カード個別情報の収集を行うことができなかった。
出力カードの認識処理方法では、各カードのカードＩ
Ｄ、ネスト番号およびスロット番号を読み込むことによ
ってＩ／Ｏカードのデバイスアドレスとベクタ番号を自
動的に決定することができるという利点を有するが、製
造番号などのカード個別情報を格納する手段が提供され
ていないために、ネットワーク接続されたリモート端末
などからシステム内のカード個別情報を収集することが
できないという問題があった。特に、ＣＰＵが定常動作
開始前に各カードの設定およびＩ／Ｏドライバの初期化
を行う際、システムの定常動作開始前にリモートからの
カード個別情報の収集を行うことができなかった。
【０００５】そこで、本発明は、システム内の各ボー
ド、各ディスクユニットおよび電源ユニットに製造番号
などの個別情報を格納するためのＥＥＰＲＯＭなどの不
揮発性メモリを実装して構成することにより、ＣＰＵと
独立で動作する構成制御ボードが構成制御バスを経由し
て各ボード、各ディスクユニットおよび電源ユニットの
実装状態、個別情報をモニタすることができる情報処理
装置を提供することを目的とする。
ド、各ディスクユニットおよび電源ユニットに製造番号
などの個別情報を格納するためのＥＥＰＲＯＭなどの不
揮発性メモリを実装して構成することにより、ＣＰＵと
独立で動作する構成制御ボードが構成制御バスを経由し
て各ボード、各ディスクユニットおよび電源ユニットの
実装状態、個別情報をモニタすることができる情報処理
装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明に係る情報処理装
置の構成制御方式は、プロセッサが実装されたＣＰＵボ
ードと、ＣＰＵボードが接続されるシステムバスと、シ
ステムバスに接続されるメモリボードと、システムバス
に接続されるＩ／Ｏバスへのブリッジを行うシステムブ
リッジボードと、Ｉ／Ｏ制御ボードと、Ｉ／Ｏ制御ボー
ドが接続されるＩ／Ｏバスと、Ｉ／Ｏ制御ボードに接続
されるディスクユニットと、システムの構成を制御する
構成制御ボードと、各ボードおよびディスクユニットに
電源を供給する電源ユニットと、構成制御ボードと他の
構成要素とを結ぶシステムバスとＩ／Ｏバスとは異な
り、各ボードおよびディスクユニットが接続される構成
制御バスとから構成される情報処理装置の構成制御方式
において、各ボードおよびディスクユニットに製造番号
などの個別情報を格納する不揮発性メモリを備え、構成
制御ボードが構成制御バスを経由して各ボードおよびデ
ィスクユニットの実装状態、個別情報をモニタするよう
にしたことを特徴とするものである。
置の構成制御方式は、プロセッサが実装されたＣＰＵボ
ードと、ＣＰＵボードが接続されるシステムバスと、シ
ステムバスに接続されるメモリボードと、システムバス
に接続されるＩ／Ｏバスへのブリッジを行うシステムブ
リッジボードと、Ｉ／Ｏ制御ボードと、Ｉ／Ｏ制御ボー
ドが接続されるＩ／Ｏバスと、Ｉ／Ｏ制御ボードに接続
されるディスクユニットと、システムの構成を制御する
構成制御ボードと、各ボードおよびディスクユニットに
電源を供給する電源ユニットと、構成制御ボードと他の
構成要素とを結ぶシステムバスとＩ／Ｏバスとは異な
り、各ボードおよびディスクユニットが接続される構成
制御バスとから構成される情報処理装置の構成制御方式
において、各ボードおよびディスクユニットに製造番号
などの個別情報を格納する不揮発性メモリを備え、構成
制御ボードが構成制御バスを経由して各ボードおよびデ
ィスクユニットの実装状態、個別情報をモニタするよう
にしたことを特徴とするものである。
【０００７】上記情報処理装置の構成制御方式において
は、各ボードおよびディスクユニットに環境温度をモニ
タする環境温度モニタ手段を備え、構成制御ボードが構
成制御バスを経由して各ボードおよびディスクユニット
の環境温度をモニタするようにしたことを特徴とするも
のである。
は、各ボードおよびディスクユニットに環境温度をモニ
タする環境温度モニタ手段を備え、構成制御ボードが構
成制御バスを経由して各ボードおよびディスクユニット
の環境温度をモニタするようにしたことを特徴とするも
のである。
【０００８】上記情報処理装置の構成制御方式において
は、各ボードおよびディスクユニットに供給電圧をモニ
タする供給電圧モニタ手段を備え、構成制御ボードが構
成制御バスを経由して各ボードおよびディスクユニット
の供給電圧をモニタするようにしたことを特徴とするも
のである。
は、各ボードおよびディスクユニットに供給電圧をモニ
タする供給電圧モニタ手段を備え、構成制御ボードが構
成制御バスを経由して各ボードおよびディスクユニット
の供給電圧をモニタするようにしたことを特徴とするも
のである。
【０００９】上記情報処理装置の構成制御方式において
は、各ボード内のリセット回路を上位と下位の２つのレ
ベルに分け、上位のレベルをシステムレベルで制御し、
下位のレベルを構成制御ボードが構成制御バスを経由し
て個別に制御するようにしたことを特徴とするものであ
る。
は、各ボード内のリセット回路を上位と下位の２つのレ
ベルに分け、上位のレベルをシステムレベルで制御し、
下位のレベルを構成制御ボードが構成制御バスを経由し
て個別に制御するようにしたことを特徴とするものであ
る。
【００１０】上記情報処理装置の構成制御方式において
は、各ボードと各ディスクユニット内の電源供給制御を
２つのレベルに分け、上位のレベルの供給をシステムレ
ベルで制御し、下位のレベルの供給を構成制御ボードが
構成制御バスを経由して個別に制御するようにしたこと
を特徴とするものである。
は、各ボードと各ディスクユニット内の電源供給制御を
２つのレベルに分け、上位のレベルの供給をシステムレ
ベルで制御し、下位のレベルの供給を構成制御ボードが
構成制御バスを経由して個別に制御するようにしたこと
を特徴とするものである。
【００１１】上記情報処理装置の構成制御方式において
は、各ディスクユニット内に各ディスクユニット内の振
動および衝撃の少なくともどちらか一方を検知する振動
／衝撃検知手段とその検知結果を格納する不揮発性メモ
リを備え、構成制御ボードが構成制御バスを経由して各
ディスクユニットの振動／衝撃の検知結果をモニタする
ようにしたことを特徴とするものである。
は、各ディスクユニット内に各ディスクユニット内の振
動および衝撃の少なくともどちらか一方を検知する振動
／衝撃検知手段とその検知結果を格納する不揮発性メモ
リを備え、構成制御ボードが構成制御バスを経由して各
ディスクユニットの振動／衝撃の検知結果をモニタする
ようにしたことを特徴とするものである。
【００１２】上記情報処理装置の構成制御方式において
は、各ディスクユニット内に各ディスクユニット内の振
動および衝撃の少なくともどちらか一方を検知する振動
／衝撃検知手段とその検知結果を表示する表示手段を備
え、表示手段は、ディスクユニット内の振動および衝撃
の少なくともどとらか一方が許容レベルを越えた場合、
表示を行うことを特徴とするものである。
は、各ディスクユニット内に各ディスクユニット内の振
動および衝撃の少なくともどちらか一方を検知する振動
／衝撃検知手段とその検知結果を表示する表示手段を備
え、表示手段は、ディスクユニット内の振動および衝撃
の少なくともどとらか一方が許容レベルを越えた場合、
表示を行うことを特徴とするものである。
【００１３】上記情報処理装置の構成制御方式において
は、各ディスクユニット内に各ディスクユニット内の振
動および衝撃の少なくともどちらか一方を検知する振動
／衝撃検知手段とその検知結果を格納する不揮発性メモ
リとそれらに電源を供給するバッテリを備え、不揮発性
メモリは、動作時、待機時と非実装時を問わず振動およ
び衝撃の少なくともどちらか一方の検知とその検知結果
を格納し、構成制御ボードが構成制御バスを経由して各
ディスクユニットの振動および衝撃の少なくともどちら
か一方の検知結果をモニタするようにしたことを特徴と
するものである。
は、各ディスクユニット内に各ディスクユニット内の振
動および衝撃の少なくともどちらか一方を検知する振動
／衝撃検知手段とその検知結果を格納する不揮発性メモ
リとそれらに電源を供給するバッテリを備え、不揮発性
メモリは、動作時、待機時と非実装時を問わず振動およ
び衝撃の少なくともどちらか一方の検知とその検知結果
を格納し、構成制御ボードが構成制御バスを経由して各
ディスクユニットの振動および衝撃の少なくともどちら
か一方の検知結果をモニタするようにしたことを特徴と
するものである。
【００１４】上記情報処理装置の構成制御方式において
は、各ディスクユニット内に各ディスクユニット内の振
動および衝撃の少なくともどちらか一方を検知する振動
／衝撃検知手段とその検知結果を表示する表示手段とそ
れらに電源を供給するバッテリを備え、振動／衝撃検知
手段は、動作時、待機時と非実装時に振動および衝撃の
少なくともどちらか一方を検知し、表示手段は、ディス
クユニット内の振動／衝撃の少なくともどちらか一方が
許容レベルを越えた場合に、表示を行うことを特徴とす
るものである。
は、各ディスクユニット内に各ディスクユニット内の振
動および衝撃の少なくともどちらか一方を検知する振動
／衝撃検知手段とその検知結果を表示する表示手段とそ
れらに電源を供給するバッテリを備え、振動／衝撃検知
手段は、動作時、待機時と非実装時に振動および衝撃の
少なくともどちらか一方を検知し、表示手段は、ディス
クユニット内の振動／衝撃の少なくともどちらか一方が
許容レベルを越えた場合に、表示を行うことを特徴とす
るものである。
【００１５】上記情報処理装置の構成制御方式において
は、各ディスクユニット内にディスクドライブの排他制
御を行う排他制御手段を備え、構成制御ボードが構成制
御バスを経由してディスクドライブの排他制御を行うよ
うにしたことを特徴とするものである。
は、各ディスクユニット内にディスクドライブの排他制
御を行う排他制御手段を備え、構成制御ボードが構成制
御バスを経由してディスクドライブの排他制御を行うよ
うにしたことを特徴とするものである。
【００１６】上記情報処理装置の構成制御方式において
は、各ディスクユニット内に接続されるバスの終端を行
うバス終端手段を備え、構成制御ボードが構成制御バス
を経由してバスの終端を行うようにしたことを特徴とす
るものである。
は、各ディスクユニット内に接続されるバスの終端を行
うバス終端手段を備え、構成制御ボードが構成制御バス
を経由してバスの終端を行うようにしたことを特徴とす
るものである。
【００１７】上記情報処理装置の構成制御方式において
は、各ディスクユニット内に接続されるバスの終端を行
うバス終端手段を備え、実装位置と他のディスクユニッ
トの実装状態に基づいてバスの終端を行うようにしたこ
とを特徴とするものである。
は、各ディスクユニット内に接続されるバスの終端を行
うバス終端手段を備え、実装位置と他のディスクユニッ
トの実装状態に基づいてバスの終端を行うようにしたこ
とを特徴とするものである。
【００１８】上記情報処理装置の構成制御方式において
は、各ボード内に初期設定を格納する初期設定格納手段
を備え、構成制御ボードが構成制御バスを経由して初期
設定を行うようにしたことを特徴とするものである。
は、各ボード内に初期設定を格納する初期設定格納手段
を備え、構成制御ボードが構成制御バスを経由して初期
設定を行うようにしたことを特徴とするものである。
【００１９】上記情報処理装置の構成制御方式において
は、各ボード上にエラーを検出するエラー検出手段を備
え、構成制御ボードが構成制御バスを経由してエラー情
報をモニタするようにしたことを特徴とするものであ
る。
は、各ボード上にエラーを検出するエラー検出手段を備
え、構成制御ボードが構成制御バスを経由してエラー情
報をモニタするようにしたことを特徴とするものであ
る。
【００２０】上記情報処理装置の構成制御方式において
は、各電源ユニットを構成制御バスに接続し、各電源ユ
ニットに製造番号などの個別情報を格納する不揮発性メ
モリを実装し、構成制御ボードが構成制御バスを経由し
て各電源ユニットの実装状態、個別情報をモニタするよ
うにしたことを特徴とするものである。
は、各電源ユニットを構成制御バスに接続し、各電源ユ
ニットに製造番号などの個別情報を格納する不揮発性メ
モリを実装し、構成制御ボードが構成制御バスを経由し
て各電源ユニットの実装状態、個別情報をモニタするよ
うにしたことを特徴とするものである。
【００２１】上記情報処理装置の構成制御方式において
は、各電源ユニット内に環境温度をモニタする環境温度
モニタ手段を備え、構成制御ボードが構成制御バスを経
由して各電源ユニット内の環境温度をモニタするように
したことを特徴とするものである。
は、各電源ユニット内に環境温度をモニタする環境温度
モニタ手段を備え、構成制御ボードが構成制御バスを経
由して各電源ユニット内の環境温度をモニタするように
したことを特徴とするものである。
【００２２】上記情報処理装置の構成制御方式において
は、各電源ユニットに出力電圧をモニタする出力電圧モ
ニタ手段を備え、構成制御ボードが構成制御バスを経由
して各電源ユニットの電圧をモニタするようにしたこと
を特徴とするものである。
は、各電源ユニットに出力電圧をモニタする出力電圧モ
ニタ手段を備え、構成制御ボードが構成制御バスを経由
して各電源ユニットの電圧をモニタするようにしたこと
を特徴とするものである。
【００２３】上記情報処理装置の構成制御方式において
は、各電源ユニットに、製造番号などの個別情報を格納
する個別情報格納手段と、温度および電圧の少なくとも
どちらか一方をモニタする温度／電圧モニタ手段と、前
記各手段に電源を供給するバッテリとを備え、構成制御
ボードが構成制御バスを経由して各電源ユニットの実装
状態、個別情報、温度および電圧の少なくともどちらか
一方を当該電源が故障していてもモニタするようにした
ことを特徴とするものである。
は、各電源ユニットに、製造番号などの個別情報を格納
する個別情報格納手段と、温度および電圧の少なくとも
どちらか一方をモニタする温度／電圧モニタ手段と、前
記各手段に電源を供給するバッテリとを備え、構成制御
ボードが構成制御バスを経由して各電源ユニットの実装
状態、個別情報、温度および電圧の少なくともどちらか
一方を当該電源が故障していてもモニタするようにした
ことを特徴とするものである。
【００２４】上記情報処理装置の構成制御方式において
は、各電源ユニットに出力を制御する出力制御手段を備
え、構成制御ボードが構成制御バスを経由して各電源ユ
ニットの出力を制御するようにしたことを特徴とするも
のである。
は、各電源ユニットに出力を制御する出力制御手段を備
え、構成制御ボードが構成制御バスを経由して各電源ユ
ニットの出力を制御するようにしたことを特徴とするも
のである。
【００２５】上記情報処理装置の構成制御方式において
は、各電源ユニットに出力電圧を切り替える出力電圧切
り替え手段を備え、電源ユニットの実装位置に応じて定
められた電圧を出力するようにしたことを特徴とするも
のである。
は、各電源ユニットに出力電圧を切り替える出力電圧切
り替え手段を備え、電源ユニットの実装位置に応じて定
められた電圧を出力するようにしたことを特徴とするも
のである。
【００２６】上記情報処理装置の構成制御方式において
は、各電源ユニットに出力電圧を切り替える出力電圧切
り替え手段を備え、構成制御ボードが構成制御バスを経
由して各電源ユニットの出力電圧を切り替えるようにし
たことを特徴とするものである。
は、各電源ユニットに出力電圧を切り替える出力電圧切
り替え手段を備え、構成制御ボードが構成制御バスを経
由して各電源ユニットの出力電圧を切り替えるようにし
たことを特徴とするものである。
【００２７】上記情報処理装置の構成制御方式において
は、プロセッサが実装されたＣＰＵボードと、ＣＰＵボ
ードが接続されるシステムバスと、システムバスに接続
されるメモリボードと、システムバスに接続されるＩ／
Ｏバスへのブリッジを行うシステムブリッジボードと、
Ｉ／Ｏ制御ボードと、Ｉ／Ｏ制御ボードが接続されるＩ
／Ｏバスと、Ｉ／Ｏ制御ボードに接続されるディスクド
ライブとディスク接続機構から構成されるディスクユニ
ットと、システムの構成を制御する構成制御ボードと、
各ボードおよびディスクユニットに電源を供給する電源
ユニットと、構成制御ボードと他の構成要素とを結ぶシ
ステムバスとＩ／Ｏバスとは別の構成制御バスとから構
成される情報処理装置の構成制御方式において、ディス
クユニット内のディスクドライブ接続とＩＤ番号の設定
を構成制御ボードが構成制御バスを経由して行うように
したことを特徴とするものである。
は、プロセッサが実装されたＣＰＵボードと、ＣＰＵボ
ードが接続されるシステムバスと、システムバスに接続
されるメモリボードと、システムバスに接続されるＩ／
Ｏバスへのブリッジを行うシステムブリッジボードと、
Ｉ／Ｏ制御ボードと、Ｉ／Ｏ制御ボードが接続されるＩ
／Ｏバスと、Ｉ／Ｏ制御ボードに接続されるディスクド
ライブとディスク接続機構から構成されるディスクユニ
ットと、システムの構成を制御する構成制御ボードと、
各ボードおよびディスクユニットに電源を供給する電源
ユニットと、構成制御ボードと他の構成要素とを結ぶシ
ステムバスとＩ／Ｏバスとは別の構成制御バスとから構
成される情報処理装置の構成制御方式において、ディス
クユニット内のディスクドライブ接続とＩＤ番号の設定
を構成制御ボードが構成制御バスを経由して行うように
したことを特徴とするものである。
【００２８】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。 実施の形態１．図１は本発明に係る実施の形態１の情報
処理装置の構成制御方式の構成を示すブロック図であ
る。図１において、１，２はプロセッサが実装されたＣ
ＰＵボード、３はメモリボード、４はＩ／Ｏバスへのブ
リッジを行うバスブリッジボード、５，６はＩ／Ｏ制御
ボード、７はシステムの構成を制御する構成制御ボー
ド、８，９はディスクユニット、１０は各ボード１〜７
と各ディスクユニット８，９に電源を供給する電源ユニ
ット、１１はファンユニットである。
を参照して説明する。 実施の形態１．図１は本発明に係る実施の形態１の情報
処理装置の構成制御方式の構成を示すブロック図であ
る。図１において、１，２はプロセッサが実装されたＣ
ＰＵボード、３はメモリボード、４はＩ／Ｏバスへのブ
リッジを行うバスブリッジボード、５，６はＩ／Ｏ制御
ボード、７はシステムの構成を制御する構成制御ボー
ド、８，９はディスクユニット、１０は各ボード１〜７
と各ディスクユニット８，９に電源を供給する電源ユニ
ット、１１はファンユニットである。
【００２９】１２はシステムバスであり、ＣＰＵボード
１，２、メモリボード３、バスブリッジボード４は、シ
ステムバス１２を介してデータ転送を行う。１３はＩ／
Ｏバスであり、このＩ／Ｏバス１３には、バスブリッジ
ボード４とＩ／Ｏ制御ボード５，６が接続されている。
１４，１５はＳＣＳＩバスであり、このＳＣＳＩバス１
４，１５には、それぞれディスクユニット８，９が接続
されている。ディスクユニット８，９は、それぞれＳＣ
ＳＩバス１４，１５を介してＩ／Ｏ制御ボード５，６に
接続されている。
１，２、メモリボード３、バスブリッジボード４は、シ
ステムバス１２を介してデータ転送を行う。１３はＩ／
Ｏバスであり、このＩ／Ｏバス１３には、バスブリッジ
ボード４とＩ／Ｏ制御ボード５，６が接続されている。
１４，１５はＳＣＳＩバスであり、このＳＣＳＩバス１
４，１５には、それぞれディスクユニット８，９が接続
されている。ディスクユニット８，９は、それぞれＳＣ
ＳＩバス１４，１５を介してＩ／Ｏ制御ボード５，６に
接続されている。
【００３０】１６は構成制御ボード７と他の構成要素と
を結ぶシステムバス１２とＩ／Ｏバス１３とは異なる構
成制御バスであり、この構成制御バス１６には、ＣＰＵ
ボード１，２、メモリボード３、バスブリッジボード
４、Ｉ／Ｏ制御ボード５，６、ディスクユニット８，
９、構成制御ボード７、電源ユニット１０が接続されて
いる。各ボード１〜７と各ディスクユニット８，９に電
源を供給する電源ユニット１０は、ＡＣ／ＤＣユニット
１７，１８、バッテリユニット１９、充電器ユニット２
０、ＤＣ／ＤＣ（５Ｖ）ユニット２１，２２、ＤＣ／Ｄ
Ｃ（３．３Ｖ）ユニット２３、ＤＣ／ＤＣ（１２Ｖ）ユ
ニット２４から構成されている。
を結ぶシステムバス１２とＩ／Ｏバス１３とは異なる構
成制御バスであり、この構成制御バス１６には、ＣＰＵ
ボード１，２、メモリボード３、バスブリッジボード
４、Ｉ／Ｏ制御ボード５，６、ディスクユニット８，
９、構成制御ボード７、電源ユニット１０が接続されて
いる。各ボード１〜７と各ディスクユニット８，９に電
源を供給する電源ユニット１０は、ＡＣ／ＤＣユニット
１７，１８、バッテリユニット１９、充電器ユニット２
０、ＤＣ／ＤＣ（５Ｖ）ユニット２１，２２、ＤＣ／Ｄ
Ｃ（３．３Ｖ）ユニット２３、ＤＣ／ＤＣ（１２Ｖ）ユ
ニット２４から構成されている。
【００３１】図２は図１に示すボードとディスクユニッ
トの構成を示すブロック図である。図２において、２５
はスキャンブリッジ、２６は不揮発性メモリ、２７は温
度センサ、２８は電圧センサ、２９，３０はＯＰアン
プ、３１，３２はＡ／Ｄコンバータである。スキャンブ
リッジ２５、不揮発性メモリ２６、温度センサ２７、電
圧センサ２８、ＯＰアンプ２９，３０、Ａ／Ｄコンバー
タ３１，３２は、各ボード１〜７と各ディスクユニット
８，９に実装されている。
トの構成を示すブロック図である。図２において、２５
はスキャンブリッジ、２６は不揮発性メモリ、２７は温
度センサ、２８は電圧センサ、２９，３０はＯＰアン
プ、３１，３２はＡ／Ｄコンバータである。スキャンブ
リッジ２５、不揮発性メモリ２６、温度センサ２７、電
圧センサ２８、ＯＰアンプ２９，３０、Ａ／Ｄコンバー
タ３１，３２は、各ボード１〜７と各ディスクユニット
８，９に実装されている。
【００３２】温度モニタ回路は、温度センサ２７、ＯＰ
アンプ２９、Ａ／Ｄコンバータ３１から構成され、電圧
モニタ回路は、電圧センサ２８、ＯＰアンプ３０、Ａ／
Ｄコンバータ３２から構成されている。各ボード１〜７
と各ディスクユニット８，９に実装された不揮発性メモ
リ２６には、各ボード１〜７毎、各ディスクユニット
８，９毎の製造番号などの個別情報が格納されている。
本実施例では、構成制御バス１６としてＩＥＥＥＳｔ
ｄ．１１４９．１（ＪＴＡＧ）準拠のシリアルバスを使
用し、不揮発性メモリ２６としてＥＥＰＲＯＭを使用し
た場合を例示して説明する。
アンプ２９、Ａ／Ｄコンバータ３１から構成され、電圧
モニタ回路は、電圧センサ２８、ＯＰアンプ３０、Ａ／
Ｄコンバータ３２から構成されている。各ボード１〜７
と各ディスクユニット８，９に実装された不揮発性メモ
リ２６には、各ボード１〜７毎、各ディスクユニット
８，９毎の製造番号などの個別情報が格納されている。
本実施例では、構成制御バス１６としてＩＥＥＥＳｔ
ｄ．１１４９．１（ＪＴＡＧ）準拠のシリアルバスを使
用し、不揮発性メモリ２６としてＥＥＰＲＯＭを使用し
た場合を例示して説明する。
【００３３】ＩＥＥＥＳｔｄ．１１４９．１（ＪＴＡ
Ｇ）準拠のシリアルバス（以下、ＪＴＡＧバスと記述す
る。）からなる構成制御バス１６上には、ＣＰＵボード
１、ＣＰＵボード２、メモリボード３、バスブリッジボ
ード４、Ｉ／Ｏ制御ボード５、Ｉ／Ｏ制御ボード６、構
成制御ボード７、ディスクユニット８、ディスクユニッ
ト９が数珠繋ぎに接続され、それぞれＪＴＡＧバスから
なる構成制御バス１６のプロトコルで使われる異なった
アドレスを持つ。
Ｇ）準拠のシリアルバス（以下、ＪＴＡＧバスと記述す
る。）からなる構成制御バス１６上には、ＣＰＵボード
１、ＣＰＵボード２、メモリボード３、バスブリッジボ
ード４、Ｉ／Ｏ制御ボード５、Ｉ／Ｏ制御ボード６、構
成制御ボード７、ディスクユニット８、ディスクユニッ
ト９が数珠繋ぎに接続され、それぞれＪＴＡＧバスから
なる構成制御バス１６のプロトコルで使われる異なった
アドレスを持つ。
【００３４】本実施例では、構成制御ボード７からＪＴ
ＡＧバスからなる構成制御バス１６を経由してＣＰＵボ
ード１にアクセスを行う場合を例にして説明する。ＪＴ
ＡＧバスからなる構成制御バス１６のプロトコルに従っ
てＣＰＵボード１上のスキャンブリッジ２５にアクセス
を行い、このスキャンブリッジ２５との間でデータ転送
することができることによって当該ＣＰＵボード１の実
装状態（実装有無）を確認することができる。同様に、
各ボード１〜７、各ディスクユニット８，９の実装状態
も確認することができる。構成制御ボード７は、ＣＰＵ
ボード１上のスキャンブリッジ２５を経由してＥＥＰＲ
ＯＭからなる不揮発性メモリ２６、温度モニタ回路と電
圧モニタ回路のいずれかを選択する。
ＡＧバスからなる構成制御バス１６を経由してＣＰＵボ
ード１にアクセスを行う場合を例にして説明する。ＪＴ
ＡＧバスからなる構成制御バス１６のプロトコルに従っ
てＣＰＵボード１上のスキャンブリッジ２５にアクセス
を行い、このスキャンブリッジ２５との間でデータ転送
することができることによって当該ＣＰＵボード１の実
装状態（実装有無）を確認することができる。同様に、
各ボード１〜７、各ディスクユニット８，９の実装状態
も確認することができる。構成制御ボード７は、ＣＰＵ
ボード１上のスキャンブリッジ２５を経由してＥＥＰＲ
ＯＭからなる不揮発性メモリ２６、温度モニタ回路と電
圧モニタ回路のいずれかを選択する。
【００３５】ＪＴＡＧバスからなる構成制御バス１６の
プロトコルに従ってスキャンブリッジ２５経由でＥＥＰ
ＲＯＭからなる不揮発性メモリ２６を選択する場合に
は、不揮発性メモリ２６の内容を構成制御ボード７に転
送することができる。このＥＥＰＲＯＭからなる不揮発
性メモリ２６には、前もってＣＰＵボード１の組立／試
験時に初期データの書き込みが行われ、その後、修理な
どが行われた場合に追加で書き込みが行われる。このＥ
ＥＰＲＯＭからなる不揮発性メモリ２６内容のＣＰＵボ
ード１の個別情報は、図３に示すようになる。
プロトコルに従ってスキャンブリッジ２５経由でＥＥＰ
ＲＯＭからなる不揮発性メモリ２６を選択する場合に
は、不揮発性メモリ２６の内容を構成制御ボード７に転
送することができる。このＥＥＰＲＯＭからなる不揮発
性メモリ２６には、前もってＣＰＵボード１の組立／試
験時に初期データの書き込みが行われ、その後、修理な
どが行われた場合に追加で書き込みが行われる。このＥ
ＥＰＲＯＭからなる不揮発性メモリ２６内容のＣＰＵボ
ード１の個別情報は、図３に示すようになる。
【００３６】即ち、ＣＰＵボード１の組立／試験時に、
ボードの種類、製造番号（シリアル番号）、所要電圧、
所要電流、ボード組立／試験日のＣＰＵボード１の個別
情報がＥＥＰＲＯＭからなる不揮発性メモリ２６に書き
込まれ、ＣＰＵボード１の修理時に修理日、修理内容の
ＣＰＵボード１の個別情報がＥＥＰＲＯＭからなる不揮
発性メモリ２６に書き込まれる。このため、構成制御ボ
ード７からＣＰＵボード１の種類、製造番号（シリアル
番号）、所要電圧、所要電流、ボード組立／試験日、修
理日、修理内容が含まれたデータを得ることができる。
ボードの種類、製造番号（シリアル番号）、所要電圧、
所要電流、ボード組立／試験日のＣＰＵボード１の個別
情報がＥＥＰＲＯＭからなる不揮発性メモリ２６に書き
込まれ、ＣＰＵボード１の修理時に修理日、修理内容の
ＣＰＵボード１の個別情報がＥＥＰＲＯＭからなる不揮
発性メモリ２６に書き込まれる。このため、構成制御ボ
ード７からＣＰＵボード１の種類、製造番号（シリアル
番号）、所要電圧、所要電流、ボード組立／試験日、修
理日、修理内容が含まれたデータを得ることができる。
【００３７】同様に、構成制御ボード７から構成制御バ
ス１６を経由してＣＰＵボード２にアクセスを行って不
揮発性メモリ２６を選択し、ＣＰＵボード２に実装した
不揮発性メモリ２６の情報を読み出すことにより、ＣＰ
Ｕボード２の個別情報を得ることができる。このよう
に、各ボード１〜７と各ディスクユニット８，９の個別
情報は、各ボード１〜７と各ディスクユニット８，９に
実装した不揮発性メモリ２６に格納された情報を読み出
すことにより得ることができる。
ス１６を経由してＣＰＵボード２にアクセスを行って不
揮発性メモリ２６を選択し、ＣＰＵボード２に実装した
不揮発性メモリ２６の情報を読み出すことにより、ＣＰ
Ｕボード２の個別情報を得ることができる。このよう
に、各ボード１〜７と各ディスクユニット８，９の個別
情報は、各ボード１〜７と各ディスクユニット８，９に
実装した不揮発性メモリ２６に格納された情報を読み出
すことにより得ることができる。
【００３８】これらの各ボード１〜７と各ディスクユニ
ット８，９の個別情報は、ネットワークに接続された端
末、構成制御ボード７に接続された端末、構成制御ボー
ド７に接続されたモデム経由で公衆回線に接続された端
末からアクセスされ、リモートからシステムに実装され
たボードやユニットの種類、ボードやユニットの製造番
号などを知るための手段として使うことができる。そし
て、システムのバージョンアップや増設を行う場合に、
その製造番号などから交換を要するボードを前もって知
ることができる。
ット８，９の個別情報は、ネットワークに接続された端
末、構成制御ボード７に接続された端末、構成制御ボー
ド７に接続されたモデム経由で公衆回線に接続された端
末からアクセスされ、リモートからシステムに実装され
たボードやユニットの種類、ボードやユニットの製造番
号などを知るための手段として使うことができる。そし
て、システムのバージョンアップや増設を行う場合に、
その製造番号などから交換を要するボードを前もって知
ることができる。
【００３９】ＪＴＡＧバスからなる構成制御バス１６の
プロトコルに従って構成制御ボード７がスキャンブリッ
ジ２５経由で温度モニタ回路を選択する場合には、ＣＰ
Ｕボード１の温度を検出する温度センサ２７からの出力
電圧がＯＰアンプ２９を介してＡ／Ｄコンバータ３１に
入力され、このＡ／Ｄコンバータ３１によって８ビット
などのデジタル値に変換され、構成制御ボード７がその
デジタル値を読み取ることができる。
プロトコルに従って構成制御ボード７がスキャンブリッ
ジ２５経由で温度モニタ回路を選択する場合には、ＣＰ
Ｕボード１の温度を検出する温度センサ２７からの出力
電圧がＯＰアンプ２９を介してＡ／Ｄコンバータ３１に
入力され、このＡ／Ｄコンバータ３１によって８ビット
などのデジタル値に変換され、構成制御ボード７がその
デジタル値を読み取ることができる。
【００４０】同様に、構成制御ボード７から構成制御バ
ス１６を経由してＣＰＵボード２にアクセスを行って温
度モニタ回路を選択し、ＣＰＵボード２に実装した温度
モニタ回路で得られる情報を貰うことにより、ＣＰＵボ
ード２の環境温度の情報を得ることができる。各ボード
１〜７と各ディスクユニット８，９の環境温度の情報
は、各ボード１〜７と各ディスクユニット８，９に実装
した温度モニタ回路から得られる情報を貰うことにより
得ることができる。
ス１６を経由してＣＰＵボード２にアクセスを行って温
度モニタ回路を選択し、ＣＰＵボード２に実装した温度
モニタ回路で得られる情報を貰うことにより、ＣＰＵボ
ード２の環境温度の情報を得ることができる。各ボード
１〜７と各ディスクユニット８，９の環境温度の情報
は、各ボード１〜７と各ディスクユニット８，９に実装
した温度モニタ回路から得られる情報を貰うことにより
得ることができる。
【００４１】この温度データもボードの種類などの情報
と同様に、ネットワークに接続された端末、構成制御ボ
ード７に接続された端末、構成制御ボード７に接続され
たモデム経由で公衆回線に接続された端末からアクセス
され、リモートからシステムに実装されたボードの環境
温度を知るために使われる。そして、リモートからのシ
ステム監視の結果の一つとして報告される。
と同様に、ネットワークに接続された端末、構成制御ボ
ード７に接続された端末、構成制御ボード７に接続され
たモデム経由で公衆回線に接続された端末からアクセス
され、リモートからシステムに実装されたボードの環境
温度を知るために使われる。そして、リモートからのシ
ステム監視の結果の一つとして報告される。
【００４２】ＪＴＡＧバスからなる構成制御バス１６の
プロトコルに従って構成制御ボード７がスキャンブリッ
ジ２５経由で電圧モニタ回路を選択する場合には、ＣＰ
Ｕボード１に供給される電圧が電圧センサ２８とＯＰア
ンプ３０を介してＡ／Ｄコンバータ３２に入力され、こ
のＡ／Ｄコンバータ３２によって８ビットなどのデジタ
ル値に変換され、構成制御ボード７がそのデジタル値を
読み取ることができる。
プロトコルに従って構成制御ボード７がスキャンブリッ
ジ２５経由で電圧モニタ回路を選択する場合には、ＣＰ
Ｕボード１に供給される電圧が電圧センサ２８とＯＰア
ンプ３０を介してＡ／Ｄコンバータ３２に入力され、こ
のＡ／Ｄコンバータ３２によって８ビットなどのデジタ
ル値に変換され、構成制御ボード７がそのデジタル値を
読み取ることができる。
【００４３】同様に、構成制御ボード７から構成制御バ
ス１６を経由してＣＰＵボード２にアクセスを行って電
圧モニタ回路を選択し、ＣＰＵボード２に実装した電圧
モニタ回路で得られる情報を貰うことにより、ＣＰＵボ
ード２の供給電圧の情報を得ることができる。各ボード
１〜７と各ディスクユニット８，９の供給電圧の情報
は、各ボード１〜７と各ディスクユニット８，９に実装
した温度モニタ回路から得られる情報を貰うことにより
得ることができる。
ス１６を経由してＣＰＵボード２にアクセスを行って電
圧モニタ回路を選択し、ＣＰＵボード２に実装した電圧
モニタ回路で得られる情報を貰うことにより、ＣＰＵボ
ード２の供給電圧の情報を得ることができる。各ボード
１〜７と各ディスクユニット８，９の供給電圧の情報
は、各ボード１〜７と各ディスクユニット８，９に実装
した温度モニタ回路から得られる情報を貰うことにより
得ることができる。
【００４４】この電圧データもボードの種類などの情報
と同様に、ネットワークに接続された端末、構成制御ボ
ード７に接続された端末、構成制御ボード７に接続され
たモデムを介して公衆回線に接続された端末からアクセ
スされ、リモートからシステムに実装されたボードの供
給電圧を知るために使われる。そして、リモートからの
システム監視の結果の一つとして報告される。
と同様に、ネットワークに接続された端末、構成制御ボ
ード７に接続された端末、構成制御ボード７に接続され
たモデムを介して公衆回線に接続された端末からアクセ
スされ、リモートからシステムに実装されたボードの供
給電圧を知るために使われる。そして、リモートからの
システム監視の結果の一つとして報告される。
【００４５】次に、図１に示すシステムにおいてＣＰＵ
ボード１をオンライン交換する場合について説明する。
まず、ＪＴＡＧバスからなる構成制御バス１６のプロト
コルに従って、構成制御ボード７が当該ＣＰＵボード１
上のスキャンブリッジ２５経由でＥＥＰＲＯＭからなる
不揮発性メモリ２６を選択し、ボード情報を読み取る。
次に、そのＣＰＵボード１の情報を基にシステムから当
該ＣＰＵボード１を切り離し、コンソールの指示に従っ
てＣＰＵボード１を抜き出す。
ボード１をオンライン交換する場合について説明する。
まず、ＪＴＡＧバスからなる構成制御バス１６のプロト
コルに従って、構成制御ボード７が当該ＣＰＵボード１
上のスキャンブリッジ２５経由でＥＥＰＲＯＭからなる
不揮発性メモリ２６を選択し、ボード情報を読み取る。
次に、そのＣＰＵボード１の情報を基にシステムから当
該ＣＰＵボード１を切り離し、コンソールの指示に従っ
てＣＰＵボード１を抜き出す。
【００４６】次に、コンソールの指示に従って、新たな
ＣＰＵボード１を当該スロットに挿入し、再びＪＴＡＧ
バスからなる構成制御バス１６のプロトコルに従って、
構成制御ボード７が当該ＣＰＵボード１上のスキャンブ
リッジ２５経由でＥＥＰＲＯＭからなる不揮発性メモリ
２６を選択し、ボード情報を読み取る。そして、正しい
ＣＰＵボード１が挿入されたことを確認した後、システ
ムに再接続する。
ＣＰＵボード１を当該スロットに挿入し、再びＪＴＡＧ
バスからなる構成制御バス１６のプロトコルに従って、
構成制御ボード７が当該ＣＰＵボード１上のスキャンブ
リッジ２５経由でＥＥＰＲＯＭからなる不揮発性メモリ
２６を選択し、ボード情報を読み取る。そして、正しい
ＣＰＵボード１が挿入されたことを確認した後、システ
ムに再接続する。
【００４７】このように、本実施の形態では、各ボード
１〜７と各ディスクユニット８，９に製造番号などの個
別情報を格納するためのＥＥＰＲＯＭからなる不揮発性
メモリ２６を実装し、構成制御ボード７がＪＴＡＧバス
からなる構成制御バス１６を経由して各ボード１〜７と
各ディスクユニット８，９の実装状態、製造番号などの
個別情報をモニタするように構成したため、ネットワー
ク接続されたリモート端末などから構成制御ボード７経
由でシステム内の各ボード１〜７と各ディスクユニット
８，９の実装状態、個別情報をモニタして収集すること
ができる。
１〜７と各ディスクユニット８，９に製造番号などの個
別情報を格納するためのＥＥＰＲＯＭからなる不揮発性
メモリ２６を実装し、構成制御ボード７がＪＴＡＧバス
からなる構成制御バス１６を経由して各ボード１〜７と
各ディスクユニット８，９の実装状態、製造番号などの
個別情報をモニタするように構成したため、ネットワー
ク接続されたリモート端末などから構成制御ボード７経
由でシステム内の各ボード１〜７と各ディスクユニット
８，９の実装状態、個別情報をモニタして収集すること
ができる。
【００４８】本実施の形態では、各ボード１〜７と各デ
ィスクユニット８，９に環境温度をモニタする温度モニ
タ回路を実装し、構成制御ボード７がＪＴＡＧバスから
なる構成制御バス１６を経由して各ボード１〜７と各デ
ィスクユニット８，９の環境温度をモニタするように構
成したため、ネットワーク接続されたリモート端末など
から構成制御ボード７経由でシステム内の各ボードと各
ディスクユニット８，９の環境温度をモニタして収集す
ることができる。
ィスクユニット８，９に環境温度をモニタする温度モニ
タ回路を実装し、構成制御ボード７がＪＴＡＧバスから
なる構成制御バス１６を経由して各ボード１〜７と各デ
ィスクユニット８，９の環境温度をモニタするように構
成したため、ネットワーク接続されたリモート端末など
から構成制御ボード７経由でシステム内の各ボードと各
ディスクユニット８，９の環境温度をモニタして収集す
ることができる。
【００４９】本実施の形態では、各ボード１〜７と各デ
ィスクユニット８，９に供給電圧をモニタする電圧モニ
タ回路を実装し、構成制御ボード７がＪＴＡＧバスから
なる構成制御バス１６を経由して各ボード１〜７と各デ
ィスクユニット８，９の供給電圧をモニタするように構
成したため、ネットワーク接続されたリモート端末など
から構成制御ボード７経由でシステム内の各ボード１〜
７と各ディスクユニット８，９の供給電圧をモニタして
収集することができる。
ィスクユニット８，９に供給電圧をモニタする電圧モニ
タ回路を実装し、構成制御ボード７がＪＴＡＧバスから
なる構成制御バス１６を経由して各ボード１〜７と各デ
ィスクユニット８，９の供給電圧をモニタするように構
成したため、ネットワーク接続されたリモート端末など
から構成制御ボード７経由でシステム内の各ボード１〜
７と各ディスクユニット８，９の供給電圧をモニタして
収集することができる。
【００５０】なお、上記実施の形態１では、各ボード１
〜７、各ディスクユニット８，９に個別情報を格納する
ための不揮発性メモリ２６を実装し、構成制御ボード７
が構成制御バス１６を経由して各ボード１〜７、各ディ
スクユニット８，９の実装状態、個別情報をモニタする
ように構成する場合を説明したが、本発明においては、
更に、電源ユニット１０に個別情報を格納するための不
揮発性メモリ２６を実装し、構成制御ボード７が構成制
御バス１６を経由して電源ユニット１０の実装状態、個
別情報をモニタするように構成してもよい。この場合、
ネットワーク接続されたリモート端末などから構成制御
ボード７経由でシステム内の電源ユニット１０の実装状
態、個別情報をモニタして収集することができる。
〜７、各ディスクユニット８，９に個別情報を格納する
ための不揮発性メモリ２６を実装し、構成制御ボード７
が構成制御バス１６を経由して各ボード１〜７、各ディ
スクユニット８，９の実装状態、個別情報をモニタする
ように構成する場合を説明したが、本発明においては、
更に、電源ユニット１０に個別情報を格納するための不
揮発性メモリ２６を実装し、構成制御ボード７が構成制
御バス１６を経由して電源ユニット１０の実装状態、個
別情報をモニタするように構成してもよい。この場合、
ネットワーク接続されたリモート端末などから構成制御
ボード７経由でシステム内の電源ユニット１０の実装状
態、個別情報をモニタして収集することができる。
【００５１】上記実施の形態１では、各ボード１〜７と
各ディスクユニット８，９に環境温度をモニタする温度
モニタ回路を実装し、構成制御ボード７がＪＴＡＧバス
からなる構成制御バス１６を経由して各ボード１〜７と
各ディスクユニット８，９の環境温度をモニタするよう
に構成する場合を説明したが、本発明においては、更
に、電源ユニット１０に環境温度をモニタする温度モニ
タ回路を実装し、構成制御ボード７が構成制御バス１６
を経由して電源ユニット１０の環境温度をモニタするよ
うに構成してもよい。この場合、ネットワーク接続され
たリモート端末などから構成制御ボード７経由でシステ
ム内の電源ユニット１０の環境温度をモニタして収集す
ることができる。
各ディスクユニット８，９に環境温度をモニタする温度
モニタ回路を実装し、構成制御ボード７がＪＴＡＧバス
からなる構成制御バス１６を経由して各ボード１〜７と
各ディスクユニット８，９の環境温度をモニタするよう
に構成する場合を説明したが、本発明においては、更
に、電源ユニット１０に環境温度をモニタする温度モニ
タ回路を実装し、構成制御ボード７が構成制御バス１６
を経由して電源ユニット１０の環境温度をモニタするよ
うに構成してもよい。この場合、ネットワーク接続され
たリモート端末などから構成制御ボード７経由でシステ
ム内の電源ユニット１０の環境温度をモニタして収集す
ることができる。
【００５２】上記実施の形態１では、各ボード１〜７と
各ディスクユニット８，９に供給電圧をモニタする電圧
モニタ回路を実装し、構成制御ボード７がＪＴＡＧバス
からなる構成制御バス１６を経由して各ボード１〜７と
各ディスクユニット８，９の供給電圧をモニタするよう
に構成する場合を説明したが、本発明においては、更
に、電源ユニット１０に供給電圧をモニタする電圧モニ
タ回路を実装し、構成制御ボード７が構成制御バス１６
を経由して電源ユニット１０の供給電圧をモニタするよ
うに構成してもよい。この場合、ネットワーク接続され
たリモート端末などから構成制御ボード７経由でシステ
ム内の電源ユニット１０の供給電圧をモニタして収集す
ることができる。
各ディスクユニット８，９に供給電圧をモニタする電圧
モニタ回路を実装し、構成制御ボード７がＪＴＡＧバス
からなる構成制御バス１６を経由して各ボード１〜７と
各ディスクユニット８，９の供給電圧をモニタするよう
に構成する場合を説明したが、本発明においては、更
に、電源ユニット１０に供給電圧をモニタする電圧モニ
タ回路を実装し、構成制御ボード７が構成制御バス１６
を経由して電源ユニット１０の供給電圧をモニタするよ
うに構成してもよい。この場合、ネットワーク接続され
たリモート端末などから構成制御ボード７経由でシステ
ム内の電源ユニット１０の供給電圧をモニタして収集す
ることができる。
【００５３】上記実施の形態１では、製造番号などの個
別情報を格納するための不揮発メモリ２６としてＥＥＰ
ＲＯＭを使用して構成する場合を説明したが、本発明は
これのみに限定されるものではなく、不揮発性メモリ２
６をバッテリバックアップされたＳＲＡＭなどで構成し
ても実現することができる。
別情報を格納するための不揮発メモリ２６としてＥＥＰ
ＲＯＭを使用して構成する場合を説明したが、本発明は
これのみに限定されるものではなく、不揮発性メモリ２
６をバッテリバックアップされたＳＲＡＭなどで構成し
ても実現することができる。
【００５４】また、上記実施の形態１は、構成制御バス
１６としてＩＥＥＥＳｔｄ．１１４９．１（ＪＴＡＧ）
準拠のシリアルバスを使用して構成したが、本発明はこ
れのみ限定されるものではなく、Ｉ2 Ｃ等のシリアルバ
スやパラレルバスで構成しても実現することができる。
１６としてＩＥＥＥＳｔｄ．１１４９．１（ＪＴＡＧ）
準拠のシリアルバスを使用して構成したが、本発明はこ
れのみ限定されるものではなく、Ｉ2 Ｃ等のシリアルバ
スやパラレルバスで構成しても実現することができる。
【００５５】実施の形態２．図４は本発明に係る実施の
形態２の情報処理装置の構成制御方式の構成を示すブロ
ック図である。図４において、図１と同一符号は同一ま
たは相当部分を示し、３３はシステムバス１２と構成制
御バス１６に接続されるオンライン増設用のＣＰＵボー
ド、３４はシステムバス１２と構成制御バス１６に接続
されるオンライン増設用のメモリボードである。３５は
電源ユニット１０に実装されるオンライン増設用のＤＣ
／ＤＣ（５Ｖ）ユニット、３６は電源ユニット１０に実
装されるオンライン増設用のＤＣ／ＤＣ（３．３Ｖ）ユ
ニットである。
形態２の情報処理装置の構成制御方式の構成を示すブロ
ック図である。図４において、図１と同一符号は同一ま
たは相当部分を示し、３３はシステムバス１２と構成制
御バス１６に接続されるオンライン増設用のＣＰＵボー
ド、３４はシステムバス１２と構成制御バス１６に接続
されるオンライン増設用のメモリボードである。３５は
電源ユニット１０に実装されるオンライン増設用のＤＣ
／ＤＣ（５Ｖ）ユニット、３６は電源ユニット１０に実
装されるオンライン増設用のＤＣ／ＤＣ（３．３Ｖ）ユ
ニットである。
【００５６】図５は図４に示すボードの構成を示すブロ
ック図である。図５において、図２と同一符号は同一ま
たは相当部分を示し、３７はリセット制御回路である。
本実施の形態も、構成制御バス１６としてＩＥＥＥＳｔ
ｄ．１１４９．１（ＪＴＡＧ）準拠のシリアルバスを使
用し、不揮発性メモリ２６としてＥＥＰＲＯＭを使用し
た場合を例示して説明する。
ック図である。図５において、図２と同一符号は同一ま
たは相当部分を示し、３７はリセット制御回路である。
本実施の形態も、構成制御バス１６としてＩＥＥＥＳｔ
ｄ．１１４９．１（ＪＴＡＧ）準拠のシリアルバスを使
用し、不揮発性メモリ２６としてＥＥＰＲＯＭを使用し
た場合を例示して説明する。
【００５７】図４に示すように、各ボード１〜７が実装
されている状態で、ボードをオンライン増設する場合を
例にして説明する。まず、コンソールからの指示に従っ
て、ボードが当該スロットに挿入される。この時、ボー
ド上では、スキャンブリッジ２５、ＥＥＰＲＯＭからな
る不揮発性メモリ２６、温度モニタ回路、電圧モニタ回
路から構成されるＪＴＡＧ回路とリセット制御回路３７
のみリセットが解除され、その他の回路（ボード固有回
路）はリセット状態が保持されている。即ち、ボード上
では、リセット回路が上位と下位の２つのレベルに分か
れており、上位のリセットではボード全体がリセットさ
れ、下位のリセットではＪＴＡＧ回路とリセット制御回
路３７を除く回路がリセットされ、ボードの挿入された
直後に上位リセットのみ解除される。
されている状態で、ボードをオンライン増設する場合を
例にして説明する。まず、コンソールからの指示に従っ
て、ボードが当該スロットに挿入される。この時、ボー
ド上では、スキャンブリッジ２５、ＥＥＰＲＯＭからな
る不揮発性メモリ２６、温度モニタ回路、電圧モニタ回
路から構成されるＪＴＡＧ回路とリセット制御回路３７
のみリセットが解除され、その他の回路（ボード固有回
路）はリセット状態が保持されている。即ち、ボード上
では、リセット回路が上位と下位の２つのレベルに分か
れており、上位のリセットではボード全体がリセットさ
れ、下位のリセットではＪＴＡＧ回路とリセット制御回
路３７を除く回路がリセットされ、ボードの挿入された
直後に上位リセットのみ解除される。
【００５８】次に、構成制御ボード７は、ＪＴＡＧバス
からなる構成制御バス１６のプロトコルに従って、スキ
ャンブリッジ２５を経由してＥＥＰＲＯＭからなる不揮
発性メモリ２６を選択し、当該スロットのボードの個別
情報を読み取る。この個別情報から正しいボードが挿入
されたかの確認が行われ、誤ったボードが挿入された場
合には、コンソールに表示される等の警告がなされる。
からなる構成制御バス１６のプロトコルに従って、スキ
ャンブリッジ２５を経由してＥＥＰＲＯＭからなる不揮
発性メモリ２６を選択し、当該スロットのボードの個別
情報を読み取る。この個別情報から正しいボードが挿入
されたかの確認が行われ、誤ったボードが挿入された場
合には、コンソールに表示される等の警告がなされる。
【００５９】次に、構成制御ボード７は、ＪＴＡＧバス
からなる構成制御バス１６のプロトコルに従って、ボー
ド上のスキャンブリッジ２５を経由してＥＥＰＲＯＭか
らなる不揮発性メモリ２６を選択し、ＥＥＰＲＯＭから
なる不揮発性メモリ２６から新たに挿入されたボードの
所要電力の情報を読み取り、同様にＪＴＡＧバスからな
る構成制御バス１６を経由して現在実装されているボー
ド１〜７やディスクユニット８，９、現在実装されてい
る全ての電源ユニット１０の個別情報も入手し、新たに
挿入されたボードを含めたシステム全体を駆動するのに
必要な電力を供給することができるかどうかの確認が行
われる。
からなる構成制御バス１６のプロトコルに従って、ボー
ド上のスキャンブリッジ２５を経由してＥＥＰＲＯＭか
らなる不揮発性メモリ２６を選択し、ＥＥＰＲＯＭから
なる不揮発性メモリ２６から新たに挿入されたボードの
所要電力の情報を読み取り、同様にＪＴＡＧバスからな
る構成制御バス１６を経由して現在実装されているボー
ド１〜７やディスクユニット８，９、現在実装されてい
る全ての電源ユニット１０の個別情報も入手し、新たに
挿入されたボードを含めたシステム全体を駆動するのに
必要な電力を供給することができるかどうかの確認が行
われる。
【００６０】各ボード１〜７、ディスクユニット８，９
の所要電力、電源ユニット１０の供給電力は、図６に示
す値になる。図４に示すシステムにＣＰＵボード３３を
増設する場合には、＋５Ｖの供給が不足するため、コン
ソールに表示される等の警告がなされ、＋５Ｖの電源ユ
ニットの増設が要求される。コンソールの指示に従っ
て、ＤＣ／ＤＣ（５Ｖ）ユニット３５を挿入し、構成制
御ボード７は、ＪＴＡＧバスからなる構成制御バス１６
のプロトコルに従って、挿入したＤＣ／ＤＣ（５Ｖ）ユ
ニット３５の個別情報を読み取り、正しいユニットが実
装されたことを確認した後、当該のＣＰＵボード３３上
のスキャンブリッジ２５経由でＣＰＵボードの下位のリ
セットの解除を行う。この下位のリセット解除に伴って
当該のＣＰＵボード３３が動作を開始する。
の所要電力、電源ユニット１０の供給電力は、図６に示
す値になる。図４に示すシステムにＣＰＵボード３３を
増設する場合には、＋５Ｖの供給が不足するため、コン
ソールに表示される等の警告がなされ、＋５Ｖの電源ユ
ニットの増設が要求される。コンソールの指示に従っ
て、ＤＣ／ＤＣ（５Ｖ）ユニット３５を挿入し、構成制
御ボード７は、ＪＴＡＧバスからなる構成制御バス１６
のプロトコルに従って、挿入したＤＣ／ＤＣ（５Ｖ）ユ
ニット３５の個別情報を読み取り、正しいユニットが実
装されたことを確認した後、当該のＣＰＵボード３３上
のスキャンブリッジ２５経由でＣＰＵボードの下位のリ
セットの解除を行う。この下位のリセット解除に伴って
当該のＣＰＵボード３３が動作を開始する。
【００６１】また、新たに挿入するボードがメモリボー
ド３４の場合には、システム全体の所要電力を電源ユニ
ット１０が供給することができるので、ＪＴＡＧバスか
らなる構成制御バス１６のプロトコルに従って、当該の
メモリボード３４上のスキャンブリッジ２５経由でメモ
リボード３４の下位のリセットの解除を行う。この下位
のリセット解除に伴って当該のメモリボード３４が動作
を開始する。
ド３４の場合には、システム全体の所要電力を電源ユニ
ット１０が供給することができるので、ＪＴＡＧバスか
らなる構成制御バス１６のプロトコルに従って、当該の
メモリボード３４上のスキャンブリッジ２５経由でメモ
リボード３４の下位のリセットの解除を行う。この下位
のリセット解除に伴って当該のメモリボード３４が動作
を開始する。
【００６２】このように、本実施の形態では、各ボード
１〜７内のリセット回路を上位と下位の２つのレベルに
分け、上位のレベルをシステムレベルで制御し、下位の
レベルを構成制御ボード７がＪＴＡＧバスからなる構成
制御バス１６を経由して制御できように構成したため、
ボードのオンライン増設時にボード個別にリセット制御
を行うことができる。このため、誤ったカードを挿入し
た場合にシステム全体に悪影響を及ぼすことを防ぐこと
ができる。特に、ボードのオンライン増設時に電源供給
の可否を確認してからボードの動作を開始することがで
きるため、電源容量不足によるシステム全体のダウンを
防ぐことができる。
１〜７内のリセット回路を上位と下位の２つのレベルに
分け、上位のレベルをシステムレベルで制御し、下位の
レベルを構成制御ボード７がＪＴＡＧバスからなる構成
制御バス１６を経由して制御できように構成したため、
ボードのオンライン増設時にボード個別にリセット制御
を行うことができる。このため、誤ったカードを挿入し
た場合にシステム全体に悪影響を及ぼすことを防ぐこと
ができる。特に、ボードのオンライン増設時に電源供給
の可否を確認してからボードの動作を開始することがで
きるため、電源容量不足によるシステム全体のダウンを
防ぐことができる。
【００６３】なお、上記実施の形態２では、製造番号な
どの個別情報を格納するための不揮発メモリ２６として
ＥＥＰＲＯＭを使用して構成する場合を説明したが、本
発明はこれのみに限定されるものではなく、不揮発性メ
モリ２６をバッテリバックアップされたＳＲＡＭなどで
構成しても実現することができる。
どの個別情報を格納するための不揮発メモリ２６として
ＥＥＰＲＯＭを使用して構成する場合を説明したが、本
発明はこれのみに限定されるものではなく、不揮発性メ
モリ２６をバッテリバックアップされたＳＲＡＭなどで
構成しても実現することができる。
【００６４】また、上記実施の形態２は、構成制御バス
１６としてＩＥＥＥＳｔｄ．１１４９．１（ＪＴＡＧ）
準拠のシリアルバスを使用して構成したが、本発明はこ
れのみに限定されるものではなく、Ｉ2 Ｃ等のシリアル
バスやパラレルバスで構成しても実現することができ
る。
１６としてＩＥＥＥＳｔｄ．１１４９．１（ＪＴＡＧ）
準拠のシリアルバスを使用して構成したが、本発明はこ
れのみに限定されるものではなく、Ｉ2 Ｃ等のシリアル
バスやパラレルバスで構成しても実現することができ
る。
【００６５】実施の形態３．実施の形態２では、各ボー
ド１〜７内のリセット回路を上位と下位の２つのレベル
に分け、ＪＴＡＧバスからなる構成制御バス１６を経由
して各ボード１〜７の下位のレベルのリセット制御を個
別に行うように構成したが、本実施の形態では、各ボー
ド１〜７と各ディスクユニット８，９の電源供給を２つ
のレベルに分け、電源制御を個別に行うように構成し
た。以下、本実施の形態を図面を用いて具体的に説明す
る。図７は本発明に係る実施の形態３の情報処理装置の
構成制御方式の構成を示すブロック図である。図７にお
いて、図４と同一符号は同一または相当部分を示し、３
８はＳＣＳＩバス１４と構成制御バス１６に接続された
オンライン増設用のディスクユニットである。
ド１〜７内のリセット回路を上位と下位の２つのレベル
に分け、ＪＴＡＧバスからなる構成制御バス１６を経由
して各ボード１〜７の下位のレベルのリセット制御を個
別に行うように構成したが、本実施の形態では、各ボー
ド１〜７と各ディスクユニット８，９の電源供給を２つ
のレベルに分け、電源制御を個別に行うように構成し
た。以下、本実施の形態を図面を用いて具体的に説明す
る。図７は本発明に係る実施の形態３の情報処理装置の
構成制御方式の構成を示すブロック図である。図７にお
いて、図４と同一符号は同一または相当部分を示し、３
８はＳＣＳＩバス１４と構成制御バス１６に接続された
オンライン増設用のディスクユニットである。
【００６６】図８は図７に示すボードとディスクユニッ
トの構成を示すブロック図である。図８において、図２
と同一符号は同一または相当部分を示し、３９は電源制
御回路である。本実施の形態も、構成制御バス１６とし
てＩＥＥＥＳｔｄ．１１４９．１（ＪＴＡＧ）準拠のシ
リアルバスを使用し、不揮発性メモリ２６としてＥＥＰ
ＲＯＭを使用した場合を例示して説明する。
トの構成を示すブロック図である。図８において、図２
と同一符号は同一または相当部分を示し、３９は電源制
御回路である。本実施の形態も、構成制御バス１６とし
てＩＥＥＥＳｔｄ．１１４９．１（ＪＴＡＧ）準拠のシ
リアルバスを使用し、不揮発性メモリ２６としてＥＥＰ
ＲＯＭを使用した場合を例示して説明する。
【００６７】図８に示すように、各ボード１〜７や各デ
ィスクユニット８，９が実装されている状態で、新たに
ボードやディスクユニットをオンライン増設する場合を
例にして説明する。まず、コンソールの指示に従って、
ボードまたはディスクユニットが当該のスロットに挿入
される。挿入が完了すると、構成制御ボード７は、ＪＴ
ＡＧバスからなる構成制御バス１６のプロトコルに従っ
て当該スロットのボードまたはディスクユニット上のス
キャンブリッジ２５経由でＥＥＰＲＯＭからなる不揮発
性メモリ２６を選択し、ボードまたはディスクユニット
の個別情報を読み取り、正しいボードまたはディスクユ
ニットが挿入されたかの確認を行い、誤ったボードまた
はディスクユニットが挿入された場合には、コンソール
に表示する等の警告を行う。なお、挿入直後、ボードや
ディスクユニットには、スキャンブリッジ２５、ＥＥＰ
ＲＯＭからなる不揮発性メモリ２６、温度モニタ回路、
電圧モニタ回路から構成されるＪＴＡＧ回路のみ電源が
供給されている。
ィスクユニット８，９が実装されている状態で、新たに
ボードやディスクユニットをオンライン増設する場合を
例にして説明する。まず、コンソールの指示に従って、
ボードまたはディスクユニットが当該のスロットに挿入
される。挿入が完了すると、構成制御ボード７は、ＪＴ
ＡＧバスからなる構成制御バス１６のプロトコルに従っ
て当該スロットのボードまたはディスクユニット上のス
キャンブリッジ２５経由でＥＥＰＲＯＭからなる不揮発
性メモリ２６を選択し、ボードまたはディスクユニット
の個別情報を読み取り、正しいボードまたはディスクユ
ニットが挿入されたかの確認を行い、誤ったボードまた
はディスクユニットが挿入された場合には、コンソール
に表示する等の警告を行う。なお、挿入直後、ボードや
ディスクユニットには、スキャンブリッジ２５、ＥＥＰ
ＲＯＭからなる不揮発性メモリ２６、温度モニタ回路、
電圧モニタ回路から構成されるＪＴＡＧ回路のみ電源が
供給されている。
【００６８】次に、構成制御ボード７は、新たに挿入さ
れたボードまたはディスクユニットの所要電力の情報を
ＪＴＡＧバスからなる構成制御バス１６のプロトコルに
従って、ボードまたはディスクユニット上のスキャンブ
リッジ２５経由でＥＥＰＲＯＭからなる構成制御バス１
６から読み取る。また、同様にして現在実装されている
全ての電源ユニットの供給電力の情報も入手する。
れたボードまたはディスクユニットの所要電力の情報を
ＪＴＡＧバスからなる構成制御バス１６のプロトコルに
従って、ボードまたはディスクユニット上のスキャンブ
リッジ２５経由でＥＥＰＲＯＭからなる構成制御バス１
６から読み取る。また、同様にして現在実装されている
全ての電源ユニットの供給電力の情報も入手する。
【００６９】そして、構成制御ボード７は、現在実装さ
れている全てのボードとディスクユニットの所要電力と
現在実装されている全ての電源ユニットの供給可能電力
の情報を基に、電源ユニットが新たに挿入されたボード
またはディスクユニットを含めたシステム全体を駆動す
るに必要な電力を供給可能かどうかの確認を行う。電力
が不足する場合には、コンソールに表示する等の警告を
行い、電源ユニットの増設が要求される。
れている全てのボードとディスクユニットの所要電力と
現在実装されている全ての電源ユニットの供給可能電力
の情報を基に、電源ユニットが新たに挿入されたボード
またはディスクユニットを含めたシステム全体を駆動す
るに必要な電力を供給可能かどうかの確認を行う。電力
が不足する場合には、コンソールに表示する等の警告を
行い、電源ユニットの増設が要求される。
【００７０】例えば図７に示すシステムにＣＰＵボード
３３をオンライン増設する場合には、＋５Ｖの供給が不
足するため、コンソールに表示される等の警告がなさ
れ、＋５Ｖの電源ユニットの増設が要求され、コンソー
ルの指示に従ってＤＣ／ＤＣ（５Ｖ）ユニット３５を挿
入する。構成制御ボード７は、ＪＴＡＧバスからなる構
成制御バス１６のプロトコルに従って、ＤＣ／ＤＣ（５
Ｖ）ユニット３５上のスキャンブリッジ２５経由でＥＥ
ＰＲＯＭからなる不揮発性メモリ２６を選択し、個別情
報を読み取り、正しい電源ユニットが挿入されたことを
確認する。
３３をオンライン増設する場合には、＋５Ｖの供給が不
足するため、コンソールに表示される等の警告がなさ
れ、＋５Ｖの電源ユニットの増設が要求され、コンソー
ルの指示に従ってＤＣ／ＤＣ（５Ｖ）ユニット３５を挿
入する。構成制御ボード７は、ＪＴＡＧバスからなる構
成制御バス１６のプロトコルに従って、ＤＣ／ＤＣ（５
Ｖ）ユニット３５上のスキャンブリッジ２５経由でＥＥ
ＰＲＯＭからなる不揮発性メモリ２６を選択し、個別情
報を読み取り、正しい電源ユニットが挿入されたことを
確認する。
【００７１】更に、構成制御ボード７は、ＪＴＡＧバス
からなる構成制御バス１６のプロトコルに従って、ＣＰ
Ｕボード３３上のスキャンブリッジ２５経由で電源制御
回路３９を選択し、その他の回路への電源供給を開始す
る。これに伴ってＣＰＵボード３３が動作を開始する。
構成制御ボード７は、必要な電源が供給されている場合
にはＪＴＡＧバスからなる構成制御バス１６のプロトコ
ルに従って、ボードまたはディスクユニット上のスキャ
ンブリッジ２５を経由して電源制御回路３９を選択し、
当該スロットのボードまたはディスクユニットのその他
の回路への電源供給を開始する。
からなる構成制御バス１６のプロトコルに従って、ＣＰ
Ｕボード３３上のスキャンブリッジ２５経由で電源制御
回路３９を選択し、その他の回路への電源供給を開始す
る。これに伴ってＣＰＵボード３３が動作を開始する。
構成制御ボード７は、必要な電源が供給されている場合
にはＪＴＡＧバスからなる構成制御バス１６のプロトコ
ルに従って、ボードまたはディスクユニット上のスキャ
ンブリッジ２５を経由して電源制御回路３９を選択し、
当該スロットのボードまたはディスクユニットのその他
の回路への電源供給を開始する。
【００７２】例えばメモリボード３４をオンライン増設
する場合には、システム全体の所要電力を現在実装され
ている電源ユニットで供給することができるので、ＪＴ
ＡＧバスからなる構成制御バス１６のプロトコルに従っ
て、当該のメモリボード３４上のスキャンブリッジ２５
経由でメモリボード３４のＪＴＡＧ回路以外の部分にも
電源が供給され、これに伴ってメモリボード３４が動作
を開始する。
する場合には、システム全体の所要電力を現在実装され
ている電源ユニットで供給することができるので、ＪＴ
ＡＧバスからなる構成制御バス１６のプロトコルに従っ
て、当該のメモリボード３４上のスキャンブリッジ２５
経由でメモリボード３４のＪＴＡＧ回路以外の部分にも
電源が供給され、これに伴ってメモリボード３４が動作
を開始する。
【００７３】更に、構成制御ボード７は、ＪＴＡＧバス
からなる構成制御バス１６のプロトコルに従って、ボー
ドまたはディスクユニット上のスキャンブリッジ２５経
由で電圧モニタ回路を選択する。この電圧モニタ回路の
各電圧は、電圧センサ２８、ＯＰアンプ３０を介してＡ
／Ｄコンバータ３２に入力され、Ａ／Ｄコンバータ３２
によって８ビットなどのデジタル値に変換される。構成
制御ボード７は、そのデジタル値を読み取り、電源供給
が開始されたことをモニタする。
からなる構成制御バス１６のプロトコルに従って、ボー
ドまたはディスクユニット上のスキャンブリッジ２５経
由で電圧モニタ回路を選択する。この電圧モニタ回路の
各電圧は、電圧センサ２８、ＯＰアンプ３０を介してＡ
／Ｄコンバータ３２に入力され、Ａ／Ｄコンバータ３２
によって８ビットなどのデジタル値に変換される。構成
制御ボード７は、そのデジタル値を読み取り、電源供給
が開始されたことをモニタする。
【００７４】ボードやディスクユニットのオンライン交
換は、次のような手順で行われる。まず、構成制御ボー
ド７は、ＪＴＡＧバスからなる構成制御バス１６のプロ
トコルに従って、ボードやディスクユニット上のスキャ
ンブリッジ２５を経由して電源制御回路３９を選択し、
交換対象のボードやディスクユニットのＪＴＡＧ回路を
除く部分の電源供給を停止する。
換は、次のような手順で行われる。まず、構成制御ボー
ド７は、ＪＴＡＧバスからなる構成制御バス１６のプロ
トコルに従って、ボードやディスクユニット上のスキャ
ンブリッジ２５を経由して電源制御回路３９を選択し、
交換対象のボードやディスクユニットのＪＴＡＧ回路を
除く部分の電源供給を停止する。
【００７５】次に、構成制御ボード７は、同様にして電
圧モニタ回路を選択する。当該のボードやディスクユニ
ットに供給される各電圧は電圧センサ２８、ＯＰアンプ
３０を介してＡ／Ｄコンバータ３２に入力され、Ａ／Ｄ
コンバータ３２によって８ビットなどのデジタル値に変
換される。構成制御ボード７は、そのデジタル値を読み
取り、電源供給が停止されたことをモニタする。
圧モニタ回路を選択する。当該のボードやディスクユニ
ットに供給される各電圧は電圧センサ２８、ＯＰアンプ
３０を介してＡ／Ｄコンバータ３２に入力され、Ａ／Ｄ
コンバータ３２によって８ビットなどのデジタル値に変
換される。構成制御ボード７は、そのデジタル値を読み
取り、電源供給が停止されたことをモニタする。
【００７６】コンソールの指示に従って、当該のボード
やディスクユニットをオンラインで抜き出し、新たにボ
ードまたはディスクユニットを当該スロットに挿入す
る。挿入が完了すると、構成制御ボード７は、ＪＴＡＧ
バスからなる構成制御バス１６のプロトコルに従って新
たに挿入したボードまたはディスクユニット上のスキャ
ンブリッジ２５経由でＥＥＰＲＯＭからなる不揮発性メ
モリ２６から個別情報を読み、正しいボードまたはディ
スクユニットが挿入されたかの確認を行い、誤ったボー
ドまたはディスクユニットが挿入された場合には、コン
ソールに表示される等の警告がなされる。なお、挿入直
後、ボードやディスクユニットには、ＪＴＡＧ回路のみ
電圧が供給されている。
やディスクユニットをオンラインで抜き出し、新たにボ
ードまたはディスクユニットを当該スロットに挿入す
る。挿入が完了すると、構成制御ボード７は、ＪＴＡＧ
バスからなる構成制御バス１６のプロトコルに従って新
たに挿入したボードまたはディスクユニット上のスキャ
ンブリッジ２５経由でＥＥＰＲＯＭからなる不揮発性メ
モリ２６から個別情報を読み、正しいボードまたはディ
スクユニットが挿入されたかの確認を行い、誤ったボー
ドまたはディスクユニットが挿入された場合には、コン
ソールに表示される等の警告がなされる。なお、挿入直
後、ボードやディスクユニットには、ＪＴＡＧ回路のみ
電圧が供給されている。
【００７７】次に、新たに挿入されたボードまたはディ
スクユニットの所要電力の情報をＪＴＡＧバスからなる
構成制御バス１６のプロトコルに従ってボードまたはデ
ィスクユニット上のスキャンブリッジ２５経由でＥＥＰ
ＲＯＭからなる不揮発性メモリ２６から読み取る。同様
に、現在実装されている全てのボードやディスクユニッ
トの所要電力と現在実装されている全ての電源ユニット
１０の供給電力の情報をＥＥＰＲＯＭからなる不揮発性
メモリ２６から読み取り、読み取った情報を基に、新た
に挿入されたボードまたはディスクユニットを含めてシ
ステム全体を駆動するのに必要な電力を全ての電源ユニ
ットで供給できるかどうかの確認を行い、電力が不足す
るする場合には、コンソールに表示する等の警告がなさ
れる。
スクユニットの所要電力の情報をＪＴＡＧバスからなる
構成制御バス１６のプロトコルに従ってボードまたはデ
ィスクユニット上のスキャンブリッジ２５経由でＥＥＰ
ＲＯＭからなる不揮発性メモリ２６から読み取る。同様
に、現在実装されている全てのボードやディスクユニッ
トの所要電力と現在実装されている全ての電源ユニット
１０の供給電力の情報をＥＥＰＲＯＭからなる不揮発性
メモリ２６から読み取り、読み取った情報を基に、新た
に挿入されたボードまたはディスクユニットを含めてシ
ステム全体を駆動するのに必要な電力を全ての電源ユニ
ットで供給できるかどうかの確認を行い、電力が不足す
るする場合には、コンソールに表示する等の警告がなさ
れる。
【００７８】必要な電源が供給されている場合には、Ｊ
ＴＡＧバスからなる構成制御バス１６のプロトコルに従
って当該ボードまたはディスクユニット上のスキャンブ
リッジ２５経由で電源制御回路３９を選択し、ＪＴＡＧ
回路以外の回路への電源供給を開始する。さらに、構成
制御ボード７は、ＪＴＡＧバスからなる構成制御バス１
６のプロトコルに従ってスキャンブリッジ２５経由で電
圧モニタ回路を選択する。当該ボードまたはディスクユ
ニットに供給される各電圧が電圧センサ２８、ＯＰアン
プ３０を介してＡ／Ｄコンバータ３２に入力され、Ａ／
Ｄコンバータ３２によって８ビットなどのデジタル値に
変換される。構成制御ボード７は、そのデジタル値を読
み取り、電源供給が開始されたことをモニタする。
ＴＡＧバスからなる構成制御バス１６のプロトコルに従
って当該ボードまたはディスクユニット上のスキャンブ
リッジ２５経由で電源制御回路３９を選択し、ＪＴＡＧ
回路以外の回路への電源供給を開始する。さらに、構成
制御ボード７は、ＪＴＡＧバスからなる構成制御バス１
６のプロトコルに従ってスキャンブリッジ２５経由で電
圧モニタ回路を選択する。当該ボードまたはディスクユ
ニットに供給される各電圧が電圧センサ２８、ＯＰアン
プ３０を介してＡ／Ｄコンバータ３２に入力され、Ａ／
Ｄコンバータ３２によって８ビットなどのデジタル値に
変換される。構成制御ボード７は、そのデジタル値を読
み取り、電源供給が開始されたことをモニタする。
【００７９】このように、本実施の形態では、各ボード
と各ディスクユニット内の電源供給制御を上位と下位の
２つのレベルに分け、上位のレベルの供給をシステムレ
ベルで制御し、下位のレベルの供給を構成制御ボード７
がＪＴＡＧバスからなる構成制御バス１６を経由して制
御できるように構成したため、ボードのオンライン増設
やオンライン交換時にボード個別に電源制御を行うこと
ができる。このため、誤ったカードを挿入した場合にシ
ステム全体に悪影響を防ぐことができる。特に、ボード
のオンライン増設や交換時に電源供給の可否を確認して
からボードの動作を開始することができるため、電源容
量不足によるシステム全体のダウンを防ぐことができ
る。
と各ディスクユニット内の電源供給制御を上位と下位の
２つのレベルに分け、上位のレベルの供給をシステムレ
ベルで制御し、下位のレベルの供給を構成制御ボード７
がＪＴＡＧバスからなる構成制御バス１６を経由して制
御できるように構成したため、ボードのオンライン増設
やオンライン交換時にボード個別に電源制御を行うこと
ができる。このため、誤ったカードを挿入した場合にシ
ステム全体に悪影響を防ぐことができる。特に、ボード
のオンライン増設や交換時に電源供給の可否を確認して
からボードの動作を開始することができるため、電源容
量不足によるシステム全体のダウンを防ぐことができ
る。
【００８０】なお、上記実施の形態３では、製造番号な
どの個別情報を格納するための不揮発メモリ２６として
ＥＥＰＲＯＭを使用して構成する場合を説明したが、本
発明はこれのみに限定されるものではなく、不揮発性メ
モリ２６をバッテリバックアップされたＳＲＡＭなどで
構成しても実現することができる。
どの個別情報を格納するための不揮発メモリ２６として
ＥＥＰＲＯＭを使用して構成する場合を説明したが、本
発明はこれのみに限定されるものではなく、不揮発性メ
モリ２６をバッテリバックアップされたＳＲＡＭなどで
構成しても実現することができる。
【００８１】また、上記実施の形態３は、構成制御バス
１６としてＩＥＥＥＳｔｄ．１１４９．１（ＪＴＡＧ）
準拠のシリアルバスを使用して構成したが、本発明はこ
れのみに限定されるものではなく、Ｉ2 Ｃ等のシリアル
バスやパラレルバスで構成しても実現することができ
る。
１６としてＩＥＥＥＳｔｄ．１１４９．１（ＪＴＡＧ）
準拠のシリアルバスを使用して構成したが、本発明はこ
れのみに限定されるものではなく、Ｉ2 Ｃ等のシリアル
バスやパラレルバスで構成しても実現することができ
る。
【００８２】実施の形態４．図９は本発明に係る実施の
形態４の情報処理装置の構成制御方式におけるディスク
ユニットの構成を示すブロック図である。本実施の形態
では、図１の情報処理装置の構成制御方式に適用される
ことができるので、図１を用いて説明する。図９におい
て、図２と同一符号は同一または相当部分を示し、４０
は振動や衝撃のレベルを電圧として出力する素子である
振動／衝撃センサ、４１はその振動／衝撃センサ４０か
ら出力される出力電圧のレベルを増幅するＯＰアンプ、
４２はＯＰアンプ４１から出力される増幅電圧と許容レ
ベルに対応した電圧と比較する比較器、４３はＯＰアン
プ４１の出力を８ビットなどのデジタル値に変換するＡ
／Ｄコンバータ、４４はＥＥＰＲＯＭ書き込み制御回
路、４５はディスクドライブである。本実施の形態も、
構成制御バス１６としてＩＥＥＥＳｔｄ．１１４９．１
（ＪＴＡＧ）準拠のシリアルバスを使用し、不揮発性メ
モリ２６としてＥＥＰＲＯＭを使用した場合を例示して
説明する。
形態４の情報処理装置の構成制御方式におけるディスク
ユニットの構成を示すブロック図である。本実施の形態
では、図１の情報処理装置の構成制御方式に適用される
ことができるので、図１を用いて説明する。図９におい
て、図２と同一符号は同一または相当部分を示し、４０
は振動や衝撃のレベルを電圧として出力する素子である
振動／衝撃センサ、４１はその振動／衝撃センサ４０か
ら出力される出力電圧のレベルを増幅するＯＰアンプ、
４２はＯＰアンプ４１から出力される増幅電圧と許容レ
ベルに対応した電圧と比較する比較器、４３はＯＰアン
プ４１の出力を８ビットなどのデジタル値に変換するＡ
／Ｄコンバータ、４４はＥＥＰＲＯＭ書き込み制御回
路、４５はディスクドライブである。本実施の形態も、
構成制御バス１６としてＩＥＥＥＳｔｄ．１１４９．１
（ＪＴＡＧ）準拠のシリアルバスを使用し、不揮発性メ
モリ２６としてＥＥＰＲＯＭを使用した場合を例示して
説明する。
【００８３】本実施の形態では、ディスクユニット８，
９に振動や衝撃が加えられると、ディスクユニット８，
９内に実装された振動／衝撃センサ４０から出力された
電圧がＯＰアンプ４１を経て許容レベルに対応した電圧
と比較器４２によって比較される。振動や衝撃が許容レ
ベルを越えると、そのレベルがＡ／Ｄコンバータ４３に
よって８ビットなどのデジタル値に変換され、そのデジ
タル値がＥＥＰＲＯＭ書き込み制御回路４４によってＥ
ＥＰＲＯＭからなる不揮発性メモリ２６に書き込まれ
る。
９に振動や衝撃が加えられると、ディスクユニット８，
９内に実装された振動／衝撃センサ４０から出力された
電圧がＯＰアンプ４１を経て許容レベルに対応した電圧
と比較器４２によって比較される。振動や衝撃が許容レ
ベルを越えると、そのレベルがＡ／Ｄコンバータ４３に
よって８ビットなどのデジタル値に変換され、そのデジ
タル値がＥＥＰＲＯＭ書き込み制御回路４４によってＥ
ＥＰＲＯＭからなる不揮発性メモリ２６に書き込まれ
る。
【００８４】構成制御ボード７は、ＪＴＡＧバスからな
る構成制御バス１６のプロトコルに従って、当該スロッ
トのディスクユニット８，９のスキャンブリッジ２５を
経由してＥＥＰＲＯＭからなる不揮発性メモリ２６を選
択し、振動や衝撃のレベルが許容レベルを越えた場合に
書き込まれたデジタル値を読み取り、振動や衝撃のレベ
ルが許容レベルを越えたかどうかを知ることができる。
る構成制御バス１６のプロトコルに従って、当該スロッ
トのディスクユニット８，９のスキャンブリッジ２５を
経由してＥＥＰＲＯＭからなる不揮発性メモリ２６を選
択し、振動や衝撃のレベルが許容レベルを越えた場合に
書き込まれたデジタル値を読み取り、振動や衝撃のレベ
ルが許容レベルを越えたかどうかを知ることができる。
【００８５】このように、本実施の形態では、ディスク
ユニット８，９内の振動や衝撃のレベルが規定値を越え
た場合に、そのレベルをＥＥＰＲＯＭからなる不揮発性
メモリ２６に書き込み、構成制御ボード７がＪＴＡＧバ
スからなる構成制御バス１６を経由してそのレベルをモ
ニタするように構成したため、ディスクドライブのデー
タに損傷を受けた場合の原因が振動や衝撃によるものか
を判断することができる。また、この振動や衝撃を受け
たことをリモートからモニタすることができる。
ユニット８，９内の振動や衝撃のレベルが規定値を越え
た場合に、そのレベルをＥＥＰＲＯＭからなる不揮発性
メモリ２６に書き込み、構成制御ボード７がＪＴＡＧバ
スからなる構成制御バス１６を経由してそのレベルをモ
ニタするように構成したため、ディスクドライブのデー
タに損傷を受けた場合の原因が振動や衝撃によるものか
を判断することができる。また、この振動や衝撃を受け
たことをリモートからモニタすることができる。
【００８６】なお、上記実施の形態４では、振動や衝撃
のレベルを格納するための不揮発メモリ２６としてＥＥ
ＰＲＯＭを使用して構成する場合を説明したが、本発明
はこれのみに限定されるものではなく、不揮発性メモリ
２６をバッテリバックアップされたＳＲＡＭなどで構成
しても実現することができる。
のレベルを格納するための不揮発メモリ２６としてＥＥ
ＰＲＯＭを使用して構成する場合を説明したが、本発明
はこれのみに限定されるものではなく、不揮発性メモリ
２６をバッテリバックアップされたＳＲＡＭなどで構成
しても実現することができる。
【００８７】また、上記実施の形態４は、構成制御バス
１６としてＩＥＥＥＳｔｄ．１１４９．１（ＪＴＡＧ）
準拠のシリアルバスを使用して構成したが、Ｉ2 Ｃ等の
シリアルバスやパラレルバスで構成しても実現すること
ができる。
１６としてＩＥＥＥＳｔｄ．１１４９．１（ＪＴＡＧ）
準拠のシリアルバスを使用して構成したが、Ｉ2 Ｃ等の
シリアルバスやパラレルバスで構成しても実現すること
ができる。
【００８８】実施の形態５．実施の形態４では、ディス
クユニット８，９内の振動や衝撃が許容レベルを越える
とそのレベルをＥＥＰＲＯＭからなる不揮発性メモリ２
６に書き込むように構成したが、本実施の形態では、デ
ィスクユニット８，９内の振動や衝撃が許容レベルを越
えるとＬＥＤを点灯するように構成した。以下、本実施
の形態を図面を用いて具体的に説明する。図１０は本発
明に係る実施の形態５の情報処理装置の構成制御方式に
おけるディスクユニットの構成を示すブロック図であ
る。本実施の形態では、図１の情報処理装置の構成制御
方式に適用させることができるので、図１を用いて説明
する。図１０において、図９と同一符号は同一または相
当部分を示し、４６はＬＥＤ表示回路、４７は振動や衝
撃が許容レベルを越えたことを示すＬＥＤである。
クユニット８，９内の振動や衝撃が許容レベルを越える
とそのレベルをＥＥＰＲＯＭからなる不揮発性メモリ２
６に書き込むように構成したが、本実施の形態では、デ
ィスクユニット８，９内の振動や衝撃が許容レベルを越
えるとＬＥＤを点灯するように構成した。以下、本実施
の形態を図面を用いて具体的に説明する。図１０は本発
明に係る実施の形態５の情報処理装置の構成制御方式に
おけるディスクユニットの構成を示すブロック図であ
る。本実施の形態では、図１の情報処理装置の構成制御
方式に適用させることができるので、図１を用いて説明
する。図１０において、図９と同一符号は同一または相
当部分を示し、４６はＬＥＤ表示回路、４７は振動や衝
撃が許容レベルを越えたことを示すＬＥＤである。
【００８９】本実施の形態では、ディスクユニット８，
９に振動や衝撃が加えられると、ディスクユニット８，
９内に実装された振動／衝撃センサ４０から出力された
電圧がＯＰアンプ４１を経て許容レベルに対応した電圧
と比較器４２によって比較される。振動や衝撃が許容レ
ベルを越えると、ＬＥＤ表示回路４６によってＬＥＤ４
７が点灯する。
９に振動や衝撃が加えられると、ディスクユニット８，
９内に実装された振動／衝撃センサ４０から出力された
電圧がＯＰアンプ４１を経て許容レベルに対応した電圧
と比較器４２によって比較される。振動や衝撃が許容レ
ベルを越えると、ＬＥＤ表示回路４６によってＬＥＤ４
７が点灯する。
【００９０】このように、本実施の形態では、ディスク
ユニット８，９内の振動や衝撃のレベルが規定値を越え
た場合に、ＬＥＤ表示回路４６によってＬＥＤ４７を点
灯させるように構成したため、ディスクドライブのデー
タに損傷を受けた場合の原因が振動や衝撃によるものか
を判断することができる。
ユニット８，９内の振動や衝撃のレベルが規定値を越え
た場合に、ＬＥＤ表示回路４６によってＬＥＤ４７を点
灯させるように構成したため、ディスクドライブのデー
タに損傷を受けた場合の原因が振動や衝撃によるものか
を判断することができる。
【００９１】実施の形態６．図１１は本発明に係る実施
の形態６の情報処理装置の構成制御方式におけるディス
クユニットの構成を示すブロック図である。本実施の形
態は、図１の情報処理装置の構成制御方式に適用させる
ことができるので、図１を用いて説明する。図１１にお
いて、図９と同一符号は同一または相当部分を示し、４
８は許容レベル設定回路、４９はディスクドライブ４５
以外の部分に電源を供給するバッテリである。本実施の
形態も、構成制御バス１６としてＩＥＥＥＳｔｄ．１１
４９．１（ＪＴＡＧ）準拠のシリアルバスを使用し、不
揮発性メモリ２６としてＥＥＰＲＯＭを使用した場合を
例示して説明する。
の形態６の情報処理装置の構成制御方式におけるディス
クユニットの構成を示すブロック図である。本実施の形
態は、図１の情報処理装置の構成制御方式に適用させる
ことができるので、図１を用いて説明する。図１１にお
いて、図９と同一符号は同一または相当部分を示し、４
８は許容レベル設定回路、４９はディスクドライブ４５
以外の部分に電源を供給するバッテリである。本実施の
形態も、構成制御バス１６としてＩＥＥＥＳｔｄ．１１
４９．１（ＪＴＡＧ）準拠のシリアルバスを使用し、不
揮発性メモリ２６としてＥＥＰＲＯＭを使用した場合を
例示して説明する。
【００９２】ディスクユニットがシステムに実装されて
いない場合は、ディスクユニットに振動や衝撃が加えら
れると、ディスクユニット内に実装された振動／衝撃セ
ンサ４０から出力された電圧がＯＰアンプ４１を経て許
容レベルに対応した電圧と比較器４２によって比較され
る。この場合の許容レベルは例えば１００Ｇで、この許
容レベルを越えると、そのレベルがＡ／Ｄコンバータ４
３によって８ビットなどのデジタル値に変換され、その
デジタル値がＥＥＰＲＯＭ書き込み制御回路４４によっ
てＥＥＰＲＯＭからなる不揮発性メモリ２６に書き込ま
れる。なお、この場合の振動／衝撃センサ４０、ＯＰア
ンプ４１、比較器４２、ＥＥＰＲＯＭ書き込み制御回路
４４、ＥＥＰＲＯＭからなる不揮発性メモリ２６は、デ
ィスクユニット内のバッテリ４９にて動作する。
いない場合は、ディスクユニットに振動や衝撃が加えら
れると、ディスクユニット内に実装された振動／衝撃セ
ンサ４０から出力された電圧がＯＰアンプ４１を経て許
容レベルに対応した電圧と比較器４２によって比較され
る。この場合の許容レベルは例えば１００Ｇで、この許
容レベルを越えると、そのレベルがＡ／Ｄコンバータ４
３によって８ビットなどのデジタル値に変換され、その
デジタル値がＥＥＰＲＯＭ書き込み制御回路４４によっ
てＥＥＰＲＯＭからなる不揮発性メモリ２６に書き込ま
れる。なお、この場合の振動／衝撃センサ４０、ＯＰア
ンプ４１、比較器４２、ＥＥＰＲＯＭ書き込み制御回路
４４、ＥＥＰＲＯＭからなる不揮発性メモリ２６は、デ
ィスクユニット内のバッテリ４９にて動作する。
【００９３】このディスクユニットがオンライン交換ま
たは増設に伴ってシステムに挿入されると、構成制御ボ
ード７は、ＪＴＡＧバスからなる構成制御バス１６のプ
ロトコルに従ってスキャンブリッジ２５経由で当該スロ
ットのディスクユニットのＥＥＰＲＯＭからなる不揮発
性メモリ２６を選択し、ディスクユニット種類などの情
報を取り込み、ディスクユニットが実装されるまでにデ
ィスクユニットに加えられた振動や衝撃のレベルが許容
レベルを越えたかどうかを知ることができる。
たは増設に伴ってシステムに挿入されると、構成制御ボ
ード７は、ＪＴＡＧバスからなる構成制御バス１６のプ
ロトコルに従ってスキャンブリッジ２５経由で当該スロ
ットのディスクユニットのＥＥＰＲＯＭからなる不揮発
性メモリ２６を選択し、ディスクユニット種類などの情
報を取り込み、ディスクユニットが実装されるまでにデ
ィスクユニットに加えられた振動や衝撃のレベルが許容
レベルを越えたかどうかを知ることができる。
【００９４】ディスクユニットが実装されているが、待
機中である場合は、ディスクユニットに振動や衝撃が加
えられると、ディスクユニット内に実装された振動／衝
撃センサ４０から出力された電圧がＯＰアンプ４１を経
て許容レベルに対応した電圧と比較器４２によって比較
される。この場合の許容レベルは例えば７０Ｇで、この
許容レベルを越えると、そのレベルがＡ／Ｄコンバータ
４３によって８ビットなどのデジタル値に変換され、そ
のデジタル値がＥＥＰＲＯＭ書き込み制御回路４４によ
ってＥＥＰＲＯＭからなる不揮発性メモリ２６に書き込
まれる。なお、この場合の振動／衝撃センサ４０、ＯＰ
アンプ４１、比較器４２、Ａ／Ｄコンバータ４３、ＥＥ
ＰＲＯＭ書き込み制御回路４４、ＥＥＰＲＯＭからなる
不揮発性メモリ２６は電源ユニットからの供給にて動作
し、バッテリ４９は適宜充電される。
機中である場合は、ディスクユニットに振動や衝撃が加
えられると、ディスクユニット内に実装された振動／衝
撃センサ４０から出力された電圧がＯＰアンプ４１を経
て許容レベルに対応した電圧と比較器４２によって比較
される。この場合の許容レベルは例えば７０Ｇで、この
許容レベルを越えると、そのレベルがＡ／Ｄコンバータ
４３によって８ビットなどのデジタル値に変換され、そ
のデジタル値がＥＥＰＲＯＭ書き込み制御回路４４によ
ってＥＥＰＲＯＭからなる不揮発性メモリ２６に書き込
まれる。なお、この場合の振動／衝撃センサ４０、ＯＰ
アンプ４１、比較器４２、Ａ／Ｄコンバータ４３、ＥＥ
ＰＲＯＭ書き込み制御回路４４、ＥＥＰＲＯＭからなる
不揮発性メモリ２６は電源ユニットからの供給にて動作
し、バッテリ４９は適宜充電される。
【００９５】ディスクユニットが動作中である場合は、
ディスクユニットに振動や衝撃が加えられると、ディス
クユニット内に実装された振動／衝撃センサ４０から出
力された電圧がＯＰアンプ４１を経て許容レベルに対応
した電圧と比較器４２によって比較される。この場合の
許容レベルは例えば１０Ｇで、この許容レベルを越える
と、そのレベルがＡ／Ｄコンバータ４３によって８ビッ
トなどのデジタル値に変換され、そのデジタル値がＥＥ
ＰＲＯＭ書き込み制御回路４４によってＥＥＰＲＯＭか
らなる不揮発性メモリ２６に書き込まれる。なお、この
場合の振動／衝撃センサ４０、ＯＰアンプ４１、比較器
４２、Ａ／Ｄコンバータ４３、ＥＥＰＲＯＭ書き込み制
御回路４４、ＥＥＰＲＯＭからなる不揮発性メモリ２６
は、電源ユニットからの供給電源にて動作し、バッテリ
４９は適宜充電される。
ディスクユニットに振動や衝撃が加えられると、ディス
クユニット内に実装された振動／衝撃センサ４０から出
力された電圧がＯＰアンプ４１を経て許容レベルに対応
した電圧と比較器４２によって比較される。この場合の
許容レベルは例えば１０Ｇで、この許容レベルを越える
と、そのレベルがＡ／Ｄコンバータ４３によって８ビッ
トなどのデジタル値に変換され、そのデジタル値がＥＥ
ＰＲＯＭ書き込み制御回路４４によってＥＥＰＲＯＭか
らなる不揮発性メモリ２６に書き込まれる。なお、この
場合の振動／衝撃センサ４０、ＯＰアンプ４１、比較器
４２、Ａ／Ｄコンバータ４３、ＥＥＰＲＯＭ書き込み制
御回路４４、ＥＥＰＲＯＭからなる不揮発性メモリ２６
は、電源ユニットからの供給電源にて動作し、バッテリ
４９は適宜充電される。
【００９６】このように、本実施の形態では、ディスク
ユニットの実装状態、動作状態に関わらず、ディスクユ
ニットに対する振動や衝撃のレベルが規定値を越えた場
合にそのレベルをＥＥＰＲＯＭからなる不揮発性メモリ
２６に書き込み、構成制御ボード７がＪＴＡＧバスから
なる構成制御バス１６を経由してそのレベルをモニタす
るように構成したため、動作時、待機時と非実装時を問
わず、ディスクドライブのデータに損傷を受けた場合の
原因が振動や衝撃によるものかを判断することができ
る。また、この振動や衝撃を受けたことをリモートから
モニタすることができる。
ユニットの実装状態、動作状態に関わらず、ディスクユ
ニットに対する振動や衝撃のレベルが規定値を越えた場
合にそのレベルをＥＥＰＲＯＭからなる不揮発性メモリ
２６に書き込み、構成制御ボード７がＪＴＡＧバスから
なる構成制御バス１６を経由してそのレベルをモニタす
るように構成したため、動作時、待機時と非実装時を問
わず、ディスクドライブのデータに損傷を受けた場合の
原因が振動や衝撃によるものかを判断することができ
る。また、この振動や衝撃を受けたことをリモートから
モニタすることができる。
【００９７】なお、上記実施の形態６では、振動や衝撃
のレベルを格納するための不揮発メモリ２６としてＥＥ
ＰＲＯＭを使用して構成する場合を説明したが、本発明
はこれのみに限定されるものではなく、不揮発性メモリ
２６をバッテリバックアップされたＳＲＡＭなどで構成
しても実現することができる。
のレベルを格納するための不揮発メモリ２６としてＥＥ
ＰＲＯＭを使用して構成する場合を説明したが、本発明
はこれのみに限定されるものではなく、不揮発性メモリ
２６をバッテリバックアップされたＳＲＡＭなどで構成
しても実現することができる。
【００９８】また、上記実施の形態では、構成制御バス
１６としてＩＥＥＥＳｔｄ．１１４９．１（ＪＴＡＧ）
準拠のシリアルバスを使用して構成したが、本発明はこ
れのみに限定されるものではなく、Ｉ2 Ｃ等のシリアル
バスやパラレルバスで構成しても実現することができ
る。
１６としてＩＥＥＥＳｔｄ．１１４９．１（ＪＴＡＧ）
準拠のシリアルバスを使用して構成したが、本発明はこ
れのみに限定されるものではなく、Ｉ2 Ｃ等のシリアル
バスやパラレルバスで構成しても実現することができ
る。
【００９９】実施に形態７．図１２は本発明に係る実施
の形態７の情報処理装置の構成制御方式におけるディス
クユニットの構成を示すブロック図である。本実施の形
態は、図１の情報処理装置の構成制御方式に適用させる
ことができる。図１２において、図１０，１１と同一符
号は同一または相当部分を示す。本実施の形態も、構成
制御バス１６としてＩＥＥＥＳｔｄ．１１４９．１（Ｊ
ＴＡＧ）準拠のシリアルバスを使用した場合を例示して
説明する。
の形態７の情報処理装置の構成制御方式におけるディス
クユニットの構成を示すブロック図である。本実施の形
態は、図１の情報処理装置の構成制御方式に適用させる
ことができる。図１２において、図１０，１１と同一符
号は同一または相当部分を示す。本実施の形態も、構成
制御バス１６としてＩＥＥＥＳｔｄ．１１４９．１（Ｊ
ＴＡＧ）準拠のシリアルバスを使用した場合を例示して
説明する。
【０１００】ディスクユニットがシステムに実装されて
いない場合は、ディスクユニットに振動や衝撃が加えら
れると、ディスクユニット内に実装された振動／衝撃セ
ンサ４０から出力された電位がＯＰアンプ４１を経て許
容レベルと比較器４２によって比較される。この場合の
許容レベルは例えば１００Ｇで、この許容レベルを越え
ると、ＬＥＤ表示回路４６によってＬＥＤ４７が点灯す
る。なお、この場合の振動／衝撃センサ４０、ＯＰアン
プ４１、比較器４２、ＬＥＤ表示回路４６、ＬＥＤ４７
は、ディスクユニット内のバッテリ４９にて動作する。
いない場合は、ディスクユニットに振動や衝撃が加えら
れると、ディスクユニット内に実装された振動／衝撃セ
ンサ４０から出力された電位がＯＰアンプ４１を経て許
容レベルと比較器４２によって比較される。この場合の
許容レベルは例えば１００Ｇで、この許容レベルを越え
ると、ＬＥＤ表示回路４６によってＬＥＤ４７が点灯す
る。なお、この場合の振動／衝撃センサ４０、ＯＰアン
プ４１、比較器４２、ＬＥＤ表示回路４６、ＬＥＤ４７
は、ディスクユニット内のバッテリ４９にて動作する。
【０１０１】ディスクユニットが実装されているが、待
機中である場合は、ディスクユニットに振動や衝撃が加
えられると、ディスクユニット内に実装された振動／衝
撃センサ４０から出力された電位がＯＰアンプ４１を経
て許容レベルと比較器４２によって比較される。この場
合の許容レベルは例えば７０Ｇで、この許容レベルを越
えるとＬＥＤ表示回路４６によってＬＥＤ４７が点灯す
る。なお、この場合の振動／衝撃センサ４０、ＯＰアン
プ４１、比較器４２、ＬＥＤ表示回路４６、ＬＥＤ４７
は、ディスクユニット内のバッテリ４９にて動作する。
機中である場合は、ディスクユニットに振動や衝撃が加
えられると、ディスクユニット内に実装された振動／衝
撃センサ４０から出力された電位がＯＰアンプ４１を経
て許容レベルと比較器４２によって比較される。この場
合の許容レベルは例えば７０Ｇで、この許容レベルを越
えるとＬＥＤ表示回路４６によってＬＥＤ４７が点灯す
る。なお、この場合の振動／衝撃センサ４０、ＯＰアン
プ４１、比較器４２、ＬＥＤ表示回路４６、ＬＥＤ４７
は、ディスクユニット内のバッテリ４９にて動作する。
【０１０２】ディスクユニットが動作中である場合は、
ディスクユニットに振動や衝撃が加えられると、ディス
クユニット内に実装された振動／衝撃センサ４０から出
力された電位がＯＰアンプ４１を経て許容レベルと比較
器４２によって比較される。この場合の許容レベルは例
えば１０Ｇで、この許容レベルを越えるとＬＥＤ表示回
路４６によってＬＥＤ４７が点灯する。なお、この場合
の振動／衝撃センサ４０、ＯＰアンプ４１、比較器４
２、ＬＥＤ表示回路４６、ＬＥＤ４７はディスクユニッ
ト内のバッテリ４９にて動作する。
ディスクユニットに振動や衝撃が加えられると、ディス
クユニット内に実装された振動／衝撃センサ４０から出
力された電位がＯＰアンプ４１を経て許容レベルと比較
器４２によって比較される。この場合の許容レベルは例
えば１０Ｇで、この許容レベルを越えるとＬＥＤ表示回
路４６によってＬＥＤ４７が点灯する。なお、この場合
の振動／衝撃センサ４０、ＯＰアンプ４１、比較器４
２、ＬＥＤ表示回路４６、ＬＥＤ４７はディスクユニッ
ト内のバッテリ４９にて動作する。
【０１０３】このように、本実施の形態では、ディスク
ユニットの実装状態、動作状態に関わらず、ディスクユ
ニットに対する振動や衝撃のレベルが規定値を越えた場
合にそのレベルをＥＥＰＲＯＭからなる不揮発性メモリ
２６に書き込み、構成制御ボード７がＪＴＡＧバスから
なる構成制御バス１６を経由してそのレベルをモニタす
るように構成したため、動作時、待機時と非実装時を問
わず、ディスクドライブのデータに損傷を受けた場合の
原因が振動や衝撃によるものであることを把握すること
ができる。
ユニットの実装状態、動作状態に関わらず、ディスクユ
ニットに対する振動や衝撃のレベルが規定値を越えた場
合にそのレベルをＥＥＰＲＯＭからなる不揮発性メモリ
２６に書き込み、構成制御ボード７がＪＴＡＧバスから
なる構成制御バス１６を経由してそのレベルをモニタす
るように構成したため、動作時、待機時と非実装時を問
わず、ディスクドライブのデータに損傷を受けた場合の
原因が振動や衝撃によるものであることを把握すること
ができる。
【０１０４】なお、上記実施の形態７では、構成制御バ
ス１６としてＩＥＥＥＳｔｄ．１１４９．１（ＪＴＡ
Ｇ）準拠のシリアルバスを使用して構成したが、本発明
はこれのみに限定されるものではなく、Ｉ2 Ｃ等のシリ
アルバスやパラレルバスで構成しても実現することがで
きる。
ス１６としてＩＥＥＥＳｔｄ．１１４９．１（ＪＴＡ
Ｇ）準拠のシリアルバスを使用して構成したが、本発明
はこれのみに限定されるものではなく、Ｉ2 Ｃ等のシリ
アルバスやパラレルバスで構成しても実現することがで
きる。
【０１０５】実施の形態８．図１３は本発明に係る実施
の形態８の情報処理装置の構成制御方式の構成を示すブ
ロック図である。図１３において、図１と同一符号は同
一または相当部分を示す。実施の形態１では、ディスク
ユニット８，９がそれぞれＳＣＳＩバス１４，１５に接
続される場合を示したが、本実施の形態では、ＳＣＳＩ
バス１４，１５がディスクユニット８，９の両方に接続
されている。構成制御バス１６は、実施の形態１と同
様、ＣＰＵボード１，２、メモリボード３、バスブリッ
ジボード４、Ｉ／Ｏ制御ボード５，６、構成制御ボード
７、ディスクユニット８，９、電源ユニット１０が接続
されている。
の形態８の情報処理装置の構成制御方式の構成を示すブ
ロック図である。図１３において、図１と同一符号は同
一または相当部分を示す。実施の形態１では、ディスク
ユニット８，９がそれぞれＳＣＳＩバス１４，１５に接
続される場合を示したが、本実施の形態では、ＳＣＳＩ
バス１４，１５がディスクユニット８，９の両方に接続
されている。構成制御バス１６は、実施の形態１と同
様、ＣＰＵボード１，２、メモリボード３、バスブリッ
ジボード４、Ｉ／Ｏ制御ボード５，６、構成制御ボード
７、ディスクユニット８，９、電源ユニット１０が接続
されている。
【０１０６】図１４は図１３に示すディスクユニットの
構成を示すブロック図である。図１４において、図２，
９と同一符号は同一または相当部分を示し、５０は切り
替えスイッチ、５１はデュアルポート回路、５２はビジ
ー回路である。本実施例も、構成制御バス１６としてＩ
ＥＥＥＳｔｄ．１１４９．１（ＪＴＡＧ）準拠のシリア
ルバスを使用し、不揮発性メモリ２６としてＥＥＰＲＯ
Ｍを使用した場合を例示して説明する。
構成を示すブロック図である。図１４において、図２，
９と同一符号は同一または相当部分を示し、５０は切り
替えスイッチ、５１はデュアルポート回路、５２はビジ
ー回路である。本実施例も、構成制御バス１６としてＩ
ＥＥＥＳｔｄ．１１４９．１（ＪＴＡＧ）準拠のシリア
ルバスを使用し、不揮発性メモリ２６としてＥＥＰＲＯ
Ｍを使用した場合を例示して説明する。
【０１０７】Ｉ／Ｏ制御ボード５が制御するＳＣＳＩバ
ス１４とＩ／Ｏ制御ボード６が制御するＳＣＳＩバス１
５の両方に接続されたディスクユニット８を、Ｉ／Ｏ制
御ボード５が排他的に使用する場合の動作について説明
する。構成制御ボード７は、ＪＴＡＧバスからなる構成
制御バス１６のプロトコルに従ってディスクユニット８
内のスキャンブリッジ２５を経由して切り替えスイッチ
５０を選択して、ＳＣＳＩバス１５側をデュアルポート
回路５１からビジー回路５２に回路を切り替える。それ
以後、Ｉ／Ｏ制御ボード６からのディスクユニット８へ
のアクセスは、ビジー終了するようになり、Ｉ／Ｏ制御
ボード５がディスクユニット８を排他的に使用すること
ができる。
ス１４とＩ／Ｏ制御ボード６が制御するＳＣＳＩバス１
５の両方に接続されたディスクユニット８を、Ｉ／Ｏ制
御ボード５が排他的に使用する場合の動作について説明
する。構成制御ボード７は、ＪＴＡＧバスからなる構成
制御バス１６のプロトコルに従ってディスクユニット８
内のスキャンブリッジ２５を経由して切り替えスイッチ
５０を選択して、ＳＣＳＩバス１５側をデュアルポート
回路５１からビジー回路５２に回路を切り替える。それ
以後、Ｉ／Ｏ制御ボード６からのディスクユニット８へ
のアクセスは、ビジー終了するようになり、Ｉ／Ｏ制御
ボード５がディスクユニット８を排他的に使用すること
ができる。
【０１０８】また、Ｉ／Ｏ制御ボード５がディスクユニ
ット８を排他的に使用中に故障した場合には、構成制御
ボード７がＪＴＡＧバスからなる構成制御バス１６のプ
ロトコルに従ってディスクユニット内のスキャンブリッ
ジ２５を経由して切り替えスイッチ５０を選択し、ＳＣ
ＳＩバス１５側をデュアルポート回路５１に戻す。これ
によって、Ｉ／Ｏ制御ボード６からディスクユニット８
をアクセスすることができる。
ット８を排他的に使用中に故障した場合には、構成制御
ボード７がＪＴＡＧバスからなる構成制御バス１６のプ
ロトコルに従ってディスクユニット内のスキャンブリッ
ジ２５を経由して切り替えスイッチ５０を選択し、ＳＣ
ＳＩバス１５側をデュアルポート回路５１に戻す。これ
によって、Ｉ／Ｏ制御ボード６からディスクユニット８
をアクセスすることができる。
【０１０９】このように、本実施の形態では、構成制御
ボード７がＪＴＡＧバスからなる構成制御バス１６経由
でディスクユニット８，９の排他制御を行うように構成
したため、ディスクユニット８，９を排他的に使用して
いたＩ／Ｏ制御ボード５，６が故障してもディスクの排
他使用を中止することができる。このため、ディスクユ
ニット８，９の排他制御に関するデッドロック状態を避
けることができる。
ボード７がＪＴＡＧバスからなる構成制御バス１６経由
でディスクユニット８，９の排他制御を行うように構成
したため、ディスクユニット８，９を排他的に使用して
いたＩ／Ｏ制御ボード５，６が故障してもディスクの排
他使用を中止することができる。このため、ディスクユ
ニット８，９の排他制御に関するデッドロック状態を避
けることができる。
【０１１０】なお、上記実施の形態８では、構成制御バ
ス１６としてＩＥＥＥＳｔｄ．１１４９．１（ＪＴＡ
Ｇ）準拠のシリアルバスを使用して構成する場合を説明
したが、本発明はこれのみに限定されるものではなく、
構成制御バス１６をＩ2 Ｃ等のシリアルバスやパラレル
バスで構成しても実現することができる。
ス１６としてＩＥＥＥＳｔｄ．１１４９．１（ＪＴＡ
Ｇ）準拠のシリアルバスを使用して構成する場合を説明
したが、本発明はこれのみに限定されるものではなく、
構成制御バス１６をＩ2 Ｃ等のシリアルバスやパラレル
バスで構成しても実現することができる。
【０１１１】実施の形態９．図１５は本発明に係る実施
の形態９の情報処理装置の構成制御方式の構成を示すブ
ロック図である。図１５において、図１と同一符号は同
一または相当部分を示し、５３〜５６はディスクユニッ
トである。ＳＣＳＩバス１４には、ディスクユニット
８，５３，５５が接続され、ＳＣＳＩバス１５には、デ
ィスクユニット９，５４，５６が接続されている。構成
制御バス１６には、ＣＰＵボード１，２、メモリボード
３、バスブリッジボード４、Ｉ／Ｏ制御ボード５，６、
ディスクユニット８，９，５３〜５６、構成制御ボード
７と電源ユニット１０が接続されている。
の形態９の情報処理装置の構成制御方式の構成を示すブ
ロック図である。図１５において、図１と同一符号は同
一または相当部分を示し、５３〜５６はディスクユニッ
トである。ＳＣＳＩバス１４には、ディスクユニット
８，５３，５５が接続され、ＳＣＳＩバス１５には、デ
ィスクユニット９，５４，５６が接続されている。構成
制御バス１６には、ＣＰＵボード１，２、メモリボード
３、バスブリッジボード４、Ｉ／Ｏ制御ボード５，６、
ディスクユニット８，９，５３〜５６、構成制御ボード
７と電源ユニット１０が接続されている。
【０１１２】図１６は図１５に示すディスクユニットの
構成を示すブロック図である。図１６において、図２，
８，９と同一符号は同一または相当部分を示し、５７は
バス終端制御回路、５８はバス終端回路である。本実施
例も、構成制御バス１６としてＩＥＥＥＳｔｄ．１１４
９．１（ＪＴＡＧ）準拠のシリアルバスを使用した場合
を例示して説明する。
構成を示すブロック図である。図１６において、図２，
８，９と同一符号は同一または相当部分を示し、５７は
バス終端制御回路、５８はバス終端回路である。本実施
例も、構成制御バス１６としてＩＥＥＥＳｔｄ．１１４
９．１（ＪＴＡＧ）準拠のシリアルバスを使用した場合
を例示して説明する。
【０１１３】図１５に示すようなシステムが構成されて
いる場合に、ディスクユニット５４をオンライン増設す
る場合について説明する。図１５に示すシステムのＳＣ
ＳＩバス１５では、Ｉ／Ｏ制御ボード６とディスクユニ
ット５６でＳＣＳＩバスの終端が行われている。このシ
ステムにディスクユニット５４を挿入する。構成制御ボ
ード７は、ＪＴＡＧバスからなる構成制御バス１６のプ
ロトコルに従って、ディスクユニット５６のスキャンブ
リッジ２５経由でバス終端制御回路５７を選択し、バス
終端なしの設定を行うことによってバス終端回路５８は
ＳＣＳＩバス１５の終端を行わない。
いる場合に、ディスクユニット５４をオンライン増設す
る場合について説明する。図１５に示すシステムのＳＣ
ＳＩバス１５では、Ｉ／Ｏ制御ボード６とディスクユニ
ット５６でＳＣＳＩバスの終端が行われている。このシ
ステムにディスクユニット５４を挿入する。構成制御ボ
ード７は、ＪＴＡＧバスからなる構成制御バス１６のプ
ロトコルに従って、ディスクユニット５６のスキャンブ
リッジ２５経由でバス終端制御回路５７を選択し、バス
終端なしの設定を行うことによってバス終端回路５８は
ＳＣＳＩバス１５の終端を行わない。
【０１１４】図１５に示すシステムが構成されている場
合に、ディスクユニット５５をオンライン増設する場合
について説明する。図１５に示すシステムのＳＣＳＩバ
ス１４では、Ｉ／Ｏ制御ボード５とディスクユニット５
３でＳＣＳＩバスの終端が行われている。構成制御ボー
ド７は、ＪＴＡＧバスからなる構成制御バス１６のプロ
トコルに従って、ディスクユニット５５のスキャンブリ
ッジ２５経由でバス終端制御回路５７を選択し、バス終
端ありの設定を行うことによってバス終端回路５８がＳ
ＣＳＩバス１４の終端を行う。
合に、ディスクユニット５５をオンライン増設する場合
について説明する。図１５に示すシステムのＳＣＳＩバ
ス１４では、Ｉ／Ｏ制御ボード５とディスクユニット５
３でＳＣＳＩバスの終端が行われている。構成制御ボー
ド７は、ＪＴＡＧバスからなる構成制御バス１６のプロ
トコルに従って、ディスクユニット５５のスキャンブリ
ッジ２５経由でバス終端制御回路５７を選択し、バス終
端ありの設定を行うことによってバス終端回路５８がＳ
ＣＳＩバス１４の終端を行う。
【０１１５】次に、構成制御ボード７は、ＪＴＡＧバス
からなる構成制御バス１６のプロトコルに従って、ディ
スクユニット５３のスキャンブリッジ２５経由でバス終
端制御回路５７を選択し、バス終端なしの設定を行うこ
とによってバス終端回路５８がＳＣＳＩバス１４の終端
を止める。さらに、構成制御ボード７は、ＪＴＡＧバス
からなる構成制御バス１６のプロトコルに従って、ディ
スクユニット５５のスキャンブリッジ経由で電源制御回
路３９を選択し、ＪＴＡＧ回路以外の回路に電源供給を
開始し、これによってディスクユニット５５は動作を開
始する。
からなる構成制御バス１６のプロトコルに従って、ディ
スクユニット５３のスキャンブリッジ２５経由でバス終
端制御回路５７を選択し、バス終端なしの設定を行うこ
とによってバス終端回路５８がＳＣＳＩバス１４の終端
を止める。さらに、構成制御ボード７は、ＪＴＡＧバス
からなる構成制御バス１６のプロトコルに従って、ディ
スクユニット５５のスキャンブリッジ経由で電源制御回
路３９を選択し、ＪＴＡＧ回路以外の回路に電源供給を
開始し、これによってディスクユニット５５は動作を開
始する。
【０１１６】図１５に示すシステムが構成されている場
合にディスクユニット５３をオンライン増設する場合に
ついて説明する。図１５に示すシステムのＳＣＳＩバス
１４では、Ｉ／Ｏ制御ボード５とディスクユニット５３
でＳＣＳＩバス１４の終端が行われている。構成制御ボ
ード７は、ＪＴＡＧバスからなる構成制御バス１６のプ
ロトコルに従って、ディスクユニット８のスキャンブリ
ッジ２５経由でバス終端制御回路５７を選択し、バス終
端ありの設定を行うことによってバス終端回路５８がＳ
ＣＳＩバス１４の終端を行う。
合にディスクユニット５３をオンライン増設する場合に
ついて説明する。図１５に示すシステムのＳＣＳＩバス
１４では、Ｉ／Ｏ制御ボード５とディスクユニット５３
でＳＣＳＩバス１４の終端が行われている。構成制御ボ
ード７は、ＪＴＡＧバスからなる構成制御バス１６のプ
ロトコルに従って、ディスクユニット８のスキャンブリ
ッジ２５経由でバス終端制御回路５７を選択し、バス終
端ありの設定を行うことによってバス終端回路５８がＳ
ＣＳＩバス１４の終端を行う。
【０１１７】次に、構成制御ボード７は、ＪＴＡＧバス
からなる構成制御バス１６のプロトコルに従って、ディ
スクユニット５３のスキャンブリッジ２５経由でバス終
端制御回路５７を選択し、バス終端なしの設定を行うこ
とによってバス終端回路５８がＳＣＳＩバス１４の終端
を止める。さらに、構成制御ボード７は、同様にして電
源制御回路３９を選択し、ＪＴＡＧ回路以外の回路への
電源供給を止める。この状態でディスクユニット５３を
交換する。
からなる構成制御バス１６のプロトコルに従って、ディ
スクユニット５３のスキャンブリッジ２５経由でバス終
端制御回路５７を選択し、バス終端なしの設定を行うこ
とによってバス終端回路５８がＳＣＳＩバス１４の終端
を止める。さらに、構成制御ボード７は、同様にして電
源制御回路３９を選択し、ＪＴＡＧ回路以外の回路への
電源供給を止める。この状態でディスクユニット５３を
交換する。
【０１１８】構成制御ボード７は、ＪＴＡＧバスからな
る構成制御バス１６のプロトコルに従って、ディスクユ
ニット５３のスキャンブリッジ２５経由でバス終端制御
回路５７を選択し、バス終端ありの設定を行うことによ
ってバス終端回路５８がＳＣＳＩバス１４の終端を行
う。次に、構成制御ボード７は、ＪＴＡＧバスからなる
構成制御バス１６のプロトコルに従って、ディスクユニ
ット８のスキャンブリッジ２５経由でバス終端制御回路
５７を選択し、バス終端なしの設定を行うことによって
バス終端回路５８がＳＣＳＩバス１４の終端を止める。
さらに、構成制御ボード７は、ＪＴＡＧバスからなる構
成制御バス１６のプロトコルに従って、ディスクユニッ
ト５３のスキャンブリッジ２５経由で電源制御回路３９
を選択し、ＪＴＡＧ回路以外の回路への電源供給を開始
し、これによってディスクユニット５３は動作を開始す
る。
る構成制御バス１６のプロトコルに従って、ディスクユ
ニット５３のスキャンブリッジ２５経由でバス終端制御
回路５７を選択し、バス終端ありの設定を行うことによ
ってバス終端回路５８がＳＣＳＩバス１４の終端を行
う。次に、構成制御ボード７は、ＪＴＡＧバスからなる
構成制御バス１６のプロトコルに従って、ディスクユニ
ット８のスキャンブリッジ２５経由でバス終端制御回路
５７を選択し、バス終端なしの設定を行うことによって
バス終端回路５８がＳＣＳＩバス１４の終端を止める。
さらに、構成制御ボード７は、ＪＴＡＧバスからなる構
成制御バス１６のプロトコルに従って、ディスクユニッ
ト５３のスキャンブリッジ２５経由で電源制御回路３９
を選択し、ＪＴＡＧ回路以外の回路への電源供給を開始
し、これによってディスクユニット５３は動作を開始す
る。
【０１１９】このように、本実施の形態では、各ディス
クユニット８，９内にＳＣＳＩバス１４，１５の終端を
行うための手段を備え、ＪＴＡＧバスからなる構成制御
バス１６を経由してバスの終端ありとバスの終端なしの
設定を行うように構成したため、ディスクのオンライン
増設でバスの長さが変わる場合でも最適なバスの終端を
行うことができる。
クユニット８，９内にＳＣＳＩバス１４，１５の終端を
行うための手段を備え、ＪＴＡＧバスからなる構成制御
バス１６を経由してバスの終端ありとバスの終端なしの
設定を行うように構成したため、ディスクのオンライン
増設でバスの長さが変わる場合でも最適なバスの終端を
行うことができる。
【０１２０】なお、上記実施の形態９では、構成制御バ
ス１６としてＩＥＥＥＳｔｄ．１１４９．１（ＪＴＡ
Ｇ）準拠のシリアルバスを使用して構成したが、本発明
はこれのみに限定されるものではなく、構成制御バス１
６をＩ2 Ｃ等のシリアルバスやパラレルバスで構成して
も実現することができる。
ス１６としてＩＥＥＥＳｔｄ．１１４９．１（ＪＴＡ
Ｇ）準拠のシリアルバスを使用して構成したが、本発明
はこれのみに限定されるものではなく、構成制御バス１
６をＩ2 Ｃ等のシリアルバスやパラレルバスで構成して
も実現することができる。
【０１２１】実施の形態１０．図１７は本発明に係る実
施の形態１０の情報処理装置の構成制御方式の構成を示
すブロック図である。図１７において、図１５と同一符
号は同一または相当部分を示す。システムバス１２に
は、実施の形態９と同様、ＣＰＵボード１，２、メモリ
ボード３、バスブリッジボード４が接続され、Ｉ／Ｏバ
ス１３には、バスブリッジボード４とＩ／Ｏ制御ボード
５，６が接続されている。ＳＣＳＩバス１４，１５に
は、実施の形態９と同様、ディスクユニット８，９，５
３〜５６が接続され、構成制御バス１６には、ＣＰＵボ
ード１，２、メモリボード３、バスブリッジボード４、
Ｉ／Ｏ制御ボード５，６、ディスクユニット８，９、構
成制御ボード７と電源ユニット１０が接続されている。
施の形態１０の情報処理装置の構成制御方式の構成を示
すブロック図である。図１７において、図１５と同一符
号は同一または相当部分を示す。システムバス１２に
は、実施の形態９と同様、ＣＰＵボード１，２、メモリ
ボード３、バスブリッジボード４が接続され、Ｉ／Ｏバ
ス１３には、バスブリッジボード４とＩ／Ｏ制御ボード
５，６が接続されている。ＳＣＳＩバス１４，１５に
は、実施の形態９と同様、ディスクユニット８，９，５
３〜５６が接続され、構成制御バス１６には、ＣＰＵボ
ード１，２、メモリボード３、バスブリッジボード４、
Ｉ／Ｏ制御ボード５，６、ディスクユニット８，９、構
成制御ボード７と電源ユニット１０が接続されている。
【０１２２】図１８は図１７に示すディスクユニットの
構成を示すブロック図である。図１８において、図１６
と同一符号は同一または相当部分を示す。図１８は、図
１６の電源制御回路３９とバス終端制御回路５７を除い
た以外は同じ構成である。図１９はディスクバックボー
ドの結線を示す図である。ディスクユニット８，５３，
５５は、ディスクバックボード上のコネクタに接続さ
れ、このディスクバックボードは、Ｉ／Ｏ制御ボード５
またはＩ／Ｏ制御ボード６に接続されている。
構成を示すブロック図である。図１８において、図１６
と同一符号は同一または相当部分を示す。図１８は、図
１６の電源制御回路３９とバス終端制御回路５７を除い
た以外は同じ構成である。図１９はディスクバックボー
ドの結線を示す図である。ディスクユニット８，５３，
５５は、ディスクバックボード上のコネクタに接続さ
れ、このディスクバックボードは、Ｉ／Ｏ制御ボード５
またはＩ／Ｏ制御ボード６に接続されている。
【０１２３】図１７に示すシステムにおいて、ディスク
ユニット５３をオンライン増設する場合について説明す
る。スロット１に実装されているディスクユニット８
は、バス上の下方のスロット２〜スロット７にディスク
ユニットが実装されているかどうかを示すＳＴＡＴＵＳ
１信号をセンスする。このＳＴＡＴＵＳ１信号は、スロ
ット２〜スロット７のいずれかにディスクユニットが実
装された場合に有効となるので、この信号が有意状態で
ない場合にスロット１に挿入されたディスクユニット８
は、バス終端回路５８によってＳＣＳＩバス１４の終端
を行い、有意状態の場合には終端を行わない。この場
合、スロット２にディスクユニット５３が実装されてい
るので、ＳＴＡＴＵＳ１信号は有意状態となり、ディス
クユニット８内のバス終端回路５８はＳＣＳＩバス１４
を終端しない。
ユニット５３をオンライン増設する場合について説明す
る。スロット１に実装されているディスクユニット８
は、バス上の下方のスロット２〜スロット７にディスク
ユニットが実装されているかどうかを示すＳＴＡＴＵＳ
１信号をセンスする。このＳＴＡＴＵＳ１信号は、スロ
ット２〜スロット７のいずれかにディスクユニットが実
装された場合に有効となるので、この信号が有意状態で
ない場合にスロット１に挿入されたディスクユニット８
は、バス終端回路５８によってＳＣＳＩバス１４の終端
を行い、有意状態の場合には終端を行わない。この場
合、スロット２にディスクユニット５３が実装されてい
るので、ＳＴＡＴＵＳ１信号は有意状態となり、ディス
クユニット８内のバス終端回路５８はＳＣＳＩバス１４
を終端しない。
【０１２４】スロット２に実装されているディスクユニ
ット５３は、バス上の下方のスロット３〜スロット７に
ディスクユニットが実装されているかどうかを示すＳＴ
ＡＴＵＳ２信号をセンスする。この場合、スロット３〜
スロット７には、ディスクユニットが実装されていない
ので、ＳＴＡＴＵＳ２信号は無効状態となり、ディスク
ユニット５３内のバス終端回路５８はＳＣＳＩバス１４
を終端する。
ット５３は、バス上の下方のスロット３〜スロット７に
ディスクユニットが実装されているかどうかを示すＳＴ
ＡＴＵＳ２信号をセンスする。この場合、スロット３〜
スロット７には、ディスクユニットが実装されていない
ので、ＳＴＡＴＵＳ２信号は無効状態となり、ディスク
ユニット５３内のバス終端回路５８はＳＣＳＩバス１４
を終端する。
【０１２５】新たに挿入されたディスクユニット５５
は、バス上の下方のスロット４〜スロット７にディスク
ユニットが実装されているかどうかを示すＳＴＡＴＵＳ
３信号をセンスする。この場合、スロット３〜スロット
７には、ディスクユニットが実装されていないので、Ｓ
ＴＡＴＵＳ３信号は無効状態となり、ディスクユニット
５３内のバス終端回路５８は、ＳＣＳＩバス１４を終端
するとともに、スロット２に実装されているディスクユ
ニット５３内のバス終端回路５８は、ＳＴＡＴＵＳ２信
号が有意状態に変わったので、ＳＣＳＩバス１４の終端
を止める。
は、バス上の下方のスロット４〜スロット７にディスク
ユニットが実装されているかどうかを示すＳＴＡＴＵＳ
３信号をセンスする。この場合、スロット３〜スロット
７には、ディスクユニットが実装されていないので、Ｓ
ＴＡＴＵＳ３信号は無効状態となり、ディスクユニット
５３内のバス終端回路５８は、ＳＣＳＩバス１４を終端
するとともに、スロット２に実装されているディスクユ
ニット５３内のバス終端回路５８は、ＳＴＡＴＵＳ２信
号が有意状態に変わったので、ＳＣＳＩバス１４の終端
を止める。
【０１２６】次に、図１７に示すシステムにおいて、デ
ィスクユニット５４をオンライン増設する場合について
説明する。スロット１に実装されているディスクユニッ
ト９は、バス上の下方のスロット２〜スロット７にディ
スクユニットが実装されているかどうかを示すＳＴＡＴ
ＵＳ１信号をセンスする。この場合、スロット３にディ
スクユニット５６が実装されているので、ＳＴＡＴＵＳ
１信号は有意状態となり、ディスクユニット９内のバス
終端回路５８はＳＣＳＩバス１５を終端しない。
ィスクユニット５４をオンライン増設する場合について
説明する。スロット１に実装されているディスクユニッ
ト９は、バス上の下方のスロット２〜スロット７にディ
スクユニットが実装されているかどうかを示すＳＴＡＴ
ＵＳ１信号をセンスする。この場合、スロット３にディ
スクユニット５６が実装されているので、ＳＴＡＴＵＳ
１信号は有意状態となり、ディスクユニット９内のバス
終端回路５８はＳＣＳＩバス１５を終端しない。
【０１２７】スロット３に実装されているディスクユニ
ット５６は、バス上の下方のスロット４〜スロット７に
ディスクユニットが実装されているかどうかを示すＳＴ
ＡＴＵＳ３信号をセンスする。この場合、スロット４〜
スロット７にはディスクユニットが実装されていないの
で、ＳＴＡＴＵＳ３信号は無効状態となり、ディスクユ
ニット５６内のバス終端回路５８はＳＣＳＩバス１５を
終端する。
ット５６は、バス上の下方のスロット４〜スロット７に
ディスクユニットが実装されているかどうかを示すＳＴ
ＡＴＵＳ３信号をセンスする。この場合、スロット４〜
スロット７にはディスクユニットが実装されていないの
で、ＳＴＡＴＵＳ３信号は無効状態となり、ディスクユ
ニット５６内のバス終端回路５８はＳＣＳＩバス１５を
終端する。
【０１２８】新たに挿入されたディスクユニット５４
は、バス上の下方のスロット３〜スロット７にディスク
ユニットが実装されているかどうかを示すＳＴＡＴＵＳ
２信号をセンスする。この場合、スロット３にディスク
ユニット５６が実装されているので、ＳＴＡＴＵＳ２信
号は有意状態となり、ディスクユニット５４内のバス終
端回路５８はＳＣＳＩバス１５を終端しない。
は、バス上の下方のスロット３〜スロット７にディスク
ユニットが実装されているかどうかを示すＳＴＡＴＵＳ
２信号をセンスする。この場合、スロット３にディスク
ユニット５６が実装されているので、ＳＴＡＴＵＳ２信
号は有意状態となり、ディスクユニット５４内のバス終
端回路５８はＳＣＳＩバス１５を終端しない。
【０１２９】また、図１７に示すシステムにディスクユ
ニット５４とディスクユニット５５がオンライン増設さ
れた状態において、ディスクユニット５３をオンライン
交換する場合を例にして説明する。スロット１に実装さ
れているディスクユニット８は、バス上の下方のスロッ
ト２〜スロット７にディスクユニット５３が実装されて
いるかどうかを示すＳＴＡＴＵＳ１信号をセンスする。
この場合、スロット２にディスクユニット５３が、スロ
ット３にディスクユニット５５が実装されているので、
ＳＴＡＴＵＳ１信号は有意状態となり、ディスクユニッ
ト８内のバス終端回路５８はＳＣＳＩバス１４を終端し
ない。
ニット５４とディスクユニット５５がオンライン増設さ
れた状態において、ディスクユニット５３をオンライン
交換する場合を例にして説明する。スロット１に実装さ
れているディスクユニット８は、バス上の下方のスロッ
ト２〜スロット７にディスクユニット５３が実装されて
いるかどうかを示すＳＴＡＴＵＳ１信号をセンスする。
この場合、スロット２にディスクユニット５３が、スロ
ット３にディスクユニット５５が実装されているので、
ＳＴＡＴＵＳ１信号は有意状態となり、ディスクユニッ
ト８内のバス終端回路５８はＳＣＳＩバス１４を終端し
ない。
【０１３０】スロット２に実装されているディスクユニ
ット５３は、バス上の下方のスロット３〜スロット７に
ディスクユニットが実装されているかどうかを示すＳＴ
ＡＴＵＳ２信号をセンスする。この場合、スロット３に
ディスクユニット５５が実装されているので、ＳＴＡＴ
ＵＳ２信号は有意状態となり、ディスクユニット５３内
のバス終端回路５８はＳＣＳＩバス１４を終端しない。
ット５３は、バス上の下方のスロット３〜スロット７に
ディスクユニットが実装されているかどうかを示すＳＴ
ＡＴＵＳ２信号をセンスする。この場合、スロット３に
ディスクユニット５５が実装されているので、ＳＴＡＴ
ＵＳ２信号は有意状態となり、ディスクユニット５３内
のバス終端回路５８はＳＣＳＩバス１４を終端しない。
【０１３１】スロット３に実装されているディスクユニ
ット５５は、バス上の下方のスロット４〜スロット７に
ディスクユニットが実装されているかどうかを示すＳＴ
ＡＴＵＳ３信号をセンスする。この場合、スロット４〜
スロット７には、ディスクユニットが実装されていない
ので、ＳＴＡＴＵＳ３信号は無効状態となり、ディスク
ユニット５５内のバス終端回路５８はＳＣＳＩバス１４
を終端する。
ット５５は、バス上の下方のスロット４〜スロット７に
ディスクユニットが実装されているかどうかを示すＳＴ
ＡＴＵＳ３信号をセンスする。この場合、スロット４〜
スロット７には、ディスクユニットが実装されていない
ので、ＳＴＡＴＵＳ３信号は無効状態となり、ディスク
ユニット５５内のバス終端回路５８はＳＣＳＩバス１４
を終端する。
【０１３２】ここで、ディスクユニット５３をスロット
２から抜き、新たなディスクユニット５３を挿入する。
このディスクユニット５３は、バス上の下方のスロット
３〜スロット７にディスクユニットが実装されているか
どうかを示すＳＴＡＴＵＳ２信号をセンスする。この場
合、スロット３にディスクユニットが実装されているの
で、ＳＴＡＴＵＳ２信号は有意状態となり、ディスクユ
ニット５４内のバス終端回路５８はＳＣＳＩバス１５を
終端しない。
２から抜き、新たなディスクユニット５３を挿入する。
このディスクユニット５３は、バス上の下方のスロット
３〜スロット７にディスクユニットが実装されているか
どうかを示すＳＴＡＴＵＳ２信号をセンスする。この場
合、スロット３にディスクユニットが実装されているの
で、ＳＴＡＴＵＳ２信号は有意状態となり、ディスクユ
ニット５４内のバス終端回路５８はＳＣＳＩバス１５を
終端しない。
【０１３３】このように、本実施の形態では、各ディス
クユニット内にバスの終端を行うための回路を備え、各
ディスクユニットの実装状態を検知するための信号を設
け、バックボード上の配線によって各ディスクユニット
がバスの終端かどうかを判断するように構成したため、
ディスクのオンライン増設でバスの長さが変わる場合で
も最適なバスの終端を行うことができる。
クユニット内にバスの終端を行うための回路を備え、各
ディスクユニットの実装状態を検知するための信号を設
け、バックボード上の配線によって各ディスクユニット
がバスの終端かどうかを判断するように構成したため、
ディスクのオンライン増設でバスの長さが変わる場合で
も最適なバスの終端を行うことができる。
【０１３４】実施の形態１１．図２０は本発明に係る実
施の形態１１の情報処理装置の構成制御方式の構成を示
すブロック図である。図２０において、図１と同一符号
は同一または相当部分を示す。システムバス１２には、
実施の形態１と同様、ＣＰＵボード１，２、メモリボー
ド３、バスブリッジボード４が接続され、Ｉ／Ｏバス１
３には、バスブリッジボード４とＩ／Ｏ制御ボード５，
６が接続されている。ＳＣＳＩバス１４，１５には、実
施の形態１と同様、それぞれディスクユニット８，９が
接続され、構成制御バス１６には、ＣＰＵボード１，
２、メモリボード３、バスブリッジボード４、Ｉ／Ｏ制
御ボード５，６、ディスクユニット８，９と構成制御ボ
ード７が接続されている。
施の形態１１の情報処理装置の構成制御方式の構成を示
すブロック図である。図２０において、図１と同一符号
は同一または相当部分を示す。システムバス１２には、
実施の形態１と同様、ＣＰＵボード１，２、メモリボー
ド３、バスブリッジボード４が接続され、Ｉ／Ｏバス１
３には、バスブリッジボード４とＩ／Ｏ制御ボード５，
６が接続されている。ＳＣＳＩバス１４，１５には、実
施の形態１と同様、それぞれディスクユニット８，９が
接続され、構成制御バス１６には、ＣＰＵボード１，
２、メモリボード３、バスブリッジボード４、Ｉ／Ｏ制
御ボード５，６、ディスクユニット８，９と構成制御ボ
ード７が接続されている。
【０１３５】図２１は図２０に示すＣＰＵボードの構成
を示すブロック図である。図２１において、図２，５と
同一符号は同一または相当部分を示し、５９〜６２はプ
ロセッサ、６３はマルチプロセッサ制御ＬＳＩ、６４は
キャッシュメモリ、６５はバス制御ＬＳＩ、６６は外部
レジスタである。本実施の形態も、構成制御バス１６と
してＩＥＥＥＳｔｄ．１１４９．１（ＪＴＡＧ）準拠の
シリアルバスを使用し、不揮発性メモリ２６としてＥＥ
ＰＲＯＭを使用した場合を例示して説明する。
を示すブロック図である。図２１において、図２，５と
同一符号は同一または相当部分を示し、５９〜６２はプ
ロセッサ、６３はマルチプロセッサ制御ＬＳＩ、６４は
キャッシュメモリ、６５はバス制御ＬＳＩ、６６は外部
レジスタである。本実施の形態も、構成制御バス１６と
してＩＥＥＥＳｔｄ．１１４９．１（ＪＴＡＧ）準拠の
シリアルバスを使用し、不揮発性メモリ２６としてＥＥ
ＰＲＯＭを使用した場合を例示して説明する。
【０１３６】図２０に示すシステムにおいて、システム
全体の電源が投入され、システムの上位レベルのリセッ
トが解除されると、構成制御ボード７は、ＪＴＡＧバス
からなる構成制御バス１６のプロトコルに従ってスキャ
ンブリッジ２５を経由して各ボードのＥＥＰＲＯＭから
なる不揮発性メモリ２６を選択し、ボードの種類を取り
込む。例えば、ＣＰＵボードでは、この時点でスキャン
ブリッジ２５、温度モニタ回路、電圧モニタ回路から構
成されるＪＴＡＧ回路、リセット制御回路３７、マルチ
プロセッサ制御ＬＳＩ６３の内部レジスタ、バス制御Ｌ
ＳＩ６５の内部レジスタ、外部レジスタ６６のみがリセ
ットが解除されている状態である。この状態で、構成制
御ボード７は、マルチプロセッサ制御ＬＳＩ６３の内部
レジスタ、バス制御ＬＳＩ６５の内部レジスタと外部レ
ジスタ６６の初期値の設定を行う。
全体の電源が投入され、システムの上位レベルのリセッ
トが解除されると、構成制御ボード７は、ＪＴＡＧバス
からなる構成制御バス１６のプロトコルに従ってスキャ
ンブリッジ２５を経由して各ボードのＥＥＰＲＯＭから
なる不揮発性メモリ２６を選択し、ボードの種類を取り
込む。例えば、ＣＰＵボードでは、この時点でスキャン
ブリッジ２５、温度モニタ回路、電圧モニタ回路から構
成されるＪＴＡＧ回路、リセット制御回路３７、マルチ
プロセッサ制御ＬＳＩ６３の内部レジスタ、バス制御Ｌ
ＳＩ６５の内部レジスタ、外部レジスタ６６のみがリセ
ットが解除されている状態である。この状態で、構成制
御ボード７は、マルチプロセッサ制御ＬＳＩ６３の内部
レジスタ、バス制御ＬＳＩ６５の内部レジスタと外部レ
ジスタ６６の初期値の設定を行う。
【０１３７】ＣＰＵボードにおいて設定できる項目とし
て、プロセッサ５９〜６２の接続／切り離し、優先プロ
セッサの設定、エラー検出の有効／無効のスイッチ設
定、キャッシュ・コンフィギュレーション（ＷＡＹ数、
キャッシュ・メモリ・タイプなど）の設定やエラー内容
クリアの有効／無効のスイッチ設定がある。構成制御ボ
ード７は、ＪＴＡＧバスからなる構成制御バス１６のプ
ロトコルに従って、ＣＰＵボード上のスキャンブリッジ
２５を経由してマルチプロセッサ制御ＬＳＩ６３の内部
レジスタ、バス制御ＬＳＩ６５の内部レジスタと外部レ
ジスタ６６を選択し、初期値を書き込む。
て、プロセッサ５９〜６２の接続／切り離し、優先プロ
セッサの設定、エラー検出の有効／無効のスイッチ設
定、キャッシュ・コンフィギュレーション（ＷＡＹ数、
キャッシュ・メモリ・タイプなど）の設定やエラー内容
クリアの有効／無効のスイッチ設定がある。構成制御ボ
ード７は、ＪＴＡＧバスからなる構成制御バス１６のプ
ロトコルに従って、ＣＰＵボード上のスキャンブリッジ
２５を経由してマルチプロセッサ制御ＬＳＩ６３の内部
レジスタ、バス制御ＬＳＩ６５の内部レジスタと外部レ
ジスタ６６を選択し、初期値を書き込む。
【０１３８】次に、構成制御ボード７は、同様にしてＪ
ＴＡＧバスからなる構成制御バス１６経由でＣＰＵボー
ドのリセット制御回路３７を選択し、下位レベルのリセ
ットを解除する。これによって、ＣＰＵボードは、先に
設定した初期値に基づいて動作を開始する。プロセッサ
５９〜６２は、リセット解除に伴って動作を開始する
が、マルチプロセッサ制御ＬＳＩ６３の内部レジスタ、
バス制御ＬＳＩ６５の内部レジスタと外部レジスタ６６
に書き込まれた初期値に基づき、あるプロセッサだけが
システム全体の立ち上げを行い、他のプロセッサは待機
状態となる。
ＴＡＧバスからなる構成制御バス１６経由でＣＰＵボー
ドのリセット制御回路３７を選択し、下位レベルのリセ
ットを解除する。これによって、ＣＰＵボードは、先に
設定した初期値に基づいて動作を開始する。プロセッサ
５９〜６２は、リセット解除に伴って動作を開始する
が、マルチプロセッサ制御ＬＳＩ６３の内部レジスタ、
バス制御ＬＳＩ６５の内部レジスタと外部レジスタ６６
に書き込まれた初期値に基づき、あるプロセッサだけが
システム全体の立ち上げを行い、他のプロセッサは待機
状態となる。
【０１３９】次に、図１７で示すようなシステムにおい
て、オンライン動作中のＣＰＵボード２に障害が発生
し、このＣＰＵボード２をオンライン交換する場合につ
いて説明する。まず、構成制御ボード７は、ＪＴＡＧバ
スからなる構成制御バス１６のプロトコルに従って、当
該ボード上のスキャンブリッジ２５を経由してＥＥＰＲ
ＯＭからなる不揮発性メモリ２６を選択し、ボードの種
類を読み取る。次に、同様にしてＣＰＵボード上のマル
チプロセッサ制御ＬＳＩ６３の内部レジスタ、バス制御
ＬＳＩ６５の内部レジスタと外部レジスタ６６の設定値
を読み取り、さらに同様にしてリセット回路３７を選択
して下位レベルをリセット状態とする。これによって、
ＣＰＵボード上のＪＴＡＧ回路、リセット制御回路３
７、マルチプロセッサ制御ＬＳＩ６３の内部レジスタ、
バス制御ＬＳＩ６５の内部レジスタ、外部レジスタ６６
のみがリセットが解除されている状態となる。
て、オンライン動作中のＣＰＵボード２に障害が発生
し、このＣＰＵボード２をオンライン交換する場合につ
いて説明する。まず、構成制御ボード７は、ＪＴＡＧバ
スからなる構成制御バス１６のプロトコルに従って、当
該ボード上のスキャンブリッジ２５を経由してＥＥＰＲ
ＯＭからなる不揮発性メモリ２６を選択し、ボードの種
類を読み取る。次に、同様にしてＣＰＵボード上のマル
チプロセッサ制御ＬＳＩ６３の内部レジスタ、バス制御
ＬＳＩ６５の内部レジスタと外部レジスタ６６の設定値
を読み取り、さらに同様にしてリセット回路３７を選択
して下位レベルをリセット状態とする。これによって、
ＣＰＵボード上のＪＴＡＧ回路、リセット制御回路３
７、マルチプロセッサ制御ＬＳＩ６３の内部レジスタ、
バス制御ＬＳＩ６５の内部レジスタ、外部レジスタ６６
のみがリセットが解除されている状態となる。
【０１４０】次に、コンソールの指示に従って、当該Ｃ
ＰＵボード２を抜き出し、新しいボードを挿入する。構
成制御ボード７は、この新しいボードに対してＪＴＡＧ
バスからなる構成制御バス１６のプロトコルに従ってス
キャンブリッジ２５を経由して当該ＣＰＵボード２のＥ
ＥＰＲＯＭからなる不揮発性メモリ２６を選択し、ボー
ドの種類を取り込み、正しいボードが挿入されたことを
確認する。
ＰＵボード２を抜き出し、新しいボードを挿入する。構
成制御ボード７は、この新しいボードに対してＪＴＡＧ
バスからなる構成制御バス１６のプロトコルに従ってス
キャンブリッジ２５を経由して当該ＣＰＵボード２のＥ
ＥＰＲＯＭからなる不揮発性メモリ２６を選択し、ボー
ドの種類を取り込み、正しいボードが挿入されたことを
確認する。
【０１４１】次に、同様にしてボード上のマルチプロセ
ッサ制御ＬＳＩ６３の内部レジスタ、バス制御ＬＳＩ６
５の内部レジスタ、外部レジスタ６６に、前のＣＰＵボ
ードの設定値を書き込み、さらにリセット回路３７を選
択し、下位レベルのリセット状態を解除する。これによ
って当該ＣＰＵボードは、マルチプロセッサ制御ＬＳＩ
６３の内部レジスタ、バス制御ＬＳＩ６５の内部レジス
タ、外部レジスタ６６に書き込まれた初期値に基づいて
動作を再開する。
ッサ制御ＬＳＩ６３の内部レジスタ、バス制御ＬＳＩ６
５の内部レジスタ、外部レジスタ６６に、前のＣＰＵボ
ードの設定値を書き込み、さらにリセット回路３７を選
択し、下位レベルのリセット状態を解除する。これによ
って当該ＣＰＵボードは、マルチプロセッサ制御ＬＳＩ
６３の内部レジスタ、バス制御ＬＳＩ６５の内部レジス
タ、外部レジスタ６６に書き込まれた初期値に基づいて
動作を再開する。
【０１４２】また、図４に示すシステムにおいて、ＣＰ
Ｕボード３３をオンライン増設する場合について説明す
る。まず、コンソールの指示に従って、ＣＰＵボード３
３を当該のスロットに挿入する。この時点では当該ＣＰ
Ｕボード３３上のＪＴＡＧ回路、リセット制御回路３
７、マルチプロセッサ制御ＬＳＩ６３の内部レジスタ、
バス制御ＬＳＩ６５の内部レジスタ、外部レジスタ６６
のみがリセット解除されている状態である。構成制御ボ
ード７は、挿入が完了すると、ＪＴＡＧバスからなる構
成制御バス１６のプロトコルに従って、当該ＣＰＵボー
ド６２のスキャンブリッジ２５を経由してＥＥＰＲＯＭ
からなる不揮発性メモリ２６を選択し、ボードの種類を
読み取り、正しいボードが挿入されたことを確認する。
Ｕボード３３をオンライン増設する場合について説明す
る。まず、コンソールの指示に従って、ＣＰＵボード３
３を当該のスロットに挿入する。この時点では当該ＣＰ
Ｕボード３３上のＪＴＡＧ回路、リセット制御回路３
７、マルチプロセッサ制御ＬＳＩ６３の内部レジスタ、
バス制御ＬＳＩ６５の内部レジスタ、外部レジスタ６６
のみがリセット解除されている状態である。構成制御ボ
ード７は、挿入が完了すると、ＪＴＡＧバスからなる構
成制御バス１６のプロトコルに従って、当該ＣＰＵボー
ド６２のスキャンブリッジ２５を経由してＥＥＰＲＯＭ
からなる不揮発性メモリ２６を選択し、ボードの種類を
読み取り、正しいボードが挿入されたことを確認する。
【０１４３】次に、同様にしてボード上のマルチプロセ
ッサ制御ＬＳＩ６３の内部レジスタ、バス制御ＬＳＩ６
５の内部レジスタ、外部レジスタ６６を選択し、初期値
を書き込む。さらに、同様にしてリセット制御回路３７
を選択して下位レベルのリセット状態を解除する。これ
によって当該ＣＰＵボード３３は、マルチプロセッサ制
御ＬＳＩ６３の内部レジスタ、バス制御ＬＳＩ６５の内
部レジスタ、外部レジスタ６６に書き込まれた初期値に
基づいて動作を開始する。
ッサ制御ＬＳＩ６３の内部レジスタ、バス制御ＬＳＩ６
５の内部レジスタ、外部レジスタ６６を選択し、初期値
を書き込む。さらに、同様にしてリセット制御回路３７
を選択して下位レベルのリセット状態を解除する。これ
によって当該ＣＰＵボード３３は、マルチプロセッサ制
御ＬＳＩ６３の内部レジスタ、バス制御ＬＳＩ６５の内
部レジスタ、外部レジスタ６６に書き込まれた初期値に
基づいて動作を開始する。
【０１４４】このように、本実施の形態１１では、ボー
ドのリセット回路を上位と下位の２つのレベルに分け、
ＪＴＡＧバスを経由してボード上の各ＬＳＩの内部レジ
スタや外部レジスタに設定した後、リセットを解除する
ことによってボードの初期設定を行うことができる。
ドのリセット回路を上位と下位の２つのレベルに分け、
ＪＴＡＧバスを経由してボード上の各ＬＳＩの内部レジ
スタや外部レジスタに設定した後、リセットを解除する
ことによってボードの初期設定を行うことができる。
【０１４５】なお、上記実施の形態１１では、製造番号
などの個別情報を格納するための不揮発メモリ２６とし
てＥＥＰＲＯＭを使用して構成したが、本発明はこれの
みに限定されるものではなく、不揮発性メモリ２６をバ
ッテリバックアップされたＳＲＡＭなどで構成しても実
現することができる。
などの個別情報を格納するための不揮発メモリ２６とし
てＥＥＰＲＯＭを使用して構成したが、本発明はこれの
みに限定されるものではなく、不揮発性メモリ２６をバ
ッテリバックアップされたＳＲＡＭなどで構成しても実
現することができる。
【０１４６】また、上記実施の形態１１は、構成制御バ
ス１６としてＩＥＥＥＳｔｄ．１１４９．１（ＪＴＡ
Ｇ）準拠のシリアルバスを使用して構成したが、本発明
はこれのみに限定されるものではなく、構成制御バス１
６をＩ2 Ｃ等のシリアルバスやパラレルバスで構成して
も実現するこよができる。
ス１６としてＩＥＥＥＳｔｄ．１１４９．１（ＪＴＡ
Ｇ）準拠のシリアルバスを使用して構成したが、本発明
はこれのみに限定されるものではなく、構成制御バス１
６をＩ2 Ｃ等のシリアルバスやパラレルバスで構成して
も実現するこよができる。
【０１４７】実施の形態１２．本実施の形態では、図
１，２０に示す情報処理装置の構成制御方式に適用させ
ることができる。図２２は図１，２０に示すＣＰＵボー
ドの構成を示すブロック図である。図２２において、図
２１と同一符号は同一または相当部分を示し、６７はエ
ラー状態格納レジスタである。システムバス１２、マル
チプロセッサ制御ＬＳＩ６３とプロセッサ５９〜６２
間、マルチプロセッサ制御ＬＳＩ６３とキャッシュメモ
リ６４間は、ＥＣＣによるエラー訂正／検出を可能とす
る。本実施の形態も、構成制御バス１６としてＩＥＥＥ
Ｓｔｄ．１１４９．１（ＪＴＡＧ）準拠のシリアルバス
を使用し、不揮発性メモリ２６としてＥＥＰＲＯＭを使
用した場合を例示して説明する。
１，２０に示す情報処理装置の構成制御方式に適用させ
ることができる。図２２は図１，２０に示すＣＰＵボー
ドの構成を示すブロック図である。図２２において、図
２１と同一符号は同一または相当部分を示し、６７はエ
ラー状態格納レジスタである。システムバス１２、マル
チプロセッサ制御ＬＳＩ６３とプロセッサ５９〜６２
間、マルチプロセッサ制御ＬＳＩ６３とキャッシュメモ
リ６４間は、ＥＣＣによるエラー訂正／検出を可能とす
る。本実施の形態も、構成制御バス１６としてＩＥＥＥ
Ｓｔｄ．１１４９．１（ＪＴＡＧ）準拠のシリアルバス
を使用し、不揮発性メモリ２６としてＥＥＰＲＯＭを使
用した場合を例示して説明する。
【０１４８】例えばプロセッサ５９〜６２がマルチプロ
セッサ制御ＬＳＩ６３の制御のもと、キャッシュメモリ
６４を共有して、メモリボード３やＩ／Ｏ制御ボード
５，６にアクセスを行う場合に、マルチプロセッサ制御
ＬＳＩ６３とプロセッサ５９〜６２間、マルチプロセッ
サ制御ＬＳＩ６３とキャッシュメモリ６４間、バス制御
ＬＳＩ６５間にてエラーが発生した場合の動作について
説明する。
セッサ制御ＬＳＩ６３の制御のもと、キャッシュメモリ
６４を共有して、メモリボード３やＩ／Ｏ制御ボード
５，６にアクセスを行う場合に、マルチプロセッサ制御
ＬＳＩ６３とプロセッサ５９〜６２間、マルチプロセッ
サ制御ＬＳＩ６３とキャッシュメモリ６４間、バス制御
ＬＳＩ６５間にてエラーが発生した場合の動作について
説明する。
【０１４９】ＣＰＵボード２のマルチプロセッサ制御Ｌ
ＳＩ６３とプロセッサ５９〜６２間でデータ転送が行わ
れる際にＥＣＣ１ビット誤りが発生した場合には、直ち
に訂正が行われるとともに、エラー状態格納レジスタ６
７にそのビットが書き込まれる。構成制御ボード７は、
ＪＴＡＧバスからなる構成制御バス１６のプロトコルに
従ってスキャンブリッジ２５を経由してエラー状態格納
レジスタ６７を選択し、エラー状態の情報を読み取るこ
とができる。例えばＥＣＣ１ビット誤りが発生した場合
に、当該のＣＰＵボード２をソフトウェアの制御によっ
てシステムから一旦切り離し、オンライン交換すること
によってＥＣＣ２ビット誤りなどによるシステム全体の
ダウンを未然に防ぐことができる。
ＳＩ６３とプロセッサ５９〜６２間でデータ転送が行わ
れる際にＥＣＣ１ビット誤りが発生した場合には、直ち
に訂正が行われるとともに、エラー状態格納レジスタ６
７にそのビットが書き込まれる。構成制御ボード７は、
ＪＴＡＧバスからなる構成制御バス１６のプロトコルに
従ってスキャンブリッジ２５を経由してエラー状態格納
レジスタ６７を選択し、エラー状態の情報を読み取るこ
とができる。例えばＥＣＣ１ビット誤りが発生した場合
に、当該のＣＰＵボード２をソフトウェアの制御によっ
てシステムから一旦切り離し、オンライン交換すること
によってＥＣＣ２ビット誤りなどによるシステム全体の
ダウンを未然に防ぐことができる。
【０１５０】また、ＣＰＵボード２のマルチプロセッサ
制御ＬＳＩ６３とキャッシュメモリ６４間でデータ転送
が行われる際にＥＣＣ１ビット誤りが発生した場合に
は、直ちに訂正が行われるとともに、エラー状態格納レ
ジスタ６７にそのビットが書き込まれる。構成制御ボー
ド７は、ＪＴＡＧバスからなる構成制御バス１６のプロ
トコルに従ってスキャンブリッジ２５を経由してエラー
状態格納レジスタ６７を選択し、エラー状態の情報を読
み取ることができる。例えばＥＣＣ１ビット誤りが発生
した場合には、当該のＣＰＵボード２をシステムから一
旦切り離し、オンライン交換することによってＥＣＣ２
ビット誤りなどによるシステム全体のダウンを未然に防
ぐことができる。
制御ＬＳＩ６３とキャッシュメモリ６４間でデータ転送
が行われる際にＥＣＣ１ビット誤りが発生した場合に
は、直ちに訂正が行われるとともに、エラー状態格納レ
ジスタ６７にそのビットが書き込まれる。構成制御ボー
ド７は、ＪＴＡＧバスからなる構成制御バス１６のプロ
トコルに従ってスキャンブリッジ２５を経由してエラー
状態格納レジスタ６７を選択し、エラー状態の情報を読
み取ることができる。例えばＥＣＣ１ビット誤りが発生
した場合には、当該のＣＰＵボード２をシステムから一
旦切り離し、オンライン交換することによってＥＣＣ２
ビット誤りなどによるシステム全体のダウンを未然に防
ぐことができる。
【０１５１】ＣＰＵボード２のバス制御ＬＳＩ６５とＣ
ＰＵボード２のバス制御ＬＳＩ６５間でデータ転送が行
われる際にＥＣＣ１ビット誤りが発生した場合には、直
ちに訂正が行われるとともに、ＣＰＵボード１のエラー
状態格納レジスタ６７とＣＰＵボード２のエラー状態格
納レジスタ６７にそのビットが書き込まれる。構成制御
ボード７は、ＪＴＡＧバスからなる構成制御バス１６の
プロトコルに従ってＣＰＵボード１とＣＰＵボード２の
スキャンブリッジ２５を経由してエラー状態格納レジス
タ６７を選択し、エラー状態の情報を読み取ることがで
き、直前のデータ転送状態に基づいて障害のあるＣＰＵ
ボードを特定することができる。例えばＥＣＣ１ビット
誤りが発生した場合には、当該のＣＰＵボードをシステ
ムから一旦切り離し、オンライン交換することによって
ＥＣＣ２ビット誤りなどによるシステム全体のダウンを
未然に防ぐことができる。
ＰＵボード２のバス制御ＬＳＩ６５間でデータ転送が行
われる際にＥＣＣ１ビット誤りが発生した場合には、直
ちに訂正が行われるとともに、ＣＰＵボード１のエラー
状態格納レジスタ６７とＣＰＵボード２のエラー状態格
納レジスタ６７にそのビットが書き込まれる。構成制御
ボード７は、ＪＴＡＧバスからなる構成制御バス１６の
プロトコルに従ってＣＰＵボード１とＣＰＵボード２の
スキャンブリッジ２５を経由してエラー状態格納レジス
タ６７を選択し、エラー状態の情報を読み取ることがで
き、直前のデータ転送状態に基づいて障害のあるＣＰＵ
ボードを特定することができる。例えばＥＣＣ１ビット
誤りが発生した場合には、当該のＣＰＵボードをシステ
ムから一旦切り離し、オンライン交換することによって
ＥＣＣ２ビット誤りなどによるシステム全体のダウンを
未然に防ぐことができる。
【０１５２】このように、本実施の形態では、ボードの
エラー状態をＪＴＡＧバスからなる構成制御バス１６を
経由して読み取るように構成したため、ＥＣＣ１ビット
誤りなどの軽微な故障を検知することができ、早期に交
換することによってシステム全体のダウンを未然に防ぐ
ことができる。
エラー状態をＪＴＡＧバスからなる構成制御バス１６を
経由して読み取るように構成したため、ＥＣＣ１ビット
誤りなどの軽微な故障を検知することができ、早期に交
換することによってシステム全体のダウンを未然に防ぐ
ことができる。
【０１５３】なお、上記実施の形態１２では、構成制御
バス１６としてＩＥＥＥＳｔｄ．１１４９．１（ＪＴＡ
Ｇ）準拠のシリアルバスを使用して構成したが、本発明
はこれのみに限定されるものではなく、構成制御バス１
６をＩ2 Ｃ等のシリアルバスやパラレルバスで構成して
も実現することができる。システムバス１２、マルチプ
ロセッサ制御ＬＳＩ６３とプロセッサ間５９〜６２間、
マルチプロセッサ制御ＬＳＩ６３とキャッシュメモリ６
４間は、ＥＣＣによるエラー訂正／検出を可能としてい
るが、パリティービット付加などによるエラー検出でも
同様の効果を奏する。
バス１６としてＩＥＥＥＳｔｄ．１１４９．１（ＪＴＡ
Ｇ）準拠のシリアルバスを使用して構成したが、本発明
はこれのみに限定されるものではなく、構成制御バス１
６をＩ2 Ｃ等のシリアルバスやパラレルバスで構成して
も実現することができる。システムバス１２、マルチプ
ロセッサ制御ＬＳＩ６３とプロセッサ間５９〜６２間、
マルチプロセッサ制御ＬＳＩ６３とキャッシュメモリ６
４間は、ＥＣＣによるエラー訂正／検出を可能としてい
るが、パリティービット付加などによるエラー検出でも
同様の効果を奏する。
【０１５４】実施の形態１３．図２３は本発明に係る実
施の形態１３の情報処理装置の構成制御方式の構成を示
すブロック図である。図２３において、図７と同一符号
は同一または相当部分を示す。システムバス１２には、
ＣＰＵボード１，２、メモリボード３、バスブリッジボ
ード４が接続され、Ｉ／Ｏバス１３には、バスブリッジ
ボード４とＩ／Ｏ制御ボード５，６が接続されている。
ＳＣＳＩバス１４，１５には、それぞれディスクユニッ
ト８，９が接続され、構成制御バス１６には、ＣＰＵボ
ード１，２、メモリボード３、バスブリッジボード４、
Ｉ／Ｏ制御ボード５、ディスクユニット８，９、電源ユ
ニット１０と構成制御ボード７が接続されている。
施の形態１３の情報処理装置の構成制御方式の構成を示
すブロック図である。図２３において、図７と同一符号
は同一または相当部分を示す。システムバス１２には、
ＣＰＵボード１，２、メモリボード３、バスブリッジボ
ード４が接続され、Ｉ／Ｏバス１３には、バスブリッジ
ボード４とＩ／Ｏ制御ボード５，６が接続されている。
ＳＣＳＩバス１４，１５には、それぞれディスクユニッ
ト８，９が接続され、構成制御バス１６には、ＣＰＵボ
ード１，２、メモリボード３、バスブリッジボード４、
Ｉ／Ｏ制御ボード５、ディスクユニット８，９、電源ユ
ニット１０と構成制御ボード７が接続されている。
【０１５５】図２４は図２３に示す電源ユニットの構成
を示すブロック図である。図２４において、図２と同一
符号は同一または相当部分を示し、６８は出力制御回
路、６９はＡＣ／ＤＣコンバータまたはＤＣ／ＤＣコン
バータ、７０は逆流防止用ダイオードである。本実施の
形態も、構成制御バス１６としてＩＥＥＥＳｔｄ．１１
４９．１（ＪＴＡＧ）準拠のシリアルバスを使用し、不
揮発性メモリ２６としてＥＥＰＲＯＭを使用して構成し
た場合を例示して説明する。
を示すブロック図である。図２４において、図２と同一
符号は同一または相当部分を示し、６８は出力制御回
路、６９はＡＣ／ＤＣコンバータまたはＤＣ／ＤＣコン
バータ、７０は逆流防止用ダイオードである。本実施の
形態も、構成制御バス１６としてＩＥＥＥＳｔｄ．１１
４９．１（ＪＴＡＧ）準拠のシリアルバスを使用し、不
揮発性メモリ２６としてＥＥＰＲＯＭを使用して構成し
た場合を例示して説明する。
【０１５６】システムがシャットダウン後の停止中で、
コンソールまたはリモートコンソールからのシステムの
動作開始要求があった場合を例に説明する。コンソール
などからシステムの動作開始の要求があると、構成制御
ボード７がＪＴＡＧバスからなる構成制御バス１６のプ
ロトコルに従って、実装されている全てのボード、実装
されている全てのディスクユニット、実装されている全
ての電源ユニット内のスキャンブリッジ２５を経由して
ＥＥＰＲＯＭからなる不揮発性メモリ２６を選択し、所
要電力と供給電力の情報を読み取り、図６の情報を基
に、実装されている電源ユニットがシステム全体の電力
を供給できるかを判断する。
コンソールまたはリモートコンソールからのシステムの
動作開始要求があった場合を例に説明する。コンソール
などからシステムの動作開始の要求があると、構成制御
ボード７がＪＴＡＧバスからなる構成制御バス１６のプ
ロトコルに従って、実装されている全てのボード、実装
されている全てのディスクユニット、実装されている全
ての電源ユニット内のスキャンブリッジ２５を経由して
ＥＥＰＲＯＭからなる不揮発性メモリ２６を選択し、所
要電力と供給電力の情報を読み取り、図６の情報を基
に、実装されている電源ユニットがシステム全体の電力
を供給できるかを判断する。
【０１５７】また、供給可能な場合には、構成制御ボー
ド７は、ＡＣ／ＤＣユニット１７，１８、バッテリユニ
ット１９、ＤＣ／ＤＣユニット２１〜２３内のスキャン
ブリッジ２５を経由して出力制御回路６８を選択し、出
力を開始する。また、供給不可能な場合、コンソールな
どにその旨を通知し、システムの動作開始を行わない。
ド７は、ＡＣ／ＤＣユニット１７，１８、バッテリユニ
ット１９、ＤＣ／ＤＣユニット２１〜２３内のスキャン
ブリッジ２５を経由して出力制御回路６８を選択し、出
力を開始する。また、供給不可能な場合、コンソールな
どにその旨を通知し、システムの動作開始を行わない。
【０１５８】まず、構成制御ボード７は、ＪＴＡＧバス
からなる構成制御バス１６を経由してＡＣ／ＤＣユニッ
ト１７，１８の出力をＯＮにし、同様にしてＪＴＡＧバ
スからなる構成制御バス１６を経由して各ＡＣ／ＤＣユ
ニット内の突き合わせる前、即ち逆流防止用ダイオード
７０のアノード側の電圧のモニタを行う。逆流防止用ダ
イオード７０のアノード側の電圧は、ＯＰアンプ３０を
介してＡ／Ｄコンバータ３２に入力され、Ａ／Ｄコンバ
ータ３２によって８ビットなどのデジタル値に変換さ
れ、構成制御ボード７はそのデジタル値を読み取り、供
給が開始されたことをモニタする。
からなる構成制御バス１６を経由してＡＣ／ＤＣユニッ
ト１７，１８の出力をＯＮにし、同様にしてＪＴＡＧバ
スからなる構成制御バス１６を経由して各ＡＣ／ＤＣユ
ニット内の突き合わせる前、即ち逆流防止用ダイオード
７０のアノード側の電圧のモニタを行う。逆流防止用ダ
イオード７０のアノード側の電圧は、ＯＰアンプ３０を
介してＡ／Ｄコンバータ３２に入力され、Ａ／Ｄコンバ
ータ３２によって８ビットなどのデジタル値に変換さ
れ、構成制御ボード７はそのデジタル値を読み取り、供
給が開始されたことをモニタする。
【０１５９】次に、構成制御ボード７は、ＪＴＡＧバス
からなる構成制御バス１６を経由してバッテリユニット
１９の出力をＯＮにし、同様にしてＪＴＡＧバスからな
る構成制御バス１６を経由してＤＣ／ＤＣユニット２１
〜２３内の突き合わせる前、即ち逆流防止用ダイオード
７０のアノード側の電圧のモニタを行う。さらに、構成
制御ボード７は、ＤＣ／ＤＣユニット２１〜２３の出力
をＯＮにし、同様にしてＪＴＡＧバスを経由してＤＣ／
ＤＣユニット２１〜２３内の突き合わせる前、即ち逆流
防止用ダイオード７０のアノード側の電圧のモニタを行
う。
からなる構成制御バス１６を経由してバッテリユニット
１９の出力をＯＮにし、同様にしてＪＴＡＧバスからな
る構成制御バス１６を経由してＤＣ／ＤＣユニット２１
〜２３内の突き合わせる前、即ち逆流防止用ダイオード
７０のアノード側の電圧のモニタを行う。さらに、構成
制御ボード７は、ＤＣ／ＤＣユニット２１〜２３の出力
をＯＮにし、同様にしてＪＴＡＧバスを経由してＤＣ／
ＤＣユニット２１〜２３内の突き合わせる前、即ち逆流
防止用ダイオード７０のアノード側の電圧のモニタを行
う。
【０１６０】次に、図２３に示すシステムにおいて、Ｄ
Ｃ／ＤＣ（５Ｖ）ユニット３５のオンライン増設を行う
場合を例に説明する。コンソールの指示に従って、ＤＣ
／ＤＣ（５Ｖ）ユニット３５を当該のスロットに挿入す
る。構成制御ボード７は、ＪＴＡＧバスからなる構成制
御バス１６のプロトコルに従って、このＤＣ／ＤＣ（５
Ｖ）ユニット３５のスキャンブリッジ２５を経由してＥ
ＥＰＲＯＭからなる不揮発性メモリ２６を選択し、電源
の種類などの情報を読み取り、正しい電源ユニットが挿
入されたかを確認する。
Ｃ／ＤＣ（５Ｖ）ユニット３５のオンライン増設を行う
場合を例に説明する。コンソールの指示に従って、ＤＣ
／ＤＣ（５Ｖ）ユニット３５を当該のスロットに挿入す
る。構成制御ボード７は、ＪＴＡＧバスからなる構成制
御バス１６のプロトコルに従って、このＤＣ／ＤＣ（５
Ｖ）ユニット３５のスキャンブリッジ２５を経由してＥ
ＥＰＲＯＭからなる不揮発性メモリ２６を選択し、電源
の種類などの情報を読み取り、正しい電源ユニットが挿
入されたかを確認する。
【０１６１】構成制御ボード７は、ＪＴＡＧバスからな
る構成制御バス１６のプロトコルに従って、このＤＣ／
ＤＣ（５Ｖ）ユニット３５のスキャンブリッジ２５を経
由して出力制御回路６８を選択し、出力を開始する。そ
して、構成制御ボード７は、同様にして電圧モニタ回路
を選択し、突き合わせる前、即ち逆流防止用ダイオード
７０のアノード側の電圧をモニタする。即ち、逆流防止
用ダイオード７０のアノード側の電圧は、電圧モニタ２
８とＯＰアンプ３０を介してＡ／Ｄコンバータ３２に入
力され、このＡ／Ｄコンバータ３２によって８ビットな
どのデジタル値に変換される。構成制御ボード７は、こ
のデジタル値を読み取ることによって電圧が出力されて
いることを確認する。
る構成制御バス１６のプロトコルに従って、このＤＣ／
ＤＣ（５Ｖ）ユニット３５のスキャンブリッジ２５を経
由して出力制御回路６８を選択し、出力を開始する。そ
して、構成制御ボード７は、同様にして電圧モニタ回路
を選択し、突き合わせる前、即ち逆流防止用ダイオード
７０のアノード側の電圧をモニタする。即ち、逆流防止
用ダイオード７０のアノード側の電圧は、電圧モニタ２
８とＯＰアンプ３０を介してＡ／Ｄコンバータ３２に入
力され、このＡ／Ｄコンバータ３２によって８ビットな
どのデジタル値に変換される。構成制御ボード７は、こ
のデジタル値を読み取ることによって電圧が出力されて
いることを確認する。
【０１６２】このように、本実施の形態では、複数の電
源ユニットが出力突き合わせで接続されている場合に、
ＪＴＡＧバスを経由して各電源ユニットの出力制御を行
うことができる。
源ユニットが出力突き合わせで接続されている場合に、
ＪＴＡＧバスを経由して各電源ユニットの出力制御を行
うことができる。
【０１６３】なお、上記実施の形態１３では、構成制御
バス１６としてＩＥＥＥＳｔｄ．１１４９．１（ＪＴＡ
Ｇ）準拠のシリアルバスを使用して構成したが、本発明
はこれのみに限定されるものではなく、構成制御バス１
６をＩ2 Ｃ等のシリアルバスやパラレルバスで構成して
も実現することができる。
バス１６としてＩＥＥＥＳｔｄ．１１４９．１（ＪＴＡ
Ｇ）準拠のシリアルバスを使用して構成したが、本発明
はこれのみに限定されるものではなく、構成制御バス１
６をＩ2 Ｃ等のシリアルバスやパラレルバスで構成して
も実現することができる。
【０１６４】実施の形態１４．本実施の形態は、図２３
に示す情報処理装置の構成制御方式に適用させることが
できるので、図２３を用いて説明する。システムバス１
２には、ＣＰＵボード１，２、メモリボード３、バスブ
リッジボード４が接続され、Ｉ／Ｏバス１３には、バス
ブリッジボード４とＩ／Ｏ制御ボード５，６が接続され
ている。ＳＣＳＩバス１４，１５には、それぞれディス
クユニット８，９が接続され、構成制御バス１６には、
ＣＰＵボード１，２、メモリボード３、バスブリッジボ
ード４、Ｉ／Ｏ制御ボード５，６、ディスクユニット
８，９、電源ユニット１０と構成制御ボード７が接続さ
れている。
に示す情報処理装置の構成制御方式に適用させることが
できるので、図２３を用いて説明する。システムバス１
２には、ＣＰＵボード１，２、メモリボード３、バスブ
リッジボード４が接続され、Ｉ／Ｏバス１３には、バス
ブリッジボード４とＩ／Ｏ制御ボード５，６が接続され
ている。ＳＣＳＩバス１４，１５には、それぞれディス
クユニット８，９が接続され、構成制御バス１６には、
ＣＰＵボード１，２、メモリボード３、バスブリッジボ
ード４、Ｉ／Ｏ制御ボード５，６、ディスクユニット
８，９、電源ユニット１０と構成制御ボード７が接続さ
れている。
【０１６５】本実施の形態は、図２４に示す電源ユニッ
トに適用させることができるので、図２４を用いて説明
する。本実施の形態も、構成制御バス１６としてＩＥＥ
ＥＳｔｄ．１１４９．１（ＪＴＡＧ）準拠のシリアルバ
スを使用し、不揮発性メモリ２６としてＥＥＰＲＯＭを
使用して構成した場合を例示して説明する。
トに適用させることができるので、図２４を用いて説明
する。本実施の形態も、構成制御バス１６としてＩＥＥ
ＥＳｔｄ．１１４９．１（ＪＴＡＧ）準拠のシリアルバ
スを使用し、不揮発性メモリ２６としてＥＥＰＲＯＭを
使用して構成した場合を例示して説明する。
【０１６６】図２４に示すシステムが構成されている場
合に、複数の電源ユニットが冗長構成かつ出力突き合わ
せにて接続されているので、何れか１つの電源ユニット
が故障しても、突き合わせ後の出力には変化が現れず、
即ち各ボードへの供給電圧には変化は現れず、電源ユニ
ットの故障を検知することができない。そこで、このよ
うなシステム構成における電源ユニットの故障検出につ
いて説明する。
合に、複数の電源ユニットが冗長構成かつ出力突き合わ
せにて接続されているので、何れか１つの電源ユニット
が故障しても、突き合わせ後の出力には変化が現れず、
即ち各ボードへの供給電圧には変化は現れず、電源ユニ
ットの故障を検知することができない。そこで、このよ
うなシステム構成における電源ユニットの故障検出につ
いて説明する。
【０１６７】構成制御ボード７は、ＪＴＡＧバスからな
る構成制御バス１６のプロトコルに従って、各電源ユニ
ット内のスキャンブリッジ２５を経由して電圧モニタ回
路を選択し、突き合わせ前の電圧、即ち逆流防止用のダ
イオード７０のアノード側電圧のモニタを行う。
る構成制御バス１６のプロトコルに従って、各電源ユニ
ット内のスキャンブリッジ２５を経由して電圧モニタ回
路を選択し、突き合わせ前の電圧、即ち逆流防止用のダ
イオード７０のアノード側電圧のモニタを行う。
【０１６８】電圧モニタ回路では、逆流防止用ダイオー
ド７０のアノード側電圧は、電圧センサ２８とＯＰアン
プ３０を介してＡ／Ｄコンバータ３２に入力され、この
Ａ／Ｄコンバータ３２によって８ビットなどのデジタル
信号に変換される。構成制御ボード７は、この８ビット
などのデジタル値を読み取る。構成制御ボード７は、こ
のモニタによって規定電圧に達していない場合に、当該
電源ユニットの故障と判断し、ソフトウェアに通知し、
コンソールまたはリモートコンソールに交換要求の表示
などを行う。
ド７０のアノード側電圧は、電圧センサ２８とＯＰアン
プ３０を介してＡ／Ｄコンバータ３２に入力され、この
Ａ／Ｄコンバータ３２によって８ビットなどのデジタル
信号に変換される。構成制御ボード７は、この８ビット
などのデジタル値を読み取る。構成制御ボード７は、こ
のモニタによって規定電圧に達していない場合に、当該
電源ユニットの故障と判断し、ソフトウェアに通知し、
コンソールまたはリモートコンソールに交換要求の表示
などを行う。
【０１６９】また、構成制御ボード７は、ＪＴＡＧバス
からなる構成制御バス１６のプロトコルに従って、各電
源ユニット内のスキャンブリッジ２５を経由して温度モ
ニタ回路を選択し、各電源ユニットの内部温度のモニタ
を行う。各電源ユニット内に設置された温度センサ２７
は温度に対応した電圧を出力し、その電圧はＯＰアンプ
２９を介してＡ／Ｄコンバータ３１に入力され、このＡ
／Ｄコンバータ３１によって８ビットなどのデジタル信
号に変換される。
からなる構成制御バス１６のプロトコルに従って、各電
源ユニット内のスキャンブリッジ２５を経由して温度モ
ニタ回路を選択し、各電源ユニットの内部温度のモニタ
を行う。各電源ユニット内に設置された温度センサ２７
は温度に対応した電圧を出力し、その電圧はＯＰアンプ
２９を介してＡ／Ｄコンバータ３１に入力され、このＡ
／Ｄコンバータ３１によって８ビットなどのデジタル信
号に変換される。
【０１７０】構成制御ボード７は、ＪＴＡＧバスからな
る構成制御バス１６のプロトコルに従って当該電源ユニ
ット内のスキャンブリッジ２５を経由してＡ／Ｄコンバ
ータ３１を選択し、この８ビットなどのデジタル信号を
読み取る。構成制御ボード７は、この温度が規定温度範
囲を越えている場合に、当該電源ユニットの故障と判断
し、ソフトウェアに通知し、コンソールまたはリモート
コンソールに交換要求の表示などを行う。
る構成制御バス１６のプロトコルに従って当該電源ユニ
ット内のスキャンブリッジ２５を経由してＡ／Ｄコンバ
ータ３１を選択し、この８ビットなどのデジタル信号を
読み取る。構成制御ボード７は、この温度が規定温度範
囲を越えている場合に、当該電源ユニットの故障と判断
し、ソフトウェアに通知し、コンソールまたはリモート
コンソールに交換要求の表示などを行う。
【０１７１】このように、本実施の形態では、ＪＴＡＧ
バスからなる構成制御バス１６を経由して電源ユニット
内の出力突き合わせ前の電圧や温度をモニタするように
構成したため、電源ユニットの故障を検出することがで
きる。
バスからなる構成制御バス１６を経由して電源ユニット
内の出力突き合わせ前の電圧や温度をモニタするように
構成したため、電源ユニットの故障を検出することがで
きる。
【０１７２】なお、上記実施の形態１４では、製造番号
などの個別情報を格納するための不揮発メモリ２６とし
てＥＥＰＲＯＭを使用して構成したが、本発明はこれの
みに限定されるものではなく、不揮発性メモリ２６をバ
ッテリバックアップされたＳＲＡＭなどで構成しても実
現することができる。
などの個別情報を格納するための不揮発メモリ２６とし
てＥＥＰＲＯＭを使用して構成したが、本発明はこれの
みに限定されるものではなく、不揮発性メモリ２６をバ
ッテリバックアップされたＳＲＡＭなどで構成しても実
現することができる。
【０１７３】また、上記実施の形態１４は、構成制御バ
ス１６としてＩＥＥＥＳｔｄ．１１４９．１（ＪＴＡ
Ｇ）準拠のシリアルバスを使用して構成したが、本発明
はこれのみに限定されるものではなく、構成制御バス１
６をＩ2 Ｃ等のシリアルバスやパラレルバスで構成して
も実現することができる。
ス１６としてＩＥＥＥＳｔｄ．１１４９．１（ＪＴＡ
Ｇ）準拠のシリアルバスを使用して構成したが、本発明
はこれのみに限定されるものではなく、構成制御バス１
６をＩ2 Ｃ等のシリアルバスやパラレルバスで構成して
も実現することができる。
【０１７４】実施の形態１５．本実施の形態は、図２３
に示す情報処理装置の構成制御方式に適用させることが
できるので、図２３を用いて説明する。システムバス１
２には、ＣＰＵボード１，２、メモリボード３、バスブ
リッジボード４が接続され、Ｉ／Ｏバス１３には、バス
ブリッジボード４とＩ／Ｏ制御ボード５，６が接続され
ている。ＳＣＳＩバス１４，１５には、それぞれディス
クユニット８，９が接続され、構成制御バス１６には、
ＣＰＵボード１，２、メモリボード３、バスブリッジボ
ード４、Ｉ／Ｏ制御ボード５，６、ディスクユニット
８，９と構成制御ボード７が接続されている。
に示す情報処理装置の構成制御方式に適用させることが
できるので、図２３を用いて説明する。システムバス１
２には、ＣＰＵボード１，２、メモリボード３、バスブ
リッジボード４が接続され、Ｉ／Ｏバス１３には、バス
ブリッジボード４とＩ／Ｏ制御ボード５，６が接続され
ている。ＳＣＳＩバス１４，１５には、それぞれディス
クユニット８，９が接続され、構成制御バス１６には、
ＣＰＵボード１，２、メモリボード３、バスブリッジボ
ード４、Ｉ／Ｏ制御ボード５，６、ディスクユニット
８，９と構成制御ボード７が接続されている。
【０１７５】図２５は図２３に示す電源ユニットおよび
電源バックボードの構成を示すブロック図である。図２
５において、図２４と同一符号は同一または相当部分を
示し、７１は電圧制御回路である。電源シャーシのスロ
ット１〜４には、それぞれ異なった電源ＩＤがアサイン
されており、電源シャーシに挿入された電源ユニット
は、その電源ＩＤ番号によって定められた電圧を出力端
子に出力する。本実施の形態では、ＤＣ／ＤＣユニット
がその実装されたスロットにアサインされた電源ＩＤに
基づいて、＋５Ｖ、＋３．３Ｖと＋１２Ｖの何れかを出
力する。電源ＩＤとしてそれぞれ１，２，３をアサイン
し、電源ユニットをそれぞれのスロットに挿入すると、
＋５Ｖ、＋３．３Ｖ，＋１２Ｖを出力する。
電源バックボードの構成を示すブロック図である。図２
５において、図２４と同一符号は同一または相当部分を
示し、７１は電圧制御回路である。電源シャーシのスロ
ット１〜４には、それぞれ異なった電源ＩＤがアサイン
されており、電源シャーシに挿入された電源ユニット
は、その電源ＩＤ番号によって定められた電圧を出力端
子に出力する。本実施の形態では、ＤＣ／ＤＣユニット
がその実装されたスロットにアサインされた電源ＩＤに
基づいて、＋５Ｖ、＋３．３Ｖと＋１２Ｖの何れかを出
力する。電源ＩＤとしてそれぞれ１，２，３をアサイン
し、電源ユニットをそれぞれのスロットに挿入すると、
＋５Ｖ、＋３．３Ｖ，＋１２Ｖを出力する。
【０１７６】次に、図２３のシステムにおいて、ボード
のオンライン増設に伴って電源の増設が必要になった場
合を例にして説明する。図２３のシステムにＣＰＵボー
ド３３をオンライン増設する場合は、各ボード、ディス
クユニットの所要電力、電源ユニットの供給電力が図６
に示す値であり、＋５Ｖの供給が不足するため、コンソ
ールに表示される等の警告がなされ、ＤＣ／ＤＣユニッ
ト（５Ｖ）ユニットの増設が要求される。そこで、ＤＣ
／ＤＣユニットを＋５Ｖ用のスロットに挿入する。挿入
されたＤＣ／ＤＣユニットの電圧制御回路７１は、電源
ＩＤの値を入力し、ＤＣ／ＤＣコンバータ６９に対して
＋５Ｖの出力を要求し、ＤＣ／ＤＣコンバータ６９は、
逆流防止用ダイオード７０を介して＋５Ｖの出力を開始
する。
のオンライン増設に伴って電源の増設が必要になった場
合を例にして説明する。図２３のシステムにＣＰＵボー
ド３３をオンライン増設する場合は、各ボード、ディス
クユニットの所要電力、電源ユニットの供給電力が図６
に示す値であり、＋５Ｖの供給が不足するため、コンソ
ールに表示される等の警告がなされ、ＤＣ／ＤＣユニッ
ト（５Ｖ）ユニットの増設が要求される。そこで、ＤＣ
／ＤＣユニットを＋５Ｖ用のスロットに挿入する。挿入
されたＤＣ／ＤＣユニットの電圧制御回路７１は、電源
ＩＤの値を入力し、ＤＣ／ＤＣコンバータ６９に対して
＋５Ｖの出力を要求し、ＤＣ／ＤＣコンバータ６９は、
逆流防止用ダイオード７０を介して＋５Ｖの出力を開始
する。
【０１７７】また、図２３のシステムにおいて、オンラ
インでシステム構成を変更し、所要電力に変化が生じた
場合を例にして説明する。各ボード、ディスクユニット
の所要電力、電源ユニットの供給電力が図６に示す値で
あり、システム変更に伴って、現状の電源ユニットの実
装状態３．３Ｖの供給が不足し、５Ｖの供給が過剰とな
る。この場合、まず、５Ｖ用のスロットに挿入されてい
るＤＣ／ＤＣユニットを抜き出し、３．３Ｖ用のスロッ
トに挿入する。挿入されたＤＣ／ＤＣユニットの電圧制
御回路７１は、電源ＩＤの値を入力し、ＤＣ／ＤＣコン
バータ６９に対して３．３Ｖの出力を要求し、ＤＣ／Ｄ
Ｃコンバータ６９は、逆流防止用ダイオード７０を介し
て３．３Ｖの出力を開始する。
インでシステム構成を変更し、所要電力に変化が生じた
場合を例にして説明する。各ボード、ディスクユニット
の所要電力、電源ユニットの供給電力が図６に示す値で
あり、システム変更に伴って、現状の電源ユニットの実
装状態３．３Ｖの供給が不足し、５Ｖの供給が過剰とな
る。この場合、まず、５Ｖ用のスロットに挿入されてい
るＤＣ／ＤＣユニットを抜き出し、３．３Ｖ用のスロッ
トに挿入する。挿入されたＤＣ／ＤＣユニットの電圧制
御回路７１は、電源ＩＤの値を入力し、ＤＣ／ＤＣコン
バータ６９に対して３．３Ｖの出力を要求し、ＤＣ／Ｄ
Ｃコンバータ６９は、逆流防止用ダイオード７０を介し
て３．３Ｖの出力を開始する。
【０１７８】このように、本実施の形態では、電源ユニ
ットがその実装位置に応じて定められた電圧を出力する
ように構成したため、共通の電源ユニットで電源ユニッ
ト部を構成することができる。また、オンライン状態
で、電源供給を容易に変更することができる。
ットがその実装位置に応じて定められた電圧を出力する
ように構成したため、共通の電源ユニットで電源ユニッ
ト部を構成することができる。また、オンライン状態
で、電源供給を容易に変更することができる。
【０１７９】実施の形態１６．本実施の形態は、図２３
に示す情報処理装置の構成制御方式に適用させることが
できるので、図２３に用いて説明する。システムバス１
２には、ＣＰＵボード１，２、メモリボード３、バスブ
リッジボード４が接続され、Ｉ／Ｏバス１３には、バス
ブリッジボード４とＩ／Ｏ制御ボード５，６が接続され
ている。ＳＣＳＩバス１４，１５には、それぞれディス
クユニット８，９が接続され、構成制御バス１６には、
ＣＰＵボード１，２、メモリボード３、バスブリッジボ
ード４、Ｉ／Ｏ制御ボード５、ディスクユニット８，
９、電源ユニット１０と構成制御ボード７が接続されて
いる。
に示す情報処理装置の構成制御方式に適用させることが
できるので、図２３に用いて説明する。システムバス１
２には、ＣＰＵボード１，２、メモリボード３、バスブ
リッジボード４が接続され、Ｉ／Ｏバス１３には、バス
ブリッジボード４とＩ／Ｏ制御ボード５，６が接続され
ている。ＳＣＳＩバス１４，１５には、それぞれディス
クユニット８，９が接続され、構成制御バス１６には、
ＣＰＵボード１，２、メモリボード３、バスブリッジボ
ード４、Ｉ／Ｏ制御ボード５、ディスクユニット８，
９、電源ユニット１０と構成制御ボード７が接続されて
いる。
【０１８０】図２６は図２３に示す電源ユニットの構成
を示すブロック図である。図２６において、図２４，２
５と同一符号は同一または相当部分を示し、７２は出力
電圧選択回路である。本実施の形態も、構成制御バス１
６としてＩＥＥＥＳｔｄ．１１４９．１（ＪＴＡＧ）準
拠のシリアルバスを使用し、不揮発性メモリ２６として
ＥＥＰＲＯＭを使用した場合を例示して説明する。
を示すブロック図である。図２６において、図２４，２
５と同一符号は同一または相当部分を示し、７２は出力
電圧選択回路である。本実施の形態も、構成制御バス１
６としてＩＥＥＥＳｔｄ．１１４９．１（ＪＴＡＧ）準
拠のシリアルバスを使用し、不揮発性メモリ２６として
ＥＥＰＲＯＭを使用した場合を例示して説明する。
【０１８１】図２３に示すシステムに、新たにＣＰＵボ
ード３３をオンライン増設する場合を例にとって説明す
る。ＣＰＵボード３３をオンライン増設する場合、構成
制御ボード７は、ＪＴＡＧバスからなる構成制御バス１
６のプロトコルに従って、実装されている全てボードと
実装されている全てのディスクユニット上のスキャンブ
リッジ２５を経由してＥＥＰＲＯＭからなる不揮発性メ
モリ２６を選択し、所要の電力の情報を読み取り、同様
にして実装されている全ての電源ユニットの供給電力の
情報を読み取る。
ード３３をオンライン増設する場合を例にとって説明す
る。ＣＰＵボード３３をオンライン増設する場合、構成
制御ボード７は、ＪＴＡＧバスからなる構成制御バス１
６のプロトコルに従って、実装されている全てボードと
実装されている全てのディスクユニット上のスキャンブ
リッジ２５を経由してＥＥＰＲＯＭからなる不揮発性メ
モリ２６を選択し、所要の電力の情報を読み取り、同様
にして実装されている全ての電源ユニットの供給電力の
情報を読み取る。
【０１８２】各ボード、ディスクユニットの所要電力、
電源ユニットの供給電力が図６に示す値である場合を想
定すると、このシステムにＣＰＵボード３３を増設する
と、＋５Ｖの供給が不足するため、コンソールに表示す
る等の警告がなされ、＋５Ｖの電源ユニットの増設が要
求され、新たに電源ユニットを適当なスロットに挿入す
る。構成制御ボード７は、ＪＴＡＧバスからなる構成制
御バス１６のプロトコルに従って、新たに挿入された電
源ユニット上のスキャンブリッジ２５を経由して電圧制
御回路７１を選択する。構成制御ボード７は、当該電源
ユニットの出力電圧選択を＋５Ｖに設定し、出力制御回
路６８によってＤＣ／ＤＣコンバータ６９は＋５Ｖの出
力を開始する。
電源ユニットの供給電力が図６に示す値である場合を想
定すると、このシステムにＣＰＵボード３３を増設する
と、＋５Ｖの供給が不足するため、コンソールに表示す
る等の警告がなされ、＋５Ｖの電源ユニットの増設が要
求され、新たに電源ユニットを適当なスロットに挿入す
る。構成制御ボード７は、ＪＴＡＧバスからなる構成制
御バス１６のプロトコルに従って、新たに挿入された電
源ユニット上のスキャンブリッジ２５を経由して電圧制
御回路７１を選択する。構成制御ボード７は、当該電源
ユニットの出力電圧選択を＋５Ｖに設定し、出力制御回
路６８によってＤＣ／ＤＣコンバータ６９は＋５Ｖの出
力を開始する。
【０１８３】図２３に示すシステムの＋５Ｖ動作のメモ
リボードを＋３．３Ｖ動作のメモリボードにオンライン
交換する場合を例にして説明する。ソフトウェアは当該
メモリボードに対応したアドレス空間をシステムから切
り離す。構成制御ボード７はＪＴＡＧバスのプロトコル
に従って、当該メモリボード上のスキャンブリッジ２５
を経由して電源制御回路３９を選択する（図８）。構成
制御ボード７は、当該のメモリボードの電源供給を停止
し、コンソールの指示に従って当該のメモリボードを抜
き出す。
リボードを＋３．３Ｖ動作のメモリボードにオンライン
交換する場合を例にして説明する。ソフトウェアは当該
メモリボードに対応したアドレス空間をシステムから切
り離す。構成制御ボード７はＪＴＡＧバスのプロトコル
に従って、当該メモリボード上のスキャンブリッジ２５
を経由して電源制御回路３９を選択する（図８）。構成
制御ボード７は、当該のメモリボードの電源供給を停止
し、コンソールの指示に従って当該のメモリボードを抜
き出す。
【０１８４】構成制御ボード７は、同様にして電源ユニ
ット上の電圧制御回路７１を選択し、＋５Ｖの出力を停
止し、＋３．３Ｖの出力に切り替える。再び、コンソー
ルの指示に従って、＋３．３Ｖ動作のメモリがメモリボ
ードを当該のスロットに挿入する。構成制御ボード７
は、ＪＴＡＧバスからなる構成制御バス１６のプロトコ
ルに従って、新たに挿入したメモリボード上のスキャン
ブリッジ２５を経由してＥＥＰＲＯＭからなる不揮発性
メモリ２６を選択し、ボード情報を読み取り、正しいボ
ードが挿入されたことを確認し、正しいメモリボードで
あれば、同様にして電圧制御回路３９を選択して電源供
給を開始する。
ット上の電圧制御回路７１を選択し、＋５Ｖの出力を停
止し、＋３．３Ｖの出力に切り替える。再び、コンソー
ルの指示に従って、＋３．３Ｖ動作のメモリがメモリボ
ードを当該のスロットに挿入する。構成制御ボード７
は、ＪＴＡＧバスからなる構成制御バス１６のプロトコ
ルに従って、新たに挿入したメモリボード上のスキャン
ブリッジ２５を経由してＥＥＰＲＯＭからなる不揮発性
メモリ２６を選択し、ボード情報を読み取り、正しいボ
ードが挿入されたことを確認し、正しいメモリボードで
あれば、同様にして電圧制御回路３９を選択して電源供
給を開始する。
【０１８５】このように、本実施の形態では、電源ユニ
ットの出力電圧をＪＴＡＧバスからなる構成制御バス１
６を経由して変更するように構成したため、共通の電源
ユニットで電源部を構成することができるとともに、オ
ンライン状態で電源供給を容易に変更することができ
る。
ットの出力電圧をＪＴＡＧバスからなる構成制御バス１
６を経由して変更するように構成したため、共通の電源
ユニットで電源部を構成することができるとともに、オ
ンライン状態で電源供給を容易に変更することができ
る。
【０１８６】なお、上記実施の形態１６では、製造番号
などの個別情報を格納するための不揮発メモリ２６とし
てＥＥＰＲＯＭを使用して構成したが、本発明はこれの
みに限定されるものではねく、不揮発性メモリ２６をバ
ッテリバックアップされたＳＲＡＭなどで構成しても実
現することができる。
などの個別情報を格納するための不揮発メモリ２６とし
てＥＥＰＲＯＭを使用して構成したが、本発明はこれの
みに限定されるものではねく、不揮発性メモリ２６をバ
ッテリバックアップされたＳＲＡＭなどで構成しても実
現することができる。
【０１８７】また、上記実施の形態１６は、構成制御バ
ス１６としてＩＥＥＥＳｔｄ．１１４９．１（ＪＴＡ
Ｇ）準拠のシリアルバスを使用して構成したが、本発明
はこれのみに限定されるものではなく、構成制御バス１
６をＩ2 Ｃ等のシリアルバスやパラレルバスで構成しも
実現することができる。
ス１６としてＩＥＥＥＳｔｄ．１１４９．１（ＪＴＡ
Ｇ）準拠のシリアルバスを使用して構成したが、本発明
はこれのみに限定されるものではなく、構成制御バス１
６をＩ2 Ｃ等のシリアルバスやパラレルバスで構成しも
実現することができる。
【０１８８】実施の形態１７．本実施の形態は、図１３
に示す情報処理装置の構成制御方式に適用させることが
できるので、図１３を用いて説明する。システムバス１
２には、ＣＰＵボード１，２、メモリボード３、バスブ
リッジボード４が接続され、Ｉ／Ｏバス１３には、バス
ブリッジボード４とＩ／Ｏ制御ボード５，６が接続され
ている。ＳＣＳＩバス１４，１５には、それぞれディス
クユニット８，９が接続され、構成制御バス１６には、
ＣＰＵボード１，２、メモリボード３、バスブリッジボ
ード４、Ｉ／Ｏ制御ボード５，６、構成制御ボード７、
ディスクユニット８，９、電源ユニット１０が接続され
ている。
に示す情報処理装置の構成制御方式に適用させることが
できるので、図１３を用いて説明する。システムバス１
２には、ＣＰＵボード１，２、メモリボード３、バスブ
リッジボード４が接続され、Ｉ／Ｏバス１３には、バス
ブリッジボード４とＩ／Ｏ制御ボード５，６が接続され
ている。ＳＣＳＩバス１４，１５には、それぞれディス
クユニット８，９が接続され、構成制御バス１６には、
ＣＰＵボード１，２、メモリボード３、バスブリッジボ
ード４、Ｉ／Ｏ制御ボード５，６、構成制御ボード７、
ディスクユニット８，９、電源ユニット１０が接続され
ている。
【０１８９】図２７は図１３に示すディスクユニットの
構成を示すブロック図である。図２７において、図１６
と同一符号は同一または相当部分を示し、７３はディス
ク接続スイッチ、７４はＩＤ番号設定回路である。本実
施の形態も、構成制御バス１６としてＩＥＥＥＳｔｄ．
１１４９．１（ＪＴＡＧ）準拠のシリアルバスを使用
し、不揮発性メモリ２６としてＥＥＰＲＯＭを使用して
構成する場合を例示して説明する。
構成を示すブロック図である。図２７において、図１６
と同一符号は同一または相当部分を示し、７３はディス
ク接続スイッチ、７４はＩＤ番号設定回路である。本実
施の形態も、構成制御バス１６としてＩＥＥＥＳｔｄ．
１１４９．１（ＪＴＡＧ）準拠のシリアルバスを使用
し、不揮発性メモリ２６としてＥＥＰＲＯＭを使用して
構成する場合を例示して説明する。
【０１９０】ソフトウェアがＩ／Ｏ制御ボード５経由で
ディスクユニット８内のディスクドライブ４５をアクセ
スしている場合に、このＩ／Ｏ制御ボード５が故障した
場合について説明する。Ｉ／Ｏ制御ボード５が故障する
と、構成制御ボード７は、ＪＴＡＧバスからなる構成制
御バス１６のプロトコルに従って、ディスクユニット内
のディスク接続スイッチ７３を選択し、ディスクドライ
ブ４５の接続をＳＣＳＩバス１４からＳＣＳＩバス１５
に切り替え、Ｉ／Ｏ制御ボード６経由で当該ディスクド
ライブ４５へのアクセスを行う。これによってディスク
ドライブ４５へのアクセスをＩ／Ｏ制御ボード５の故障
にも関わらず継続することができるとともに、故障した
Ｉ／Ｏ制御ボード５は、オンラインで交換することがで
きる。
ディスクユニット８内のディスクドライブ４５をアクセ
スしている場合に、このＩ／Ｏ制御ボード５が故障した
場合について説明する。Ｉ／Ｏ制御ボード５が故障する
と、構成制御ボード７は、ＪＴＡＧバスからなる構成制
御バス１６のプロトコルに従って、ディスクユニット内
のディスク接続スイッチ７３を選択し、ディスクドライ
ブ４５の接続をＳＣＳＩバス１４からＳＣＳＩバス１５
に切り替え、Ｉ／Ｏ制御ボード６経由で当該ディスクド
ライブ４５へのアクセスを行う。これによってディスク
ドライブ４５へのアクセスをＩ／Ｏ制御ボード５の故障
にも関わらず継続することができるとともに、故障した
Ｉ／Ｏ制御ボード５は、オンラインで交換することがで
きる。
【０１９１】コンソールの指示に従って、当該のＩ／Ｏ
制御ボード５を抜き出し、新たにＩ／Ｏ制御ボードを挿
入する。構成制御ボード７は、ＪＴＡＧバスからなる構
成制御バス１６のプロトコルに従って、Ｉ／Ｏ制御ボー
ド内のスキャンブリッジ２５経由でＥＥＰＲＯＭからな
る不揮発性メモリ２６を選択し、ボードの種類などの情
報を読み取り、正しいボードが挿入されたかを確認す
る。構成制御ボード７は、再度ＪＴＡＧバスからなる構
成制御バス１６のプロトコルに従って、ディスクユニッ
ト８内のディスク接続スイッチ７３を選択し、ディスク
ドライブ４５の接続をＳＣＳＩバス１５からＳＣＳＩバ
ス１４に切り替え、Ｉ／Ｏ制御ボード５経由で当該ディ
スクドライブ４５へのアクセスを行う。
制御ボード５を抜き出し、新たにＩ／Ｏ制御ボードを挿
入する。構成制御ボード７は、ＪＴＡＧバスからなる構
成制御バス１６のプロトコルに従って、Ｉ／Ｏ制御ボー
ド内のスキャンブリッジ２５経由でＥＥＰＲＯＭからな
る不揮発性メモリ２６を選択し、ボードの種類などの情
報を読み取り、正しいボードが挿入されたかを確認す
る。構成制御ボード７は、再度ＪＴＡＧバスからなる構
成制御バス１６のプロトコルに従って、ディスクユニッ
ト８内のディスク接続スイッチ７３を選択し、ディスク
ドライブ４５の接続をＳＣＳＩバス１５からＳＣＳＩバ
ス１４に切り替え、Ｉ／Ｏ制御ボード５経由で当該ディ
スクドライブ４５へのアクセスを行う。
【０１９２】次に、図１３に示すシステムにディスクユ
ニット８をオンライン交換する場合について説明する。
コンソールの指示に従ってディスクユニットを実装す
る。構成制御ボード７は、ＪＴＡＧバスからなる構成制
御バス１６のプロトコルに従って、ディスクユニット内
のスキャンブリッジ２５を経由してＥＥＰＲＯＭからな
る不揮発性メモリ２６を選択し、ディスクユニットの種
類などの情報を読み取り、正しいディスクユニットが挿
入されたことを確認する。
ニット８をオンライン交換する場合について説明する。
コンソールの指示に従ってディスクユニットを実装す
る。構成制御ボード７は、ＪＴＡＧバスからなる構成制
御バス１６のプロトコルに従って、ディスクユニット内
のスキャンブリッジ２５を経由してＥＥＰＲＯＭからな
る不揮発性メモリ２６を選択し、ディスクユニットの種
類などの情報を読み取り、正しいディスクユニットが挿
入されたことを確認する。
【０１９３】構成制御ボード７は、同様にしてディスク
接続スイッチ７３を選択し、ＳＣＳＩバス１４への接続
を行う。また、構成制御ボード７は、同様にしてＩＤ番
号設定回路７４を選択し、そのバスにおけるＩＤ番号の
設定を行い、さらにディスクドライブへの電源供給を開
始する。各ディスクユニットで設定されるＩＤ番号は、
同じ構成制御バスであるＪＴＡＧ準拠のシリアルバスを
経由して読み込みでき、重複しないＩＤ番号が設定され
る。
接続スイッチ７３を選択し、ＳＣＳＩバス１４への接続
を行う。また、構成制御ボード７は、同様にしてＩＤ番
号設定回路７４を選択し、そのバスにおけるＩＤ番号の
設定を行い、さらにディスクドライブへの電源供給を開
始する。各ディスクユニットで設定されるＩＤ番号は、
同じ構成制御バスであるＪＴＡＧ準拠のシリアルバスを
経由して読み込みでき、重複しないＩＤ番号が設定され
る。
【０１９４】このように、本実施の形態では、ディスク
ユニット８，９を２系統のＳＣＳＩバス１４，１５に接
続し、ＪＴＡＧバスからなる構成制御バス１６を経由し
てディスクドライブ４５をどちらのＳＣＳＩバスに接続
するかを設定するように構成したため、Ｉ／Ｏ制御ボー
ド５，６が故障してもディスクドライブ４５へのアクセ
スを継続することができる。また、ＪＴＡＧバスからな
る構成制御バス１６を経由してＳＣＳＩバス１４，１５
上のＩＤ番号を設定するように構成したため、ディスク
ユニット８，９のオンライン増設時にＩＤ番号の重複を
避けることができる。
ユニット８，９を２系統のＳＣＳＩバス１４，１５に接
続し、ＪＴＡＧバスからなる構成制御バス１６を経由し
てディスクドライブ４５をどちらのＳＣＳＩバスに接続
するかを設定するように構成したため、Ｉ／Ｏ制御ボー
ド５，６が故障してもディスクドライブ４５へのアクセ
スを継続することができる。また、ＪＴＡＧバスからな
る構成制御バス１６を経由してＳＣＳＩバス１４，１５
上のＩＤ番号を設定するように構成したため、ディスク
ユニット８，９のオンライン増設時にＩＤ番号の重複を
避けることができる。
【０１９５】なお、上記実施の形態１７では、製造番号
などの個別情報を格納するための不揮発メモリ２６とし
てＥＥＰＲＯＭを使用して構成したが、本発明はこれの
みに限定されるものではなく、不揮発性メモリ２６をバ
ッテリバックアップされたＳＲＡＭなどで構成しても実
現することができる。
などの個別情報を格納するための不揮発メモリ２６とし
てＥＥＰＲＯＭを使用して構成したが、本発明はこれの
みに限定されるものではなく、不揮発性メモリ２６をバ
ッテリバックアップされたＳＲＡＭなどで構成しても実
現することができる。
【０１９６】また上記実施の形態１７では、構成制御バ
ス１６としてＩＥＥＥＳｔｄ．１１４９．１（ＪＴＡ
Ｇ）準拠のシリアルバスを使用して構成したが、本発明
はこれのみに限定されるものではなく、構成制御バス１
６をＩ2 Ｃ等のシリアルバスやパラレルバスで構成して
も実現することができる。
ス１６としてＩＥＥＥＳｔｄ．１１４９．１（ＪＴＡ
Ｇ）準拠のシリアルバスを使用して構成したが、本発明
はこれのみに限定されるものではなく、構成制御バス１
６をＩ2 Ｃ等のシリアルバスやパラレルバスで構成して
も実現することができる。
【０１９７】実施の形態１８．本実施の形態は、図１３
に示す情報処理装置の構成制御方式に適用させることが
できるので、図１３を用いて説明する。システムバス１
２には、ＣＰＵボード１，２、メモリボード３、バスブ
リッジボード４が接続され、Ｉ／Ｏバス１３には、バス
ブリッジボード４とＩ／Ｏ制御ボード５〜６が接続され
ている。ＳＣＳＩバス１４，１５には、それぞれディス
クユニット８，９が接続され、構成制御バス１６には、
ＣＰＵボード１，２、メモリボード３、バスブリッジボ
ード４、Ｉ／Ｏ制御ボード５，６、構成制御ボード７、
ディスクユニット８，９、電源ユニット１０が接続され
ている。
に示す情報処理装置の構成制御方式に適用させることが
できるので、図１３を用いて説明する。システムバス１
２には、ＣＰＵボード１，２、メモリボード３、バスブ
リッジボード４が接続され、Ｉ／Ｏバス１３には、バス
ブリッジボード４とＩ／Ｏ制御ボード５〜６が接続され
ている。ＳＣＳＩバス１４，１５には、それぞれディス
クユニット８，９が接続され、構成制御バス１６には、
ＣＰＵボード１，２、メモリボード３、バスブリッジボ
ード４、Ｉ／Ｏ制御ボード５，６、構成制御ボード７、
ディスクユニット８，９、電源ユニット１０が接続され
ている。
【０１９８】図２８は図１３に示すディスクユニットの
構成を示すブロック図である。図２８において、図２７
と同一符号は同一または相当部分を示し、７５はディス
クドライブである。本実施の形態も、構成制御バス１６
としてＩＥＥＥＳｔｄ．１１４９．１（ＪＴＡＧ）準拠
のシリアルバスを使用し、不揮発性メモリ２６としてＥ
ＥＰＲＯＭを使用して構成した場合を例示して説明す
る。
構成を示すブロック図である。図２８において、図２７
と同一符号は同一または相当部分を示し、７５はディス
クドライブである。本実施の形態も、構成制御バス１６
としてＩＥＥＥＳｔｄ．１１４９．１（ＪＴＡＧ）準拠
のシリアルバスを使用し、不揮発性メモリ２６としてＥ
ＥＰＲＯＭを使用して構成した場合を例示して説明す
る。
【０１９９】ディスク接続スイッチ７３内がストレート
接続（７３ａがＯＮ、７３ｂがＯＦＦ、７３ｃがＯＦ
Ｆ、７３ｄがＯＮ）にてディスクドライブ４５，７５が
接続されたディスクユニット８をアクセスしているＩ／
Ｏ制御ボード５に障害が発生した場合の動作について説
明する。まず、構成制御ボード７は、ＪＴＡＧバスから
なる構成制御バス１６のプロトコルに従って、当該のデ
ィスクユニット８のスキャンブリッジ２５を経由してデ
ィスク接続スイッチ７３を選択し、７３ａをＯＦＦする
ことによってディスクドライブ４５への接続を遮断す
る。
接続（７３ａがＯＮ、７３ｂがＯＦＦ、７３ｃがＯＦ
Ｆ、７３ｄがＯＮ）にてディスクドライブ４５，７５が
接続されたディスクユニット８をアクセスしているＩ／
Ｏ制御ボード５に障害が発生した場合の動作について説
明する。まず、構成制御ボード７は、ＪＴＡＧバスから
なる構成制御バス１６のプロトコルに従って、当該のデ
ィスクユニット８のスキャンブリッジ２５を経由してデ
ィスク接続スイッチ７３を選択し、７３ａをＯＦＦする
ことによってディスクドライブ４５への接続を遮断す
る。
【０２００】次に、構成制御ボード７は、同様にしてＪ
ＴＡＧバスからなる構成制御バス１６経由で当該のディ
スクユニット８が接続されたＳＣＳＩバス１４とは他方
のＳＣＳＩバス１５上の他のディスクユニット９内のＩ
Ｄ番号設定回路７４を選択し、設定されているＩＤ番号
を読み取り、同様にして重複しないＩＤ番号をＪＴＡＧ
バスからなる構成制御バス１６経由でディスクユニット
８内のＩＤ番号設定回路７４に設定する。
ＴＡＧバスからなる構成制御バス１６経由で当該のディ
スクユニット８が接続されたＳＣＳＩバス１４とは他方
のＳＣＳＩバス１５上の他のディスクユニット９内のＩ
Ｄ番号設定回路７４を選択し、設定されているＩＤ番号
を読み取り、同様にして重複しないＩＤ番号をＪＴＡＧ
バスからなる構成制御バス１６経由でディスクユニット
８内のＩＤ番号設定回路７４に設定する。
【０２０１】さらに、構成制御ボード７は、同様にして
ＪＴＡＧバスからなる構成制御バス１６経由で当該のデ
ィスクユニット８内のディスク接続スイッチ７３を選択
し、ディスク接続スイッチの設定を従系ペア接続（７３
ａがＯＦＦ、７３ｂがＯＮ、７３ｃがＯＦＦ、７３ｄが
ＯＮ）に変更する。これによって他方のＳＣＳＩバス１
５を制御するＩ／Ｏ制御ボード６から当該ディスクユニ
ット８の動作を再開することができる。
ＪＴＡＧバスからなる構成制御バス１６経由で当該のデ
ィスクユニット８内のディスク接続スイッチ７３を選択
し、ディスク接続スイッチの設定を従系ペア接続（７３
ａがＯＦＦ、７３ｂがＯＮ、７３ｃがＯＦＦ、７３ｄが
ＯＮ）に変更する。これによって他方のＳＣＳＩバス１
５を制御するＩ／Ｏ制御ボード６から当該ディスクユニ
ット８の動作を再開することができる。
【０２０２】また、図１１のシステムにおいて、ディス
クユニット８をオンライン交換する場合を例に説明す
る。まず、構成制御ボード７は、ＪＴＡＧバスからなる
構成制御バス１６のプロトコルに従って、当該のディス
クユニット８のスキャンブリッジ２５を経由してディス
ク接続スイッチ７３を選択し、設定値を読み取る。さら
に、構成制御ボード７は、同様にしてＩＤ設定回路７４
を選択し、ＩＤ番号を読み取る。また、同様にしてディ
スクドライブへの接続を遮断する。また、同様にしてＩ
Ｄ設定回路を選択し、ＩＤ番号を読み取る。
クユニット８をオンライン交換する場合を例に説明す
る。まず、構成制御ボード７は、ＪＴＡＧバスからなる
構成制御バス１６のプロトコルに従って、当該のディス
クユニット８のスキャンブリッジ２５を経由してディス
ク接続スイッチ７３を選択し、設定値を読み取る。さら
に、構成制御ボード７は、同様にしてＩＤ設定回路７４
を選択し、ＩＤ番号を読み取る。また、同様にしてディ
スクドライブへの接続を遮断する。また、同様にしてＩ
Ｄ設定回路を選択し、ＩＤ番号を読み取る。
【０２０３】次に、コンソールの指示に従って、当該デ
ィスクユニット８を抜き出し、新たなディスクユニット
８を挿入する。構成制御ボード７は、ＪＴＡＧバスから
なる構成制御バス１６のプロトコルに従って、当該のデ
ィスクユニット８のスキャンブリッジ２５を経由してデ
ィスク接続スイッチ７３を選択し、ＩＤ設定回路７４を
選択し、以前の設定値を設定する。さらに、構成制御ボ
ード７は、同様にしてＪＴＡＧバスからなる構成制御バ
ス１６のプロトコルに従って、当該のディスクユニット
８のスキャンブリッジ２５を経由して電源制御回路３９
を選択し、ディスクドライブ４５，７３への電源供給を
開始する。
ィスクユニット８を抜き出し、新たなディスクユニット
８を挿入する。構成制御ボード７は、ＪＴＡＧバスから
なる構成制御バス１６のプロトコルに従って、当該のデ
ィスクユニット８のスキャンブリッジ２５を経由してデ
ィスク接続スイッチ７３を選択し、ＩＤ設定回路７４を
選択し、以前の設定値を設定する。さらに、構成制御ボ
ード７は、同様にしてＪＴＡＧバスからなる構成制御バ
ス１６のプロトコルに従って、当該のディスクユニット
８のスキャンブリッジ２５を経由して電源制御回路３９
を選択し、ディスクドライブ４５，７３への電源供給を
開始する。
【０２０４】また、図１１のシステムにおいて、ディス
クユニットをオンライン増設する場合を例に図７を用い
て説明する。まず、コンソールの指示に従って、新たに
ディスクユニット３８を挿入する。構成制御ボード７
は、ＪＴＡＧバスからなる構成制御バス１６のプロトコ
ルに従って、当該のディスクユニットのスキャンブリッ
ジ２５を経由してＥＥＰＲＯＭからなる不揮発性メモリ
２６を選択し、ディスクユニット３８の情報を読み取
り、正しいディスクユニットが挿入されたことを確認す
る。
クユニットをオンライン増設する場合を例に図７を用い
て説明する。まず、コンソールの指示に従って、新たに
ディスクユニット３８を挿入する。構成制御ボード７
は、ＪＴＡＧバスからなる構成制御バス１６のプロトコ
ルに従って、当該のディスクユニットのスキャンブリッ
ジ２５を経由してＥＥＰＲＯＭからなる不揮発性メモリ
２６を選択し、ディスクユニット３８の情報を読み取
り、正しいディスクユニットが挿入されたことを確認す
る。
【０２０５】次に、構成制御ボード７は、同様にして当
該のディスクユニット３８が接続するＳＣＳＩバス上の
ディスクユニットのＩＤ設定回路７４を選択し、設定さ
れているＩＤ番号を読み取り、同様にして重複をしない
ＩＤ番号をＪＴＡＧバスからなる構成制御バス１６経由
でディスクユニット３８内のＩＤ設定回路７４に設定す
る。
該のディスクユニット３８が接続するＳＣＳＩバス上の
ディスクユニットのＩＤ設定回路７４を選択し、設定さ
れているＩＤ番号を読み取り、同様にして重複をしない
ＩＤ番号をＪＴＡＧバスからなる構成制御バス１６経由
でディスクユニット３８内のＩＤ設定回路７４に設定す
る。
【０２０６】このように、本実施の形態では、ＪＴＡＧ
バスからなる構成制御バス１６経由でディスクユニット
８，９内のディスクドライブ４５，７５の接続を変更す
るように構成したため、Ｉ／Ｏ制御ボード５，６が故障
してもディスクドライブ４５，７５へのアクセスを継続
することができる。
バスからなる構成制御バス１６経由でディスクユニット
８，９内のディスクドライブ４５，７５の接続を変更す
るように構成したため、Ｉ／Ｏ制御ボード５，６が故障
してもディスクドライブ４５，７５へのアクセスを継続
することができる。
【０２０７】なお、上記実施の形態１８では、製造番号
などの個別情報を格納するための不揮発メモリ２６とし
てＥＥＰＲＯＭを使用して構成したが、本発明はこれの
みに限定されるものではなく、不揮発性メモリ２６をバ
ッテリバックアップされたＳＲＡＭなどで構成しても実
現することができる。
などの個別情報を格納するための不揮発メモリ２６とし
てＥＥＰＲＯＭを使用して構成したが、本発明はこれの
みに限定されるものではなく、不揮発性メモリ２６をバ
ッテリバックアップされたＳＲＡＭなどで構成しても実
現することができる。
【０２０８】また、上記実施の形態は、構成制御バス１
６としてＩＥＥＥＳｔｄ．１１４９．１（ＪＴＡＧ）準
拠のシリアルバスを使用して構成したが、本発明はこれ
のみに限定されるものではなく、構成制御バス１６をＩ
2 Ｃ等のシリアルバスやパラレルバスで構成しても実現
することができる。
６としてＩＥＥＥＳｔｄ．１１４９．１（ＪＴＡＧ）準
拠のシリアルバスを使用して構成したが、本発明はこれ
のみに限定されるものではなく、構成制御バス１６をＩ
2 Ｃ等のシリアルバスやパラレルバスで構成しても実現
することができる。
【０２０９】
【発明の効果】本発明は、各ボードや各ディスクユニッ
トに製造番号などの個別情報を保存するためのＥＥＰＲ
ＯＭなどの不揮発性メモリを実装し、構成制御ボードが
構成制御バスを経由して各ボードと各ディスクユニット
の実装状態、個別情報をモニタできるように構成したの
で、ネットワーク接続されたリモート端末などからシス
テム内のボードやディスクユニットの実装状態、個別情
報をモニタすることができるという効果がある。
トに製造番号などの個別情報を保存するためのＥＥＰＲ
ＯＭなどの不揮発性メモリを実装し、構成制御ボードが
構成制御バスを経由して各ボードと各ディスクユニット
の実装状態、個別情報をモニタできるように構成したの
で、ネットワーク接続されたリモート端末などからシス
テム内のボードやディスクユニットの実装状態、個別情
報をモニタすることができるという効果がある。
【０２１０】また、各ボードや各ディスクユニットに環
境温度をセンサするための手段を備え、構成制御ボード
が構成制御バスを経由して各ボードと各ディスクユニッ
トの温度をモニタできるように構成したので、ネットワ
ーク接続されたリモート端末などからシステム内のボー
ドやディスクユニットの環境温度をモニタすることがで
きるという効果がある。
境温度をセンサするための手段を備え、構成制御ボード
が構成制御バスを経由して各ボードと各ディスクユニッ
トの温度をモニタできるように構成したので、ネットワ
ーク接続されたリモート端末などからシステム内のボー
ドやディスクユニットの環境温度をモニタすることがで
きるという効果がある。
【０２１１】また、各ボードや各ディスクユニットに電
圧をモニタするための手段を備え、構成制御ボードが構
成制御バスを経由して各ボードと各ディスクユニットの
電圧をモニタできるように構成したので、ネットワーク
接続されたリモート端末などからシステム内のボードや
ディスクユニットに供給される電源電圧をモニタするこ
とができるという効果がある。
圧をモニタするための手段を備え、構成制御ボードが構
成制御バスを経由して各ボードと各ディスクユニットの
電圧をモニタできるように構成したので、ネットワーク
接続されたリモート端末などからシステム内のボードや
ディスクユニットに供給される電源電圧をモニタするこ
とができるという効果がある。
【０２１２】また、各ボード内のリセット回路を上位と
下位の２つのレベルに分け、上位のレベルをシステムレ
ベルで制御し、下位のレベルを構成制御ボードが構成制
御バスを経由して個別に制御できるように構成したの
で、ボードのオンライン交換／増設時にボード個別にリ
セット制御を行い、誤ったカードを挿入した場合にシス
テム全体に悪影響を及ぼすことを防ぐことができるとい
う効果がある。
下位の２つのレベルに分け、上位のレベルをシステムレ
ベルで制御し、下位のレベルを構成制御ボードが構成制
御バスを経由して個別に制御できるように構成したの
で、ボードのオンライン交換／増設時にボード個別にリ
セット制御を行い、誤ったカードを挿入した場合にシス
テム全体に悪影響を及ぼすことを防ぐことができるとい
う効果がある。
【０２１３】また、各ボードと各ディスクユニット内の
電源プレーンを２つのレベルに分け、上位のレベルの供
給をシステムレベルで制御し、下位のレベルの供給を構
成制御ボードが構成制御バスを経由して制御できるよう
に構成したので、ボードのオンライン交換／増設時にボ
ード個別に電源制御を行い、誤ったカードを挿入した場
合にシステム全体に悪影響を及ぼすことを防ぐことがで
きるという効果がある。
電源プレーンを２つのレベルに分け、上位のレベルの供
給をシステムレベルで制御し、下位のレベルの供給を構
成制御ボードが構成制御バスを経由して制御できるよう
に構成したので、ボードのオンライン交換／増設時にボ
ード個別に電源制御を行い、誤ったカードを挿入した場
合にシステム全体に悪影響を及ぼすことを防ぐことがで
きるという効果がある。
【０２１４】また、各ディスクユニット内に振動や衝撃
を検知する手段とその検知結果を格納するためのＥＥＰ
ＲＯＭなどの不揮発性メモリを実装し、構成制御ボード
が構成制御バスを経由して各ディスクユニットの振動や
衝撃の検知結果をモニタできるように構成したので、許
容範囲を越えた振動や衝撃を受けたことをリモートから
モニタすることができるという効果がある。
を検知する手段とその検知結果を格納するためのＥＥＰ
ＲＯＭなどの不揮発性メモリを実装し、構成制御ボード
が構成制御バスを経由して各ディスクユニットの振動や
衝撃の検知結果をモニタできるように構成したので、許
容範囲を越えた振動や衝撃を受けたことをリモートから
モニタすることができるという効果がある。
【０２１５】また、各ディスクユニット内の振動や衝撃
を検知する手段とその結果を表示するＬＥＤなどの表示
手段を備え、ディスクドライブの許容振動値や許容衝撃
値を越えた場合にＬＥＤを点灯するように構成したの
で、許容範囲を越えた振動や衝撃を受けたことを知るこ
とができるという効果がある。
を検知する手段とその結果を表示するＬＥＤなどの表示
手段を備え、ディスクドライブの許容振動値や許容衝撃
値を越えた場合にＬＥＤを点灯するように構成したの
で、許容範囲を越えた振動や衝撃を受けたことを知るこ
とができるという効果がある。
【０２１６】また、各ディスクユニット内に振動や衝撃
を検知する手段、その結果を格納するためのＥＥＰＲＯ
Ｍなどの不揮発性メモリとそれらに電源を供給するため
のバッテリを備え、動作時、待機時と非実装時を問わず
振動や衝撃の検知とその検知結果のＥＥＰＲＯＭなどの
不揮発性メモリへの格納を行い、構成制御ボードが構成
制御バスを経由して各ディスクユニットの振動や衝撃の
検知結果をモニタできるように構成したので、動作時、
待機時と非実装時を問わず許容範囲を越えた振動や衝撃
を受けたことをリモートからモニタすることができると
いう効果がある。
を検知する手段、その結果を格納するためのＥＥＰＲＯ
Ｍなどの不揮発性メモリとそれらに電源を供給するため
のバッテリを備え、動作時、待機時と非実装時を問わず
振動や衝撃の検知とその検知結果のＥＥＰＲＯＭなどの
不揮発性メモリへの格納を行い、構成制御ボードが構成
制御バスを経由して各ディスクユニットの振動や衝撃の
検知結果をモニタできるように構成したので、動作時、
待機時と非実装時を問わず許容範囲を越えた振動や衝撃
を受けたことをリモートからモニタすることができると
いう効果がある。
【０２１７】また、各ディスクユニット内に振動や衝撃
を検知する手段、その結果を表示するＬＥＤなどの表示
手段とそれらに電源を供給するためのバッテリを備え、
動作時、待機時と非実装時に振動や衝撃の検知を行い、
ディスクドライブの許容振動値や許容衝撃値を越えた場
合にＬＥＤを点灯するように構成したので、許容範囲を
越えた振動や衝撃を受けたことを知ることができるとい
う効果がある。
を検知する手段、その結果を表示するＬＥＤなどの表示
手段とそれらに電源を供給するためのバッテリを備え、
動作時、待機時と非実装時に振動や衝撃の検知を行い、
ディスクドライブの許容振動値や許容衝撃値を越えた場
合にＬＥＤを点灯するように構成したので、許容範囲を
越えた振動や衝撃を受けたことを知ることができるとい
う効果がある。
【０２１８】また、各ディスクユニット内にディスクド
ライブの排他制御を行うための手段を備え、構成制御ボ
ードが構成制御バスを経由してディスクドライブの排他
制御を行うことができるという効果がある。
ライブの排他制御を行うための手段を備え、構成制御ボ
ードが構成制御バスを経由してディスクドライブの排他
制御を行うことができるという効果がある。
【０２１９】また、各ディスクユニット内に接続される
バスの終端を行うための手段を備え、構成制御ボードが
構成制御バスを経由してバスの終端を行うことができる
という効果がある。
バスの終端を行うための手段を備え、構成制御ボードが
構成制御バスを経由してバスの終端を行うことができる
という効果がある。
【０２２０】また、各ディスクユニット内に接続される
バスの終端を行うための手段を備え、実装位置と他のデ
ィスクユニットの実装状態をもとにしてバスの終端を行
うことができるという効果がある。
バスの終端を行うための手段を備え、実装位置と他のデ
ィスクユニットの実装状態をもとにしてバスの終端を行
うことができるという効果がある。
【０２２１】また、各ボード内に初期設定などを格納す
る手段を備え、構成制御ボードが構成制御バスを経由し
て設定できるという効果がある。
る手段を備え、構成制御ボードが構成制御バスを経由し
て設定できるという効果がある。
【０２２２】また、ボード上にＥＣＣエラーなどを検出
する手段を備え、構成制御ボードが構成制御バスを経由
してＥＣＣ１ビットエラー訂正などの情報をモニタし、
ボードの故障予測を行うことができるという効果があ
る。
する手段を備え、構成制御ボードが構成制御バスを経由
してＥＣＣ１ビットエラー訂正などの情報をモニタし、
ボードの故障予測を行うことができるという効果があ
る。
【０２２３】また、各電源ユニットに製造番号などの個
別情報を保存するためのＥＥＰＲＯＭなどの不揮発性メ
モリを実装し、構成制御ボードが構成制御バスを経由し
て各電源ユニットの実装状態、個別情報をモニタできる
という効果がある。
別情報を保存するためのＥＥＰＲＯＭなどの不揮発性メ
モリを実装し、構成制御ボードが構成制御バスを経由し
て各電源ユニットの実装状態、個別情報をモニタできる
という効果がある。
【０２２４】また、各電源ユニット内に環境温度をモニ
タするための手段を備え、構成制御ボードが構成制御バ
スを経由して各電源ユニット内の環境温度をモニタでき
るという効果がある。
タするための手段を備え、構成制御ボードが構成制御バ
スを経由して各電源ユニット内の環境温度をモニタでき
るという効果がある。
【０２２５】また、各電源ユニットに出力電圧をモニタ
するための手段を備え、構成制御ボードが構成制御バス
を経由して各電源ユニットの電圧をモニタできるという
効果がある。
するための手段を備え、構成制御ボードが構成制御バス
を経由して各電源ユニットの電圧をモニタできるという
効果がある。
【０２２６】また、各電源ユニットに製造番号などの個
別情報を保存するための手段、温度や電圧をモニタする
ための手段、前記手段に電源を供給するためのバッテリ
を備え、構成制御ボードが構成制御バスを経由して各電
源ユニットの実装状態、個別情報、温度や電圧を当該電
源が故障していてもモニタできるという効果がある。
別情報を保存するための手段、温度や電圧をモニタする
ための手段、前記手段に電源を供給するためのバッテリ
を備え、構成制御ボードが構成制御バスを経由して各電
源ユニットの実装状態、個別情報、温度や電圧を当該電
源が故障していてもモニタできるという効果がある。
【０２２７】また、各電源ユニットに出力を制御するた
めの手段を備え、構成制御ボードが構成制御バスを経由
して各電源ユニットの出力を制御できるという効果があ
る。
めの手段を備え、構成制御ボードが構成制御バスを経由
して各電源ユニットの出力を制御できるという効果があ
る。
【０２２８】また、各電源ユニットに出力電圧を切り替
える手段を備え、電源ユニットの実装位置に応じて定め
られた電圧を出力できるという効果がある。
える手段を備え、電源ユニットの実装位置に応じて定め
られた電圧を出力できるという効果がある。
【０２２９】また、各電源ユニットに出力電圧を切り替
える手段を備え、構成制御ボードが構成制御バスを経由
して各電源ユニットの出力電圧を切り替えることができ
るという効果がある。
える手段を備え、構成制御ボードが構成制御バスを経由
して各電源ユニットの出力電圧を切り替えることができ
るという効果がある。
【０２３０】また、ディスクユニット内のディスク接続
機構の設定を、構成制御ボードが構成制御バスを経由し
て行えるように構成したので、ネットワーク接続された
リモート端末などから設定できるという効果がある。
機構の設定を、構成制御ボードが構成制御バスを経由し
て行えるように構成したので、ネットワーク接続された
リモート端末などから設定できるという効果がある。
【図１】 本発明に係る実施の形態１の情報処理装置の
構成制御方式の構成を示すブロック図である。
構成制御方式の構成を示すブロック図である。
【図２】 図１に示すボードとディスクユニットの構成
を示すブロック図である。
を示すブロック図である。
【図３】 図２に示す不揮発性メモリの内容を示す図で
ある。
ある。
【図４】 本発明に係る実施の形態２の情報処理装置の
構成制御方式の構成を示すブロック図である。
構成制御方式の構成を示すブロック図である。
【図５】 図４に示すボードの構成を示すブロック図で
ある。
ある。
【図６】 図４に示すボード及びディスクユニットの所
要電力と電源ユニットの供給電力を示す図である。
要電力と電源ユニットの供給電力を示す図である。
【図７】 本発明に係る実施の形態３の情報処理装置の
構成制御方式の構成を示すブロック図である。
構成制御方式の構成を示すブロック図である。
【図８】 図７に示すボードとディスクユニットの構成
を示すブロック図である。
を示すブロック図である。
【図９】 本発明に係る実施の形態４の情報処理装置の
構成制御方式におけるディスクユニットの構成を示すブ
ロック図である。
構成制御方式におけるディスクユニットの構成を示すブ
ロック図である。
【図１０】 本発明に係る実施の形態５の情報処理装置
の構成制御方式におけるディスクユニットの構成を示す
ブロック図である。
の構成制御方式におけるディスクユニットの構成を示す
ブロック図である。
【図１１】 本発明に係る実施の形態６の情報処理装置
の構成制御方式におけるディスクユニットの構成を示す
ブロック図である。
の構成制御方式におけるディスクユニットの構成を示す
ブロック図である。
【図１２】 本発明に係る実施の形態７の情報処理装置
の構成制御方式におけるディスクユニットの構成を示す
ブロック図である。
の構成制御方式におけるディスクユニットの構成を示す
ブロック図である。
【図１３】 本発明に係る実施の形態８の情報処理装置
の構成制御方式の構成を示すブロック図である。
の構成制御方式の構成を示すブロック図である。
【図１４】 図１３に示すディスクユニットの構成を示
すブロック図である。
すブロック図である。
【図１５】 本発明に係る実施の形態９の情報処理装置
の構成制御方式の構成を示すブロック図である。
の構成制御方式の構成を示すブロック図である。
【図１６】 図１５に示すディスクユニットの構成を示
すブロック図である。
すブロック図である。
【図１７】 本発明に係る実施の形態１０の情報処理装
置の構成制御方式の構成を示すブロック図である。
置の構成制御方式の構成を示すブロック図である。
【図１８】 図１７に示すディスクユニットの構成を示
すブロック図である。
すブロック図である。
【図１９】 図１７に示す情報処理装置の構成制御方式
におけるディスクバックボードの結線を示す図である。
におけるディスクバックボードの結線を示す図である。
【図２０】 本発明に係る実施の形態１１の情報処理装
置の構成制御方式の構成を示すブロック図である。
置の構成制御方式の構成を示すブロック図である。
【図２１】 図２０に示すＣＰＵボードの構成を示すブ
ロック図である。
ロック図である。
【図２２】 本発明に係る実施の形態１２の情報処理装
置の構成制御方式におけるＣＰＵボードの構成を示すブ
ロック図である。
置の構成制御方式におけるＣＰＵボードの構成を示すブ
ロック図である。
【図２３】 本発明に係る実施の形態１３の情報処理装
置の構成制御方式の構成を示すブロック図である。
置の構成制御方式の構成を示すブロック図である。
【図２４】 図２３に示す電源ユニットの構成を示すブ
ロック図である。
ロック図である。
【図２５】 本発明に係る実施の形態１５の情報処理装
置の構成制御方式における電源ユニットおよび電源バッ
クボードの構成を示すブロック図である。
置の構成制御方式における電源ユニットおよび電源バッ
クボードの構成を示すブロック図である。
【図２６】 本発明に係る実施の形態１６の情報処理装
置の構成制御方式における電源ユニットの構成を示すブ
ロック図である。
置の構成制御方式における電源ユニットの構成を示すブ
ロック図である。
【図２７】 本発明に係る実施の形態１７の情報処理装
置の構成制御方式におけるディスクユニットの構成を示
すブロック図である。
置の構成制御方式におけるディスクユニットの構成を示
すブロック図である。
【図２８】 本発明に係る実施の形態１８の情報処理装
置の構成制御方式におけるディスクユニットの構成を示
すブロック図である。
置の構成制御方式におけるディスクユニットの構成を示
すブロック図である。
【図２９】 従来の実装入出力カードの認識処理方法の
原理フローを示すフローチャートである。
原理フローを示すフローチャートである。
【図３０】 図２９に示す実装入出力カードの認識処理
方法を実施するためのシステム構成を示すブロック図で
ある。
方法を実施するためのシステム構成を示すブロック図で
ある。
【図３１】 従来のカードアドレス用ビットスイッチの
設定内容を示す図である。
設定内容を示す図である。
１，２，３３ ＣＰＵボード、３，３４ メモリボー
ド、４ バスブリッジボード、５，６ Ｉ／Ｏ制御ボー
ド、７ 構成制御ボード、８，９，３８，５３〜５６
ディスクユニット、１０ 電源ユニット、１１ ファン
ユニット、１２システムバス、１３ Ｉ／Ｏバス、１
４，１５ ＳＣＳＩバス、１６ 構成制御バス、１７，
１８ ＡＣ／ＤＣユニット、１９ バッテリユニット、
２０ 充電器ユニット、２１，２２，３５ ＤＣ／ＤＣ
（５Ｖ）ユニット、２３，３６ ＤＣ／ＤＣ（３．３
Ｖ）ユニット、２４ ＤＣ／ＤＣ（１２Ｖ）ユニット、
２５スキャンブリッジ、２６ 不揮発性メモリ、２７
温度センサ、２８ 電圧センサ、２９，３０，４１ Ｏ
Ｐアンプ、３１，３２，４３ Ａ／Ｄコンバータ、３７
リセット制御回路、３９ 電源制御回路、４０ 振動
／衝撃センサ、４２比較器、４４ ＥＥＰＲＯＭ書き込
み制御回路、４５，７５ ディスクドライブ、４６ Ｌ
ＥＤ表示回路、４７ ＬＥＤ、４８ 許容レベル設定回
路、４９ バッテリ、５０ 切り替えスイッチ、５１
デュアルポート回路、５２ ビジー回路、５７ バス終
端制御回路、５８ バス終端回路、５９〜６２ プロセ
ッサ、６３ マルチプロセッサ制御ＬＳＩ、６４ キャ
ッシュメモリ、６５ バス制御ＬＳＩ、６６ 外部レジ
スタ、６７ エラー状態格納レジスタ、６８ 出力制御
回路、６９ ＡＣ／ＤＣコンバータまたはＤＣ／ＤＣコ
ンバータ、７０ 逆流防止用ダイオード、７１ 電圧制
御回路、７２ 出力電圧選択回路、７３ ディスク接続
スイッチ、７４ ＩＤ番号設定回路。
ド、４ バスブリッジボード、５，６ Ｉ／Ｏ制御ボー
ド、７ 構成制御ボード、８，９，３８，５３〜５６
ディスクユニット、１０ 電源ユニット、１１ ファン
ユニット、１２システムバス、１３ Ｉ／Ｏバス、１
４，１５ ＳＣＳＩバス、１６ 構成制御バス、１７，
１８ ＡＣ／ＤＣユニット、１９ バッテリユニット、
２０ 充電器ユニット、２１，２２，３５ ＤＣ／ＤＣ
（５Ｖ）ユニット、２３，３６ ＤＣ／ＤＣ（３．３
Ｖ）ユニット、２４ ＤＣ／ＤＣ（１２Ｖ）ユニット、
２５スキャンブリッジ、２６ 不揮発性メモリ、２７
温度センサ、２８ 電圧センサ、２９，３０，４１ Ｏ
Ｐアンプ、３１，３２，４３ Ａ／Ｄコンバータ、３７
リセット制御回路、３９ 電源制御回路、４０ 振動
／衝撃センサ、４２比較器、４４ ＥＥＰＲＯＭ書き込
み制御回路、４５，７５ ディスクドライブ、４６ Ｌ
ＥＤ表示回路、４７ ＬＥＤ、４８ 許容レベル設定回
路、４９ バッテリ、５０ 切り替えスイッチ、５１
デュアルポート回路、５２ ビジー回路、５７ バス終
端制御回路、５８ バス終端回路、５９〜６２ プロセ
ッサ、６３ マルチプロセッサ制御ＬＳＩ、６４ キャ
ッシュメモリ、６５ バス制御ＬＳＩ、６６ 外部レジ
スタ、６７ エラー状態格納レジスタ、６８ 出力制御
回路、６９ ＡＣ／ＤＣコンバータまたはＤＣ／ＤＣコ
ンバータ、７０ 逆流防止用ダイオード、７１ 電圧制
御回路、７２ 出力電圧選択回路、７３ ディスク接続
スイッチ、７４ ＩＤ番号設定回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−314364（ＪＰ，Ａ) 特開 平５−35408（ＪＰ，Ａ) 特開 平７−244615（ＪＰ，Ａ) 特開 平５−282237（ＪＰ，Ａ) 国際公開95／13581（ＷＯ，Ａ１) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 13/10 - 13/14
Claims (2)
- 【請求項１】 プロセッサが実装されたＣＰＵボード
と、ＣＰＵボードが接続されるシステムバスと、システ
ムバスに接続されるメモリボードと、システムバスに接
続されるＩ／Ｏバスへのブリッジを行うシステムブリッ
ジボードと、Ｉ／Ｏ制御ボードと、Ｉ／Ｏ制御ボードが
接続されるＩ／Ｏバスと、Ｉ／Ｏ制御ボードに接続され
るディスクユニットと、システムの構成を制御する構成
制御ボードと、各ボードおよびディスクユニットに電源
を供給する電源ユニットと、構成制御ボードと他の構成
要素とを結ぶシステムバスとＩ／Ｏバスとは異なり、各
ボードおよびディスクユニットが接続される構成制御バ
スとから構成される情報処理装置の構成制御方式におい
て、各ボード内のリセット回路を上位と下位の２つのレベル
に分け、上位のレベルをシステムレベルで制御し、下位
のレベルを構成制御ボードが構成制御バスを経由して個
別に制御するようにしたことを特徴とする情報処理装置
の構成制御方式。 - 【請求項２】 プロセッサが実装されたＣＰＵボード
と、ＣＰＵボードが接続されるシステムバスと、システ
ムバスに接続されるメモリボードと、システムバスに接
続されるＩ／Ｏバスへのブリッジを行うシステムブリッ
ジボードと、Ｉ／Ｏ制御ボードと、Ｉ／Ｏ制御ボードが
接続されるＩ／Ｏバスと、Ｉ／Ｏ制御ボードに接続され
るディスクユニットと、システムの構成を制御する構成
制御ボードと、各ボードおよびディスクユニットに電源
を供給する電源ユニットと、構成制御ボードと他の構成
要素とを結ぶシステムバスとＩ／Ｏバスとは異なり、各
ボードおよびディスクユニットが接続される構成制御バ
スとから構成される情報処理装置の構成制御方式におい
て、 各ボードと各ディスクユニット内の電源供給制御を２つ
のレベルに分け、上位のレベルの供給をシステムレベル
で制御し、下位のレベルの供給を構成制御ボードが構成
制御バスを経由して個別に制御するようにしたことを特
徴とする情報処理装置の構成制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04596196A JP3233006B2 (ja) | 1996-03-04 | 1996-03-04 | 情報処理装置の構成制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04596196A JP3233006B2 (ja) | 1996-03-04 | 1996-03-04 | 情報処理装置の構成制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09237243A JPH09237243A (ja) | 1997-09-09 |
| JP3233006B2 true JP3233006B2 (ja) | 2001-11-26 |
Family
ID=12733855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04596196A Expired - Fee Related JP3233006B2 (ja) | 1996-03-04 | 1996-03-04 | 情報処理装置の構成制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3233006B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102642696B1 (ko) * | 2021-12-07 | 2024-03-04 | 한화시스템 주식회사 | 이중 조립 구조를 갖는 냉각 지지대 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100362501C (zh) * | 1998-07-31 | 2008-01-16 | 松下电器产业株式会社 | 用于获得节点编号与终端设备对应关系的计算机 |
| JP3934867B2 (ja) * | 2000-09-29 | 2007-06-20 | 株式会社東芝 | 不揮発性半導体記憶装置および不揮発性半導体メモリシステム |
| JP4725719B2 (ja) * | 2005-03-28 | 2011-07-13 | 日本電気株式会社 | ブレードサーバシステムおよびその管理方法 |
| JP5327591B2 (ja) * | 2008-09-19 | 2013-10-30 | 日本電気株式会社 | 情報処理装置の保守管理方法、その装置及びそのプログラム |
-
1996
- 1996-03-04 JP JP04596196A patent/JP3233006B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102642696B1 (ko) * | 2021-12-07 | 2024-03-04 | 한화시스템 주식회사 | 이중 조립 구조를 갖는 냉각 지지대 |
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|---|---|
| JPH09237243A (ja) | 1997-09-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |