CN108447519A - 半导体存储装置 - Google Patents

半导体存储装置 Download PDF

Info

Publication number
CN108447519A
CN108447519A CN201710650750.7A CN201710650750A CN108447519A CN 108447519 A CN108447519 A CN 108447519A CN 201710650750 A CN201710650750 A CN 201710650750A CN 108447519 A CN108447519 A CN 108447519A
Authority
CN
China
Prior art keywords
chip
pad
transistor
electrically connected
semiconductor storage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710650750.7A
Other languages
English (en)
Other versions
CN108447519B (zh
Inventor
稻垣真野
小柳胜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Memory Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Memory Corp filed Critical Toshiba Memory Corp
Publication of CN108447519A publication Critical patent/CN108447519A/zh
Application granted granted Critical
Publication of CN108447519B publication Critical patent/CN108447519B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H01L27/0285—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements bias arrangements for gate electrode of field effect transistors, e.g. RC networks, voltage partitioning circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
    • H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
    • H02H9/046—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere responsive to excess voltage appearing at terminals of integrated circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1701—Structure
    • H01L2224/1703—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computer Security & Cryptography (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Logic Circuits (AREA)

Abstract

本发明的实施方式提供一种能够使电源通电时流动的贯通电流减少的半导体存储装置。一实施方式的半导体存储装置具备包含电源保护电路的芯片，该电源保护电路包含第1至第3焊盘、电阻、电容器、反相器、及第1及第2晶体管。第2及第3焊盘分别被供给第1及第2电压。电阻是将第1端连接于第2焊盘。电容器是将第1端连接于电阻的第2端。第1晶体管是将第1端连接于第2焊盘，将第2端连接于具有基于电容器的第1端的电压的值的信号的节点，将栅极连接于第1焊盘。反相器是将输入端连接于第1晶体管的第2端。第2晶体管连接于第2焊盘与第3焊盘之间，且将栅极连接于反相器的输出端。

Description

半导体存储装置
[相关申请案]
本申请享有以日本专利申请2017-27350号(申请日：2017年2月16日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
实施方式涉及一种半导体存储装置。
背景技术
已知有作为半导体存储装置的NAND(Not And，与非)型闪存。
发明内容
本发明的实施方式提供一种能够使电源通电时流动的贯通电流减少的半导体存储装置。
实施方式的半导体存储装置具备包含电源保护电路的第1芯片。所述电源保护电路包含第1焊盘、第2焊盘、第3焊盘、电阻、电容器、第1晶体管、第2晶体管、及反相器。所述第2焊盘被供给第1电压。所述第3焊盘被供给低于所述第1电压的第2电压。所述电阻包含与所述第2焊盘电连接的第1端。所述电容器包含与所述电阻的第2端电连接的第1端。所述第1晶体管包含与所述第2焊盘电连接的第1端、与具有基于所述电容器的第1端的电压的值的信号的节点电连接的第2端、及与所述第1焊盘电连接的栅极。所述反相器包含与所述第1晶体管的第2端电连接的输入端。所述第2晶体管电连接于所述第2焊盘与所述第3焊盘之间，且包含与所述反相器的输出端电连接的栅极。
附图说明
图1是用以说明第1实施方式的存储器系统的构成的框图。
图2是用以说明第1实施方式的半导体存储装置的构成的框图。
图3是用以说明第1实施方式的半导体存储装置的构成的剖视图。
图4是用以说明第1实施方式的半导体存储装置的构成的剖视图。
图5是用以说明第1实施方式的半导体存储装置的电源保护电路的构成的电路图。
图6是用以说明第1实施方式的半导体存储装置的电源保护电路的运行的时序图。
图7是用以说明第1实施方式的半导体存储装置的电源保护电路的运行的时序图。
图8是用以说明第1实施方式的变化例的半导体存储装置的电源保护电路的构成的电路图。
图9是用以说明第2实施方式的半导体存储装置的构成的框图。
图10是用以说明第2实施方式的半导体存储装置的构成的剖视图。
图11是用以说明第2实施方式的半导体存储装置的电源保护电路的构成的电路图。
图12是用以说明第2实施方式的半导体存储装置的电源保护电路的运行的时序图。
图13是用以说明第2实施方式的半导体存储装置的电源保护电路的运行的时序图。
图14是用以说明第2实施方式的变化例的半导体存储装置的电源保护电路的构成的电路图。
图15是用以说明第3实施方式的半导体存储装置的构成的框图。
图16是用以说明第3实施方式的半导体存储装置的构成的剖视图。
图17是用以说明第3实施方式的半导体存储装置的构成的剖视图。
图18是用以说明第3实施方式的半导体存储装置的电源保护电路的构成的电路图。
图19是用以说明对于第3实施方式的半导体存储装置的电源保护电路所供给的电压的表格。
图20是用以说明第3实施方式的半导体存储装置的电源保护电路的运行的时序图。
图21是用以说明第3实施方式的半导体存储装置的电源保护电路的运行的时序图。
图22是用以说明第3实施方式的变化例的半导体存储装置的电源保护电路的构成的电路图。
图23是用以说明第4实施方式的半导体存储装置的构成的剖视图。
图24是用以说明第4实施方式的半导体存储装置的构成的电路图。
图25是用以说明第4实施方式的半导体存储装置的电源保护电路的构成的电路图。
具体实施方式
以下，参照附图，对实施方式进行说明。此外，在以下的说明中，对具有相同的功能及构成的构成要素标注共同的参照符号。
1.第1实施方式
对第1实施方式的半导体存储装置进行说明。第1实施方式的半导体存储装置例如包括NAND型闪存。
1.1关于构成
首先，对第1实施方式的存储器系统的构成进行说明。
1.1.1关于存储器系统的整体构成
利用图1，对第1实施方式的存储器系统的构成例进行说明。图1是表示第1实施方式的存储器系统的构成的一例的框图。存储器系统1例如与外部的未图示的主机设备进行通信。存储器系统1保存来自主机设备的数据，而且，将数据读取到主机设备。
如图1所示，存储器系统1具备控制器10及半导体存储装置20。控制器10从主机设备接收命令，且基于接收的命令控制半导体存储装置20。具体而言，控制器10将由主机设备指示写入的数据写入到半导体存储装置20，将由主机设备指示读取的数据从半导体存储装置20中读取后发送到主机设备。控制器10通过NAND总线而与半导体存储装置20连接。半导体存储装置20例如包含2个通道(通道0及通道1)。通道0及通道1例如分别包含4个芯片(芯片0、芯片1、芯片2及芯片3、以及芯片4、芯片5、芯片6及芯片7)。芯片0～芯片7各自具备多个存储器单元，且通过例如非易失性存储数据而作为NAND型闪存发挥功能。存储器单元并不限定于此，也可易失性存储数据。此外，半导体存储装置20内的通道数、及通道内的芯片数并不限于所述示例，可应用任意个数。
NAND总线进行按照NAND接口的信号/CE、CLE、ALE、/WE、/RE、/WP、/RB、及I/O的收发。信号/CE是用以将半导体存储装置20启动的信号。信号CLE是对于半导体存储装置20通知在信号CLE为"H(高(High))"电平的期间流入至半导体存储装置20的信号I/O为指令。信号ALE是对于半导体存储装置20通知在信号ALE为"H"电平的期间流入至半导体存储装置20的信号I/O为地址。信号/WE指示将信号/WE为"L(低(Low))"电平的期间流入至半导体存储装置20的信号I/O撷取至半导体存储装置20。信号/RE指示将信号I/O输出至半导体存储装置20。信号/WP对于半导体存储装置20指示禁止数据写入及擦除。信号/RB表示半导体存储装置20为就绪状态(受理来自外部的命令的状态)、抑或是忙碌状态(不受理来自外部的命令的状态)。信号I/O例如为8位的信号。信号I/O是在半导体存储装置20与控制器10之间进行收发的数据的实体，且包括指令、地址、及数据。数据例如包括写入数据及读取数据。
而且，对于半导体存储装置20供给各种电源。对半导体存储装置20供给的电压例如包括电压VCCQ及VSS。电压VCCQ是对半导体存储装置20内的电源保护电路(未图示)及接口电路(未图示)供给的电压，且例如为1.2V。电压VSS为接地电压，小于电压VCCQ。电压VSS例如为0V。
1.1.2关于控制器的构成
接着，利用图1，对第1实施方式的存储器系统的控制器进行说明。控制器10具备处理器(CPU：Central Processing Unit(中央处理器))11、内置存储器(RAM：Random AccessMemory)12、NAND接口电路13、缓冲存储器14、及主机接口电路15。
处理器11对控制器10整体的运行进行控制。处理器11例如响应自主机设备接收的数据的写入命令，对于半导体存储装置20发布基于NAND接口的写入命令。该运行在读取及擦除的情况下也相同。
内置存储器12例如为DRAM(Dynamic(RAM)，Dynamic(Random Access Memory)，动态(随机存取存储器))等半导体存储器，且用作处理器11的操作区域。内置存储器12保存用以管理半导体存储装置20的固件、及各种管理表等。
NAND接口电路13经由NAND总线而与半导体存储装置20连接，负责与半导体存储装置20的通信。NAND接口电路13根据处理器11的指示对半导体存储装置20发送指令、地址、及写入数据。而且，NAND接口电路13自半导体存储装置20接收读取数据。
缓冲存储器14暂时保存控制器10自半导体存储装置20及主机设备所接收的数据等。
主机接口电路15是与主机设备连接，负责与主机设备的通信。主机接口电路15例如将自主机设备接收的命令及数据分别传送到处理器11及缓冲存储器14。
1.1.3关于半导体存储装置的构成
其次，利用图2，对第1实施方式的半导体存储装置的构成例进行说明。在图2中，表示半导体存储装置20中的通道0的部分。此外，通道1具有与通道0相同的构成，因此，在以下的说明中，对通道0进行说明，而省略关于与通道0重复的通道1的构成的说明。
如上所述，通道0包含芯片0～芯片3。芯片0～芯片3各自具备焊盘群21、接口电路22、多个电源保护电路23、存储磁芯24、及序列器25。此外，芯片1～芯片3具有与芯片0相同的构成，因此，对于与芯片0重复的部分省略其说明。
焊盘群21包含复数个信号收发用的焊盘。焊盘群21将自控制器10接收的信号/CE、CLE、ALE、/WE、/RE、/WP、及I/O传送到接口电路22。而且，焊盘群21将自接口电路22接收的信号/RB传送到半导体存储装置20的外部。此外，信号/CE及/R8例如经由对于每个芯片均不同的信号线输入到对应的焊盘，其他信号CLE、ALE、/WE、/RE、/WP、及I/O例如经由对于通道0内的各芯片共同的信号线输入到各芯片所对应的焊盘。
而且，焊盘群21包含电源保护电路控制用的焊盘P1、及电压供给用的焊盘P2及P3。焊盘P1及P2与电源保护电路23共用电压VCCQ，焊盘P3与电源保护电路23共用电压VSS。此外，电压VCCQ仅供给到芯片0的焊盘P1，而不供给到芯片1～芯片3的焊盘P1。而且，电压VCCQ及VSS经由对于通道0内的各芯片共同的配线分别供给到各芯片的焊盘P2及P3。此外，在图2的例子中，焊盘P1～焊盘P3是作为1个功能模块表示，但并不限于此，也可设置有多个。于1个芯片内设置有多个焊盘P1～P3的情况下，该多个焊盘P1～P3也可在芯片内的多个部位分散地布局。
接口电路22将信号I/O内的指令及地址发送到序列器25，与存储磁芯24进行收发数据。
多个电源保护电路23分别在设置有多个焊盘P1～P3的情况下，与该多个焊盘P1～P3在芯片内的布局建立对应地设置。电源保护电路23各自与接口电路22共用电压VCCQ。电源保护电路23分别具有例如基于电压VCCQ及VSS，在电压VCCQ中产生浪涌的情况下，与接口电路22共用使该浪涌减少的电压VCCQ的功能。对电源保护电路23的详情随后叙述。
存储磁芯24包含存储数据的存储器单元阵列(未图示)。存储磁芯24构成为能够对存储器单元阵列进行数据的读取处理及写入处理。
序列器25接收指令，按照基于接收的指令的序列控制芯片的整体。
其次，利用图3及图4，对用以进行半导体存储装置的每一芯片的电压供给的接线的情况进行说明。图3及图4表示通过接合线将第1实施方式的半导体存储装置的各芯片与封装衬底连接的情况的剖面结构的一例。图3及图4分别示意性表示与半导体存储装置20的焊盘P1、及P2或P3连接的接合线。此外，在图3及图4中，为方便起见，而将绝缘层省略。
在以下的说明中，将与封装衬底(半导体衬底)30的表面平行的面设为XY平面，且将与XY平面垂直的方向设为Z方向。而且，X方向与Y方向设为相互正交，在图3及图4中，朝向纸面，右侧设为+Y方向，左侧设为-Y方向。而且，朝向纸面，上侧设为+Z方向。
如图3及图4所示，在封装衬底30的下表面上设置凸块31。封装衬底30经由凸块31而与半导体存储装置20的外部电连接。而且，在封装衬底30的上方设置有多个半导体芯片(芯片0～芯片7)32。即，在封装衬底30的上表面上设置有芯片0，在芯片n(n为0≦n＜7的整数)的上表面上依序积层有芯片(n+1)。芯片(n+1)例如对于芯片n在Y方向上错开地进行积层。在图3及图4的例子中，芯片1～芯片4分别对于芯片0～芯片3在+Y方向上错开地进行积层，且芯片5～芯片7分别对于芯片4～芯片6在-Y方向上错开地进行积层。
而且，如图3所示，在芯片0～芯片7的上部例如在沿着Y方向的两端附近设置有焊盘P1。接着，通过如上所述将各芯片沿着Y方向错开地积层，而无论芯片0～芯片7的任一芯片中，焊盘P1中的至少一个均露出而不被积层在上表面上的另一芯片所覆盖。
在芯片0及芯片4的上表面露出的焊盘P1分别经由接合线33A及33B而与封装衬底30电连接。封装衬底30具有未图示的电流路径，将接合线33A及33B分别电连接于对应的凸块31。
另一方面，如图4所示，在芯片0～芯片7的上部例如与焊盘P1同样地在沿着Y方向的两端附近设置有焊盘P2及P3。接着，通过如上所述将各芯片沿着Y方向错开地积层，而无论芯片0～芯片7的任一芯片中，焊盘P2中的至少一个及焊盘P3中的至少一个均露出而不被上表面上的芯片所覆盖。
在芯片0～芯片3的上表面露出的焊盘P2及P3经由接合线34A而对于封装衬底30共同地电连接。同样地，在芯片4～芯片7的上表面露出的焊盘P2及P3经由接合线34B而对于封装衬底30共同地电连接。封装衬底30具有未图示的电流路径，将接合线34A及34B分别电连接于对应的凸块31。
1.1.4关于电源保护电路的构成
其次，利用图5，对第1实施方式的半导体存储装置的电源保护电路的构成进行说明。图5所示的电源保护电路23是对于芯片0～芯片7共同的构成。
如图5所示，电源保护电路23包含晶体管Tr1、Tr2、Tr3、Tr4、Tr5、Tr6、Tr7、Tr8、Tr9、Tr10、Tr11、Tr12及Tr13、电阻R1及R2、以及电容器C1、C2及C3。晶体管Tr1～Tr3、Tr7、Tr9、及Tr10例如具有p通道的极性。晶体管Tr4～Tr6、Tr8、Tr11、Tr12、及Tr13例如具有n通道的极性。晶体管Tr1～Tr8、及Tr10～Tr12、电阻R1及R2、及电容器C1及C2可作为RCTMOS(Resistance Capacitor Trigger Metal Oxide Semiconductor，阻容触发金属氧化物半导体)电路发挥功能。
如上所述，对于芯片0及芯片4的电源保护电路23，经由焊盘P1～焊盘P3分别供给电压VCCQ、VCCQ、及VSS。而且，如上所述，对于芯片1～芯片3、及芯片5～芯片7的电源保护电路23，经由焊盘P2及P3分别供给电压VCCQ及VSS，但不经由焊盘P1供给电压VCCQ。即，芯片1～芯片3、及芯片5～芯片7的电源保护电路23的焊盘P1为开路的状态。
电阻R1是将第1端连接于焊盘P2，将第2端连接于节点VRC。电容器C1是将第1端连接于焊盘P3，将第2端连接于节点VRC。
晶体管Tr1是将第1端连接于焊盘P2，将第2端连接于晶体管Tr3的第1端，将栅极连接于节点VRC。晶体管Tr2是将第1端连接于焊盘P2，将第2端连接于晶体管Tr3的第1端，将栅极连接于节点VFB。晶体管Tr3是将第2端连接于节点VSECOND，将栅极连接于VRC。
晶体管Tr4是将第1端连接于焊盘P3，将第2端连接于晶体管Tr6的第1端，将栅极连接于节点VRC。晶体管Tr5是将第1端连接于焊盘P3，将第2端连接于晶体管Tr6的第1端，将栅极连接于节点VFB。晶体管Tr6是将第2端连接于节点VSECOND，将栅极连接于VRC。
晶体管Tr1、Tr2、Tr4、及Tr5具有如下功能：当焊盘P2的电压VCCQ变动时，带有用于电源保护电路23稳定地运行的迟滞性。晶体管Tr3及Tr6是作为反相器发挥功能。
晶体管Tr7是将第1端连接于焊盘P2，将第2端连接于节点VFB，将栅极连接于节点VSECOND。晶体管Tr8是将第1端连接于焊盘P3，将第2端连接于节点VFB，将栅极连接于节点VSECOND。晶体管Tr7及Tr8是作为反相器发挥功能。
晶体管Tr9是将第1端连接于焊盘P2，将第2端连接于节点VTHIRD，将栅极连接于焊盘P1。晶体管Tr9的栅极宽度理想为大于晶体管Tr1～Tr8、Tr10～Tr11、及Tr13的栅极宽度。晶体管Tr9在焊盘P1为开路状态的情况下，始终成为接通状态，对节点VTHIRD传送电压VCCQ。另一方面，晶体管Tr9在对焊盘P1供给电压VCCQ的情况下，始终成为断开状态，将节点VTHIRD自焊盘P2分开。电阻R2是将第1端连接于节点VFB，将第2端连接于节点VTHIRD。电容器C2是将第1端连接于焊盘P3，将第2端连接于节点VTHIRD。
晶体管Tr10是将第1端连接于焊盘P2，将第2端连接于节点GIN，将栅极连接于节点VTHIRD。晶体管Tr11是将第1端连接于焊盘P3，将第2端连接于节点GIN，将栅极连接于节点VTHIRD。晶体管Tr10及Tr11作为反相器发挥功能。
晶体管Tr12是将第1端连接于焊盘P2，将第2端连接于焊盘P3，将栅极连接于节点GIN。晶体管Tr12具有如下功能：当焊盘P2的电压急遽上升时，成为接通状态使电流Is自第1端流向第2端，缓和相对于该焊盘P2的电压急遽变化而对接口电路22造成的影响。晶体管Tr12的栅极宽度大于其他晶体管Tr1～Tr11、及Tr13的栅极宽度。
晶体管Tr13是将第1端连接于焊盘P1，将第2端连接于焊盘P3，将栅极连接于焊盘P2。晶体管Tr13的栅极宽度理想为小于晶体管Tr1～Tr12的栅极宽度。电容器C3是将第1端连接于焊盘P1，将第2端连接于焊盘P3。晶体管Tr13及电容器C3具有如下功能：在焊盘P1为开路状态的情况下，将对晶体管Tr9的栅极供给的电压保持为VSS。此外，晶体管Tr13及电容器C3也可在多个电源保护电路23中共用。
此外，晶体管Tr1～Tr13例如优选在电压VCCQ与电压VSS之间的某一电压(方便起见，称为电压VT)下，切换为接通状态或断开状态。更具体而言，晶体管Tr1～Tr3、Tr7、Tr9、及Tr10在对栅极施加比电压VT低的电压后，成为接通状态，在对栅极施加比电压VT高的电压后，成为断开状态。而且，晶体管Tr4～Tr6、Tr8、Tr11、Tr12、及Tr13在对栅极施加比电压VT低的电压后，成为断开状态，在对栅极施加比电压VT高的电压后，成为接通状态。这样一来，具有p通道极性的晶体管与具有n通道极性的晶体管优选在一晶体管为接通状态的情况下，另一晶体管成为断开状态，且在一晶体管为断开状态的情况下，另一晶体管成为接通状态。在以下的说明中，对于施加至晶体管Tr1～Tr13的栅极的电压，将比电压VT低的电压称为"L"电平，将比电压VT高的电压称为"H"电平。
1.2关于电源保护电路的运行
其次，利用图6及图7，对第1实施方式的半导体存储装置的电源保护电路的运行进行说明。图6及图7分别表示电源通电时的芯片0及芯片4、及芯片1～芯片3及芯片5～芯片7的电源保护电路23的运行。
如图6所示，芯片0及芯片4是在时刻T10之前，未对半导体存储装置20供给电压VCCQ。因此，焊盘P1及P2例如成为电压VSS。随之，节点VRC、VSECOND、VTHIRD、及GIN均成为电压VSS("L"电平)。随之，晶体管Tr12成为断开状态，电流Is不流动。
在时刻T10，对半导体存储装置20供给电压VCCQ及VSS。随之，晶体管Tr13成为接通状态，将电容器C3充电。而且，晶体管Tr9成为断开状态，节点VTHIRD自焊盘P2分离。
在对半导体存储装置20供给电压的外部电源的电压供给能力较高的情况下，焊盘P2的电压急遽上升，例如快速到达电压VCCQ。节点VRC随着电容器C1的电荷被充分地充电而电压开始渐渐上升。因此，节点VRC在时刻T10未急遽上升至电压VCCQ，而一直为"L"电平。随之，晶体管Tr1及Tr3成为接通状态，晶体管Tr4及Tr6成为断开状态。节点VSECOND与焊盘P2电连接，成为"H"电平。随之，晶体管Tr7成为断开状态，晶体管Tr8成为接通状态。节点VTHIRD与焊盘P3电连接，成为"L"电平。随之，晶体管Tr10成为接通状态，晶体管Tr11成为断开状态。节点GIN与焊盘P2电连接，成为"H"电平。随之，晶体管Tr12成为接通状态，电流Is自第1端流向第2端。
在时刻T20，节点VRC随着将电容器C1充电而达到电压VT。即，节点VRC在时刻T20之后成为"H"电平。随之，晶体管Tr1及Tr3成为断开状态，晶体管Tr4及Tr6成为接通状态。节点VSECOND与焊盘P3电连接，成为"L"电平。随之，晶体管Tr7成为接通状态，晶体管Tr8成为断开状态。节点VTHIRD与焊盘P2电连接，成为"H"电平。随之，晶体管Tr10成为断开状态，晶体管Tr11成为接通状态。节点GIN与焊盘P3电连接，成为"L"电平。随之，晶体管Tr12成为断开状态，电流Is停止。
由此，芯片0及芯片4的电源保护电路23在时刻T10至时刻T20的期间，电流Is流动。
另一方面，如图7所示，芯片1～芯片3及芯片5～芯片7在时刻T10之前的运行与芯片0及芯片4相同。
在时刻T10，对半导体存储装置20供给电压VCCQ及VSS。随之，在芯片1～芯片3及芯片5～芯片7中，节点VRC及VSECOND与芯片0及芯片4同样地进行运行。
此外，晶体管Tr13成为接通状态，但未自焊盘P1供给电压VCCQ，因此，对晶体管Tr9的栅极供给电压VSS。晶体管Tr9成为接通状态，节点VTHIRD与焊盘P2电连接。随之，将电容器C2充电。
因此，在时刻T10之后，节点VTHIRD及GIN分别不依赖于节点VSECOND的电平而成为"H"电平及"L"电平。因此，在芯片1～芯片3及芯片5～芯片7中，电流Is不流动。
以上，电源保护电路的运行结束。
1.3本实施方式的效果
根据第1实施方式，能够使电源通电时流动的贯通电流减少。以下，对本效果进行说明。
随着数据传送速度高速化，而进行使用可高速运行且包含较薄的栅极氧化膜的晶体管的设计。栅极氧化膜较薄的晶体管在对栅极施加较强电压的情况下耐压性较低。因此，例如阶跃恢复(snapback)元件般，在使用以较高电压运行的电源保护电路的情况下，产生ESD(Electrostatic Discharge，静电放电)应力时，存在电源保护电路运行之前晶体管遭到破坏之可能性。因此，揭示了将以更低电压确实地运行的RCTMOS电路用于电源保护电路的方法。
另一方面，RCTMOS电路是产生ESD应力时，强制使电源及接地间短路的构成，所以在被供给的电压急遽变化的情况下，存在较大的贯通电流流入至半导体存储装置内的可能性。因此，例如在将积层有多个芯片的半导体存储装置连接于电压供给能力较高的电源的情况下，当电源通电时，存在预期外的贯通电流同时地流入至半导体存储装置内的所有芯片的可能性。
根据第1实施方式，对芯片0～芯片7的焊盘P2共同地供给电压VCCQ。另一方面，对芯片0及芯片4的焊盘P1供给电压VCCQ，但不对芯片1～芯片3及芯片5～芯片7的焊盘P1供给电压VCCQ而成为开路状态。芯片0～芯片7各自的电源保护电路23具有RCTMOS电路的构成，且更包含晶体管Tr9，该晶体管Tr9包含与焊盘P2连接的第1端、与节点VTHIRD连接的第2端、及与焊盘P1连接的栅极。由此，晶体管Tr9在芯片0及芯片4中，在对焊盘P1施加电压VT以上的电压的期间，始终成为断开状态，但在芯片1～芯片3及芯片5～芯片7中，始终成为接通状态。因此，在供给至焊盘P2的电压VCCQ出现浪涌的情况下，在芯片0及芯片4中，晶体管Tr12成为接通状态，从而能够使电流Is流动。另一方面，在芯片1～芯片3及芯片5～芯片7中，晶体管Tr12始终成为断开状态，电流Is不流动。因此，在如同电压VCCQ可能急遽上升的电源通电时的情况下，能够防止电流Is流入至芯片1～芯片3、及芯片5～芯片7内的电源保护电路23。
而且，电源保护电路23包含：晶体管Tr13，包含与焊盘P1连接的第1端、与焊盘P3连接的第2端、及与焊盘P2连接的栅极；及电容器C3，包含与焊盘P1连接的第1端、及与焊盘P3连接的第2端。由此，能够将对晶体管Tr9的栅极供给的电压在对焊盘P1供给电压VCCQ的情况下设定为电压VCCQ，且在不对焊盘P1供给电压VCCQ的情况下设定为电压VSS。因此，能够使电源保护电路23的运行稳定化。
而且，芯片1～芯片3相对于封装衬底30设置在芯片0的上方。由此，自封装衬底30供给的电压VCCQ通过接合线33A首先供给到芯片0～芯片3中的芯片0内的电路。因此，在产生ESD应力的情况下，电压的浪涌在到达芯片1～芯片3之前被传送到芯片0内的电源保护电路23。因此，如上所述，即便在芯片1～芯片3内的电源保护电路23不运行的情况下，也能够通过使芯片0内的电源保护电路23运行来保护同一通道0内的所有芯片0～芯片3。
而且，于在同一芯片内配置多个电源保护电路23的情况下，晶体管Tr13及电容器C3在该多个电源保护电路23中被共用。由此，能够减少电路面积。
1.4第1实施方式的变化例
此外，第1实施方式的半导体存储装置并不限于所述例子，能够适当进行各种变化。
例如，如图8所示，电源保护电路23也可设为如下构成，即，更包含晶体管Tr14，该晶体管Tr14包含连接着焊盘P2的第1端、与节点VRC连接的第2端、及与焊盘P1连接的栅极。晶体管Tr14在芯片0及芯片4中，始终成为断开状态，且在芯片1～芯片3及芯片5～芯片7中，始终成为接通状态。
由此，晶体管Tr14在芯片0中不对作为RCTMOS电路的运行造成影响。另一方面，在芯片1～芯片3中，能够在对焊盘P2供给电压VCCQ的同时，将节点VRC的电压设为"H"电平。因此，能够使节点VTHIRD的电压稳定地成为"H"电平，进而能够使晶体管Tr12稳定地成为断开状态。
2.第2实施方式
其次，对第2实施方式的半导体存储装置进行说明。第1实施方式的半导体存储装置是如下构成，即，芯片0的电源保护电路23通过对焊盘P1供给电压VCCQ而运行，且芯片1～芯片3的电源保护电路23通过不对焊盘P1供给电压VCCQ而不运行。另一方面，第2实施方式的半导体存储装置是如下构成，即，芯片0的电源保护电路23通过不对焊盘P1供给电压VCCQ而运行，且芯片1～芯片3的电源保护电路23通过对焊盘P1供给电压VCCQ而不运行。以下，对与第1实施方式相同的构成要素标注相同符号并省略其说明，仅对与第1实施方式不同的部分进行说明。
2.1关于半导体存储装置的构成
利用图9，对第2实施方式的半导体存储装置的构成例进行说明。图9是对应于第1实施方式中的图2。在图9中，与图2相同，表示了半导体存储装置20中的通道0的部分。此外，通道1具有与通道0相同的构成，因此，在以下的说明中，对通道0进行说明，而省略对于与通道0重复的通道1的构成的说明。
电压VCCQ仅供给到芯片1～芯片3的焊盘P1，而不供给至芯片0的焊盘P1。而且，电压VCCQ及VSS经由对于通道0内的各芯片共同的配线分别供给到各芯片的焊盘P2及P3。此外，在图9的例子中，焊盘P1～焊盘P3是以1个功能模块表示，但并不限于此，也可设置有多个。在1个芯片内设置有多个焊盘P1～P3的情况下，该多个焊盘P1～P3也可在芯片内的多个部位分散地布局。
其次，利用图10，对用于半导体存储装置的每一芯片的电压供给的接线的情况进行说明。图10是对应于第1实施方式中的图3。图10示意性地表示与半导体存储装置20的焊盘P1连接的接合线。此外，在图10中，为方便起见，而将绝缘层省略。
如图10所示，在芯片1～芯片3、及芯片5～芯片7的上表面露出的焊盘P1分别经由接合线35A及35B而与封装衬底30电连接。封装衬底30具有未图示的电流路径，将接合线35A及35B分别连接于对应的凸块31。
2.2关于电源保护电路的构成
其次，利用图11，对第2实施方式的半导体存储装置的电源保护电路的构成进行说明。图11是对应于第1实施方式中的图5。图11所示的电源保护电路23是对于芯片0～芯片7共同的构成。
如图11所示，电源保护电路23包含晶体管Tr1、Tr2、Tr3、Tr4、Tr5、Tr6、Tr7、Tr8、Tr9、Tr10、Tr11、Tr12及Tr13、电阻R1及R2、电容器C1、C2及C3、以及反相器NV1。晶体管Tr1～Tr13、电阻R1及R2、及电容器C1～C3的构成因与图5相同，故省略说明。
如上所述，对于芯片1～芯片3及芯片5～芯片7的电源保护电路23，经由焊盘P1～焊盘P3分别供给电压VCCQ、VCCQ、及VSS。而且，如上所述，对于芯片0及芯片4的电源保护电路23，经由焊盘P2及P3分别供给电压VCCQ及VSS，但不经由焊盘P1供给电压VCCQ。即，芯片0及芯片4的电源保护电路23的焊盘P1为开路的状态。
反相器NV1是将输入端连接于焊盘P1，将输出端连接于晶体管Tr9的栅极。因此，晶体管Tr9在焊盘P1为开路状态的情况下，始终成为断开状态，将节点VTHIRD与焊盘P2分离。另一方面，晶体管Tr9在对焊盘P1供给电压VCCQ的情况下，始终成为接通状态，将电压VCCQ传送至节点VTHIRD。
2.3关于电源保护电路的运行
其次，利用图12及图13，对第2实施方式的半导体存储装置的电源保护电路的运行进行说明。图12及图13分别对应于第1实施方式中的图6及图7。即，图12及图13分别表示电源通电时的芯片0及芯片4、及芯片1～芯片3及芯片5～芯片7的电源保护电路23的运行。
如图12所示，时刻T10之前的运行因与图6相同而将说明省略。
在时刻T10，对芯片0及芯片4供给电压VCCQ及VSS，晶体管Tr13成为接通状态。然而，因未自焊盘P1供给电压VCCQ，故电容器C3未被充电。因此，反相器NV1对输入端供给电压VSS("L"电平)，且自输出端输出"H"电平。由此，晶体管Tr9成为断开状态，将节点VTHIRD与焊盘P2分离。
时刻T20之后的运行因与图6相同，而将说明省略。
另一方面，如图13所示，在芯片1～芯片3及芯片5～芯片7中，时刻T10之前的运行与芯片0及芯片4相同。
在时刻T10，对半导体存储装置20供给电压VCCQ及VSS。随之，晶体管Tr13成为接通状态，将电容器C3充电。反相器NV1对输入端供给"H"电平，自输出端输出"L"电平。由此，晶体管Tr9成为接通状态，节点VTHIRD与焊盘P2电连接。随之，将电容器C2充电。
时刻T20之后的运行因与图7相同，而将说明省略。
以上，电源保护电路的运行结束。
2.4关于本实施方式的效果
根据第2实施方式，对于芯片0～芯片7的焊盘P2共同地供给电压VCCQ。另一方面，对于芯片1～芯片3及芯片5～芯片7的焊盘P1供给电压VCCQ，但对于芯片0及芯片4的焊盘P1不供给电压VCCQ而成为开路状态。芯片0～芯片7各自的电源保护电路23具有RCTMOS电路的构成，且更包含晶体管Tr9、及反相器NV1。反相器NV1包含与焊盘P2连接的输入端、及与晶体管Tr9的栅极连接的输出端。晶体管Tr9包含与焊盘P2连接的第1端、及与节点VTHIRD连接的第2端。由此，晶体管Tr9在芯片0及芯片4中，在对焊盘P1施加电压VT以上的电压的期间，始终成为断开状态，但在芯片1～芯片3及芯片5～芯片7中，始终成为接通状态。因此，于供给到焊盘P2的电压VCCQ中产生浪涌的情况下，在芯片0及芯片4中，晶体管Tr12成为接通状态，从而能够使电流Is流动。另一方面，在芯片1～芯片3及芯片5～芯片7中，晶体管Tr12始终成为断开状态，电流Is不流动。因此，在如同存在电压VCCQ急遽上升的可能性的电源通电时的情况下，能够防止电流Is流入至芯片1～芯片3、及芯片5～芯片7内的电源保护电路23。
而且，根据第2实施方式，芯片0因电源保护电路23具有使贯通电流流动的功能，而无需被供给电压VCCQ。因此，即便于对于焊盘P1的电压供给中产生问题的情况下，也因电源保护电路23具有使贯通电流流动的功能，而与必须被供给电压VCCQ的第1实施方式相比，能够更稳定地运行。
而且，根据第2实施方式，可起到与第1实施方式的其他方式相同的效果。
2.5第2实施方式的变化例
此外，第2实施方式的半导体存储装置并不限于所述例子，能够适当进行各种变化。
例如，如图14所示，电源保护电路23也可构成为更包含反相器NV2、及晶体管Tr14。图14是对应于第1实施方式的变化例的图8。反相器NV2包含与焊盘P1连接的输入端、及与晶体管Tr14的栅极连接的输出端。晶体管Tr14包含连接着焊盘P2的第1端、及与节点VRC连接的第2端。晶体管Tr14在芯片0及芯片4中，始终成为断开状态，且在芯片1～芯片3及芯片5～芯片7中，始终成为接通状态。
由此，晶体管Tr14与第1实施方式的变化例同样地，在芯片0及芯片4中不对作为RCTMOS电路的运行造成影响。另一方面，在芯片1～芯片3及芯片5～芯片7中，能够对焊盘P2供给电压VCCQ，同时将节点VRC的电压设为"H"电平。因此，能够使节点VTHIRD的电压稳定地成为"H"电平，进而能够使晶体管Tr12稳定地成为断开状态。
3.第3实施方式
其次，对第3实施方式的半导体存储装置进行说明。第1实施方式及第2实施方式的半导体存储装置是使用为控制电源保护电路23而设置的焊盘P1的构成。另一方面，第3实施方式的半导体存储装置是不设置焊盘P1而使用现有的焊盘控制电源保护电路23的构成。以下，对与第1实施方式相同的构成要素标注相同符号并省略其说明，而仅对与第1实施方式不同的部分进行说明。
3.1关于半导体存储装置的构成
利用图15，对第3实施方式的半导体存储装置的构成例进行说明。图15表示第3实施方式中的半导体存储装置20内的各芯片的构成。在以下的说明中，仅对于与第1实施方式中的各芯片的构成不同的构成进行说明，而省略对于与第1实施方式中的各芯片的构成共同的构成的说明。
焊盘群21不包含焊盘P1而包含芯片识别用的焊盘P4及P5。焊盘P4及P5可与电源保护电路23共用电压VCCQ。焊盘P4及焊盘P5例如能够通过是否被供给电压VCCQ的组合而识别是同一通道内的哪一芯片。
其次，利用图16及图17，对用于半导体存储装置的焊盘P4及P5的电压供给的接线的情况进行说明。图16及图17分别示意性表示与半导体存储装置20的焊盘P4及P5连接的接合线。此外，在图16及图17中，为方便起见，而将绝缘层省略。
如图16所示，在芯片1及芯片3、以及芯片5及芯片7的上表面露出的焊盘P4分别经由接合线36A及36B而与封装衬底30电连接。
而且，如图17所示，在芯片2及芯片3、以及芯片6及芯片7的上表面露出的焊盘P5分别经由接合线37A及37B而与封装衬底30电连接。
封装衬底30具有未图示的电流路径，将接合线36A、36、37A及37B分别电连接于对应的凸块31。
通过以上述方式构成，电压VCCQ进而被供给到芯片1、芯片3、芯片5及芯片7的焊盘P4、以及芯片2、芯片3、芯片6及芯片7的焊盘P5。并且，电压VCCQ不供给到芯片0及芯片4各自的焊盘P4及焊盘P5、芯片1及芯片5的焊盘P5、以及芯片2及芯片6的焊盘P4。
3.2关于电源保护电路的构成
其次，利用图18及图19，对第3实施方式的半导体存储装置的电源保护电路的构成进行说明。图18是对应于第1实施方式中的图5。图18所示的电源保护电路23是对于芯片0～芯片7共同的构成。图19表示在第3实施方式中供给到焊盘P4及焊盘P5的电压与供给到电源保护电路23内的电压的关系。
如图18所示，电源保护电路23包含晶体管Tr1、Tr2、Tr3、Tr4、Tr5、Tr6、Tr7、Tr8、Tr9、Tr10、Tr11、Tr12及Tr13、电阻R1及R2、电容器C1、C2及C3、以及或非门电路NOR。晶体管Tr1～Tr13、电阻R1及R2、及电容器C1～C3的构成因与图5相同而省略说明。
或非门电路NOR是将第1输入端连接于焊盘P4，将第2输入端连接于焊盘P5，将输出端连接于晶体管Tr9的栅极、晶体管Tr13的第1端、及电容器C3的第1端。或非门电路NOR例如将电压VCCQ设为"H"电平，将低于电压VCCQ的电压(例如电压VSS)设为"L"电平而驱动。在以下的说明中，将连接或非门电路NOR的输出端与晶体管Tr9的栅极的节点设为节点TIN。
如图19所示，不对芯片0及芯片4的焊盘P4及P5供给电压VCCQ。因此，芯片0及芯片4的焊盘P4及P5成为开路的状态，对于或非门电路NOR的第1输入端及第2输入端输入"L"电平(例如电压VSS)。随之，在芯片0及芯片4中，作为或非门电路NOR的输出，将"H"电平的电压VCCQ输出到节点TIN。
而且，在芯片1及芯片5中，对焊盘P4供给电压VCCQ，不对焊盘P5供给VCCQ。因此，在芯片1及芯片5中，对于或非门电路NOR的第1输入端输入"H"电平，对于第2输入端输入"L"电平。随之，在芯片1及芯片5中，作为或非门电路NOR的输出，将"L"电平的电压VSS输出到节点TIN。
而且，在芯片2及芯片6中，对焊盘P5供给电压VCCQ，不对焊盘P4供给VCCQ。因此，在芯片2及芯片6中，对于或非门电路NOR的第1输入端输入"L"电平，对于第2输入端输入"H"。随之，在芯片2及芯片6中，作为或非门电路NOR的输出，将"L"电平的电压VSS输出到节点TIN。
而且，在芯片3及芯片7中，对焊盘P4及P5供给电压VCCQ。因此，在芯片3及芯片7中，对于或非门电路NOR的第1输入端及第2输入端输入"H"电平。随之，在芯片3及芯片7中，作为或非门电路NOR的输出，将"L"电平的电压VSS输出到节点TIN。
如上所述，对于芯片1～芯片3及芯片5～芯片7的电源保护电路23，经由焊盘P4及焊盘P5供给电压VSS。而且，对于芯片0及4的电源保护电路23，经由焊盘P4及P5分别供给电压VCCQ。
3.3关于电源保护电路的运行
其次，利用图20及图21，对第3实施方式的半导体存储装置的电源保护电路的运行进行说明。图20及图21分别对应于第1实施方式中的图6及图7。即，图20及图21分别表示电源通电时的芯片0及芯片4、以及芯片1～芯片3及芯片5～芯片7的电源保护电路23的运行。此外，在图20及图21中，除了节点TIN以外的运行分别与图6及图7相同，因此省略说明。
如图20所示，在时刻T10，对芯片0及芯片4供给电压VCCQ及VSS，晶体管Tr13成为接通状态。而且，或非门电路NOR将电压VCCQ输出到节点TIN，因此，将电容器C3充电。而且，晶体管Tr9成为断开状态，节点VTHIRD与焊盘P2分离。
另一方面，如图21所示，在芯片1～芯片3及芯片5～芯片7中，时刻T10之前的运行与芯片0及芯片4相同。
在时刻T10，对半导体存储装置20供给电压VCCQ及VSS。随之，晶体管Tr13成为接通状态，但或非门电路NOR将电压VSS输出到节点TIN，因此对晶体管Tr9的栅极供给电压VSS。晶体管Tr9成为接通状态，节点VTHIRD与焊盘P2电连接。随之，将电容器C2充电。
因此，在时刻T10之后，节点VTHIRD及GIN分别不依赖于节点VSECOND的电平而成为"H"’电平及"L"电平。因此，在芯片1～芯片3及芯片5～芯片7中，电流Is不流动。
以上，电源保护电路的运行结束。
3.4关于本实施方式的效果
根据第3实施方式，不对芯片0及芯片4的焊盘P4及P5供给电压VCCQ。另一方面，对芯片1～芯片3及芯片5～芯片7的焊盘P4及P5的任一个供给电压VCCQ。芯片0～芯片7各自的电源保护电路23具有RCTMOS电路的构成，且更包含晶体管Tr9及或非门电路NOR。或非门电路NOR包含与焊盘P4连接的第1输入端、与焊盘P5连接的第2输入端、及与晶体管Tr9的栅极连接的输出端。晶体管Tr9包含与焊盘P2连接的第1端、及与节点VTHIRD连接的第2端。由此，当将电压VCCQ供给到半导体存储装置20时，晶体管Tr9在芯片0及芯片4中成为断开状态，且在芯片1～芯片3及芯片5～芯片7中成为接通状态。因此，通过使用现有的焊盘P4及P5，而不设置新的焊盘P1便可防止电流Is流入至芯片1～芯片3、及芯片5～芯片7内的电源保护电路23。因此，进而可削减相当于焊盘P1的电路面积。
而且，根据第3实施方式，进而可起到与第1实施方式的其他方式相同的效果。
此外，在第3实施方式中，对根据供给到2个焊盘P4及P5的电压的图案识别4个芯片的情况进行了说明，但所识别的芯片的数量不限于4个。例如，在1通道内的芯片为8个的情况下，能够根据供给到3个通道识别用的焊盘的电压的图案，单独地识别该8个芯片。并且，通过适当地设置与该电压的图案对应的逻辑电路，能够仅使最下段芯片的电源保护电路23照常运行，而使除此以外的芯片的电源保护电路23的运行停止。
3.5第3实施方式的变化例
此外，第3实施方式的半导体存储装置并不限于所述例子，能够适当进行各种变化。
例如，如图22所示，电源保护电路23也可设为如下构成，即，更包含晶体管Tr14，该晶体管Tr14包含连接着焊盘P2的第1端、与节点VRC连接的第2端、及与节点TIN连接的栅极。晶体管Tr14在芯片0及芯片4中，始终成为断开状态，且在芯片1～芯片3及芯片5～芯片7中，始终成为接通状态。
由此，晶体管Tr14在芯片0及芯片4中，不对作为RCTMOS电路的运行造成影响。另一方面，在芯片1～芯片3及芯片5～芯片7中，能够对焊盘P2供给电压VCCQ，同时将节点VRC的电压设为"H"电平。因此，能够使节点VTHIRD的电压稳定地成为"H"电平，进而能够使晶体管Tr12稳定地成为断开状态。
4.第4实施方式
其次，对第4实施方式的半导体存储装置进行说明。第1实施方式～第3实施方式的半导体存储装置是对于将半导体存储装置内的各芯片通过接合线而与封装衬底连接的例子进行了说明，但第4实施方式的半导体存储装置是对于将半导体存储装置内的各芯片通过TSV(Through Silicon Via，硅穿孔)方式与封装衬底连接的例子进行说明。在第4实施方式的半导体存储装置中，电源保护电路例如不包含于磁芯芯片，而仅包含于接口芯片中。
利用图23，对第4实施方式的半导体存储装置的剖面结构进行说明。如图23所示，在封装衬底(半导体衬底)40的下表面上设置凸块41。封装衬底40经由凸块41而与半导体存储装置20A的外部电连接。
在封装衬底40的上表面上设置接口芯片(半导体芯片)42。
在接口芯片42及封装衬底40的上表面的上方设置多个磁芯芯片(磁芯芯片0～磁芯芯片7)43。磁芯芯片m(1≦m≦7)设置在磁芯芯片(m－1)的上方。在除了最上层的磁芯芯片7以外的磁芯芯片0～磁芯芯片6各自之中设置自其上表面达到下表面的贯通电极(TSV)44。而且，在各TSV44间设置凸块45。
在最下层的磁芯芯片0的下表面上设置配线层(RDL：Re-Distribution Layer(再分配层))46。在该配线层46与接口芯片42之间设置凸块47。另一方面，在配线层46与封装衬底40之间设置凸块48。配线层46与接口芯片42之间的距离小于配线层46与封装衬底40的距离。因此，凸块47的尺寸小于凸块48的尺寸。
利用图24及图25，对以如上所述的方式构成的第4实施方式的半导体存储装置中包含电源保护电路的构成进行说明。
如图24所示，多个磁芯芯片43分别例如包含反相器NV3、晶体管Tr15、电阻R3、及焊盘P4。而且，接口芯片42包含电源保护电路23A、焊盘P2、及焊盘P3。贯通电极44、凸块45及47、及配线层46包含电阻R4。
对于焊盘P4，例如经由凸块41自半导体存储装置20A的外部供给电压VCC或VPP。电压VCC及VPP是自外部供给的电源电压，且电压VCC及VPP分别为例如1.8V及12V。反相器NV3包含与焊盘P4连接的输入端、及与磁芯芯片43的未图示的内部电路连接的输出端。电阻R3包含与晶体管Tr15的栅极连接的第1端、及与电阻R4的第1端连接的第2端。晶体管Tr15包含被供给电压VPP的第1端、与电阻R4连接的第2端、及栅极。电阻R4包含第1端、及与焊盘P3连接的第2端。电源保护电路23A是与焊盘P2及P3连接。对焊盘P2及P3分别供给电压VCCQ及VSS。
如图25所示，电源保护电路23A包含晶体管Tr1～Tr12、电阻R1及R2、以及电容器C1及C2。电源保护电路23的各构成及该各构成具有的功能与第1实施方式～第3实施方式中说明的电源保护电路23相同，因此省略其说明。
通过以上的构成，在供给到磁芯芯片43的电压VCC或VPP中产生浪涌的情况下，将该浪涌经由贯通电极44、凸块45、配线层46、及凸块47输入到接口芯片42内的电源保护电路23A。电源保护电路23A以自焊盘P2供给的电压VCCQ为基准侦测浪涌，使贯通电流Is流动。贯通电流Is经由晶体管Tr12自焊盘P2朝向焊盘P4流动。由此，供给到磁芯芯片43内的内部电路的电压VCC或VPP得以缓和浪涌的影响。
根据第4实施方式，接口芯片42及多个磁芯芯片43利用TSV方式在封装衬底40上积层。而且，接口芯片42包含电源保护电路23A。电源保护电路23A经由凸块47、配线层46、凸块45、及贯通电极44而与磁芯芯片43内的焊盘P4连接。由此，电源保护电路23A在供给至焊盘P4的电压中产生浪涌时，能够通过使贯通电流Is流动来保护磁芯芯片43内的内部电路。因此，多个磁芯芯片43各自无需在芯片内包含电源保护电路23A，仍使内部电路得到保护。因此，能够减少磁芯芯片43内的电路规模。
5.其他
除此以外，在各实施方式及各变化例中，可应用以下的事项。
在多值电平的读取运行(read)中，对A电平的读取运行中所选择的字线施加的电压例如为0V～0.55V之间。并不限定于此，也可为0.1V～0.24V、0.21V～0.31V、0.31V～0.4V、0.4V～0.5V、及0.5V～0.55V的任一个之间。
对B电平的读取运行中所选择的字线施加的电压例如为1.5V～2.3V之间。并不限定于此，也可为1.75V～1.8V、1.8V～1.95V、1.95V～2.1V、及2.1V～2.3V的任一个之间。
对C电平的读取运行中所选择的字线施加的电压例如为3.0V～4.0V之间。并不限定于此，也可为3.0V～3.2V、3.2V～3.4V、3.4V～3.5V、3.5V～3.7V、及3.7V～4.0V的任一个之间。
作为读取运行的时间(tR)，例如也可为25μs～38μs、38μs～70μs、及70μs～80μs的任一个之间。
写入运行包含编程运行及验证运行。在写入运行中，首先对编程运行时所选择的字线施加的电压例如为13.7V～14.3V之间。并不限定于此，例如也可设为13.7V～14.0V、及14.0V～14.7V的任一个之间。
也可将首先对写入第奇数个字线时所选择的字线施加的电压、及首先对写入第偶数个字线时所选择的字线施加的电压改变。
将编程运行设为ISPP(Incremental Step Pulse Program，增量步进脉冲编程)方式时，作为升压的电压，例如可列举0.5V左右。
作为对非选择字线施加的电压，例如也可设为7.0V～7.3V之间。并不限定于该情况，例如既可设为7.3V～8.4V之间，也可设为7.0V以下。
也可将因非选择字线是第奇数个字线还是第偶数个字线而施加的路径电压改变。
作为写入运行的时间(tProg)，例如也可为1700μs～1800μs、1800μs～1900μs、及1900μs～2000μs的任一个之间。
在擦除运行中，首先对形成在半导体衬底上部且将存储器单元配置在上方的阱施加的电压例如为12V～13.7V之间。并不限定于该情况，例如也可为13.7V～14.8V、14.8V～19.0V、19.0～19.8V、及19.8V～21V的任一个之间。
作为擦除运行的时间(tErase)，例如也可为3000μs～4000μs、4000μs～5000μs、及4000μs～9000μs的任一个之间。
存储器单元具有隔着膜厚为4～10nm的隧道绝缘膜配置在半导体衬底(硅衬底)上的电荷储存层。该电荷储存层也可为膜厚为2～3nm的SiN或SiON等绝缘膜与膜厚为3～8nm的多晶硅的积层结构。而且，也可在多晶硅中添加Ru等金属。在电荷储存层上形成绝缘膜。该绝缘膜例如具有被膜厚为3～10nm的下层High-k膜与膜厚为3～10nm的上层High-k膜夹住的膜厚为4～10nm的氧化硅膜。作为High-k膜，可列举HfO等。而且，氧化硅膜的膜厚也可厚于High-k膜的膜厚。在绝缘膜上隔着膜厚为3～10nm的功函数调整用的材料形成膜厚为30nm～70nm的控制电极。此处，功函数调整用的材料为TaO等金属氧化膜、或TaN等金属氮化膜。作为控制电极，也可使用W等。
而且，可在存储器单元间形成气隙。
对本发明的若干实施方式进行了说明，但这些实施方式是作为例子提示，而并非意图限定发明的范围。这些实施方式能够以其他各种方式实施，且能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化与包含在发明的范围或主旨中相同地包含在权利要求书中记载的发明及其均等的范围内。
[符号的说明]
1 存储器系统
10 控制器
11 处理器
12 内置存储器
13 NAND接口电路
14 缓冲存储器
15 主机接口电路
20、20A 半导体存储装置
21 焊盘群
22 接口电路
23、23A 电源保护电路
24 存储磁芯
25 序列器
30、40 封装衬底
31、41、45、47、48 凸块
32、43 半导体芯片
33A、33B、34A、34B、35A、35B、36A、36B、37A、37B 接合线
42 接口芯片
44 贯通电极
46 配线层

Claims (18)

1.一种半导体存储装置，其特征在于：具备包含电源保护电路的第1芯片，
所述电源保护电路包含：
第1焊盘；
第2焊盘，被供给第1电压；
第3焊盘，被供给低于所述第1电压的第2电压；
电阻，包含与所述第2焊盘电连接的第1端；
第1电容器，包含与所述电阻的第2端电连接的第1端；
第1晶体管，包含与所述第2焊盘电连接的第1端、与具有基于所述第1电容器的第1端的电压的值的信号的节点电连接的第2端、及与所述第1焊盘电连接的栅极；
第1反相器，包含与所述第1晶体管的第2端电连接的输入端；及
第2晶体管，电连接于所述第2焊盘与所述第3焊盘之间，且包含与所述第1反相器的输出端电连接的栅极。
2.根据权利要求1所述的半导体存储装置，其特征在于：所述电源保护电路更包含：
第3晶体管，包含与所述第1焊盘电连接的第1端、与所述第3焊盘电连接的第2端、及与所述第2焊盘电连接的栅极；及
第2电容器，包含与所述第1焊盘电连接的第1端、及与所述第3焊盘电连接的第2端。
3.根据权利要求2所述的半导体存储装置，其特征在于：所述电源保护电路更包含第4晶体管，该第4晶体管包含与所述第2焊盘电连接的第1端、与所述第1电容器的第1端电连接的第2端、及与所述第1焊盘电连接的栅极。
4.根据权利要求2所述的半导体存储装置，其特征在于：
所述第1芯片包含具备所述电源保护电路的多个电源保护电路，且
多个所述电源保护电路分别共用所述第3晶体管及所述第2电容器。
5.根据权利要求2所述的半导体存储装置，其特征在于：
更具备包含所述电源保护电路的第2芯片，
所述第1芯片的所述第1焊盘被供给所述第1电压，
所述第2芯片的所述第1焊盘自所述第1芯片的所述第1焊盘电分离。
6.根据权利要求5所述的半导体存储装置，其特征在于：
所述第1芯片及所述第2芯片设置在衬底的上方，且
所述第2芯片设置在所述第1芯片的上方。
7.根据权利要求2所述的半导体存储装置，其特征在于：所述电源保护电路更包含第2反相器，该第2反相器包含与所述第1焊盘电连接的输入端、及与所述第1晶体管的栅极电连接的输出端。
8.根据权利要求7所述的半导体存储装置，其特征在于：所述电源保护电路更包含：
第3晶体管，包含与所述第1焊盘电连接的第1端、与所述第3焊盘电连接的第2端、及与所述第2焊盘电连接的栅极；及
第2电容器，包含与所述第1焊盘电连接的第1端、及与所述第3焊盘电连接的第2端。
9.根据权利要求8所述的半导体存储装置，其特征在于：所述电源保护电路更包含：
第3反相器，包含与所述第1焊盘电连接的输入端；及
第4晶体管，包含与所述第2焊盘电连接的第1端、与所述第1电容器的第1端电连接的第2端、及与所述第3反相器的输出端电连接的栅极。
10.根据权利要求9所述的半导体存储装置，其特征在于：
更具备包含所述电源保护电路的第2芯片，
所述第1芯片的所述第1焊盘自所述第2芯片的所述第1焊盘电分离，
所述第2芯片的所述第1焊盘被供给所述第1电压。
11.根据权利要求10所述的半导体存储装置，其特征在于：
所述第1芯片及所述第2芯片设置在衬底的上方，且
所述第2芯片设置在所述第1芯片的上方。
12.一种半导体存储装置，其特征在于：具备包含电源保护电路的第1芯片，且
所述电源保护电路包含：
第1焊盘；
第2焊盘；
逻辑电路，包含与所述第1焊盘电连接的第1输入端、及与所述第2焊盘电连接的第2输入端；
第3焊盘，被供给第1电压；
第4焊盘，被供给低于所述第1电压的第2电压；
电阻，包含与所述第3焊盘电连接的第1端；
第1电容器，包含与所述电阻的第2端电连接的第1端；
第1晶体管，包含与所述第3焊盘电连接的第1端、与具有基于所述第1电容器的第1端的电压的值的信号的节点电连接的第2端、及与所述逻辑电路的输出端电连接的栅极；
第1反相器，包含与所述第1晶体管的第2端电连接的输入端；及
第2晶体管，电连接于所述第3焊盘与所述第4焊盘之间，且包含与所述第1反相器的输出端电连接的栅极。
13.根据权利要求12所述的半导体存储装置，其特征在于：所述逻辑电路包含或非门电路。
14.根据权利要求13所述的半导体存储装置，其特征在于：
更具备包含所述电源保护电路的第2芯片，且
所述第2芯片的所述第1焊盘及所述第2芯片的所述第2焊盘中的一个被供给所述第1电压，
所述第1芯片的所述第1焊盘及所述第1芯片的所述第2焊盘自所述第2芯片的所述第1焊盘及所述第2芯片的所述第2焊盘电分离。
15.根据权利要求14所述的半导体存储装置，其特征在于：
所述第1芯片及所述第2芯片设置在衬底的上方，且
所述第2芯片设置在所述第1芯片的上方。
16.根据权利要求12所述的半导体存储装置，其特征在于：所述电源保护电路更包含：
第3晶体管，包含与所述逻辑电路的输出端电连接的第1端、与所述第4焊盘电连接的第2端、及与所述第3焊盘电连接的栅极；及
第2电容器，包含与所述逻辑电路的输出端电连接的第1端、及与所述第4焊盘电连接的第2端。
17.根据权利要求16所述的半导体存储装置，其特征在于：所述电源保护电路更包含第4晶体管，该第4晶体管包含与所述第3焊盘电连接的第1端、与所述第1电容器的第1端电连接的第2端、及与所述逻辑电路的输出端电连接的栅极。
18.根据权利要求16所述的半导体存储装置，其特征在于：
所述第1芯片包含具备所述电源保护电路的多个电源保护电路，且
多个所述电源保护电路分别共用所述第3晶体管及所述第2电容器。
CN201710650750.7A 2017-02-16 2017-08-02 半导体存储装置 Active CN108447519B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017-027350 2017-02-16
JP2017027350A JP2018133503A (ja) 2017-02-16 2017-02-16 半導体記憶装置

Publications (2)

Publication Number Publication Date
CN108447519A true CN108447519A (zh) 2018-08-24
CN108447519B CN108447519B (zh) 2022-03-04

Family

ID=63105351

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710650750.7A Active CN108447519B (zh) 2017-02-16 2017-08-02 半导体存储装置

Country Status (4)

Country Link
US (1) US10622074B2 (zh)
JP (1) JP2018133503A (zh)
CN (1) CN108447519B (zh)
TW (1) TWI655641B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111583978A (zh) * 2019-02-19 2020-08-25 东芝存储器株式会社 半导体装置及存储器系统

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7282699B2 (ja) 2020-01-21 2023-05-29 キオクシア株式会社 半導体記憶装置
CN112088406B (zh) * 2020-08-06 2023-10-03 长江存储科技有限责任公司 用于三维存储器的多管芯峰值功率管理
JP2022135597A (ja) * 2021-03-05 2022-09-15 キオクシア株式会社 半導体装置

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040218322A1 (en) * 2003-05-02 2004-11-04 Industrial Technology Research Institute ESD protection circuits for mixed-voltage buffers
CN1873977A (zh) * 2005-06-03 2006-12-06 联华电子股份有限公司 静电放电保护电路与适用于静电放电保护的半导体结构
CN101206907A (zh) * 2006-12-22 2008-06-25 瑞昱半导体股份有限公司 用于抑制电压抖动的电路及其方法
US20080246534A1 (en) * 2005-03-18 2008-10-09 Ricoh Company, Ltd. Multi-chip semiconductor device with high withstand voltage, and a fabrication method of the same
KR20090069665A (ko) * 2007-12-26 2009-07-01 주식회사 동부하이텍 정전기 방전 보호회로
US20110090001A1 (en) * 2008-07-22 2011-04-21 Renesas Electronics Corporation Semiconductor integrated circuit device
CN102054523A (zh) * 2009-11-04 2011-05-11 上海宏力半导体制造有限公司 I/o单元及集成电路芯片
CN104681087A (zh) * 2011-11-01 2015-06-03 硅存储技术公司 具有功率节省的混合电压非易失性存储器集成电路
US9219055B2 (en) * 2012-06-14 2015-12-22 International Business Machines Corporation Structure and method for dynamic biasing to improve ESD robustness of current mode logic (CML) drivers
CN106055268A (zh) * 2015-04-06 2016-10-26 爱思开海力士有限公司 存储器件及其操作方法
CN106298902A (zh) * 2012-11-20 2017-01-04 美国亚德诺半导体公司 具有集成保护结构的结隔离阻断电压装置及其形成方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69434903T2 (de) * 1993-11-29 2007-04-26 Fujitsu Ltd., Kawasaki Elektronisches System zum Abschluss von Busleitungen
JP3563604B2 (ja) 1998-07-29 2004-09-08 株式会社東芝 マルチチップ半導体装置及びメモリカード
TW518736B (en) * 2001-09-06 2003-01-21 Faraday Tech Corp Gate-driven or gate-coupled electrostatic discharge protection circuit
US20070171587A1 (en) * 2006-01-26 2007-07-26 Chien-Ming Lee Esd protection circuit with feedback technique
DE102007042103A1 (de) * 2007-09-05 2009-03-26 Austriamicrosystems Ag Schaltungsanordnung zum Schutz vor elektrostatischen Entladungen und Verfahren zur Ableitung von elektrostatischen Entladungen
JP2010103274A (ja) 2008-10-23 2010-05-06 Nec Electronics Corp 半導体パッケージ
TWI424683B (zh) * 2008-12-11 2014-01-21 Ind Tech Res Inst 適用於功率放大器的靜電放電箝制電路
JP2012174839A (ja) * 2011-02-21 2012-09-10 Toshiba Corp 集積回路
US8730625B2 (en) * 2011-09-22 2014-05-20 Freescale Semiconductor, Inc. Electrostatic discharge protection circuit for an integrated circuit
KR101885334B1 (ko) * 2012-01-18 2018-08-07 삼성전자 주식회사 정전기 방전 보호 회로
JP2014026996A (ja) 2012-07-24 2014-02-06 Toshiba Corp Ｅｓｄ保護回路
US9184130B2 (en) 2012-10-05 2015-11-10 Qualcomm Incorporated Electrostatic protection for stacked multi-chip integrated circuits
JP2015103689A (ja) 2013-11-26 2015-06-04 エーシーテクノロジーズ株式会社 静電保護回路
FR3038131B1 (fr) * 2015-06-26 2018-03-23 Stmicroelectronics Sa Dispositif de protection ameliore contre les decharges electrostatiques.

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040218322A1 (en) * 2003-05-02 2004-11-04 Industrial Technology Research Institute ESD protection circuits for mixed-voltage buffers
US20080246534A1 (en) * 2005-03-18 2008-10-09 Ricoh Company, Ltd. Multi-chip semiconductor device with high withstand voltage, and a fabrication method of the same
CN1873977A (zh) * 2005-06-03 2006-12-06 联华电子股份有限公司 静电放电保护电路与适用于静电放电保护的半导体结构
CN101206907A (zh) * 2006-12-22 2008-06-25 瑞昱半导体股份有限公司 用于抑制电压抖动的电路及其方法
KR20090069665A (ko) * 2007-12-26 2009-07-01 주식회사 동부하이텍 정전기 방전 보호회로
US20110090001A1 (en) * 2008-07-22 2011-04-21 Renesas Electronics Corporation Semiconductor integrated circuit device
CN102054523A (zh) * 2009-11-04 2011-05-11 上海宏力半导体制造有限公司 I/o单元及集成电路芯片
CN104681087A (zh) * 2011-11-01 2015-06-03 硅存储技术公司 具有功率节省的混合电压非易失性存储器集成电路
US9219055B2 (en) * 2012-06-14 2015-12-22 International Business Machines Corporation Structure and method for dynamic biasing to improve ESD robustness of current mode logic (CML) drivers
CN106298902A (zh) * 2012-11-20 2017-01-04 美国亚德诺半导体公司 具有集成保护结构的结隔离阻断电压装置及其形成方法
CN106055268A (zh) * 2015-04-06 2016-10-26 爱思开海力士有限公司 存储器件及其操作方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111583978A (zh) * 2019-02-19 2020-08-25 东芝存储器株式会社 半导体装置及存储器系统
CN111583978B (zh) * 2019-02-19 2023-09-01 铠侠股份有限公司 半导体装置及存储器系统

Also Published As

Publication number Publication date
JP2018133503A (ja) 2018-08-23
TWI655641B (zh) 2019-04-01
CN108447519B (zh) 2022-03-04
US20180233205A1 (en) 2018-08-16
US10622074B2 (en) 2020-04-14
TW201832234A (zh) 2018-09-01

Similar Documents

Publication Publication Date Title
CN108447519A (zh) 半导体存储装置
TW312014B (zh)
CN110520988A (zh) 存储装置
CN111667855B (zh) 半导体存储装置
CN107833592A (zh) 半导体存储装置
US7245530B2 (en) Semiconductor memory device with MOS transistors, each including floating gate and control gate, and memory card including the same
DE102018123888B4 (de) Vorrichtung und Verfahren zur Steuerung der Leistungsaufnahme einer Schaltung
TW517239B (en) Non-volatile semiconductor device and system
JP2014049172A (ja) 半導体メモリ及びメモリシステム
US20170236591A1 (en) Semiconductor device and method for operating the same
CN110033811A (zh) 半导体存储装置
US10650894B2 (en) Semiconductor memory device and control method thereof
CN109509502A (zh) 半导体存储装置
US11004521B2 (en) Semiconductor device and semiconductor memory device
US11227660B2 (en) Memory device and operating method thereof
CN106531221A (zh) 电压产生电路及半导体存储装置
JP2009076680A (ja) 不揮発性半導体記憶装置及びその動作方法
CN112420712B (zh) 半导体存储器装置
CN109754838A (zh) 非易失性存储器设备
US20220005531A1 (en) Semiconductor storage device
CN107863124A (zh) 半导体存储器设备及其制造方法
CN109427393A (zh) 具有受限尺寸的非易失性存储器
CN108346664A (zh) 具有外围上单元结构的存储器件和包括其的存储器封装
TW477986B (en) Flash memory architecture employing three layer metal interconnect
JP2019169525A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information

Address after: Tokyo

Applicant after: TOSHIBA MEMORY Corp.

Address before: Tokyo

Applicant before: Pangea Co.,Ltd.

Address after: Tokyo

Applicant after: Kaixia Co.,Ltd.

Address before: Tokyo

Applicant before: TOSHIBA MEMORY Corp.

CB02 Change of applicant information
TA01 Transfer of patent application right

Effective date of registration: 20220216

Address after: Tokyo

Applicant after: Pangea Co.,Ltd.

Address before: Tokyo

Applicant before: TOSHIBA MEMORY Corp.

TA01 Transfer of patent application right
GR01 Patent grant
GR01 Patent grant