TW312014B - - Google Patents

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312014 at B7 經濟部中央標準局員工消費合作社印製 五、發明説明（1 ) 本發明係關於半導體記憶裝置，尤關於連接許多記憶 體晶胞而構成記億體晶胞單元（N A N D晶胞，A N D晶 胞，D I NOR晶胞）之半導體記憶裝置。 ' 一般之半導體記億裝置中，有一種可用電氣方式改寫 之EEPR0M。其中串聯許多個記憶體晶胞而構成NAND晶 胞塊之NAND晶胞型EEPR0M因爲可實現高度積體化，故 非常被重視。 N A N D晶胞型EEPR0M之一個記億體晶胞具有經由絕 緣膜在半導體基板上層疊漂浮閘極（電荷存儲層）及控制 閘極之下ETM0S構造，以許多個鄰接之記憶體晶胞共用源 極及吸極之狀態串聯而構成NAND晶胞。將這種NAN D晶胞排列成矩陣狀而構成記憶體晶胞陣列。 排列在記憶體晶胞陣列之列方向之N A N D晶胞之一 端之吸極分別經由選擇閘極電晶體共同的連接於位元線， 另一端之源極亦經由選擇閘極電晶體連接於共同源極線。 記億體電晶體之控制閘極及選擇閘極電晶體之閘極壓記憶 體晶胞陣列之行方向共同連接成控制閘極線（字線）及選 擇閘極線》 爲3圖爲EEPR0M之N A N D晶胞之基本結構平面圖。 第4 b)圖爲其A — 線，B — B >線之斷 面圖。第5圖爲第3圖之NAND晶胞之等效電路圖。本 實施例中，將4個記憶體晶胞Μ 1〜Μ 4與2個選擇電晶 體S 1、S 2以共用其源極及吸極擴散層之狀態串聯而構 成NAND晶胞。將這種NAND晶胞排列成矩陣狀而構 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 請 先 閱 讀 背 之 注 意 事 項

t -4 - 3i2Gi4 a? B7 經濟部中央標隼局員工消費合作社印製 五、發明説明（2 ) 成記憶體陣列。 NAND晶胞之吸極經由選擇電晶體S1連接於位元 線B L。NAND晶胞之源極經由選擇電晶體S 2連接於 接地線。各記憶體晶胞之控制閘極C G 1〜C g 4連接於 交叉於位元線BL之字線WL。本實施例係以4個記憶體 晶胞構成1個NAND晶胞，但一般可用2 η之次方（η =1 、2 .........)個記憶體晶胞構成1個N A N D晶胞。 以下參照第4圖說明具體之晶胞構造。在p型矽基板 〇上型成η阱1，又形成P阱1 /。在說P阱1 -上形成 記憶體晶胞，而在與記憶體晶胞不同之Ρ阱上設置周邊電 路。在本實施例中，NAND晶胞係在Ρ阱1 —上由元件 分離絕緣膜2包圍之一個領域內形成4個記憶體晶胞，及 設在其兩旁之2個選擇電晶體而構成。 各記憶體晶胞係在Ρ阱1>上經由厚度5〜20nm 之熱氧化膜所構成之第1閘極絕緣膜3 1 ，以厚度5 0〜 400nm之第1層多結晶矽膜形成漂浮閘極4 (4 1 、 42、43、44)，在其上面經由厚度15〜40nm 之熱氧化膜所構成之第3閘極絕緣膜5 ，以厚度1 0 0〜 4 0 0 nm之第2層多結晶矽膜形成控制閘極6 (6 1 、 62、63、64)。控制閘極6在一方向連續的配設成 字線W L。 各記億體晶胞之成爲源極，吸極擴散層之η型層9以 鄰接之各層共用之狀態排列4個記憶體晶胞。NAND晶 胞之一端之吸極經由閘極4 5所構成之電晶體連接於位元 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） " -5 - (請先閱讀背面之注意事項再辦寫本頁) 7^裝. 訂 -i 3120 1 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（3 ) 線8，另一端之源極經由閘極4 6所構成之另一選擇電晶 體連接於接地線。 2個選擇電晶體係在p阱1<上經由厚度25〜40 nm之熱氧化膜所構成之第2閘極絕緣膜3 2，以第1層 多結晶矽膜形成選擇閘極4 (45、46)而構成。在其 上面’經由第3閘極絕緣膜5，於選擇閘極45、4 e上形 成由第2層多結晶矽所構成之配線6 (65、6β)。在此 ，選擇閘極45、46與配線65、66由相距一定間隔之穿 ?L連接，以便降低電阻。 各記憶體晶胞之漂浮閘極4 α〜4 4，控制閘極6 i〜 6 4，選擇閘極4 5、4 6選擇閘極上之低電阻配線6 5、 6 6在通道之長度方向以同一蝕刻掩罩同時形成圓型，以 便使其邊緣成爲整齊。成爲源極，吸極擴散層之η型層9 以各控制閘極6 i〜6 4及選擇閘極上之低電阻配線6 5、 6 6做爲掩罩、利用砷或磷之離子注入法形成。 依照這種結構，各記憶體晶胞上之漂浮閘極4與基板 1間之耦合電容量C 1小於漂浮閘極4與控制閘極6間之 耦合電容量C2。以下利用具體之晶胞及參數例說明。依 照6 /zm規則，漂浮閘極及控制閘極之圖型尺寸皆爲寬度 0 . 6 /z m，漂浮閘極4在場領域上分別朝向兩側延伸 0. 6#m。第1閘極絕緣膜3例如爲厚度l〇nm之熱 氧化膜’第2閘極絕緣膜5爲厚度2 8 nm之熱氧化膜。 假設熱氧化膜之介電係數爲e ，則 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） .裝— (請先閱讀背面之注意事項\^^寫本頁) 訂 V耒 6 4 ο 23 R7 五、發明説明（4 ) C ! = ε / 〇 . 〇1 C 2 = 3 ε / 〇 . 〇 2 8 亦即 C 1 < C 2。 — 第δ圖表示用來說明該N a n D晶胞之寫入消除及讀 出動作之電路圖。表（7 )中表示各閘極之電位關係。 (表7 )

一次消除 選擇寫入（M4) 讀出（M4) B L J V P P 〇V 1〜5 B L 2 V P p V c C 〇V 源極 V p p 〇V 〇V S G J P P V c C V c c S G 2 V p p 〇V V c C G G 1 〇V 1 / 2 V p p V CC 〇 G 2 〇V 1 / 2 V p p V CC G G 3 〇V 1 / 2 V p p V CC c G 4 0 V ^ PP 〇V P阱 V P， 0 V 0 V N阱 V P， 0 V 0 V 本紙張尺度適用中國國家標準（CNS ) A4規格（210X2SI7公釐） (請先閱讀背面之注意事項再本頁)

訂 經濟部中央標準局員工消費合作社印製 -7 - 此

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A B 因胞 ο 晶 泡1 wsiiii 晶憶 體記 憶部 記全 之之 胞內 晶胞 D 晶 N D A N N A 成N 構使 除， 消中 次例 1 施 ’ 實 讀首在 明 發 之控制閘極CGi〜CG4皆成爲OV，使選擇電晶體Sl 、S2之閘極SGi、SG2，及η阱1及包回記憶體晶胞 之Ρ阱1 /成爲位準（例如昇壓電位Vpp/ = 1 8 V )，位元線BLi、B L2亦同樣的成.爲VPP·"電位。如 此，電場施加於全部記憶體晶胞1之控制閘極與Ρ阱1 > 之間，由於隧道效應，縱飄浮閘極4發射電子於Ρ阱1 一 。因此，全部記憶體晶胞Μ 1〜Μ4之臨限值移動至負 (―1〜5V)方向，成爲之狀態。如此進行 NAND晶胞之一次消除。 然後，在NAND晶胞中寫入資料。首先，只選擇性 的在位於位元線Β 1^1側之記憶體晶胞Μ4寫入時，如表 (7 )中所示，將位元線B L i側之選擇電晶體S 2之閘極 S G 1設定爲V cc (例如5 V )，將源極線側之選擇電晶 體52之閘極SG2設定爲0V，將控制閘極CG4設定爲 位準（例如昇壓電位VPP=12〜2 0V)，將其 他之控制閘極CGi〜CG3設定爲0V與位準之中 間電位（例如1 / 2 V PP)。 此時，將位元線B Li設定爲0V，將位元線B 1^2設 定爲V cc例如5 V )。如此，高電場施加於記憶體晶胞 M4之控制閘極與η型擴散層9及P阱1>之間。結果， 由於隧道效應，電子從Ρ阱1 >及η型擴散層9注入漂浮 閘極內，臨限值移動至正方向，臨限值成爲〇V以上之狀 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 請 先 閲 讀 背 1¾ 之 注 意 事 項 再

訂 經濟部中央標準局員工消費合作社印製 Α7 Β7 ^12014 五、發明説明（6 ) 態、0 # 。此時，未被選擇之記憶體晶胞到（Μ 5〜Μ 8 )之通道電位成爲原先之、“一▽^^(▽。爲選擇電晶體 S12之臨限值電壓）’但當控制閘極C Gi〜C G3從Ο V 上昇至1/2VPP’ CG4&〇V上昇至VPP後’由於電 容量耦合，使通道電位例如上昇至1 / 2 V PP左右。此時 ，選擇電晶體S α 2成爲截止，未被選擇之記憶體晶胞列之 之通道成爲浮動狀態。因此未被選擇之記億體晶胞之臨限 值不改變。 位元線B L 1側之記憶體Μ 1〜Μ 3因爲控制閘極成 爲VPP/2，η型擴散層9及通道成爲〇V，故成爲寫入 模態，但電場弱，電子不能注入漂浮閘極中’記億體晶胞 之臨限值不改變，繼續成爲'1'之狀態。在成爲'1〃 寫入或非選擇之位元線B L 2側，因爲記憶體晶胞Μ 5〜 Μ 7之控制閘極極C G 1〜C G 3成爲中間電位V ΡΡ/ 2， 各記憶體晶胞之源極及吸極，以及通道之電位亦大致上成 爲相同之V ΡΡ/ 2，故漂浮閘極與擴散層9及通道間幾乎 無電場，電子不會注入漂浮閘極中，電子亦不會後漂浮閘 極射出。因此，記億體晶胞之臨限值不變，繼續成爲1 Λ之狀態。位於位元線B L 2側之記憶體晶胞Μ 8之控制 閘極C G 4成爲a Η *位準（V ΡΡ )，但源極與吸極及通 道之電位大致上成爲2而成爲寫入模態，但電場弱 ，電子不會注入漂浮閘極中，記憶體晶胞之臨限值不改變 ，繼續成爲之狀態。 如上所述，只在晶胞M4中選擇性的進行寫入。然後 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） 請 先 閱 讀 背 Λ 之 注 意 事 項

奮 經濟部中央標準局員工消費合作社印製 A7 __B7_^_ 五、發明説明（7 ) ，進行NAND晶胞之上一段記憶體晶胞Μ 3之寫入。此 時，將記憶體晶胞Μ 3之控制閘極C G 3提昇至""Η "位準 (V ρρ )，使記憶體晶胞M r、Μ 2、Μ 4之控制閘極 CGi、CG2、CG4成爲中間電位V ΡΡ/ 2 ，並使被選 擇之記憶體晶胞側之位元線成爲◦ V，其他位元線成爲 Vcc (例如5V) 。2個選擇閘S〆呂2之閘極電位與記 憶體晶胞M4之選擇寫入時之電位相同。如此，可與記憶 體晶胞Μ 4之寫入相同的，選擇性的在上一段記憶體晶胞 Μ3中寫入。此後，同樣的依次在記憶體晶胞M2、Mi進 行寫入。 經濟部中央標準局員工消費合作社印製 在進行上述寫入時，將'"H"位準（VPP)及中間電 位（V PP/ 2 )施加於控制閘極。因爲從位準及中 間電位流出之電流只有隧道電流，η型層9與P阱1 >間 之接合洩漏電流，故爲1 Ο/ζΑ以下。一次消除時，必須 將η阱1及包圍記憶體晶胞之Ρ阱1〃提昇至、Η"位準 (V ρρ ")，但因爲縱位準流出之電流只有隧道電 流與η阱1與Ρ型基板間之接合洩漏電流，故爲1 〇 以下。 因此，寫入及消除時之高電壓亦可由昇壓電路利用從 外部供給於I C之5 V左右之低電壓產生。因爲選擇寫入 時從高電壓流出之電流微小，故連接於一個控制閘極之記 憶體晶胞可一次即全部寫入。亦即，可進行負模態之寫人 ，故可進行高速寫入。 上述寫入及消除法中，當瞇道電子通過時，記憶體晶 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -10 - 31S0U at __ Β7 經濟部中央標準局舅工消費合作社印製 五、發明説明（8 ) 胞之吸極與P阱間不會發生表面破壞，可提高改寫次數及 資料保持之可靠性。又因爲在寫入時，選擇閘極之閘極 s G及非選擇位元線上只施加Vcc (例如5 V)左右之電 壓’故容易進行元件分離’可將元件分離寬度縮小成與習 用之熱電子注入型EEPROM相同之程度。 關於讀出動作，若以例如讀出晶胞Μ 4之資料時爲例 使2個選擇電晶體之閘極s Gi、S G2成爲Vcc( 5 V) ’使電晶體成爲導通，在非選擇記憶體晶胞之控制閘極 CGi、CG2、及CG3上施加可使成爲寫入狀態之記憶 體晶胞成爲導通之"H 〃位準（例如5V)電位，使選擇 記憶體晶胞Μ 4之控制閘極C G 4成爲，L "位準（例如 0 V )。 然後，使位元線成爲、11 "位準（1〜5V左右）， 源極線成爲0 V。如此，可根據電流是否通過位元線 3 11而判定記憶體晶胞厘4之"〇^或，1，。 以上說明構成EEPROM之NAND晶胞之基本結構及動 作。 這種習用之NAND晶胞型EEPROM中，除了具有一次 消除全部記憶體晶胞之模態（晶粒消除）之外，又具有只 消除選擇塊之模態（塊消除），只消除至少2個以上之選 擇方塊之模態（多塊消除）之功能。 第1圖表示用來說明塊消除，或多塊消除之芯部之電 路結構圖。表6中表示各閘極之電位關係。 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） 請 閱 讀 背 之 注 意 事 項 再 t 裝 訂 -11 - ^2014 A7 B7 五、發明説明（9 ) 經濟部中央標準局員工消費合作社印製 消除塊 B L 0 V pp ·: \ B L 2047 V PP 晶胞一源 V P P S G D V SS 浮動 C G 0 V SS ( 0 V ) C G 1 V SS ( 0 V ) C G 2 V SS ( 0 V ) 1 X C G 1 3 V SS ( 0 V ) C G 1 4 v ss ( 〇 v ) C G 1 5 v ss ( 〇 v ) S G S V ss 浮動 T G i V cc ( 5 V ) T G j V ss ( 〇 V ) P阱 V PP N阱 V PP P型基板 V ss ( ο v ) (請先閲讀背面之注意事項再填寫本頁) .裝. 例如表示需要消除（選擇）之第i個NAND塊 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） _ 12 -

經濟部中央標準局員工消費合作社印製 五、發明説明（10 ) BLK i及不需要消除（不需要選擇）之第j個NAND 塊BLKJ 。控制閘極信號CG。〜CG15因消除而成爲 V SS ( 〇 V )，選擇閘極信號SGD，SGS成爲vss( 0V)浮動（首先成爲0V ’然後成爲浮動）。當選擇塊 BLK i之轉換閘信號TG i成爲VCC(5V)後，電晶 體T ^〜丁181成爲導通，控制閘極c Goi〜C G15i成爲 V ss ( 0 V )。因此，當記憶體晶胞之P阱，N阱變成高 電壓V PP後’選擇塊B L Ki之記憶體晶胞之資料被消除 ，成爲資料、1 〃 。 因爲非選擇塊BLK j之轉換閘極信號TG j成爲 V ss ( 0 V )，故電晶體T i ,·〜T 1 8 成爲非導通狀態， 控制閘極C G0i〜C G15j，及選擇閘極S GD,-、 SGS j成爲浮動狀態。因此，當記憶體晶胞之P阱，N 阱成爲高電壓V PP後，C G 0i〜C G 15 j及S G D j、 S G S j由於與記憶體晶胞之P阱之電容量耦合而大致上 上昇至VPP。結果，非選擇塊B L K j之記億體晶胞之P 阱漂浮閘極間之電場小，記憶體晶胞之資料不被消除。 以上說明塊消除法。這種習用之塊消除動有如下之缺 點。 第1缺點爲在以上說明中所述之選塊塊之選擇閘極 SGDi&SGSi之電位。在塊消除時，因爲選擇塊之轉 換閘信號TGi成爲VCC(5V)，故當記憶體晶胞之P 阱成爲高電壓V PP時，選擇閘極S GDi及S G 31亦與非 選擇塊BLKj之選擇閘極相同的，由 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再4't舄本頁) ”，裝 、νβ 泉 -13 - A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説胡 ( 11 ) 1 1 於 與 P 阱 之 電 容 量 耦 合 而 上 昇 但 因 爲 電 晶 體 Τ 1 i 與 1 1 T 1 8 i成爲導通狀態 故控制閘極SGDi 與 S G S i之電 1 1 荷 流 向 成 爲 V S S ( 〇 V ) 浮 動 之 閘 極 信 號 S G D 及 1 I 請 1 I S G S 側 0 先 閱 1 | 讀 1 例 如 以 1 6 Μ N A Ν D 晶 胞 型 EEPROM 推 算 選 擇 閘 背 I 1 之 1 極 信 號 S G D 或 S G S 之 配 線 電 容 量 爲 7 1 Ρ F 選 擇 注 意 1 I 閘 極 S G D !或 S G S i 之 配 線 電 容 量 爲 2 P F 0 在 消 除 電 事 項 再 1 1 壓 V P P 爲 2 0 V > 電 晶 體 Τ 1 i 或 T 18 i之基板偏壓- 1 本 *^1 裝 V C C ( 一 5 V ) 時 之 臨 限 值 電 壓 爲 0 4 3 V ( 設 計 成 轉 頁 «._^ 1 換 閘 極 用 電 晶 體 iuz. 之 臨 限 值 電 壓 低 而 基 板 偏 壓 效 應 亦 弱 ) 1 1 之 條 件 下 計 算 選 擇 閘 極 S G D !或 S G S i 之 電 位 結 果 爲 1 | 4 4 V 〇 因 此 在 1 6 Μ 時 因 爲 選 擇 閘 極 之 氧 化 膜 厚 訂 I 度 爲 3 2 0 A 0 故 施 加 於 該 氧 化 膜 之 電 場 爲 4 - 9 Μ V 1 1 I / C m 〇 在 1 6 Μ 時 選 擇 閘 極 之 氧 化 膜 厚 度 咼 達 1 1 1 3 2 0 A 0 故 不 構 成 嚴 重 問 題 但 隨 著 高 密 度 化 選 擇 1 閘 極 之 氧 化 膜 厚 度 亦 變 薄 例 如 在 3 2 Μ 時 預 定 爲 1 8 0 1 A 0 在 6 4 Μ 時 爲 9 0 A 0 〇 此 時 施 加 於 氧 化 膜 之 電 場 1 I 超 過 1 0 Μ V / C ΤΠ 破 壞 氧 化 膜 而 損 害 可 靠 性 〇 1 I 另 — 個 缺 點 爲 在 寫 入 時 在 控 制 閘 極 上 施 加 高 電 壓 1 1 I V P P 轉 換 閘 極 用 電 晶 體 係 設 計 成 臨 限 值 電 壓 低 » 基 板 偏 1 1 1 壓 效 應 亦 低 之 狀 態 〇 例 如 在 基 板 偏 壓 〇 V — 5 V 一 1 1 1 8 V 時 將 臨 限 值 電 壓 設 計成 爲 + 0 • 2 1 V + 1 Ί 0 4 3 V 0 6 7 V 0 因 此 當 非 選 擇 γ.Ηγτ 塊 Β L K j 之 1 控 制 閘 極 C G C 〇 J C G 1 5 在消除時 由於與f >阱之耦 1 1 本紙張尺度適用中國國家標隼（CNS ) A4規格（210X297公釐） -14 - 312024 A7 B7 五、發明説明（12 ) 合而上昇至高電壓V PP之際，電晶體T 2j〜T 17j不能充

分的成爲截止，若洩漏電流大時，控制閘極C C G15j之電位下降，在非選擇塊中被誤消除。若選擇閘 極S G D與S G S j之電位亦因電晶體T i j與Τ α 8 之洩 漏而降低時，即破壞控制閘極F之氧化膜而損害可靠性。 如上所述’習用之N A N D晶胞型EEPROM中，於塊消 除時使選擇閘極信號成爲Vss=OV浮動，故消除（選擇 )塊之選擇閘極之電位下降，選擇閘極之電晶體之氧化膜 上施加高電壓，破壞氧化膜，損害可靠性。 爲了在寫入時將高電壓傳送至控制閘極，轉換電晶體 之臨限值電壓較低，而基板偏壓效應較弱。因此，若非選 擇塊之轉換閘極用電晶體之通道洩漏數大時，則發生記憶 體晶胞之誤消除，及破壞選擇閘極之氧化膜等可靠性缺點 〇 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填"本頁) 本發明之目的爲提供一種可解決上述問題，在塊消除 時’可防止選擇塊之選擇閘極用轉換閘極，與非選擇塊之 全部轉換閘極之導通’可防止發生記憶體晶胞之誤消除， 選擇閘極之氧化膜之破壞，可提高可靠性之非易失半導體 記憶裝置。 爲達成上述目的，本發明採用如下之結構。 (1)首先，針對第1缺點，使選擇閘極信號SGD 及S G S成爲V “或（Vcc-Vi；h)以上（71^爲轉換閘 極用電晶體之臨限值電壓），以便使轉換閘極用電晶體成 爲截止。或者充電至Vcc或（Vcc— Vi；h)以上後，使其 本紙張尺度適用中國國家標準（CNS ) 格（21〇x297公釐） ' -15 - 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（13 ) 成爲浮動。 (2 )針對第2缺點，在消除時，將控制閘極信號設 定爲vss(〇v)以上’例如0. 7V。結果，非選擇塊 之轉換閘極用電晶體之截止特性顯著的提高。亦即與使控 制閘極信號成爲0 7 V而使轉換閘極用電晶體之源極電 位成爲0 . 7 V相同。此時，因爲閘極成爲〇v，轉換閘 極用電晶體之P型基板（與記憶體晶胞之N阱，p阱分離 )成爲OV，故成爲與施加基板偏壓一〇. 7V，閘極電 壓—0. 7V時之電晶體相同之截止特性。 (3 )針對第1、2缺點，將選擇塊之電晶體轉換閘 極信號大致上設定爲做爲其他裝置。該電壓係可將 0 V傳送至控制閘極之電壓，不可提高至必需以上。如此 ，可防止在消除時，選擇塊之選擇閘極之電荷到達選擇閘 極信號側。 依照本發明，在塊消除時，可防止選擇塊之選擇閘極 用轉換閘極，及非選擇塊之全部轉換閘極成爲導通，並可 防止記憶體晶胞之誤消除，及選擇閘極之氧化膜之破壞。 以下參照圖式說明本發明之實施例。 實施例1 第1圖爲本發明第1〜3實施例之半導體記憶裝置之 記憶體晶胞列及選擇閘極信號，控制閘極信號，及轉換閘 極之結構之電路結構圖。表1中表示第1圖所示主要節點 之實施例1之電位關係。 本紙張尺度適用中國國家橾皁（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填弩本頁)

-16 - A7 B7 五、發明説明（14 ) 表1 經濟部中央標準局員工消費合作社印製 塊消除 B L· Ο V P P \ 1 B L 2047 V pp 晶胞一源極 V PP S G D V cc、或 V cc _ Vht 〇G〇 V ss ( 〇 V ) C G 1 V ss ( Ο V ) G G 2 V ss ( Ο V ) 1 l C G 1 3 V ss ( 〇 V ) 0 G 1 4 V ss ( Ο V ) C G 1 5 V ss ( 〇 V ) S G S V cc、或 V cc_ V th T G ! v cc(5 v ) T G j V ss( 〇 v ) P阱 V p p N阱 V pp P型基板 V ss( 〇 v ) (請先閱讀背面之注意事項再填弯本頁) "衣_

、tT 泉 本紙張尺度適用中國國家橾準（CNS〉A4規格（210><29"7公釐） -17 - A7 B7 經濟部中央樣準局員工消費合作社印製 五、發明説明（15 ) 例如消除第i個NAND塊BLKi，而不消除第j 個NAND塊B L Κ,_時之狀態如下。 爲了消除，將控制閘極信號CG。〜CGi 5設定爲 V SS ( 〇 V )，將選擇閘極信號SGD、SGS設定爲 Vcc— Vth。在此，Vcc爲外部供給電源電壓1可爲5 V ，3. 3V，或更低之電壓。V 爲與轉換閘極用電晶體· 之臨限值電壓大致上相同之電壓。 當選擇塊B LKii轉換閘極信號TGi成爲Vcc( 5 V)後，電晶體T2i〜丁171成爲導通，控制閘極CG0i 〜CGi5i成爲Vss(OV)。因此，當記憶體晶胞之P 阱，N阱成爲高電壓VPPV後，選擇塊B L Ki之記憶體 晶胞之資料被消除，成爲資料*1'因爲在記憶體晶胞之 P阱，N阱成爲高電壓VPP之前之Vss時，電晶體τ1±與 丁18:1成爲導通，故選擇閘極SGDi，SGSi被充電而 成爲爲電晶體T^、Ti8i之臨限值電 壓）。其理由爲，電晶體與Ti8i中’其閘極TGi成 爲Vcc，其吸極成爲V cc或Vcc— Vth ’故電晶體與 T18i在5極管動作領域（飽和動作領域）內成爲導通’ 而被充電至電晶體T^、T18i之臨 限值電壓）。因此，當記憶體晶胞之P阱、N阱成爲高電 壓Vpp後，選擇閘極SGDi、SGSi亦因與阱之電容量 耦合而上昇。當SGDi' SGSi之電位後乂“一又❶稍 微上昇後，電晶體Τη與T18i成爲截止’ SGDi、 S G S i之節點成爲浮動。結果，當記憶體晶胞之P阱成 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填一舄本頁) :裝_

、1T 泉 -18 - 經濟部中央標準局貞工消費合作社印11 A7 B7 五、發明説明（16 ) 爲VPP後，S G D i、S G S i之電位亦大致上成爲¥<^ — V th+ V PP。因爲記憶體晶胞之P阱電位爲V PP >選擇閘 極之電位爲V cc_ V th + V PP’故V cc_ V th不會施加於 選擇閘極之氧化膜，不會發生氧化膜之破壞》電晶體Tu 、T18i*，其吸極、源極、閘極之電位分別成爲¥^-vth+vPP、vcc (或 vcc—vth) 、vcc，後述之非選 擇塊B L K j之電晶體T i j〜T 1 8 j之吸極、源極、閘極 之相對電位關係大致上相等。因爲轉換閘極之P型電極成 爲Vss，故設計成爲吸極與基板間之接合耐壓成爲Vcc_ V th+ V PP以上之狀態。 因爲非選擇塊B LK j之轉換閘極信號TG j成爲 V ss ( 〇 V )故電晶體T i j〜T i 8 成爲非導通狀態，控 制閘極C G。j〜C G 1 5 ^及選擇閘極S G D 、S G S j成 爲浮動狀態。因此，當記憶體晶胞之P阱，N阱成爲高電 壓V 後，由於與記億體之P阱之電容量耦合，CGQi〜 CGi5j、及SGDj、SGSj大致上上昇至VPP。結果 ，非選擇塊B L K ·』之記憶體晶胞之P阱漂浮閘極間之電 場小，記憶體晶胞之資料不被消除。此時，電晶體T 2 〜 T17j之吸極及Ti8j之吸極、源極、閘極之電位分別爲 V PP、V cc (或 V cc- V u) 、V ss。 (實施例2 ) 表2中表示第1圖之主要節點在實施例2中之電位關 係。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ~' -19 - (請先閱讀背面之注意事項再填窝本頁) 裝- 、-° 泉 A7 B7 五、發明説明（17 經濟部中央標準局員工消費合作社印製 表2 塊消除 B L 0 V PP : 1 B L 2047 V PP 晶胞一源極 V pp S G D Vcc、或 V CC— V th C G 0 V L C G 1 V L C G 2 V L 1 l 0 G 1 3 V L C G 1 4- V L C G 1 5 V L S G S V C C、或 V C C _ V t h T G i V c C ( 5 V ) T G j V ss ( 〇 v ) P阱 V pp N阱 V pp P型基板 V ss ( 〇 V ) (請先閱讀背面之注意事項再填窝本頁)

本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -20 - 經濟部中央標準局員工消費合作社印製 A7 B7五、發明説明（18 ) 以下說明消除第i個NAND塊B LKi，而不消除 第j個NAND塊B L Kj時之狀態。控制閘極信號C Gc 〜CG15設定爲0V以上之VLi例如〇· 7V"VL電 位亦可使用控制閘極信號產生電路之電晶體之臨限值電壓 設定，亦可設置VL電位產生器供給。因爲將控制閘極信 號設定爲OV以上，因此在非選擇塊之轉換用電晶體T2j 〜Ti7j*，與施加負之基板偏壓及負之閘極電壓成爲等 效狀態，使截止特性顯著的提高。其理由爲，將控制閘極 信號例如設定爲VL = 〇. 7V，而電晶體T2i〜T17i 之源極電位成爲0 . 7V，閛極電壓成爲〇V，P型基板 成爲0V，故成爲與將源極電位設定爲OV，閘極電壓設 定爲一0. 7V，P型基板爲7V時之電晶體相同 之截止特性。因此，在消除時，由於與P阱之電容量耦合 而使非選擇控制閘極C G。j〜C G 1 5』上昇至大約V cc， 時C G 〇』〜C G 1 5 j之電荷不能經由電晶體T 2」〜T 1 7 到 達控制閘極信號側，升昇陷阱有效的發生作用，在非選擇 塊BLK j之記憶體晶胞中不發生消除。 實施例2中，係說明與將選擇閘極信號S G D、 S G S設定爲V cc或V cc— V th時（實施例1 )組合之例 。本發明在如表3中所示，只將控制閘極信號設定爲V L 時亦有效。 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） (請先閲讀背面之注意事項再填容本頁) 裝- 、?τ -泉 -21 - 4 ο 2 1 3

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7 B 經濟部中央標準局員工消費合作社印製 五、發明説明（19) 表3 塊消除 B L 0 V pp ； l B L 2047 V pp 晶胞一源極 V pp S G D V c c浮動 C G 0 V L C G 1 V L C G 2 V L 1 l C G 1 3 V L G G 1 A V L C G 1 5 V L S G S V cc浮動 T G i V C C ( 5 V ) T G j V ss ( 〇 v ) p阱 V pp N阱 V pp P型基板 V ss ( 〇 v ) (請先閱讀背面之注意事項再填寫本頁) -裝. 訂 泉 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -22 - 經濟部中央標準局員工消費合作社印製 A7 _ B7 __ 五、發明説明（20 ) (實施例3 ) 表4中表示第1圖之主要節點在第3實施例之電位關 本紙張尺度適用中國國家棣準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁)

-23 - 4* -2 〇 2 1 3

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7 B 經濟部中央標準局員工消費合作社印製 五、發明説明（21 ) 表4 塊消除 B L 0 V p P l B L 2047 V pp 晶胞-源極 V PP S G D V CC、或 V cc_ V "th C G 0 V ss ( 0 V ) C G 1 V ss ( 〇 v ) C G 2 v ss ( 〇 v ) 1 l 0 G 1 3 V ss ( 0 V ) C G 1 Λ v ss ( Ο V ) C G 1 5 V ss ( 〇 v ) S G S V cc、或 V cc- V T G i V T G j V ss ( 0 V ) P阱 V p p N阱 V pp P型基板 V ss ( 0 V ) (請先閲讀背面之注意事項再疼寫本頁) '裝· 、-0 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -24 - 經濟部中央標準局員工消費合作社印製 A7 ___B7__ 五、發明説明（22 ) 例如消除第1個NAND塊B LK i ，而不消除第j 個NAND塊B LK j時，爲了消除，使控制閘極信號 C G。〜C G15成爲Vss( Ο V ) ’使選擇閘極信號 SGD、SGS成爲V cc或V cc_ V 。選擇塊之轉換閘 極信號丁01爲7±11以上。在此，爲電晶體T2i~ T 17i之臨限值。因此，電晶體Τ η〜T 181成爲導通，控 制閘極C G 〇 i〜C G i 5 i成爲V ss ( Ο V )。因此，當記 憶體晶胞之P阱，N阱成爲高電壓V ~後，選擇塊 BLKi之記憶體晶胞之資料被消除，成爲資料、。 一方面’選擇閘極SGDi、SGSi在記憶體晶胞之P阱 ，N阱成爲高電壓VPP之前之vss時，電晶體Tli與T18 i成爲導通’但因爲其閘極之TGi成爲Vth，故大致上成 爲Vss。因此，當記憶體晶胞之P阱，N讲成爲高電壓

VPP時’選擇閘極SGDi、SGSi之電位亦上昇至VPP 〇 (實施例4 ) 本發明不但可應用於N A N D晶胞型EEPROM，亦可應 用於其他非易失性記憶體，例如AND構造，DINOR構造 之EEPROM。其他可在不超越本發明之要旨之範圍內變更實 施。 第2圖表示將本發明應用於AND晶胞型EEPROM時之 電路結構。圖中之WL (WLoi'WLu—WLsn， WL0j’WLu〜WL31j)表示控制閘極，STu、 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) -裝· ，-° -25 - A7 B7 五、發明説明（23 ) ST2i、ST。、ST2j 表示選擇閘極 ’ D (DO、D1 〜D η )表示主位元線，S表示晶胞與源極線，L Bni、 L Bn：i表示局部位元線，L Sni、L Sn：j表示局部源極線 ，AND表示AND晶胞塊。 表5中表示第2圖之主要節點在實施例4中之電位關 係。例如，說明消除第1個NAND塊BLKi，而不消 除第j個NAND塊BLK j時之狀態。 (請先閱讀背面之注意事^再#寫本頁) / 裝·

、1T 象 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -26 - 五、發明説明（24 A7 B7 表5 經濟部中央標準局員工消費合作社印製

塊消除 DO V p p D I V pp D η V pp S T 1 V c c wo V L W 1 V L W 2 V L W 3 1 v L S 丁 2 V c c T i VCC(5V 或 3. 3 V ) T j V s s P阱 V pp N阱 V p p P型基板 v ss ( 〇 v ) S V p P 以上說明本發明之各種實施例。但本發明不受上述實 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） (請先閱讀背面之注意事項再墙寫本頁) -裝·

、1T 27 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（25 ) 施例之限定，可在不超越其要旨之範圍內變更實施。 申請專利範圍之各構件之圖式參照符號係爲了說明上 之方便而附設，並不限定本發明之技術範圍。 如上所述，依照本發明，可提高解碼器之轉換閘之截 止特性，高電壓不施加於閘極氧化膜，故可提高可靠性。 圖式 第1圖爲本發明實施例1至3之半導體裝置之芯部之 電_路結構圖； 第2圖爲本發明實施例4之半導體裝置之芯部之電路 結構圖； 第3圓爲NAND型EEPROM晶胞之平面圖； 第4圖爲第3圖所示晶胞之斷面圖； 第5圖爲第3圖所示晶胞之等效電路圖； ' 第6圖爲2個第3圖所示晶胞之等效電路圖。 〔符號說明〕 SGD :吸極側選擇閘極信號線。CG :記憶體選擇 閘極信號線。S G S :源極側選擇閘極信號線。T G :轉 換閘極。BL :位元線。BLK :記憶體塊。 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ 297公釐） 一 28 _ (請先閲讀背面之注意事項再填寫本頁) -裝.

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Claims (1)

1. 經濟部中央梯準局員工消费合作社印製 A8 B8 C8 D8_ ______ 六、申請專利範圍 1 . 一種半導體記憶裝置’主要包括將記憶體晶胞或 連接許多個記憶體晶胞而成之記憶體晶胞單元排列成陣列 狀之記憶體晶胞陣列（B L K i、B L K j )，選擇記億 體晶胞陣列之控制閘極線（C G 0 i〜C G 1 5 i，c G。j〜 C G15j，WLoi〜WL31i’ WL0j〜WL31i)與選擇 閘極線（SGDi、SGSi'SGDj、SGS,·、ST1± 、ST2i、ST^、ST2i)之行選擇裝置，選擇設記億 體晶胞陣列之位兀線（B L〇、B L2047、D0〜Dn)之 列選擇裝置，及設在設控制閘極線與選擇閘極線，控制閘 極信號（C G〇〜C G15，WL〇〜WL31)與選擇閘極信 號（SGD、SGS、STr ST2)之間之轉換閘極裝 置，其特徵爲：在消除動 作時，施加選擇閘極信號之電位係等於外部電源電壓，或 較該外部電源電壓低相當於該轉換閘極裝置之電晶體之臨 限值電壓之電壓》 2 . —種半導體記憶裝置，主要包括將記憶體晶胞或 連接許多個記憶體晶胞之記憶體晶胞單元排列成陣列狀之 記億體晶胞陣列（B L K i 、B L K j )，選擇記億體晶 胞陣列之控制閘極線（CG0i〜CGi5i，CGQj〜 CGi5j’.WL〇i 〜WLsii’ WL〇j 〜WLaij)，與選 擇閘極線（SGDi、SGSi、SGDj、SGSj、 STh、ST2i、ST。、ST2j)之行選擇裝置，選擇 記億體晶胞陣列之位元線（B L〇、B L2047、D〇~D„ )之列選擇裝置，及設在該控制閘極線與選擇閘極線之間 本紙張尺度適用中國國家標率（CNS ) A4規格（210X297公嫠） (請先閲讀背面之注意事項再填寫本頁) •裝· 、11 -29 - A8 B8 C8 D8____ 一 、申請專利範圍 ，及控制閘極信號（CG〇〜CG15，WL〇〜WL31)與 選擇閘極信號（S G D、S G S、S T 1、S T 2 )之間之 轉換閘極裝置，其特徵爲 :在消除動作時，在該控制閘極信號上施加高於接地電壓 之正電屋β 3 · —種半導體記憶裝置，主鼕包括將記憶體晶胞或 連接許多個記憶體晶胞.而構成之記億體晶胞單元排列成陣 列狀之記憶體晶胞陣列（B L K i 、B L K j )，選擇該 記憶體晶胞陣列之控制閘極線（C G 〇 i〜C G 1 5 i， CGo^CGuj-’WLoi-WLau'WLoj—WLs" )與選擇 、STh、ST2i' STi,·、ST2j)之行選擇裝置，選 擇該記億體晶胞陣列之位元線（B L〇、B 1；2。47、D〇〜 D n )之列選擇裝置，及設在該控制閘極線與選擇閘極線 之間’控制閘極信號（CG〇〜CGi5，WL〇〜WL31) 與選擇閘極信號（SGD、SGS、STi、ST2)之間 之轉換閘極裝置（Τη〜Τ18:1，丁 ，其特徵 爲：在消除動作時，非選擇塊之該轉換閘極裝置之閘極電 壓係施加與該轉換閘極裝置之電晶體之臨限值電壓相同之 電壓’或高於該電壓之電壓。