CN110520988A - 存储装置 - Google Patents

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Abstract

实施方式的存储装置包含：第1存储芯片，包含第1电路、第1及第2端子；第2存储芯片，包含第2电路及第3端子；及接口芯片，包含第1及第2电压产生电路。所述第2存储芯片设置在所述第1存储芯片上方，所述接口芯片设置在所述第1存储芯片下方。所述第1端子的第1端部连接到所述第1电路，所述第1端子的第2端部连接到所述第1电压产生电路。所述第2端子的第3端部连接到所述第3端子，所述第2端子的第4端部连接到所述第2电压产生电路。所述第3端子的第5端部连接到所述第2电路，所述第3端子的第6端部经由所述第2端子连接到所述第2电压产生电路。在相对于所述第1存储芯片的表面垂直的方向上，所述第3端部不与所述第4端部重叠，所述第3端部与所述第6端部重叠。

Description

存储装置
技术领域
本发明的实施方式涉及一种存储装置。
背景技术
闪速存储器被用于各种电子装置。
[背景技术文献]
[专利文献]
[专利文献1]日本专利特开2009-3991号公报
[专利文献2]日本专利第4791924号说明书
[专利文献3]日本专利第5814859号说明书
发明内容
[发明所要解决的问题]
降低存储装置的制造成本。
[解决问题的技术手段]
实施方式的存储装置包含：第1存储芯片，包含第1电路、第1端子及第2端子；第2存储芯片，包含第2电路、及第3端子；及接口芯片，包含第1电压产生电路、及第2电压产生电路。所述第2存储芯片设置在所述第1存储芯片的上方，所述接口芯片设置在所述第1存储芯片的下方。所述第1端子的第1端部电连接到所述第1电路，所述第1端子的第2端部电连接到所述第1电压产生电路。所述第2端子的第3端部电连接到所述第3端子，所述第2端子的第4端部电连接到所述第2电压产生电路。所述第3端子的第5端部电连接到所述第2电路，所述第3端子的第6端部经由所述第2端子电连接到所述第2电压产生电路。在相对于所述第1存储芯片的表面垂直的方向上，所述第3端部不与所述第4端部重叠，且所述第3端部与所述第6端部重叠。
附图说明
图1是包含存储装置的存储系统的示意图。
图2是表示存储装置的内部构成的框图。
图3是表示存储装置的结构例的剖视图。
图4是表示第1实施方式的存储装置的结构例的剖视图。
图5是表示第1实施方式的存储装置的结构例的示意图。
图6是表示第1实施方式的存储装置的结构例的俯视图。
图7是表示第2实施方式的存储装置的结构例的示意图。
图8是表示第2实施方式的存储装置的结构例的俯视图。
图9是用于说明第3实施方式的存储装置的示意图。
图10是表示第3实施方式的存储装置的动作例的时序图。
图11是用于说明第3实施方式的存储装置的示意图。
图12是用于说明第4实施方式的存储装置的示意图。
图13是表示第4实施方式的存储装置的构成例的等效电路图。
图14是表示第4实施方式的存储装置的动作例的时序图。
图15是用于说明第4实施方式的存储装置的动作例的示意图。
图16是用于说明第4实施方式的存储装置的动作例的示意图。
图17是用于说明第4实施方式的存储装置的动作例的示意图。
图18是用于说明第4实施方式的存储装置的动作例的示意图。
图19是用于说明第4实施方式的存储装置的动作例的示意图。
图20是表示第5实施方式的存储装置的构成例的等效电路图。
图21是表示第5实施方式的存储装置的构成例的等效电路图。
图22是表示第6实施方式的存储装置的构成例的接口芯片的俯视图。
图23是表示第6实施方式的存储装置的构成例的存储核心芯片的俯视图。
图24是用于说明第6实施方式的存储装置的示意图。
图25是表示第7实施方式的存储装置的构成例的剖视图。
图26是表示第7实施方式的存储装置的构成例的接口芯片的俯视图。
图27是表示第8实施方式的存储装置的构成例的剖视图。
图28是表示第8实施方式的存储装置的构成例的接口芯片的俯视图。
具体实施方式
以下，一边参照图1到图21，一边对本实施方式详细地说明。在以下的说明中，对具有相同功能及构成的要素标注相同的符号，并且视需要进行重复说明。
[实施方式]
(1)第1实施方式
参照图1到图6，对第1实施方式的存储装置进行说明。
(a)构成例
(a-1)存储系统的整体构成
使用图1，对包含实施方式的存储装置的存储系统的大致整体构成进行说明。
图1是表示包含本实施方式的存储装置的存储系统的图。
如图1所示，包含本实施方式的存储装置的存储系统9包含储存装置500、及主机装置600。
主机装置600通过例如连接器、电缆、无线通信、主机总线、或因特网等与储存装置500耦合。主机装置600向储存装置500请求数据写入、数据读出、及数据删除。
储存装置500包含存储控制器5与存储装置(半导体存储器)1。
存储控制器5使存储装置1执行与主机装置600的请求相应的动作。存储控制器5包含例如处理器(CPU)、内置存储器(例如DRAM)、缓冲存储器(例如SRAM)及ECC电路等。存储控制器5保存用于控制存储装置1的程序(软件/固件)，及储存装置/存储装置的管理信息(管理表)。
存储装置1基于来自存储控制器5的命令(主机装置600的请求)，执行数据写入、数据读出及数据抹除。
存储装置1包含1个以上NAND型闪速存储器1。
包含闪速存储器1的储存装置500(或者存储系统9)是例如存储卡(例如SDTM卡、eMMCTM)、USB存储器、或者Solid State Drive(SSD，固态硬盘)等。例如，主机装置600是数字相机、个人电脑、功能手机、或者智能手机等。例如，主机总线为基于SDTM接口的总线。
NAND型闪速存储器1经由总线(以下称为NAND总线)连接到存储控制器5。
在NAND型闪速存储器1与存储控制器5之间，经由NAND总线收发各种信号。例如，使用芯片使能信号CEn、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、读取使能信号REn及写保护信号WPn等作为基于闪速存储器1与存储控制器5之间的NAND接口规格的控制信号。
信号CEn是用于启用闪速存储器1的信号。信号CLE及信号ALE各为通知I/O线IO(IO1～IO8)上的信号为指令及地址信号的信号。
信号WEn及信号REn各为例如指示经由8条I/O线IO的信号输入及输出的信号。信号WPn是用于在例如电源接通及断开时，将闪速存储器1设定为保护状态的信号。
例如，在闪速存储器1以DDR方式执行数据传送的情况下，数据选通信号(未图示)及数据选通信号的互补信号是从发送侧与信号(数据)IO一起输出。数据接收侧接收所发送的数据选通信号及其互补信号，调整导入数据的时间。
就绪/忙碌信号RBn基于闪速存储器1的动作状态而产生，且被发送到存储控制器5。信号RBn是向存储控制器5通知闪速存储器1为就绪状态(受理来自存储控制器5的命令的状态)、还是忙碌状态(不受理来自存储控制器5的命令的状态)的信号。例如，信号RBn在闪速存储器1处在数据读出等动作时，被设为“L”电平(忙碌状态)，当这些动作完成时，被设为“H”电平(就绪状态)。
另外，包含实施方式的存储装置的存储系统可为以DDR方式执行数据传送的存储系统，还可为执行其他方式的数据传送的存储系统。
图2是用于说明本实施方式的NAND型闪速存储器的电路构成的框图。
如图2所示，NAND型闪速存储器1包含多个存储核心电路10-1～10-N、及接口(I/F)电路40。
在实施方式中，在不区分存储核心电路10-1～10-N的情况下，省略连字符后面的符号而记作“存储核心电路10”。其他的构成要素也一样。
I/F电路40设置在多个存储核心电路10与NAND总线之间。I/F电路40连接到NAND总线。存储核心电路10经由I/F电路40连接到NAND总线。由此，存储核心电路10经由I/F电路40被存储控制器5存取、控制。
存储核心电路10至少包含存储单元阵列110、行解码器120、驱动电路130、感测放大器140、地址寄存器150、指令寄存器160、及定序器170。
存储单元阵列110存储来自存储控制器5的数据。存储单元阵列110包含多个(例如4个)块BLK(BLK0～BLK3)。
各块BLK包含多个NAND串111。NAND串111包含串联连接的多个存储单元MC、及至少2个选择晶体管ST1、ST2。
存储单元MC包含电荷储存层与控制栅极电极。电荷储存层包含浮栅电极、及具有陷阱能级的膜(例如氮化硅膜)中的至少一者。
块BLK内的多条字线WL中的一条连接到串联连接的多个存储单元MC中对应的存储单元MC的栅极。
块BLK内的多条位线BL中的1条连接到多个NAND串111中对应的至少1个NAND串111。在NAND串111中，1条位线BL经由选择晶体管ST1连接到串联连接的多个存储单元MC的一端。
源极线SL共用地连接到多条NAND串111。在NAND串中，源极线SL经由选择晶体管ST2连接到串联连接的多个存储单元MC的另一端。
选择栅极线SGD连接到选择晶体管ST1的栅极。选择栅极线SGS连接到选择晶体管ST2的栅极。
通过控制字线WL、位线BL及选择栅极线SGD、SGS的电位，对存储单元MC执行基于指令的动作。
行解码器120基于来自存储控制器5的地址ADD，选择块BLK0～BLK3中的任一块，并选择已选择的块BLK中的行(字线WL及选择栅极线SGD、SGS)。
驱动电路130经由行解码器120对已选择的块BLK供给电压。
感测放大器140为了在读出数据时，判定从存储单元阵列110读出的数据，而感测位线BL的电位或电流，并进行使用感测结果的运算。感测放大器140将基于感测结果及运算结果的数据DAT输出到存储控制器5。感测放大器140在写入数据时，将从存储控制器5接收的写入数据DAT传送到存储单元阵列110。感测放大器140可控制位线BL的电位。
地址寄存器150保存从存储控制器5接收的地址ADD。指令寄存器160保存从存储控制器5接收的指令CMD。
定序器170基于保存在指令寄存器160的指令CMD，控制存储核心电路10的整体动作。
另外，存储单元阵列110的内部构成可为将存储单元MC二维地排列在半导体衬底上方的构成。存储单元阵列110的内部构成还可为将存储单元MC方三维地堆叠在半导体衬底上方的构成。关于存储单元阵列的构成，记载于例如在2009年3月19日申请的题为“三维堆叠非易失性半导体存储器”的美国专利申请案第12/407,403号。另外，记载于2009年3月18日申请的题为“三维堆叠非易失性半导体存储器”的美国专利申请案第12/406,524号；在2010年3月25日申请的题为“非易失性半导体存储装置及其制造方法”的美国专利申请案第12/679,991号；在2009年3月23日申请的题为“半导体存储器及其制造方法”的美国专利申请案第12/532,030号。这些专利申请案通过参照将其全文引用到本说明书中。
在本实施方式的NAND型闪速存储器1中，对于多个存储核心电路10设置1个I/F电路40。
I/F电路40包含输入输出电路400、控制电路410、内部电压产生电路420、及升压电路490等。
输入输出电路400进行从存储控制器5向闪速存储器1输入信号IO等、及从闪速存储器1向存储控制器5输出信号IO等。
输入输出电路(I/O电路)400包含缓冲电路、驱动电路、及接收电路等。
控制电路410控制I/F电路40内的各电路400、420、490的动作。
内部电压产生电路420使用从外部供给的电压VCC1、VSS1，产生用于I/F电路40内的各电路400、410的动作的电压。
升压电路490使用电压VCC2、VSS2，产生用于闪速存储器1的各种动作的电压。升压电路490将产生的电压供给到存储核心电路10。
升压电路490包含1个以上的电荷泵电路491。电荷泵电路491可将电压VCC2升压。例如，对于1个存储核心电路10设置1个电荷泵电路491。但是，还可相对于多个存储核心电路10共用地设置1个电荷泵电路491。又可在存储核心电路10内设置电荷泵电路491的构成要素的一部分。
升压电路490的动作可由定序器170控制，还可由控制电路410控制。
在本实施方式中，用于产生闪速存储器中的如编程电压的高电压的升压电路490被设置在存储核心电路10外部的I/F电路40内。
另外，NAND型闪速存储器1还可具有多个通道。在NAND型闪速存储器1具有2个通道Ch0、Ch1的情况下，对通道Ch0，分配某个数的存储核心电路，对通道Ch1，分配其余个数的存储核心电路。在所述情况下，I/F电路40包含2个输入输出电路400。一输入输出电路与通道Ch0对应，另一输入输出电路与通道Ch1对应。还可以与多个通道对应的方式设置多个I/F电路。
(b)结构例
参照图3，对本实施方式的闪速存储器的结构例进行说明。
图3是用于说明实施方式的闪速存储器的安装状态的结构例的剖视图。另外，图3中，为了图示的明确化，撷取主要的构成要素而图示。本实施方式的闪速存储器包含图3中未图示的各种连接端子(例如凸块及焊垫)及各种布线(例如内部布线及再布线)。
例如，本实施方式的闪速存储器1具有称为Ball Grid Array(BGA，球栅阵列)的封装结构。
如图3所示，本实施方式的闪速存储器1在封装体内包含多个芯片700、800。在包含多个芯片700、800的闪速存储器1中，I/F电路40设置在与包含存储核心电路10的芯片700不同的芯片800内。以下，将存储核心电路10的芯片700称为存储核心芯片(或核心芯片)700，将I/F电路40的芯片800称为接口芯片(I/F芯片)800。
多个存储核心芯片700及I/F芯片800堆叠在衬底900上。
I/F芯片800搭载在衬底900上。
在衬底900的上表面设置着多个大凸块LBP(LBP-1、LBP-2)。
在I/F芯片800的上表面上，设置着多个微凸块MBP(MBP1、MBP-2、MBP3)。
为了堆叠多个存储核心芯片700，以微凸块MBP距离衬底900上表面的高度与大凸块LBP距离衬底900上表面的高度相同的方式考虑I/F芯片800的厚度，而形成大凸块LBP及微凸块MBP。
在衬底900的底面(下表面)上，设置着多个凸块BP。凸块BP与大凸块LBP经由设置在衬底900内的布线(未图示)电连接。另外，衬底900的底面为衬底900中设置着I/F芯片800的面相反侧的面。
凸块BP用于衬底900上的芯片700、800内的电路与其他装置的信号的输入输出、或对闪速存储器1供给电源电压。
在大凸块LBP上及微凸块MBP上堆叠多个存储核心芯片700。多个存储核心芯片700配置在I/F芯片800的上方。I/F芯片800设置在衬底900与最下层的存储核心芯片700之间。
各存储核心芯片700包含多个电极TSV及多个焊垫(未图示)等。
电极TSV是Through Silicon Via(硅穿孔电极)。电极TSV贯穿存储核心芯片700内。电极TSV的上部从存储核心芯片700的上表面露出，电极TSV的下部从存储核心芯片700的下表面露出。在各存储核心芯片700中，电极TSV将某个存储核心芯片700电连接到上层及/或下层的其他存储核心芯片700。
凸块BP-A设置在存储核心芯片700间。凸块BP-A电连接到电极TSV(或焊垫)。
存储核心芯片700以经由电极TSV及凸块BP-A将芯片间电连接的方式堆叠。
图3中，仅表示凸块BP、BP-A、大凸块LBP及微凸块MBP。但是，在衬底900中，设置着未图示的用于其他输入输出信号等的凸块、大凸块及微凸块。
在多个存储核心芯片700中的例如最下层存储核心芯片700的下表面(衬底900侧的面)，设置着再布线层RDL(RDL-1、RDL-2、RDL-3)。再布线层RDL-1经由焊垫(未图示)将衬底900上的大凸块LBP-1电连接到电极TSV。由此，将存储核心芯片700经由再布线层RDL-1及大凸块LBP-1电连接到衬底900。
再布线层RDL-2将衬底900上的大凸块LBP-2电连接到微凸块MBP。由此，I/F芯片800将再布线层RDL-2及大凸块LBP-2电连接到衬底900。再布线层RDL-3将微凸块MBP电连接到电极TSV。I/F芯片800经由微凸块MBP、再布线层RDL、电极TSV电连接到各存储核心芯片700。
例如，在本实施方式的闪速存储器中，在各存储核心芯片700内，包含设置着多个电极的区域75。区域75内的电极为用于对存储核心芯片700内的存储核心电路10供给电压(驱动电压)的端子。以下，将区域75内的电极(电压端子)称为电压电极。
＜存储核心芯片的电极的构成例＞
参照图4及图5，对本实施方式的闪速存储器中的芯片的电压电极的构成例进行说明。
图4是用于对存储核心芯片中的电压电极的构成例进行说明的示意性剖视图。图4中，为了明确化，撷取存储核心芯片内的电压电极而图示，并省略其他端子的图示。
如图4所示，在I/F芯片800的上方堆叠着8个存储核心芯片700(700-1～700-8)。
存储核心芯片700具有与电压电极751、755实质相同的构成。
在存储核心芯片700的区域75内，设置着多个电压电极751(751-1～751-8)、及755。在存储核心芯片700内，包含电压电极751、755的区域75配置在设置着存储核心电路10的区域的一端侧。
堆叠而成的各个存储核心芯片700经由1个以上的电压电极751、755电连接到I/F芯片800内的电荷泵电路491(491-1～491-8)。由此，在各存储核心芯片700中，由电荷泵电路491产生的电压被供给到存储核心芯片700的存储核心电路(内部电路)10。
存储核心芯片700内的多个电压电极751、755中的电压电极751在相对于芯片700的上表面(或下表面)平行的方向上，与存储核心电路10相邻。在存储核心芯片700内，电压电极751电连接到存储核心电路10。
电压电极751的一端连接到存储核心电路10的电压供给端子(被供给电荷泵电路的输出的端子)。电压电极751的另一端在存储核心芯片700的下表面侧露出。
多个电极751、755中的多个电压电极755配置在电压电极751与存储核心芯片700的端部(侧面)之间的区域内。在1个存储核心芯片700内，在电压电极755与存储核心电路10之间，设置着电压电极751。因此，在相对于芯片700的上表面平行的方向上，电压电极755不与存储核心电路10相邻。在1个存储核心芯片700中，电压电极755未连接到与电压电极755相同的芯片内的存储核心电路10。在1个芯片700内部，电压电极755与电压电极751电分离。
电压电极755为用于将某个存储核心芯片700的上层芯片内的存储核心电路10连接到I/F芯片800的电荷泵电路491的电极。
电压电极755具有上部端子X1、下部端子X2、及内部连接部X3。
上部端子X1设置在存储核心芯片700的上表面侧。在存储核心芯片700的上表面侧，在上部端子X1上设置着凸块。上部端子X1将某个存储核心芯片700电连接到比所述芯片更上层的其他芯片700。上部端子X1还可包含Through Silicon Via的一部分及焊垫的至少一个。
下部端子X2设置在芯片700的下表面侧。在存储核心芯片700的下表面侧，在下部端子X2上设置着凸块BP。下部端子X2将某个存储核心芯片700电连接到比所述芯片更下层的其他芯片700。下部端子X2还可包含Through Silicon Via的一部分及至少一个焊垫。
内部连接部X3设置在存储核心芯片700内。内部连接部X3在存储核心芯片700内，连接上部端子X1与下部端子X2。内部连接部X3包含芯片内部的接触插塞、通道及布线等。
关于1个电压电极755，在相对于存储核心芯片700的表面垂直的方向(芯片的堆叠方向)上，上部端子X1的位置不与下部端子X2的位置重叠。由内部连接部X3连接的2个端子X1、X2排列于相对于芯片表面的垂直方向倾斜的方向。内部连接部X3从上部端子X1向下部端子X2，对于与芯片的表面垂直的方向倾斜地拉出。另外，内部连接部X3还可包含沿相对于芯片的表面垂直的方向延伸的1个以上的部分(例如通道插塞及接触插塞中的至少一个)及沿相对于芯片表面平行的方向延伸的1个以上的部分(例如金属膜)。还可在层间绝缘膜内设置包含于内部连接部X3内的部分。
例如，关于相邻的2个电压电极755，在相对于存储核心芯片700表面垂直的方向上，一个电压电极755的上部端子X1的位置与另一个电压电极755的下部端子X2的位置重叠。
电压电极751下表面侧的端部连接到电荷泵电路491、或电压电极755的上部端子X1。电压电极751的芯片下表面侧的端部与对应的电压电极755的上部端子X1重叠。
最下层的存储核心芯片700-1通过电压电极751-1、凸块BP-B、MBP、及中间布线ML连接到I/F电路40内对应的电荷泵电路491-1。
在比最下层存储核心芯片700-1更上层的存储核心芯片700-2～700-8中，存储核心电路10(10-2～10-8)除了经由连接到电路10的电压电极751以外，还经由下层的1个以上的芯片700内的电压电极755及凸块BP-B而连接到对应的电荷泵电路491(491-2～491-8)。
存储核心电路10与电荷泵电路491的连接路径沿相对于芯片表面中的垂直方向倾斜的方向延伸。
例如，在区域75内，设置着接地电极(接地端子)759。在各芯片中，接地电极759接地。由此，对接地电极759施加接地电压VSS。接地电极759具有例如与电压电极755类似的结构。
另外，设置在1个芯片内的电压电极755的个数相应于被堆叠的芯片数而改变。图4中表示在存储核心电路10的一端侧设置区域75的例子。其中，包含电压电极751、755、759的区域75可设置在存储核心电路10的两端，还可以包围存储核心电路10的四边(或三边)的方式设置。
图5是示意性表示本实施方式的闪速存储器中的存储核心电路与电荷泵电路的连接路径(电压路径)的图。
图5中表示与图4表示的例子同样地堆叠着8个存储核心芯片的例子。
在最下层的存储核心芯片700-1中，存储核心电路10-1不经由电压电极755，而通过电压电极751-1(及凸块等)连接到电荷泵电路491-1。
例如，在从I/F芯片800侧数起第5个存储核心芯片700-5中，存储核心电路10-5连接到芯片700-5内的电压电极751-5。电压电极751-5经由从第1到第4个存储核心芯片700-1～700-4内的电压电极755，连接到与存储核心电路10-1对应的电荷泵电路491-5。
如此，在存储核心芯片700-5中，在存储核心电路10-5与电荷泵电路491-5之间的连接路径(图5中的虚线)上，设置着5个电压电极751-5、及755等。
从I/F芯片800侧数起第8个存储核心芯片(最上层的存储核心芯片)700-8中，存储核心电路10-8经由芯片700-8内的电压电极751-8、及从第1到第7个存储核心芯片700-1～700-7内的电压电极755，连接到与存储核心电路10-8对应的电荷泵电路491-8。
如此，在存储核心芯片700-8中，在存储核心电路10-8与电荷泵电路491-8间的连接路径上(图5中的粗实线)，设置着8个电压电极751、755。
关于最下层芯片700-1以外的存储核心芯片700-2～700-8，仅存储核心电路10与电荷泵电路491间的连接路径上存在的电极的个数彼此不同，实质上以相同的布局连接相互对应的存储核心电路10与电荷泵电路491。
另外，各芯片700的电压电极755中未连接到电荷泵电路491的电压电极755经由下层芯片700的接地电极759接地。
通过在存储核心芯片设置具有如上所述结构的电压电极751、755，本实施方式的闪速存储器可无需使存储核心芯片内的电压供给用的电极(端子)及布线的布局在芯片堆叠体内所含的每个存储核心芯片上各不相同。
因此，本实施方式的闪速存储器可将多个存储核心芯片的电压供给用的电极(端子)及布线的布局设为在闪速存储器内的所有存储核心芯片中皆相同。
其结果，本实施方式的闪速存储器1可降低闪速存储器(存储核心芯片)的制造成本。
＜接口芯片的布局＞
参照图6，对本实施方式的闪速存储器的I/F芯片内的各电路布局进行说明。
如上所述，用于连接存储核心电路10与电荷泵电路491的连接路径沿相对于芯片的堆叠方向倾斜的方向延伸。伴随于此，在I/F芯片800内，升压电路490设置在存在于从存储核心电路10朝电荷泵电路491延伸的路径延长线上的区域内。
图6是表示本实施方式的闪速存储器中的I/F芯片内的电路布局的一例的俯视图。
如图6所示，在I/F芯片800内设置着：设置着输入输出电路等的区域R1(以下称为接口区域)，及设置着升压电路490的区域R2(以下称为升压区域)。
在I/F区域R1内，设置着输入输出电路400-1、400-2、控制电路410、及内部电压产生电路420。
在I/F区域R1内的接触区域(凸块区域及焊垫区域)80A、80B、89A、89B，设置着凸块、焊垫及电极等连接端子。
输入输出电路400-1、400-2分割设置在2个区域内。在2个输入输出电路400-1、400-2间设置着区域80A。在区域80A内，设置着输入输出电路400-1、400-2用的凸块及焊垫。另外，在闪速存储器具有2个通道的情况下，还可以输入输出电路400-1与一个通道Ch0对应，输入输出电路400-2与另一个通道Ch1对应的方式配置。
在控制电路410与内部电压产生电路420之间，设置着区域80B。在区域80B内设置着控制电路410用及内部电压产生电路420用的凸块及焊垫。
区域80A、80B内的凸块及焊垫经由芯片内的布线电连接到输入输出电路400、控制电路410、及内部电压产生电路420。
在配置着电路的区域与芯片800端部之间，设置着区域89A、89B。在区域89A、89B内，设置着电源端子(例如焊垫或凸块)891A、891B、892A、892B。焊垫891A、891B连接到被供给电源电压VCC1的布线(驱动电压侧电源线)901及端子991。焊垫892A、892B连接到被供给接地电压VSS1的布线(接地侧电源线)902及端子992。
在升压区域R2内，设置着多个电荷泵电路491。在I/F芯片800内的升压区域R2内，集中地设置着8个电荷泵电路491-1～491-8。
电荷泵电路491以与存储核心芯片的堆叠顺序对应的方式，布局在升压区域R2内的某个位置。
在升压区域R2中，设置着配置了凸块及焊垫等接触区域81。在所述区域81内，设置着用于升压电路490及电荷泵电路491的凸块及焊垫。凸块及焊垫经由芯片内的布线电连接到升压电路490及电荷泵电路491。
在区域R2内设置着例如用于对升压电路供给各种电压的焊垫895A、895B、896A、896B。焊垫895A、895B连接到被供给电源电压VCC2的布线(驱动电压侧电源线)905及端子995。
焊垫896A、896B是连接到被供给接地电压VSS2的布线(接地侧电源线)906及端子996。
对于I/F区域R1的电源电压用布线(驱动电压用或接地用电源系统)901、902及端子991、992，与对于升压区域R2的电源电压用的布线905、906及端子995、996不同。对于I/F区域R1内的电路400、410、420的电源与升压区域R2的电路490、491的电源电分离。由此，可抑制将由升压电路490及电荷泵电路491的动作引起的噪声施加到I/F区域R1内的电路400、410、420。
分离区域R3设置在升压区域R2与I/F区域R1之间。例如，在分离区域R3内设置着绝缘膜。I/F区域R1通过分离区域R3与升压区域R2电分离。由此，可抑制因升压区域R2引起的噪声传输到I/F区域R1。
其结果，本实施方式的闪速存储器可在噪声对输入输出电路的影响较低的动作环境下，实现高速的数据传送。
为了连接升压电路490与存储核心电路10，以在相对于芯片的表面垂直的方向上与升压区域R2重叠的方式，在I/F芯片800的上表面(再布线层)内设置焊垫PD。
焊垫PD在升压区域R2中，配置在与上层侧的存储核心芯片(例如从第5到第8个存储核心芯片)对应的电荷泵电路491的上方(或下方)区域。焊垫PD的配置区域与对应于下层侧的存储核心芯片的电荷泵电路491具有某种距离。
在此种焊垫PD与电荷泵电路的位置关系中，对应于上层侧存储核心芯片的电荷泵电路491与焊垫之间的距离，短于与下层侧存储核心芯片对应的电荷泵电路491与焊垫之间的距离。在所述情况下，可将用于连接与上层侧存储核心芯片对应的电荷泵电路491与焊垫的布线(内部布线及再布线层中的至少1个)长度设为短于用于连接与下层侧存储核心芯片对应的电荷泵电路491与焊垫的布线的长度。
如此，在本实施方式的闪速存储器1中，对于因连接存储核心电路10与电荷泵电路491的电压电极(电压端子)755的个数引起的布线电阻，即使由上层侧的存储核心芯片700-5～700-8的多个电压电极引起的布线电阻大于由下层侧的存储核心芯片700-1～700-4的多个电压电极引起的布线电阻，还可通过调整I/F芯片800内的电荷泵电路491与焊垫PD的布线长度，而缩小上层侧存储核心芯片700-5～700-8与电荷泵电路491、及下层侧存储核心芯片700-1～700-4与电荷泵电路491之间的布线电阻的差异。
由此，本实施方式的闪速存储器可在多个存储核心芯片中，将存储核心电路10与电荷泵电路491之间的布线电阻平均化。
其结果，本实施方式的闪速存储器可抑制从电荷泵电路供给到存储核心芯片的电压的输出电阻在每个芯片中产生偏差。
为了简化芯片上的再布线及I/F芯片内的布线引绕(布局)，优选为焊垫PD的排列具有对应于存储核心芯片的堆叠顺序(芯片编号)的连续的顺序。
另外，还可将I/F区域R1与升压区域R2设置在互不相同的半导体芯片(半导体衬底)上。在所述情况下，将包含I/F区域R1内的电路的半导体芯片与包含升压区域R2内的电路的半导体芯片安装在1个衬底上，且作为包含2个芯片的1个封装体而提供I/F芯片。
(c)总结
本实施方式的闪速存储器包含堆叠的多个存储核心芯片、及包含升压电路的接口芯片。多个存储核心芯片经由存储核心芯片内的电压端子(电压电极)连接到升压电路内对应的电荷泵电路。
在本实施方式的闪速存储器中，存储核心芯片700包含连接到芯片内的内部电路(存储核心电路)10的电压端子751、与未连接到内部电路10的电压端子755。
电压端子755将上层侧存储核心芯片的电压端子751、755连接到下层侧存储核心芯片的电压端子755。
在相对于芯片堆叠方向倾斜的方向上，电压端子755的上部端子X1与电压端子755的下部端子X2并排。
由此，本实施方式的闪速存储器1可无需根据芯片的堆叠顺序使存储核心芯片700内的电压端子751、755及连接到电压端子751、755的布线结构不同。
本实施方式的闪速存储器1可将堆叠的多个存储核心芯片设为相同的结构。
因此，本实施方式的闪速存储器1可降低存储核心芯片的芯片成本。
在本实施方式中，在接口芯片800内，设置着升压电路490的区域(升压区域)R2与设置着接口芯片800的输入输出电路400的区域(接口区域)R1电分离。在所述区域R2内，设置着所有与各存储核心芯片700对应的多个电荷泵电路491。
在本实施方式中，对于输入输出电路400的电源系统901、902、991、992与对于升压电路490的电源系统905、906、995、996电分离。
由此，本实施方式的闪速存储器1可防止将因升压电路490引起的噪声施加到输入输出电路400。
其结果，本实施方式的闪速存储器可实现高速的数据传送。
如以上般，本实施方式的存储装置可降低制造成本。
另外，本实施方式的存储装置可提高动作特性。
(2)第2实施方式
参照图7及图8，对第2实施方式的存储装置进行说明。
图7是示意性表示本实施方式的闪速存储器中的存储核心电路与电荷泵电路的连接路径(电压路径)的图。
NAND型闪速存储器中所含的存储核心芯片的个数并未限定。
如图7所示，本实施方式的NAND型闪速存储器1包含例如16个存储核心芯片700-1～700-16。在I/F芯片800上方堆叠着16个存储核心芯片700。
在本实施方式的闪速存储器中，存储核心芯片700的内部结构与图2到图4所示的结构实质上相同。
在各存储磁性芯片700中，与第1实施方式同样地，区域75内的多个电压端子751、755中与存储核心电路10(10-1～10-16)相邻的电压电极751连接到存储核心电路10。电压电极755用于连接上层芯片700与下层芯片700。如本实施方式般，伴随堆叠的存储核心芯片的数量增加，电压电极755的个数相应于堆叠的存储核心芯片的个数而增加。
相对于16个存储核心芯片700，在NAND型闪速存储器1内设置1个I/F芯片800。I/F芯片800以与堆叠的存储核心芯片的个数相对应的方式，包含16个电荷泵电路491-1～491-16。
例如，在第16个存储核心芯片中，存储核心电路10-16使用16个电压电极751-16、755连接到电荷泵电路491-16。存储核心电路10-16与电荷泵电路491-16的连接路径(图7中的粗线)具有沿相对于芯片的堆叠方向倾斜的方向延伸的倾向。
如此，本实施方式的闪速存储器即使在堆叠的存储核心芯片数量增加的情况下，无需大幅变更芯片700内部的布线及端子的布局，即可连接存储核心电路10与电荷泵电路491。
图8是表示本实施方式的闪速存储器的I/F芯片内多个电路的布局的一个例子的俯视图。
如图8所示，在I/F芯片800内的升压区域R2内，集体设置着16个电荷泵电路491-1～491-16。
堆叠的多个存储核心芯片中的上层侧(I/F芯片侧的相反侧)的存储核心芯片700-9～700-16设置在升压区域R2的中央侧。堆叠的多个存储核心芯片中的下层侧(I/F芯片侧)的存储核心芯片700-1～700-8分开设置在2个区域R1、R2的排列方向上的升压区域R2的一端侧及另一端侧。
电压电极755及凸块BP-B配置在与上层侧的存储核心芯片(例如第12个到第16个存储核心芯片)对应的电荷泵电路491的上方(或下方)区域。焊垫PD(凸块BP-B)的配置区域距离和与下层侧的存储核心芯片700-1～700-8对应的电荷泵电路491有某种距离。
与上层侧的存储核心芯片700-9～700-16对应的电荷泵电路491-9～491-16和焊垫PD之间的距离，短于与下层侧的存储核心芯片700-1～700-8对应的电荷泵电路491-1～491-8与凸块BP-B之间的距离。其结果，本实施方式的闪速存储器可将用于连接各存储核心电路10与电荷泵电路491的布线长度(电压路径的长度)平均化。
由此，在本实施方式的闪速存储器内的多个存储核心芯片700中，可将存储核心电路10与电荷泵电路491的布线电阻设为大致相同。
因此，本实施方式的闪速存储器可抑制从电荷泵电路供给到存储核心芯片的电压的输出电阻在每个芯片中产生偏差。
伴随存储核心芯片的堆叠数增加，上层侧的存储核心芯片内的电路与电荷泵电路之间的布线电阻、及下层侧的存储核心芯片内的电路与电荷泵电路之间的布线电阻的差异有变大的倾向。
通过如本实施方式这样的对于接口芯片800内的存储核心芯片的电压供给用的端子755、PD、BP-B及电荷泵电路491的布局设计，使得布线电阻的平均化效果变得更显著。
与第1实施方式同样第，升压区域R2利用分离区域R3而与I/F区域R1电分离。另外，对于电荷泵电路491的电源系统(布线及焊垫)与对于I/F区域R1内的各电路400、410、420的电源系统电分离。由此，可降低电荷泵电路491动作时对输入输出电路400的噪声。
如以上般，即使堆叠的存储核心芯片的数量增加，第2实施方式的存储装置及存储系统仍可获得与第1实施方式同样的效果。
(3)第3实施方式
参照图9到图11，对第3实施方式的存储装置进行说明。
(a)构成例
图9是示意性表示本实施方式的闪速存储器的构成例的图。
如所述的实施方式般，NAND型的闪速存储器1包含多个存储核心芯片700-1、700-2、……、700-N。
用于各存储核心电路10动作所需的电压V1、V2、……、VN经由电极TSV(751、755)从I/F芯片800内的升压电路(电荷泵电路)490供给到各存储核心芯片700。
在本实施方式的闪速存储器1中，各存储核心电路(存储核心芯片)10-1、10-2、……、10-N在供给电压V1、V2、……、VN时，将表示电压供给状态的信号SLD发送到接口电路40。通过信号SLD，可将存储核心电路10内产生负载(或从电荷泵电路491向存储核心电路10施加负载)等效地通知到接口电路40。
例如，存储核心电路10具有用于产生及发送信号SLD的电路190。以下，也将信号SLD称为负载产生信号SLD。另外，以下，也将电路190称为负载产生检测电路190。
接口电路40基于信号SLD计数产生负载的状态(被供给电压V1、V2、VN的状态)也就是存储核心电路10的数量。接口电路40基于计数结果控制应供给来自电荷泵电路491的电压的存储核心电路10的数量。
例如，在接口电路40中，控制电路410具有计数器450。计数器450检测来自各存储核心电路10的电路190的信号SLD的信号电平，并计数正被供给电压的存储核心电路10的数量。计数器450输出计数信号SCT。计数器450基于计数结果改变信号SCT的信号电平。
另外，被供给电压的存储核心电路(存储核心芯片)10的数量、动作中的电荷泵电路的数量还可基于从存储控制器5供给的指令的数量、电压供给用的电极TSV的电位监控、存储核心电路10的字线WL的电压监控、源极线SL的电流监控、指令寄存器的状态、及就绪/忙碌信号RBn的信号电平的状态等中的1个以上来检测。
本实施方式的闪速存储器根据多个存储核心芯片700的动作状况控制应供给电压的存储核心芯片的个数。
例如，在本实施方式中，在被供给电压V1、V2、VN的存储核心电路10的数量达到基于闪速存储器1的负载允许值设定的值的情况下，控制电路410以使对于随后应被供给电压的另一个存储核心电路10的电压供给延迟的方式来控制电荷泵电路491的动作，直到被供给电压V1、V2、VN的存储核心电路10的数量变成小于设定值为止。
由此，本实施方式的闪速存储器可控制存储器内产生的负载的大小。
(b)动作例
使用图10，对本实施方式的闪速存储器的动作更具体地进行说明。
图10是用于说明本实施方式的闪速存储器的动作例的时序图。图10是表示I/F电路(I/F芯片)及3个存储核心电路(存储核心芯片)中的各种信号、及布线(例如字线)的电压/电流。
图10中，表示I/F电路I/F(40)的计数信号SCT。计数信号SCT表示被供给电压的存储核心电路的个数。
图10中表示在第1到第3存储核心电路CORE#1、CORE#2、CORE#3(10)的各个电路中，就绪/忙碌信号RBn、选择的字线WLk(WLk#1、WLk#2、WLk#3)的电位、存储核心电路内的源极线SL(SL#1、SL#2、SL#3)中产生的电流(消耗电流)Icp(Icp#1、Icp#2、Icp#3)及负载产生信号SLD(SLD#1、SLD#2、SLD#3)相对于时间的变化。
在本实施方式中，将允许同时产生负载的存储核心电路(芯片)的个数设定为“2”。因此，在将计数信号SCT的值设定为与“2”对应的值的情况下，停止从电荷泵电路向存储核心电路的电压供给。
如图10所示，在供给指令之前的时刻t0，通过I/F电路I/F的计数器450，将计数信号SCT设定为表示产生负载时的存储核心电路CORE#1～CORE#3的数为“0”的信号电平。
例如，对在闪速存储器1连续供给对于3个存储核心电路CORE#1～CORE#3各个的指令及地址(及数据)。
基于指令及地址选择存储核心电路CORE#1。
存储核心电路CORE#1经由I/F电路I/F接收指令、地址及数据。存储核心电路CORE#1在时刻t1，将就绪/忙碌信号RBn#1设定为“H”电平。存储核心电路CORE#1为了执行指令所示的动作，开始控制各电路。例如，在接口电路I/F中，与存储核心电路CORE#1对应的电荷泵电路491产生基于指令(例如写入指令)的动作所需的电压。
通过指令及地址选择第2存储核心电路CORE#2。在时刻t2，存储核心电路CORE#2将就绪/忙碌信号RBn的信号电平设定为“H”电平。
与第1存储核心电路CORE#1的动作并行地，第2存储核心电路CORE#2基于从I/F电路I/F供给的指令开始控制各电路。
在时刻t3，与第1及第2存储核心电路CORE#1、CORE#2同样地，被供给指令的存储核心电路CORE#3将就绪/忙碌信号RBn的信号电平设定为“H”电平。存储核心电路CORE#3开始控制各电路。
在时刻t4，存储核心电路CORE#1将来自电荷泵电路491的电压(此处为编程电压)VPGM#1施加到与动作对象的地址对应的字线WLk#1。通过施加编程电压VPGM#1，执行对于存储单元的程序动作。由此，根据施加的编程电压VPGM#1的大小，连接到字线WLk#1的存储单元MC的阈值电压向对应于应写入的数据的值偏移。
伴随对字线WL#1施加电压，在存储核心电路CORE#1的源极线SL#1内产生消耗电流I1，电流Icp#1的电流值上升。
在存储核心电路CORE#1中，电路190检测施加电压(产生负载)，将信号SLD#1的信号电平从“L(Low)”电平变为“H(high)”电平。在本实施方式中，芯片内产生负载的检测与对字线WL施加电压、产生某电流值以上的消耗电流、及从电荷泵电路491供给电压中的至少1个建立关联。
“H”电平的信号SLD#1经由电极TSV被供给到I/F电路I/F。在I/F电路I/F中，计数器450通过供给“H”电平的信号SLD#1，将计数信号SCT从与“0”对应的信号电平变为与“1”对应的信号电平。另外，在时刻t4，第2及第3存储核心电路CORE#2、CORE#3的信号SLD#2、SLD#3被设定为“L”电平的信号电平。
与第2存储核心电路CORE#2对应的电荷泵电路491产生用于存储核心电路CORE#2动作的电压(例如编程电压)。
在时刻t5，将产生的电压VPGM#2施加到存储核心电路CORE#2内的选择字线WLk#2。相应于对选择字线WLk#2施加电压，在存储核心电路CORE#2内的源极线SL#2产生电流I2，电流Icp#2的电流值上升。
伴随施加编程电压VPGM#2，存储核心电路CORE#2将负载产生信号SLD设定为“H”电平。由此，存储核心电路CORE#2向I/F电路I/F通知存储核心电路CORE#2内产生负载。
在时刻t5，I/F电路I/F检测存储核心电路CORE#2的“H”电平的信号SLD#2。计数器450通过2个“H”电平的信号SLD#1、SLD#2，将计数信号SCT的信号电平设定为表示负载产生时存储核心电路的个数为“2”的电平。
第1及第2存储核心电路CORE#1、CORE#2中，在负载产生时，第3存储核心电路CORE#3成为可施加编程电压的状态。
在计数信号SCT表示“2”的情况下，接口电路40判定闪速存储器1内产生的负载的量达到允许范围(可同时动作的电荷泵电路491的个数)。
在本实施方式的闪速存储器中，I/F电路I/F基于计数信号SCT的状态，以暂时停止与第3存储核心电路CORE#3对应的电荷泵电路491中对存储核心电路CORE#3供给电压的方式，控制升压电路490及电荷泵电路491的动作。
例如，升压电路490基于来自控制电路410的控制信号S1，控制电荷泵电路491与存储核心电路CORE#3之间的开关(例如场效晶体管)的接通或断开，将存储核心电路CORE#3与电荷泵电路491电分离。
在时刻t6，存储核心电路CORE#1内的负载(例如消耗电流)下降。电路190检测负载的下降。由此，存储核心电路CORE#1将负载产生信号SLD#1的信号电平从“H”电平降低到“L”电平。例如，在通过电荷泵电路升压完成的情况下，或在存储核心芯片内设置着一部分电荷泵电路的构成要素的情况下，信号SLD#1的信号电平有可能在施加编程电压VPGM#1时从“H”电平变为“L”电平。
在I/F电路I/F中，计数器450检测信号SLD#1的信号电平已转变到“L”电平，并将计数信号SCT的信号电平从表示“2”的电平变为表示“1”的电平。
在计数信号SCT的信号电平变化为表示“1”的电平后，控制信号S1的信号电平。通过信号S1，将存储核心电路CORE#3电连接到电荷泵电路491。与存储核心电路CORE#3对应的电荷泵电路491将产生的电压(例如编程电压)供给到存储核心电路CORE#3。
由此，将产生的编程电压VPGM#3在时刻t7施加到存储核心电路CORE#3的选择字线WLk#3。在存储核心电路CORE#3的源极线SL产生电流I3。
在时刻t7，伴随编程电压VPGM#3的施加(或产生电流I3)，存储核心电路CORE#3将信号SLD#3的信号电平设定为“H”电平。由此，将计数信号SCT的信号电平设定为与“2”对应的值。
例如，如普通闪速存储器那样，在存储核心电路CORE#3不停止负载产生的情况下，在时刻tx产生电流Ix。
在本实施方式中，在判定闪速存储器的负载量达到允许范围的情况下，经过判定闪速存储器的负载量小于允许范围之前的期间Tx后才开始对随后应动作的存储核心电路CORE#3供给电压。
如此，在本实施方式的闪速存储器中，延迟从电荷泵电路491向存储核心电路10的电压传送，分散闪速存储器1的多个存储核心电路(存储核心芯片)10中产生负载的时间。
另外，在本实施方式中，在信号SLD#2、SLD#3为“H”电平的期间，即使基于对其他存储核心电路的指令，可进行其他的存储核心电路的动作，仍通过与“H”电平的信号SLD#2、SLD#3对应的信号S1，而停止从电荷泵电路491对其他存储核心电路10供给电压。
在时刻t8，在存储核心电路CORE#2中负载(电流I2)减少。由此，将信号SLD#2设定为“L”电平。
计数器450检测“L”电平的信号SLD#2。计数器450将信号SCT的信号电平从表示“2”的值变为表示“1”的值。
时刻t8后，存储核心电路CORE#1在某期间对字线WLk#1施加编程电压VPGM#1，之后，停止施加编程电压VPGM#1。由此，将字线WLk#1的电位设定为接地电压VSS。在将字线WLk#1的电位设定为接地电压VSS后，执行对程序动作的验证动作。通过验证动作，判定存储单元的阈值电压是否达到与应写入数据对应的电压值。在验证动作通过的情况下，存储核心电路CORE#1的写入动作完成。
例如，在时刻t9，存储核心电路CORE#1将就绪/忙碌信号RBn#1的信号电平设定为“L”电平。
存储核心电路CORE#2在某期间施加编程电压后，将字线WLk#2的电位从编程电压VPGM#1变为接地电压VSS。之后，在对程序动作的验证动作通过的情况下，对存储核心电路CORE#2的写入动作完成。
例如，在时刻t10，存储核心电路CORE#2将就绪/忙碌信号RBn#2的信号电平设定为“L”电平。
在时刻t11，存储核心电路CORE#3中电流I3减少。电路190将信号SLD#3的信号电平从“H”电平变为“L”电平。
计数器450检测“L”电平的信号SLD#3。由此，信号SCT的信号电平从表示“1”的值变为表示“0”的值。
存储核心电路CORE#3在施加编程电压VPGM#3后，将字线WLk#2的电位设定为接地电压VSS。之后，在程序动作的验证动作通过的情况下，对存储核心电路CORE#3的写入动作完成。
例如，在时刻t12，存储核心电路CORE#2将就绪/忙碌信号RBn#2的信号电平设定为“L”电平。
如以上般，本实施方式的闪速存储器动作完成。
另外，还可基于对闪速存储器的实验及模拟来设定将信号SLD设定为“H”电平的期间。另外，还可通过控制存储核心电路10的动作的定序器170，基于检测出存储核心电路10内产生负载的时间，将信号SLD的信号电平设定为“H”电平。
在本动作例中，以闪速存储器的写入动作为例，对本实施方式的闪速存储器中产生负载的状态的通知、及从电荷泵电路对存储核心电路供给电压的控制进行说明。但是，所述本实施方式的闪速存储器的动作可应用于来自闪速存储器的数据的读出动作、及闪速存储器内数据的删除动作。
在本实施方式的闪速存储器中，表示可同时动作的存储核心电路的个数限制为2个的例子。但是，在本实施方式中，还可将能同时动作的存储核心电路的个数设定为3个以上。例如，在包含8个存储核心电路的闪速存储器中，将可同时动作的存储核心电路的个数设定为4个的情况下，还可基于来自动作中的4个存储核心电路的“H”电平的信号SLD，而延迟对其余4个存储核心电路(随后应动作的存储核心电路)的电压供给。另外，可将8个存储核心电路中的6个存储核心电路设定为可并行动作，还可将3个存储核心电路设定为可并行动作。还可对包含16个或32个存储核心芯片的闪速存储器应用与此实质上类似的控制。还可根据闪速存储器(存储核心电路)应执行的动作，变更可同时动作的存储核心电路的个数及应延迟电压供给的存储核心电路的个数。
(c)总结
在将写入电压的相对较高的电压供给到存储核心电路(存储核心芯片)10的情况下，会在存储核心电路10内产生因较高电压引起的负载。
在多个存储核心电路10并行动作的情况下，多个存储核心电路10内产生的负载会重叠。在考虑存储核心电路中产生的负载合计的情况下，有升压电路的电路规模过大，或闪速存储器内产生的消耗电流不匹配闪速存储器规格的可能性。
本实施方式的闪速存储器为了抑制闪速存储器内产生较大的负载，控制多个电荷泵电路中同时将电压传送到存储核心电路10的电荷泵电路的数量。
图11是用于说明本实施方式的闪速存储器效果之一的图。
图11是示意性表示闪速存储器动作时，闪速存储器的电流Ipkg与时间的关系的图。在图11中，横轴与时间对应，纵轴与闪速存储器整体的电流Ipkg大小对应。
闪速存储器内的多个存储核心电路(存储核心芯片)并行或连续地执行期望的动作。
如图11所示，在第1及第2存储核心电路并行动作的情况下，由于在各存储核心电路内大致同时(较短期间)产生负载(消耗电流)I1、I2，所以电流Ipkg具有包含来自2个存储核心电路的电流I1、I2的合计的电流(电流值)Ia。
在第3存储核心电路与2个存储核心电路并行动作的情况下，除将因第3存储核心电路引起的电流Ix不仅施加到第1及第2存储核心电路的负载外，还进一步施加电流Ipkg。
在所述情况下，因3个存储核心电路的负载引起的电流Ib的峰值有超过基于闪速存储器的规格的允许值的可能性。
本实施方式的闪速存储器如所述般，可通过检测各存储核心电路产生负载，而将各存储核心电路的负载产生时间时间性分散。
本实施方式的闪速存储器1可通过感测存储核心电路的负载产生状态，而切断从电荷泵电路对第3存储核心电路供给电压。本实施方式的闪速存储器1使从电荷泵电路对第3存储核心电路的电压传送延迟期间Tx。
由此，如图11所示，第3存储核心电路的电流I3的峰值在从产生其他2个存储核心电路引起的电流Ia的峰值经过期间Tx后产生。
其结果，本实施方式的闪速存储器可抑制电流峰值超过基于闪速存储器规格或设计的允许值。
因此，本实施方式的闪速存储器可避免闪速存储器的动作不良。
在闪速存储器产生较大负载的情况下，升压电路设计成具有可与较大负载对应的较高电压产生能力。在所述情况下，有为了确保较高的电压产生能力，而升压电路的电路面积变大的倾向。
本实施方式的闪速存储器可抑制闪速存储器中产生的负载的大小，所以可防止升压电路(电荷泵电路)的面积增大。
本实施方式的闪速存储器还可获得以下效果。
作为限制同时产生高电压的电荷泵电路的数量的结果，本实施方式的闪速存储器可将电荷泵电路对多个存储核心电路共用化。因此，本实施方式的闪速存储器可削减设置在芯片内的电荷泵电路的数量。由此，本实施方式的闪速存储器可削减I/F芯片内的升压电路的面积。
其结果，本实施方式的闪速存储器可缩小I/F芯片的芯片尺寸，且可降低NAND型闪速存储器的芯片成本。或者，在维持I/F芯片的芯片尺寸的情况下，本实施方式的闪速存储器可扩大I/F区域与升压电路的间隔(分离区域的尺寸)，或者可改善I/F芯片内的布线布局的余裕。
如以上般，本实施方式的存储装置可降低制造成本。本实施方式的存储装置可改善存储器的动作特性。
(4)第4实施方式
参照图12到图19，对第4实施方式的存储装置进行说明。
(a)基本例
参照图12，对本实施方式的闪速存储器的基本例进行说明。
图12是用于说明本实施方式的存储装置的基本例的示意图。
闪速存储器中，在多个存储核心电路(存储核心芯片)与I/F电路(I/F芯片)之间传送信号(数据)。优选为以存储核心电路及I/F电路可执行与指令相应的信号的收发的方式，保证存储核心电路及I/F电路的各自进行信号收发所需的动作状态的成立顺序。
本实施方式的闪速存储器在存储核心电路与I/F电路之间通知彼此的动作状况。由此，本实施方式的闪速存储器保证存储核心电路与I/F电路之间的动作时间。
如图12所示，在本实施方式的闪速存储器中，存储核心电路10包含用于传送数据的电路(例如驱动电路)25及接收电路。
I/F电路40包含驱动电路(发送电路)35及接收电路(受信电路)36。
存储核心电路10使用信号ZBB-CORE，将电路25、26的动作状况通知到I/F电路40。信号ZBB-CORE经由包含电极TSV的信号路径(总线)999A，从存储核心电路10供给到I/F电路40。I/F电路40使用信号ZBB-IF，将电路35、36的动作状况通知到存储核心电路10。信号ZBB-IF经由包含电极TSV的信号路径(总线)999B，从I/F电路40供给到存储核心电路10。
在存储核心电路10内，电路20使用来自I/F电路40的信号ZBB-IF与信号CMD-DOUT，产生信号CORE-DRVen。
电路20通过信号CORE-DRVen，控制电路25的动作时间(启用)。存储核心电路10中，在某电路(例如感测放大电路)与电路25之间传送数据。
另外，信号ZBB-CORE还可由多个存储核心电路10共用化。多个存储核心电路10的每一个电路还可将互不相同的信号ZBB-CORE输出到I/F电路40。
在I/F电路40中，电路30使用信号ZBB-CORE、信号CMD-DIN-IF及信号CMD-DOUT-IF，产生信号IF-DRVen及信号IF-RCVen。
电路30通过信号IF-DRVen，控制驱动电路35的动作时间，通过信号IF-RCVen，控制接收电路36的动作时间。在驱动电路35与输入输出电路400之间、及接收电路36与输入输出电路400之间传送数据。
在存储核心电路10中，电路21使用信号CORE-DRVen，产生信号ZBB-CORE。在I/F电路40中，电路31使用信号IF-DRVen及信号IF-RCVen，产生信号ZBB-IF。
另外，信号CMD-DOUT、CMD-DOUT-IF、CMD-DIN-IF是基于来自存储控制器5的指令(写入指令或读出指令)CMD，由存储核心电路10及IF电路40的至少一个电路产生的信号。
以下，将电路20、21、30、31称为定时控制电路。另外，将存储核心电路10的驱动电路称为核心驱动电路，将存储核心电路10的接收电路称为核心接收电路。将I/F电路40的驱动电路称为I/F驱动电路，将I/F电路40的接收电路称为I/F接收电路。
例如，存储核心电路10的定时控制电路20、21设置在存储核心芯片700的接触区域710A、710B内。与此同样地，定时控制电路30、31设置在接口芯片800的接触区域810A、810B内。例如，接触区域710A、710B、810A、810B是设置着TSV结构的电极的区域。
由此，本实施方式的闪速存储器1可通过追加定时控制电路20、21、30、31，避免产生存储核心电路10及I/F电路40的设计及布局的变更、及芯片尺寸增加等。
例如，存储核心电路10接收表示I/F驱动电路或I/F接收电路为非启用状态的信号ZBB-IF，并使核心驱动电路25启用。
例如，I/F电路40接收表示核心驱动电路25为非启用状态的信号ZBB-CORE，并使I/F驱动电路35启用。另外，I/F电路40接收表示核心驱动电路25为启用状态的信号ZBB-CORE，并使I/F接收电路36启用。
如此，本实施方式的闪速存储器能够以使基于规格的数据传送时的驱动电路及接收电路启用顺序成立的方式，控制驱动电路及接收电路的启用/非启用的顺序。
因此，本实施方式的闪速存储器可降低数据传送时的动作不良。
(b)具体例
参照图13到图19，对本实施方式的闪速存储器更具体地进行说明。
＜电路构成＞
使用图13，对本实施方式的闪速存储器的电路构成进行说明。
在图13中，撷取区域710A、710B、810A、810B内的电路20、21、30、31加以图示。图13中，为了图示的明确化，省略图示图2所示的存储核心电路10及I/F电路40内的电路。
如图13所示，存储核心电路10包含定时控制电路(信号产生电路)20、21。
定时控制电路20至少包含锁存器201。
对锁存器201的一个输入端子供给信号CMD-DOUT，对锁存器201的另一个输入端子(例如控制端子)供给来自I/F电路40的信号ZBB-IF。
锁存器201基于信号CMD-DOUT及信号ZBB-IF，输出某信号电平的信号CORE-DRVen。根据信号CMD-DOUT的信号电平及信号ZBB-IF的信号电平，决定信号CORE-DRVen的信号电平。
将信号CORE-DRVen供给到核心驱动电路25。由此，在存储核心电路10内，根据信号CORE-DRVen的信号电平，控制核心驱动电路25的动作时间(启用/非启用、接通/断开)。例如，核心驱动电路25将从感测放大器140接收的数据DOUT发送到I/F电路40。
定时控制电路21至少包含延迟电路211、AND栅极212、OR栅极213及缓冲器214。
延迟电路211的输入端子是连接到锁存器201的输出端子。延迟电路211输出来自锁存器201的信号CORE-DRVen的延迟信号xCORE-DRVen。
AND栅极212具有2个输入端子、及1个输出端子。
AND栅极212的一个输入端子是连接到锁存器201的输出端子。AND栅极212的另一个输入端子是连接到延迟电路211的输出端子。AND栅极212的输出端子是连接到缓冲器214的输入端子。
AND栅极212进行使用来自锁存器201的信号CORE-DRVen与来自延迟电路211的信号xCORE-DRVen的AND运算。AND栅极212将基于AND运算的结果的信号BB-CORE输出到缓冲器214。信号BB-CORE的信号电平依据AND运算的结果。
OR栅极213具有2个输入端子、及1个输出端子。
OR栅极213的一个输入端子连接到锁存器201的输出端子。OR栅极213的另一个输入端子连接到延迟电路211的输出端子。OR栅极213的输出端子是连接到缓冲器214的控制端子。
OR栅极213进行使用信号CORE-DRVen与信号xCORE-DRVen的OR运算。OR栅极213将基于OR运算的结果的信号BB-CORE-DRV输出到缓冲器214的控制端子。信号BB-CORE-DRV的信号电平依据OR运算的结果。
缓冲器214为例如三态缓冲器。缓冲器214基于与信号BB-CORE-DRV的信号电平相应的控制，输出来自AND栅极212的信号BB-CORE作为信号ZBB-CORE。
经由信号线999A，将与存储核心电路10的动作状况相应的信号电平的信号ZBB-CORE供给到接口芯片800内的I/F电路40的定时控制电路30。
另外，在存储核心电路10中，核心接收电路始终设定为启用状态以便在闪速存储器1的动作时，可进行从I/F电路40向存储核心电路10的高速数据传送。因此，不通过定时控制电路20、21产生用于控制核心接收电路的启用/非启用(接通/断开)的信号。
I/F电路40至少包含定时控制电路30、31。
定时控制电路30至少包含2个AND栅极301、302、反相器303及保持电路305。
各AND栅极301、302具有2个输入端子与1个输出端子。
对AND栅极301的一个输入端子供给信号CMD-DOUT-IF。对AND栅极301的另一个输入端子供给来自存储核心电路10的信号ZBB-CORE。
AND栅极301进行使用信号CMD-DOUT-IF与信号ZBB-CORE的AND运算。AND栅极301输出基于AND运算的结果的信号IF-RCVen。信号IF-RCVen的信号电平依据AND栅极301的AND运算的结果。
对AND栅极302的一个输入端子供给信号CMD-DIN-IF。AND栅极302的另一侧输入端子是连接到反相器303的输出端子。对反相器303的输入端子供给信号ZBB-CORE。反相器303将信号ZBB-CORE的反转信号bZBB-CORE供给到AND栅极302的另一个输入端子。
AND栅极302进行使用信号CMD-DIN-IF与信号bZBB-CORE的AND运算。AND栅极302输出基于AND运算的结果的信号IF-DRVen。信号IF-DRVen的信号电平依据AND栅极302的AND运算的结果。
将信号IF-DRVen供给到I/F驱动电路35。由此，在I/F电路40内，根据信号IF-DRVen的信号电平控制I/F驱动电路35的动作时间。将信号IF-RCVen供给到I/F接收电路36。由此，在I/F电路40内，根据信号IF-RCVen的信号电平控制I/F接收电路36的动作时间。
保持电路305连接到AND栅极301的另一个输入端子及反相器303的输入端子。保持电路305谋求信号线999A、AND栅极301的输入端子及反相器303的输入端子的电位的稳定化。
定时控制电路31至少包含OR栅极311、与缓冲器312。
OR栅极311包含2个输入端子与1个输出端子。OR栅极311的一个输入端子连接到AND栅极301的输出端子。OR栅极311的另一个输入端子连接到AND栅极302的输出端子。OR栅极311的输出端子连接到缓冲器312的输入端子。OR栅极311进行使用信号IF-RCVen与信号IF-RCVen的OR运算。OR栅极311将基于OR运算的结果的信号BB-IF输出到缓冲器312。信号BB-IF的信号电平依据OR栅极311的OR运算的结果。
缓冲器312将来自OR栅极311的信号BB-IF作为信号ZBB-IF输出到多个存储核心电路10。
在存储核心电路10的定时控制电路20中，将与I/F电路40的动作状况相应的信号电平的信号ZBB-IF经由信号路径(总线)999B供给到锁存器201。
另外，如图12所示，考虑到附加在信号的延迟量(布线延迟)，将存储核心电路10的定时控制电路20、21设置在各芯片700内的不同区域710A、710B、810A、810B。但是，在以将期望的延迟量附加到信号的方式设计电路20、21的情况下，在芯片700内，还可将2个电路20、21设置在相同区域内。与此同样第，还可考虑信号的延迟量而将I/F电路40的定时控制电路30、31设置在芯片800内的相同区域内。
另外，图13所示的存储核心电路10及I/F电路40的定时控制电路20、21、30、31的内部构成为一个例子，并非限定于图13所示的构成。
＜动作例＞
参照图14到图19，说明本实施方式的闪速存储器的动作例。此处，为了说明本实施方式的闪速存储器的动作，也适当使用图12及图13。
图14是用于说明本实施方式的闪速存储器的动作例的时序图。图15到图17是示意性表示闪速存储器动作时某时刻的存储核心电路的驱动电路及接收电路的动作状态、及I/F电路的驱动电路及接收电路的动作状态的图。另外，在图15到图17中，以表示缓冲器的电路记号表示驱动电路及接收电路。
如图14所示，在时刻t50，将指令CMD供给到闪速存储器1。
在接收地址的时刻t51，指令CMD为读出指令的情况下，在存储核心电路10内，信号CMD-DOUT的信号电平从“L”电平变为“H”电平。在时刻t51，在I/F电路40内，信号CMD-DOUT-IF的信号电平从“L”电平变为“H”电平。信号CMD-DIN-IF的信号电平设定为“L”电平。
在时刻t51，信号ZBB-IF及信号ZBB-CORE的信号电平为“L”电平。
在存储核心电路10的定时控制电路20、21中，对锁存器201供给“H”电平的信号CMD-DOUT、与“L”电平的信号ZBB-IF。与信号CMD-DOUT的信号电平的变化的同时第，锁存器201输出“H”电平的信号CORE-DRVen。
在时刻t51，信号ZBB-CORE的信号电平为“L”电平。
在I/F电路40的定时控制电路30、31中，对AND栅极301供给“H”电平的信号CMD-DOUT-IF、与“L”电平的信号ZBB-CORE。AND栅极301输出“L”电平的信号IF-RCVen。
反相器303将“H”电平的信号bZZB-CORE输出到AND栅极302。
对AND栅极302供给“H”电平的信号bZZB-CORE与“L”电平的信号CMD-DIN-IF。AND栅极302输出“L”电平的信号IF-DRVen。
如此，如图15所示，在时刻t51，在将信号CORE-DRVen设定为“H”电平的情况下，对存储核心电路10的核心驱动电路25的控制端子供给“H”电平的信号CORE-DRVen。
由此，将核心驱动电路25设定为启用状态(接通状态)，核心驱动电路25可进行数据发送。
另一方面，信号IF-DRVen及信号IF-RCVen两信号均为“L”电平。因此，在时刻t51，在I/F电路40中，I/F驱动电路35及I/F接收电路36为非启用状态(断开状态)。
在定时控制电路20、21中，将“H”电平的信号CORE-DRVen供给到AND栅极212及OR栅极213中一个栅极的端子。
延迟电路211使被供给的信号CORE-DRVen延迟。将经延迟的信号xCORE-DRVen供给到AND栅极212及OR栅极213中另一个栅极的端子。因此，AND栅极212及OR栅极213的另一个栅极的端子的电位(信号电平)以比AND栅极212及OR栅极213的一个栅极的端子的电位更迟的时间，从“L”电平变为“H”电平。
在时刻t51之后，将“H”电平的信号CORE-DRVen、xCORE-DRVen供给到AND栅极212及OR栅极213两栅极。由此，各AND栅极212及OR栅极213的输出信号从“L”电平变为“H”电平。
AND栅极212将“H”电平的信号BB-CORE供给到缓冲器214的输入端子，OR栅极213将“H”电平的信号BB-CORE-DRV供给到缓冲器214的控制端子。缓冲器214经由包含电极TSV等的信号线999A，将“H”电平的信号ZBB-CORE输出到I/F电路40。
如此，在时刻t51之后的时刻t52，信号ZBB-CORE的信号电平从“L”电平变为“H”电平。由此，从存储核心电路10向I/F电路40通知已将核心驱动电路25设定为启用状态(接通状态、使能状态)。
在将信号ZBB-CORE的信号电平设定为“H”电平的情况下，对AND栅极301的一个端子供给“H”电平的信号CMD-DOUT-IF，对AND栅极301的另一个端子供给“H”电平的信号ZBB-CORE。
在时刻t53，AND栅极301输出“H”电平的信号IF-RCVen。此时，因“L”电平的信号CMD-DIN-IF、bZBB-CORE被供给到AND栅极302，所以信号IF-DRVen的信号电平被设定为“L”电平。
对OR栅极311的一个输入端子供给“H”电平的信号IF-RCVen，对OR栅极311的另一个输入端子供给“L”电平的信号IF-DRVen。
由此，在时刻t53，OR栅极311将“H”电平的信号BB-IF输出到缓冲器312。缓冲器312经由包含电极TSV等的信号线999B，将“H”电平的信号ZBB-IF输出到存储核心电路10。
从I/F电路40向存储核心电路10通知已将I/F接收电路36的状态设定为启用状态(使能状态)。
其结果，如图16所示，在时刻53，在I/F电路40中，将“H”电平的信号IF-RCVen供给到I/F接收电路36的控制端子。由此，在时刻td，将I/F接收电路36设定为启用状态，I/F接收电路36可进行数据接收。
另外，将“H”电平的信号ZBB-IF从I/F电路40发送到存储核心电路10，由此，存储核心电路10可检测出I/F电路40能进行数据接收。
如此，在时刻t51启用存储核心电路10的核心驱动电路25后，在时刻t53启用I/F电路40的接收电路36。
因此，在本实施方式中，以保证稳定的动作的顺序，将核心驱动电路25及I/F接收电路36启用。因此，本实施方式的闪速存储器可防止在驱动电路/接收电路的启用顺序不匹配的情况下，在I/F电路内产生贯通电流。
以特定的顺序将驱动电路25及I/F接收电路36启用后，在期间TA，将数据DOUT从存储核心电路10传送到I/F电路40。
在时刻t54，将写入指令作为指令CMD供给到闪速存储器。信号CMD-DOUT、CMD-DOUT-IF从“H”电平变为“L”电平。
由于对AND栅极301供给“L”电平的信号CMD-DOUT-IF，所以信号IF-RCVen的信号电平从“H”电平变为“L”电平。由此，在I/F电路40内，将接收电路36设定为非启用(断开)状态。
信号CMD-DIN-IF的信号电平维持为“L”电平。因此，AND栅极302输出“L”电平的信号IF-DRVen。
OR栅极311通过2个“L”电平的信号IF-RCVen、IF-DRVen输出“L”电平的信号BB-IF。
在时刻t55，缓冲器312输出“L”电平的信号ZBB-IF。由此，I/F电路40可将I/F接收电路36已变为非启用状态通知到存储核心电路10。
锁存器201经由信号线999B接收“L”电平的信号ZBB-IF。其后，在时刻t56，锁存器201通过“L”电平的信号CMD-DOUT与“L”电平的信号ZBB-IF，输出“L”电平的信号CORE-DRVen。
通过“L”电平的信号CORE-DRVen，将核心驱动电路25设为非启用，而设定成断开状态。
如此，如图17所示，在从时刻t54到时刻t56的期间，将I/F电路40的接收电路36设为非启用，之后将存储核心电路10的核心驱动电路25设为非启用。
其结果，在本实施方式的闪速存储器中，可防止在I/F电路内产生贯通电流。
继时刻t54的指令CMD后，将地址ADD及数据DIN供给到闪速存储器1。
在接收地址ADD的时刻t57，信号CMD-DIN-IF的信号电平从“L”电平变为“H”电平。此时，信号ZBB-CORE的信号电平为“H”电平，所以对AND栅极302供给“L”电平的信号bZBB-CORE。因此，AND栅极302的信号IF-DRVen的信号电平维持在“L”电平。另外，在时刻t57，信号IF-RCVen也被设定为“L”电平。
从信号CORE-DRVen的信号电平被设定为“L”电平起，经过因2个电路20、21间的布线长度引起的延迟时间后，在时刻t58，对AND栅极212的一个输入端子及OR栅极213的一个输入端子供给“L”电平的信号CORE-DRVen。
由此，在时刻t58，信号ZBB-CORE的信号电平从“H”电平变为“L”电平。
另外，即使将信号CORE-DRVen的信号电平设定为“L”电平，在与延迟电路211中设定的延迟量相应的某期间，延迟电路211仍对AND栅极212的另一个输入端子及OR栅极213的另一个输入端子供给“H”电平的信号xCORE-DRVen。
经过与延迟电路211的延迟量相应的时间后，信号xCORE-DRVen的信号电平从“H”电平变为“L”电平。如果信号xCORE-DRVen从“H”电平变为“L”电平，那么AND栅极212通过输入“L”电平的信号CORE-DRVen及“L”电平的信号xCORE-DRVen，而输出“L”电平的信号BB-CORE。另外，OR栅极213通过输入“L”电平的信号CORE-DRVen及“L”电平的信号xCORE-DRVen，而输出“L”电平的信号BB-CORE-DRV。在所述情况下，缓冲器214通过“L”电平的信号BB-CORE-DRV被设定为高阻抗状态。由此，AND栅极212与电路30电分离。
另外，在时刻t56与时刻t57之间，信号ZBB-CORE的信号电平还可从“L”电平变化为“H”电平。
在信号ZBB-CORE的信号电平从“H”电平变为“L”电平后，在时刻t59，将“H”电平的信号bZBB-CORE从反相器303供给到AND栅极302的另一个输入端子。
其结果，AND栅极302输出“H”电平的信号IF-DRVen。
因此，如图18所示，在时刻t59，通过“H”电平的信号IF-DRVen，将I/F电路40的驱动电路35设定为启用状态，驱动电路35变为可发送数据DIN的状态。例如，将存储核心电路10的核心接收电路26始终设定为启用状态。
如此，在启用I/F驱动电路35后，将数据DIN从I/F电路40传送到存储核心电路10。由此，本实施方式的闪速存储器可防止在总线内产生因违反驱动电路/接收电路的启用顺序所致的电流(冲击电流)。
对OR栅极311的输入端子供给“H”电平的信号IF-DRVen。由此，OR栅极311将“H”电平的信号BB-IF输出到缓冲器312。
其结果，在时刻t60，信号ZBB-IF的信号电平从“L”电平变为“H”电平。
通过供给“H”电平的信号ZBB-IF，存储核心电路10检测到I/F电路40的驱动电路/接收电路为启用状态。
此处，在时刻t60，信号CMD-DOUT的信号电平为“L”电平。因此，即使将“H”电平的信号ZBB-IF供给到锁存器201，锁存器201仍输出“L”电平的信号CORE-DRVen。
在时刻t61，将例如读出指令CMD供给到闪速存储器1。由此，信号CMD-DIN-IF的信号电平从“H”电平变为“L”电平。AND栅极302输出“L”电平的信号IF-DRVen。因此，将I/F驱动电路35设为非启用。
在接收地址ADD的时刻t62，将CMD-DOUT的信号电平设定为“H”电平。将信号CMD-DOUT-IF的信号电平设定为“H”电平。AND栅极301输出“H”电平的信号。
在时刻t63，将信号ZBB-IF的信号电平从“H”电平变为“L”电平。
在时刻t64，锁存器201输出“H”电平的信号CORE-DRVen。将“H”电平的信号CORE-DRVen供给到核心驱动电路25。由此，启用核心驱动电路25。
因此，如图19所示，在时刻t61将I/F驱动电路35设为非启用后，核心驱动电路25在时刻t64变为可进行数据发送的状态。由此，本实施方式的闪速存储器可防止在总线内产生因核心驱动电路25及驱动电路35的启用时间错误所致的冲击电流。
在将信号CORE-DRVen的信号电平设定为“H”电平后，信号xCORE-DRVen的信号电平从“L”电平变为“H”电平。
在时刻t64之后，AND栅极212输出“H”电平的信号BB-CORE，OR栅极213输出“H”电平的信号BB-CORE-DRV。
其结果，在时刻t65，缓冲器214输出“H”电平的信号ZBB-CORE。
对AND栅极301供给“H”电平的信号CMD-DOUT-IF与“H”电平的信号ZBB-CORE。
因此，在时刻t66，AND栅极301输出“H”电平的信号IF-RCVen。由此，I/F接收电路36可接收来自存储核心电路10的数据。
如此，以与图15及图16所示的顺序相同的顺序，将核心驱动电路25及I/F接收电路36启用。
例如，在时刻t66，开始从核心驱动电路25朝I/F接收电路36传送数据DOUT。
另外，对AND栅极302供给“L”电平的信号CMD-DOUT-IF与“L”电平的信号bZBB-CORE。因此，AND栅极302输出“L”电平的信号IF-DRVen。将I/F驱动电路35设为非启用。
基于来自AND栅极301、302的信号IF-DRVen、IF-RCVen，将OR栅极311的输出信号的信号电平设定为“H”电平。
由此，在时刻t67，从I/F电路40将“H”电平的信号ZBB-IF输出到存储核心电路10。将I/F电路40的动作状态通知到存储核心电路10。
如以上般，执行本实施方式的闪速存储器的存储核心电路与I/F电路之间的数据传送。
(c)总结
在本实施方式的闪速存储器中，将表示存储核心电路的动作状态的信号从存储核心电路传送到I/F电路。与此同时，将表示I/F电路的动作状态的信号从I/F电路传送到存储核心电路。
由此，本实施方式的闪速存储器可防止因制程(芯片特性或组件特性)偏差或电压偏差，导致违反驱动电路及接收电路的启用顺序。
因此，本实施方式的闪速存储器可在存储核心电路与I/F电路之间传送数据时，保证驱动电路及接收电路的启用状态的成立顺序。
其结果，本实施方式的闪速存储器可抑制数据传送时的动作不良。
通过所述构成，本实施方式的闪速存储器可将从供给指令起的起动时间高速化。
本实施方式的闪速存储器可应用动作时间所需的共用时钟、及抑制产生因动作顺序不成立引起的电流。其结果，本实施方式的闪速存储器可降低消耗电流。
如所述般，本实施方式的存储装置可提高存储器的动作特性。
(5)第5实施方式
参照图20及图21，对第5实施方式的存储系统进行说明。
还可将所述第4实施方式的闪速存储器的I/F电路(I/F芯片)40内的定时控制电路30、31设置在闪速存储器1的外部。
图20是用于说明本实施方式的存储装置的示意图。
如图20所示，还可将I/F电路40侧的定时控制电路31X设置在存储控制器5内。
在存储控制器5内，定时控制电路31X经由接口电路40，接收来自存储核心电路10的信号ZBB-CORE。
定时控制电路31X基于信号ZBB-CORE的信号电平，产生信号IF-RCVen及信号IF-DRVen。
定时控制电路31X将产生的信号IF-DRVen、IF-RCVen发送到I/F电路40。
I/F电路40接收信号IF-DRVen、IF-RCVen。将信号IF-DRVen、IF-RCVen供给到I/F电路40内的定时控制电路30。由此，定时控制电路30产生信号ZBB-IF，将产生的信号ZBB-IF发送到存储核心电路10。
另外，将信号IF-DRVen供给到I/F电路40内的驱动电路35，将信号IF-RCVen供给到I/F电路40内的接收电路36。由此，将I/F驱动电路35及I/F接收电路36通过来自存储控制器5的信号IF-DRVen、IF-RCVen设为启用及非启用。
图21是用于说明包含本实施方式的存储装置的存储系统的示意图。
如图21所示，可不将定时控制电路30X、31X设置在I/F电路内，而设置在存储控制器5内。
在所述情况下，可在存储控制器5内的定时控制电路31X中产生信号IF-DRVen及信号IF-RCVen。存储控制器5可将信号IF-DRVen、IF-RCVen供给到I/F电路40内的电路35、36。由此，控制I/F驱动电路35及I/F接收电路36的启用及非启用。
另外，在存储控制器5内，定时控制电路31X基于信号IF-DRVen、IF-RCVen产生某信号电平的信号ZBB-IF。存储控制器5经由I/F电路40，将信号ZBB-IF供给到存储核心电路10。
存储核心电路10根据来自存储控制器5的信号ZBB-IF的信号电平，产生某信号电平的信号CORE-DRVen。在存储核心电路10中，根据信号CORE-DRVen的信号电平控制核心驱动电路25的动作。
本实施方式的存储装置的动作与使用图14到图19说明的动作实质上相同，所以省略此处的说明。
如以上般，本实施方式的存储装置即使在存储控制器内设置控制在存储核心电路与接口电路之间收发数据时间的电路的情况下，仍可提高数据传送的可靠性。
(6)第6实施方式
参照图22到图24，对第6实施方式的存储装置进行说明。
在第6实施方式中，对以下情况进行说明：在存储核心芯片700内设置着电压产生电路，且在I/F芯片800内，设置着产生发送到I/F芯片800的升压电路及存储核心芯片700的电压产生电路的时钟信号的产生电路。
本实施方式的存储装置例如在I/F芯片800内产生最大4V左右相对较低的电压，并施加到各存储核心芯片700。另外，存储核心芯片700产生将从I/F芯片800施加的电压升压(或者降压)所需的电压。
例如，在本实施方式中，I/F芯片800的制造制程与存储核心芯片700的制造制程不同。在I/F芯片800的制造制程中，制造栅极氧化膜的膜厚相对较薄，且低耐压(例如5V左右的耐压)的场效晶体管。另一方面，在存储核心芯片700的制程中，制造低耐压场效晶体管与栅极氧化膜的膜厚比低耐压场效晶体管厚的高耐压场效晶体管。因此，I/F芯片800内的升压电路将电源电压VCC1及VCC2升压到例如最大4V左右。而且，在需要更高电压的情况下，使用设置在各存储核心芯片700内的电压产生电路(升压电路)。
(a)构成例
参照图22及图23，对第6实施方式的存储装置的构成例进行说明。
＜接口芯片的布局＞
图22是表示本实施方式的闪速存储器中的I/F芯片内的电路布局的一例的俯视图。以下，仅对与第1实施方式的图6的不同点进行说明。
如图22所示，本实施方式的I/F芯片800在I/F区域R1内包含升压电路430(图22的“VFOUR PUMP”)与时钟产生电路440(图22的“CLK产生电路”)。
本实施方式中的电荷泵电路491(491-1～491-8)与第1实施方式的图6同样地，设置在升压区域R2内。各电荷泵电路491通过控制电路410的控制将电源电压VCC2升压而产生4V左右的电压(以下称为“电压VX2”)。接着，电荷泵电路491对相应的存储核心芯片700供给供给到字线WL、衬底、及位线BL等的AC电流(例如，各动作中根据需要供给的电流)。
升压电路430通过控制电路410的控制将电源电压VCC1升压，产生存储核心芯片700中使用的例如4V左右的电压(以下称为“电压VFOUR”)，并对各存储核心芯片700供给DC电流(例如在处于动作状态时恒常供给的电流)。电压VFOUR例如在设置到存储核心芯片700内的放大器(未图示)中，需要比电源电压VCC高的电压时，用作放大器的电源电压。升压电路430供给的电流量少于电荷泵电路491。因此，升压电路430所用的升压用电容元件的尺寸例如比电荷泵电路491所用的升压用电容元件小。因此，升压电路430中因电容元件的充放电引起的电源噪音小于电荷泵电路491。因此，升压电路430设置在I/F区域R1内，且共用地连接到各存储核心芯片700。另外，升压电路430为了对存储核心芯片700施加多个电压，还可包含多个电荷泵电路。
时钟产生电路440根据控制电路410的控制，产生发送到I/F芯片800内的升压电路430及升压电路490(电荷泵电路491)、以及各存储核心芯片700内的电压产生电路的时钟信号CLKp。控制电路410可基于时钟信号CLKp使升压电路430、490及各存储核心芯片700内的电压产生电路的动作同步。时钟产生电路440共用地连接到各存储核心芯片700。另外，发送到升压电路430及490、以及各存储核心芯片700的电压产生电路的时钟信号可为相同的信号。也可为不同的信号。例如，可与存储核心芯片(700-1、700-2、……)对应地产生不同的时钟信号(CLKp1、CLKp2……)。
在I/F区域R1中，用于对电路400、410、420、430及440供给各种电压的焊垫891A、891B、892A及892B设置在I/F区域R1的上方。焊垫891A及891B连接到被供给电源电压VCC1的布线901及端子991。焊垫892A及892B连接到被供给接地电压VSS1的布线902及端子992。
在升压区域R2，例如用于对升压电路490供给各种电压的焊垫895A、895B、896A及896B设置在升压区域R2(升压电路49)的上方。焊垫895A及895B连接到被供给电源电压VCC2的布线905及端子995。焊垫896A及896B连接到被供给接地电压VSS2的布线906及端子996。
对于I/F区域R1的电源电压用布线901及902、以及端子991及992与对于I/F区域R2的电源电压用布线905及906、以及端子995及996不同。对于I/F区域R1内的电路400、410、420、430及440的电源与升压区域R2的电路490及491的电源电分离。由此，可抑制因升压电路490及电荷泵电路491的动作引起的噪音施加到I/F区域R1内的电路400、410、420、430及440。
分离区域R3设置在升压区域R2与I/F区域R1之间。例如，分离区域R3在I/F芯片的上表面，从I/F芯片800的一端线状地设置到对向的另一端。由此，可抑制因升压区域R2引起的噪音传播到I/F区域R1。
＜存储核心芯片的布局＞
图23是表示本实施方式的闪速存储器中的存储核心芯片内的电路布局的一例的俯视图。在图23的例子中，为了简化说明，省略已在第1实施方式的图2中说明的存储核心电路10内的存储单元阵列110、行解码器120、感测放大器140、地址寄存器150、指令寄存器160及定序器170。
如图23所示，本实施方式的存储核心芯片700(存储核心电路10)包含：电压产生电路180、时钟接收电路183及时钟产生电路184。
电压产生电路180基于定序器170的控制，使用电压VX2及VFOUR，在存储核心芯片700内产生所需的电压，并供给到各电路。另外，在图23的例子中，为了简化说明，表示电压产生电路180将电压施加到驱动电路130的情况，但也可将需要的电压供给到存储核心芯片700内的其他电路。电压产生电路180包含LV产生电路181及HV升压电路182。
LV产生电路181例如将从升压电路430供给的电压VFOUR降低而产生所需电压，并施加到存储核心芯片700内的其他电路。更具体而言，例如，LV产生电路181产生读出电压VCGRV，并施加到驱动电路130。读出电压VCGRV为在读出动作被施加到选择字线WL的电压。另外，由LV产生电路181施加到驱动电路130的电压不限于读出电压VCGRV。
HV升压电路182将从电荷泵电路491施加的电压VX2升压而产生所需电压，并施加到存储核心芯片700内的其他电路。更具体而言，HV升压电路182例如在写入动作时，将电压VX2升压而产生编程电压VPGM及电压VPASS，并施加到驱动电路130。电压VPASS为写入动作时施加到非选择字线WL的电压，且不管存储单元MC的保持数据(阈值电压)，均将存储单元MC设为接通状态的电压。另外，HV升压电路182例如在读出动作时，将电压VX2升压而产生电压VREAD，并施加到驱动电路130。电压VREAD为读出动作时施加到非选择字线WL的电压，且不管存储单元MC的保持数据(阈值电压)，均将存储单元MC设为接通状态的电压。另外，HV升压电路182施加到驱动电路130的电压不限于编程电压VPGM、电压VPASS及电压VREAD。例如，HV升压电路182也可产生施加到选择栅极线SGD及SGS的电压。
时钟接收电路183将从时钟产生电路440供给的时钟信号CLKp供给到电压产生电路180。
时钟产生电路184例如产生在制造阶段的测试步骤中测试所需的时钟信号CLKts。测试时，时钟产生电路184将时钟信号CLKts供给到电压产生电路180(HV升压电路182)。另外，安装后，时钟产生电路184可设为与电压产生电路180非电连接状态。
(b)具体例
图24是示意性表示本实施方式的闪速存储器的构成例的图。图24的例子为了简化说明表示2个存储核心芯片700，但存储核心芯片700的个数可为任意。
如图24所示，I/F芯片800的时钟产生电路440与各存储核心芯片700的时钟接收电路183经由各存储核心芯片700的电极TSV(770A)共用地电连接。同样地，I/F芯片800的升压电路430与各存储核心芯片700的LV产生电路181经由各存储核心芯片700的电极TSV(770B)共用地电连接。另外，各存储核心芯片700的HV升压电路182与第1实施方式的图4或图5同样地，分别经由不同的电极TSV(751及755)电连接到不同的电荷泵电路491。更具体而言，存储核心芯片700-1的HV升压电路182经由存储核心芯片700-1的电极TSV(751-1)电连接到电荷泵电路491-1，存储核心芯片700-2的HV升压电路182经由存储核心芯片700-2的电极TSV(751-2)与存储核心芯片700-1的电极TSV(755)电连接到电荷泵电路491-2。此处，存储核心芯片700-1中的电极TSV(751-1)与电极TSV(755)与第1实施形态同样地电连接。
另外，各存储核心芯片700的时钟产生电路184不与其他芯片电连接。
(c)总结
本实施方式的存储装置可应用到第1至第5实施方式。由此，可获得与第1到第5实施方式同样的效果。
另外，本实施方式的存储装置中，可将供给DC电流(电压)的升压电路430设置到I/F芯片800的I/F区域R1。由此，可减少因设置在升压区域R1的升压电路490引起的电源噪音的影响。因此，可抑制存储核心芯片700的误动作，可提高存储装置的可靠性。
此外，在本实施方式的存储装置中，存储核心芯片700包含电压产生电路180。I/F芯片800包含升压电路430及490、以及时钟产生电路440。另外，时钟产生电路440将时钟信号CLKp发送到升压电路430及490、以及电压产生电路180。由此，可使升压电路430及490与电压产生电路180的动作同步。因此，在各存储核心芯片700内，由于可抑制与产生电压相关的误动作，故可提高存储装置的可靠性。
(7)第7实施方式
参照图25及图26，对第7实施方式的存储装置进行说明。在第7实施方式中，对I/F芯片800及存储核心芯片700的密封材进行说明。
(a)基本例
参照图25，对本实施方式的闪速存储器1的剖面构成例进行说明。
图25是用于说明第7实施方式的闪速存储器的安装状态的构成例的剖视图。另外，在图25中，为了明确图示，撷取主要构成要素加以图示。本实施方式的闪速存储器1包含图25未图示的各种连接端子(例如凸块及焊垫)、各种电路及各种布线(例如内部布线及再布线)。
例如，本实施方式的闪速存储器1与第1实施方式的图3同样地，具有被称为BGA的封装结构。
如图25所示，本实施方式的闪速存储器1在封装内包含例如8个存储核心芯片700-1～700-8及I/F芯片800。另外，存储核心芯片700的个数为任意。在衬底900上依次堆叠着I/F芯片800、存储核心芯片700-1～700-8。
I/F芯片800包含升压电路490。另外，本实施方式的存储核心芯片700包含第6实施方式中说明的电压产生电路180。另外，存储核心芯片700也可不包含电压产生电路180。
在衬底900的底面(下表面)设置着多个凸块BP。
在衬底900的上表面上设置着多个大凸块LBP。
在I/F芯片800的上表面上设置着多个微凸块MBP。
在大凸块LBP上及微凸块MBP上，依次堆叠着存储核心芯片700-1～700-8。各存储核心芯片700包含多个电极TSV及多个焊垫(未图示)等。在存储核心芯片700-1的底面，设置着再布线层RDL及电连接到再布线层RDL上的焊垫。存储核心芯片700-1底面的焊垫经由大凸块LBP及微凸块MBP分别电连接到衬底900的焊垫(未图示)及I/F芯片800的焊垫(未图示)。存储核心芯片700-1～700-8经由电极TSV及凸块BP-A分别电连接。
在I/F芯片800与存储核心芯片700-1之间设置着终止件(stopper)1000。更具体而言，终止件1000以与I/F芯片800的表面、及与I/F芯片800对向的存储核心芯片700-1的表面中未设置焊垫的区域，也就是未电连接的区域(以下称为“非连接区域”)相接的方式设置。
终止件1000作为以微凸块MBP压接存储核心芯片700-1与I/F芯片800时的终止件兼粘合剂发挥作用。更具体而言，终止件1000作为用以规定存储核心芯片700-1与I/F芯片800间的间隙(缝隙)，也就是微凸块MBP高度的终止件发挥作用。另外，终止件1000通过分别将其上表面及底面粘合到存储核心芯片700-1的底面及I/F芯片800的上表面，而作为粘合剂发挥作用。
终止件1000使用例如不包含金属或Si(硅)等填料的树脂。更具体而言，终止件1000使用例如使用聚酰亚胺树脂，酚醛树脂，环氧树脂，苯并环丁烯树脂，丙烯酸树脂等热固化树脂。终止件1000通过例如光刻技术或分配涂覆技术或粘合薄膜而形成。在使用光刻技术的情况下，终止件1000使用具有感光性的树脂。
在I/F芯片800与各存储核心芯片700之间，嵌入(填充)底部填充料1010。底部填充料1010使用例如包含金属或Si(硅)等填料的树脂。更具体而言，底部填充料1010使用例如使用聚酰亚胺树脂、酚醛树脂，环氧树脂，苯并环丁烯树脂，丙烯酸树脂等的热硬化性树脂。底部填充料1010通过包含填料而使热传导率高于终止件1000，且热膨胀系数较小。
在基板900上，以覆盖I/F芯片800及各存储核心芯片700的方式设置包含填料的密封材1020。此外，由密封材1020填充基板900与I/F芯片800间。密封材1020使用例如使用聚酰亚胺树脂，酚醛树脂，环氧树脂，苯并环丁烯树脂，丙烯酸树脂等的热硬化性树脂。另外，底部填充料1010与密封材1020可为相同的材料。
在由底部填充料1010及密封材1020密封I/F芯片800及存储核心芯片700的情况下，可为如下顺序。例如，首先，堆叠多个存储核心芯片700与I/F芯片800(在此阶段中I/F芯片800位于最上层)，并以底部填充料1010填充I/F芯片800与存储核心芯片700之间、及各存储核心芯片700间。此时，可在最上层的存储核心芯片700的表面一部分(非接触区域)附着底部填充料1010。接着，将I/F芯片800与存储核心芯片700的堆叠体翻转并堆叠在衬底900上。接着，在衬底900上，用密封材1020密封堆叠体。其后，在衬底900的背面形成凸块BP。
(b)具体例
参照图26，对I/F芯片800上的终止件1000的布局例进行说明。
图26是第7实施方式的I/F芯片的俯视图。另外，在图26的例子中，表示在与存储核心芯片700-1对向的I/F芯片800的表面形成着终止件1000的情况，但也可在与I/F芯片800对向的存储核心芯片700-1的表面形成终止件1000。
如图26所示，在第1实施方式的图6中说明的I/F区域R1上，设置着电连接到设置于I/F区域R1内的各电路(控制电路410、输入输出电路400、内部电压产生电路420等)的焊垫PD。另外，微凸块MBP可形成在I/F芯片800的焊垫PD上，也可形成在存储核心芯片700-1的凸块上，还可形成在双方的凸块以上。另外，在升压区域R2上设置着电连接到升压电路490(电荷泵电路491)的焊垫PD。并且，在未设置所述焊垫PD的I/F区域R1、升压区域R2及分离区域R3上，以不与焊垫PD相接的方式局部设置多个终止件1000(以下，将设置着终止件1000的区域称为“粘合区域”)。另外，终止件1000的布局为任意。例如可设置线状形成的终止件1000。再者，也可使多个终止件1000的形状互不相同。
(c)总结
本实施方式的存储装置可应用于第1到第6实施方式。由此，可获得与第1到第6实施方式同样的效果。
此外，在本实施方式的存储装置中，在存储核心芯片700-1与I/F芯片800之间，以粘合存储核心芯片700-1的非连接区域与I/F芯片800的非连接区域的方式局部地设置多个终止件1000。因终止件1000不包含填料，所以热传导率低于底部填充料1010。因此，可通过设置终止件1000来抑制I/F芯片800的升压电路490中产生的热传递到存储核心芯片700。因此，在存储核心芯片700中，可抑制因芯片温度上升引起的特性变动。由此，存储装置的可靠性提高。
此外，通过使用终止件1000，而由终止件1000规定存储核心芯片700-1与I/F芯片800的间隔，所以可抑制微凸块MBP被过度压扁、或存储核心芯片700-1与I/F芯片800的连接不良等。
此外，在压接存储核心芯片700-1与I/F芯片800时，经由终止件1000粘合存储核心芯片700-1与I/F芯片800，所以可提高将底部填充料1010填充到存储核心芯片700-1与I/F芯片800间之前的存储核心芯片700-1与I/F芯片800的连接强度。
此外，通过局部设置终止件1000，与将终止件1000涂覆到I/F芯片800整面的情况相比，可抑制存储核心芯片700-1与I/F芯片800的对位精度劣化或微凸块MBP的连接不良。例如，在压接存储核心芯片700-1与I/F芯片800时，通过局部设置终止件1000而可抑制终止件1000对对位标记的埋没。因此，可抑制对位精度劣化。另外，通过以不与焊垫相接的方式局部设置终止件1000，可抑制终止件1000对微凸块MBP与I/F芯片800间、或微凸块MBP与存储核心芯片700-1的焊垫间的咬入。因此，可抑制存储核心芯片700-1与I/F芯片800的电连接不良。或，在压接存储核心芯片700-1与I/F芯片800时，可抑制在存储核心芯片700-1与I/F芯片800之间形成空隙。
此外，因在I/F芯片800与存储核心芯片700-1之间，使用热膨胀系数大于底部填充料1010的终止件1000，且各存储核心芯片700间不使用终止件1000，所以可抑制因终止件1000的热膨胀引起存储核心芯片700翘曲。
(8)第8实施方式
参照图27及图28，对第8实施方式的存储装置进行说明。在第8实施方式中，对与第7实施方式不同的终止件1000的布局进行说明。
(a)基本例
参照图27，对本实施方式的闪速存储器1的剖面构成例进行说明。以下，仅对与第7实施方式的图25的不同点进行说明。
图27是用以说明第8实施方式的闪速存储器的安装状态的结构例的剖视图。
如图27所示，在本实施方式的闪速存储器1中，I/F芯片800中在升压电路490的上方(垂直方向)设置着终止件1000。另外，存储核心芯片700-1中在在电压产生电路180(HV升压电路182)的下方(垂直方向)未设置终止件1000。其他构成与第7实施方式的图25相同。
(b)具体例
参照图28对I/F芯片800中的终止件1000的局部例进行说明。以下，仅对与第7实施方式的图26的不同点进行说明。
图28是第8实施方式的I/F芯片的俯视图。
如图28所示，在升压区域R2中未设置焊垫PD的区域局部设置着多个终止件1000。升压区域R2中的终止件1000的布局为任意。并且，在I/F区域R1上不设置终止件1000。另外，在I/F区域R1上设置着第6实施方式的图22中说明的升压电路430的情况下，也可在升压电路430的上方(垂直方向)设置终止件1000。在本实施方式中，压接存储核心芯片700-1与I/F芯片800时，在升压区域R2的垂直方向上未配置存储核心芯片700-1的电压产生电路180。也就是说，在I/F芯片800的升压电路(430及490)的垂直方向上配置着终止件1000，在电压产生电路180的垂直方向上未配置终止件1000。
另外，也可在分离区域R3上设置终止件1000。
(c)总结
在本实施方式的存储装置中，也可获得与第7实施方式同样的效果。
此外，在本实施方式的存储装置中，压接存储核心芯片700-1与I/F芯片800时，在位于I/F芯片800的升压电路490的垂直方向的区域上设置终止件1000，在位于存储核心芯片700-1的电压产生电路180的垂直方向的区域上不设置终止件1000。由此，升压电路490中产生的热不易传递到存储核心芯片700-1，电压产生电路180中产生的热容易经由底部填充料1010及I/F芯片800散热。因此，在存储核心芯片700中，可进一步抑制因芯片温度上升引起的特性变动。因此，存储装置的可靠性提高。
[其他]
在第1实施方式的存储装置中，图4或图7所示的存储核心芯片的结构还可应用于以往包含接口芯片的NAND型闪速存储器。另外，图6或图8所示的接口芯片内的各电路布局还可应用于以往包含存储芯片的NAND型闪速存储器。
另外，第1到第8实施方式中的1个以上的实施方式还可应用于NAND型闪速存储器以外的存储装置，例如DRAM(Dynamic Random Access Memory，动态随机存取存储器)、SRAM(Static Random Access Memory，静态随机存取存储器)、ReRAM、MRAM。
另外，所述实施方式还可应用于存储装置以外的半导体装置，例如系统LSI、CPU、无线装置、或影像传感器等。
虽已说明本发明的若干实施方式，但所述实施方式作为例子而提示，并非意在限定发明的范围。所述新颖的实施方式可以其他各种形态实施，在不脱离发明主旨的范围内，可进行各种省略、置换、变更。所述实施方式或其变化皆包含在发明范围或主旨，且包含在权利要求书记载的发明及其均等范围内。

Claims (28)

1.一种存储装置，具备：
第1存储芯片，包含第1电路、第1端子及第2端子；
第2存储芯片，包含第2电路及第3端子；及
接口芯片，包含第1电压产生电路及第2电压产生电路；
所述第2存储芯片设置在所述第1存储芯片的上方，
所述接口芯片设置在所述第1存储芯片的下方，
所述第1端子的第1端部电连接到所述第1电路，所述第1端子的第2端部电连接到所述第1电压产生电路，
所述第2端子的第3端部电连接到所述第3端子，所述第2端子的第4端部电连接到所述第2电压产生电路，
所述第3端子的第5端部电连接到所述第2电路，所述第3端子的第6端部经由所述第2端子电连接到所述第2电压产生电路，
在相对于所述第1存储芯片的表面垂直的方向上，所述第3端部不与所述第4端部重叠，且所述第3端部与所述第6端部重叠。
2.根据权利要求1所述的存储装置，其中
所述接口芯片更包含数据的输入输出电路，
所述输入输出电路设置在所述接口芯片的第1区域内，
所述第1及第2电压产生电路设置在所述接口芯片的第2区域内，
在所述第1区域与所述第2区域之间设置着第3区域，
所述第3区域将所述第1区域与所述第2区域电分离。
3.根据权利要求2所述的存储装置，其中
所述输入输出电路经由第1布线电连接到第1电源，
所述第1及第2电压产生电路经由第2布线电连接到第2电源，
所述第1布线与所述第2布线电分离。
4.根据权利要求1所述的存储装置，其中
所述第2存储芯片更包含第4端子，
所述第1端子与所述第1电路相邻，
所述第2端子与所述第1端子电分离，
所述第3端子与所述第2电路相邻，
所述第4端子与所述第3端子电分离，
所述第2存储芯片的结构与所述第1存储芯片的结构相同。
5.根据权利要求1所述的存储装置，其更具备：
设置在所述第2存储芯片上方的第3存储芯片，
所述第1存储芯片更包含与所述第1及第2端子电分离的第5端子，
所述第2存储芯片更包含与所述第3端子电分离的第6端子，
所述接口芯片更包含第3电压产生电路，
所述第3存储芯片包含第3电路、及电连接到所述第3电路的第7端子，
所述第7端子经由所述第5及所述第6端子电连接到所述第3电压产生电路。
6.一种存储装置，具备：
M个(M为2以上的自然数)存储核心电路；
1个以上电压产生电路，将电压供给到所述M个存储核心电路；及
控制电路，控制所述电压产生电路的运行；
所述M个存储核心电路各自可将与来自所述电压产生电路的电压供给对应的第1信号输出到所述控制电路，
在来自所述M个存储核心电路中的N个(N为小于M且为1以上的自然数)存储核心电路各自之中的所述第1信号被输出到所述控制电路的情况下，所述控制电路以使对所述M个存储核心电路中的其余存储核心电路的电压供给延迟的方式，控制所述电压产生电路的动作。
7.根据权利要求6所述的存储装置，其中
在停止所述M个存储核心电路中的第1存储核心电路输出所述第1信号的情况下，所述控制电路以开始对所述其余存储核心电路中的第2存储核心电路供给所述电压的方式，控制所述电压产生电路。
8.根据权利要求7所述的存储装置，其中
所述第2存储核心电路在被供给所述电压后，输出所述第1信号。
9.根据权利要求6所述的存储装置，其中
所述M个存储核心电路各自包含具有连接到字线的栅极、及连接到源极线的一端的存储单元，
所述第1信号是与对所述字线的所述电压施加、及所述源极线中的电流产生的至少一种情况对应地输出。
10.一种存储装置，具备：
存储核心电路，包含用于发送第1数据的第1驱动电路、及输出表示所述第1驱动电路的状态的第1信号的第1电路；及
接口电路，包含用于接收所述第1数据的第1接收电路；及输出表示所述第1接收电路的状态的第2信号的第2电路；
在将所述第1数据从所述存储核心电路发送到所述接口电路的情况下，
所述存储核心电路为了表示所述第1驱动电路为启用状态，而将所述第1信号的信号电平设定为第1电平，
所述接口电路基于所述第1电平的所述第1信号，将所述第1接收电路设定为启用状态。
11.根据权利要求10所述的存储装置，其中
为了表示所述第1接收电路为启用状态，将所述第2信号的信号电平设定为所述第1电平。
12.根据权利要求10所述的存储装置，其中
所述接口电路更包含用于将第2数据发送到所述存储核心电路的第2驱动电路，所述第2驱动电路的状态由所述第2信号表示，
在将所述第1信号设定为所述第1电平之前，
为了表示所述第2驱动电路为非启用状态，所述接口电路将所述第2信号的信号电平设定为与所述第1电平不同的第2电平，
所述存储核心电路基于所述第2电平的所述第2信号，将所述第1驱动电路设定为启用状态。
13.根据权利要求12所述的存储装置，其中
在将所述第2数据从所述接口电路发送到所述存储核心电路的情况下，
所述接口电路基于设定为所述第2电平的所述第1信号，将所述第2驱动电路设定为启用状态，
所述接口电路为了表示所述第2驱动电路为启用状态而将所述第2信号的信号电平设定为所述第1电平。
14.根据权利要求13所述的存储装置，其中
所述存储核心电路在所述第1驱动电路被设定为非启用状态后，将所述第1信号的信号电平设定为所述第2电平。
15.根据权利要求10所述的存储装置，其中
所述第1驱动电路基于来自所述第1电路的第1控制信号得到控制，
所述第1接收电路基于来自所述第2电路的第2控制信号得到控制，
所述第1电路基于与所述第1电平不同的第2电平的所述第2信号，将所述第1控制信号的信号电平设定为所述第1电平，
所述第1驱动电路基于所述第1电平的所述第1控制信号被设定为启用状态，
所述第2电路基于所述第1电平的所述第1信号，将所述第2控制信号的信号电平设定为所述第1电平，
所述第1接收电路基于所述第1电平的所述第2控制信号被设定为所述启用状态。
16.一种存储装置，具备：接口芯片；
第1存储芯片，设置在所述接口芯片上方，包含第1电路、电连接到所述第1电路的第1通道、及与所述第1通道非电连接的第2通道；及
第2存储芯片，设置在所述接第1存储芯片上方，包含第2电路与电连接到所述第2电路的第3通道；
所述接口芯片包含：
控制电路，根据输入信号控制向所述第1及第2存储芯片的写入、删除及读出；
第1电压产生电路，包含经由所述第1通道电连接到所述第1电路的第1电压升压电路、及经由所述第2通道及所述第3通道电连接到所述第2电路的第2电压升压电路；及
第1凸块，电连接所述第1电压产生电路与第1电源；及
第2凸块，与所述第1凸块非电连接，且电连接所述控制电路与第2电源。
17.根据权利要求16所述的存储装置，其中
所述第1到第3通道为硅穿孔。
18.根据权利要求16所述的存储装置，其中
所述接口芯片更包含电连接到所述第2凸块的第2电压产生电路，
所述第1存储芯片更包含电连接所述第1电路与所述第2电压产生电路的第4通道，
所述第2存储芯片更包含经由所述第4通道电连接所述第2电路与所述第2电压产生电路的第5通道。
19.根据权利要求18所述的存储装置，其中
所述第4及第5通道为硅穿孔。
20.根据权利要求18所述的存储装置，其中
所述控制电路及所述第2电压产生电路设置在所述接口芯片的第1区域，
所述第1电压产生电路设置在所述接口芯片的第2区域，
在所述第1区域与所述第2区域之间设置着第3区域，
所述第3区域将所述第1区域与所述第2区域电分离。
21.根据权利要求20所述的存储装置，其中
所述第3区域从由所述接口芯片的表面与第1侧面而成的第1端部设置到由所述表面及与所述第1侧面对向的第2侧面而成的第2端部。
22.根据权利要求16所述的存储装置，其中
所述第1通道的第1端部电连接到所述第1电路，所述第1通道的第2端部电连接到所述第1电压升压电路，
所述第2通道的第3端部电连接到所述第3通道，所述第2通道的第4端部电连接到所述第2电压升压电路，
所述第3通道的第5端部电连接到所述第2电路，所述第3通道的第6端部经由所述第2通道电连接到所述第2电压升压电路，
在相对于所述第1存储芯片的表面垂直的方向上，所述第3端部不与所述第4端部重叠，所述第3端部与所述第6端部重叠。
23.根据权利要求20所述的存储装置，其中
所述第1存储芯片更包含电连接到所述第1电压产生电路的第3电压产生电路，
所述第2存储芯片更包含电连接到所述第1电压产生电路的第4电压产生电路，
所述接口芯片更包含将时钟信号发送到所述第1、第3及第4电压产生电路的第1时钟产生电路，
所述第1时钟产生电路设置在所述第1区域。
24.根据权利要求23所述的存储装置，其中
所述第1存储芯片更包含连接到所述第3电压产生电路的第2时钟产生电路，
所述第2存储芯片更包含连接到所述第4电压产生电路的第3时钟产生电路。
25.一种存储装置，具备：
接口芯片，具有第1主面，包含第1电压产生电路、及设置在所述第1主面且电连接到所述第1电压产生电路的第1端子；
第1存储芯片，设置在所述接口芯片的上方，具有与所述第1主面相向的第2主面，及所述第2主面相反侧的第3主面，且包含设置在所述第2主面且经由第1凸块与所述第1端子电连接的第2端子、及设置在所述第3主面的第3端子；
第2存储芯片，设置在所述第1存储芯片的上方，具有与所述第3主面相向的第4主面，且包含设置在所述第4主面且经由第2凸块与所述第3端子电连接的第4端子；
第1密封材，以与所述第1主面的第1区域及所述第2主面的第2区域相接的方式设置在所述接口芯片与所述第1存储芯片之间，且不包含填料；及
第2密封材，包含填充不包含所述第1区域的所述第1主面的第3区域与不包含所述第2区域的所述第2主面的第4区域间，且填充所述第3主面与所述第4主面间的所述填料。
26.根据权利要求25所述的存储装置，其中
所述第1密封材的热传导率低于所述第2密封材。
27.根据权利要求25所述的存储装置，其中
所述接口芯片的所述第1主面包含：将所述第1电压产生电路设置到所述接口芯片内部的第5区域、及未设置所述第1电压产生电路的第6区域，
所述第5区域包含所述第1区域，所述第6区域不包含所述第1区域。
28.根据权利要求27所述的存储装置，其中
所述第1存储装置包含第2电压产生电路，
所述第1存储芯片的所述第2主面包含：将所述第2电压产生电路设置到所述第1存储芯片内部的第7区域、及未设置所述第2电压产生电路的第8区域，
所述第7区域不包含所述第2区域，所述第8区域包含所述第2区域。
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