CN113228185B - 三维存储器件和用于增强的页寄存器复位的方法 - Google Patents

三维存储器件和用于增强的页寄存器复位的方法 Download PDF

Info

Publication number
CN113228185B
CN113228185B CN202180001070.7A CN202180001070A CN113228185B CN 113228185 B CN113228185 B CN 113228185B CN 202180001070 A CN202180001070 A CN 202180001070A CN 113228185 B CN113228185 B CN 113228185B
Authority
CN
China
Prior art keywords
page
resetting
memory device
address
lun
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202180001070.7A
Other languages
English (en)
Other versions
CN113228185A (zh
Inventor
X·智
A·S·蔡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202211615579.3A priority Critical patent/CN115862712A/zh
Publication of CN113228185A publication Critical patent/CN113228185A/zh
Application granted granted Critical
Publication of CN113228185B publication Critical patent/CN113228185B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0625—Power saving in storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0629—Configuration or reconfiguration of storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G06F3/0644—Management of space entities, e.g. partitions, extents, pools
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种具有面的存储器件的编程方法包括：接收编程命令；获得与该编程命令相关联的地址；根据该地址确定面中的第一面；以及使第一面的页寄存器复位而不使面中的一个或多个其余面的一个或多个页寄存器复位。

Description

三维存储器件和用于增强的页寄存器复位的方法
技术领域
本申请涉及半导体技术领域，并且具体而言涉及三维(3D)存储器件和页寄存器复位的方法。
背景技术
与非(NAND)存储器是一种不需要电力来保持所存储的数据的非易失性类型的存储器。对消费电子品、云计算和大数据的不断增长的需求带来了对更大容量、更高性能的NAND存储器的持续需求。由于常规的二维(2D)NAND存储器接近了其物理极限，所以现在三维(3D)NAND存储器正在发挥重要作用。3D NAND存储器使用单个管芯上的多个堆叠层来实现更高的密度、更高的容量、更快的性能、更低的功耗以及更好的成本效率。
在数据被写入到3D NAND存储器件中之前，多个页寄存器被复位或清空。寄存器复位过程可能引起峰值功率、总功率和功率噪声的增加。所公开的方法涉及解决上文阐述的一个或多个问题以及其他问题。
发明内容
在本公开的一个方面中，一种具有面的存储器件的编程方法包括：接收用于存储器件的编程命令；获得与编程命令相关联的地址；根据地址确定面中的第一面；以及使第一面的页寄存器复位而不使面中的一个或多个其余面的一个或多个页寄存器复位。
在本公开的另一方面中，一种存储器件包括：包括面的一个或多个逻辑单元(LUN)；分别对应于面的页寄存器；以及用于执行命令的控制器。该控制器被配置为：接收用于存储器件的编程命令；获得与编程命令相关联的地址；根据地址确定面中的第一面；以及使页寄存器中的对应于第一面的页寄存器复位而不使页寄存器中的一个或多个其余页寄存器复位。
在本公开的另一方面中，一种具有面的存储器件的方法包括：接收用于存储器件的编程命令；获得与编程命令相关联的地址；根据地址确定面中的用于寄存器复位的第一面；以及保持面中的一个或多个其余面的一个或多个页寄存器的状态。
在本公开的又一方面中，一种存储器件包括面和用于使面复位的复位电路。该复位电路被配置为获得基于地址的用于面的复位的第一控制信号，并且根据第一控制信号使面中的第一面的页寄存器复位而不使面中的一个或多个其余面的一个或多个页寄存器复位。
领域技术人员根据本公开的说明书、权利要求和附图能够理解本公开的其他方面。
附图说明
图1示出了根据本公开的各种实施例的示例性三维(3D)存储器件的截面图；
图2示出了根据本公开的各种实施例的3D存储器件的块图；
图3示出了根据本公开的各种实施例的3D阵列器件的构造的顶视图；
图4和图5示出了根据本公开的各种实施例的在示例性制作工艺中的特定阶段处的图3中所示的3D阵列器件的一部分的顶视图和截面图；
图6和图7示出了根据本公开的各种实施例的在示例性制作工艺中的特定阶段处的图4和图5中所示的3D阵列器件的部分的截面图；
图8示出了根据本公开的各种实施例的示例性外围器件的截面图；
图9示出了根据本公开的各种实施例的图6中所示的3D阵列器件与图7中所示的外围器件接合之后的示例性3D存储器件的截面图；
图10示出了根据本公开的各种实施例的图9中所示的3D存储器件的组织图；
图11示出了根据本公开的各种实施例的图10中所示的3D存储器件的写入操作的时序图；
图12示出了表示根据本公开的各个方面的执行3D存储器件处的页寄存器复位的方法的示意性流程图；
图13A和13B示出了根据本公开的各个方面的示例性实施方式块图；并且
图14示出了根据本公开的各个方面的页寄存器复位的时序图。
具体实施方式
下文将参考附图描述本公开的实施例中的技术解决方案。只要有可能，就将在所有附图中使用相同的附图标记指示相同或相似的部分。显然，所描述的实施例只是本公开的一些而非全部实施例。可以对各种实施例中的特征进行交换和/或组合。本领域技术人员在没有创造性努力的情况下基于本公开的实施例获得的其他实施例将落在本公开的范围内。
图1示意性地示出了根据本公开的实施例的示例性3D存储器件100的截面图。3D存储器件100可以是单独工作的分立存储器件。3D存储器件100还可以是具有多个存储器件100的存储系统的一部分。在一些实施例中，3D存储器件100可以耦合至主机设备(未示出)或者嵌入在主机设备中。在这样的情况下，3D存储器件100可以由主机设备的控制器控制。主机设备可以包括计算设备或电子设备，例如移动电话、智能电话、智能手表、平板电脑、膝上型电脑、个人计算机、数据服务器和工作站以及其他主机设备。
可选的，3D存储器件100可以包括存储阵列器件110和外围器件120。存储阵列器件110可以包括形成一个或多个3D阵列的存储单元。外围器件120可以包括作为控制器的电路以控制3D存储器件100的操作。在一些实施例中，存储阵列器件110和外围器件120可以分开制作，并且之后接合到一起以形成堆叠式结构，如图1中所示。替代性地，存储阵列器件110和外围器件120可以被集成到一个器件中。例如，可以首先制作外围器件120，并且之后在外围器件120之上制作存储阵列器件110，并且使用外围器件120作为衬底。在一些其他实施例中，存储阵列器件110和外围器件120可以分开制作，并且之后并排安装在印刷电路板(PCB)上。
图2示出了根据本公开的实施例的3D存储器件200的块图。3D存储器件200可以包括存储阵列210和电路220。存储阵列210可以包括存储单元(未示出)的3D阵列。电路220可以包含控制电路222、输入/输出(I/O)接口224、页寄存器226、行解码器228和列解码器230。行解码器和列解码器还可以被分别称为X解码器和Y解码器。此外，电路220可以包括Y路径电路(未示出)。Y路径电路连接至列解码器230(即Y解码器)，并且被布置为根据从列解码器230传输的输出来分配位线路径。控制电路222可以充当实施3D存储器件200的各种功能的控制器。例如，控制电路222可以实施读取操作、写入操作和擦除操作。I/O接口224可以包含I/O电路，以接收通往3D存储器件200的命令信号、地址信号和数据信号的输入，并且将数据信号和状态信息从3D存储器件200传输至外部设备(例如，主机设备)。行解码器228可以选择存储阵列210的一条或多条字线，并且列解码器230可以选择存储阵列210的一条或多条位线。行解码器228和列解码器230还可以接收来自电压发生器电路(未示出)的不同电压，并且将接收到的电压传递至选定的一条或多条字线以及选定的一条或多条位线。页寄存器226可以包括一个或多个页寄存器，并且当在写入或读取操作中在I/O接口224和存储阵列210之间传递数据时，暂时存储传入或传出数据。可选地，页寄存器226可以包含某些感测器件或感测放大器(未示出)，以感测存储阵列210的存储单元的数据状态。例如，可以通过感测连接至存储单元的位线的状态而检测存储单元的数据状态。如本文所使用的，术语“连接的”表示是电连接的。如本文所使用的，“连接”一词表示电连接。
3D NAND存储器件可以在逻辑上包括一个或多个NAND目标。NAND目标可以包含一个或多个逻辑单元(LUN)。LUN可以包含一个或多个面。面可以包含一个或多个块。块可以包含多个页。包含若干字节或字的页是用于读取和写入操作的最小可寻址单位。LUN可以是能够独立地执行命令并且报告状态的最小单位。可以在块擦除操作中将块中的NAND存储单元一起复位。
一个或多个页寄存器(又称为页缓冲器)可以被配置为用于并且连接至每个面。往返于页传递的数据可以被暂时存储在页寄存器中。例如，页寄存器可以存储数据的一部分，同时将该数据的另一部分写入到页。在一些情况下，当在NAND目标处执行又被称为编程操作的写入操作时，NAND目标的所有LUN的面的页寄存器被清空或复位。在一些其他情况下，当在NAND目标处执行写入操作时，目标的选定LUN的所有面的页寄存器被复位。在以上情况下，面中的页数据保持不变的页寄存器被复位，其增加了经历复位过程的寄存器的数量。因此，可能在写入操作中不必要地增加峰值功率、总功率和功率噪声。
图3示意性地示出了根据本公开的各种实施例的3D阵列器件300的构造的顶视图。该顶视图是从3D阵列器件300的3D存储管芯301之上沿X-Y面截取的。3D存储管芯301可以被划分成面。例如，四个面可以形成LUN。一个或多个LUN可以形成3D阵列器件300的NAND目标。作为示例，3D阵列器件300可以包括一个NAND目标，其包含两个LUN，例如LUN 0和LUN 1。参考图3，每个LUN可以具有例如面0-面3，并且每个面还可以被划分成块，例如块0-块3。此外，每个块可以包含布置NAND存储单元的页(未示出)。上文描述的目标、LUN、面和块的数量是示例性的，并且仅用于说明目的。根据本公开的各种实施例，可以将其他数量的比上文描述的那些大或小的目标、LUN、面和块用于所公开的3D阵列器件300。
图4和图5示出了根据本公开的实施例的在示例性制作工艺中的特定阶段处的3D阵列器件300的部分400的示意性顶视图和示意性截面图。参考图3，部分400可以表示LUN 1的面1的块2的一部分。如图4中所示，顶视图处于X-Y面中，并且截面图处于Y-Z面中。图5中所示的截面图是沿图4的线AA’截取的。如图5中所示，部分400或3D阵列器件300可以包括衬底410、掺杂区420和半导体层430。衬底410可以包括半导体材料，例如，单晶硅。在一些实施例中，可以经由离子注入和/或扩散以n型掺杂剂掺杂衬底410的顶部部分以形成掺杂区420。半导体层430可以形成在掺杂区420之上，并且可以包含例如n型掺杂多晶体硅(多晶硅)。在半导体层430之上，可以制作层堆叠440。层堆叠440可以包括在彼此之上交替堆叠的电介质层441和导体层442。电介质层441可以包含电介质材料(例如，氧化硅)，并且导体层442可以包含导电材料(例如，钨(W))。如本文所使用的术语“导电”指示导电性。层堆叠可以包括64对、128对或者超过128对的电介质层441和导体层442。
参考图4和图5，将沟道孔450布置为在Z方向上延伸，并且在X-Y面中形成预定图案的阵列。沟道孔450可以具有延伸穿过层堆叠440、半导体层430并且部分地穿透掺杂区420的圆柱形或柱形。在本公开中的图4和图5以及其他附图中示出的沟道孔450的数量、尺寸和布置是示例性的，并且用于描述目的，然而可以根据本公开的各种实施例将任何适当的数量、尺寸和布置用于所公开的3D阵列器件300。
在沟道孔450内可以沉积功能层451。功能层451可以包括在沟道孔的侧壁和底部上的用于阻隔电荷流出的阻隔层452、在阻隔层452的表面上的用于在3D阵列器件300的操作期间存储电荷的电荷捕获层453、以及处在电荷捕获层453的表面上的隧穿绝缘层454。在一些实施例中，功能层451可以具有氧化物-氮化物-氧化物(ONO)结构。也就是说，阻隔层452可以是沉积在沟道孔450的侧壁上的氧化硅层，电荷捕获层453可以是沉积在阻隔层452上的氮化硅层，并且隧穿绝缘层454可以是沉积在电荷捕获层453上的另一氧化硅层。
在隧穿绝缘层454之上，可以沉积沟道层455。沟道层455又被称为“半导体沟道”，并且在一些实施例中可以包括多晶硅。与沟道孔类似，沟道层455也延伸穿过层堆叠440并且延伸到掺杂区420中。半导体层430可以形成在掺杂区420上以及沟道层455的某些侧壁或侧面部分上，并且可以连接到掺杂区420和沟道层455。在一些实施例中，半导体层430可以用作阵列公共源极。在形成沟道层455之后可以通过氧化物材料456填充沟道孔450。形成在沟道孔450中的功能层451和沟道层455可以被视为沟道结构。
如图5中所示，沟道孔450中的每个功能层451的一部分可以处于导体层442的一部分和沟道层455的一部分之间。每个导体层442可以连接X-Y面中的NAND存储单元，并且被配置成3D阵列器件300的字线。形成在沟道孔450中的沟道层455可以被配置为沿Z方向连接一串NAND存储单元。沟道层455的一端可以连接到3D阵列器件300的位线。照此，沟道孔450中的功能层451的处于X-Y面中的部分作为NAND存储单元的一部分可以被布置在导体层442和沟道层455之间，即在字线和连接到位线的沟道层之间。NAND存储单元(包括导体层442的围绕沟道孔450的一部分的部分)可以被视为具有控制栅极、源极和漏极的场效应晶体管。导体层442的围绕沟道孔450的一部分的部分可以充当用于晶体管的控制栅极。3D阵列器件300可以被视为包括NAND存储单元串的2D阵列(这样的串又被称为“NAND串”)。每个NAND串可以包含多个NAND存储单元，并且垂直地朝衬底410延伸。NAND串可以形成NAND存储单元的3D阵列。NAND串可以对应于包含在Z方向上沿沟道层455串联连接的多个场效应晶体管的晶体管串。照此，晶体管串可以形成场效应晶体管的3D阵列。
图6和图7示出了根据本公开的实施例的在示例性制作工艺中的特定阶段处的3D阵列器件300的部分400的示意性截面图。如图6中所示，电介质层457可以沉积在层堆叠440和沟道孔450之上。此外，可以形成过孔460和461以及导电层462，以用于电介质层457中的互连。例如，过孔460中的一些可以连接到沟道层455。而后，可以沉积电介质材料，从而使电介质层457更厚，并且可以在过孔461之上形成连接焊盘463，并且连接焊盘463连接到过孔461。一些连接焊盘463可以通过过孔461-462和导电层463与沟道层455连接。可以使用导电材料(例如，W)制作过孔460-461、导电层462和连接焊盘463。
图6中的截面图中所示的沟道结构和导体层442可以表示在与部分400相同的块(即3D阵列器件300的LUN 1的面1的块2)中的部分480，。在图6中以虚线描绘边界的部分480可以包含多个NAND串或者晶体管串。在图7中示意性地示出了部分480的场效应晶体管和电路，其中，电路图代替沟道结构和层堆叠440的示意图。如图7中所示，每个NAND存储单元被场效应晶体管代替。沟道层455分别连接到位线BL1-BL8(例如，过孔460)。漏极被连接到位线的场效应晶体管可以被配置成选择晶体管并且被称为顶部选择栅(TSG)。源极连接到阵列公共源极的场效应晶体管也可以被配置为选择晶体管并且可以被称为底部选择栅(BSG)。TSG的控制栅极可以连接到选择线(例如，导体层442)，而BSG的控制栅极可以连接到另一条选择线(例如，另一导体层442)。字线WL1-WLn可以对应于TSG和BSG之间的导体层442。
控制栅连接至导体层442(即字线)的NAND存储单元(或场效应晶体管)可以形成页。照此，可以有分别连接至字线WL1-WLn的n个页。连接至与位线连接的沟道层455的NAND存储单元(或场效应晶体管)可以形成NAND串或晶体管串。如图7中所示，晶体管串S1-S8分别连接至位线BL1-BL8。在一些实施例中，页可以被视为行，并且NAND串可以被视为列。NAND存储器的地址可以包括行地址和列地址。行地址指示所要访问的页、块和LUN，而列地址则指示所要访问的页内的字节或字。
图8示出了根据本公开的实施例的外围器件的部分470的示意性截面图。外围器件可以包括半导体衬底471，例如，单晶硅。控制电路(例如，参考图2的控制电路222)可以被制作在衬底471上，并且用于促进3D存储器件的操作。可以在衬底471和控制电路之上沉积电介质层472。可以在电介质层472中形成诸如连接焊盘473的连接焊盘以及过孔。连接焊盘473可以被配置为与3D阵列器件300连接，并且可以包含导电材料，例如，W。
图9示意性地示出了根据本公开的实施例的在特定制作阶段处的示例性3D存储器件的部分490。3D存储器件可以包括图6中所示的3D阵列器件300和图8中所示的外围器件。外围器件被配置为控制阵列器件300或3D存储器件。
可以通过倒装芯片接合方法接合3D阵列器件300和外围器件以形成3D存储器件，如图9中示意性所示。对于3D阵列器件300和外围器件，可以将衬底410或471的底面称为背面，并且可以将具有连接焊盘463或473的一面称为前面或正面。在倒装芯片接合工艺之后，连接焊盘463分别与连接焊盘473接合。也就是说，使3D阵列器件300和外围器件面对面接合并且电通信。
而后，可以执行其他制作步骤或工艺，以完成3D存储器件的制作。为了简单起见，省略了其他制作步骤或工艺的细节。
图10示出了根据本公开的各种实施例的图3-9中部分地示出的3D存储器件的示意性组织图500。如上文所示出的，3D存储器件可以示例性地具有包含LUN 0和LUN 1的NAND目标(例如，NAND目标510)。LUN可以连接至控制器520，例如，控制器520可以具有与参考图2的控制电路222的功能类似的功能。每个LUN可以示例性地包含四个面，例如，面0-面3。每个面可以示例性地包含四个块，例如，块0-块3。每个块可以示例性地包含若干页。此外，如图10中所示，页寄存器可以分别连接至LUN 0和LUN 1的面。在一些实施例中，一个页寄存器可以连接至一个面。可选地，在一些情况下可以将不止一个页寄存器连接至LUN 0和LUN 1的面。在页寄存器被分配并且连接至面时，可以认为该页寄存器为该面工作，并且该面包括页寄存器。
在一些实施例中，某些写入操作可以由页编程操作表示，并且写入命令可以被页编程命令所替代。例如，页编程操作可以被布置为将数据编程至存储阵列，并且可以通过页对存储阵列编程。可选地，还可以实施部分页编程。在控制器520接收到页编程命令之后，可以有两种方案。在第一种方案中，在控制器520接收到用于NAND目标510的页编程命令之后，可以由控制器520使NAND目标的所有LUN的页寄存器复位或清空。参考图10，NAND目标510的所有LUN的页寄存器是指LUN 0和LUN 1的面0-面3的所有页寄存器。因而，在第一种方案中，在获得了页编程命令之后，使LUN 0和LUN 1的面0-面3的所有页寄存器复位。在第二种方案中，在控制器520接收到用于NAND目标510的页编程命令之后，使NAND目标510的选定LUN的所有页寄存器清空。参考图10，NAND目标510的选定LUN的页寄存器指示LUN 0或LUN 1的面0-面3的所有页寄存器。例如，在第二种方案中，如果LUN 0被选择，则在获得了页编程命令之后，由控制器520使LUN 0的面0-面3的所有页寄存器复位。在第二种方案中，如果LUN 1被选择，则在获得了页编程命令之后，由控制器使LUN 1的面0-面3的所有页寄存器复位。
然而，在很多情况下，不必对LUN的所有面重新编程，并且一些面可以在页编程操作中保持所存储的数据不变。以图10中的LUN 0为例。页编程命令可能要求用于一个、两个、三个而非四个面的页编程动作(即，写入动作)。照此，在少于四个面需要页编程动作时，不必使面0-面3的所有页寄存器复位。使所有LUN的所有面(例如，第一种方案)或者对一个LUN的所有面(例如，第二种方案)复位增加了由控制器520清空的页寄存器的数量，并因而可能在页复位过程期间增加3D存储器件的峰值功率、总功率和功率噪声。
图11示出了根据本公开的各种实施例的图10中所示的3D存储器件的页编程操作的示意性时序图1100。时序图1100沿时间线示意性地呈现了命令和指令。在涉及单个面时，80h可以表示页编程命令的第一循环，而10h可以表示页编程命令的第二循环。在涉及多个面时，80h可以表示多面页编程命令的第一循环，而11h可以表示多面页编程命令的第二循环。在多面页编程操作的一些实施例中，不同面的两个(或更多)页可以具有相同的地址，并且可以被并行编程(例如，同时或者在同一时段内)。可选地，不同面的两个(或更多)页也可以被并行复位(例如，同时或者在同一时段内)。多面页编程操作中的面可以来自同一LUN。替代性地，多面页编程操作中的面可以来自不同的LUN。
如图11中所示，在控制器520接收到第一页编程命令之后，其可以检查地址，例如，6字节地址，并且执行第一循环80h。可以由控制器520确定该地址中指示的面，例如，面0。之后，控制器520可以仅使该地址中指示的面的页寄存器复位。如果该地址中指示的面具有单个页寄存器，则仅使单个页寄存器复位。如果该地址中指示的面具有多个页寄存器，则仅使多个页寄存器复位。照此，控制器520不使NAND目标510的其他面的页寄存器复位，并且可以使NAND目标510的其他面的页寄存器保持不变。此外，可以由控制器520执行数据输入命令，以获得用于页编程操作的数据信号，随后执行页编程命令的第二循环(例如，命令10h)。而后，控制器520可以接收作为多面页编程的第二页编程命令。多面页编程涉及对多个面的写入，在各种实施例中，多个面可以来自LUN 0和/或LUN 1。控制器520可以检查地址，例如，6字节地址，并且执行多面页编程命令的第一循环80h。可以由控制器520确定该地址中指示的面，例如，面2。之后，控制器520可以仅使地址中指示的面(例如，来自LUN 0和LUN 1的面2)的页寄存器复位。因而，控制器520不使NAND目标510的未在地址中指示的其他面的页寄存器复位，并且可以使NAND目标510的其他面的页寄存器保持不变。此外，执行另一数据输入命令，以获得用于多面页编程操作的数据信号，并且由控制器520执行页编程命令的第二循环(例如，命令11h)。因而，只使页编程命令中指示的一个或多个面的一个或多个页寄存器复位。与清空所有LUN的所有页寄存器或者清空选定LUN的所有页寄存器相比，可以减小页寄存器复位过程期间的峰值功率和总功率。此外，可以改善3D存储器件的功率噪声。
图12示出了根据本公开的实施例的用于执行3D存储器件处的页编程操作的示意性流程图1200。假设3D存储器件具有一个或多个NAND目标，并且每个NAND目标包含一个或多个面。每个面包含具有NAND存储单元的页的块。每个面还包括一个或多个页寄存器。
在1210处，3D存储器件的控制器接收用于NAND目标处的页编程操作的页编程命令，并且开始检查或检测页编程命令。页编程命令可以是包括多条命令和通信条目的命令集。在1220处，控制器检测页编程命令并且获得来自页编程命令的地址。该地址可以是例如六字节地址，其提供用于页编程操作的位置。控制器在获得地址之后对该地址进行检查或检测。在1230处，控制器根据该地址识别或确定该地址中指示的面。所指示的面表示将实施页编程的位置。
在1240处，由控制器在复位中清空地址中指示的面的页寄存器。如果地址中指示的面具有多个页寄存器，则可以对多个页寄存器复位。如果NAND目标具有单个LUN，则清空地址中指示的面的(一个或多个)页寄存器或者仅清空面的(一个或多个)页寄存器，而单个LUN的其他面(或其余面)的页寄存器则不被清空并且保持不变。也就是说，控制器保留单个LUN(或者NAND目标)的未在地址中指示的其他面的页寄存器的状态。如果NAND目标具有多个LUN，则清空地址中指示的面的(一个或多个)页寄存器或者仅清空面的(一个或多个)页寄存器，而多个LUN(或者NAND目标)的其他面(或其余面)的页寄存器则不被清空并且保持不变。也就是说，控制器保留NAND目标的未在地址中指示的其他面的页寄存器的状态。
如果控制器在1210处接收到了用于多面页编程操作的多面页编程命令，则其检查或检测多面页编程命令。在1220处，控制器检测多面页编程命令并且获得来自多面页编程命令的地址。之后，控制器检查或检测该地址。在1230处，控制器识别或确定该地址中指示的面。所指示的面表示将实施多面页编程的位置。
在1240处，由控制器在复位中清空地址中指示的面的页寄存器。如果NAND目标具有单个LUN，则清空地址中指示的面的页寄存器或者仅清空面的页寄存器，而单个LUN的其他面(或者NAND目标的其他面)的页寄存器则不被清空并且保持不变。也就是说，控制器保留NAND目标的未在地址中指示的其他面的页寄存器的状态。如果NAND目标具有多个LUN，则清空地址中指示的面的页寄存器或者仅清空面的页寄存器，而多个LUN的其他面(或者NAND目标的其他面)的页寄存器则不被清空并且保持不变。也就是说，控制器保留NAND目标的未在地址中指示的其他面的页寄存器的状态。
图13A示出了与公开的实施例一致的存储器件的示例性实施方式块图1300。该存储器件可以包括控制器(未示出)，例如，关于图2的控制电路222。如图13A中所示，实施方式可以包括输入和输出控制电路IO_CTRL1302、用于每个面的页缓冲器控制电路PB_CTRL1304以及设施(facility)电路1306。还可以包括其他电路。
IO_CTRL 1302可以是单个实例，而PB_CTRL 1304可以被提供给每个面。控制器可以向PB_CTRL 1304发送命令。IO_CTRL 1302可以接收来自命令的“80h_setcache”信号，并且可以生成控制信号或使能信号，并且将控制信号或使能信号传输给PB_CTRL 1304。PB_CTRL 1304可以包括用于基于来自IO_CTRL 1302的控制信号使页寄存器复位的复位电路。此外，设施电路1306可以提供IO_CTRL 1302和PB_CTRL 1304之间的设施功能。
此外，输入和输出控制电路IO_CTRL 1302可以设置在存储器件的数据路径(例如，控制器)中，并且设施电路1306可以设置在存储器件的Y路径中。也就是说，设施电路1306可以设置在存储器件的Y路径电路中，并且IO_CTROL 1302可以处于存储器件的数据路径电路中。
具体地，设施电路1306可以接收来自控制器或地址寄存器(未示出)的地址信息，并且可以生成用于个体面的控制信号或使能信号addr_plane_dp并将控制信号或使能信号addr_plane_dp传送至PB_CTRL1304的复位电路。因而，复位电路可以将来自设施电路1306的控制信号或使能信号addr_plane_dp与来自IO_CTRL 1302的控制信号/使能信号组合，以生成用于所有个体面的适当的控制信号/使能信号。例如，根据地址信息的特定面的PB_CTRL 1304中的页寄存器复位可以由它的对应addr_plane_dp信号启用，而任何其他面的PB_CTRL 1304中的页寄存器复位则不被对应的addr_plane_dp信号启用。因而，可以根据基于地址信息的addr_plane_dp信号仅对选定面的一个或多个页寄存器执行页寄存器复位。
图13B示出了图13A中所示的实施方式块图1300连同PB_CTRL 1304中的简化复位电路的示例。如图13B中所示，可以由PB_CTRL电路生成用于个体面的使能信号(例如，row_en[5:0])，从而使个体面能够用于页寄存器复位。与此同时，可以将使能信号与信号addr_plane_dp组合，以生成最终页寄存器复位信号，从而根据地址信息来启用特定面。信号addr_plane_dp可以使用位图来启用/禁用使能信号row_en，或者可以使用单个导通/关断信号来启用/禁用使能信号row_en。
例如，对于16KB的单个面以及具有4个面(4×16KB)的构造而言，在接收到页编程命令(80h)的六字节地址之后，控制器可以仅使单个面(其地址由该地址指示)的页寄存器复位。此外，就多面页编程而言，控制器将在执行命令80h或81h时继续仅使由六字节地址指示的页寄存器复位。因而，可以减小命令80h或81h的页寄存器复位期间的峰值功率，还可以减小在对不到四个面进行编程的情况下的总功耗，和/或还可以减小可能影响后台页寄存器编程的功率噪声。
此外，控制器可以向设施电路1306发送开关信号c_vsc_pc_multi以用于启用或禁用设施电路1306的促进功能。开关信号又可以被称为“修整”位信号，并且可以控制用于个体面的控制信号或使能信号是否能够被传递到面的PB_CTRL 1304。修整位信号可以被控制器用来开启/关闭设施功能，和/或保持与其他页编程标准向后兼容。
例如，如图13B中所示，在c_vsc_pc_multi为“0”时，addr_plane_dp信号不被传播至面的PB_CTRL 1304。在这样的情况下，只有来自IO_CTRL1302的控制信号被传播至面的PB_CTRL 1304。在上文的四个面(4×16KB)的示例中，即使页编程命令仅施加到单个面(16KB)，也可以使四个面(4×16KB)中的所有页寄存器复位。也可以使用其他复位机制。
图14示出了根据本公开的各种实施例的3D存储器件的页寄存器复位的时序图1400。假设3D存储器件具有包含四个LUN(例如，LUN 0-LUN3)的NAND目标。3D存储器件的每个LUN具有四个面(例如，面0-面3)，这四个面分别连接至页寄存器0-页寄存器3。
在时刻t1处，3D存储器件的控制器接收命令和地址信号。所接收的命令包括页编程命令80h。地址信号包括例如6字节地址。控制器检测到该6字节地址中指示了LUN 3的面0。在确定在地址信号中指示了LUN 3的面0之后，控制器使LUN 3的对应于LUN 3的面0的页寄存器0(即在时刻t2之前的图14的被锁存的页寄存器)复位。照此，控制器不使LUN 0-LUN3的其余页寄存器(即，NAND目标的除了LUN 3的页寄存器0之外的所有页寄存器)复位，并且保持或者维持其余页寄存器的状态不变。
在时刻t2处，控制器接收到多面页编程命令80h以及命令的地址信号。控制器检测到地址信号包含例如指示LUN 0-LUN 3的面2的6字节地址。当确定在地址信号中指示了LUN0-LUN 3的面2之后，控制器使LUN0-LUN 3的页寄存器2(即，在时刻t2之后的图14的被锁存的页寄存器)复位。四个复位页寄存器分别对应于LUN 0-LUN 3的面2。因而，控制器不使LUN0-LUN 3的其余页寄存器(即，NAND目标的除了每个LUN的页寄存器2之外的所有页寄存器)复位，并且保持或者维持其余页寄存器的状态不变。
因此，根据本公开的实施例可以在消耗更低功率的情况下实施3D存储器件的页编程操作和多面页编程操作。在页编程操作中，只使NAND目标的在页编程命令中指示的一个或多个面的一个或多个页寄存器复位。在多面页编程操作中，只使NAND目标的在多面页编程命令中指示的面的页寄存器复位。在页编程操作和多面页编程操作中，NAND目标的未在命令中指示的面的页寄存器不被不必要的清空，并且保持不变。因而，与清空NAND目标的所有LUN的所有页寄存器或者清空NAND目标的选定LUN的所有页寄存器相比，在页寄存器复位过程期间可以消耗更低的峰值功率和更低的总功率。此外，可以改善3D存储器件的功率噪声。
尽管在本说明书中通过使用具体实施例描述了本公开的原理和实施方式，但是前文对实施例的描述仅旨在帮助理解本公开。此外，可以对前述不同实施例的特征进行组合以形成额外的实施例。本领域技术人员可以根据本公开的思路对具体实施方式和应用范围做出修改。因而，不应将说明书的内容理解成是对本公开的限制。

Claims (22)

1.一种具有多个面的存储器件的编程方法，包括：
接收用于所述存储器件的作为多面页编程的编程命令；
获得与所述编程命令相关联的地址；
根据所述地址确定所述多个面中的第一面和第二面；以及
使所述第一面的页寄存器复位，并使所述第二面的页寄存器复位，而不使所述多个面中的一个或多个其余面的一个或多个页寄存器复位，其中，使所述第一面的所述页寄存器复位以及使所述第二面的所述页寄存器复位是在同一时段内执行的。
2.根据权利要求1所述的方法，还包括：
保持所述多个面中的所述一个或多个其余面的所述一个或多个页寄存器的状态。
3.根据权利要求1所述的方法，其中：
所述第一面和所述第二面来自所述存储器件的同一逻辑单元(LUN)或者来自所述存储器件的多个逻辑单元 (LUN) 。
4.根据权利要求1所述的方法，其中：
所述第一面来自所述存储器件的第一逻辑单元(LNU)，并且所述一个或多个其余面中的面来自所述存储器件的第二逻辑单元 (LUN) 。
5.根据权利要求1所述的方法，其中：
所述第一面和所述一个或多个其余面中的所述面来自所述存储器件的同一逻辑单元(LUN)。
6.一种存储器件，包括：
一个或多个逻辑单元(LUN)，所述逻辑单元(LUN)包括多个面；
多个页寄存器，所述多个页寄存器分别对应于所述多个面；以及
控制器，所述控制器用于执行命令，其中，所述控制器被配置为：
接收用于所述存储器件的作为多面页编程的编程命令；
获得与所述编程命令相关联的地址；
根据所述地址确定所述多个面中的第一面和第二面；以及
使所述多个页寄存器中的对应于所述第一面的页寄存器复位，并使所述多个页寄存器中的对应于所述第二面的另一页寄存器复位，而不使所述多个页寄存器中的一个或多个其余页寄存器复位，其中，使所述多个页寄存器中的对应于所述第一面的所述页寄存器复位以及使所述多个页寄存器中的对应于所述第二面的所述另一页寄存器复位是在同一时段内执行的。
7.根据权利要求6所述的存储器件，其中，所述控制器还被配置为：
保持所述多个页寄存器中的所述一个或多个其余页寄存器的状态。
8.根据权利要求6所述的存储器件，其中：
所述第一面和所述第二面来自所述一个或多个逻辑单元 (LUN) 中的同一逻辑单元(LUN) 或者来自不同的逻辑单元 (LUN) 。
9.根据权利要求6所述的存储器件，其中：
所述多个面中的所述第一面来自所述多个逻辑单元 (LUN) 中的第一逻辑单元 (LUN)，并且所述多个面中的一个或多个其余面来自所述多个逻辑单元 (LUN) 中的第二逻辑单元 (LUN) 。
10.根据权利要求6所述的存储器件，其中：
所述多个面中的所述第一面和所述多个面中的一个或多个其余面来自所述多个逻辑单元 (LUN) 中的同一逻辑单元 (LUN) 。
11.根据权利要求6所述的存储器件，还包括：
三维(3D)NAND存储器件。
12.一种具有多个面的存储器件的方法，包括：
接收用于所述存储器件的作为多面页编程的编程命令；
获得与所述编程命令相关联的地址；
根据所述地址确定所述多个面中的第一面和第二面，以进行所述第一面的页寄存器复位和所述第二面的页寄存器复位，其中，使所述第一面的所述页寄存器复位以及使所述第二面的所述页寄存器复位是在同一时段内执行的；以及
保持所述多个面中的一个或多个其余面的一个或多个页寄存器的状态。
13.根据权利要求12所述的方法，其中：
所述第一面和所述第二面来自所述存储器件的同一逻辑单元(LUN)或者来自所述存储器件的多个逻辑单元 (LUN) 。
14.根据权利要求12所述的方法，其中：
所述第一面来自所述存储器件的第一逻辑单元(LU N)，并且所述一个或多个其余面中的面来自所述存储器件的第二逻辑单元 (LUN) 。
15.根据权利要求12所述的方法，其中：
所述第一面和所述一个或多个其余面中的所述面来自所述存储器件的同一逻辑单元(LUN)。
16.一种存储器件，包括：
多个面；以及
复位电路，所述复位电路用于使所述多个面复位，其中，所述复位电路被配置为：
基于地址获得用于复位所述多个面的第一面和第二面的第一控制信号；并且
根据所述第一控制信号使所述多个面中的第一面的页寄存器复位，并使所述多个面中的第二面的页寄存器复位，而不使所述多个面中的一个或多个其余面的一个或多个页寄存器复位，其中，使所述第一面的所述页寄存器复位以及使所述第二面的所述页寄存器复位是在同一时段内执行的。
17.根据权利要求16所述的存储器件，其中，所述复位电路还被配置为：
保持所述多个面中的所述一个或多个其余面的所述一个或多个页寄存器的状态。
18.根据权利要求16所述的存储器件，还包括：
设施电路，所述设施电路被配置为基于所述地址将所述第一控制信号传输至所述复位电路；以及
控制器，所述控制器被配置为将所述地址传输至所述设施电路。
19.根据权利要求18所述的存储器件，还包括：
输入/输出(I/O)电路，所述输入/输出(I/O)电路被配置为在接收来自所述控制器的编程命令之后将第二控制信号传输至所述复位电路。
20.根据权利要求18所述的存储器件，其中：
所述设施电路设置在所述存储器件的Y路径电路中。
21.根据权利要求18所述的存储器件，其中，所述控制器还被配置为：
将开关信号传输至所述设施电路，以用于控制所述复位。
22.根据权利要求21所述的存储器件，其中：
所述第一控制信号从所述设施电路到所述复位电路的传输是由所述开关信号控制的。
CN202180001070.7A 2021-03-30 2021-03-30 三维存储器件和用于增强的页寄存器复位的方法 Active CN113228185B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202211615579.3A CN115862712A (zh) 2021-03-30 2021-03-30 三维存储器件和用于增强的页寄存器复位的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2021/083983 WO2022204946A1 (en) 2021-03-30 2021-03-30 Three-dimensional memory device and method for enhanced page register reset

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202211615579.3A Division CN115862712A (zh) 2021-03-30 2021-03-30 三维存储器件和用于增强的页寄存器复位的方法

Publications (2)

Publication Number Publication Date
CN113228185A CN113228185A (zh) 2021-08-06
CN113228185B true CN113228185B (zh) 2023-01-20

Family

ID=77081337

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202180001070.7A Active CN113228185B (zh) 2021-03-30 2021-03-30 三维存储器件和用于增强的页寄存器复位的方法
CN202211615579.3A Pending CN115862712A (zh) 2021-03-30 2021-03-30 三维存储器件和用于增强的页寄存器复位的方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN202211615579.3A Pending CN115862712A (zh) 2021-03-30 2021-03-30 三维存储器件和用于增强的页寄存器复位的方法

Country Status (3)

Country Link
US (2) US11983439B2 (zh)
CN (2) CN113228185B (zh)
WO (1) WO2022204946A1 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11922049B2 (en) * 2021-08-20 2024-03-05 Micron Technology, Inc. Trim values for multi-plane operations
US11977752B2 (en) 2022-02-24 2024-05-07 Silicon Motion, Inc. Flash memory controller and method capable of sending data toggle set-feature signal to enable, disable, or configure data toggle operation of flash memory device
US11861212B2 (en) * 2022-02-24 2024-01-02 Silicon Motion, Inc. Flash memory device, controller, and method capable of performing access operation upon data unit(s) of multiple planes of flash memory device in response one simplified command sequence
US11935595B2 (en) * 2022-02-24 2024-03-19 Silicon Motion, Inc. Flash memory device, controller, and method capable of performing access operation upon data unit(s) of multiple planes of flash memory device in response one simplified command sequence
US11977776B2 (en) 2022-02-24 2024-05-07 Silicon Motion, Inc. Flash memory controller and method capable of sending read command or data toggle command to ask for flash memory device return more plane data of different planes
US11972146B2 (en) 2022-02-24 2024-04-30 Silicon Motion, Inc. Flash memory controller and method capable of sending read command or data toggle command to ask for flash memory device return more plane data of different planes

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002001574A1 (fr) * 2000-06-29 2002-01-03 Fujitsu Limited Memoire a semi-conducteurs
CN109716521A (zh) * 2018-12-12 2019-05-03 长江存储科技有限责任公司 用于三维存储器件的接触结构
CN110993009A (zh) * 2019-11-29 2020-04-10 长江存储科技有限责任公司 一种3d nand存储器擦除时的电压控制方法及装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7706183B2 (en) * 2005-07-27 2010-04-27 Spansion Llc Read mode for flash memory
US8145866B2 (en) * 2008-05-27 2012-03-27 Micron Technology, Inc. Selective register reset
EP2317442A1 (en) * 2009-10-29 2011-05-04 Thomson Licensing Solid state memory with reduced number of partially filled pages
KR20120110771A (ko) * 2011-03-30 2012-10-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 구동방법
KR20180013127A (ko) * 2016-07-28 2018-02-07 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
US10176880B1 (en) * 2017-07-01 2019-01-08 Intel Corporation Selective body reset operation for three dimensional (3D) NAND memory
KR102668014B1 (ko) * 2018-10-25 2024-05-22 삼성전자주식회사 비휘발성 메모리 장치, 수직형 낸드 플래시 메모리 장치 및 이를 포함하는 에스에스디 장치
KR20200117746A (ko) * 2019-04-05 2020-10-14 삼성전자주식회사 비휘발성 메모리 장치, 비휘발성 메모리 장치의 동작 방법 및 비휘발성 메모리 장치를 포함하는 메모리 시스템

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002001574A1 (fr) * 2000-06-29 2002-01-03 Fujitsu Limited Memoire a semi-conducteurs
CN109716521A (zh) * 2018-12-12 2019-05-03 长江存储科技有限责任公司 用于三维存储器件的接触结构
CN110993009A (zh) * 2019-11-29 2020-04-10 长江存储科技有限责任公司 一种3d nand存储器擦除时的电压控制方法及装置

Also Published As

Publication number Publication date
CN113228185A (zh) 2021-08-06
US20240134573A1 (en) 2024-04-25
US20220317930A1 (en) 2022-10-06
US11983439B2 (en) 2024-05-14
CN115862712A (zh) 2023-03-28
WO2022204946A1 (en) 2022-10-06

Similar Documents

Publication Publication Date Title
CN113228185B (zh) 三维存储器件和用于增强的页寄存器复位的方法
US9411722B2 (en) Asynchronous FIFO buffer for memory access
US9721664B2 (en) Memory devices and methods of operating the memory devices by programming normal cells after programming a first dummy cell
CN103456357A (zh) 具有非易失性存储器件的存储设备以及写方法
CN103366809A (zh) 非易失性存储装置、存储系统及其编程方法
KR20150136891A (ko) 메모리 시스템, 메모리 인터페이스 장치 및 메모리 시스템에서의 인터페이싱 방법
US9299445B2 (en) Nonvolatile memory device and method of operating the same
US11177005B2 (en) Semiconductor memory device having plurality of memory chips
US11385949B2 (en) Apparatus having a multiplexer for passive input/output expansion
KR102246342B1 (ko) 멀티 스택 칩 패키지를 갖는 데이터 저장 장치 및 그것의 동작 방법
US20230035225A1 (en) Memory device and program operation thereof
US20230147882A1 (en) Memory controller for controlling allocation ratio of buffer memory, memory system including the same, and method of operating memory controller
CN113646843B (zh) 存储装置及其多遍编程操作
CN114067890A (zh) 非易失性存储器及其数据擦除方法
KR20230014726A (ko) 메모리 장치 및 그 소거 동작
US11837576B2 (en) Memory card
CN112997253B (zh) 三维存储器件的读取时间的改善
US11881268B2 (en) Semiconductor memory device and storage system including semiconductor memory device
US20240321381A1 (en) Memory device for controlling a data output order and an operating method thereof
WO2021190448A1 (en) Memory device and program operation thereof
CN114613415A (zh) 非易失性存储器、存储器系统以及存储器的数据擦除方法
CN115033176A (zh) 存储器及其操作方法、存储器系统
CN118092779A (zh) 存储器装置及其操作方法、存储器系统及其操作方法
CN118053479A (zh) 存储器装置及其操作方法、存储器系统及其操作方法
CN117711466A (zh) 存储器及其操作方法、存储器系统

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant