JP2023043947A

JP2023043947A - 半導体記憶装置

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Publication number: JP2023043947A
Application number: JP2021151710A
Authority: JP
Inventors: 浩己伊達; Hiroki Date
Original assignee: Kioxia Corp
Current assignee: Kioxia Corp
Priority date: 2021-09-17
Filing date: 2021-09-17
Publication date: 2023-03-30
Also published as: US20230088312A1

Abstract

【課題】ピーク電流を低減することが可能な半導体記憶装置を提供する。【解決手段】シーケンサ２５は、データの読み出しが行われる際に、ブロックデコーダ２７Ｂに入力する第１電圧を第１目標電圧まで上昇させる第１昇圧制御を開始した後、第１昇圧制御の実行中に、セレクトゲート線ＳＧＤ０～ＳＧＤ３に入力する第２電圧を第２目標電圧まで上昇させる第２昇圧制御を開始するとともに、第２昇圧制御の実行中に、ワード線ＷＬ０～ＷＬ７に入力する第３電圧を第３目標電圧まで上昇させる第３昇圧制御を開始する。シーケンサ２５は、第１昇圧制御において、第３電圧生成回路を流れる電流がピーク値に達する前の時点から、第１目標電圧よりも低い中間電圧に第１電圧を所定時間だけ維持した後に、第１電圧を第１目標電圧まで上昇させる。【選択図】図５

Description

本発明の実施形態は、半導体記憶装置に関する。

例えば、ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置は、データの書き込み、消去および読み出し動作のために、外部電源から供給される電源電圧より高い電圧を必要とする。そのため、半導体記憶装置は、電源電圧を昇圧する電圧発生回路を備える。

特許第５４１８１１２号公報

開示された実施形態によれば、ピーク電流を低減することが可能な半導体記憶装置が提供される。

実施形態の半導体記憶装置は、ワード線と、セレクトゲート線と、第２電圧生成回路と、第３電圧生成回路と、第１転送トランジスタと、第２転送トランジスタと、ブロックデコーダと、第１電圧生成回路と、制御回路と、を備える。ワード線は、メモリセルトランジスタに接続される。セレクトゲート線は、メモリセルトランジスタとビット線との間に配置される選択トランジスタに接続される。第２電圧生成回路は、セレクトゲート線に入力する第２電圧を生成する。第３電圧生成回路は、ワード線に入力する第３電圧を生成する。第１転送トランジスタは、第２電圧生成回路からセレクトゲート線への電圧の供給及び停止を切り替える。第２転送トランジスタは、第３電圧生成回路からワード線への電圧の供給及び停止を切り替える。ブロックデコーダは、第１転送トランジスタ及び第２転送トランジスタへのブロック選択信号の供給及び停止を切り替えることにより第１転送トランジスタ及び第２転送トランジスタをオン／オフさせる。第１電圧生成回路は、ブロックデコーダに入力する第１電圧を生成する。制御回路は、第１電圧生成回路、第２電圧生成回路、及び第３電圧生成回路を制御する。制御回路は、メモリセルトランジスタからのデータの読み出しが行われる際に、第１電圧を第１目標電圧まで上昇させる第１昇圧制御を開始した後、第１昇圧制御の実行中に、第２電圧を第２目標電圧まで上昇させる第２昇圧制御を開始するとともに、第２昇圧制御の実行中に、第３電圧を第３目標電圧まで上昇させる第３昇圧制御を開始する。制御回路は、第１昇圧制御において、第３電圧生成回路を流れる電流がピーク値に達する前の時点から、第１目標電圧よりも低い中間電圧に第１電圧を所定時間だけ維持した後に、第１電圧を第１目標電圧まで上昇させる。

図１は、第１実施形態のメモリシステムの概略構成を示すブロック図である。図２は、第１実施形態の半導体記憶装置の概略構成を示すブロック図である。図３は、第１実施形態の半導体記憶装置の構成を示す回路図である。図４は、第１実施形態の半導体記憶装置の断面構造を示す断面図である。図５は、第１実施形態の半導体記憶装置の構成を示す回路図である。図６は、第１実施形態の電圧供給回路の概略構成を示すブロック図である。図７は、第１実施形態の電圧生成回路の構成を示す回路図である。図８は、第１実施形態の半導体記憶装置における読み出し動作時の各配線の電圧の推移を示すタイミングチャートである。図９（Ａ），（Ｂ）は、比較例の半導体記憶装置における読み出し動作時の各配線の電圧及び電流の推移を示すタイミングチャートである。図１０は、第１実施形態のシーケンサ及び電圧供給回路のそれぞれの構成を示すブロック図である。図１１は、第１実施形態のシーケンサにより実行される処理の手順を示すフローチャートである。図１２（Ａ），（Ｂ）は、第１実施形態の半導体記憶装置における読み出し動作時の各配線の電圧及び電流の推移を示すタイミングチャートである。図１３は、第２実施形態のシーケンサにより実行される処理の手順を示すフローチャートである。図１４（Ａ），（Ｂ）は、第２実施形態の半導体記憶装置における読み出し動作時の各配線の電圧及び電流の推移を示すタイミングチャートである。

以下、実施形態について図面を参照しながら説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。
＜第１実施形態＞
（メモリシステムの構成）
図１に示されるように、本実施形態のメモリシステムは、メモリコントローラ１、及び半導体記憶装置２を備えている。半導体記憶装置２は、ＮＡＮＤ型のフラッシュメモリとして構成される不揮発性の記憶装置である。メモリシステムはホストと接続可能である。ホストは例えばパーソナルコンピュータや携帯端末等の電子機器である。なお、図１では半導体記憶装置２が一つのみ図示されているが、実際のメモリシステムには半導体記憶装置２が複数設けられている。

メモリコントローラ１は、ホストからの書き込みリクエストに従って半導体記憶装置２へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って半導体記憶装置２からのデータの読み出しを制御する。
メモリコントローラ１と半導体記憶装置２との間では、チップイネーブル信号／ＣＥ、レディービジー信号／ＲＢ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ，／ＲＥ、ライトプロテクト信号／ＷＰ、データの信号ＤＱ＜７：０＞、及びデータストローブ信号ＤＱＳ，／ＤＱＳの各信号が送受信される。

チップイネーブル信号／ＣＥは、半導体記憶装置２をイネーブルにするための信号である。レディービジー信号／ＲＢは、半導体記憶装置２がレディ状態であるか、あるいはビジー状態であるかを示すための信号である。「レディ状態」とは、外部からの命令を受け付ける状態である。「ビジー状態」とは、外部からの命令を受け付けない状態である。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱ＜７：０＞がコマンドであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱ＜７：０＞がアドレスであることを示す信号である。ライトイネーブル信号／ＷＥは、受信した信号を半導体記憶装置２に取り込むための信号であり、メモリコントローラ１によりコマンド、アドレス、及びデータを受信する都度アサートされる。メモリコントローラ１は、信号／ＷＥが“Ｌ（Ｌｏｗ）”レベルである間に信号ＤＱ＜７：０＞を取り込むように半導体記憶装置２に指示する。

リードイネーブル信号ＲＥ，／ＲＥは、メモリコントローラ１が半導体記憶装置２からデータを読み出すための信号である。リードイネーブル信号ＲＥ，／ＲＥは、例えば信号ＤＱ＜７：０＞を出力する際の半導体記憶装置２の動作タイミングを制御するために使用される。ライトプロテクト信号／ＷＰは、データ書き込み及び消去の禁止を半導体記憶装置２に指示するための信号である。信号ＤＱ＜７：０＞は、半導体記憶装置２とメモリコントローラ１との間で送受信されるデータの実体であり、コマンド、アドレス、及びデータを含む。データストローブ信号ＤＱＳ，／ＤＱＳは、信号ＤＱ＜７：０＞の入出力のタイミングを制御するための信号である。

メモリコントローラ１は、ＲＡＭ１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ回路１４、及びメモリインターフェイス１５を備えている。これらは内部バス１６により互いに接続されている。
ホストインターフェイス１３は、ホストから受信したリクエスト及びユーザデータ（書き込みデータ）等を内部バス１６に出力する。また、ホストインターフェイス１３は、半導体記憶装置２から読み出されたユーザデータ、及びプロセッサ１２からの応答等をホストへ送信する。

メモリインターフェイス１５は、プロセッサ１２の指示に基づいて、ユーザデータ等を半導体記憶装置２へ書き込む処理、及び半導体記憶装置２から読み出す処理を制御する。
プロセッサ１２はメモリコントローラ１を統括的に制御する。プロセッサ１２はＣＰＵやＭＰＵ等である。プロセッサ１２は、ホストからホストインターフェイス１３を介してリクエストを受信した場合に、そのリクエストに従った制御を行う。例えば、プロセッサ１２は、ホストからのリクエストに従って、半導体記憶装置２へのユーザデータ及びパリティの書き込みをメモリインターフェイス１５へ指示する。また、プロセッサ１２は、ホストからのリクエストに従って、半導体記憶装置２からのユーザデータ及びパリティの読み出しをメモリインターフェイス１５へ指示する。

プロセッサ１２は、ＲＡＭ１１に蓄積されるユーザデータに対して、半導体記憶装置２上の格納領域（メモリ領域）を決定する。ユーザデータは、内部バス１６を介してＲＡＭ１１に格納される。プロセッサ１２は、メモリ領域の決定を、書き込み単位であるページ単位のデータ（ページデータ）に対して実施する。半導体記憶装置２の１ページに格納されるユーザデータのことを、以下では「ユニットデータ」とも称する。ユニットデータは、一般的には符号化されて、符号語として半導体記憶装置２に格納される。本実施形態では、符号化は必須ではない。メモリコントローラ１は、符号化せずにユニットデータを半導体記憶装置２に格納してもよいが、図１では一例として符号化を行う構成を示している。メモリコントローラ１が符号化を行わない場合には、ページデータはユニットデータと一致する。また、１つのユニットデータに基づいて１つの符号語が生成されてもよいし、ユニットデータが分割された分割データに基づいて１つの符号語が生成されてもよい。また、複数のユニットデータを用いて１つの符号語が生成されてもよい。

プロセッサ１２は、ユニットデータ毎に書き込み先の半導体記憶装置２のメモリ領域を決定する。半導体記憶装置２のメモリ領域には物理アドレスが割当てられている。プロセッサ１２は、ユニットデータの書き込み先のメモリ領域を、物理アドレスを用いて管理する。プロセッサ１２は、決定したメモリ領域（物理アドレス）を指定してユーザデータを半導体記憶装置２へ書き込むようにメモリインターフェイス１５へ指示する。プロセッサ１２は、ユーザデータの論理アドレス（ホストが管理する論理アドレス）と物理アドレスとの対応を管理する。プロセッサ１２は、ホストからの論理アドレスを含む読み出しリクエストを受信した場合に、論理アドレスに対応する物理アドレスを特定するとともに、物理アドレスを指定してユーザデータの読み出しをメモリインターフェイス１５へ指示する。

ＥＣＣ回路１４は、ＲＡＭ１１に格納されたユーザデータを符号化して、符号語を生成する。また、ＥＣＣ回路１４は、半導体記憶装置２から読み出された符号語を復号する。
ＲＡＭ１１は、ホストから受信したユーザデータを半導体記憶装置２へ記憶するまでに一時格納したり、半導体記憶装置２から読み出したデータをホストへ送信するまでに一時的に格納したりする。ＲＡＭ１１は、例えばＳＲＡＭやＤＲＡＭ等の汎用メモリである。

図１では、メモリコントローラ１が、ＥＣＣ回路１４及びメモリインターフェイス１５を備える構成例が示されている。しかしながら、ＥＣＣ回路１４がメモリインターフェイス１５に内蔵されていてもよい。また、ＥＣＣ回路１４が半導体記憶装置２に内蔵されていてもよい。図１に示される各要素の具体的な構成や配置は特に限定されない。

ホストから書き込みリクエストを受信した場合、図１のメモリシステムは次のように動作する。プロセッサ１２は、書き込み対象となるデータをＲＡＭ１１に一時的に記憶させる。プロセッサ１２は、ＲＡＭ１１に格納されているデータを読み出してＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力されたデータを符号化して、符号語をメモリインターフェイス１５に入力する。メモリインターフェイス１５は、入力された符号語を半導体記憶装置２に書き込む。

ホストから読み出しリクエストを受信した場合、図１のメモリシステムは次のように動作する。メモリインターフェイス１５は、半導体記憶装置２から読み出した符号語をＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力された符号語を復号して、復号されたデータをＲＡＭ１１に格納する。プロセッサ１２は、ＲＡＭ１１に格納されているデータを、ホストインターフェイス１３を介してホストに送信する。

（半導体記憶装置の概略構成）
図２に示されるように、半導体記憶装置２は、４つのプレーンＰＬ１～ＰＬ４、入出力回路２２、ロジック制御回路２３、レジスタ２４、シーケンサ２５、電圧供給回路２６、入出力用パッド群３０、ロジック制御用パッド群３１、及び電源入力用端子群３２を備えている。

プレーンＰＬ１は、メモリセルアレイ２１と、ロウデコーダ２７と、センスアンプ２８とを備えている。プレーンＰ２～Ｐ４はプレーンＰＬ１と同一の構成を有しているため、図２ではその図示が省略されている。なお、半導体記憶装置２に設けられるプレーンの数は、４つに限らず、任意に変更可能である。

メモリセルアレイ２１は、データを記憶する部分である。メモリセルアレイ２１は、複数のビット線及び複数のワード線に関連付けられた複数のメモリセルトランジスタを有して構成されている。
入出力回路２２は、信号ＤＱ＜７：０＞及びデータストローブ信号ＤＱＳ，／ＤＱＳをメモリコントローラ１との間で送受信する。また、入出力回路２２は、信号ＤＱ＜７：０＞内のコマンド及びアドレスをレジスタ２４に転送する。さらに、入出力回路２２は、書き込みデータ及び読み出しデータをセンスアンプ２８との間で送受信する。

ロジック制御回路２３は、メモリコントローラ１からチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ，／ＲＥ、及びライトプロテクト信号／ＷＰを受信する。また、ロジック制御回路２３は、レディービジー信号／ＲＢをメモリコントローラ１に転送して、半導体記憶装置２の状態を外部に通知する。

レジスタ２４は各種データを一時的に保持する。例えば、レジスタ２４は、書き込み動作、読み出し動作、及び消去動作等を指示するコマンドを保持する。このコマンドは、メモリコントローラ１から入出力回路２２に入力された後、入出力回路２２からレジスタ２４に転送されて保持される。また、レジスタ２４は、上記のコマンドに対応するアドレスも保持する。このアドレスは、メモリコントローラ１から入出力回路２２に入力された後、入出力回路２２からレジスタ２４に転送されて保持される。さらに、レジスタ２４は、半導体記憶装置２の動作状態を示すステータス情報も保持する。ステータス情報は、プレーンＰＬ１～ＰＬ４等の動作状態に応じて、シーケンサ２５によって都度更新される。ステータス情報は、メモリコントローラ１からの要求に応じて、状態信号として入出力回路２２からメモリコントローラ１に出力される。

シーケンサ２５は、メモリコントローラ１から入出力回路２２及びロジック制御回路２３に入力された制御信号に基づいて、プレーンＰＬ１～ＰＬ４を含む各部の動作を制御する。
電圧供給回路２６は、各プレーンＰＬ１～ＰＬ４のメモリセルアレイ２１におけるデータの書き込み動作、読み出し動作、及び消去動作のそれぞれに必要な電圧を生成する部分である。この電圧には、例えばメモリセルアレイ２１の複数のワード線及び複数のビット線にそれぞれ印加される電圧等が含まれる。電圧供給回路２６の動作はシーケンサ２５により制御される。

ロウデコーダ２７は、メモリセルアレイ２１の複数のワード線に電圧をそれぞれ印加するためのスイッチ群により構成される回路である。ロウデコーダ２７は、レジスタ２４からブロックアドレス及びロウアドレスを受け取り、ブロックアドレスに基づいてブロックを選択するとともに、ロウアドレスに基づいてワード線を選択する。ロウデコーダ２７は、選択されたワード線に対して電圧供給回路２６からの電圧が印加されるようにスイッチ群の開閉状態を切り替える。ロウデコーダ２７の動作はシーケンサ２５により制御される。

センスアンプ２８は、メモリセルアレイ２１のビット線に印加される電圧を調整したり、ビット線の電圧を読み出してデータに変換したりするための回路である。センスアンプ２８は、データの読み出し時には、メモリセルアレイ２１のメモリセルトランジスタからビット線に読み出されたデータを取得するとともに、取得した読み出しデータを入出力回路２２に転送する。センスアンプ２８は、データの書き込み時には、ビット線を介して書き込まれるデータをメモリセルトランジスタに転送する。センスアンプ２８の動作はシーケンサ２５により制御される。

入出力用パッド群３０は、メモリコントローラ１と入出力回路２２との間で各信号の送受信を行うための複数の端子（パッド）が設けられた部分である。それぞれの端子は、信号ＤＱ＜７：０＞、及びデータストローブ信号ＤＱＳ，／ＤＱＳのそれぞれに対応して個別に設けられている。

ロジック制御用パッド群３１は、メモリコントローラ１とロジック制御回路２３との間で各信号の送受信を行うための複数の端子が設けられた部分である。それぞれの端子は、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ，／ＲＥ、ライトプロテクト信号／ＷＰ、及びレディービジー信号／ＲＢのそれぞれに対応して個別に設けられている。

電源入力用端子群３２は、半導体記憶装置２の動作に必要な各電圧の印加を受けるための複数の端子が設けられた部分である。それぞれの端子に印加される電圧には、電源電圧Ｖｃｃ，ＶｃｃＱ，Ｖｐｐ、及び接地電圧Ｖｓｓが含まれている。電源電圧Ｖｃｃは、動作電源として外部から与えられる回路電源電圧であり、例えば３．３Ｖ程度の電圧である。電源電圧ＶｃｃＱは例えば１．２Ｖの電圧である。電源電圧ＶｃｃＱは、メモリコントローラ１と半導体記憶装置２との間で信号を送受信する際に用いられる電圧である。電源電圧Ｖｐｐは、電源電圧Ｖｃｃよりも高い電源電圧であり、例えば１２Ｖの電圧である。

（プレーンの構成）
次に、プレーンＰＬ１～ＰＬ４の構成について説明する。上述の通りプレーンＰＬ１～ＰＬ４は同一の構成を有しているため、以下ではプレーンＰＬ１の構成について代表して説明する。

図３に示されるように、メモリセルアレイ２１は複数のブロックＢＬＫにより構成されている。図３では、複数のブロックＢＬＫのうちの一つのみが示されている。メモリセルアレイ２１が有する他のブロックＢＬＫの構成も、図３に示されるものと同様である。
図３に示されるように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ（ＳＵ０～ＳＵ３）を含む。また各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳの各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）と、選択トランジスタＳＴ１，ＳＴ２とを含む。

なお、メモリセルトランジスタＭＴの個数は８個に限らず、例えば３２個、４８個、６４個、９６個でもよい。例えばカットオフ特性を高めるために、選択トランジスタＳＴ１，ＳＴ２のそれぞれが、単一ではなく複数のトランジスタにより構成されていてもよい。さらに、メモリセルトランジスタＭＴと選択トランジスタＳＴ１，ＳＴ２との間にはダミーセルトランジスタが設けられていてもよい。

メモリセルトランジスタＭＴは、選択トランジスタＳＴ１と選択トランジスタＳＴ２との間に直列接続されるように配置されている。一端側のメモリセルトランジスタＭＴ７が選択トランジスタＳＴ１のソースに接続され、他端側のメモリセルトランジスタＭＴ０が選択トランジスタＳＴ２のドレインに接続されている。

ストリングユニットＳＵ０～ＳＵ３のそれぞれの選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０～ＳＧＤ３に共通接続されている。選択トランジスタＳＴ２のゲートは、同一のブロックＢＬＫ内にある複数のストリングユニットＳＵ間で同一のセレクトゲート線ＳＧＳに共通接続されている。同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０～ＭＴ７のゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通接続される。すなわち、ワード線ＷＬ０～ＷＬ７及びセレクトゲート線ＳＧＳは、同一ブロックＢＬＫ内の複数のストリングユニットＳＵ０～ＳＵ３間で共通となっているのに対し、セレクトゲート線ＳＧＤは、同一ブロックＢＬＫ内であってもストリングユニットＳＵ０～ＳＵ３毎に個別に設けられている。

メモリセルアレイ２１には、ｍ本のビット線ＢＬ（ＢＬ０、ＢＬ１、・・・、ＢＬ（ｍ－１））が設けられている。「ｍ」は、１つのストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳの本数を表す整数である。ＮＡＮＤストリングＮＳのそれぞれの選択トランジスタＳＴ１のドレインは、対応するビット線ＢＬに接続されている。ＮＡＮＤストリングＮＳのそれぞれの選択トランジスタＳＴ２のソースはソース線ＳＬに接続されている。ソース線ＳＬは、ブロックＢＬＫが有する複数の選択トランジスタＳＴ２のソースに対して共通である。

同一のブロックＢＬＫ内にある複数のメモリセルトランジスタＭＴに記憶されているデータは一括して消去される。一方、データの読み出し及び書き込みは、１つのワード線ＷＬに接続され、且つ１つのストリングユニットＳＵに属する複数のメモリセルトランジスタＭＴに対して一括して行われる。

なお、以下の説明では、１つのワード線ＷＬに接続され、且つ１つのストリングユニットＳＵに属する複数のメモリセルトランジスタＭＴが記憶する１ビットデータの集合のことを「ページ」と称する。図３では、上記のような複数のメモリセルトランジスタＭＴからなる集合の一つに、符号「ＭＧ」が付してある。

（半導体記憶装置の断面構造）
図４に示されるように、半導体記憶装置２では、半導体基板４０上に周辺回路ＰＥＲ及びメモリセルアレイ２１が順に配置された構造を有している。

メモリセルアレイ２１では、導電体層５２０の上に複数のＮＡＮＳストリングＮＳが形成されている。導電体層５２０は、埋め込みソース線（ＢＳＬ）とも称されるものであり、図３のソース線ＳＬに該当するものである。
導電体層５２０の上方には、セレクトゲート線ＳＧＳとして機能する配線層５３３、ワード線ＷＬとして機能する複数の配線層５３２、及びセレクトゲート線ＳＧＤとして機能する配線層５３１が積層されている。積層された配線層５３３，５３２，５３１のそれぞれの間には、不図示の絶縁層が配置されている。

メモリセルアレイ２１には複数のメモリホール５３４が形成されている。メモリホール５３４は、配線層５３３，５３２，５３１、及びそれらの間にある不図示の絶縁層を上下方向に貫通しており、且つ導電体層５２０に達する穴である。
メモリホール５３４のうち、積層された配線層５３３，５３２，５３１のそれぞれと交差している各部分はトランジスタとして機能する。これら複数のトランジスタのうち、配線層５３１と交差している部分にあるものは選択トランジスタＳＴ１として機能する。複数のトランジスタのうち、配線層５３２と交差している部分にあるものはメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）として機能する。複数のトランジスタのうち、配線層５３３と交差している部分にあるものは選択トランジスタＳＴ２として機能する。

メモリホール５３４の上方にはビット線ＢＬとして機能する配線層６１６が形成されている。メモリホール５３４の上端はコンタクトプラグ５３９を介して配線層６１６に接続されている。
図４に示される構造と同様の構造が、図４の紙面の奥行き方向に沿って複数配列されている。図４の紙面の奥行き方向に沿って一列に並ぶ複数のＮＡＮＤストリングＮＳの集合によって、１つのストリングユニットＳＵが形成されている。

半導体基板４０と導電体層５２０（ソース線ＳＬ）とは離間して配置されており、両者の間に周辺回路ＰＥＲの一部が配置されている。周辺回路ＰＥＲは、メモリセルアレイ２１におけるデータの書き込み動作や読み出し動作、及び消去動作等を実現するために設けられる回路である。図２に示されるセンスアンプ２８、ロウデコーダ２７、及び電圧供給回路２６等は周辺回路ＰＥＲの一部となっている。

周辺回路ＰＥＲは、半導体基板４０の上面に形成されたトランジスタＴＲと、複数の導電体６１１～６１５を含んでいる。導電体６１１～６１５は、例えば金属のような導体により形成された配線層である。導電体６１１～６１５は、複数の高さ位置に分布するよう形成されており、コンタクト６２０～６２３を介して互いに電気的に接続されている。コンタクト６２０～６２３は、不図示の絶縁層を上下方向に貫くようにコンタクトホールを形成した後、当該コンタクトホールの内側に例えばタングステン等の導電体材料を充填することにより形成されたものである。導電体６１５はコンタクト６２４を介して配線層６１６（ビット線ＢＬ）に電気的に接続されている。

（電圧生成回路及びロウデコーダの構成）
図５に示される電圧供給回路２６は、メモリセルトランジスタＭＴに対するプログラム動作及び読み出し動作等に必要な電圧を含む各種電圧を生成する。図６に示されるように、電圧供給回路２６は、信号線ＳＧ０～ＳＧ３に電圧を供給するＳＧドライバ（セレクトゲート線ドライバ）２６Ａ、信号線ＣＧ０～ＣＧ７に電圧をそれぞれ供給するＣＧドライバ（ワード線ドライバ）２６Ｂ、及び信号線ＳＧ４に電圧を供給するＳＧ（セレクトゲート線ドライバ）ドライバ２６Ｃを有している。図５に示されるように、これらの信号線ＳＧ０～ＳＧ４，ＣＧ０～ＣＧ７はロウデコーダ２７において分岐して、各ブロックＢＬＫの配線に接続されている。

信号線ＳＧ０～ＳＧ３は、グローバルドレイン側セレクトゲート線として機能しており、ロウデコーダ２７を介して、各ブロックＢＬＫにおけるローカルセレクトゲート線としてのセレクトゲート線ＳＧＤ０～ＳＧＤ３に接続されている。
信号線ＣＧ０～ＣＧ７は、グローバルワード線として機能しており、ロウデコーダ２７を介して、各ブロックＢＬＫにおけるローカルワード線としてのワード線ＷＬ０～ＷＬ７に接続されている。

信号線ＳＧ４は、グローバルソース側セレクトゲート線として機能しており、ロウデコーダ２７を介して、各ブロックＢＬＫにおけるローカルセレクトゲート線としてのセレクトゲート線ＳＧＳに接続されている。
ロウデコーダ２７は、各ブロックにそれぞれ対応した複数のスイッチ回路群２７Ａと、複数のスイッチ回路群２７Ａにそれぞれ対応して設けられる複数のブロックデコーダ２７Ｂとを有している。各スイッチ回路群２７Ａは、トランジスタＴＲ＿ＳＧ０～ＴＲ＿ＳＧ４と、複数のトランジスタＴＲ＿ＣＧ０～ＴＲ＿ＣＧ７とを有している。複数のトランジスタＴＲ＿ＳＧ０～ＴＲ＿ＳＧ４は信号線ＳＧ０～ＳＧ４とセレクトゲート線ＳＧＤ０～ＳＧＤ３，ＳＧＳとをそれぞれ接続している。複数のトランジスタＴＲ＿ＣＧ０～ＴＲ＿ＣＧ７は信号線ＣＧ０～ＣＧ７とワード線ＷＬ０～ＷＬ７とをそれぞれ接続している。トランジスタＴＲ＿ＳＧ０～ＴＲ＿ＳＧ４及びトランジスタＴＲ＿ＣＧ０～ＴＲ＿ＣＧ７は高耐圧トランジスタである。本実施形態では、トランジスタＴＲ＿ＳＧ０～ＴＲ＿ＳＧ４が第１転送トランジスタに相当し、トランジスタＴＲ＿ＣＧ０～ＴＲ＿ＣＧ７が第２転送トランジスタに相当する。

各ブロックデコーダ２７Ｂは、ロウアドレスによって自身が指定された場合、トランジスタＴＲ＿ＳＧ０～ＴＲ＿ＳＧ４及びトランジスタＴＲ＿ＣＧ０～ＴＲ＿ＣＧ７のゲートにブロック選択信号ＢＬＫＳＥＬを供給する。これにより、ブロック選択信号ＢＬＫＳＥＬが供給されるスイッチ回路群２７Ａでは、トランジスタＴＲ＿ＳＧ０～ＴＲ＿ＳＧ４及びトランジスタＴＲ＿ＣＧ０～ＴＲ＿ＣＧ７がオン状態となって導通する。結果的に、電圧供給回路２６から信号線ＳＧ０～ＳＧ４及び信号線ＣＧ０～ＣＧ７に供給されている電圧が、動作対象となるブロックＢＬＫに含まれるセレクトゲート線ＳＧＤ０～ＳＧＤ３，ＳＧＳ及びワード線ＷＬ０～ＷＬ７に供給される。

図６に示されるように、電圧供給回路２６は電圧生成回路２９Ａ～２９Ｅを更に有している。
電圧生成回路２９Ａ～２９Ｅは、電源入力用端子群３２から入力される電圧を用いて、半導体記憶装置２の各部位の動作に必要な各種電圧を生成する。電圧生成回路２９Ａは、動作対象となるストリングユニットＳＵに対応する選択セレクトゲート線ＳＧＤ（ＳＧＤ＿ｓｅｌ）に供給される電圧ＶＳＧ１を生成する。電圧ＶＳＧ１は例えば１０Ｖの電圧である。電圧生成回路２９Ｂは、非動作対象となるストリングユニットＳＵに対応する非選択セレクトゲート線ＳＧＤ（ＳＧＤ＿ｕｓｅｌ）に供給される電圧ＶＳＧ２を生成する。電圧ＶＳＧ２は例えば０Ｖの電圧である。電圧生成回路２９Ｃは、選択ワード線（ＷＬ＿ｓｅｌ）に供給される電圧ＶＣＧＲＶを生成する。電圧生成回路２９Ｄは、非選択ワード線（ＷＬ＿ｕｓｅｌ）に供給される電圧ＶＲＥＡＤを生成する。電圧ＶＲＥＡＤは例えば９Ｖの電圧である。電圧生成回路２９Ｅは、ブロックデコーダ２７Ｂに供給される電圧ＶＧＢＳＴを生成する。電圧ＶＧＢＳＴは例えば１４Ｖの電圧である。

電圧生成回路２９Ａ及び電圧生成回路２９Ｂにより生成される電圧はＳＧドライバ２６Ａ，２６Ｃに入力される。電圧生成回路２９Ｃ及び電圧生成回路２９Ｄにより生成される電圧はＣＧドライバ２６Ｂに入力される。電圧生成回路２９Ｅにより生成された電圧は、ロウデコーダ２７に含まれるブロックデコーダ２７Ｂに入力される。

図７に示されるように、電圧生成回路２９Ａ～２９Ｅのそれぞれは、例えばｎ＋１個のＮＭＯＳトランジスタＮＭ１～ＮＭ（ｎ＋１）と、ｎ個のキャパシタＣ１～Ｃｎとを有している。「ｎ」は、キャパシタの数を表す整数である。ＮＭＯＳトランジスタＮＭ１～ＮＭ（ｎ＋１）は、それぞれダイオード接続され、ダイオードとして機能する。ＮＭＯＳトランジスタＮＭ１～ＮＭ（ｎ＋１）は、その電流経路が順に直列接続とされる。

キャパシタＣ１～Ｃｎの一端はＮＭＯＳトランジスタＮＭ１～ＮＭｎの一端にそれぞれ電気的に接続される。ＮＭＯＳトランジスタＮＭ１，ＮＭ３，…等、奇数番目に配置されるＮＭＯＳトランジスタＮＭ（２ｍ－１）に接続されるキャパシタＣ１，Ｃ３，…，Ｃ（２ｍ－１）の他端には、クロック信号ＣＬＫが供給される。ただし、ｍ＝１，２，…である。ＮＭＯＳトランジスタＮＭ２，ＮＭ４，…等、偶数番目に配置されるＮＭＯＳトランジスタＮＭ（２ｍ）に接続されたキャパシタＣ２、Ｃ４、…、Ｃ（２ｍ）の他端には、クロック信号／ＣＬＫが供給される。ＮＭＯＳトランジスタＮＭ１の他端には、電圧Ｖｓｕｐ（例えば、電源電圧Ｖｃｃ）が入力される。キャパシタＣ１～Ｃｎはクロック信号ＣＬＫ，／ＣＬＫに基づいて充放電を繰り返す。その結果、電圧Ｖｓｕｐよりも大きな出力電圧Ｖоｕｔが生成され、ＮＭＯＳトランジスタＮＭ（ｎ＋１）の一端から出力電圧Ｖоｕｔが転送（出力）される。

図６に示されるＳＧドライバ２６Ａ，２６Ｃ及びＣＧドライバ２６Ｂは、いずれも複数種類の入力電圧が入力される複数の入力端を有しており、複数種類の電圧のそれぞれの供給路上に配置された複数のスイッチをオン／オフさせることにより、複数種類の電圧のうちのいずれかの電圧を各信号線に供給する。

例えば、ＳＧドライバ２６Ａは、電圧生成回路２９Ａにより生成される電圧ＶＳＧ１、又は電圧生成回路２９Ｂにより生成される電圧ＶＳＧ２を信号線ＳＧ０に供給する。他の信号線ＳＧ１～ＳＧ３に関しても同様である。
ＣＧドライバ２６Ｂは、電圧生成回路２９Ｃにより生成される電圧ＶＣＧＲＶ、又は電圧生成回路２９Ｄにより生成される電圧ＶＲＥＡＤを信号線ＣＧ０に供給する。他の信号線ＣＧ１～ＣＧ７に関しても同様である。

ＳＧドライバ２６Ｃは、電圧生成回路２９Ａにより生成される電圧ＶＳＧ１、又は電圧生成回路２９Ｂにより生成される電圧ＶＳＧ２を信号線ＳＧ４に供給する。
図５に示されるように、電圧供給回路２６の各部位の動作はシーケンサ２５により制御される。例えば、スイッチＴ１，Ｔ２のオン／オフや、電圧生成回路２９Ａ～２９Ｅを駆動させるタイミング及び電圧の生成等がシーケンサ２５により制御される。

（電圧供給回路２６の動作例）
次に、データの読み出し時の電圧供給回路２６の動作例について説明する。
図８は、データの読み出し動作時における各配線の電位変化を示している。以下では、プレーンＰＬ１においてデータの読み出し動作が行われる場合を代表して説明する。読み出し動作では、読み出し動作の対象となるブロックＢＬＫ、並びに読み出し動作の対象となるメモリセルトランジスタＭＴを含むＮＡＮＤストリングＮＳが選択される。あるいは、読み出し動作の対象となるブロックＢＬＫ、並びに読み出し動作の対象となるページを含むストリングユニットＳＵが選択される。

まず、選択ブロックＢＬＫに対応するブロックデコーダ２７Ｂに電圧供給回路２６から電圧ＶＧＢＳＴが印加される。これにより、ブロックデコーダ２７Ｂから、選択ブロックＢＬＫに対応するトランジスタＴＲ＿ＳＧ０～ＴＲ＿ＳＧ４及びトランジスタＴＲ＿ＣＧ０～ＴＲ＿ＣＧ７のゲートにブロック選択信号ＢＬＫＳＥＬが供給されて、トランジスタＴＲ＿ＳＧ０～ＴＲ＿ＳＧ４及びトランジスタＴＲ＿ＣＧ０～ＴＲ＿ＣＧ７がオン状態となる。結果的に、電圧供給回路２６から信号線ＳＧ０～ＳＧ４及び信号線ＣＧ０～ＣＧ７を介して、動作対象となるセレクトゲート線ＳＧＤ０～ＳＧＤ３，ＳＧＳ及びワード線ＷＬ０～ＷＬ７に電圧を供給することが可能となる。すなわち、選択ブロックＢＬＫにおいてデータの読み出し動作が可能となる。

続いて、選択セレクトゲート線ＳＧＤｓｅｌ、非選択セレクトゲート線ＳＧＤｕｓｅｌ、及びセレクトゲート線ＳＧＳに電圧供給回路２６からロウデコーダ２７を介して例えば電圧ＶＳＧ１が印加される。これにより、選択ブロックＢＬＫに含まれる選択トランジスタＳＴ１及び選択トランジスタＳＴ２がオン状態となる。

また、選択ワード線ＷＬｓｅｌ及び非選択ワード線ｕｓｅｌには、電圧供給回路２６からロウデコーダ２７を介して例えば読み出しパス電圧ＶＲＥＡＤが印加される。読み出しパス電圧ＶＲＥＡＤは、メモリセルトランジスタＭＴの閾値電圧に関わらず、メモリセルトランジスタＭＴをオン状態にすることが可能であり、且つ閾定電圧を変化させない程度の電圧である。これにより、選択ストリングユニットＳＵであるか非選択ストリングユニットＳＵであるかにかかわらず、選択ブロックＢＬＫに含まれる全てのＮＡＮＤストリングＮＳが導通する。

次に、読み出し動作の対象となるメモリセルトランジスタＭＴに繋がるワード線ＷＬ（選択ワード線ＷＬｓｅｌ）に対して、電圧供給回路２６からロウデコーダ２７を介して例えば読み出し電圧ＶＣＧＲＶが印加される。それ以外のワード線ＷＬ（非選択ワード線ＷＬｕｓｅｌ）に対しては読み出しパス電圧ＶＲＥＡＤの印加が継続される。

また、選択セレクトゲート線ＳＧＤｓｅｌ及びセレクトゲート線ＳＧＳに印加する電圧は維持しつつ、非選択セレクトゲート線ＳＧＤｕｓｅｌには、電圧供給回路２６からロウデコーダ２７を介して電圧ＶＳＧ２が印加される。これにより、選択ストリングユニットＳＵに含まれる選択トランジスタＳＴ１はオン状態を維持するが、非選択ストリングユニットＳＵに含まれる選択トランジスタＳＴ１はオフ状態となる。なお、選択ストリングユニットＳＵであるか非選択ストリングユニットＳＵであるかに関わらず、選択ブロックＢＬＫに含まれる選択トランジスタＳＴ２はオン状態となる。

これにより、非選択ストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳでは、少なくとも選択トランジスタＳＴ１がオフ状態となるため、電流パスが形成されない。一方で、選択ストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳでは、選択ワード線ＷＬｓｅｌに印加される読み出し電圧ＶＣＧＲＶとメモリセルトランジスタＭＴの閾値電圧との関係に応じて、電流パスが形成される場合もあれば、電流パスが形成されない場合もある。

図２に示されるセンスアンプ２８は、選択されたＮＡＮＤストリングＮＳに繋がるビット線ＢＬに対して電圧を印加する。この状態で、センスアンプ２８は、当該ビット線ＢＬを流れる電圧の値に基づいてデータの読み出しを行う。具体的には、読み出し動作の対象となるメモリセルトランジスタＭＴの閾値電圧が、当該メモリセルトランジスタＭＴに印加された読み出し電圧よりも高いか否かを判定する。なお、データの読み出しは、ビット線ＢＬを流れる電圧の値ではなく、ビット線ＢＬにおける電圧の時間変化に基づいて行われてもよい。後者の場合、ビット線ＢＬは、予め所定の電圧となるようにプリチャージされる。

ところで、このようにして読み出し動作が行われる場合、その初期段階では、例えば図９（Ａ）に示されるように、電圧生成回路２９Ａにより生成される電圧ＶＳＧ１、電圧生成回路２９Ｄにより生成される電圧ＶＲＥＡＤ、及び電圧生成回路２９Ｅにより生成される電圧ＶＧＢＳＴが推移する。すなわち、電圧ＶＧＢＳＴ、電圧ＶＳＧ１、電圧ＶＲＥＡＤの順で上昇する。このとき、電圧生成回路２９Ａを流れる電流Ｉ_ＶＳＧ１、電圧生成回路２９Ｄを流れる電流Ｉ_{ＶＲＥＡＤ}、及び電圧生成回路２９Ｅを流れる電流Ｉ_{ＶＧＢＳＴ}は図９（Ｂ）に示されるように推移する。

すなわち、図９（Ａ）に示されるように時刻ｔ１０で電圧ＶＧＢＳＴが上昇し始めると、図９（Ｂ）に示されるように、電圧生成回路２９Ｅを流れる電流Ｉ_{ＶＧＢＳＴ}も時刻ｔ１０で上昇し始める。そして、電流Ｉ_{ＶＧＢＳＴ}は時刻ｔ１１でピーク値Ｉ_{ＶＧＢＳＴ＿Ｐ}に達すると、それ以降はピーク値Ｉ_{ＶＧＢＳＴ＿Ｐ}に維持される。その後、時刻ｔ１５で電圧ＶＧＢＳＴが目標電圧の１４Ｖに達すると、電流Ｉ_{ＶＧＢＳＴ}は時刻ｔ１５から低下し始めて０Ａになる。

同様に、図９（Ａ），（Ｂ）に示されるように、時刻ｔ１２で電圧ＶＳＧ１が上昇し始めると、電圧生成回路２９Ａを流れる電流Ｉ_ＶＳＧ１も時刻ｔ１２で上昇し始める。そして、電流Ｉ_ＶＳＧ１は時刻ｔ１３でピーク値Ｉ_{ＶＳＧ１＿Ｐ}に達すると、それ以降はピーク値Ｉ_{ＶＳＧ１＿Ｐ}に維持される。その後、時刻ｔ１６で電圧ＶＳＧ１が目標電圧の１０Ｖに達すると、電流Ｉ_ＶＳＧ１は時刻ｔ１６から低下し始めて０Ａになる。

さらに、時刻ｔ１３で電圧ＶＲＥＡＤが上昇し始めると、電圧生成回路２９Ｄを流れる電流Ｉ_{ＶＲＥＡＤ}も時刻ｔ１３で上昇し始める。そして、電流Ｉ_{ＶＲＥＡＤ}は時刻ｔ１４でピーク値Ｉ_{ＶＲＥＡＤ＿Ｐ}に達すると、それ以降はピーク値Ｉ_{ＶＲＥＡＤ＿Ｐ}に維持される。その後、時刻ｔ１７で電圧ＶＲＥＡＤが目標電圧の９Ｖに達すると、電流Ｉ_{ＶＲＥＡＤ}は時刻ｔ１７から低下し始めて０Ａになる。

このように電流Ｉ_{ＶＧＢＳＴ}，Ｉ_ＶＳＧ１，Ｉ_{ＶＲＥＡＤ}が図９（Ａ），（Ｂ）に示されるように推移する場合、それら全てが最大値を示す時刻ｔ１４から時刻ｔ１５までの期間において、電圧供給回路２６を流れる電流Ｉ_ｃｃのピーク値Ｉ_ｃｃ＿Ｐは以下の式ｆ１で求めることができる。なお、「α」は、電圧供給回路２６において、電圧生成回路２９Ａ～２９Ｅ以外の電圧生成回路を流れる、その他の電流を示す。

Ｉ_ｃｃ＿Ｐ＝Ｉ_{ＶＧＢＳＴ＿Ｐ}＋Ｉ_{ＶＳＧ１＿Ｐ}＋Ｉ_{ＶＲＥＡＤ＿Ｐ}＋α （ｆ１）
このようなピーク電流Ｉ_ｃｃ＿Ｐを低減するために、本実施形態のシーケンサ２５は、電圧ＶＧＢＳＴが段階的に上昇するように電圧供給回路２６を制御することで、電流Ｉ_{ＶＧＢＳＴ}がピークになる時期と、電流Ｉ_{ＶＧＢＳＴ}，Ｉ_{ＶＲＥＡＤ}がピークになる時期とをずらしている。

（シーケンサの動作例）
次に、本実施形態のシーケンサ２５により実行される電圧供給回路２６の制御方法について具体的に説明する。
図１０に示されるように、シーケンサ２５は、その機能的な構成として、ドライバ制御部２５Ａ、及び電圧制御部２５Ｂを備えている。ドライバ制御部２５Ａは、電圧供給回路２６の各ドライバ２６Ａ～２６Ｃを制御することにより、ドライバ２６Ａ～２６Ｃから信号線ＳＧ０～ＳＧ３，ＣＧ０～ＣＧ７，ＳＧ４に供給する電圧を制御する。電圧制御部２５Ｂは、電圧供給回路２６の各電圧生成回路２９Ａ～２９Ｅを制御することにより、電圧ＶＳＧ１，ＶＳＧ２，ＶＣＧＲＶ，ＶＲＥＡＤ，ＶＧＢＳＴ等を生成する。本実施形態では、シーケンサ２５が制御回路に相当する。

電圧制御部２５Ｂは、データの読み出しを行う際には、まず、電圧ＶＧＢＳＴを１４Ｖまで上昇させる第１昇圧制御を電圧生成回路２９Ｅに対して開始する。その後、電圧制御部２５Ｂは、第１昇圧制御の実行中に、電圧ＶＳＧ１を１０Ｖまで上昇させる第２昇圧制御を電圧生成回路２９Ａに対して開始する。さらに、電圧制御部２５Ｂは、第２昇圧制御の実行中に、電圧ＶＲＥＡＤを９Ｖまで上昇させる第３昇圧制御を電圧生成回路２９Ｄに対して開始する。

なお、本実施形態では、電圧生成回路２９Ｅが第１電圧生成回路に相当し、電圧ＶＧＢＳＴが第１電圧に相当し、電圧ＶＧＢＳＴの目標電圧である１４Ｖが第１目標電圧に相当する。また、電圧生成回路２９Ａが第２電圧生成回路に相当し、電圧ＶＳＧ１が第２電圧に相当し、電圧ＶＳＧ１の目標電圧である１０Ｖが第２目標電圧に相当する。さらに、電圧生成回路２９Ｄが第３電圧生成回路に相当し、電圧ＶＲＥＡＤが第３電圧に相当し、電圧ＶＲＥＡＤの目標電圧である９Ｖが第３目標電圧に相当する。

電圧制御部２５Ｂは第１昇圧制御を図１１に示される手順で実行する。図１１に示されるように、電圧制御部２５Ｂは、第１昇圧制御を開始すると、まず、電圧ＶＧＢＳＴが中間電圧Ｖｍまで上昇したか否かを判断する（ステップＳ１０）。中間電圧Ｖｍは、「０Ｖ＜Ｖｔｈ＜１４Ｖ」の範囲に設定されている。より詳細には、中間電圧Ｖｍは、電圧ＶＳＧ１が１０Ｖに達しておらず、且つ電圧ＶＲＥＡＤが９Ｖに達していない状況であるときに、トランジスタＴＲ＿ＳＧ０～ＴＲ＿ＳＧ４及びトランジスタＴＲ＿ＣＧ０～ＴＲ＿ＣＧ７をオンさせることが可能なブロック選択信号ＢＬＫＳＥＬをブロックデコーダ２７Ｂから出力可能な電圧値に設定されている。なお、ステップＳ１０の処理は、例えば電圧生成回路２９Ｅにより実行してもよい。

電圧制御部２５Ｂは、電圧ＶＧＢＳＴが中間電圧Ｖｍまで上昇したと判断した場合（ステップＳ１０：ＹＥＳ）、電圧ＶＧＢＳＴが中間電圧Ｖｍに所定時間Ｔａだけ維持されるように電圧生成回路２９Ｅを制御する（ステップＳ１１）。その後、電圧制御部２５Ｂは、電圧ＶＧＢＳＴを中間電圧Ｖｍに維持し始めてから所定時間Ｔａが経過したか否かを判断して（ステップＳ１２）、所定時間Ｔａが経過した場合には（ステップＳ１２：ＹＥＳ）、電圧ＶＧＢＳＴを中間電圧Ｖｍから目標電圧の１４Ｖまで更に上昇させる（ステップＳ１３）。

（半導体記憶装置の動作例）
次に、図１２を参照して、本実施形態の半導体記憶装置２の動作例について説明する。
図１２（Ａ）に示されるように、本実施形態の半導体記憶装置２では、時刻ｔ２０で第１昇圧制御が開始されると、電圧ＶＧＢＳＴが上昇し始める。その後、第１昇圧制御の実行中の時刻ｔ２１で第２昇圧制御が開始されると、電圧ＶＳＧ１が上昇し始める。さらに、第１昇圧制御及び第２昇圧制御の実行中の時刻ｔ２２で第３昇圧制御が開始されると、電圧ＶＲＥＡＤが上昇し始める。時刻ｔ２３で電圧ＶＧＢＳＴが中間電圧Ｖｍまで上昇すると、電圧ＶＧＢＳＴは、時刻ｔ２３から所定時間Ｔａが経過する時刻ｔ２８までの期間、中間電圧Ｖｍに維持される。また、電圧ＶＧＢＳＴは、時刻ｔ２８以降、目標電圧の１４Ｖに向かって再度上昇する。

このとき、図１２（Ｂ）に示されるように、電流Ｉ_{ＶＧＢＳＴ}は時刻ｔ２３から低下して、時刻ｔ２４で０Ａとなる。これにより、時刻ｔ２５で電流Ｉ_{ＶＲＥＡＤ}がピーク値Ｉ_{ＶＲＥＡＤ＿Ｐ}まで達したときに電流Ｉ_{ＶＧＢＳＴ}は０Ａになっているため、時刻ｔ２５から、電流Ｉ_ＶＳＧ１が低下し始める時刻ｔ２７までの期間、ピーク電流Ｉ_ｃｃ＿Ｐは以下の式ｆ２となる。

Ｉ_ｃｃ＿Ｐ＝Ｉ_{ＶＳＧ１＿Ｐ}＋Ｉ_{ＶＲＥＡＤ＿Ｐ}＋α （ｆ２）
図１２（Ｂ）には、図９（Ｂ）に示される電流Ｉ_{ＶＧＢＳＴ}の推移が破線で示されている。図１２（Ｂ）に破線で示されるように電流Ｉ_{ＶＧＢＳＴ}が推移した場合、時刻ｔ２５から時刻ｔ２６までの期間は、ピーク電流Ｉ_ｃｃ＿Ｐが、上記の式ｆ１で求められる値となる。これに対して、本実施形態の半導体記憶装置２では、時刻ｔ２５から時刻ｔ２６までの期間において、ピーク電流Ｉ_ｃｃ＿Ｐが、上記のｆ２で求められる値となる。すなわち、電流Ｉ_{ＶＧＢＳＴ}の分だけピーク電流Ｉ_ｃｃ＿Ｐが削減される。

（効果）
以上説明した通り、シーケンサ２５は、データの読み出し動作を行う際に、電圧ＶＧＢＳＴを１４Ｖまで上昇させる第１昇圧制御を開始した後、第１昇圧制御の実行中に、電圧ＶＳＧ１を１０Ｖまで上昇させる第２昇圧制御を開始する。また、シーケンサ２５は、第２昇圧制御の実行中に、電圧ＶＲＥＡＤを９Ｖまで上昇させる第３昇圧制御を開始する。シーケンサ２５は、第１昇圧制御において、電流Ｉ_{ＶＲＥＡＤ}がピーク値Ｉ_{ＶＲＥＡＤ＿Ｐ}に達する時点ｔ２５よりも前の時点ｔ２３から所定時間Ｔａが経過するまでの期間、電圧ＶＧＢＳＴを中間電圧Ｖｍに維持した後、電圧ＶＧＢＳＴを１４Ｖまで上昇させる。この構成によれば、ピーク電流Ｉ_ｃｃ＿Ｐを電流Ｉ_{ＶＧＢＳＴ}のピーク値Ｉ_{ＶＧＢＳＴ＿Ｐ}の分だけ低減することが可能となる。

また、シーケンサ２５は、第１昇圧制御において、電圧ＶＳＧ１が１０Ｖに達した後に、電圧ＶＧＢＳＴを中間電圧Ｖｍから１４Ｖまで上昇させる。この構成によれば、電流Ｉ_ＶＳＧ１がピーク値Ｉ_{ＶＲＥＡＤ＿Ｐ}から低下し始めた後に、あるいは電流Ｉ_ＶＳＧ１が０Ａまで低下した後に電流Ｉ_{ＶＧＢＳＴ}が増加するようになる。そのため、より的確にピーク電流Ｉ_ｃｃ＿Ｐを低減することが可能である。

＜第２実施形態＞
次に、第２実施形態の半導体記憶装置２について説明する。以下、第１実施形態の半導体記憶装置２との相違点を中心に説明する。
（シーケンサの動作例）
本実施形態のシーケンサ２５の電圧制御部２５Ｂは、図１１に示される制御に代えて、図１３に示される制御を実行する。

図１３に示されるように、電圧制御部２５Ｂは、読み出し動作を行うプレーンの数ＮＰが４つであるか否かを判断する（ステップＳ２０）。本実施形態では、ステップＳ２０の処理で用いられる「４」の数が所定数に相当する。電圧制御部２５Ｂは、読み出し動作を行うプレーンの数ＮＰが３以下である場合、ステップＳ２０の処理で否定的な判断を行って（ステップＳ２０：ＮＯ）、時短昇圧制御を実行する（ステップＳ２１）。時短昇圧制御は、第１実施形態と同様の手順で電圧ＶＧＢＳＴ，ＶＳＧ１，ＶＲＥＡＤを上昇させる制御である。

一方、電圧制御部２５Ｂは、読み出し動作を行うプレーンの数ＮＰが４つである場合、ステップＳ２０の処理で肯定的な判断を行って（ステップＳ２０：ＹＥＳ）、ステップＳ２２～Ｓ２８に示される手順で電圧ＶＧＢＳＴ，ＶＳＧ１，ＶＲＥＡＤを上昇させる。すなわち、電圧制御部２５Ｂは、まず、電圧ＶＧＢＳＴを１４Ｖまで上昇させる第１昇圧制御を電圧生成回路２９Ｅに対して開始した後（ステップＳ２２）、電圧ＶＧＢＳＴが１４Ｖに達したか否かを判断する（ステップＳ２３）。電圧制御部２５Ｂは、電圧ＶＧＢＳＴが１４Ｖに達した場合には（ステップＳ２３：ＹＥＳ）、第１所定時間Ｔｂだけ待機した後（ステップＳ２４）、電圧ＶＳＧ１を１０Ｖまで上昇させる第２昇圧制御を電圧生成回路２９Ａに対して開始する（ステップＳ２５）。続いて、電圧制御部２５Ｂは、電圧ＶＳＧ１が１０Ｖに達したか否かを判断して（ステップＳ２６）、電圧ＶＳＧ１が１０Ｖに達した場合には（ステップＳ２６：ＹＥＳ）、第２所定時間Ｔｃだけ待機した後（ステップＳ２７）、電圧ＶＲＥＡＤを９Ｖまで上昇させる第３昇圧制御を電圧生成回路２９Ｄに対して実行する（ステップＳ２８）。

（半導体記憶装置の動作例）
次に、本実施形態の半導体記憶装置２の動作例について説明する。
本実施形態の半導体記憶装置２は、読み出し動作を行うプレーンの数ＮＰが３つ以下である場合、図１２に示されるように動作する点では第１実施形態の半導体記憶装置２と同様である。一方、本実施形態の半導体記憶装置２は、読み出し動作を行うプレーンの数ＮＰが４つである場合には、図１４に示されるように動作する。

図１４（Ａ）に示されるように、時刻ｔ３０で第１昇圧制御が開始されると、電圧ＶＧＢＳＴが上昇し始める。その後、時刻ｔ３１で電圧ＶＧＢＳＴが１４Ｖに達した後、時刻ｔ３１から第１所定時間Ｔｂが経過した時刻ｔ３２の時点で第２昇圧制御が開始される。したがって、時刻ｔ３２以降、電圧ＶＳＧ１が上昇し始める。続いて、時刻ｔ３３で電圧ＶＳＧ１が１０Ｖに達した後、時刻ｔ３３から第２所定時間Ｔｃが経過した時刻ｔ３４の時点で第３昇圧制御が開始される。したがって、時刻ｔ３４以降、電圧ＶＲＥＡＤが上昇し始める。

このように電圧ＶＧＢＳＴ，ＶＳＧ１，ＶＲＥＡＤを上昇させるタイミングをずらせば、図１４（Ｂ）に示されるように、電流Ｉ_{ＶＧＢＳＴ}，Ｉ_ＶＳＧ１，Ｉ_{ＶＲＥＡＤ}がピーク値に達する時期をずらすことができるため、ピーク電流Ｉ_ｃｃ＿Ｐが更に低減する。
（効果）
シーケンサ２５は、４つのプレーンのうち、データの読み出しを行うプレーンの数ＮＰが４つである場合には、第１昇圧制御において電圧ＶＧＢＳＴが１４Ｖに達した後に第２昇圧制御を開始し、第２昇圧制御において電圧ＶＳＧ１が１０Ｖに達した後に第３昇圧制御を実行して電圧ＶＲＥＡＤを９Ｖまで上昇させる。この構成によれば、ピーク電流Ｉ_ｃｃ＿Ｐを更に低減することが可能である。

＜他の実施形態＞
本開示は上記の具体例に限定されるものではない。
例えば第１実施形態の半導体記憶装置２は、第１昇圧制御として、電圧ＶＧＢＳＴを２段階で上昇させる制御に代えて、電圧ＶＧＢＳＴを３段階以上の複数段階で上昇させる制御を実行してもよい。

第２実施形態の半導体記憶装置２では、半導体記憶装置２が有するプレーンの数に応じて、図１３に示されるステップＳ２０の処理で用いられる、プレーンの数ＮＰに対して設定される所定数を「３」以外の任意の値に変更してもよい。例えば半導体記憶装置２にプレーンが５つ設けられている場合には、ステップＳ２０の処理でプレーンの数ＮＰに対して設定される所定数を「５」に設定してもよい。すなわち、この場合には、ステップＳ２０の処理において、読み出し動作を行うプレーンの数ＮＰが５つであるか否かが判断されることになる。

図１３に示されるステップＳ２０の処理では、読み出し動作をプレーンの数ＮＰが所定の判定数以上であるか否かを判断してもよい。なお、例えば半導体記憶装置２にプレーンが４つ設けられている場合には、判定数は「３」に設定することができる。判定数は、半導体記憶装置２に設けられるプレーンの数よりも小さい任意の数に設定可能である。

電圧制御部２５Ｂは、図１１に示されるステップＳ１２の処理として、例えば電圧ＶＲＥＡＤを監視しつつ、電圧ＶＲＥＡＤが所定電圧まで上昇したか否かを判断する処理を実行してもよい。この場合、電圧制御部２５Ｂは、電圧ＶＲＥＡＤが所定電圧まで上昇したと判断したときに（ステップＳ１２：ＹＥＳ）、電圧ＶＧＢＳＴを中間電圧Ｖｍから目標電圧の１４Ｖまで更に上昇させる（ステップＳ１３）。

本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施し得るものであり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれ、かつ特許請求の範囲に記載された発明とその均等の範囲に含まれる。

ＢＬ：ビット線、ＭＴ：メモリセルトランジスタ、ＰＬ１～ＰＬ４：プレーン、ＳＴ１，ＳＴ２：選択トランジスタ、ＳＧＤ０～ＳＧＤ３：セレクトゲート線、ＴＲ＿ＳＧ０～ＴＲ＿ＳＧ４：トランジスタ（第１転送トランジスタ）、ＴＲ＿ＣＧ０～ＴＲ＿ＣＧ７：トランジスタ（第２転送トランジスタ）、ＷＬ，ＷＬ０～ＷＬ７：ワード線、２：半導体記憶装置、２５：シーケンサ（制御回路）、２７Ｂ：ブロックデコーダ、２９Ａ：電圧生成回路（第２電圧生成回路）、２９Ｄ：電圧生成回路（第３電圧生成回路）、２９Ｅ：電圧生成回路（第１電圧生成回路）。

Claims

メモリセルトランジスタに接続されるワード線と、
前記メモリセルトランジスタとビット線との間に配置される選択トランジスタに接続されるセレクトゲート線と、
前記セレクトゲート線に入力する第２電圧を生成する第２電圧生成回路と、
前記ワード線に入力する第３電圧を生成する第３電圧生成回路と、
前記第２電圧生成回路から前記セレクトゲート線への電圧の供給及び停止を切り替える第１転送トランジスタと、
前記第３電圧生成回路から前記ワード線への電圧の供給及び停止を切り替える第２転送トランジスタと、
前記第１転送トランジスタ及び前記第２転送トランジスタへのブロック選択信号の供給及び停止を切り替えることにより前記第１転送トランジスタ及び前記第２転送トランジスタをオン／オフさせるブロックデコーダと、
前記ブロックデコーダに入力する第１電圧を生成する第１電圧生成回路と、
前記第１電圧生成回路、前記第２電圧生成回路、及び前記第３電圧生成回路を制御する制御回路と、を備え、
前記制御回路は、
前記メモリセルトランジスタからのデータの読み出しが行われる際に、前記第１電圧を第１目標電圧まで上昇させる第１昇圧制御を開始した後、前記第１昇圧制御の実行中に、前記第２電圧を第２目標電圧まで上昇させる第２昇圧制御を開始するとともに、前記第２昇圧制御の実行中に、前記第３電圧を第３目標電圧まで上昇させる第３昇圧制御を開始し、
前記第１昇圧制御において、前記第３電圧生成回路を流れる電流がピーク値に達する前の時点から、前記第１目標電圧よりも低い中間電圧に前記第１電圧を所定時間だけ維持した後に、前記第１電圧を前記第１目標電圧まで上昇させる
半導体記憶装置。
前記制御回路は、前記第１昇圧制御において、前記第２電圧が前記第２目標電圧に達した後に、前記第１電圧を前記中間電圧から前記第１目標電圧まで上昇させる
請求項１に記載の半導体記憶装置。
複数の前記メモリセルトランジスタを有する所定数のプレーンを更に備え、
前記制御回路は、複数の前記プレーンのうち、データの読み出しが行われるプレーンの数が前記所定数である場合には、あるいは前記所定数よりも小さい値に設定された判定数以上である場合には、前記第１昇圧制御において前記第１電圧が前記第１目標電圧に達した後に前記第２昇圧制御を開始し、前記第２昇圧制御において前記第２電圧が前記第２目標電圧に達した後に前記第３昇圧制御を実行して前記第３電圧を前記第３目標電圧まで上昇させる
請求項１又は２に記載の半導体記憶装置。