JP2022045789A - 半導体記憶装置 - Google Patents

Abstract

【課題】半導体記憶装置に備えられた昇圧回路の回路面積を縮小すること。【解決手段】半導体記憶装置は、第１昇圧回路と、第２昇圧回路と、前記第１昇圧回路によって生成された第１出力電圧によって起動する第１ドライバと、前記第１ドライバによって制御され、電源線と前記第２昇圧回路との間に設けられた第１ドライバトランジスタと、を備える。前記第１ドライバトランジスタはＮ型かつエンハンスメント型のトランジスタであってもよい。【選択図】図２

Description

本開示の実施形態は半導体記憶装置に関する。

半導体記憶装置としてのＮＡＮＤ型フラッシュメモリと、当該ＮＡＮＤ型フラッシュメモリを制御するコントローラと、を備えるメモリシステムが知られている。

特開２０１２－０９９１７７号公報 特開２０１８－００７３５５号公報 特開２０１８－１５６７１８号公報

半導体記憶装置に備えられた昇圧回路の回路面積を縮小すること。

一実施形態に係る半導体記憶装置は、第１昇圧回路と、第２昇圧回路と、前記第１昇圧回路によって生成された第１出力電圧によって起動する第１ドライバと、前記第１ドライバによって制御され、電源線と前記第２昇圧回路との間に設けられた第１ドライバトランジスタと、を備える。

一実施形態に係るメモリシステムの信号系統の構成を説明するためのブロック図である。 一実施形態に係る昇圧電源生成回路及びその他の周辺回路の構成を説明するためのブロック図である。 一実施形態に係る昇圧電源生成回路の動作を説明するタイミングチャートである。 一実施形態に係る昇圧電源生成回路の構成を説明するための回路図である。 一実施形態に係る昇圧回路の構成を説明するための回路図である。 一実施形態に係る半導体記憶装置のメモリセルの構成を説明するための回路図である。 一実施形態に係る半導体記憶装置のメモリセルの構成を説明するための断面図である。

以下、本実施形態にかかる不揮発性半導体記憶装置を図面を参照して具体的に説明する。以下の説明において、略同一の機能及び構成を有する要素について、同一符号が付されており、必要な場合にのみ重複して説明する。以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示する。実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定されない。実施形態の技術的思想は、特許請求の範囲に対して、種々の変更を加えたものであってもよい。

以下の説明では、信号ＢＺは、信号Ｚの反転信号であることを示す。あるいは、信号Ｚが制御信号である場合、信号Ｚが正論理であり、信号ＢＺが負論理である。すなわち、信号Ｚの“Ｈ”レベルがアサートに対応し、信号Ｚの“Ｌ”レベルがネゲートに対応する。信号ＢＺの“Ｌ”レベルがアサートに対応し、信号Ｚの“Ｈ”レベルがネゲートに対応する。

回路構成の説明において、構成Ａが構成Ｂに接続されると表現される場合、構成Ａと構成Ｂとが直接接続される場合も含まれるが、構成Ａと構成Ｂとが電気的に接続されている場合も含まれる。後者の場合、構成Ａと構成Ｂとの間に他の部材が設けられていてもよい。

＜第１実施形態＞
実施形態に係る半導体記憶装置について説明する。

［メモリシステム１の構成］
本実施形態に係る半導体記憶装置を含むメモリシステムの構成について、図１を用いて説明する。

図１に示すようにメモリシステム１は、ＮＡＮＤ型フラッシュメモリ（半導体記憶装置）１００（NAND memory）及びメモリコントローラ２００（memory controller）を備えている。ＮＡＮＤ型フラッシュメモリ１００及びメモリコントローラ２００は、例えばそれらの組み合わせにより一つの半導体装置を構成してもよく、その例としてはＳＤＴＭカードのようなメモリカード、又はＳＳＤ（solid state drive）等が挙げられる。メモリシステム１は、ホストデバイス（不図示）を更に備える構成であってもよい。

［メモリコントローラ２００の構成］
メモリコントローラ２００は、ＮＡＮＤ型フラッシュメモリ１００の動作に必要なコマンドなどをＮＡＮＤ型フラッシュメモリ１００に出力する。メモリコントローラ２００は、当該コマンドをＮＡＮＤ型フラッシュメモリ１００に出力することでＮＡＮＤ型フラッシュメモリ１００からのデータの読み出し、ＮＡＮＤ型フラッシュメモリ１００へのデータの書込み、又はＮＡＮＤ型フラッシュメモリ１００のデータの消去等を行う。

［ＮＡＮＤ型フラッシュメモリ１００の構成］
ＮＡＮＤ型フラッシュメモリ１００は、入出力インターフェース１０１（input/output）及びロジック制御信号入力インターフェース１０２（logic control）を介してメモリコントローラ２００に接続される。

入出力インターフェース１０１は、入出力制御回路１０３（i/o control）から供給される信号に応じてデータストローブ信号ＤＱＳ、ＢＤＱＳを生成する。入出力インターフェース１０１は、データ入出力線（ＤＱ０～ＤＱ７）からデータを出力する際に、データストローブ信号ＤＱＳ、ＢＤＱＳを出力する。そして、メモリコントローラ２００は、データストローブ信号ＤＱＳ、ＢＤＱＳのタイミングに合わせて、データ入出力線（ＤＱ０～ＤＱ７）からデータを受信する。

入出力インターフェース１０１は、例えばコマンド入力端子及びアドレス入力端子等を備えている。

ロジック制御信号入力インターフェース１０２は、メモリコントローラ２００からチップイネーブル信号ＢＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＢＷＥ、リードイネーブル信号ＲＥ、ＢＲＥ、ライトプロテクト信号ＢＷＰ、データストローブ信号ＤＱＳ、ＢＤＱＳ、及びレディビジー信号ＢＲＢを受信する。

チップイネーブル信号ＢＣＥは、ＮＡＮＤ型フラッシュメモリ１００の選択信号として用いられる。

コマンドラッチイネーブル信号ＣＬＥは、動作コマンドをレジスタ１０４（register）に取り込む際に使用する信号である。

アドレスラッチイネーブル信号ＡＬＥは、アドレス情報もしくは入力データをレジスタ１０４に取り込む際に使用する信号である。

ライトイネーブル信号ＢＷＥは、入出力インターフェース１０１上のコマンド、アドレス、及びデータをＮＡＮＤ型フラッシュメモリ１００に取り込むための信号である。

リードイネーブル信号ＲＥ、ＢＲＥは、データを入出力インターフェース１０１からシリアルに出力させる際に使用する信号である。

ライトプロテクト信号ＢＷＰは、ＮＡＮＤ型フラッシュメモリ１００の電源投入時、もしくは電源遮断時などの入力信号が不確定な場合に、予期できない消去や書き込みからデータを保護するために使用する。

レディビジー信号ＢＲＢはＮＡＮＤ型フラッシュメモリ１００の内部動作状態を示す信号である。レディビジー信号ＢＲＢは、ＮＡＮＤ型フラッシュメモリ１００が、外部からの命令を受け付ける状態（レディ状態）、又は外部からの命令を受け付けない状態（ビジー状態）のいずれの状態であるかを示す信号である。

ＮＡＮＤ型フラッシュメモリ１００には、ＮＡＮＤ型フラッシュメモリ１００を駆動させるための電力を外部から供給するためのＶＣＣＱパッド、ＶＣＣパッド、及びＧＮＤパッドが設けられている。ＶＣＣＱパッドに供給される電圧ＶＣＣＱは、メモリコントローラ２００とＮＡＮＤ型フラッシュメモリ１００との間の入出力信号に用いられる電圧の基準電圧として用いられる。ＶＣＣパッドに供給される電圧ＶＣＣは、ＮＡＮＤ型フラッシュメモリ１００内で用いられるその他の電圧の基準電圧として用いられる。ＧＮＤパッドには接地電圧（ＧＮＤ）が供給され、例えば、メモリシステム１内のグラウンド（０Ｖ）として定義される。以下の説明において、ＶＣＣＱパッド、ＶＣＣパッド、及びＧＮＤパッドを「外部パッド」という場合がある。

入出力制御回路１０３は、入出力インターフェース１０１を介してメモリセルアレイ１１０（memory cell array）から読み出したデータをメモリコントローラ２００に出力する。入出力制御回路１０３は、ロジック制御信号入力インターフェース１０２及び制御回路１０５（controller）を介して、書き込み、読み出し、消去、及びステータス・リード等の各種コマンド、アドレス、及び書き込みデータを受信する。

制御回路１０５は、ロジック制御信号入力インターフェース１０２を介して入力される制御信号を入出力制御回路１０３に供給する。

制御回路１０５は、レジスタ１０４、電圧生成回路１０７（vol. generator）、センス回路１１１（sense circuit）、データレジスタ１１２（data register）、カラムデコーダ１１３（column decoder）、ロウデコーダ１１４（row decoder）、カラムドライバ１１５（column driver）、昇圧電源生成回路１２１（PUMP）、温度センサ１２２（temp. sensor）、及び参照電圧生成回路１２３（ref. vol. generator）を制御する。

制御回路１０５は、制御信号と、レジスタ１０４を介して入力されるコマンドと、に応じて動作する。制御回路１０５は、データのプログラム、ベリファイ、読み出し、消去時に、電圧生成回路１０７を用いて、メモリセルアレイ１１０、センス回路１１１、及びロウデコーダ１１４に所望の電圧を供給する。

昇圧電源生成回路１２１は、電圧ＶＣＣを昇圧し、電圧生成回路１０７に昇圧された電圧を供給する。詳細は後述するが、昇圧電源生成回路１２１に設けられた各昇圧回路を駆動するドライバ回路は、温度センサ１２２及び／又は参照電圧生成回路１２３に接続されている。換言すると、温度センサ１２２及び／又は参照電圧生成回路１２３は、昇圧電源生成回路１２１のドライバ回路によって起動する。

温度センサ１２２は、制御回路１０５の命令に基づいてＮＡＮＤ型フラッシュメモリ１００の温度を測定し、温度に基づく温度コードを生成する。温度センサ１２２は、温度コードを電圧生成回路１０７に供給する。電圧生成回路１０７は、温度コードに基づいて、各種電圧を生成する。温度センサ１２２の詳細な説明については後述する。なお、温度センサ１２２は、メモリセルアレイ１１０への書込み動作、メモリセルアレイ１１０からの読み出し動作、及びメモリセルアレイ１１０の消去動作等のアクセス動作の前又は同時に温度コードを生成する。換言すると、温度センサ１２２は、昇圧電源生成回路１２１の昇圧動作が開始される前又は当該昇圧動作と同時に起動する。

参照電圧生成回路１２３は、制御回路１０５の命令に基づいてＮＡＮＤ型フラッシュメモリ１００内で用いられる参照電圧を生成する。参照電圧生成回路１２３は、参照電圧を電圧生成回路１０７に供給する。電圧生成回路１０７は、参照電圧に基づいて各種電圧を生成する。参照電圧生成回路１２３の詳細な説明については後述する。なお、上記の温度センサ１２２と同様に、参照電圧生成回路１２３は、メモリセルアレイ１１０への書込み動作、メモリセルアレイ１１０からの読み出し動作、及びメモリセルアレイ１１０の消去動作等のアクセス動作の前に参照電圧を生成する。換言すると、参照電圧生成回路１２３は、昇圧電源生成回路１２１の昇圧動作が開始される前に起動する。

本実施形態では、入出力制御回路１０３及び制御回路１０５をそれぞれ機能別に説明した。しかしながら、入出力制御回路１０３及び制御回路１０５は同じハードウェア資源によって実現されてもよい。

レジスタ１０４は、入出力制御回路１０３から入力されるコマンドを制御回路１０５に出力する。

レジスタ１０４は、例えばメモリコントローラ２００から供給されたアドレスをラッチする。そして、レジスタ１０４は、ラッチしたアドレスを内部物理アドレス（カラムアドレス及びロウアドレス）へ変換する。そしてレジスタ１０４は、カラムアドレスをカラムデコーダ１１３に供給し、かつロウアドレスをロウデコーダ１１４に供給する。

レジスタ１０４によって、ＮＡＮＤ型フラッシュメモリ１００内部の種々の状態が外部に通知される。レジスタ１０４は、ＮＡＮＤ型フラッシュメモリ１００がレディ状態／ビジー状態のいずれにあるかを示すデータを保持するレディ／ビジーレジスタ、及び書き込みのパス／フェイルを示すデータを保持する書き込みステータスレジスタ（不図示）を有する。

メモリセルアレイ１１０は、複数のビット線ＢＬと、複数のワード線ＷＬと、ソース線ＳＬとを含む。このメモリセルアレイ１１０は、電気的に書き換えが可能なメモリセルトランジスタ（単にメモリセルとも称す）ＭＣがマトリクス状に配置された複数のブロックＢＬＫで構成されている。メモリセルトランジスタＭＣは、例えば、コントロールゲート電極及び電荷蓄積層（例えば浮遊ゲート電極）を含む積層ゲートを有し、浮遊ゲート電極に注入された電荷量により定まるトランジスタの閾値の変化によって二値、あるいは多値データを記憶する。また、メモリセルトランジスタＭＣは、窒化膜に電子をトラップするＭＯＮＯＳ（Metal - Oxide - Nitride - Oxide - Silicon）構造を有するものであってもよい。

メモリセルアレイ１１０の構成についてはその他の構成であってもよい。すなわちメモリセルアレイ１１０の構成については、例えば、“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“NVOLATILE SEMICONDUCTOR MEMORY DEVICE AND METHOD OF MANUFACTURING THE SAME”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE”という２０１１年９月２２日に出願された米国特許出願１３／８１６，７９９号、“SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING THE SAME”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

また、メモリセルアレイ１１０の構成については、例えば、“SEMICONDUCTOR MEMORY DEVICE HAVING PLURALITY OF TYPES OF MEMORIES INTEGRATED ON ONE CHIP”という２００９年３月３日に出願された米国特許出願１２／３９７，７１１号に記載されている。また、“SEMICONDUCTOR MEMORY DEVICE INCLUDING STACKD GATE HAVING CHARGE ACCUMULATION LAYER AND CONTROL GATE AND METHOD OF WRITING DATA TO SEMICONDUCTOR MEMORY DEVICE”という２０１２年４月１９日に出願された米国特許出願１３／４５１，１８５号、“NONVOLATILE SEMICONDUCTOR MEMORY ELEMENT, NONVOLATILE SEMICONDUCTOR MEMORY, AND METHOD FOR OPERATING NONVOLATILE SEMICONDUCTOR MEMORY ELEMENT”という２００９年３月１７日に出願された米国特許出願１２／４０５，６２６号、及び“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE HAVING ELEMENT ISOLATING REGION OF TRENCH TYPE AND METHOD OF MANUFACTURING THE SAME”という２００１年９月２１日に出願された米国特許出願０９／９５６，９８６号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

センス回路１１１は、データの読み出し動作時には、メモリセルトランジスタＭＣからビット線に読み出されたデータを検知する。センス回路１１１は検知したデータを増幅してデータレジスタ１１２に送る。

データレジスタ１１２は、ＳＲＡＭ等で構成される。データレジスタ１１２は、メモリコントローラ２００から供給されたデータや、センス回路１１１によって検知されたベリファイ結果等を記憶する。

カラムデコーダ１１３は、カラムアドレス信号をデコードし、ビット線ＢＬの何れかを選択する選択信号をセンス回路１１１に出力する。

ロウデコーダ１１４は、ロウアドレス信号をデコードする。そして、ロウデコーダ１１４は、メモリセルアレイ１１０のワード線ＷＬ及び選択ゲート線ＳＧＤ、ＳＧＳを選択して駆動する。なお、図１では、電圧生成回路１０７によって生成された電圧がロウデコーダ１１４に供給される構成を例示したが、昇圧電源生成回路１２１によって昇圧された電圧が電圧生成回路１０７を介さずにロウデコーダ１１４に供給されてもよい。

カラムドライバ１１５は、センス回路１１１に設けられたトランジスタを駆動する。なお、図１では、電圧生成回路１０７によって生成された電圧がカラムドライバ１１５に供給される構成を例示したが、昇圧電源生成回路１２１によって昇圧された電圧が電圧生成回路１０７を介さずにカラムドライバ１１５に供給されてもよい。

［昇圧電源生成回路１２１の構成］
図２を用いて、昇圧電源生成回路１２１の構成について説明する。図２に示すように、昇圧電源生成回路１２１は、ドライバ回路３００、昇圧回路３１０、ドライバ回路３２０、及び昇圧回路３３０を有する。以下の説明において、昇圧回路３１０を「第１昇圧回路」という場合がある。昇圧回路３３０を「第２昇圧回路」という場合がある。なお、ドライバ回路３００は、昇圧回路３１０に電源電圧を供給するための回路である。

ドライバ回路３００は、ドライバ３０１及びドライバトランジスタ３０２を有する。ドライバ３０１及びドライバトランジスタ３０２は電源ＶＣＣが供給される電源線に接続されている。ドライバ３０１は制御回路１０５によって制御される。ドライバ３０１の出力端子はドライバトランジスタ３０２のゲート端子に接続されている。電源ＶＣＣはＶＣＣパッドを介してＮＡＮＤ型フラッシュメモリ１００の外部から供給される。したがって、ドライバトランジスタ３０２のゲート端子には、外部パッド（ＶＣＣパッド）から供給された電圧ＶＣＣが供給される、ということができる。ドライバトランジスタ３０２は上記電源線と昇圧回路３１０との間に設けられている。ドライバトランジスタ３０２はドライバ３０１から出力された起動電圧Ｖ１＿ＲＥＦによって制御される。以下の説明において、ドライバトランジスタ３０２を「第２ドライバトランジスタ」という場合がある。

ドライバトランジスタ３０２は「デプレッション型」のＮ型トランジスタである。つまり、ドライバトランジスタ３０２は、Ｖｇｓ（ソース端子に対するゲート端子の電圧）が０Ｖの場合でもチャネルにキャリアが存在し、ソース端子とドレイン端子との間に電流が流れるトランジスタである。つまり、デプレッション型のＮ型トランジスタでは、Ｖｇｓとして電源ＶＣＣと同じ電圧が印加された場合、当該トランジスタのソース端子に、当該トランジスタのしきい値電圧による電圧降下がほとんどない、電源ＶＣＣとほぼ同じ電圧が供給される。

昇圧回路３１０は、制御信号ＰＵＭＰ＿ＥＮによって制御される。昇圧回路３１０の出力はノードＮ１に接続されている。ノードＮ１は、ドライバ回路３２０、温度センサ１２２、及び参照電圧生成回路１２３に接続されている。制御信号ＰＵＭＰ＿ＥＮによって昇圧回路３１０の昇圧動作が有効になると、昇圧回路３１０は、出力電圧Ｖ１＿ＯＵＴをノードＮ１に出力する。当該出力電圧Ｖ１＿ＯＵＴは、ドライバ回路３２０、温度センサ１２２、及び参照電圧生成回路１２３に供給される。

温度センサ１２２及び参照電圧生成回路１２３は、ドライバ３２１、ドライバトランジスタ３２３、３２４、３２５、及び昇圧回路３３０とは独立して動作する回路である。以下の説明において、温度センサ１２２及び参照電圧生成回路１２３を「他の回路」という場合がある。なお、当該「他の回路」は温度センサ１２２及び参照電圧生成回路１２３だけでなく、昇圧回路３１０から出力される出力電圧Ｖ１＿ＯＵＴが供給される上記以外の回路であってもよい。

なお、本実施形態では、昇圧回路３１０の出力が温度センサ１２２及び参照電圧生成回路１２３の両方に接続された構成を例示したが、昇圧回路３１０の出力は温度センサ１２２及び参照電圧生成回路１２３のいずれか一方に接続されていてもよい。

ドライバ回路３２０は、ドライバ３２１、及びドライバトランジスタ３２３、３２４、３２５を有する。ドライバ３２１の電源端子は、昇圧回路３１０の出力端子に接続されている。ドライバ３２１は制御回路１０５によって制御される。ドライバ３２１の出力端子はドライバトランジスタ３２３、３２４、３２５の各々のゲート端子に接続されている。以下の説明において、ドライバ３２１を「第１ドライバ」という場合がある。ドライバトランジスタ３２３、３２４、３２５を「第１ドライバトランジスタ」という場合がある。

ドライバ３２１の電源端子には、昇圧回路３１０によって生成された出力電圧Ｖ１＿ＯＵＴが入力される。ドライバ３２１は、出力電圧Ｖ１＿ＯＵＴによって駆動される。ドライバ３２１の出力端子から、ドライバトランジスタ３２３、３２４、３２５の各々に起動電圧Ｖ２＿ＲＥＦが出力される。

ドライバトランジスタ３２３、３２４、３２５の各々は電源ＶＣＣが供給される電源線に接続されている。ドライバトランジスタ３２３、３２４、３２５はそれぞれ昇圧回路３３３、３３４、３３５に接続されている。つまり、例えばドライバトランジスタ３２３は、昇圧回路３３３と上記電源線との間に設けられている。

ドライバトランジスタ３２３、３２４、３２５はドライバ３２１によって制御される。換言すると、ドライバトランジスタ３２３、３２４、３２５の各々のゲート端子はドライバ３２１の出力端子に接続されている。当該ゲート端子には、出力電圧Ｖ１＿ＯＵＴから生成された起動電圧Ｖ２＿ＲＥＦが供給される。

ドライバトランジスタ３２３、３２４、３２５は、「エンハンスメント型」のＮ型トランジスタである。つまり、ドライバトランジスタ３２３は、Ｖｇｓが０Ｖの場合、チャネルにキャリアが存在せず、ソース端子とドレイン端子との間の電流が遮断されたトランジスタである。つまり、エンハンスメント型のＮ型トランジスタでは、Ｖｇｓとして電源ＶＣＣと同じ電圧が印加された場合、当該トランジスタのソース端子に、電源ＶＣＣが当該トランジスタのしきい値電圧に応じて電圧降下した電圧が供給される。

上記のデプレッション型のＮ型トランジスタにおいて、Ｖｇｓに電源ＶＣＣと同じ電圧が印加されたときにソース端子に供給される電圧は、上記エンハンスメント型のＮ型トランジスタにおいて、Ｖｇｓに電源ＶＣＣと同じ電圧が印加されたときにソース端子に供給される電圧より大きい。

エンハンスメント型のトランジスタは、デプレッション型のトランジスタに比べて相互コンダクタンスＧｍが大きい。したがって、同様の出力を得るために、エンハンスメント型のトランジスタのＷ長（ソース電極とドレイン電極とを結ぶ方向に対して直交する方向の幅）をデプレッション型のトランジスタのＷ長よりも小さくすることができる。その結果、上記のように昇圧回路のドライバトランジスタとしてエンハンスメント型のトランジスタが用いられることで、当該ドライバトランジスタとしてデプレッション型のトランジスタが用いられた場合に比べて当該昇圧回路の回路面積を小さくすることができる。また、エンハンスメント型のトランジスタは、デプレッション型のトランジスタに比べてしきい値電圧が高いため、駆動させるために電源ＶＣＣよりも高い電圧（例えば、昇圧回路によって昇圧された電圧）が必要である。

本実施形態では、ドライバトランジスタ３０２がデプレッション型トランジスタであり、ドライバトランジスタ３２３、３２４、３２５がエンハンスメント型トランジスタであるが、デプレッション型とエンハンスメント型とを明確に区別することが難しい場合、両トランジスタがＮ型である場合、ドライバトランジスタ３０２のしきい値電圧はドライバトランジスタ３２３、３２４、３２５のしきい値電圧よりも小さい。換言すると、ドライバトランジスタ３２３、３２４、３２５のゲート端子に０Ｖが供給されたときにこれらのトランジスタに流れる電流は、ドライバトランジスタ３０２のゲート端子に０Ｖが供給されたときに当該トランジスタに流れる電流よりも小さい。

昇圧回路３３０は、制御信号ＰＵＭＰ＿ＥＮによって制御される。昇圧回路３３０の出力端子は、それぞれに対応する回路に接続されている。制御信号ＰＵＭＰ＿ＥＮによって昇圧回路３３０の昇圧動作が有効になると、昇圧回路３３３、３３４、３３５は、それぞれ出力電圧Ｖ２＿ＯＵＴ＿ａ、Ｖ２＿ＯＵＴ＿ｂ、Ｖ２＿ＯＵＴ＿ｃを出力する。

［温度センサ１２２の構成］
温度センサ１２２は、レギュレータ３４０、ＲＣフィルタ３４５、及び温度センサ部３４９を有する。昇圧回路３１０から出力された出力電圧Ｖ１＿ＯＵＴはＲＣフィルタ３４５を介してレギュレータ３４０に入力され、定電圧に変換される。レギュレータ３４０は、トランジスタ３４１、エラーアンプ３４２、及び抵抗ディバイダ３４３を有している。エラーアンプ３４２は制御信号ＴＥＭＰＳ＿ＥＮによって制御される。抵抗ディバイダ３４３によって、エラーアンプ３４２の参照信号と比較するために出力電圧が分圧される。

［参照電圧生成回路１２３の構成］
参照電圧生成回路１２３は、レギュレータ３５０、ＲＣフィルタ３５５、及び電圧生成部３５９を有する。昇圧回路３１０から出力された出力電圧Ｖ１＿ＯＵＴはＲＣフィルタ３５５を介してレギュレータ３５０に入力され、定電圧に変換される。レギュレータ３５０は、トランジスタ３５１、エラーアンプ３５２、及び抵抗ディバイダ３５３を有している。エラーアンプ３５２は制御信号ＲＥＦ＿ＥＮによって制御される。抵抗ディバイダ３４３と同様に、抵抗ディバイダ３５３によって、エラーアンプ３５２の参照信号と比較するために出力電圧が分圧される。

［昇圧電源生成回路１２１、温度センサ１２２、及び参照電圧生成回路１２３の動作］
図２及び図３を用いて、昇圧電源生成回路１２１、温度センサ１２２、及び参照電圧生成回路１２３の動作について説明する。

図３の「（１） ＢＵＳＹ」は、ＮＡＮＤ型フラッシュメモリ１００がレディ状態（ロー状態）又はビジー状態（ハイ状態）であることを示す信号である。時間Ｔ０でＮＡＮＤ型フラッシュメモリ１００に動作コマンドが入力されると、「（１） ＢＵＳＹ」がハイ状態になり、ＮＡＮＤ型フラッシュメモリ１００の状態がビジー状態になる。

「（２） ＰＵＭＰ＿ＥＮ」は、昇圧回路３１０及び昇圧回路３３０の動作を制御する制御信号である。「（２） ＰＵＭＰ＿ＥＮ」がロー状態の場合、昇圧回路３１０及び昇圧回路３３０は動作せず、これらの昇圧回路からリセット電圧ＶＣＣが出力される。「（２） ＰＵＭＰ＿ＥＮ」がハイ状態の場合、昇圧回路３１０及び昇圧回路３３０が起動し、これらの昇圧回路によって昇圧された電圧が出力される。

「（３） Ｖ１＿ＲＥＦ」は、制御回路１０５からの制御信号に基づいて、ドライバ３０１から出力される電圧である。「（３） Ｖ１＿ＲＥＦ」は、ドライバトランジスタ３０２を駆動する電圧である。

「（４） Ｖ１＿ＯＵＴ」は、昇圧回路３１０から出力される電圧である。上記のように、「（２） ＰＵＭＰ＿ＥＮ」がロー状態からハイ状態に切り替わることで昇圧回路３１０の昇圧動作が開始され、「（４） Ｖ１＿ＯＵＴ」の電圧が上昇する。上記のように電圧がロー状態からハイ状態に切り替わることを電圧が立ち上がるということができる。一方、電圧がハイ状態からロー状態に切り替わることを電圧が立ち下がるということができる。

「（５） Ｖ２＿ＲＥＦ」は、制御回路１０５からの制御信号に基づいて、ドライバ３２１から出力される電圧である。「（５） Ｖ２＿ＲＥＦ」は、ドライバトランジスタ３２３、３２４、３２５の各々を駆動する電圧である。

「（６） Ｖ２＿ＯＵＴ＿ａ，ｂ，ｃ」は、昇圧回路３３０から出力される電圧である。上記のように、「（２） ＰＵＭＰ＿ＥＮ」が立ち上がることで昇圧回路３３０の昇圧動作が開始され、「（６） Ｖ２＿ＯＵＴ＿ａ，ｂ，ｃ」の電圧が上昇する。なお、昇圧回路３３３から出力される電圧がＶ２＿ＯＵＴ＿ａであり、昇圧回路３３４から出力される電圧がＶ２＿ＯＵＴ＿ｂであり、昇圧回路３３５から出力される電圧がＶ２＿ＯＵＴ＿ｃである。これらの出力電圧Ｖ２＿ＯＵＴ＿ａ、Ｖ２＿ＯＵＴ＿ｂ、Ｖ２＿ＯＵＴ＿ｃは異なる電圧だが、これらの出力電圧をまとめて「（６） Ｖ２＿ＯＵＴ＿ａ，ｂ，ｃ」と表す。

「（７） ＴＥＭＰＳ＿ＥＮ」は、温度センサ１２２の動作を制御する制御信号である。「（７） ＴＥＭＰＳ＿ＥＮ」がロー状態の場合、エラーアンプ３４２からはトランジスタ３４１を駆動しない信号が出力される。「（７） ＴＥＭＰＳ＿ＥＮ」がハイ状態の場合、エラーアンプ３４２からの出力信号によってトランジスタ３４１が駆動し、温度センサ部３４９に電源電圧が供給される。

「（８） ＲＥＦ＿ＥＮ」は、参照電圧生成回路１２３の動作を制御する制御信号である。「（８） ＲＥＦ＿ＥＮ」がロー状態の場合、エラーアンプ３５２からはトランジスタ３５１を駆動しない信号が出力される。「（８） ＲＥＦ＿ＥＮ」がハイ状態の場合、エラーアンプ３５２からの出力信号によってトランジスタ３５１が駆動し、電圧生成部３５９に電源電圧が供給される。

図３に示すように、時間Ｔ０で「（１） ＢＵＳＹ」がハイ状態になると、制御回路１０５からドライバ３０１にドライバトランジスタ３０２を起動する制御信号が入力され、同様に制御回路１０５からドライバ３２１にドライバトランジスタ３２３、３２４、３２５を起動する制御信号が入力される。

制御回路１０５からの制御信号に基づいて、ドライバ３０１は、ドライバトランジスタ３０２を駆動する電圧をドライバトランジスタ３０２のゲート端子に供給する。つまり、「（３） Ｖ１＿ＲＥＦ」は、時間Ｔ０で所定の電圧から徐々に上昇し始め、Ｖ１＿ｓｕｐ＋Ｖｔｈｄで安定する。なお、図３では、時間Ｔ０における起動電圧Ｖ１＿ＲＥＦが０Ｖである例を示した。ここで、Ｖ１＿ｓｕｐはクランプ電圧である。Ｖｔｈｄは、デプレッション型トランジスタであるドライバトランジスタ３０２のしきい値電圧である。

制御回路１０５からの制御信号に基づいて、ドライバ３２１は、ドライバトランジスタ３２３、３２４、３２５を駆動する電圧を各ドライバトランジスタのゲート端子に供給する。つまり、「（５） Ｖ２＿ＲＥＦ」は、時間Ｔ０で所定の電圧から徐々に上昇し始める。なお、図３では、時間Ｔ０における起動電圧Ｖ２＿ＲＥＦが０Ｖである例を示した。ここで、ドライバ３２１の電源端子にはＶ１＿ＯＵＴが入力され、かつＶ１＿ＯＵＴがターゲットの設定電圧より低いため、「（５） Ｖ２＿ＲＥＦ」はＶ１＿ＯＵＴで安定する。なお、ターゲットの設定電圧とは、例えば、ドライバトランジスタ３２３が昇圧回路３３４に供給する所望の電源電圧（起動電圧Ｖ２＿ＲＥＦに供給される電圧）を意味する。

時間Ｔ０では、「（２） ＰＵＭＰ＿ＥＮ」がロー状態なので、昇圧回路３１０は起動していない。したがって、昇圧回路３１０から出力される「（４） Ｖ１＿ＯＵＴ」には、時間Ｔ０の前後ともにリセット電圧ＶＣＣが供給されている。つまり、上記の時間Ｔ０後の「（５） Ｖ２＿ＲＥＦ」には、Ｖ１＿ＯＵＴとして電圧ＶＣＣが供給される。

時間Ｔ１で、温度センサ１２２を起動するために、「（２） ＰＵＭＰ＿ＥＮ」及び「（７） ＴＥＭＰＳ＿ＥＮ」がともに立ち上がる。ドライバトランジスタ３０２はデプレッション型トランジスタであるため、電圧ＶＣＣで駆動することができる。したがって、時間Ｔ１で昇圧回路３１０の昇圧動作が開始する。昇圧回路３１０の昇圧動作の開始に伴い、「（４） Ｖ１＿ＯＵＴ」は、時間Ｔ１で電圧ＶＣＣから徐々に上昇する。このようにして昇圧された出力電圧Ｖ１＿ＯＵＴによって温度センサ１２２が動作する。

時間Ｔ１において、「（５） Ｖ２＿ＲＥＦ」は、出力電圧Ｖ１＿ＯＵＴの上昇に伴って上昇し始め、ターゲットの設定電圧であるＶ２＿ｓｕｐ＋Ｖｔｈに到達する。ここで、Ｖ２＿ｓｕｐはクランプ電圧である。Ｖｔｈはエンハンスメント型トランジスタであるドライバトランジスタ３２３、３２４、３２５のしきい値電圧である。ドライバトランジスタ３２３、３２４、３２５はエンハンスメント型トランジスタであるため、時間Ｔ１では、起動電圧Ｖ２＿ＲＥＦがドライバトランジスタ３２３、３２４、３２５の各々のしきい値電圧を超えていない。そして、時間Ｔ２で「（５） Ｖ２＿ＲＥＦ」の電圧がドライバトランジスタ３２３、３２４、３２５のしきい値電圧を超えると、ドライバトランジスタ３２３、３２４、３２５が駆動し、それぞれのトランジスタに接続された昇圧回路３３３、３３４、３３５が起動する。その結果、「（６） Ｖ２＿ＯＵＴ＿ａ，ｂ，ｃ」は、時間Ｔ２で電圧ＶＣＣから徐々に上昇する。このようにして、昇圧回路３３３、３３４、３３５から出力電圧Ｖ２＿ＯＵＴ＿ａ，ｂ，ｃが出力される。

上記のように、時間Ｔ１で昇圧回路３１０が起動し、時間Ｔ２で昇圧回路３３０が起動する。つまり、昇圧回路３１０は、昇圧回路３３０よりも先に起動する。

時間Ｔ３で、参照電圧生成回路１２３を起動するための「（８） ＲＥＦ＿ＥＮ」が立ち上がる。時間Ｔ３では、昇圧回路３１０は既に起動されているため、制御信号ＲＥＦ＿ＥＮの切り替わりと同時に参照電圧生成回路１２３が起動する。時間Ｔ４で「（７） ＴＥＭＰＳ＿ＥＮ」が立ち下がるが、「（２） ＰＵＭＰ＿ＥＮ」がハイ状態に維持されているので、参照電圧生成回路１２３は継続して動作する。

なお、図３では、「（１） ＢＵＳＹ」の立ち上がりと同時に「（３） Ｖ１＿ＲＥＦ」及び「（５） Ｖ２＿ＲＥＦ」が立ち上がり始めているが、「（１） ＢＵＳＹ」の立ち上がった後に、一定期間遅延してから「（３） Ｖ１＿ＲＥＦ」及び「（５） Ｖ２＿ＲＥＦ」が立ち上がってもよい。

同様に、図３では、「（２） ＰＵＭＰ＿ＥＮ」の立ち上がりと同時に「（４） Ｖ１＿ＯＵＴ」及び「（５） Ｖ２＿ＲＥＦ」が立ち上がり始めているが、「（２） ＰＵＭＰ＿ＥＮ」の立ち上がった後に、一定期間遅延してから「（４） Ｖ１＿ＯＵＴ」及び「（５） Ｖ２＿ＲＥＦ」が立ち上がってもよい。

上記のように、昇圧回路３３０にそれぞれ設けられたドライバトランジスタ３２３、３２４、３２５としてエンハンスメント型のトランジスタが用いられた場合において、昇圧回路３３０とは異なる他の回路（図２の例では、温度センサ１２２及び／又は参照電圧生成回路１２３）を起動するための昇圧回路３１０を用いて昇圧回路３３０を起動する。昇圧回路３１０は、昇圧回路３３０及び温度センサ１２２（及び／又は参照電圧生成回路１２３）に共通する起動回路（スタータ）として機能する。

昇圧回路３１０の面積は昇圧回路３３３、３３４、３３５の各々の面積よりも小さい。昇圧回路３１０の昇圧能力は昇圧回路３３３、３３４、３３５の各々の昇圧能力よりも低い。

また、上記の例では、「（２） ＰＵＭＰ＿ＥＮ」と同時に「（７） ＴＥＭＰＳ＿ＥＮ」が立ち上がっているが、両者の立ち上がりは一致していなくてもよい。又は、「（７） ＴＥＭＰＳ＿ＥＮ」に代えて、又は「（７） ＴＥＭＰＳ＿ＥＮ」と同時に「（８） ＲＥＦ＿ＥＮ」が立ち上がってもよい。また、「（２） ＰＵＭＰ＿ＥＮ」が「（７） ＴＥＭＰＳ＿ＥＮ」よりも先に立ち上がってもよい。

［昇圧電源生成回路１２１の回路図］
図４を用いて、昇圧電源生成回路１２１の回路図を説明する。図４に示すドライバ３０１及びドライバ３２１の回路図は、それぞれ図２のドライバ３０１及びドライバ３２１の詳細な回路図である。

図４に示すように、ドライバ３０１は、オペアンプ３６１、トランジスタ３６２、トランジスタ３６３、及び抵抗ディバイダ３６４を有する。オペアンプ３６１の電源端子には電圧ＶＣＣが入力され、第１入力端子には参照電圧ＶＲＥＦが入力され、第２入力端子は抵抗ディバイダ３６４に接続されている。具体的には、抵抗ディバイダ３６４は２つ以上の直列接続された抵抗素子を有しており、当該第２入力端子は直列に接続された抵抗素子の中間ノードに接続されている。オペアンプ３６１の出力端子はトランジスタ３６２のゲート端子及びドライバトランジスタ３０２のゲート端子に接続されている。トランジスタ３６２と電圧ＶＣＣが供給される電源線との間にトランジスタ３６３が設けられている。トランジスタ３６２とＧＮＤとの間に抵抗ディバイダ３６４が設けられている。

トランジスタ３６２は、ドライバトランジスタ３０２と同様に、Ｎ型かつデプレッション型のトランジスタである。トランジスタ３６３はＰ型のトランジスタである。オペアンプ３６１の出力端子から出力された起動電圧Ｖ１＿ＲＥＦはトランジスタ３６２のゲート端子及びドライバトランジスタ３０２のゲート端子に供給される。抵抗ディバイダ３６４によって、オペアンプ３６１の参照信号と比較するために出力電圧が分圧される。トランジスタ３６３には電圧ＶＣＣが供給され、トランジスタ３６３のゲート端子には、制御回路１０５からの制御信号ＢＵＳＹｎ（ＢＵＳＹの反転信号）が供給される。トランジスタ３６３としてエンハンスメント型トランジスタを用いることができる。

ドライバ３０１は制御回路１０５からの制御信号ＢＵＳＹをトリガとして動作する。ドライバ３０１の動作に伴い、ドライバトランジスタ３０２もＯＮ状態になる。ドライバトランジスタ３０２がＯＮ状態になることで、電圧Ｖ１＿ｓｕｐが昇圧回路３１０に供給される。

なお、ドライバトランジスタ３０２のゲート端子とＧＮＤとの間にリセットトランジスタ３６５が設けられている。リセットトランジスタ３６５はＮ型のトランジスタである。リセットトランジスタ３６５のゲート端子には制御信号ＢＵＳＹｎが供給される。リセットトランジスタ３６５としてエンハンスメント型トランジスタが用いられる。

昇圧回路３１０から出力された出力電圧Ｖ１＿ＯＵＴは、ドライバ３２１に供給される。

ドライバ３２１は、オペアンプ３７１、トランジスタ３７２、トランジスタ３７３、及び抵抗ディバイダ３７４を有する。オペアンプ３７１の電源端子には出力電圧Ｖ１＿ＯＵＴが入力され、第１入力端子には参照電圧ＶＲＥＦが入力され、第２入力端子は抵抗ディバイダ３７４に接続されている。具体的には、抵抗ディバイダ３７４は２つ以上の直列接続された抵抗素子を有しており、当該第２入力端子は直列に接続された抵抗素子の中間ノードに接続されている。オペアンプ３７１の出力端子はトランジスタ３７２のゲート端子及びドライバトランジスタ３２３のゲート端子に接続されている。トランジスタ３７２とＶＣＣが供給される電源線との間にイネーブル用のトランジスタ３７３が設けられている。トランジスタ３７２とＧＮＤとの間に抵抗ディバイダ３７４が設けられている。

トランジスタ３７２は、ドライバトランジスタ３２３と同様に、Ｎ型かつエンハンスメント型のトランジスタである。トランジスタ３７３はＰ型のトランジスタである。オペアンプ３７１の出力端子から出力された起動電圧Ｖ２＿ＲＥＦはトランジスタ３７２のゲート端子及びドライバトランジスタ３２３のゲート端子に供給される。抵抗ディバイダ３７４によって、オペアンプ３７１の参照信号と比較するために出力電圧が分圧される。トランジスタ３７３には電圧ＶＣＣが供給され、トランジスタ３７３のゲート端子には、制御回路１０５からの制御信号ＢＵＳＹｎが供給される。トランジスタ３７３としてエンハンスメント型トランジスタを用いることができる。

ドライバ３２１は制御回路１０５からの制御信号ＢＵＳＹをトリガとして動作する。ドライバ３２１の動作に伴い、ドライバトランジスタ３２３もＯＮ状態になる。ドライバトランジスタ３２３がＯＮ状態になることで、電圧Ｖ２＿ｓｕｐが昇圧回路３３０に供給される。

オペアンプ３７１の電源端子には出力電圧Ｖ１＿ＯＵＴが入力されている。したがって、出力電圧Ｖ１＿ＯＵＴによってドライバ３２１が動作すると、トランジスタ３７２のゲート端子には、エンハンスメント型のトランジスタ３７２を駆動するのに十分な起動電圧Ｖ２＿ＲＥＦが供給される。

なお、ドライバトランジスタ３２３のゲート端子とＧＮＤとの間にリセットトランジスタ３７５が設けられている。リセットトランジスタ３７５はＮ型のトランジスタである。リセットトランジスタ３７５のゲート端子には制御信号ＢＵＳＹｎが供給される。リセットトランジスタ３７５としてエンハンスメント型トランジスタが用いられる。

［昇圧回路３１０の回路図］
図５を用いて、昇圧回路３１０の回路図を説明する。なお、図５に示す昇圧回路３１０は一例であって、本実施形態の昇圧回路３１０の構成を限定するものではない。昇圧回路３３０は昇圧回路３１０と同様の回路構成を備えているので、昇圧回路３３０の説明は省略する。

図５に示すように、昇圧回路３１０は、クロック信号生成回路３１１およびチャージポンプ３１２を備える。

チャージポンプ３１２は、ＮＭＯＳトランジスタＮＭ１～ＮＭ４およびキャパシタＣ１～Ｃ４およびを含む。なお、チャージポンプ３１２におけるＮＭＯＳトランジスタおよびキャパシタの数は、これに限らない。

ＮＭＯＳトランジスタＮＭ１～ＮＭ４はそれぞれ、ダイオード接続され、ダイオードとして機能する。ＮＭＯＳトランジスタＮＭ１～ＮＭ４は、その電流経路が順に直列接続される。

キャパシタＣ１～Ｃ４の一端はそれぞれ、ＮＭＯＳトランジスタＮＭ１～ＮＭ４の一端のそれぞれに電気的に接続される。キャパシタＣ１、Ｃ３の他端にはクロック信号ＣＬＫ＿ＯＵＴが供給され、キャパシタＣ２、Ｃ４の他端にはクロック信号ＢＣＬＫ＿ＯＵＴが供給される。なお、クロック信号ＢＣＬＫ＿ＯＵＴはクロック信号ＣＬＫ＿ＯＵＴの反転信号である。

ＮＭＯＳトランジスタＮＭ１の一端には、電圧Ｖ１＿ｓｕｐが供給（入力）される。そして、クロック信号ＣＬＫ＿ＯＵＴ、ＢＣＬＫ＿ＯＵＴによって、キャパシタＣ１～Ｃ４をクロッキングし、入力電圧Ｖ１＿ｓｕｐをブーストすることで、電圧Ｖ１＿ｓｕｐよりも大きい出力電圧Ｖ１＿ＯＵＴが生成される。ＮＭ１～ＮＭ４は転送トランジスタである。このようにして、ＮＭＯＳトランジスタＮＭ４の他端に出力電圧Ｖ１＿ＯＵＴが転送（出力）される。

クロック信号生成回路３１１は、クロック信号生成回路３１３及びクロック信号生成回路３１４を備える。クロック信号生成回路３１３では、クロック信号ＢＣＬＫが入力され、クロック信号ＣＬＫ＿ＯＵＴが出力される。クロック信号生成回路３１４では、クロック信号ＣＬＫが入力され、クロック信号ＢＣＬＫ＿ＯＵＴが出力される。なお、クロック信号ＢＣＬＫはクロック信号ＣＬＫの反転信号である。

クロック信号生成回路３１３は、インバータＩＮＶ１、ＩＮＶ２を含む。クロック信号生成回路３１４は、インバータＩＮＶ３、ＩＮＶ４を含む。

インバータＩＮＶ１の入力端子はインバータＩＮＶ３の出力端子に電気的に接続されている。インバータＩＮＶ１の入力端子にはクロック信号ＢＣＬＫが供給されている。インバータＩＮＶ１の電源端子には電圧Ｖ１＿ｓｕｐが供給される。インバータＩＮＶ１の出力端子には、クロック信号ＣＬＫが出力される。

インバータＩＮＶ２の入力端子はインバータＩＮＶ１の出力端子に電気的に接続されている。インバータＩＮＶ２の入力端子にはクロック信号ＣＬＫが供給される。インバータＩＮＶ２の電源端子には電圧Ｖ１＿ｓｕｐが供給される。インバータＩＮＶ２の出力端子はノードＮ１に電気的に接続されている。ノードＮ１にはクロック信号ＣＬＫ＿ＯＵＴが出力される。

インバータＩＮＶ３の入力端子にはクロック信号ＣＬＫが供給される。インバータＩＮＶ３の電源端子には電圧Ｖ１＿ｓｕｐが供給される。インバータＩＮＶ３の出力端子には、クロック信号ＢＣＬＫが出力される。

インバータＩＮＶ４の入力端子はインバータＩＮＶ３の出力端子に電気的に接続されている。インバータＩＮＶ４の入力端子にはクロック信号ＢＣＬＫが供給される。インバータＩＮＶ４の電源端子には電圧Ｖ１＿ｓｕｐが供給される。インバータＩＮＶ４の出力端子はノードＮ２に電気的に接続され、ノードＮ２にはクロック信号ＢＣＬＫ＿ＯＵＴが出力される。

［メモリセルアレイ１１０に含まれるブロックの回路図］
図６は本実施形態にかかるＮＡＮＤ型フラッシュメモリ１００のメモリセルアレイ１１０に含まれるブロックＢＬＫの回路図である。ブロックＢＬＫ０を例にとって説明するが、他のブロックＢＬＫ１、２、・・・も同様の回路である。なお、図６に示す回路図は一例であって、本実施形態のメモリセルアレイ１１０の回路図を限定するものではない。

ブロックＢＬＫ０は、Ｎ本のビット線ＢＬ（ＢＬ０、ＢＬ１、・・・、ＢＬ（Ｎ－１））と接続されている。また、ブロックＢＬＫ０はソース線ＳＬと接続されている。ビット線ＢＬとソース線ＳＬの間に、ＮＡＮＤストリング１１６が接続される。ＮＡＮＤストリング１１６は、ドレイン側選択ゲートトランジスタＳＴ１、２個のドレイン側ダミーセルＤＭＴＤ（ＤＭＴＤ０、ＤＭＴＤ１）、９６個のメモリセルＭＴ（ＭＴ９５～ＭＴ０）、２個のソース側ダミーセルＤＭＴＳ（ＤＭＴＳ１、ＤＭＴＳ０）、及びソース側選択ゲートトランジスタＳＴＳが直列接続された構成を有する。ＮＡＮＤストリング１１６がＮ本のビット線ＢＬに対して設けられることで、ストリングユニットＳＵ（ＳＵ０、ＳＵ１）が構成されている。なお、図６において、メモリセルＭＴのうち、メモリセルＭＴ９５のみが図示されており、その他のメモリセルＭＴ９４～０は省略されている。

ドレイン側選択ゲートトランジスタＳＴ１（後述する下層選択ゲートトランジスタに相当）はドレイン側選択ゲート線ＳＧＤ０に接続されている。ドレイン側ダミーセルＤＭＴＤ（ＤＭＴＤ０、ＤＭＴＤ１）は、それぞれ対応するダミーセルワード線ＷＬ＿ＤＤ（ＷＬ＿ＤＤ０、ＷＬ＿ＤＤ１）に接続されている。９６個のメモリセルＭＴ（ＭＴ９５～ＭＴ０）は、それぞれ対応するワード線ＷＬ（ＷＬ＿９５～ＷＬ＿０）に接続されている。ソース側ダミーセルＤＭＴＳ（ＤＭＴＳ１、ＤＭＴＳ０）は、それぞれ対応するダミーセルワード線ＷＬ＿ＤＳ（ＷＬ＿ＤＳ１、ＷＬ＿ＤＳ０）に接続されている。ソース側選択ゲートトランジスタＳＴＳはソース側選択ゲート線ＳＧＳに接続されている。

［メモリセルアレイ１１０の断面図］
図７を用いて、本実施形態に係るＮＡＮＤ型フラッシュメモリ１００のメモリセルアレイ１１０を構成する積層体４００の断面構造を説明する。なお、図７に示す断面図は一例であって、本実施形態のメモリセルアレイ１１０の断面構造を限定するものではない。

積層体４００は、半導体基板４０１上に絶縁膜を介して、下からメモリセルアレイ層４１０とＳＧＤ（ドレイン側セレクトゲート）層４２０とが積層されている。

メモリセルアレイ層４１０は、多数の導電膜４１１、４１２、４１３、・・・、４１４と絶縁膜とが交互に積層された積層体である。メモリセルアレイ層４１０には多数の貫通孔（メモリホールＭＨ）が形成されている。メモリホールＭＨ内部には、メモリホールＭＨの側壁から内側に向かって絶縁膜膜（ＳｉＯ₂膜又はＳｉＮ膜）、電荷蓄積膜（ＳｉＮ膜）、及びゲート酸化膜（ＳｉＯ₂膜）が積層され、さらにゲート酸化膜の内側には半導体膜（Ｓｉ膜）が埋め込まれている。メモリセルアレイ層４１０の最下層に位置する導電膜４１１はソース側選択トランジスタＳＴＳのゲートに相当する。メモリセルアレイ層４１０の第２層から最上層に位置する導電膜４１２、４１３、・・・、４１４はメモリセルＭＴ及びダミーセルＤＭＴのゲートに相当する。

ＳＧＤ層４２０は、導電膜４１４の上方に設けられている。ＳＧＤ層４２０には多数の貫通孔（選択トランジスタホールＳＨ）が形成されている。選択トランジスタホールＳＨ内部にも、メモリホールＭＨと同様に、選択トランジスタホールＳＨの側壁から内側に向かって絶縁膜膜（ＳｉＯ₂膜又はＳｉＮ膜）、電荷蓄積膜（ＳｉＮ膜）及びゲート酸化膜（ＳｉＯ₂膜）が積層され、さらにゲート酸化膜の内部には半導体膜（Ｓｉ膜）が埋め込まれている。ＳＧＤ層４２０はドレイン側選択ゲートトランジスタＳＴ１のゲートに相当する。

積層体４００は、積層体４００を上下に貫通するメモリスリットＳＴを挟んで隣接する積層体４００と電気的に分離されている。メモリスリットＳＴには導電対を充填させることで、積層体４００を上下に貫通するソース線コンタクトとなる。ソース線コンタクトはソース線ＳＬの一部を構成する。

以上、本発明について図面を参照しながら説明したが、本発明は上記の実施形態に限られるものではなく、本発明の趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、本実施形態のＮＡＮＤ型フラッシュメモリを基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。さらに、上述した各実施形態は、相互に矛盾がない限り適宜組み合わせが可能であり、各実施形態に共通する技術事項については、明示の記載がなくても各実施形態に含まれる。

上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。

１：メモリシステム、 １００：ＮＡＮＤ型フラッシュメモリ、 １０１：入出力インターフェース、 １０２：ロジック制御信号入力インターフェース、 １０３：入出力制御回路、 １０４：レジスタ、 １０５：制御回路、 １０７：電圧生成回路、 １１０：メモリセルアレイ、 １１１：センス回路、 １１２：データレジスタ、 １１３：カラムデコーダ、 １１４：ロウデコーダ、 １１５：カラムドライバ、 １１６：ＮＡＮＤストリング、 １２１：昇圧電源生成回路、 １２２：温度センサ、 １２３：参照電圧生成回路、 ２００：メモリコントローラ、 ３００、３２０：ドライバ回路、 ３０１、３２１：ドライバ、 ３０２、３２３、３２４、３２５：ドライバトランジスタ、 ３１０：昇圧回路、 ３１１：クロック信号生成回路、 ３１２：チャージポンプ、 ３１３：クロック信号生成回路、 ３１４：クロック信号生成回路、 ３３０、３３３、３３４、３３５：昇圧回路、 ３４０、３５０：レギュレータ、 ３４１、３５１：トランジスタ、 ３４２、３５２：エラーアンプ、 ３４３、３５３：抵抗ディバイダ、 ３４５、３５５：フィルタ、 ３４９：温度センサ部、 ３５９：電圧生成部、 ３６１、３７１：オペアンプ、 ３６２、３６３、３７２、３７３：トランジスタ、 ３６４、３７４：抵抗ディバイダ、 ３６５、３７５：リセットトランジスタ、 ４００：積層体、 ４１０：メモリセルアレイ層、 ４１１、４１２、４１３、４１４：導電膜、 ４２０：ＳＧＤ層

Claims (11)

1. 第１昇圧回路と、
   第２昇圧回路と、
   前記第１昇圧回路によって生成された第１出力電圧によって起動する第１ドライバと、
   前記第１ドライバによって制御され、電源線と前記第２昇圧回路との間に設けられた第１ドライバトランジスタと、
   を備える半導体記憶装置。
2. 前記第１ドライバトランジスタはＮ型かつエンハンスメント型のトランジスタである、請求項１に記載の半導体記憶装置。
3. 前記第１ドライバトランジスタのゲート端子には、前記第１出力電圧から生成された電圧が供給される、請求項２に記載の半導体記憶装置。
4. 前記第１昇圧回路は、前記第１ドライバ、前記第１ドライバトランジスタ、及び前記第２昇圧回路とは独立して動作する他の回路に前記第１出力電圧を供給する、請求項１乃至３のいずれか一に記載の半導体記憶装置。
5. 電源線と前記第１昇圧回路との間に設けられた第２ドライバトランジスタをさらに備え、
   前記第２ドライバトランジスタは、Ｎ型かつデプレッション型のトランジスタである、請求項１乃至４のいずれか一に記載の半導体記憶装置。
6. 電源線と前記第１昇圧回路との間に設けられた第２ドライバトランジスタをさらに備え、
   前記第１ドライバトランジスタ及び前記第２ドライバトランジスタは共にＮ型トランジスタであり、
   前記第１ドライバトランジスタのしきい値電圧は、前記第２ドライバトランジスタのしきい値電圧より大きい、請求項１乃至５のいずれか一に記載の半導体記憶装置。
7. 電源線と前記第１昇圧回路との間に設けられた第２ドライバトランジスタをさらに備え、
   前記第２ドライバトランジスタの第２ゲート端子と第２ソース端子との間の電圧として前記電源線に供給される電源電圧と同じ電圧が印加されたときに前記第２ソース端子に供給される電圧は、前記第１ドライバトランジスタの第１ゲート端子と第１ソース端子との間の電圧として前記電源電圧と同じ電圧が印加されたときに前記第１ソース端子に供給される電圧より大きい、請求項１乃至５のいずれか一に記載の半導体記憶装置。
8. 外部から電圧が供給される外部パッドをさらに有し、
   前記第２ドライバトランジスタのゲート端子には、前記外部パッドから供給された電圧が供給される、請求項５乃至７のいずれか一に記載の半導体記憶装置。
9. 前記第１昇圧回路の面積は、前記第２昇圧回路の面積より小さい、請求項１乃至８のいずれか一に記載の半導体記憶装置。
10. 前記第１昇圧回路の昇圧能力は、前記第２昇圧回路の昇圧能力より低い、請求項１乃至９のいずれか一に記載の半導体記憶装置。
11. 前記第１昇圧回路は、前記第２昇圧回路よりも先に起動する、請求項１乃至１０のいずれか一に記載の半導体記憶装置。

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