KR100863015B1 - 전압 안정화 회로 및 이를 이용한 반도체 메모리 장치 - Google Patents

전압 안정화 회로 및 이를 이용한 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 파워 다운 모드 진입시 소정 시간동안 인에이블되는 제어 신호를 생성하는 제어 신호 생성 수단, 및 상기 제어 신호에 응답하여 전원 전압을 안정화시키기 위해 전원 전압단에 연결되는 커패시터의 개수를 제어하는 전압 레벨 유지 수단을 포함한다.
커패시터, 전압 안정화, 파워 다운 모드

Description

전압 안정화 회로 및 이를 이용한 반도체 메모리 장치 {Circuit for Stabilizing Voltage of Semiconductor Memory Apparatus}
도 1은 일반적인 반도체 메모리 장치의 블록도,
도 2는 일반적인 반도체 메모리 장치의 파워 다운 모드 진입 및 종료시 전압 노이즈를 나타낸 타이밍도,
도 3은 본 발명의 제 1 실시예에 따른 전압 안정화 회로를 이용한 반도체 메모리 장치의 블록도,
도 4는 도 3의 전압 안정화 회로의 블록도,
도 5는 도 4의 제어 신호 생성 수단의 회로도,
도 6은 도 4의 전압 레벨 유지 수단의 회로도,
도 7은 본 발명의 제 2 실시예에 따른 전압 안정화 회로를 이용한 반도체 메모리 장치의 블록도,
도 8은 도 7의 전압 안정화 회로의 블록도,
도 9는 도 8의 전압 레벨 유지 수단의 회로도이다.
<도면의 주요부분에 대한 부호의 설명>
1: 내부 회로 10: 제 1 내부 회로
20: 제 2 내부 회로 100, 200 : 전압 안정화 회로
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 파워 다운 모드 진입 및 종료시 전원 전압을 안정화 시키는 전압 안정화 회로와 이를 이용한 반도체 메모리 장치에 관한 것이다.
도 1은 일반적인 반도체 메모리 장치의 블록도이다.
일반적인 반도체 메모리 장치는 내부 회로(1), 및 상기 내부 회로(1)에 인가되는 전원 전압(VCC)을 안정화시키는 커패시터(C)를 포함한다.
상기 내부 회로(1)는 상기 전원 전압(VCC)을 인가 받는다.
상기 커패시터(C) 또한 상기 전원 전압(VCC)을 인가 받는다.
상기 커패시터(C)는 상기 전원 전압(VCC)의 레벨이 타겟 레벨보다 높아지면 높아진 만큼의 전하를 충전하고, 상기 전원 전압(VCC)이 타겟 레벨보다 낮아지면 충전된 전하를 방전시킨다. 따라서 상기 전원 전압(VCC)의 레벨은 타겟 레벨로 일정하게 유지될 수 있다.
도 2는 도 1의 반도체 메모리 장치의 파워 다운 모드 진입 및 종료시 전압 노이즈를 나타낸 타이밍도이다.
디램(DRAM)이 파워 다운 모드로 진입하면 디램의 전압 소모량이 급격히 적어지게 된다. 또한 디램이 파워 다운 모드를 종료하면 디램의 전압 소모량이 급격히 많아지게 된다. 따라서 내부 회로(1)에 공급되는 전원 전압(VCC)은 파워 다운 모 드 진입시 일정 시간 타겟 레벨보다 높아지게 된다. 한편, 파워 다운 모드 종료시에는 일정 시간 상기 전원 전압(VCC)이 타겟 레벨보다 낮아지게 되는 문제점이 있다. 이러한 문제점은 상기 전원 전압(VCC)을 안정화 시키기 위해 연결되는 커패시터(C)의 용량이 작기 때문에 발생한다.
내부 회로(1)는 타겟 레벨의 일정한 전원 전압(VCC)을 인가 받아야 정상 동작이 가능하다. 하지만 전원 전압(VCC)의 레벨이 타겟 레벨보다 높아지거 낮아지게 되면 전원 전압(VCC)을 인가 받는 내부 회로(1)는 정상 동작이 불가능해 질 수 있다. 예를 들어, 전원 전압(VCC)으로서 DLL 구동 전압을 인가 받는 내부 회로인 DLL 회로는 DLL 구동 전압이 타겟 레벨보다 높아지거나 낮아지게 되면 정상적인 DLL 클럭을 생성할 수 없게 된다. 이와 같은 문제는 커패시터를 이용하여 전원 전압을 안정화시키는 모든 내부 회로에서 발생할 수 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 파워 다운 모드 진입시, 종료시 또는 진입 및 종료시 전원 전압을 타겟 레벨로 안정화시킬 수 있는 전압 안정화 회로와 이를 이용한 반도체 메모리 장치를 제공함에 그 목적이 있다.
본 발명에 따른 반도체 메모리 장치의 전압 안정화 회로는 파워 다운 모드 진입시 소정 시간동안 인에이블되는 제어 신호를 생성하는 제어 신호 생성 수단, 및 상기 제어 신호의 인에이블 구간동안 전원 전압을 안정화시키기 위해 전원 전압단에 연결되는 커패시터의 개수를 제어하는 전압 레벨 유지 수단을 포함한다.
본 발명에 따른 다른 실시예의 반도체 메모리 장치의 전압 안정화 회로는 파워 다운 모드 종료시 소정 시간동안 인에이블되는 제어 신호를 생성하는 제어 신호 생성 수단, 및 상기 제어 신호의 인에이블 구간동안 전원 전압을 안정화시키기 위해 전원 전압단에 연결되는 커패시터의 개수를 제어하는 전압 레벨 유지 수단을 포함한다.
본 발명에 따른 반도체 메모리 장치는 제 1 전원 전압을 인가 받는 제 1 내부 회로, 제 2 전원 전압을 인가 받는 제 2 내부 회로, 및 파워 다운 모드 진입 또는 종료 또는 진입 및 종료시 소정시간동안 상기 제 1 전원 전압을 안정화시키기 위해 제 1 전원 전압단과 상기 제 2 전원 전압단에 연결되는 커패시터의 개수를 제어하는 전압 안정화 회로를 포함한다.
이하, 본 발명에 따른 반도체 메모리 장치의 바람직한 일실시예를 첨부도면에 의거하여 상세하게 설명하면 다음과 같다.
도 3은 본 발명의 제 1 실시예에 따른 전압 안정화 회로를 이용한 반도체 메모리 장치의 블록도이다. 이때, 도 3은 파워 다운 모드 진입과 종료시 즉, 클럭 인에이블 신호(CKE)의 인에이블과 디스에이블시 전원 전압(VCC)을 안정화시키는 커패시터의 개수를 늘이기 위한 것으로 이하 설명은 본 발명의 일실시예임을 밝혀둔다. 또한 클럭 인에이블 신호(CKE)는 파워 다운 모드 진입시 로우로 디스에이블되고 파워 다운 모드 종료시 하이로 인에이블되는 경우를 예를 들어 설명한다.
본 발명에 따른 반도체 메모리 장치는 내부 회로(1), 및 전압 안정화 회로(100)를 포함한다.
상기 내부 회로(1)는 전원 전압(VCC)을 인가 받는다.
상기 전압 안정화 회로(100)는 상기 전원 전압(VCC)을 인가 받으며, 클럭 인에이블 신호(CKE)에 응답하여 파워 다운 모드 진입과 종료시 상기 전원 전압(VCC)을 안정화시킨다. 상기 전압 안정화 회로(100)는 파워 다운 모드 진입과 종료시 상기 전원 전압(VCC)을 안정화 시키기 위해서 파워 다운 모드 진입과 종료시 전원 전압단에(VCC) 연결되는 커패시터의 개수를 늘린다.
도 4는 도 3의 전압 안정화 회로의 블록도이다.
전압 안정화 회로(100)는 제어 신호 생성 수단(110), 및 전압 레벨 유지 수단(120)을 포함한다.
상기 제어 신호 생성 수단(110)은 클럭 인에이블 신호(CKE)에 응답하여 제어 신호(ctrl)를 생성한다.
상기 제어 신호 생성 수단(110)은 상기 클럭 인에이블 신호(CKE)의 라이징 타이밍에 상기 제어 신호(ctrl)를 소정시간 인에이블시킨다. 또한 상기 클럭 인에이블 신호(CKE)의 폴링 타이밍에 상기 제어 신호(ctrl)를 소정시간 인에이블시킨다.
상기 전압 레벨 유지 수단(120)은 상기 제어 신호(ctrl)에 응답하여 전원 전압(VCC)을 안정화시키는 커패시터 즉, 전원 전압단(VCC)에 연결되는 커패시터의 개수를 제어한다. 이때, 상기 전압 레벨 유지 수단(120)은 상기 전원 전압(VCC)을 인가 받는 제 1 커패시터와 상기 제어 신호(ctrl)의 인에이블 구간에서만 상기 전원 전압(VCC)을 인가 받는 제 2 커패시터를 포함한다.
도 5는 도 4의 제어 신호 생성 수단의 회로도이다.
제어 신호 생성 수단(110)은 제 1 펄스 발생부(111), 제 2 펄스 발생부(112), 및 신호 조합부(113)를 포함한다.
상기 제 1 펄스 발생부(111)는 상기 클럭 인에이블 신호(CKE)의 폴링 타이밍에 제 1 펄스(pulse1)를 생성한다.
상기 제 1 펄스 발생부(111)는 제 1 인버터(IV1), 제 1 노어 게이트(NOR1), 및 제 1 지연기(delay1)를 포함한다. 상기 제 2 지연기(delay2)는 상기 클럭 인에이블 신호(CKE)를 입력 받는다. 상기 제 1 인버터(IV1)는 상기 제 1 지연기(delay1)의 출력 신호를 입력 받는다. 상기 제 1 노어 게이트(NOR1)는 상기 제 1 인버터(IV1)와 상기 클럭 인에이블 신호(CKE)를 입력 받는다. 또한 상기 제 1 노어 게이트(NOR1)는 상기 제 1 인버터(IV1)와 상기 클럭 인에이블 신호(CKE) 둘 다 로우 레벨일 경우 하이 레벨을 출력하며 상기 제 1 노어 게이트(NOR1)의 출력 신호가 상기 제 1 펄스(pulse1)이다.
상기 제 2 펄스 발생부(112)는 클럭 인에이블 신호(CKE)의 라이징 타이밍에 제 2 펄스(pulse2)를 생성한다.
상기 제 2 펄스 발생부(112)는 제 2 및 제 3 인버터(IV2, IV3), 낸드 게이트(ND1), 및 제 2 지연기(delay2)를 포함한다. 상기 제 2 지연기(delay2)는 상기 클럭 인에이블 신호(CKE)를 입력 받는다. 상기 제 2 인버터(IV2)는 상기 제 2 지연기(delay2)의 출력 신호를 입력 받는다. 상기 낸드 게이트(ND1)는 상기 제 2 인버터(IV2)의 출력 신호와 상기 클럭 인에이블 신호(CKE)를 입력 받는다. 상기 제 3 인버터(IV3)는 상기 낸드 게이트(ND1)의 출력 신호를 반전시켜 상기 제 2 펄 스(pulse2)로서 출력한다.
상기 신호 조합부(113)는 상기 제 1 펄스(pulse1)와 상기 제 2 펄스(pulse2)를 상기 제어 신호(ctrl)로서 출력한다. 즉, 상기 제어 신호(ctrl)는 상기 제 1 펄스(pulse1)가 인에이블 되는 타이밍에 인에이블되고, 또 상기 제 2 펄스(pulse2)가 인에이블되는 타이밍에 인에이블된다.
상기 신호 조합부(113)는 제 2 노어 게이트(NOR2), 및 제 4 인버터(IV4)를 포함한다. 상기 제 2 노어 게이트(NOR2)는 상기 제 1 펄스(pulse1)와 상기 제 2 펄스(pulse2)를 입력 받는다. 상기 제 4 인버터(IV4)는 상기 제 2 노어 게이트(NOR2)의 출력 신호를 반전시켜 상기 제어 신호(ctrl)로서 출력한다. 이때, 상기 클럭 인에이블 신호(CKE)는 상기 파워 다운 모드 진입시 로우로 인에이블되며 상기 파워 다운 종료시 하이로 디스에이블되는 신호이다.
도 6은 도 4의 전압 레벨 유지 수단의 회로도이다.
전압 레벨 유지 수단(120)은 제어 신호(ctrl)에 응답하여 전원 전압단(VCC)에 연결되는 커패시터의 개수를 제어한다. 이때, 설명의 편의상 상기 전원 전압단(VCC)에 연결된 커패시터와 상기 제어 신호(ctrl)가 인에이블되면 상기 전원 전압단(VCC)에 연결되는 커패시터의 개수를 각 1개씩으로 도시 및 설명하였으나 이에 한정하는 것은 아니다.
상기 전압 레벨 유지 수단(120)은 상기 제어 신호(ctrl)가 인에이블되면 상기 전원 전압단(VCC)에 연결되는 커패시터의 개수를 늘린다.
상기 전압 레벨 유지 수단(120)은 제 1 커패시터(C1), 및 제 2 커패시터(C2) 를 구비한 전하 제어부(121)를 포함한다. 제어 신호(ctrl)가 하이로 인에이블되면 상기 제 1 커패시터(C1)와 상기 제 2 커패시터(C2)는 연결되어 전원 전압단(VCC)에 연결된다. 이때, 상기 제 1 커패시터(C1)는 상기 제어 신호(ctrl)와는 무관하게 상기 전원 전압단(VCC)에 연결되지만 상기 제 2 커패시터(C2)는 상기 제어 신호(ctrl)가 하이로 인에이블되었을 때만 상기 전원 전압단(VCC)에 연결된다. 상기 제 1 커패시터(C1)와 상기 전하 제어부(121) 즉, 상기 제 2 커패시터(C1)를 상기 제어 신호(ctrl)가 인에이블되었을 경우에만 연결시키는 것은 상기 제 1 커패시터(C1)가 전원 전압(VCC)을 안정화시키는 즉, 안정화 능력을 상기 제어 신호(ctrl)가 인에이블되었을 경우에만 높여주기 위한 것이다. 상기 안정화 능력은 예를 들어 상기 전원 전압(VCC)을 인가 받는 제 1 커패시터(C1)가 상기 전원 전압(VCC)이 타겟 레벨보다 높아지면 높아진 만큼의 전하를 충전하고 상기 전원 전압(VCC)이 타겟 레벨보다 낮아지면 낮아진 만큼의 전하를 방충하는 것을 의미한다.
상기 전압 레벨 유지 수단(120)는 상기 제 1 커패시터(C1), 및 상기 제 2 커패시터(C2)와 스위칭 소자로서 제 1 트랜지스터(N1)를 구비한 전하 제어부(121)를 포함한다. 상기 제 1 커패시터(C1)는 상기 전원 전압(VCC)을 인가 받고 접지단(VSS)에 연결된다. 상기 제 2 커패시터(C2)는 상기 제 1 트랜지스터(N1)와 접지단(VSS)에 연결된다. 상기 제 1 트랜지스터(N1)는 상기 제어 신호(ctrl)를 입력 받는 게이트, 상기 제 1 커패시터(C1)와 상기 제 2 커패시터(C2)를 연결하는 드레인 및 소오스를 포함한다.
도 7은 본 발명의 제 2 실시예에 따른 전압 안정화 회로를 이용한 반도체 메 모리 장치의 블록도이다.
본 발명에 따른 제 2 실시예의 전압 안정화 회로를 이용한 반도체 메모리 장치는 제 1 내부 회로(10), 제 2 내부 회로(20), 및 전압 안정화 회로(200)를 포함한다.
상기 제 1 내부 회로(10)는 제 1 전원 전압(VCC1)을 인가 받는다.
상기 제 2 내부 회로(20)는 제 2 전원 전압(VCC2)을 인가 받는다.
상기 전압 안정화 회로(200)는 상기 제 1 전원 전압(VCC1)과 상기 제 2 전원 전압(VCC2)을 인가 받는다. 상기 전압 안정화 회로(200)는 제 1 전원 전압단(VCC1)과 제 2 전원 전압단(VCC2)에 연결되는 커패시터의 개수를 제어한다. 즉, 상기 파워 다운 모드 진입과 종료시 상기 제 1 전원 전압(VCC1)을 안정화시키기 위해 상기 제 1 전원 전압(VCC1)에 연결되는 커패시터의 개수는 늘리고 상기 제 2 전원 전압단(VCC1)에 연결되는 커패시터의 개수는 줄인다.
도 8은 도 7의 전압 안정화 회로의 블록도이다.
전압 안정화 회로(200)는 제어 신호 생성 수단(110), 및 전압 레벨 유지 수단(130)을 포함한다.
상기 제어 신호 생성 수단(110)은 클럭 인에이블 신호(CKE)에 응답하여 제어 신호(ctrl)를 생성한다. 상기 제어 신호 생성 수단(110)은 상기 클럭 인에이블 신호(CKE)의 라이징 타이밍과 폴링 타이밍에 인에이블되는 상기 제어 신호(ctrl)를 생성한다. 상기 제어 신호 생성 수단(110)은 도 5와 동일하므로 회로도와 설명은 도 5의 회로도와 설명으로 대체한다.
상기 전압 레벨 유지 수단(130)은 제 1 전원 전압(VCC1)과 제 2 전원 전압(VCC2)을 인가 받는다. 상기 전압 레벨 유지 수단(130)은 상기 제 1 전원 전압단(VCC1)과 상기 제 2 전원 전압단(VCC2)에 연결되는 커패시터의 개수를 제어한다. 즉, 상기 제어 신호(ctrl)가 인에이블되면 상기 제 1 전원 전압(VCC1)을 안정화시키기 위해 상기 제 1 전원 전압단(VCC1)에 연결되는 커패시터의 개수는 늘리고 상기 제 2 전원 전압단(VCC2)에 연결되는 커패시터의 개수는 줄인다.
도 9는 도 8의 전압 레벨 유지 수단의 회로도이다.
전압 레벨 유지 수단(130)은 제어 신호(ctrl)가 인에이블되면 제 1 전원 전압단(VCC1)에 연결되는 커패시터의 개수를 늘리고 제 2 전원 전압단(VCC2)에 연결되는 커패시터의 개수는 줄인다. 이때, 설명의 편의상 상기 제 1 전원 전압단(VCC1)에 연결된 커패시터와 상기 제어 신호(ctrl)가 인에이블되면 상기 제 1 전원 전압단(VCC1)에 연결되는 커패시터의 개수를 각 1개씩으로 도시 및 설명하였으나 이에 한정하는 것은 아니다.
상기 전압 레벨 유지 수단(130)은 제 3 커패시터(C11), 및 전하 제어부(131)를 포함한다.
상기 제 3 커패시터(C11)는 상기 제어 신호(ctrl)와는 상관없이 상기 제 1 전원 전압단(VCC1)에 연결된다.
제 4 커패시터(C12)를 구비한 상기 전하 제어부(131)는 상기 제어 신호(ctrl)가 디스에이블되었을 경우 상기 제 2 전원 전압단(VCC2)에 연결되고 상기 제어 신호(ctrl)가 인에이블되었을 경우에만 상기 제 1 전원 전압단(VCC1)에 연결 된다. 즉, 상기 제어 신호(ctrl)가 디스에이블되면 제 3 커패시터(C11)는 상기 제 1 전원 전압단(VCC1)에 연결되고 제 4 커패시터(C12)는 상기 제 2 전원 전압단(VCC2)에 연결된다. 한편, 상기 제어 신호(ctrl)가 인에이블되면 상기 제 3 커패시터(C11)와 상기 제 4 커패시터(C12)는 상기 제 1 전원 전압단(VCC1)에 공통 연결된다. 상기 제어 신호(ctrl)가 인에이블되었을 경우에만 상기 제 3 커패시터(C11)와 상기 제 4 커패시터(C12)가 상기 제 1 전원 전압단(VCC1)에 공통 연결되는 이유는 상기 제어 신호(ctrl)가 인에이블되었을 경우에만 상기 제 1 전원 전압(VCC1)을 안정화시키는 즉, 안정화 능력을 높여주기 위해서 이다. 상기 안정화 능력은 예를 들어 상기 제 3 커패시터(C11)가 상기 제 1 전원 전압(VCC1)이 타겟 레벨보다 높아지만 높아진 만큼의 전하를 충전하고 상기 제 1 전원 전압(VCC2)이 타겟 레벨보다 낮아지면 낮아진 만큼의 전하를 방출하는 것을 의미한다.
상기 전압 레벨 유지 수단(130)은 상기 제 3 커패시터(C11), 및 상기 전하 제어부(131)를 포함한다. 상기 전하 제어부(131)는 상기 제 4 커패시터(C12), 스위칭 소자인 제 2 및 제 3 트랜지스터(N11, N12), 및 제 5 인버터(IV11)를 포함한다. 상기 제 3 커패시터(C11)는 상기 제 1 전원 전압(VCC1)을 인가 받고 접지단(VSS)에 연결된다. 상기 제 4 커패시터(C11)는 상기 제 2 트랜지스터(N11)와 상기 제 3 트랜지스터(N12) 사이에 연결되고 접지단(VSS)에 연결된다. 상기 제 5 인버터(IV11)는 상기 제어 신호(ctrl)를 입력 받는다. 상기 제 2 트랜지스터(N11)는 상기 제어 신호(ctrl)를 입력 받는 게이트, 상기 제 3 커패시터(C11)가 상기 제 1 전원 전압(VCC1)을 인가 받는 노드와 상기 제 4 커패시터(C12)가 상기 제 2 전원 전 압(VCC2)을 인가 받는 노드에 연결된 드래인 및 소오스를 포함한다. 상기 제 3 트랜지스터(N12)는 상기 제 5 인버터(IV11)의 출력 신호를 입력 받는 게이트, 상기 제 2 전원 전압(VCC2)을 인가 받는 노드와 상기 제 4 커패시터(C12)가 연결된 드래인 및 소오스를 포함한다.
이와 같이 구성된 본 발명에 따른 전압 안정화 회로 및 이를 이용한 반도체 메모리 장치의 동작을 설명한다.
먼저, 본 발명의 제 1 실시예에 따른 전압 안정화 회로를 이용한 반도체 메모리 장치의 동작을 도 3 내지 도 6을 참조하여 설명한다.
클럭 인에이블 신호(CKE)는 파워 다운 모드 진입시 로우로 디스에이블되고 파워 다운 모드 종료시 하이로 인에이블된다.
디램이 파워 다운 모드가 아닌 경우 즉 파워 다운 모드 종료시 상기 클럭 인에이블 신호(CKE)는 하이 레벨을 갖는다. 따라서 제어 신호 생성 수단(110)은 하이 레벨의 상기 클럭 인에이블 신호(CKE)를 입력 받는다. 이때, 제 1 펄스 발생부(111)는 제 1 펄스(pulse1)로서 로우 레벨을 출력한다. 또한 제 2 펄스 발생부(112)는 제 2 펄스(pulse2)로서 로우 레벨을 출력한다. 따라서 상기 제어 신호(ctrl)는 디스에이블 즉, 로우 레벨이다.
상기 전압 레벨 유지 수단(120)은 로우 레벨인 상기 제어 신호(ctrl)를 입력 받는다. 제 1 커패시터(C1)는 전원 전압(VCC)을 인가 받고 제 2 커패시터(C2)는 상기 전원 전압(VCC)을 인가 받지 않는다.
파워 다운 모드로 진입하면 즉, 상기 클럭 인에이블 신호(CKE)가 로우로 디 스에이블되면 상기 제 1 펄스 발생부(111)는 상기 클럭 인에이블 신호(CKE)가 로우로 천이하는 타이밍에 하이로 인에이블되고 상기 제 1 지연기(delay1)의 지연시간동안 인에이블되는 제 1 펄스(pulse1)를 생성한다. 이때, 상기 제 2 펄스 발생부(112)에서 출력되는 상기 제 2 펄스(pulse2)는 로우 레벨이다. 따라서 상기 제 1 펄스(pulse1)는 상기 제어 신호(ctrl)로서 출력된다. 즉, 상기 제어 신호(ctrl)는 상기 클럭 인에이블 신호(CKE)가 로우로 인에이블되는 타이밍에 하이로 인에이블되며 인에이블 구간은 상기 제 1 지연기(delay1)의 지연시간과 동일하다.
상기 전압 레벨 유지 수단(120)에 하이 레벨인 상기 제어 신호(ctrl)가 입력되면 상기 제 1 커패시터(C1)와 상기 제 2 커패시터(C2)가 연결된다. 따라서 파워 다운 모드 진입시 전압 레벨이 높아진 상기 전원 전압(VCC)이 상기 제 1 커패시터(C1)와 상기 제 2 커패시터(C2)에 충전된다. 상기 제어 신호(ctrl)가 소정시간 이후 로우로 디스에이블되면 상기 제 1 커패시터(C1)만 상기 전원 전압(VCC)을 인가 받고 상기 제 2 커패시터(C2)는 상기 전원 전압(VCC)을 인가 받지 못한다.
상기 파워 다운 모드가 종료되면 즉, 상기 클럭 인에이블 신호(CKE)가 하이로 인에이블되면 상기 제 2 펄스 발생부(112)는 상기 클럭 인에이블 신호(CKE)가 하이로 인에이블되는 타이밍에 하이로 인에이블되는 상기 제 2 펄스(pulse2)를 생성한다. 따라서 상기 제어 신호(ctrl)는 상기 제 2 펄스(pulse2)가 하이로 인에이블되는 타이밍에 하이로 인에이블되고 상기 제 2 지연기(delay2)의 지연시간동안 인에이블된 상태를 유지하고 로우로 디스에이블된다.
상기 전압 레벨 유지 수단(120)에 하이 레벨인 상기 제어 신호(ctrl)가 입력 되면 상기 제 1 커패시터(C1)와 상기 제 2 커패시터(C2)가 연결된다. 따라서 파워 다운 모드 종료시 전압 레벨이 낮아진 상기 전원 전압(VCC)에 상기 제 1 커패시터(C1)와 상기 제 2 커패시터(C1)가 파워 다운 모드 진입시 충전되었던 전압을 방출한다. 소정시간 이후 상기 제어 신호(ctrl)가 로우로 디스에이블되면 상기 제 1 커패시터(C1)는 상기 전원 전압(VCC)을 인가 받고 상기 제 2 커패시터(C2)는 상기 전원 전압(VCC)을 인가 받지 못한다.
본 발명은 전원 전압(VCC)이 파워 다운 모드 진입시 타겟 레벨보다 전압 레벨이 일정시간 높아지고 파워 다운 모드 종료시 타겟 레벨보다 일정시간 낮아지는 문제를 해결하기 위한 것이다. 본 발명은 파워 다운 모드 진입과 종료시 전원 전압(VCC)을 인가 받는 커패시터의 개수를 늘림으로써 전원 전압(VCC)을 안정화시킨다.
본 발명의 제 2 실시예에 따른 전압 안정화 회로를 이용한 반도체 메모리 장치의 동작을 도 5, 및 도 7 내지 도 9를 참조하여 설명한다.
디램이 파워 다운 모드가 아닌 경우 즉 파워 다운 모드 종료시 상기 클럭 인에이블 신호(CKE)는 하이 레벨을 갖는다. 따라서 제어 신호 생성 수단(110)은 하이 레벨의 상기 클럭 인에이블 신호(CKE)를 입력 받는다. 이때, 제 1 펄스 발생부(111)는 제 1 펄스(pulse1)로서 로우 레벨을 출력한다. 또한 제 2 펄스 발생부(112)는 제 2 펄스(pulse2)로서 로우 레벨을 출력한다. 따라서 상기 제어 신호(ctrl)는 로우 레벨이다.
상기 전압 레벨 유지 수단(130)은 로우 레벨인 상기 제어 신호(ctrl)을 입력 받는다. 제 3 커패시터(C11)는 제 1 전원 전압(VCC1)을 인가 받고 제 4 커패시터(C12)는 제 2 전원 전압(VCC2)을 인가 받는다.
파워 다운 모드로 진입하면 즉, 상기 클럭 인에이블 신호(CKE)가 로우로 디스에이블되면 상기 제 1 펄스 발생부(111)는 상기 클럭 인에이블 신호(CKE)가 로우로 천이하는 타이밍에 하이로 인에이블되고 상기 제 1 지연기(delay1)의 지연시간동안 인에이블되는 제 1 펄스(pulse1)를 생성한다. 이때, 상기 제 2 펄스 발생부(112)에서 출력되는 상기 제 2 펄스(pulse2)는 로우 레벨이다. 따라서 상기 제 1 펄스(pulse1)는 상기 제어 신호(ctrl)로서 출력된다. 즉, 상기 제어 신호(ctrl)는 상기 클럭 인에이블 신호(CKE)가 로우로 인에이블되는 타이밍에 하이로 인에이블되며 인에이블 구간은 상기 제 1 지연기(delay1)의 지연시간과 동일하다.
상기 전압 레벨 유지 수단(130)에 하이 레벨인 상기 제어 신호(ctrl)가 입력되면 상기 제 3 커패시터(C11)와 상기 제 4 커패시터(C12)가 연결된다. 따라서 파워 다운 모드 진입시 상기 제 3 커패시터(C11)와 상기 제 4 커패시터(C12)에 높아진 상기 제 1 전원 전압(VCC1)이 충전된다. 상기 제어 신호(ctrl)가 소정시간 이후 로우로 디스에이블되면 상기 제 3 커패시터(C11)만 상기 제 1 전원 전압(VCC1)을 인가 받고 상기 제 4 커패시터(C12)는 상기 제 2 전원 전압(VCC2)을 인가 받는다.
상기 파워 다운 모드가 종료되면 즉, 상기 클럭 인에이블 신호(CKE)가 하이로 인에이블되면 상기 제 2 펄스 발생부(112)는 상기 클럭 인에이블 신호(CKE)가 하이로 인에이블되는 타이밍에 하이로 인에이블되는 상기 제 2 펄스(pulse2)를 생성한다. 따라서 상기 제어 신호(ctrl)는 상기 제 2 펄스(pulse2)가 하이로 인에이 블되는 타이밍에 하이로 인에이블되고 상기 제 2 지연기(delay2)의 지연시간동안 인에이블된 상태를 유지하고 로우로 디스에이블된다.
상기 전압 레벨 유지 수단(130)에 하이 레벨인 상기 제어 신호(ctrl)가 입력되면 상기 제 3 커패시터(C11)와 상기 제 4 커패시터(C12)가 연결된다. 따라서 파워 다운 종료시 낮아진 상기 제 1 전원 전압(VCC1)에 상기 제 3 커패시터(C11)와 상기 제 4 커패시터(C12)의 충전된 전압이 방출된다. 소정시간 이후 상기 제어 신호(ctrl)가 로우로 디스에이블되면 상기 제 3 커패시터(C11)는 상기 제 1 전원 전압(VCC1)을 인가 받고 상기 제 4 커패시터(C12)는 상기 제 2 전원 전압(VCC2)을 인가 받는다.
본 발명에 따른 전압 안정화 회로를 이용한 반도체 메모리 장치는 커패시터를 이용하여 파워 다운 모드 진입 및 종료시 내부 회로가 인가 받는 전원 전압(VCC)을 안정화시킨다. 파워 다운 모드 진입과 종료시 제 3 커패시터(C11)가 인가 받는 제 1 전원 전압(VCC1)을 안정화시키기 위해 제 2 전원 전압(VCC2)을 인가 받는 제 4 커패시터(C12)를 이용한다. 이것은 제 1 실시예와는 달리 반도체 메모리 장치의 면적을 줄이기 위해 반도체 메모리 장치내에 존재하는 커패시터들을 이용하여 파워 다운 모드 진입과 종료시 커패시터 용량을 늘리는 원리이다. 즉, 파워 다운 모드 진입과 종료시 안정화시키려는 전원 전압을 인가 받는 커패시터와 안정화시려는 전원 전압이외의 전원 전압을 인가 받는 커패시터를 병렬 연결하여 안정화시키려는 전원 전압을 인가 받는 커패시터의 용량을 늘린다. 또한 제 2 실시예에서 제 1 내부 회로(10)는 DLL 회로, 제 1 전원 전압(VCC1)은 DLL 구동 전압, 제 2 내 부 회로(20)는 출력 드라이버, 제 2 전원 전압(VCC2)은 드라이버 구동 전압일 수 있다.
한편, 파워 다운 모드 진입시에만 제어 신호를 인에이블시키거나 파워 다운 모드 종료시에만 제어 신호를 인에이블시켜 안정화시키려는 전원 전압을 인가 받는 커패시터의 용량 즉, 안정화 능력을 높일 수 있다. 예를 들어 파워 다운 모드 진입시만 설명하면 클럭 인에이블 신호의 라이징 타이밍에 인에이블되는 펄스를 생성하고 인에이블된 펄스를 제어 신호로서 도 6 또는 도 9의 전압 레벨 유지 수단에 입력함으로써 본 발명의 효과를 얻을 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 전압 안정화 회로는 파워 다운 모드 진입시, 종료시 또는 진입 및 종료시 반도체 메모리 장치의 내부 전압을 안정시키는 효과가 있다. 또한 전압 안정화 회로를 이용한 반도체 메모리 장치는 파워 다운 모드 진입시, 종료시 또는 진입 및 종료시 타겟 레벨의 전압을 인가 받음으로써 정상적인 동작을 수행할 수 있는 효과가 있다.

Claims (31)

  1. 파워 다운 모드 진입시 소정 시간동안 인에이블되는 제어 신호를 생성하는 제어 신호 생성 수단; 및
    상기 제어 신호의 인에이블 구간동안 전원 전압을 안정화시키기 위해 전원 전압단에 연결되는 커패시터의 개수를 제어하는 전압 레벨 유지 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 안정화 회로.
  2. 제 1 항에 있어서,
    상기 제어 신호 생성 수단은
    상기 파워 다운 모드 진입시 제 1 펄스를 생성하고, 생성된 상기 제 1 펄스를 상기 제어 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 전압 안정화 회로.
  3. 제 2 항에 있어서,
    상기 제어 신호 생성 수단은
    상기 파워 다운 모드 진입시 상기 제 1 펄스를 생성하는 제 1 펄스 발생부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 안정화 회로.
  4. 제 3 항에 있어서,
    상기 제 1 펄스 발생부는
    클럭 인에이블 신호에 응답하여 상기 제 1 펄스를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 전압 안정화 회로.
  5. 제 4 항에 있어서,
    상기 제 1 펄스 발생부는
    상기 클럭 인에이블 신호의 폴링 타이밍에 인에이블되는 상기 제 1 펄스를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 전압 안정화 회로.
  6. 제 5 항에 있어서,
    상기 제어 신호 생성 수단은
    파워 다운 모드 종료시 제 2 펄스를 생성하고, 상기 제 1 펄스와 상기 제 2 펄스를 상기 제어 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 전압 안정화 회로.
  7. 제 6 항에 있어서,
    상기 제어 신호 생성 수단은
    상기 클럭 인에이블 신호에 응답하여 상기 제 2 펄스를 생성하는 제 2 펄스 발생부, 및
    상기 제 1 펄스와 상기 제 2 펄스를 상기 제어 신호로서 출력하는 신호 조합 부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 안정화 회로.
  8. 제 7 항에 있어서,
    상기 제 2 펄스 발생부는
    상기 클럭 인에이블 신호의 라이징 타이밍에 상기 제 2 펄스를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 전압 안정화 회로.
  9. 제 7 항에 있어서,
    상기 신호 조합부는
    상기 제 1 펄스의 인에이블 구간과 상기 제 2 펄스의 인에이블 구간 각각을 상기 제어 신호의 인에이블 구간으로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 전압 안정화 회로.
  10. 파워 다운 모드 종료시 소정 시간동안 인에이블되는 제어 신호를 생성하는 제어 신호 생성 수단; 및
    상기 제어 신호의 인에이블 구간동안 전원 전압을 안정화시키기 위해 전원 전압단에 연결되는 커패시터의 개수를 제어하는 전압 레벨 유지 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 안정화 회로.
  11. 제 10 항에 있어서,
    상기 제어 신호 생성 수단은
    클럭 인에이블 신호에 응답하여 상기 제어 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 전압 안정화 회로.
  12. 제 11 항에 있어서,
    상기 제어 신호 생성 수단은
    상기 클럭 인에이블 신호의 라이징 타이밍에 펄스를 생성하고 상기 펄스를 상기 제어 신호로서 출력하는 펄스 발생부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 안정화 회로.
  13. 제 1 항 또는 제 10 항에 있어서,
    상기 전압 레벨 유지 수단은
    상기 제어 신호가 인에이블되면 상기 커패시터의 개수를 늘리는 것을 특징으로 하는 반도체 메모리 장치의 전압 안정화 회로.
  14. 제 13 항에 있어서,
    상기 전압 레벨 유지 수단은
    상기 전원 전압단에 연결된 제 1 커패시터, 및
    상기 제어 신호에 응답하여 상기 전원 전압단에 연결되는 제 2 커패시터를 구비한 전하 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압 안 정화 회로.
  15. 제 14 항에 있어서,
    상기 전하 제어부는
    상기 제어 신호가 인에이블되면 상기 전원 전압단에 연결되는 것을 특징으로 하는 반도체 메모리 장치의 전압 안정화 회로.
  16. 제 15 항에 있어서,
    상기 전하 제어부는
    상기 제어 신호에 응답하는 스위칭 소자, 및
    상기 스위칭 소자로부터 상기 전원 전압단에 연결되는 상기 제 2 커패시터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 1 전원 전압을 인가 받는 제 1 내부 회로;
    제 2 전원 전압을 인가 받는 제 2 내부 회로; 및
    파워 다운 모드 진입 또는 종료 또는 진입 및 종료시 소정 시간동안 상기 제 1 전원 전압을 안정화시키기 위해 제 1 전원 전압단과 상기 제 2 전원 전압단에 연결되는 커패시터의 개수를 제어하는 전압 안정화 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 전압 안정화 회로는
    상기 파워 다운 모드 진입, 종료 또는 진입 및 종료시 상기 제 1 전원 전압단에 연결되는 커패시터의 개수를 늘리고 상기 제 2 전원 전압단에 연결되는 커패시터의 개수는 줄이는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 18 항에 있어서,
    상기 전압 안정화 회로는
    상기 파워 다운 모드 진입, 종료 또는 진입 및 종료시 인에이블되는 제어 신호를 생성하는 제어 신호 생성 수단, 및
    상기 제어 신호에 응답하여 상기 제 1 전원 전압단과 상기 제 2 전원 전압단에 연결되는 커패시터의 개수를 제어하는 전압 레벨 유지 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 19 항에 있어서,
    상기 제어 신호 생성 수단은
    상기 파워 다운 모드 진입시 펄스를 생성하고 상기 펄스를 상기 제어 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제 20 항에 있어서,
    상기 제어 신호 생성 수단은
    클럭 인에이블 신호의 폴링 타이밍에 상기 펄스를 생성하는 펄스 발생부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제 19 항에 있어서,
    상기 제어 신호 생성 수단은
    상기 파워 다운 모드 종료시 펄스를 생성하고 상기 펄스를 상기 제어 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  23. 제 22 항에 있어서,
    상기 제어 신호 생성 수단은
    클럭 인에이블 신호의 라이징 타이밍에 상기 펄스를 생성하는 펄스 발생부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  24. 제 19 항에 있어서,
    상기 제어 신호 생성 수단은
    상기 파워 다운 모드 진입시 제 1 펄스를 생성하고 상기 파워 다운 모드 종료시 제 2 펄스를 생성하여 상기 제어 신호로서 상기 제 1 펄스와 상기 제 2 펄스를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  25. 제 24 항에 있어서,
    상기 제어 신호 생성 수단은
    클럭 인에이블 신호의 폴링 타이밍에 상기 제 1 펄스를 생성하는 제 1 펄스 발생부,
    상기 클럭 인에이블 신호의 라이징 타이밍에 상기 제 2 펄스를 생성하는 제 2 펄스 발생부, 및
    상기 제 1 펄스와 상기 제 2 펄스를 상기 제어 신호로서 출력하는 신호 조합부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  26. 제 19 항에 있어서,
    상기 전압 레벨 유지 수단은
    상기 제어 신호가 인에이블되면 상기 제 1 전원 전압단에 연결되는 커패시터의 개수를 늘리고 상기 제 2 전원 전압단에 연결되는 커패시터의 개수는 줄이는 것을 특징으로 하는 반도체 메모리 장치.
  27. 제 26 항에 있어서,
    상기 전압 레벨 유지 수단은
    상기 제 1 전원 전압단에 연결되는 제 1 커패시터, 및
    제 2 커패시터를 구비하며 상기 제어 신호에 응답하여 상기 제 1 전원 전압단 또는 제 2 전원 전압단에 연결되는 전하 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  28. 제 27 항에 있어서,
    상기 전하 제어부는
    상기 제어 신호가 인에이블되면 상기 제 1 전원 전압단에 연결되고 상기 제어 신호가 디스에이블되면 상기 제 2 전원 전압단에 연결되는 제 2 커패시터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  29. 제 28 항에 있어서,
    상기 전하 제어부는
    상기 제 2 커패시터,
    상기 제어 신호에 응답하여 상기 제 2 커패시터에 상기 제 1 전원 전압단을 연결하는 제 1 스위칭 소자, 및
    상기 제어 신호에 응답하여 상기 제 2 커패시터에 상기 제 2 전원 전압단을 연결하는 제 2 스위칭 소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  30. 제 29 항에 있어서,
    상기 제 1 스위칭 소자는
    상기 제어 신호가 인에이블되면 턴온되고,
    상기 제 2 스위칭 소자는 상기 제어 신호가 디스에이블되면 턴온되는 것을 특징으로 하는 반도체 메모리 장치.
  31. 제 17 항에 있어서,
    상기 제 1 내부 회로는 DLL 회로,
    상기 제 2 내부 회로는 출력 드라이버,
    상기 제 1 전원 전압은 DLL 구동 전압,
    상기 제 2 전원 전압은 드라이버 구동 전압인 것을 특징으로 하는 반도체 메모리 장치.
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