JP2001028195A - 遅延回路および半導体メモリ - Google Patents

Abstract

(57)【要約】 【課題】 安定して遅延値を得るために遅延回路を提供
することと、この遅延回路を用いて安定動作を行うこと
ができる半導体メモリを提供することを目的とする。 【解決手段】 入力信号を遅延させ出力する論理ゲート
と、論理ゲート出力を整流し出力するバッファとからな
る遅延セル６１〜６４と、論理ゲートの出力ノードを充
電するための電流を生成する第１の基準電流源と、論理
ゲートの出力ノードを放電するための電流を生成する第
２の基準電流源からなる基準電流源セル５とを備え、前
記論理ゲートは前記基準電流生成部から生成される電流
をミラーした電流により出力ノードを充放電することに
より遅延セルにおける遅延値を制御する遅延回路と、こ
の遅延回路を用いて内部タイミング信号を生成する半導
体メモリ。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は遅延回路に関するも
のであり、特に半導体メモリにおける高精度タイミング
信号を生成するための遅延回路に関するものである。

【０００２】

【従来の技術】従来の半導体メモリにおいては、リード
などの動作を行うために外部からクロックなどのトリガ
ー信号やアドレスや制御信号などを入力して行う。しか
し、実際のメモリ内部ではデコーダやセンスアンプなど
の内部の回路を動作させるため、トリガー信号をもとに
遅延回路を用いて内部のタイミング信号を生成して動作
を行うものがある。例えば、不揮発性メモリである内蔵
型のフラッシュメモリでは入力信号を削減するためにト
リガー信号から遅延回路を用いて内部のタイミング信号
を生成する。図１６にそのフラッシュメモリの概略図を
示す。

【０００３】図１６において１０１１〜１０ｍｎはフロ
ーティングゲートを有するＭＯＳ型メモリセルで、この
メモリセルが格子状に接続されている。全てのメモリセ
ルのソースはＶｓに接続され、ドレインはカラムゲート
であるＮチャネルトランジスタ１１１〜１１ｎのソース
に接続される。メモリセルのコントロールゲートおよび
カラムゲートであるＮチャネルトランジスタのゲートは
アドレスデコード手段２に接続される。更に、カラムゲ
ートのドレインは電流検出手段３に接続されている。ま
た、クロックを入力しこのフラッシュメモリをアクセス
するタイミング信号を生成するタイミング生成手段４が
あり、このタイミング生成手段４で生成されるタイミン
グ信号は、アドレスデコード手段２、電流検出手段３に
入力される。また、アドレス生成手段２にはアドレスが
入力される。

【０００４】上記した構成のフラッシュメモリにおい
て、例えばリード動作は、アドレスデコード手段２にア
ドレスが入力され、そのアドレスをもとにアドレスデコ
ード手段２により選択されるメモリセルに流れる電流を
電流検出手段３で検出し、その結果を出力することによ
り行われる。このリード動作の際にタイミング生成手段
４から出力されるタイミング信号について図１５を用い
て説明する。一般にフラッシュメモリでは、センスアン
プイネーブル信号（ＳＡＥ）、ビット線プリチャージ信
号（ＰＲＣ）、データラッチ信号（ＤＬ）の内部信号に
よって制御される。また、クロックは動作の起点となる
トリガー信号でＤｏｕｔは出力端子より出力されるデー
タ出力を示している。全ての内部信号はクロックの立ち
上がりエッジと、クロックを遅延させたＤＬＹ１、２と
を利用して生成される。ＳＡＥはクロックとＤＬＹ２、
ＰＲＣはクロックとＤＬＹ１、ＤＬはＤＬＹ１とＤＬＹ
２からそれぞれ生成される。ＳＡＥのＨＩＧＨ期間で電
流検出手段３が活性化される。ＰＲＣのＨＩＧＨ期間で
選択されたビット線やワード線のプリチャージが行われ
る。ＳＡＥがＨＩＧＨ期間かつＰＲＣがＬＯＷ期間でプ
リチャージが終了し選択されたメモリセルのセル電流を
電流検出手段３で検出する。ＤＬはＬＯＷ期間で電流検
出手段３から出力されるデータを出力端子にスルーで出
力し、ＨＩＧＨ期間で出力データを保持する。以上のよ
うな内部動作を繰り返すことにより、読み出し結果であ
るＤｏｕｔが出力端子から順次出力される。

【０００５】上記した通りフラッシュメモリのリード動
作は行われ、内部タイミング信号は、クロックを基に遅
延回路を用いて生成される。一般に用いられる遅延回路
について図１４を用いて説明する。図１４においてＰチ
ャネルトランジスタとＮチャネルトランジスタの直列接
続で構成されるインバータと、そのインバータが２つ直
列に接続されたバッファ６１〜６ｎとがあり、そのバッ
ファ６１〜６ｎを複数個直列接続して遅延回路を構成し
ている。上記した構成の遅延回路において、入力信号は
バッファ６１に入力される。バッファ６１の出力は２つ
のインバータを介して出力するためゲートの伝播遅延に
より入力信号を遅延させる。さらに、バッファ６１〜６
ｎを複数個直列に接続することにより、より大きく遅延
した出力信号を生成する。

【０００６】また、特開平７−２８５５３に遅延量を調
整する遅延量調整回路を用いてクロックを生成する技術
が開示されている。この技術は、定電流源とキャパシタ
から成る遅延量制御回路でキャパシタの充放電時間を制
御し、それにより遅延回路のスイッチの開閉を調整して
遅延値を制御するものであり、キャパシタを含む遅延量
制御回路が別途必要となる。更に、ノンオーバーラップ
信号を生成するクロック発生回路に限定している。

【０００７】

【発明が解決しようとする課題】ＣＭＯＳロジックのス
ピードは年々高速化が進み、ゲートの遅延時間は１ｎｓ
を大きく下回る極めて小さいものとなっている。よっ
て、大きな遅延を発生するためには多くのゲートを直列
に接続する必要がある。しかしながら、一般にゲートの
遅延時間は高電圧時には短くなり、低電圧時には長くな
り、電源電圧により大きくばらつき、遅延時間のばらつ
きはそれぞれのゲートで発生するため、最終段での遅延
誤差はゲートの遅延時間の和となるため絶対的に大きく
なる傾向にある。一方、不揮発性半導体メモリをはじめ
とする従来の半導体メモリにおいても年々リード動作の
高速化が進んでいる。しかし、メモリ自体の高速化はな
かなか進まないため、リード動作におけるタイミングマ
ージンは小さくなっている。従来では、内部信号を生成
するためにインバータなどのゲートチェーンにより構成
される遅延回路を用いている。例えば、図１５に示すタ
イミングで動作するフラッシュメモリにおいて、クロッ
クサイクルを５０ｎｓ、ＳＡＥのＨＩＧＨ期間を４０ｎ
ｓとすると、ＳＡＥの立ち下がりはクロックの立ち上が
りを４０ｎｓ遅延させた信号から生成しなければならな
い。例えば、遅延時間が短くなると、プリチャージ期間
やセンス期間が短縮され、アドレスデコード手段や電流
検出手段の内部動作が間に合わず正常に動作しないとい
った問題が起こる。一方、遅延時間が長くなると、セン
ス動作終了が次のアクセスサイクルにかかることになり
正常動作しないといった問題が起こる。つまり各動作期
間が安定せず正常に動作しなくなるといった問題があ
る。

【０００８】本発明はこれらの問題点を解消するもの
で、安定して遅延値を得るための遅延回路を提供するこ
とと、この遅延回路を用いて安定動作を行うことができ
る半導体メモリを提供することを目的とする。

【０００９】

【課題を解決するための手段】上記課題を解決するため
に、本発明の遅延回路は、入力信号を遅延させ出力する
論理ゲートからなる遅延セルと、前記遅延セルに接続さ
れ、前記論理ゲートの出力ノードを充電するための第１
の電流を生成する第１の基準電流源と、前記論理ゲート
の出力ノードを放電するための第２の電流を生成する第
２の基準電流源からなる基準電流生成部とを備え、前記
入力信号の変化に応じて前記論理ゲートは前記第１の電
流と前記第２の電流で前記出力ノードを充放電すること
により前記遅延セルにおける遅延値を制御するものであ
る。

【００１０】また、本発明の遅延回路は、前記遅延セル
と前記基準電流生成部はカレントミラー接続されている
構成となっている。

【００１１】また、本発明の遅延回路は、前記遅延セル
は前記論理ゲート出力を整流し出力するバッファを備え
た構成、または前記論理ゲートの出力の立ち上がり立ち
下がりを鈍化させるための容量性負荷を備えた構成とな
っている。

【００１２】また、本発明の遅延回路は、前記第１の基
準電流源の電流値と、前記第２の基準電流源の電流値を
それぞれ異ならせることにより、入力信号と異なるデュ
ーティ比の出力信号を得ることを特徴とする。

【００１３】また、本発明の遅延回路は、前記第１の基
準電流源の電流値、または前記第２の基準電流源の電流
値を制御信号により可変とするか、または前記第１の電
流の電流値、または前記第２の電流の電流値を制御信号
により可変としたものである。

【００１４】また、本発明の遅延回路は、複数の前記遅
延セルからなり、前記遅延セルは直列接続したものであ
る。さらに、直列接続された複数ある前記遅延セルの出
力ノードのうち、少なくとも１つの前記出力ノードの出
力を出力する出力手段を備えたものである。

【００１５】また、本発明の半導体メモリは、前記遅延
回路を有するタイミング生成手段を備えたものである。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。

【００１７】（実施の形態１）図１は図１６のタイミン
グ生成手段４における本実施の形態１による遅延回路の
構成を示す図である。図１において図１４と同一符号は
同一または相当部分である。

【００１８】基準電流を生成する基準電流源セル５で
は、第１の基準電流Ｉｒｅｆを生成する電流源７１と、
ＮチャネルトランジスタＭＮｒｅｆ（以下、ＭＮｒｅ
ｆ）のドレインは接続され、ソースは接地されていて、
ＭＮｒｅｆのゲートとドレインは短絡している。第２の
基準電流Ｉｒｅｆを生成する電流源７２と、Ｐチャネル
トランジスタＭＰｒｅｆ（以下、ＭＰｒｅｆ）のドレイ
ンは接続され、ソースは電源（ＶＤＤ）に接続されてい
て、ＭＰｒｅｆのゲートとドレインは短絡している。こ
れらからなる２つの基準電流源を基準電流源セル５とす
る。

【００１９】また、遅延セル６１〜６４はそれぞれ遅延
セルの入力と出力を直列接続していて、それぞれの出力
ノードをノードＮ６１〜６４としている。それぞれの遅
延セルのＮチャネルトランジスタＭＮ１（以下、ＭＮ
１）のドレインはＮチャネルトランジスタＭＮ２（以
下、ＭＮ２）のソースと接続し、ＭＮ２のドレインはノ
ードＮ１と接続され、ＰチャネルトランジスタＭＰ１
（以下、ＭＰ１）のドレインはＰチャネルトランジスタ
ＭＰ２（以下、ＭＰ２）のソースと接続し、ＭＰ２のド
レインはノードＮ１と接続されている。また、ソースが
接地されたＮチャネルトランジスタＭＮ３（以下、ＭＮ
３）とソースが電源に接続されたＰチャネルトランジス
タＭＰ３（以下、ＭＰ３）とがあり、それぞれのドレイ
ンとゲートは接続されインバータを構成している。この
ＭＮ３，ＭＰ３からなるインバータの入力がノードＮ
１、出力が遅延セルの出力となっている。更に、各遅延
セルのＭＮ２とＭＰ２のゲートはそれぞれＭＮｒｅｆの
ゲートとＭＰｒｅｆのゲートに接続され、それぞれカレ
ントミラーを構成している。なお、ＭＮ１とＭＰ１のト
ランジスタサイズは、ノードＮ１の充放電電流に影響を
与えないよう、ＭＮ２、ＭＰ２と比較してＯＮ抵抗の小
さい十分駆動能力のあるサイズに設定する。また、遅延
セル６２、６４の出力であるノードＮ６２、６４をそれ
ぞれ出力バッファ９２、９４を介して遅延信号ＤＬＹ
１、２として出力している。

【００２０】以上のように構成された遅延回路およびフ
ラッシュメモリの動作について説明する。まず、電流源
７１、７２に流れる基準電流は同じ電流値である。ま
た、ＭＮｒｅｆ、ＭＰｒｅｆは、遅延セル６１〜６４の
ＭＮ２、ＭＰ２とカレントミラー接続しているため、各
ＭＮ２、ＭＰ２は基準電流Ｉｒｅｆが流れるようゲート
電圧が調整される。また、遅延セル６１〜６４のＭＮ１
とＭＰ１のトランジスタサイズは、各遅延セルのノード
Ｎ１の充放電電流に影響を与えないよう、ＭＮ２、ＭＰ
２と比較してＯＮ抵抗の小さい十分駆動能力のあるサイ
ズに設定しているため、ノードＮ１を充放電する場合の
電流量は基準電流Ｉｒｅｆ一定となる。また、ノードＮ
１の負荷容量は、ＭＮ３、ＭＰ３のゲート容量と配線容
量の和となる。ＭＮ３、ＭＰ３からなるインバータの反
転レベルをＶＤＤ／２とすると、ノードＮ１の電位がＶ
ＤＤ／２になると各遅延セルの出力を反転する。ここ
で、入力ＩｎｐｕｔがＬＯＷからＨＩＧＨに変化する場
合を考える。遅延セル６１のＭＰ１はＯＦＦし、ＭＮ１
はＯＮするためノードＮ１は、ＭＮ１、２を介して基準
電流Ｉｒｅｆの電流量で放電されＬＯＷとなっていく。
この時ノードＮ１の電位がＶＤＤ／２を下回ると、ＭＮ
３はＯＦＦし、ＭＰ３はＯＮするため遅延セル６１の出
力はＨＩＧＨになる。また、この出力が遅延セル６２の
入力となり、遅延セル６１と同様に動作する。以降遅延
セル６３、６４も同様に動作する。逆に入力Ｉｎｐｕｔ
がＨＩＧＨからＬＯＷに変化する場合を考える。遅延セ
ル６１のＭＰ１はＯＮし、ＭＮ１はＯＦＦするためノー
ドＮ１は、ＭＰ１、２を介して基準電流Ｉｒｅｆの電流
量で充電されＨＩＧＨとなっていく。この時ノードＮ１
の電位がＶＤＤ／２を上回ると、ＭＮ３はＯＮし、ＭＰ
３はＯＦＦするため遅延セル６１の出力はＬＯＷにな
る。また、この出力が遅延セル６２の入力となり、遅延
セル６１と同様に動作する。以降遅延セル６３、６４も
同様に動作する。遅延セル６２、６４それぞれの出力は
出力バッファ９２、９４を介して図１５に示したフラッ
シュメモリのタイミング信号出力ＤＬＹ１、２として出
力される。

【００２１】本実施の形態１の遅延回路において各ノー
ドは図２のように変動する。図２の横軸は時間で縦軸は
電圧を示している。Ｎ１（６１）、Ｎ１（６２）、Ｎ１
（６３）、Ｎ１（６４）はそれぞれ遅延セル６１〜６４
でのノードＮ１を、Ｎ６１〜６４はそれぞれ遅延セル６
１〜６４の出力ノードＮ６１〜６４を示している。な
お、ＤＬＹ１、２はそれぞれＮ６２、６４の信号と同等
になる。図に示すようにノードＮ１（６１）は、入力Ｉ
ｎｐｕｔが変化すると一定の充放電電流（Ｉｒｅｆ）に
より充放電が行われるため、立ち上がり、立ち下がりの
傾斜がほぼ一定となる。この傾きは、ＭＮ３、ＭＰ３の
ゲートと配線容量、抵抗などの負荷と電流源Ｉｒｅｆの
電流量により決まる。その後、ノードＮ１（６１）の電
位がＶＤＤ／２を越えると、遅延セル６１のＭＮ３、Ｍ
Ｐ３からなるインバータは反転してＮ６１に出力する。
このインバータは通常のＣＭＯＳインバータであり駆動
能力があるため急峻な立ち上がり立ち下がりを実現す
る。また、遅延セル６２は遅延セル６１の出力を入力と
し同様な動作し入力信号を遅延させＮ６２に出力する。
以降同様の動作をし、Ｎ６２、Ｎ６４の信号を増幅して
ＤＬＹ１、２にそれぞれ出力する。図２では２０ｎｓか
けてノードＮ１（６１）を充放電している。ノードＮ１
（６１）の電位がＶＤＤ／２になるとＮ６１を反転し出
力するため、Ｎ６１での遅延は１０ｎｓとなる。以降同
様の動作をし、Ｎ６２での遅延は２０ｎｓ（Ａ）、Ｎ６
４での遅延は４０ｎｓ（Ｂ）となる。また、Ｎ６２、Ｎ
６４の遅延信号は出力バッファを介してＤＬＹ１、２に
出力される。

【００２２】このように本実施の形態１による遅延回路
は、遅延セル６１〜６４のノードＮ１を充放電するため
の電流量を基準電流Ｉｒｅｆ一定とし、ノードＮ１の電
位がＶＤＤ／２を越えると、ＭＮ３、ＭＰ３からなるイ
ンバータは反転して出力するため、遅延セル１段での遅
延量を大きくすることができ、ある遅延を発生させるた
めの遅延セルの数を削減することができる。また、遅延
セルを直列に接続したことにより遅延量を更に大きくす
ることができる。また、この遅延量は基準電流Ｉｒｅｆ
によるため、基準電流Ｉｒｅｆの電流量をコントロール
することにより遅延セル６１〜６４での遅延時間を調整
することが可能となる。また、ＭＮｒｅｆ、ＭＰｒｅｆ
と遅延セル６１〜６４のＭＮ２、ＭＰ２が飽和領域で動
作している場合は、電源電圧変動によらず遅延セル６１
〜６４のノードＮ１を充放電する電流は一定となるた
め、広い電源電圧範囲で一定の遅延量を得ることができ
る。また、遅延セル６１〜６４のＭＮ３、ＭＰ３からな
るインバータは駆動能力が大きく、ノードＮ１の鈍った
波形を整形する効果があるため、この遅延信号を利用す
るブロックにおける波形鈍りによる誤差を減少すること
ができる。また、本実施の形態によるフラッシュメモリ
では、タイミング生成手段に上記遅延回路を用ることに
より、広い電源電圧範囲で誤差の少ない内部タイミング
生成を可能とし、誤動作を抑制する。

【００２３】なお、本実施の形態１ではフラッシュメモ
リについて説明したが、クロックなどのトリガー信号を
もとに遅延回路を用いて内部タイミング信号を生成する
ＤＲＡＭやマスクＲＯＭなど他のメモリでも実施可能で
ある。また、得るべき遅延信号の数により遅延セルを４
つに限らず増減してもよい。また、基準電流Ｉｒｅｆ７
１、７２を別々に用意して説明しているが、もちろん同
一の電流源にて構成することも可能であり同様の効果を
得ることができる。また、ＭＮｒｅｆとＭＮ２、ＭＰｒ
ｅｆとＭＰ２のミラー比を１：１としたが、もちろんそ
の他の比率でも同様の効果を得ることができる。また、
遅延セル６１〜６４をインバータの２段直列接続したバ
ッファ構成としたが、もちろんＮＡＮＤやＮＯＲなどの
論理ゲートでも充放電電流を一定にすることにより同様
の効果が得ることができる。また、インバータなどのド
ライバーを更に直列接続して論理を反転したり、最終段
の駆動能力を上げたりすることも可能である。また、各
遅延セルの間の少なくとも１ヶ所にインバータなどの論
理ゲートを挿入しても同様の効果を得ることができる。
また、各遅延セルの出力の一部を外部に出力することに
ついて説明したが、もちろん全ての遅延信号を出力する
ことも可能である。

【００２４】（実施の形態２）図３は本実施の形態２に
よる遅延セルの構成を示す図である。図３において図１
と同一符号は同一または相当部分である。

【００２５】本実施の形態２での遅延セルは、図１の遅
延セル６１〜６４においてＭＮ３、ＭＰ３からなるイン
バータを削除した構成となっている。

【００２６】以上のように構成された遅延回路およびフ
ラッシュメモリの動作について説明する。また、そのほ
とんどは実施の形態１と同様の動作をするため、実施の
形態１との差異のみ説明する。ＭＮ３、ＭＰ３からなる
インバータが削除されたことにより、各遅延セルは次段
の遅延セルのＭＮ１、ＭＰ１のゲート容量と出力ノード
の配線容量を負荷容量として一定の電流（Ｉｒｅｆ）で
充放電を行うこととなる。遅延セル６１〜６４のＭＮ１
とＭＰ１のトランジスタサイズは、各遅延セルのノード
Ｎ１の充放電電流に影響を与えないよう、ＭＮ２、ＭＰ
２と比較してＯＮ抵抗の小さい十分駆動能力のあるサイ
ズに設定しているため、ノードＮ１を充放電する場合の
電流量は基準電流Ｉｒｅｆ一定となる。また、ノードＮ
１の負荷容量は、ＭＮ３、ＭＰ３のゲート容量と配線容
量の和となる。各遅延セルにバッファ作用がないため鈍
った波形を次段に供給しながら遅延を発生させる。

【００２７】本実施の形態２の遅延回路において各ノー
ドは図４のように変動する。図４の横軸は時間で縦軸は
電圧を示している。各信号名は図２と同一または相当部
分である。図に示すようにノードＮ６１は、入力Ｉｎｐ
ｕｔが変化すると一定の充放電電流（Ｉｒｅｆ）により
充放電が行われるため、立ち上がり、立ち下がりの傾斜
がほぼ一定となる。この傾きは、ＭＮ１、ＭＰ１のゲー
トと配線容量、抵抗などの負荷と電流源Ｉｒｅｆの電流
量により決まる。遅延セル６２は遅延セル６１の鈍った
出力を入力としＶＤＤ／２を越えると動作を開始し、入
力信号を遅延させＮ６２に出力する。以降同様の動作を
し、Ｎ６２、Ｎ６４の信号を増幅してＤＬＹ１、２にそ
れぞれ出力する。図４では２０ｎｓかけてノードＮ６１
を充放電している。ノードＮ６１の電位がＶＤＤ／２に
なると、遅延セル６２のＭＮ１、ＭＰ１が動作を開始す
る。ＤＬＹ１はノードＮ６２を増幅した出力であり、Ｄ
ＬＹ１での遅延は２０ｎｓ（Ａ）となる。以降同様の動
作をし、ＤＬＹ２での遅延は４０ｎｓ（Ｂ）となる。

【００２８】このように本実施の形態２による遅延回路
は、遅延セル６１〜６４の出力Ｎ６１〜６４を充放電す
るための電流量を基準電流Ｉｒｅｆ一定とし、ノードＮ
６１〜６４の電位がＶＤＤ／２を越えると、次段のＭＮ
１、ＭＰ１からなるインバータが動作を開始するため、
遅延セル１段での遅延量を大きくすることができ、ある
遅延を発生させるための遅延セルの数を削減することが
できる。また、遅延セルを直列に接続したことにより遅
延量を更に大きくすることができる。また、この遅延量
は基準電流Ｉｒｅｆによるため、基準電流Ｉｒｅｆの電
流量をコントロールすることにより遅延セル６１〜６４
での遅延時間を調整することが可能となる。また、ＭＮ
ｒｅｆ、ＭＰｒｅｆと遅延セル６１〜６４のＭＮ２、Ｍ
Ｐ２が飽和領域で動作している場合は、電源電圧変動に
よらず遅延セル６１〜６４のノードＮ６１〜６４を充放
電する電流は一定となるため、広い電源電圧範囲で一定
の遅延量を得ることができる。また、本実施の形態によ
るフラッシュメモリでは、タイミング生成手段に上記遅
延回路を用ることにより、広い電源電圧範囲で誤差の少
ない内部タイミング生成を可能とし、誤動作を抑制す
る。また、実施の形態１と比べて遅延セル内の後段のイ
ンバータがないため遅延セルでの回路数を削減できる。

【００２９】なお、本実施の形態２ではフラッシュメモ
リについて説明したが、クロックなどのトリガー信号を
もとに遅延回路を用いて内部タイミング信号を生成する
ＤＲＡＭやマスクＲＯＭなど他のメモリでも実施可能で
ある。また、得るべき遅延信号の数により遅延セルを４
つに限らず増減してもよい。また、基準電流Ｉｒｅｆ７
１、７２を別々に用意して説明しているが、もちろん同
一の電流源にて構成することも可能であり同様の効果を
得ることができる。また、ＭＮｒｅｆとＭＮ２、ＭＰｒ
ｅｆとＭＰ２のミラー比を１：１としたが、もちろんそ
の他の比率でも同様の効果を得ることができる。また、
遅延セル６１〜６４をインバータの構成としたが、もち
ろんＮＡＮＤやＮＯＲなどの論理ゲートでも充放電電流
を一定にすることにより同様の効果が得ることができ
る。また、インバータなどのドライバーを更に直列接続
して論理を反転したり、最終段の駆動能力を上げたりす
ることも可能である。また、各遅延セルの間にの少なく
とも１ヶ所にインバータなどの論理ゲートを挿入しても
同様の効果を得ることができる。また、各遅延セルの出
力の一部を外部に出力することについて説明したが、も
ちろん全ての遅延信号を出力することも可能である。

【００３０】（実施の形態３）図５は本実施の形態３に
よる遅延セルの構成を示す図である。図５において図１
と同一符号は同一または相当部分である。

【００３１】本実施の形態３での遅延セルは、図１の遅
延セル６１〜６４において遅延量を増加させるための容
量性負荷ＣＡＰがノードＮ１とグランドの間にあり、Ｍ
Ｎ１、２、ＭＰ１、２からなるインバータと、ＭＮ３、
ＭＰ３からなるインバータとから遅延セル６を形成して
いる。

【００３２】以上のように構成された遅延回路およびフ
ラッシュメモリの動作について説明する。また、そのほ
とんどは実施の形態１と同様の動作をするため、実施の
形態１との差異のみ説明する。遅延セル６１〜６４のノ
ードＮ１の負荷容量を増加させるための容量性負荷ＣＡ
Ｐが付加されたことにより、各遅延セルはＭＮ３、ＭＰ
３のゲート容量と出力ノードの配線容量と容量性負荷Ｃ
ＡＰを負荷容量として一定の電流（Ｉｒｅｆ）で充放電
を行うこととなる。本実施の形態３の遅延回路において
各ノードは図６のように変動する。図６の横軸は時間で
縦軸は電圧を示している。各信号名は図２と同一または
相当部分である。図に示すようにノードＮ１（６１）
は、入力Ｉｎｐｕｔが変化すると一定の充放電電流（Ｉ
ｒｅｆ）により充放電が行われるため、立ち上がり、立
ち下がりの傾斜がほぼ一定でとなる。この傾きは、ＭＮ
１、ＭＰ１のゲートと配線容量、抵抗などの負荷と電流
源Ｉｒｅｆの電流量により決まる。その後、ノードＮ１
（６１）の電位がＶＤＤ／２を越えると、遅延セル６１
のＭＮ３、ＭＰ３からなるインバータは反転してＮ６１
に出力する。このインバータは通常のＣＭＯＳインバー
タであり駆動能力があるため急峻な立ち上がり立ち下が
りを実現する。以降同様の動作をし、Ｎ６２、Ｎ６４の
信号を増幅してＤＬＹ１、２にそれぞれ出力する。図よ
り２０ｎｓかけてノードＮ１（６１）を充放電してい
る。ノードＮ１（６１）の電位がＶＤＤ／２になるとＮ
６１を反転し出力するため、Ｎ６１での遅延は１０ｎｓ
となる。以降同様の動作をし、Ｎ６２での遅延は２０ｎ
ｓ（Ａ）、Ｎ６４での遅延は４０ｎｓ（Ｂ）となる。ま
た、Ｎ６２、Ｎ６４の遅延信号は出力バッファを介して
ＤＬＹ１、２に出力される。

【００３３】このように本実施の形態３による遅延回路
は、遅延セル６１〜６４のノードＮ１を充放電するため
の電流量を基準電流Ｉｒｅｆ一定とし、ノードＮ１の電
位がＶＤＤ／２を越えると、ＭＮ３、ＭＰ３からなるイ
ンバータは反転して出力するため、遅延セル１段での遅
延量を大きくすることができ、ある遅延を発生させるた
めの遅延セルの数を削減することができる。また、遅延
セルを直列に接続したことにより遅延量を更に大きくす
ることができる。また、この遅延量は基準電流Ｉｒｅｆ
によるため、基準電流Ｉｒｅｆの電流量をコントロール
することにより遅延セル６１〜６４での遅延時間を調整
することが可能となる。また、ＭＮｒｅｆ、ＭＰｒｅｆ
と遅延セル６１〜６４のＭＮ２、ＭＰ２が飽和領域で動
作している場合は、電源電圧変動によらず遅延セル６１
〜６４のノードＮ１を充放電する電流は一定となるた
め、広い電源電圧範囲で一定の遅延量を得ることができ
る。また、遅延セル６１〜６４のＭＮ３、ＭＰ３からな
るインバータは駆動能力が大きく、ノードＮ１の鈍った
波形を整形する効果があるため、この遅延信号を利用す
るブロックにおける波形鈍りによる誤差を減少すること
ができる。また、本実施の形態によるフラッシュメモリ
では、タイミング生成手段に上記遅延回路を用ることに
より、広い電源電圧範囲で誤差の少ない内部タイミング
生成を可能とし、誤動作を抑制する。また、実施の形態
１と比べてノードＮ１に容量性負荷を付加したことによ
り遅延セル１段あたり遅延量を増加させることができ、
同一の遅延量を発生させるための遅延セル数を削減する
ことができる。

【００３４】なお、本実施の形態３ではフラッシュメモ
リについて説明したが、クロックなどのトリガー信号を
もとに遅延回路を用いて内部タイミング信号を生成する
ＤＲＡＭやマスクＲＯＭなど他のメモリでも実施可能で
ある。また、得るべき遅延信号の数により遅延セルを４
つに限らず増減してもよい。また、基準電流Ｉｒｅｆ７
１、７２を別々に用意して説明しているが、もちろん同
一の電流源にて構成することも可能であり同様の効果を
得ることができる。また、ＭＮｒｅｆとＭＮ２、ＭＰｒ
ｅｆとＭＰ２のミラー比を１：１としたが、もちろんそ
の他の比率でも同様の効果を得ることができる。また、
遅延セル６１〜６４をインバータ２段直列接続したバッ
ファ構成としたが、もちろんＮＡＮＤやＮＯＲなどの論
理ゲートでも充放電電流を一定にすることにより同様の
効果が得ることができる。また、インバータなどのドラ
イバーを更に直列接続して論理を反転したり、最終段の
駆動能力を上げたりすることも可能である。また、各遅
延セルの間にの少なくとも１ヶ所にインバータなどの論
理ゲートを挿入しても同様の効果を得ることができる。
また、各遅延セルの出力の一部を外部に出力することに
ついて説明したが、もちろん全ての遅延信号を出力する
ことも可能である。

【００３５】（実施の形態４）図７は本実施の形態４に
よる遅延セルの構成を示す図である。図７において図１
と同一符号は同一または相当部分である。

【００３６】本実施の形態４での基準電流を生成する基
準電流源セル５は、第２の基準電流Ｉｒｅｆを生成する
電流源７２に加え、第３の基準電流Ｉｒｅｆを生成する
電流源７３と、ＰチャネルトランジスタＭＰｒｅｆ（以
下、ＭＰｒｅｆ）のドレインは接続され、ソースは電源
（ＶＤＤ）に接続されていて、ＭＰｒｅｆのゲートとド
レインは接続して基準電流源セルを形成している。

【００３７】以上のように構成された遅延回路およびフ
ラッシュメモリの動作について説明する。また、そのほ
とんどは実施の形態１と同様の動作をするため、実施の
形態１との差異のみ説明する。まず、電流源７１〜７３
に流れる基準電流は同じ電流値である。また、ＭＮｒｅ
ｆ、ＭＰｒｅｆはそれぞれＭＮ２、ＭＰ２とカレントミ
ラー接続しているため、ＭＮ２は基準電流Ｉｒｅｆ、Ｍ
Ｐ２は基準電流Ｉｒｅｆの２倍の電流が流れようゲート
電圧は制御される。ＭＮ２、ＭＰ２に流れる電流に相異
が生じることにより充放電時間に差がでるようになる。

【００３８】本実施の形態４の遅延回路において各ノー
ドは図８のように変動する。図８の横軸は時間で縦軸は
電圧を示している。各信号名は図２と同一または相当部
分である。図に示すようにノードＮ１（６１）は、入力
Ｉｎｐｕｔが変化すると充電（２倍のＩｒｅｆ）と放電
（Ｉｒｅｆ）それぞれ異なるが一定の電流により充放電
が行われるため、立ち上がり、立ち下がりにかかる時間
は異なるが、その傾斜はほぼ一定となる。この傾きは、
ＭＮ１、ＭＰ１のゲートと配線容量、抵抗などの負荷と
電流源Ｉｒｅｆの電流量により決まる。その後、ノード
Ｎ１（６１）の電位がＶＤＤ／２を越えると、遅延セル
６１のＭＮ３、ＭＰ３からなるインバータは反転してＮ
６１に出力する。このインバータは通常のＣＭＯＳイン
バータであり駆動能力があるため急峻な立ち上がり立ち
下がりを実現する。以降同様の動作をし、Ｎ６２、Ｎ６
４の信号を増幅してＤＬＹ１、２にそれぞれ出力する。
例えば、クロックのような信号を入力した場合、充電と
放電とを行う電流を異ならせることにより、デューティ
比が異なる遅延したクロックがそれぞれの遅延セルから
出力されることとなる。図より１０ｎｓかけてノードＮ
１（６１）を充電し２０ｎｓかけて放電している。ノー
ドＮ１（６１）の電位がＶＤＤ／２になるとＮ６１を反
転し出力するため、Ｎ６１での遅延は立ち上がりエッジ
で１０ｎｓ、立ち下がりエッジで５ｎｓとなる。以降同
様の動作をし、Ｎ６２での遅延は立ち上がりエッジで２
０ｎｓ（Ａ）、立ち下がりエッジで１０ｎｓ（Ａ‘）、
Ｎ６４での遅延は立ち上がりエッジで４０ｎｓ（Ｂ）、
立ち下がりエッジで２０ｎｓ（Ｂ’）となる。また、Ｎ
６２、Ｎ６４の遅延信号は出力バッファを介してＤＬＹ
１、２に出力される。

【００３９】このように本実施の形態４による遅延回路
は、遅延セル６１〜６４のノードＮ１を充放電するため
の電流量を電流値は異なるが一定の基準電流とし、ノー
ドＮ１の電位がＶＤＤ／２を越えると、ＭＮ３、ＭＰ３
からなるインバータは反転して出力するため、遅延セル
１段での遅延量を大きくすることができ、ある遅延を発
生させるための遅延セルの数を削減することができる。
また、遅延セルを直列に接続したことにより遅延量を更
に大きくすることができる。また、この遅延量は基準電
流Ｉｒｅｆによるため、基準電流Ｉｒｅｆの電流量をコ
ントロールすることにより遅延セル６１〜６４での遅延
時間を調整することが可能となる。また、ＭＮｒｅｆ、
ＭＰｒｅｆと遅延セル６１〜６４のＭＮ２、ＭＰ２が飽
和領域で動作している場合は、電源電圧変動によらず遅
延セル６１〜６４のノードＮ１を充放電する電流は一定
となるため、広い電源電圧範囲で一定の遅延量を得るこ
とができる。また、遅延セル６１〜６４のＭＮ３、ＭＰ
３からなるインバータは駆動能力が大きく、ノードＮ１
の鈍った波形を整形する効果があるため、この遅延信号
を利用するブロックにおける波形鈍りによる誤差を減少
することができる。また、本実施の形態によるフラッシ
ュメモリでは、タイミング生成手段に上記遅延回路を用
ることにより、広い電源電圧範囲で誤差の少ない内部タ
イミング生成を可能とし、誤動作を抑制する。また、実
施の形態１と比べて充放電電流を異ならせることによ
り、デューティ比が異なる遅延したクロックを生成する
ことができ、立ち下がりエッジも利用して内部信号を生
成する場合に有効となる。

【００４０】なお、本実施の形態４ではフラッシュメモ
リについて説明したが、クロックなどのトリガー信号を
もとに遅延回路を用いて内部タイミング信号を生成する
ＤＲＡＭやマスクＲＯＭなど他のメモリでも実施可能で
ある。また、得るべき遅延信号の数により遅延セルを４
つに限らず増減してもよい。また、基準電流Ｉｒｅｆ７
１、７２、７３を別々に用意して説明しているが、もち
ろん同一の電流源にて構成することも可能であり同様の
効果を得ることができる。また、ＭＮｒｅｆとＭＮ２、
ＭＰｒｅｆとＭＰ２のミラー比を１：１としたが、もち
ろんその他の比率でも同様の効果を得ることができる。
また、遅延セル６１〜６４をインバータ２段直列接続し
たバッファ構成としたが、もちろんＮＡＮＤやＮＯＲな
どの論理ゲートでも充放電電流を一定にすることにより
同様の効果が得ることができる。また、インバータなど
のドライバーを更に直列接続して論理を反転したり、最
終段の駆動能力を上げたりすることも可能である。ま
た、各遅延セルの間にの少なくとも１ヶ所にインバータ
などの論理ゲートを挿入しても同様の効果を得ることが
できる。また、各遅延セルの出力の一部を外部に出力す
ることについて説明したが、もちろん全ての遅延信号を
出力することも可能である。また、充放電時間を２倍に
した例について説明したが、もちろんその他の倍率での
実現も可能であるし、充放電時間を遅くすることも可能
である。

【００４１】（実施の形態５）図９は本実施の形態５に
よる遅延セルの構成を示す図である。図９において図１
と同一符号は同一または相当部分である。

【００４２】本実施の形態５での基準電流を生成する基
準電流源セル５において、ＭＮｒｅｆのドレインはＮチ
ャネルトランジスタＭＮ５１、ＭＮ５２（以下、それぞ
れＭＮ５１、ＭＮ５２）のドレインと接続し、ＭＮ５
１、５２のソースはそれぞれ基準電流Ｉｒｅｆを生成す
る電流源７１、７２に接続している。一方、ＭＰｒｅｆ
のドレインはＰチャネルトランジスタＭＰ５１、ＭＰ５
２（以下、それぞれＭＰ５１、ＭＰ５２）のドレインと
接続し、ＭＰ５１、５２のソースはそれぞれ基準電流Ｉ
ｒｅｆを生成する電流源７３、７４に接続している。ま
た、ＭＮ５１、５２、ＭＰ５１、５２のゲートは基準電
流を調整する制御部８に接続して形成している。

【００４３】以上のように構成された遅延回路およびフ
ラッシュメモリの動作について説明する。また、そのほ
とんどは実施の形態１と同様の動作をするため、実施の
形態１との差異のみ説明する。制御部８がＭＮ５１、５
２、ＭＰ５１、５２を全てＯＮするようコントロールす
る。この場合、ＭＮｒｅｆ，ＭＰｒｅｆに流れる基準電
流は２倍のＩｒｅｆとなり、この電流にて充放電を行
う。また、ＭＮ５１、５２、ＭＰ５１のみＯＮするよう
コントロールされると、ＭＮｒｅｆに流れる電流は２倍
のＩｒｅｆ、ＭＰｒｅｆに流れる電流はＩｒｅｆとなる
ため、充電する電流は１／２となる。本実施の形態５の
遅延回路において各ノードは図１０のように変動する。
図１０の横軸は時間で縦軸は電圧を示している。各信号
名は図２と同一または相当部分である。サイクル（１）
はＭＮ５１，ＭＰ５１のみＯＮした場合を示していて、
サイクル（２）ではＭＮ５１、ＭＰ５１、５２をＯＮし
た場合を示している。図に示すようにノードＮ１（６
１）は、入力Ｉｎｐｕｔが変化するとサイクル（１）で
は充放電電流（Ｉｒｅｆ）、サイクル（２）では充電電
流（２倍のＩｒｅｆ）、放電電流（Ｉｒｅｆ）と一定の
充放電電流により充放電が行われるため、立ち上がり、
立ち下がりの傾斜がそれぞれほぼ一定でとなる。この傾
きは、ＭＮ１、ＭＰ１のゲートと容量性負荷ＣＡＰと配
線容量、抵抗などの負荷と電流源Ｉｒｅｆの電流量によ
り決まる。その後、ノードＮ１（６１）の電位がＶＤＤ
／２を越えると、遅延セル６１のＭＮ３、ＭＰ３からな
るインバータは反転してＮ６１に出力する。このインバ
ータは通常のＣＭＯＳインバータであり駆動能力がある
ため急峻な立ち上がり立ち下がりを実現する。以降同様
の動作をし、Ｎ６２、Ｎ６４の信号を増幅してＤＬＹ
１、２にそれぞれ出力する。図よりノードＮ１（６１）
の充放電は、サイクル（１）では２０ｎｓ、サイクル
（２）では充電に１０ｎｓ、放電に２０ｎｓかけてい
る。ノードＮ１（６１）の電位がＶＤＤ／２になるとＮ
６１を反転し出力するため、Ｎ６１での遅延はサイクル
（１）では１０ｎｓ、サイクル（２）では立ち上がりエ
ッジで１０ｎｓ、立ち下がりエッジで５ｎｓとなる。以
降同様の動作をし、サイクル（１）で、Ｎ６２での遅延
は、２０ｎｓ（Ａ）、Ｎ６４での遅延は４０ｎｓ
（Ｂ）、サイクル（２）で、Ｎ６２での遅延は、立ち上
がりエッジ２０ｎｓ（Ｃ）、立ち下がりエッジ１０ｎｓ
（Ｃ‘）、Ｎ６４での遅延は、立ち上がりエッジ４０ｎ
ｓ（Ｄ）、立ち下がりエッジ２０ｎｓ（Ｄ’）となる。
また、Ｎ６２、Ｎ６４の遅延信号は出力バッファを介し
てＤＬＹ１、２に出力される。

【００４４】このように本実施の形態５による遅延回路
は、遅延セル６１〜６４のノードＮ１を充放電するため
の電流量を基準電流により一定とし、ノードＮ１の電位
がＶＤＤ／２を越えると、ＭＮ３、ＭＰ３からなるイン
バータは反転して出力するため、遅延セル１段での遅延
量を大きくすることができ、ある遅延を発生させるため
の遅延セルの数を削減することができる。また、遅延セ
ルを直列に接続したことにより遅延量を更に大きくする
ことができる。また、この遅延量は基準電流Ｉｒｅｆに
よるため、基準電流Ｉｒｅｆの電流量をコントロールす
ることにより遅延セル６１〜６４での遅延時間を調整す
ることが可能となる。また、ＭＮｒｅｆ、ＭＰｒｅｆと
遅延セル６１〜６４のＭＮ２、ＭＰ２が飽和領域で動作
している場合は、電源電圧変動によらず遅延セル６１〜
６４のノードＮ１を充放電する電流は一定となるため、
広い電源電圧範囲で一定の遅延量を得ることができる。
また、遅延セル６１〜６４のＭＮ３、ＭＰ３からなるイ
ンバータは駆動能力が大きく、ノードＮ１の鈍った波形
を整形する効果があるため、この遅延信号を利用するブ
ロックにおける波形鈍りによる誤差を減少することがで
きる。また、本実施の形態によるフラッシュメモリで
は、タイミング生成手段に上記遅延回路を用ることによ
り、広い電源電圧範囲で誤差の少ない内部タイミング生
成を可能とし、誤動作を抑制する。また、実施の形態１
と比べてノードＮ１の充放電電流を制御部８のコントロ
ール信号により可変とすることにより様々な遅延信号を
１つの回路で構成することが可能となる。

【００４５】なお、本実施の形態５ではフラッシュメモ
リについて説明したが、クロックなどのトリガー信号を
もとに遅延回路を用いて内部タイミング信号を生成する
ＤＲＡＭやマスクＲＯＭなど他のメモリでも実施可能で
ある。また、得るべき遅延信号の数により遅延セルを４
つに限らず増減してもよい。また、基準電流Ｉｒｅｆ７
１、７２、７３、７４を別々に用意して説明している
が、もちろん同一の電流源にて構成することも可能であ
り同様の効果を得ることができる。また、ＭＮｒｅｆと
ＭＮ２、ＭＰｒｅｆとＭＰ２のミラー比を１：１とした
が、もちろんその他の比率でも同様の効果を得ることが
できる。また、遅延セル６１〜６４をインバータ２段直
列接続したバッファ構成としたが、もちろんＮＡＮＤや
ＮＯＲなどの論理ゲートでも充放電電流を一定にするこ
とにより同様の効果が得ることができる。また、インバ
ータなどのドライバーを更に直列接続して論理を反転し
たり、最終段の駆動能力を上げたりすることも可能であ
る。また、各遅延セルの間にの少なくとも１ヶ所にイン
バータなどの論理ゲートを挿入しても同様の効果を得る
ことができる。また、各遅延セルの出力の一部を外部に
出力することについて説明したが、もちろん全ての遅延
信号を出力することも可能である。また、基準電流セル
５における基準電流をそれぞれ２つ有する例について説
明したが、もちろんその他の様々な数の構成も可能であ
る。また、それぞれの基準電流源が同一の電流値である
例について説明したが、もちろん電流値の異なる場合に
ついても実現でき同様の効果が得られる。

【００４６】（実施の形態６）図１１は本実施の形態６
による遅延セルの構成を示す図である。図１１において
図１および図９と同一符号は同一または相当部分であ
る。

【００４７】本実施の形態６での遅延セル６において、
ＭＮ１のドレインはＮチャネルトランジスタＭＮ６１、
ＭＮ６２（以下、それぞれＭＮ６１、ＭＮ６２）のドレ
インと接続し、ＭＮ６１、６２のソースはそれぞれノー
ドＮ１に接続している。一方、ＭＰ１のドレインはＰチ
ャネルトランジスタＭＰ６１、ＭＰ６２（以下、それぞ
れＭＰ６１、ＭＰ６２）のドレインと接続し、ＭＰ６
１、６２のソースはそれぞれノードＮ１に接続してい
る。また、ＭＮ６１、６２、ＭＰ６１、６２のゲートは
基準電流を調整する制御部８に接続している。

【００４８】以上のように構成された遅延回路およびフ
ラッシュメモリの動作について説明する。また、そのほ
とんどは実施の形態１および実施の形態５と同様の動作
をするため、実施の形態１および実施の形態５との差異
のみ説明する。制御部８がＭＮ６１、６２、ＭＰ６１、
６２を全てＯＮするようコントロールする。この場合、
ＭＮｒｅｆ，ＭＰｒｅｆに流れる基準電流はＩｒｅｆで
あるため、ＭＮ６１、６２、ＭＰ６１、６２にはそれぞ
れＩｒｅｆが流れる。よって、ノードＮ１を充放電する
電流は２倍のＩｒｅｆ一定となる。また、ＭＮ６１、６
２、ＭＰ６１のみＯＮするようコントロールされると、
ノードＮ１を充電する電流は、２倍のＩｒｅｆ、放電す
る電流はＩｒｅｆとなる。

【００４９】本実施の形態６の遅延回路において各ノー
ドは実施の形態５と同様で図１０のように変動する。図
１０の横軸は時間で縦軸は電圧を示している。各信号名
は図２と同一または相当部分である。サイクル（１）は
ＭＮ５１，ＭＰ５１のみＯＮした場合を示していて、サ
イクル（２）ではＭＮ５１、ＭＰ５１、５２をＯＮした
場合を示している。図に示すようにノードＮ１（６１）
は、入力Ｉｎｐｕｔが変化するとサイクル（１）では充
放電電流（Ｉｒｅｆ）、サイクル（２）では充電電流
（２倍のＩｒｅｆ）、放電電流（Ｉｒｅｆ）と一定の充
放電電流により充放電が行われるため、立ち上がり、立
ち下がりの傾斜がそれぞれほぼ一定でとなる。この傾き
は、ＭＮ１、ＭＰ１のゲートと配線容量、抵抗などの負
荷と電流源Ｉｒｅｆの電流量により決まる。その後、ノ
ードＮ１（６１）の電位がＶＤＤ／２を越えると、遅延
セル６１のＭＮ３、ＭＰ３からなるインバータは反転し
てＮ６１に出力する。このインバータは通常のＣＭＯＳ
インバータであり駆動能力があるため急峻な立ち上がり
立ち下がりを実現する。以降同様の動作をし、Ｎ６２、
Ｎ６４の信号を増幅してＤＬＹ１、２にそれぞれ出力す
る。図よりノードＮ１（６１）の充放電は、サイクル
（１）では２０ｎｓ、サイクル（２）では充電に１０ｎ
ｓ、放電に２０ｎｓかけている。ノードＮ１（６１）の
電位がＶＤＤ／２になるとＮ６１を反転し出力するた
め、Ｎ６１での遅延はサイクル（１）では１０ｎｓ、サ
イクル（２）では立ち上がりエッジで１０ｎｓ、立ち下
がりエッジで５ｎｓとなる。以降同様の動作をし、サイ
クル（１）で、Ｎ６２での遅延は、２０ｎｓ（Ａ）、Ｎ
６４での遅延は４０ｎｓ（Ｂ）、サイクル（２）で、Ｎ
６２での遅延は、立ち上がりエッジ２０ｎｓ（Ｃ）、立
ち下がりエッジ１０ｎｓ（Ｃ‘）、Ｎ６４での遅延は、
立ち上がりエッジ４０ｎｓ（Ｄ）、立ち下がりエッジ２
０ｎｓ（Ｄ’）となる。また、Ｎ６２、Ｎ６４の遅延信
号は出力バッファを介してＤＬＹ１、２に出力される。

【００５０】このように本実施の形態６による遅延回路
は、遅延セル６１〜６４のノードＮ１を充放電するため
の電流量を基準電流により一定とし、ノードＮ１の電位
がＶＤＤ／２を越えると、ＭＮ３、ＭＰ３からなるイン
バータは反転して出力するため、遅延セル１段での遅延
量を大きくすることができ、ある遅延を発生させるため
の遅延セルの数を削減することができる。また、遅延セ
ルを直列に接続したことにより遅延量を更に大きくする
ことができる。また、この遅延量は基準電流Ｉｒｅｆに
よるため、基準電流Ｉｒｅｆの電流量をコントロールす
ることにより遅延セル６１〜６４での遅延時間を調整す
ることが可能となる。また、ＭＮｒｅｆ、ＭＰｒｅｆと
遅延セル６１〜６４のＭＮ２、ＭＰ２が飽和領域で動作
している場合は、電源電圧変動によらず遅延セル６１〜
６４のノードＮ１を充放電する電流は一定となるため、
広い電源電圧範囲で一定の遅延量を得ることができる。
また、遅延セル６１〜６４のＭＮ３、ＭＰ３からなるイ
ンバータは駆動能力が大きく、ノードＮ１の鈍った波形
を整形する効果があるため、この遅延信号を利用するブ
ロックにおける波形鈍りによる誤差を減少することがで
きる。また、本実施の形態によるフラッシュメモリで
は、タイミング生成手段に上記遅延回路を用ることによ
り、広い電源電圧範囲で誤差の少ない内部タイミング生
成を可能とし、誤動作を抑制する。また、実施の形態１
と比べてノードＮ１の充放電電流を制御部８のコントロ
ール信号により可変とすることにより様々な遅延信号を
１つの回路で構成することが可能となる。

【００５１】なお、本実施の形態６ではフラッシュメモ
リについて説明したが、クロックなどのトリガー信号を
もとに遅延回路を用いて内部タイミング信号を生成する
ＤＲＡＭやマスクＲＯＭなど他のメモリでも実施可能で
ある。また、得るべき遅延信号の数により遅延セルを４
つに限らず増減してもよい。また、基準電流Ｉｒｅｆ７
１、７２を別々に用意して説明しているが、もちろん同
一の電流源にて構成することも可能であり同様の効果を
得ることができる。また、ＭＮｒｅｆとＭＮ２１、２
２、ＭＰｒｅｆとＭＰ２１、２２のミラー比を１：１と
したが、もちろんその他の比率でも同様の効果を得るこ
とができる。また、遅延セル６１〜６４をインバータ２
段直列接続したバッファ構成としたが、もちろんＮＡＮ
ＤやＮＯＲなどの論理ゲートでも充放電電流を一定にす
ることにより同様の効果が得ることができる。また、イ
ンバータなどのドライバーを更に直列接続して論理を反
転したり、最終段の駆動能力を上げたりすることも可能
である。また、各遅延セルの間にの少なくとも１ヶ所に
インバータなどの論理ゲートを挿入しても同様の効果を
得ることができる。また、各遅延セルの出力の一部を外
部に出力することについて説明したが、もちろん全ての
遅延信号を出力することも可能である。また、基準電流
セル５と遅延セル６１〜６４でのミラー数をそれぞれ２
つの例について説明したが、もちろん、その他様々な数
の構成も実現でき同様の効果が得られる。

【００５２】（実施の形態７）図１２は本実施の形態７
による遅延セルの構成を示す図である。図１２において
図１と同一符号は同一または相当部分である。

【００５３】本実施の形態７での基準電流を生成する基
準電流源セル５１〜５４と、遅延セル６１〜６４とがあ
り、遅延セル６１〜６４のＭＮ２、ＭＰ２は、基準電流
源セル５１〜５４のＭＮｒｅｆ、ＭＰｒｅｆとそれぞれ
カレントミラー接続している。

【００５４】以上のように構成された遅延回路およびフ
ラッシュメモリの動作について説明する。また、そのほ
とんどは実施の形態１と同様の動作をするため、実施の
形態１との差異のみ説明する。まず、遅延セル６１〜６
４はそれぞれ基準電流源セル５１〜５３を有しているた
め、それぞれの遅延セルでノードＮ１の充放電電流を行
う基準電流値を設定可能となる。仮に、基準電流源セル
１、２ではＩｒｅｆを、基準電流源セル３、４では2倍
のＩｒｅｆが流れるとすると、それぞれのＭＮｒｅｆ、
ＭＰｒｅｆとＭＮ２、ＭＰ２はカレントミラー接続して
いるため遅延セル１、２では、ＭＮ２、ＭＰ２とも基準
電流Ｉｒｅｆの２倍の電流が流れようゲート電圧は制御
される。遅延セル３、４では2倍のＩｒｅｆが流れるよ
うゲート電圧が制御される。このように各遅延セルにお
ける遅延値を自由に設定することができるようになる。

【００５５】本実施の形態７の遅延回路において各ノー
ドは図１３のように変動する。図１３の横軸は時間で縦
軸は電圧を示している。各信号名は図２と同一または相
当部分である。なお、本実施の形態では基準電流源セル
５１、５２の基準電流をＩｒｅｆ、基準電流源セル５
３、５４の基準電流を２倍のＩｒｅｆとする。図に示す
ようにノードＮ１（６１）は、入力Ｉｎｐｕｔが変化す
ると一定の充放電電流（Ｉｒｅｆ）により、立ち上が
り、立ち下がりの傾斜はほぼ一定となる。この傾きは、
ＭＮ１、ＭＰ１のゲートと配線容量、抵抗などの負荷と
電流源Ｉｒｅｆの電流量により決まる。その後、ノード
Ｎ１（６１）の電位がＶＤＤ／２を越えると、遅延セル
６１のＭＮ３、ＭＰ３からなるインバータは反転してＮ
６１に出力する。このインバータは通常のＣＭＯＳイン
バータであり駆動能力があるため急峻な立ち上がり立ち
下がりを実現する。次段でも同様の動作を行う。一方ノ
ードＮ１（６３）は、充放電電流が２倍のＩｒｅｆとな
っているため遅延時間が半分になる。次段も２倍のＩｒ
ｅｆにより充放電を行う。また、Ｎ６２、Ｎ６４の信号
を増幅してＤＬＹ１、２にそれぞれ出力する。例えば、
クロックのような信号を入力した場合、充放電を行う電
流が遅延セル毎に異ならせることにより、遅延セル毎の
遅延値を個別に設定できさまざまな遅延信号が出力され
ることとなる。図より２０ｎｓかけてノードＮ１（６
１）を充放電している。ノードＮ１（６１）の電位がＶ
ＤＤ／２になるとＮ６１を反転し出力するため、Ｎ６１
での遅延は１０ｎｓとなる。遅延セル６２も同様に動作
するためＮ６２での遅延は２０ｎｓ（Ａ）となる。一
方、ノードＮ１（６３）は１０ｎｓかけて充放電され
る。つまり、遅延セル６３，６４での遅延は５ｎｓとな
るためＮ６４での遅延は３０ｎｓ（Ｂ）となる。また、
Ｎ６２、Ｎ６４の遅延信号は出力バッファを介してＤＬ
Ｙ１、２に出力される。

【００５６】このように本実施の形態７による遅延回路
は、遅延セル６１〜６４のノードＮ１を充放電するため
の電流量を一定の基準電流とし、ノードＮ１の電位がＶ
ＤＤ／２を越えると、ＭＮ３、ＭＰ３からなるインバー
タは反転して出力するため、遅延セル１段での遅延量を
大きくすることができ、ある遅延を発生させるための遅
延セルの数を削減することができる。また、遅延セルを
直列に接続したことにより遅延量を更に大きくすること
ができる。また、この遅延量は基準電流Ｉｒｅｆによる
ため、基準電流Ｉｒｅｆの電流量をコントロールするこ
とにより遅延セル６１〜６４での遅延時間を調整するこ
とが可能となる。また、ＭＮｒｅｆ、ＭＰｒｅｆと遅延
セル６１〜６４のＭＮ２、ＭＰ２が飽和領域で動作して
いる場合は、電源電圧変動によらず遅延セル６１〜６４
のノードＮ１を充放電する電流は一定となるため、広い
電源電圧範囲で一定の遅延量を得ることができる。ま
た、遅延セル６１〜６４のＭＮ３、ＭＰ３からなるイン
バータは駆動能力が大きく、ノードＮ１の鈍った波形を
整形する効果があるため、この遅延信号を利用するブロ
ックにおける波形鈍りによる誤差を減少することができ
る。また、本実施の形態によるフラッシュメモリでは、
タイミング生成手段に上記遅延回路を用ることにより、
広い電源電圧範囲で誤差の少ない内部タイミング生成を
可能とし、誤動作を抑制する。また、実施の形態１と比
べて充放電を行う電流が遅延セル毎に異ならせることに
より、遅延セル毎の遅延値を個別に設定できるため「１
段当たりの遅延量Ｘ段数」だけではないさまざまな遅延
信号を生成することが可能となる。

【００５７】なお、本実施の形態７ではフラッシュメモ
リについて説明したが、クロックなどのトリガー信号を
もとに遅延回路を用いて内部タイミング信号を生成する
ＤＲＡＭやマスクＲＯＭなど他のメモリでも実施可能で
ある。また、得るべき遅延信号の数により遅延セルを４
つに限らず増減してもよい。また、基準電流Ｉｒｅｆ７
１、７２を別々に用意して説明しているが、もちろん同
一の電流源にて構成することも可能であり同様の効果を
得ることができる。また、ＭＮｒｅｆとＭＮ２１、２
２、ＭＰｒｅｆとＭＰ２１、２２のミラー比を１：１と
したが、もちろんその他の比率でも同様の効果を得るこ
とができる。また、遅延セル６１〜６４をインバータ２
段直列接続したバッファ構成としたが、もちろんＮＡＮ
ＤやＮＯＲなどの論理ゲートでも充放電電流を一定にす
ることにより同様の効果が得ることができる。また、イ
ンバータなどのドライバーを更に直列接続して論理を反
転したり、最終段の駆動能力を上げたりすることも可能
である。また、各遅延セルの間にの少なくとも１ヶ所に
インバータなどの論理ゲートを挿入しても同様の効果を
得ることができる。また、各遅延セルの出力の一部を外
部に出力することについて説明したが、もちろん全ての
遅延信号を出力することも可能である。また、遅延セル
６１〜６４にそれぞれ独立の基準電流源セル５１〜５４
を設けた例について説明したが、もちろん、その幾つか
を共通の基準電流源セルでコントロールすることも実現
でき同様の効果が得られる。

【００５８】

【発明の効果】以上のように、本発明は、入力信号を遅
延させ出力する論理ゲートからなる遅延セルと、前記遅
延セルに接続され、前記論理ゲートの出力ノードを充電
するための第１の電流を生成する第１の基準電流源と、
前記論理ゲートの出力ノードを放電するための第２の電
流を生成する第２の基準電流源からなる基準電流生成部
とを備え、前記入力信号の変化に応じて前記論理ゲート
は前記第１の電流と前記第２の電流で前記出力ノードを
充放電することにより前記遅延セルにおける遅延値を制
御することにより、広い電源電圧範囲で誤差の少ない遅
延信号を生成することができ、少ない回路規模で大きな
遅延値を得ることができる優れた遅延回路を実現できる
ものである。

【００５９】また、本発明は、前記遅延セルと前記基準
電流生成部はカレントミラー接続されている構成となっ
ており、広い電源電圧範囲で誤差の少ない遅延信号を生
成することができ、少ない回路規模で大きな遅延値を得
ることができる優れた遅延回路を実現できるものであ
る。

【００６０】また、本発明は、前記遅延セルは前記論理
ゲート出力を整流し出力するバッファを備えた構成、ま
たは前記論理ゲートの出力の立ち上がり立ち下がりを鈍
化させるための容量性負荷を備えた構成とすることによ
り、広い電源電圧範囲で誤差の少ない遅延信号を生成す
ることができ、少ない回路規模で大きな遅延値を得るこ
とができる優れた遅延回路を実現できるものである。

【００６１】また、本発明は、前記第１の基準電流源の
電流値と、前記第２の基準電流源の電流値をそれぞれ異
ならせることにより、入力信号と異なるデューティ比の
出力信号を得ることを特徴とすることにより、広い電源
電圧範囲で誤差の少ない遅延信号を生成することがで
き、少ない回路規模で大きな遅延値を得ることができ、
さらにデューティ比の異なる遅延信号を生成し立ち下が
りエッジも有効に利用できる優れた遅延回路を実現でき
るものである。

【００６２】また、本発明は、前記第１の基準電流源の
電流値、または前記第２の基準電流源の電流値を制御信
号により可変とするか、または前記第１の電流の電流
値、または前記第２の電流の電流値を制御信号により可
変とすることにより、広い電源電圧範囲で誤差の少ない
遅延信号を生成することができ、少ない回路規模で大き
な遅延値を得ることができ、さらに様々な遅延信号をひ
とつの回路で出力できる優れた遅延回路を実現できるも
のである。

【００６３】また、本発明は、複数の前記遅延セルから
なり、前記遅延セルは直列接続することにより、広い電
源電圧範囲で誤差の少ない遅延信号を生成することがで
き、少ない回路規模でより大きな遅延値を得ることがで
きる優れた遅延回路を実現できるものである。さらに、
直列接続された複数ある前記遅延セルの出力ノードのう
ち、少なくとも１つの前記出力ノードの出力を出力する
出力手段を備えることにより、複数の異なる遅延値の遅
延信号を出力できる優れた遅延回路を実現できるもので
ある。

【００６４】また、本発明は、前記遅延回路を有するタ
イミング生成手段を備えることにより、広い電源電圧範
囲で誤差の少ない遅延信号を基に内部タイミング信号を
生成することができ、少ない回路規模でより大きな遅延
値を持つ内部タイミング信号を持つ得ることができる誤
動作の少ない優れた半導体メモリを実現できるものであ
る。

【図面の簡単な説明】

【図１】本発明の実施の形態１による遅延回路の構成を
示す図

【図２】本実施の形態１の遅延回路において各ノード変
動を示したタイミング図

【図３】本発明の実施の形態２による遅延回路の構成を
示す図

【図４】本実施の形態２の遅延回路において各ノード変
動を示したタイミング図

【図５】本発明の実施の形態３による遅延回路の構成を
示す図

【図６】本実施の形態３の遅延回路において各ノード変
動を示したタイミング図

【図７】本発明の実施の形態４による遅延回路の構成を
示す図

【図８】本実施の形態４の遅延回路において各ノード変
動を示したタイミング図

【図９】本発明の実施の形態５による遅延回路の構成を
示す図

【図１０】本実施の形態５、６の遅延回路において各ノ
ード変動を示したタイミング図

【図１１】本発明の実施の形態６による遅延回路の構成
を示す図

【図１２】本発明の実施の形態７による遅延回路の構成
を示す図

【図１３】本実施の形態７の遅延回路において各ノード
変動を示したタイミング図

【図１４】従来の遅延回路の構成を示す図

【図１５】従来のフラッシュメモリの動作を示したタイ
ミング図

【図１６】従来のフラッシュメモリの構成を示す図

【符号の説明】

１０１１〜１０ｍｎ メモリ瀬宇 １１１〜１１ｎ カラムゲート ２ アドレスデコード手段 ３ 電流検出手段 ４ タイミング生成手段 ５，５１〜５４ 基準電流源セル ６，６１〜６４ 遅延セル ７１〜７４ 電流源 ８ 制御部 ９２，９４ 出力バッファ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 渕上 郁雄 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 木村 智生 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 河合 賢 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5B025 AD15 AE08 5J001 AA05 BB00 BB10 BB11 BB12 BB25 CC03 DD01 DD03 DD04 5J098 AA03 AA14 AB02 AB12 AC04 AC14 AC22 AD05 FA03 FA09

Claims (12)

【特許請求の範囲】
1. 【請求項１】 入力信号を遅延させ出力する論理ゲート
   からなる遅延セルと、前記遅延セルに接続され、前記論
   理ゲートの出力ノードを充電するための第１の電流を生
   成する第１の基準電流源と、前記論理ゲートの出力ノー
   ドを放電するための第２の電流を生成する第２の基準電
   流源からなる基準電流生成部とを備え、前記入力信号の
   変化に応じて前記論理ゲートは前記第１の電流と前記第
   ２の電流で前記出力ノードを充放電することにより前記
   遅延セルにおける遅延値を制御することを特徴とする遅
   延回路。
2. 【請求項２】 前記遅延セルと前記基準電流生成部はカ
   レントミラー接続されていることを特徴とする請求項１
   記載の遅延回路。
3. 【請求項３】 請求項１または請求項２記載の遅延回路
   において、前記遅延セルは前記論理ゲート出力を整流し
   出力するバッファを備えたことを特徴とする遅延回路。
4. 【請求項４】 請求項１ないし請求項３のいずれか１項
   記載の遅延回路において、前記遅延セルは前記論理ゲー
   トの出力の立ち上がり立ち下がりを鈍化させるための容
   量性負荷を備えたことを特徴とする遅延回路。
5. 【請求項５】 請求項１ないし請求項４のいずれか１項
   に記載の遅延回路において、前記第１の基準電流源の電
   流値と、前記第２の基準電流源の電流値をそれぞれ異な
   らせることにより、入力信号と異なるデューティ比の出
   力信号を得ることを特徴とする遅延回路。
6. 【請求項６】 請求項１ないし請求項５いずれか１項に
   記載の遅延回路において、前記第１の基準電流源の電流
   値、または前記第２の基準電流源の電流値を制御信号に
   より可変としたことを特徴とする遅延回路。
7. 【請求項７】 請求項１ないし請求項５いずれか１項に
   記載の遅延回路において、前記第１の電流の電流値、ま
   たは前記第２の電流の電流値を制御信号により可変とし
   たことを特徴とする遅延回路。
8. 【請求項８】 請求項１ないし請求項７いずれか１項に
   記載の遅延回路において、複数の前記遅延セルからな
   り、前記遅延セルは直列接続したことを特徴とする遅延
   回路。
9. 【請求項９】 請求項８記載の遅延回路において、複数
   の前記基準電流生成部からなり、少なくとも１つの遅延
   セルは他とは異なる基準電流生成部に接続されることを
   特徴とする遅延回路。
10. 【請求項１０】 請求項８または請求項９いずれか１項
    に記載の遅延回路において、直列接続された複数ある前
    記遅延セルの出力ノードのうち、少なくとも１つの前記
    出力ノードの出力を出力する出力手段を備えることを特
    徴とする遅延回路。
11. 【請求項１１】 請求項１ないし請求項１０いずれか１
    項に記載の遅延回路を有するタイミング生成手段を備え
    たことを特徴とする半導体メモリ。
12. 【請求項１２】 請求項１１記載の半導体メモリにおい
    て、前記半導体メモリが不揮発性半導体メモリであるこ
    とを特徴とする半導体メモリ。