JP6672469B2 - メモリデバイス - Google Patents
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Description
(1) 第1の実施形態
図1乃至図6を参照して、第1の実施形態に係るメモリデバイスについて説明する。
(a−1) メモリシステムの全体構成
図1を用いて、実施形態のメモリデバイスを含むメモリシステムの大まかな全体構成について、説明する。
メモリデバイス1は、1以上のNAND型フラッシュメモリ1を含む。
図3を参照して、本実施形態のフラッシュメモリの構造例について、説明する。
基板900の上面上に、複数のラージバンプLBP(LBP−1,LBP−2)が設けられている。
図4及び図5を参照して、本実施形態のフラッシュメモリにおけるチップの電圧電極の構成例について説明する。
メモリコアチップ700は、電圧電極751,755に関して、実質的に同じ構成を有する。
上部端子X1は、メモリコアチップ700の上面側に設けられている。メモリコアチップ700の上面側において、上部端子X1上に、バンプが設けられている。上部端子X1は、あるメモリコアチップ700を、そのチップより上層の他のチップ700に電気的に接続する。上部端子X1は、Through Silicon Viaの一部及びパッドの少なくとも1つを含んでもよい。
図6を参照して、本実施形態のフラッシュメモリにおける、I/Fチップ内の各回路のレイアウトについて、説明する。
本実施形態のフラッシュメモリは、積層された複数のメモリコアチップと、昇圧回路を含むインターフェイスチップと、を含む。複数のメモリコアチップは、メモリコアチップ内の電圧端子(電圧電極)を介して、昇圧回路内の対応するチャージポンプ回路に接続される。
本実施形態のフラッシュメモリ1は、積層される複数のメモリコアチップを同じ構造にできる。
この結果として、本実施形態のフラッシュメモリは、高速なデータ転送を実現できる。
また、本実施形態のメモリデバイスは、動作特性を向上できる。
図7及び図8を参照して、第2の実施形態のメモリデバイスについて、説明する。
NAND型フラッシュメモリに含まれるメモリコアチップの個数は、限定されない。
各メモリコアチップ700において、第1の実施形態と同様に、領域75内の複数の電圧端子751,755のうち、メモリコア回路10(10−1〜10−16)に隣り合う電圧電極751が、メモリコア回路10に接続される。電圧電極755は、上層のチップ700と下層のチップ700とを接続するために、用いられる。本実施形態のように、積層されるメモリコアチップの数の増加に伴って、電圧電極755の個数が、積層されるメモリコアチップの個数に応じて、増加する。
図9乃至図11を参照して、第3の実施形態のメモリデバイスについて、説明する。
図9は、本実施形態のフラッシュメモリの構成例を模式的に示す図である。
例えば、本実施形態において、電圧V1,V2,VNが供給されているメモリコア回路10の数が、フラッシュメモリ1における負荷の許容値に基づいて設定された値に達している場合、制御回路410は、電圧V1,V2,VNが供給されているメモリコア回路10の数が設定値より小さくなるまで、これから電圧が供給されるべき他のメモリコア回路10に対する電圧の供給を遅延させるように、チャージポンプ回路491の動作を制御する。
図10を用いて、本実施形態のフラッシュメモリの動作について、より具体的に説明する。
図10において、第1乃至第3のメモリコア回路CORE#1,CORE#2,CORE#3(10)のそれぞれにおいて、レディ/ビジー信号RBn、選択されたワード線WLk(WLk#1,WLk#2,WLk#3)の電位、メモリコア回路内のソース線SL(SL#1,SL#2,SL#3)に発生する電流(消費電流)Icp(Icp#1,Icp#2,Icp#3)及び負荷発生信号SLD(SLD#1,SLD#2,SLD#3)の時間に対する変化が、示されている。
メモリコア回路CORE#1は、I/F回路I/Fを経由して、コマンド、アドレス及びデータを受ける。メモリコア回路CORE#1は、時刻t1において、レディ/ビジー信号RBn#1を“H”レベルに設定する。メモリコア回路CORE#1は、コマンドに示される動作を実行するために、各回路の制御を開始する。例えば、インターフェイス回路I/Fにおいて、メモリコア回路CORE#1に対応するチャージポンプ回路491は、コマンド(例えば、書き込みコマンド)に基づいた動作のための電圧を生成する。
第1のメモリコア回路CORE#1の動作に並行して、第2のメモリコア回路CORE#2は、I/F回路I/Fから供給されたコマンドに基づいて、各回路の制御を開始する。
時刻t5において、生成された電圧VPGM#2は、メモリコア回路CORE#2内の選択ワード線WLk#2に印加される。選択ワード線WLk#2に対する電圧の印加に対応して、電流I2が、メモリコア回路CORE#2内のソース線SL#2に発生し、電流Icp#2の電流値は、上昇する。
本実施形態において、フラッシュメモリにおける負荷の量が許容範囲に達していると判定されている場合、これから動作されるべきメモリコア回路CORE#3に対する電圧の供給は、フラッシュメモリにおける負荷の量が許容範囲より小さいと判定されるまでの期間Txが経過された後に、開始される。
カウンタ450は、“L”レベルの信号SLD#2を検知する。カウンタ450は、信号SCTの信号レベルを、“2”を示す値から“1”を示す値に変える。
例えば、時刻t9において、メモリコア回路CORE#1は、レディ/ビジー信号RBn#1の信号レベルを、“L”レベルに設定する。
例えば、時刻t10において、メモリコア回路CORE#2は、レディ/ビジー信号RBn#2の信号レベルを、“L”レベルに設定する。
例えば、時刻t12において、メモリコア回路CORE#2は、レディ/ビジー信号RBn#2の信号レベルを、“L”レベルに設定する。
書き込み電圧のような比較的高い電圧がメモリコア回路(メモリコアチップ)10に供給される場合、高い電圧に起因した負荷が、メモリコア回路10内に発生する。
第3のメモリコア回路が、2つのメモリコア回路に並行して動作する場合、第3のメモリコア回路に起因する電流Ixが、第1及び第2のメモリコア回路の負荷に加えて、電流Ipkgにさらに加わる。
この場合、3つのメモリコア回路の負荷に起因する電流Ibのピーク値は、フラッシュメモリの仕様に基づいた許容値を超える可能性がある。
図12乃至図19を参照して、第4の実施形態のメモリデバイスについて、説明する。
図12を参照して、本実施形態のフラッシュメモリの基本例について、説明する。
図12は、本実施形態のメモリデバイスの基本例を説明するための模式図である。
I/F回路40は、ドライバ回路(送信回路)35及びレシーバ回路(受信回路)36を含む。
図13乃至図19を参照して、本実施形態のフラッシュメモリについて、より具体的に説明する。
図13を用いて、本実施形態のフラッシュメモリの回路構成について、説明する。
図13において、領域710A,710B,810A,810B内の回路20,21,30,31が、抽出して図示されている。図13において、図示の明確化のために、図2に示されるメモリコア回路10及びI/F回路40内の回路の図示は、省略する。
ラッチ201の一方の入力端子に、信号CMD−DOUTが供給され、ラッチ201の他方の入力端子(例えば、制御端子)に、I/F回路40からの信号ZBB−IFが供給される。
ANDゲート212の一方の入力端子は、ラッチ201の出力端子に接続される。ANDゲート212の他方の入力端子は、遅延回路211の出力端子に接続される。ANDゲート212の出力端子は、バッファ214の入力端子に接続されている。
ORゲート213の一方の入力端子は、ラッチ201の出力端子に接続される。ORゲート213の他方の入力端子は、遅延回路211の出力端子に接続される。ORゲート213の出力端子は、バッファ214の制御端子に接続されている。
ANDゲート301の一方の入力端子に、信号CMD−DOUT−IFが供給される。ANDゲート301の他方の入力端子に、メモリコア回路10からの信号ZBB−COREが、供給される。
ANDゲート301は、信号CMD−DOUT−IFと信号ZBB−COREとを用いたAND演算を行う。ANDゲート301は、AND演算の結果に基づいた信号IF−RCVenを出力する。信号IF−RCVenの信号レベルは、ANDゲート301のAND演算の結果に応じる。
ANDゲート302は、信号CMD―DIN−IFと信号bZBB−COREとを用いたAND演算を行う。ANDゲート302は、AND演算の結果に基づいた信号IF−DRVenを出力する。信号IF−DRVenの信号レベルは、ANDゲート302のAND演算の結果に応じる。
メモリコア回路10のタイミング制御回路20において、I/F回路40の動作状況に応じた信号レベルの信号ZBB−IFが、信号経路(バス)999Bを介して、ラッチ201に供給される。
図14乃至図19を参照して、本実施形態のフラッシュメモリの動作例が、説明される。ここでは、本実施形態のフラッシュメモリの動作の説明のために、図12及び図13も適宜用いられる。
時刻t51において、信号ZBB−IF及び信号ZBB−COREの信号レベルは、“L”レベルである。
I/F回路40のタイミング制御回路30,31において、ANDゲート301に、“H”レベルの信号CMD−DOUT−IFと、“L”レベルの信号ZBB−COREが供給される。ANDゲート301は、“L”レベルの信号IF−RCVenを出力する。
ANDゲート302に、“H”レベルの信号bZZB−COREと“L”レベルの信号CMD−DIN−IFとが供給される。ANDゲート302は、“L”レベルの信号IF−DRVenを出力する。
これによって、コアドライバ回路25が活性化状態(オン状態)に設定され、コアドライバ回路25は、データの送信が可能になる。
遅延回路211は、供給された信号CORE−DRVenを遅延させる。遅延された信号xCORE−DRVenを、ANDゲート212及びORゲート213の他方の端子に、供給される。それゆえ、ANDゲート212及びORゲート213の他方の端子の電位(信号レベル)は、ANDゲート212及びORゲート213の一方の端子の電位よりも遅れたタイミングで、“L”レベルから“H”レベルに変わる。
これによって、時刻t53において、ORゲート311は、“H”レベルの信号BB−IFをバッファ312に出力する。バッファ312は、“H”レベルの信号ZBB−IFを、電極TSVなどを含む信号線999Bを介して、メモリコア回路10に出力する。
ANDゲート301に、“L”レベルの信号CMD−DOUT−IFが供給されるため、信号IF−RCVenの信号レベルは、“H”レベルから“L”レベルに変わる。これによって、I/F回路40内において、レシーバ回路36は、非活性化状態(オフ状態)に設定される。
時刻t55において、バッファ312は、“L”レベルの信号ZBB−IFを出力する。これによって、I/F回路40は、I/Fレシーバ回路36が非活性化状態になったことを、メモリコア回路10に通知できる。
アドレスADDの受信中の時刻t57において、信号CMD−DIN−IFの信号レベルが、“L”レベルから“H”レベルに変わる。この時、信号ZBB−COREの信号レベルは“H”レベルであるため、“L”レベルの信号bZBB−COREが、ANDゲート302に供給される。それゆえ、ANDゲート302の信号IF−DRVenの信号レベルは、“L”レベルに維持されている。尚、時刻t57において、信号IF−RCVenも、“L”レベルに設定されている。
これによって、時刻t58において、信号ZBB−COREの信号レベルは、“H”レベルから“L”レベルに変わる。
このように、I/Fドライバ回路35が活性化された後、データDINは、I/F回路40からメモリコア回路10に転送される。これによって、本実施形態のフラッシュメモリは、ドライバ回路/レシーバ回路の活性化順序の違反に起因する電流(衝突電流)が、バス内で発生するのを防止できる。
この結果として、時刻t60において、信号ZBB−IFの信号レベルは、“L”レベルから“H”レベルに変わる。
時刻t64において、ラッチ201は、“H”レベルの信号CORE−DRVenを出力する。“H”レベルの信号CORE−DRVenが、コアドライバ回路25に供給される。これによって、コアドライバ回路25は、活性化される。
この結果として、時刻t65において、バッファ214は、“H”レベルの信号ZBB−COREを、出力する。
このように、図15及び図16に示された順序と同じ順序で、コアドライバ回路25及びI/Fレシーバ回路36が活性化される。
本実施形態のフラッシュメモリにおいて、メモリコア回路の動作状態を示す信号が、メモリコア回路からI/F回路に転送される。これと共に、I/F回路の動作状態を示す信号が、I/F回路からメモリコア回路に転送される。
以上のように、本実施形態のメモリデバイスは、メモリの動作特性を向上できる。
図20及び図21を参照して、第5の実施形態のメモリシステムについて、説明する。
図22乃至図24を参照して、第6の実施形態のメモリデバイスについて、説明する。
図22及び図23を参照して、第6の実施形態のメモリデバイスの構成例について、説明する。
図22は、本実施形態のフラッシュメモリにおける、I/Fチップ内の回路のレイアウトの一例を示す上面図である。以下、第1実施形態の図6と異なる点についてのみ説明する。
図23は、本実施形態のフラッシュメモリにおける、メモリコアチップ内の回路のレイアウトの一例を示す上面図である。図23の例では、説明を簡略にするため、第1の実施形態の図2で説明した、メモリコア回路10内のメモリセルアレイ110、ロウデコーダ120、センスアンプ140、アドレスレジスタ150、コマンドレジスタ160、及びシーケンサ170は省略されている。
図24は、本実施形態のフラッシュメモリの構成例を模式的に示す図である。図24の例は、説明を簡略にするため、2個のメモリコアチップ700を示しているが、メモリコアチップ700の個数は任意である。
本実施形態のメモリデバイスは、第1乃至第5の実施形態に適用できる。これにより第1乃至第5の実施形態と同様の効果が得られる。
図25及び図26を参照して、第7の実施形態のメモリデバイスについて、説明する。第7の実施形態では、I/Fチップ800及びメモリコアチップ700の封止材について説明する。
図25を参照して、本実施形態に係るフラッシュメモリ1の断面構成の例について説明する。
図26を参照して、I/Fチップ800におけるストッパ1000のレイアウト例について説明する。
本実施形態のメモリデバイスは、第1乃至第6の実施形態に適用できる。これにより、第1乃至第6の実施形態と同様の効果が得られる。
図27及び図28を参照して、第8の実施形態のメモリデバイスについて、説明する。第8の実施形態では、第7の実施形態と異なるストッパ1000のレイアウトについて説明する。
図27を参照して、本実施形態に係るフラッシュメモリ1の断面構成の例について説明する。以下では、第7の実施形態の図25と異なる点についてのみ説明する。
図28を参照して、I/Fチップ800におけるストッパ1000のレイアウト例について説明する。以下、第7の実施形態の図26と異なる点についてのみ説明する。
本実施形態のメモリデバイスにおいても、第7の実施形態と同様の効果が得られる。
第1の実施形態のメモリデバイスにおいて、図4又は図7に示されるメモリコアチップの構造は、従来のインターフェイスチップを含むNAND型フラッシュメモリに適用されてもよい。また、図6又は図8に示されるインターフェイスチップ内における各回路のレイアウトは、従来のメモリチップを含むNAND型フラッシュメモリに適用されてもよい。
Claims (22)
- 第1の回路、第1の端子、及び、第2の端子を含む第1のメモリチップと、
第2の回路、及び、第3の端子を含む第2のメモリチップと、
第1の電圧生成回路、第2の電圧生成回路、及び、データの入出力回路を含むインターフェイスチップと、
を具備し、
前記第2のメモリチップは、前記第1のメモリチップの上方に設けられ、
前記インターフェイスチップは、前記第1のメモリチップの下方に設けられ、
前記第1の端子の第1の端部は、前記第1の回路に電気的に接続され、前記第1の端子の第2の端部は、前記第1の電圧生成回路に電気的に接続され、
前記第2の端子の第3の端部は、前記第3の端子に電気的に接続され、前記第2の端子の第4の端部は、前記第2の電圧生成回路に電気的に接続され、
前記第3の端子の第5の端部は、前記第2の回路に電気的に接続され、前記第3の端子の第6の端部は、前記第2の端子を介して前記第2の電圧生成回路に電気的に接続され、
前記第1のメモリチップの表面に対して垂直方向において、前記第3の端部は前記第4の端部と重ならず、前記第3の端部は前記第6の端部と重なり、
前記入出力回路は、前記インターフェイスチップの第1の領域内に設けられ、
前記第1及び第2の電圧生成回路は、前記インターフェイスチップの第2の領域内に設けられ、
前記第1の領域と前記第2の領域との間に、第3の領域が設けられ、
前記第3の領域は、前記第1の領域を、前記第2の領域から電気的に分離する、
メモリデバイス。 - 前記入出力回路は、第1の配線を介して、第1の電源に電気的に接続され、
前記第1及び第2の電圧生成回路は、第2の配線を介して、第2の電源に電気的に接続され、
前記第1の配線は、前記第2の配線から電気的に分離されている、
請求項1に記載のメモリデバイス。 - 前記第2のメモリチップは、第4の端子をさらに含み、
前記第1の端子は、前記第1の回路に隣り合い、
前記第2の端子は、前記第1の端子から電気的に分離され、
前記第3の端子は、前記第2の回路に隣り合い、
前記第4の端子は、前記第3の端子から電気的に分離され、
前記第2のメモリチップの構造は、前記第1のメモリチップの構造と同じである、
請求項1に記載のメモリデバイス。 - 前記第2のメモリチップ上方に設けられた第3のメモリチップを、さらに具備し、
前記第1のメモリチップは、前記第1及び第2の端子から電気的に分離された第5の端子を、さらに含み、
前記第2のメモリチップは、前記第3の端子から電気的に分離された第6の端子を、さらに含み、
前記インターフェイスチップは、第3の電圧生成回路を、さらに含み、
前記第3のメモリチップは、第3の回路と、前記第3の回路に電気的に接続された第7の端子を、含み、
前記第7の端子は、前記第5及び前記第6の端子を介して、前記第3の電圧生成回路に、電気的に接続される
請求項1に記載のメモリデバイス。 - 第1のデータを送信するための第1のドライバ回路と、前記第1のドライバ回路の状態を示す第1の信号を出力する第1の回路と、を含むメモリコア回路と、
前記第1のデータを受信するための第1のレシーバ回路と、前記第1のレシーバ回路の状態を示す第2の信号を出力する第2の回路と、を含むインターフェイス回路と、
を具備し、
前記第1のデータが、前記メモリコア回路から前記インターフェイス回路に送信される場合において、
前記メモリコア回路は、前記第1のドライバ回路が活性化状態であることを示すために、前記第1の信号の信号レベルを、第1のレベルに設定し、
前記インターフェイス回路は、前記第1のレベルの前記第1の信号に基づいて、前記第1のレシーバ回路を活性化状態に設定する、
メモリデバイス。 - 前記第1のレシーバ回路が活性化状態であることを示すために、前記第2の信号の信号レベルを、前記第1のレベルに設定する、
請求項10に記載のメモリデバイス。 - 前記インターフェイス回路は、前記メモリコア回路に第2のデータを送信するための第2のドライバ回路をさらに含み、
前記第2のドライバ回路の状態は、前記第2の信号によって示され、
前記第1の信号が前記第1のレベルに設定される前において、
前記インターフェイス回路は、前記第2のドライバ回路が非活性化状態であることを示すために、前記第2の信号の信号レベルを、前記第1のレベルと異なる第2のレベルに設定し、
前記メモリコア回路は、前記第2のレベルの前記第2の信号に基づいて、前記第1のドライバ回路を活性化状態に設定する、
請求項10に記載のメモリデバイス。 - 前記第2のデータが、前記インターフェイス回路から前記メモリコア回路に送信される場合、
前記インターフェイス回路は、前記第2のレベルに設定された前記第1の信号に基づいて、前記第2のドライバ回路を活性化状態に設定し、
前記インターフェイス回路は、前記第2のドライバ回路が活性化状態であることを示すために、前記第2の信号の信号レベルを前記第1のレベルに設定する、
請求項12に記載のメモリデバイス。 - 前記メモリコア回路は、前記第1のドライバ回路が非活性化状態に設定された後、前記第1の信号の信号レベルを前記第2のレベルに設定する、
請求項13に記載のメモリデバイス。 - 前記第1のドライバ回路は、前記第1の回路からの第1の制御信号に基づいて、制御され、
前記第1のレシーバ回路は、前記第2の回路からの第2の制御信号に基づいて、制御され、
前記第1の回路は、前記第1のレベルと異なる第2のレベルの前記第2の信号に基づいて、前記第1の制御信号の信号レベルを前記第1のレベルに設定し、
前記第1のドライバ回路は、前記第1のレベルの前記第1の制御信号に基づいて、活性化状態に設定され、
前記第2の回路は、前記第1のレベルの前記第1の信号に基づいて、前記第2の制御信号の信号レベルを前記第1のレベルに設定し、
前記第1のレシーバ回路は、前記第1のレベルの前記第2の制御信号に基づいて、前記活性化状態に設定される、
請求項10に記載のメモリデバイス。 - インターフェイスチップと、
前記インターフェイスチップの上方に設けられ、第1の回路と、前記第1の回路に電気的に接続された第1のビアと、前記第1のビアと電気的に非接続な第2のビアとを含む第1のメモリチップと、
前記第1のメモリチップの上方に設けられ、第2の回路と、前記第2の回路に電気的に接続された第3のビアとを含む第2のメモリチップと
を具備し、
前記インターフェイスチップは、
入力信号に応じて前記第1及び第2のメモリチップへの書き込み、消去、及び読み出しを制御する制御回路と、
前記第1のビアを介して前記第1の回路に電気的に接続された第1の電圧昇圧回路と、前記第2のビア及び前記第3のビアを介して前記第2の回路に電気的に接続された第2の電圧昇圧回路とを含む第1の電圧生成回路と、
前記第1の電圧生成回路と第1の電源とを電気的に接続する第1のバンプと、
前記第1のバンプとは電気に非接続であり、前記制御回路と第2の電源とを電気的に接続する第2のバンプと
を含む、
メモリデバイス。 - 前記第1乃至第3のビアはシリコン貫通ビアである、
請求項16に記載のメモリデバイス。 - 前記インターフェイスチップは、前記第2のバンプに電気的に接続された第2の電圧生成回路を更に含み、
前記第1のメモリチップは、前記第1の回路と前記第2の電圧生成回路とを電気的に接続する第4のビアを更に含み、
前記第2のメモリチップは、前記第4のビアを介して、前記第2の回路と前記第2の電圧生成回路とを電気的に接続する第5のビアを更に含む、
請求項16に記載のメモリデバイス。 - 前記第4及び第5のビアは、シリコン貫通ビアである、
請求項18に記載のメモリデバイス。 - 前記制御回路及び前記第2の電圧生成回路は、前記インターフェイスチップの第1の領域に設けられ、
前記第1の電圧生成回路は、前記インターフェイスチップの第2の領域に設けられ、
前記第1の領域と前記第2の領域との間に、第3の領域が設けられ、
前記第3の領域は、前記第1の領域を、前記第2の領域から電気的に分離する、
請求項18に記載のメモリデバイス。 - 前記第3の領域は、前記インターフェイスチップの表面と第1の側面とによる第1の端部から、前記表面と前記第1の側面に対向する第2の側面とによる第2の端部まで設けられている、
請求項20に記載のメモリデバイス。 - 前記第1のビアの第1の端部は、前記第1の回路に電気的に接続され、前記第1のビアの第2の端部は、前記第1の電圧昇圧回路に電気的に接続され、
前記第2のビアの第3の端部は、前記第3のビアに電気的に接続され、前記第2のビアの第4の端部は、前記第2の電圧昇圧回路に電気的に接続され、
前記第3のビアの第5の端部は、前記第2の回路に電気的に接続され、前記第3のビアの第6の端部は、前記第2のビアを介して前記第2の電圧昇圧回路に電気的に接続され、
前記第1のメモリチップの表面に対する垂直方向において、前記第3の端部は前記第4の端部と重ならず、前記第3の端部は前記第6の端部と重なる、
請求項16に記載のメモリデバイス。 - 前記第1のメモリチップは、前記第1の電圧生成回路に電気的に接続された第3の電圧生成回路を更に含み、
前記第2のメモリチップは、前記第1の電圧生成回路に電気的に接続された第4の電圧生成回路を更に含み、
前記インターフェイスチップは、前記第1、第3及び第4の電圧生成回路にクロック信号を送信する第1のクロック生成回路を更に含み、
前記第1のクロック生成回路は、前記第1の領域に設けられる、
請求項20に記載のメモリデバイス。 - 前記第1のメモリチップは、前記第3の電圧生成回路に接続された第2のクロック生成回路を更に含み、
前記第2のメモリチップは、前記第4の電圧生成回路に接続された第3のクロック生成回路を更に含む、
請求項23に記載のメモリデバイス。 - 第1の主面を有し、第1の電圧生成回路と、前記第1の主面に設けられ且つ前記第1の電圧生成回路に電気的に接続された第1の端子とを含むインターフェイスチップと、
前記インターフェイスチップの上方に設けられ、前記第1の主面と向き合う第2の主面と、前記第2の主面の反対側の第3の主面とを有し、前記第2の主面に設けられ且つ第1のバンプを介して前記第1の端子と電気的に接続された第2の端子と、前記第3の主面に設けられた第3の端子とを含む第1のメモリチップと、
前記第1のメモリチップの上方に設けられ、前記第3の主面と向き合う第4の主面を有し、前記第4の主面に設けられ且つ第2のバンプを介して前記第3の端子と電気的に接続された第4の端子を含む第2のメモリチップと、
前記第1の主面の第1の領域及び前記第2の主面の第2の領域に接するようにして前記インターフェイスチップと前記第1のメモリチップとの間に設けられ、フィラーを含まない第1の封止部材と、
前記第1の領域を含まない前記第1の主面の第3の領域と、前記第2の領域を含まない前記第2の主面の第4の領域との間を充填し、且つ前記第3の主面と前記第4の主面との間を充填する前記フィラーを含む第2の封止部材と
を具備し、
前記インターフェイスチップの前記第1の主面は、前記インターフェイスチップの内部に前記第1の電圧生成回路が設けられている第5の領域と、前記第1の電圧生成回路が設けられていない第6の領域とを含み、
前記第5の領域は前記第1の領域を含み、前記第6の領域は前記第1の領域を含まない、
メモリデバイス。 - 前記第1の封止部材は、前記第2の封止部材よりも熱伝導率が低い、
請求項25に記載のメモリデバイス。 - 前記第1のメモリチップは、第2の電圧生成回路を含み、
前記第1のメモリチップの前記第2の主面は、前記第1のメモリチップの内部に前記第2の電圧生成回路が設けられている第7の領域と、前記第2の電圧生成回路が設けられていない第8の領域とを含み、
前記第7の領域は、前記第2の領域を含まず、前記第8の領域は、前記第2の領域を含む、
請求項25に記載のメモリデバイス。
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