JP6672469B2 - メモリデバイス - Google Patents

Description

本発明の実施形態は、メモリデバイスに関する。

フラッシュメモリは、様々な電子機器に用いられている。

特開２００９−３９９１号公報 特許第４７９１９２４号明細書 特許第５８１４８５９号明細書

メモリデバイスの製造コストを低減する。

実施形態のメモリデバイスは、第１の回路、第１の端子及び第２の端子を含む第１のメモリチップと、第２の回路、及び、第３の端子を含む第２のメモリチップと、第１の電圧生成回路、及び、第２の電圧生成回路を含むインターフェイスチップと、を含む。前記第２のメモリチップは、前記第１のメモリチップの上方に設けられ、前記インターフェイスチップは、前記第１のメモリチップの下方に設けられている。前記第１の端子の第１の端部は、前記第１の回路に電気的に接続され、前記第１の端子の第２の端部は、前記第１の電圧生成回路に電気的に接続される。前記第２の端子の第３の端部は、前記第３の端子に電気的に接続され、前記第２の端子の第４の端部は、前記第２の電圧生成回路に電気的に接続される。前記第３の端子の第５の端部は、前記第２の回路に電気的に接続され、前記第３の端子の第６の端部は、前記第２の端子を介して前記第２の電圧生成回路に電気的に接続される。前記第１のメモリチップの表面に対して垂直方向において、前記第３の端部は前記第４の端部と重ならず、前記第３の端部は前記第６の端部と重なる。

図１は、メモリデバイスを含むメモリシステムの模式図である。 図２は、メモリデバイスの内部構成を示すブロック図である。 図３は、メモリデバイスの構造例を示す断面図である。 図４は、第１の実施形態のメモリデバイスの構造例を示す断面図である。 図５は、第１の実施形態のメモリデバイスの構造例を示す模式図である。 図６は、第１の実施形態のメモリデバイスの構造例を示す上面図である。 図７は、第２の実施形態のメモリデバイスの構造例を示す模式図である。 図８は、第２の実施形態のメモリデバイスの構造例を示す上面図である。 図９は、第３の実施形態のメモリデバイスを説明するための模式図である。 図１０は、第３の実施形態のメモリデバイスの動作例を示すタイミングチャートである。 図１１は、第３の実施形態のメモリデバイスを説明するための模式図である。 図１２は、第４の実施形態のメモリデバイスを説明するための模式図である。 図１３は、第４の実施形態のメモリデバイスの構成例を示す等価回路図である。 図１４は、第４の実施形態のメモリデバイスの動作例を示すタイミングチャートである。 図１５は、第４の実施形態のメモリデバイスの動作例を説明するための模式図である。 図１６は、第４の実施形態のメモリデバイスの動作例を説明するための模式図である。 図１７は、第４の実施形態のメモリデバイスの動作例を説明するための模式図である。 図１８は、第４の実施形態のメモリデバイスの動作例を説明するための模式図である。 図１９は、第４の実施形態のメモリデバイスの動作例を説明するための模式図である。 図２０は、第５の実施形態のメモリデバイスの構成例を示す等価回路図である。 図２１は、第５の実施形態のメモリデバイスの構成例を示す等価回路図である。 図２２は、第６の実施形態のメモリデバイスの構造例を示すインターフェイスチップの上面図である。 図２３は、第６の実施形態のメモリデバイスの構造例を示すメモリコアチップの上面図である。 図２４は、第６の実施形態のメモリデバイスを説明するための模式図である。 図２５は、第７の実施形態のメモリデバイスの構造例を示す断面図である。 図２６は、第７の実施形態のメモリデバイスの構造例を示すインターフェイスチップの上面図である。 図２７は、第８の実施形態のメモリデバイスの構造例を示す断面図である。 図２８は、第８の実施形態のメモリデバイスの構造例を示すインターフェイスチップの上面図である。

以下、図１乃至図２１を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。

［実施形態］
（１） 第１の実施形態
図１乃至図６を参照して、第１の実施形態に係るメモリデバイスについて説明する。

（ａ） 構成例
（ａ−１） メモリシステムの全体構成
図１を用いて、実施形態のメモリデバイスを含むメモリシステムの大まかな全体構成について、説明する。

図１は、本実施形態のメモリデバイスを含むメモリシステムを示す図である。

図１に示されるように、本実施形態のメモリデバイスを含むメモリシステム９は、ストレージデバイス５００、及び、ホストデバイス６００を含む。

ホストデバイス６００は、例えば、コネクタ、ケーブル、無線通信、ホストバス、又はインターネットなどによって、ストレージデバイス５００に結合される。ホストデバイス６００は、データの書き込み、データの読み出し、及びデータの消去を、ストレージデバイス５００に要求する。

ストレージデバイス５００は、メモリコントローラ５とメモリデバイス（半導体メモリ）１とを含む。

メモリコントローラ５は、ホストデバイス６００の要求に応じた動作を、メモリデバイス１に実行させる。メモリコントローラ５は、例えば、プロセッサ（ＣＰＵ）、内蔵メモリ（例えば、ＤＲＡＭ）、バッファメモリ（例えば、ＳＲＡＭ）及びＥＣＣ回路などを含む。メモリコントローラ５は、メモリデバイス１を制御するためのプログラム（ソフトウェア／ファームウェア）、及び、ストレージデバイス／メモリデバイスの管理情報（管理テーブル）を保持する。

メモリデバイス１は、メモリコントローラ５からの命令（ホストデバイス６００の要求）に基づいて、データの書き込み、データの読み出し及びデータの消去を実行する。
メモリデバイス１は、１以上のＮＡＮＤ型フラッシュメモリ１を含む。

フラッシュメモリ１を含むストレージデバイス５００（又は、メモリシステム９）は、例えば、メモリカード（例えば、ＳＤ^ＴＭカード、ｅＭＭＣ^ＴＭ）、ＵＳＢメモリ、又は、Solid State Drive（ＳＳＤ）などである。例えば、ホストデバイス６００は、デジタルカメラ、パーソナルコンピュータ、フューチャーフォン、又は、スマートフォン等である。例えば、ホストバスは、ＳＤ^ＴＭインターフェイスに基づいたバスである。

ＮＡＮＤ型フラッシュメモリ１は、バス（以下では、ＮＡＮＤバスとよぶ）を介して、メモリコントローラ５に接続される。

各種の信号が、ＮＡＮＤ型フラッシュメモリ１とメモリコントローラ５との間において、ＮＡＮＤバスを介して送受信される。例えば、フラッシュメモリ１とメモリコントローラ５との間におけるＮＡＮＤインターフェイス規格に基づいた制御信号として、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ及びライトプロテクト信号ＷＰｎなどが、使用される。

信号ＣＥｎは、フラッシュメモリ１をイネーブルにするための信号である。信号ＣＬＥ及び信号ＡＬＥのそれぞれは、Ｉ／Ｏ線ＩＯ（ＩＯ１〜ＩＯ８）上の信号がコマンド及びアドレス信号であることを通知する信号である。

信号ＷＥｎ及び信号ＲＥｎのそれぞれは、例えば、８本のＩ／Ｏ線ＩＯを介した信号の入力及び出力を、指示する信号である。信号ＷＰｎは、例えば、電源のオン及びオフ時に、フラッシュメモリ１を保護状態に設定するための信号である。

例えば、フラッシュメモリ１がＤＤＲ方式でデータ転送を実行する場合、データストローブ信号（図示せず）及びデータストローブ信号の相補信号は、送信側から信号（データ）ＩＯとともに出力される。データ受信側は、送信されたデータストローブ信号及びその相補信号を受けてデータを取り込むタイミングを調整する。

レディ／ビジー信号ＲＢｎは、フラッシュメモリ１の動作状態に基づいて生成され、メモリコントローラ５に送信される。信号ＲＢｎは、フラッシュメモリ１がレディ状態（メモリコントローラ５からの命令を受け付ける状態）であるか、ビジー状態（メモリコントローラ５からの命令を受け付けない状態）であるかを、メモリコントローラ５に通知する信号である。例えば、信号ＲＢｎは、フラッシュメモリ１がデータの読み出し等の動作中において、“Ｌ”レベル（ビジー状態）とされ、これらの動作が完了すると“Ｈ”レベル（レディ状態）とされる。

尚、実施形態のメモリデバイスを含むメモリシステムは、ＤＤＲ方式でデータ転送を実行するメモリシステムでもよいし、他の方式のデータ転送を実行するメモリシステムでもよい。

図２は、本実施形態のＮＡＮＤ型フラッシュメモリの回路構成を説明するためのブロック図である。

図２に示されるように、ＮＡＮＤ型フラッシュメモリ１は、複数のメモリコア回路１０−１〜１０−Ｎと、インターフェイス（Ｉ／Ｆ）回路４０と、を含む。

実施形態において、メモリコア回路１０−１〜１０−Ｎを区別しない場合に、ハイフン以下の符号を省略して“メモリコア回路１０”と表記する。他の構成要素も同様である。

Ｉ／Ｆ回路４０は、複数のメモリコア回路１０とＮＡＮＤバスとの間に、設けられている。Ｉ／Ｆ回路４０は、ＮＡＮＤバスに接続される。メモリコア回路１０は、Ｉ／Ｆ回路４０を介して、ＮＡＮＤバスに接続される。これによって、メモリコア回路１０は、Ｉ／Ｆ回路４０を介してメモリコントローラ５にアクセスされ、制御される。

メモリコア回路１０は、メモリセルアレイ１１０、ロウデコーダ１２０、ドライバ回路１３０、センスアンプ１４０、アドレスレジスタ１５０、コマンドレジスタ１６０、及びシーケンサ１７０を、少なくとも含む。

メモリセルアレイ１１０は、メモリコントローラ５からのデータを記憶する。メモリセルアレイ１１０は、複数（例えば、４つ）のブロックＢＬＫ（ＢＬＫ０〜ＢＬＫ３）を含む。

各ブロックＢＬＫは、複数のＮＡＮＤストリング１１１を含む。ＮＡＮＤストリング１１１は、直列接続された複数のメモリセルＭＣと、少なくとも２つのセレクトトランジスタＳＴ１，ＳＴ２とを含む。

メモリセルＭＣは、電荷蓄積層と制御ゲート電極とを含む。電荷蓄積層は、浮遊ゲート電極、及び、トラップ準位を有する膜（例えば、窒化シリコン膜）のうち少なくとも一方を含む。

ブロックＢＬＫ内の複数のワード線ＷＬのうち１つが、直列接続された複数のメモリセルＭＣのうち対応するメモリセルＭＣのゲートに接続される。

ブロックＢＬＫ内の複数のビット線ＢＬのうち１つが、複数のＮＡＮＤストリング１１１のうち対応する少なくとも１つのＮＡＮＤストリング１１１に、接続される。ＮＡＮＤストリング１１１において、１つビット線ＢＬは、直列接続された複数のメモリセルＭＣの一端に、セレクトトランジスタＳＴ１を介して接続される。

ソース線ＳＬは、複数のＮＡＮＤストリング１１１に共通に接続される。ＮＡＮＤストリングにおいて、ソース線ＳＬは、直列接続された複数のメモリセルＭＣの他端に、セレクトトランジスタＳＴ２を介して接続される。

セレクトゲート線ＳＧＤは、セレクトトランジスタＳＴ１のゲートに接続されている。セレクトゲート線ＳＧＳは、セレクトトランジスタＳＴ２のゲートに接続されている。

ワード線ＷＬ、ビット線ＢＬ及びセレクトゲート線ＳＧＤ，ＳＧＳの電位が制御されることによって、コマンドに基づいた動作が、メモリセルＭＣに対して実行される。

ロウデコーダ１２０は、メモリコントローラ５からのアドレスＡＤＤに基づいて、ブロックＢＬＫ０〜ＢＬＫ３のいずれかを選択し、選択したブロックＢＬＫにおけるロウ（ワード線ＷＬ及びセレクトゲート線ＳＧＤ，ＳＧＳ）を選択する。

ドライバ回路１３０は、選択されたブロックＢＬＫに対して、ロウデコーダ１２０を介して電圧を供給する。

センスアンプ１４０は、データの読み出し時に、メモリセルアレイ１１０から読み出されたデータを判定するために、ビット線ＢＬの電位又は電流をセンスし、センス結果を用いた演算を行う。センスアンプ１４０は、センス結果及び演算結果に基づいたデータＤＡＴをメモリコントローラ５に出力する。センスアンプ１４０は、データの書き込み時に、メモリコントローラ５から受信した書き込みデータＤＡＴを、メモリセルアレイ１１０に転送する。センスアンプ１４０は、ビット線ＢＬの電位を制御できる。

アドレスレジスタ１５０は、メモリコントローラ５から受信したアドレスＡＤＤを保持する。コマンドレジスタ１６０は、メモリコントローラ５から受信したコマンドＣＭＤを保持する。

シーケンサ１７０は、コマンドレジスタ１６０に保持されたコマンドＣＭＤに基づき、メモリコア回路１０全体の動作を制御する。

尚、メモリセルアレイ１１０の内部構成は、メモリセルＭＣが半導体基板上方に二次元に、配列された構成でもよい。メモリセルアレイ１１０の内部構成は、メモリセルＭＣが半導体基板の上方に三次元に積層された構成であってもよい。メモリセルアレイの構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

本実施形態のＮＡＮＤ型フラッシュメモリ１において、１つのＩ／Ｆ回路４０が、複数のメモリコア回路１０に対して設けられている。

Ｉ／Ｆ回路４０は、入出力回路４００、制御回路４１０、内部電圧生成回路４２０、及び昇圧回路４９０などを含む。

入出力回路４００は、メモリコントローラ５からフラッシュメモリ１への信号ＩＯなどの入力、及び、フラッシュメモリ１からメモリコントローラ５への信号ＩＯなどの出力を行なう。

入出力回路（Ｉ／Ｏ回路）４００は、バッファ回路、ドライバ回路、レシーバ回路などを含む。

制御回路４１０は、Ｉ／Ｆ回路４０内の各回路４００，４２０，４９０の動作を制御する。

内部電圧生成回路４２０は、外部から供給された電圧ＶＣＣ１，ＶＳＳ１を用いて、Ｉ／Ｆ回路４０内の各回路４００，４１０の動作に用いられる電圧を生成する。

昇圧回路４９０は、電圧ＶＣＣ２，ＶＳＳ２を用いて、フラッシュメモリ１の各種の動作に用いられる電圧を、生成する。昇圧回路４９０は、生成した電圧を、メモリコア回路１０に供給する。

昇圧回路４９０は、１以上のチャージポンプ回路４９１を含む。チャージポンプ回路４９１は、電圧ＶＣＣ２を昇圧できる。例えば、１つのチャージポンプ回路４９１が、１つのメモリコア回路１０に対して設けられている。但し、１つのチャージポンプ回路４９１が、複数のメモリコア回路１０に対して共通に設けられてもよい。チャージポンプ回路４９１の構成要素の一部が、メモリコア回路１０内に設けられてもよい。

昇圧回路４９０の動作は、シーケンサ１７０によって制御されてもよいし、制御回路４１０によって制御されてもよい。

本実施形態において、フラッシュメモリにおける、プログラム電圧のような高電圧を生成するための昇圧回路４９０は、メモリコア回路１０の外部のＩ／Ｆ回路４０内に、設けられている。

尚、ＮＡＮＤ型フラッシュメモリ１は、複数のチャネルを有してもよい。ＮＡＮＤ型フラッシュメモリ１が２つのチャネルＣｈ０，Ｃｈ１を有する場合、チャネルＣｈ０に対して、ある個数のメモリコア回路が割り付けられ、チャネルＣｈ１に対して、残りの個数のメモリコア回路が割り付けられる。この場合、Ｉ／Ｆ回路４０は、２つの入出力回路４００を含む。一方の入出力回路が、チャネルＣｈ０に対応し、他方の入出力回路がチャネルＣｈ１に対応する。複数のチャネルに対応するように、複数のＩ／Ｆ回路が設けられてもよい。

（ｂ） 構造例
図３を参照して、本実施形態のフラッシュメモリの構造例について、説明する。

図３は、実施形態のフラッシュメモリの実装状態の構造例を説明するための断面図である。尚、図３において、図示の明瞭化のため、主要な構成要素が抽出され、図示されている。本実施形態のフラッシュメモリは、図３に図示されない各種の接続端子（例えば、バンプ及びパッド）及び各種の配線（例えば、内部配線及び再配線）を含む。

例えば、本実施形態のフラッシュメモリ１は、Ball Grid Array（ＢＧＡ）とよばれるパッケージ構造を有する。

図３に示されるように、本実施形態のフラッシュメモリ１は、複数のチップ７００，８００をパッケージ内に含む。複数のチップ７００，８００を含むフラッシュメモリ１において、Ｉ／Ｆ回路４０は、メモリコア回路１０を含むチップ７００と異なるチップ８００内に、設けられている。以下では、メモリコア回路１０のチップ７００は、メモリコアチップ（又はコアチップ）７００とよばれ、Ｉ／Ｆ回路４０のチップ８００は、インターフェイスチップ（Ｉ／Ｆチップ）８００とよばれる。

複数のメモリコアチップ７００及びＩ／Ｆチップ８００が、基板９００上に、積層されている。

Ｉ／Ｆチップ８００が、基板９００上に搭載されている。
基板９００の上面上に、複数のラージバンプＬＢＰ（ＬＢＰ−１，ＬＢＰ−２）が設けられている。

Ｉ／Ｆチップ８００の上面上に、複数のマイクロバンプＭＢＰ（ＭＢＰ１，ＭＢＰ−２，ＭＢＰ３）が設けられている。

複数のメモリコアチップ７００を積層するために、基板９００の上面からのマイクロバンプＭＢＰの高さが、基板９００の上面からのラージバンプＬＢＰの高さと同じとなるように、Ｉ／Ｆチップ８００の厚さを考慮して、ラージバンプＬＢＰ及びマイクロバンプＭＢＰが形成される。

基板９００の底面（下面）上に、複数のバンプＢＰが設けられている。バンプＢＰとラージバンプＬＢＰとは、基板９００内に設けられた配線（図示せず）を介して電気的に接続されている。尚、基板９００の底面は、基板９００のＩ／Ｆチップ８００が設けられた面の反対側の面である。

バンプＢＰは、基板９００上のチップ７００，８００内の回路と他のデバイスとの信号の入出力、又は、フラッシュメモリ１に対する電源電圧の供給に使用される。

ラージバンプＬＢＰ上及びマイクロバンプＭＢＰ上に、複数のメモリコアチップ７００が積層される。複数のメモリコアチップ７００は、Ｉ／Ｆチップ８００の上方に、配置されている。Ｉ／Ｆチップ８００は、基板９００と最下層のメモリコアチップ７００との間に設けられている。

各メモリコアチップ７００は、複数の電極ＴＳＶ及び複数のパッド（図示せず）などを含む。

電極ＴＳＶは、Through Silicon Viaである。電極ＴＳＶは、メモリコアチップ７００内を貫通している。電極ＴＳＶの上部は、メモリコアチップ７００の上面から露出し、電極ＴＳＶの下部は、メモリコアチップ７００の下面から露出している。各メモリコアチップ７００において、電極ＴＳＶは、あるメモリコアチップ７００を上層及び／又は下層の他のメモリコアチップ７００に電気的に接続する。

バンプＢＰ−Ａが、メモリコアチップ７００間に設けられている。バンプＢＰ−Ａは、電極ＴＳＶ（又はパッド）に電気的に接続されている。

メモリコアチップ７００は、電極ＴＳＶ及びバンプＢＰ−Ａを介してチップ間が電気的に接続されるように、積層されている。

図３において、バンプＢＰ，ＢＰ−Ａ、ラージバンプＬＢＰ及びマイクロバンプＭＢＰのみを示している。しかし、基板９００において、他の入出力信号などのための図示せぬバンプ、ラージバンプ及びマイクロバンプが、設けられている。

複数のメモリコアチップ７００のうち、例えば、最下層のメモリコアチップ７００の下面（基板９００側の面）に、再配線層ＲＤＬ（ＲＤＬ−１，ＲＤＬ−２，ＲＤＬ−３）が設けられている。再配線層ＲＤＬ−１は、基板９００上のラージバンプＬＢＰ−１を、パッド（図示せず）を介して電極ＴＳＶに電気的に接続する。これによって、メモリコアチップ７００が、再配線層ＲＤＬ−１及びラージバンプＬＢＰ−１を介して、基板９００に電気的に接続される。

再配線層ＲＤＬ−２は、基板９００上のラージバンプＬＢＰ−２をマイクロバンプＭＢＰに電気的に接続する。これによって、Ｉ／Ｆチップ８００は、再配線層ＲＤＬ−２及びラージバンプＬＢＰ−２を基板９００に電気的に接続される。再配線層ＲＤＬ−３は、マイクロバンプＭＢＰを電極ＴＳＶに電気的に接続する。Ｉ／Ｆチップ８００は、マイクロバンプＭＢＰ、再配線層ＲＤＬ、電極ＴＳＶを介して、各メモリコアチップ７００に電気的に接続される。

例えば、本実施形態のフラッシュメモリにおいて、各メモリコアチップ７００内に、複数の電極が設けられた領域７５を含む。領域７５内の電極は、メモリコアチップ７００内のメモリコア回路１０に対する電圧（駆動電圧）の供給のための端子である。以下では、領域７５内の電極（電圧端子）のことを、電圧電極とよぶ。

＜メモリコアチップの電極の構成例＞
図４及び図５を参照して、本実施形態のフラッシュメモリにおけるチップの電圧電極の構成例について説明する。

図４は、メモリコアチップにおける電圧電極の構成例について説明するための模式的断面図である。図４において、明瞭化のため、メモリコアチップ内の電圧電極が、抽出して図示され、他の端子の図示は、省略される。

図４に示されるように、８つのメモリコアチップ７００（７００−１〜７００−８）が、Ｉ／Ｆチップ８００上方に積層されている。
メモリコアチップ７００は、電圧電極７５１，７５５に関して、実質的に同じ構成を有する。

メモリコアチップ７００の領域７５内に、複数の電圧電極７５１（７５１−１〜７５１−８），７５５が設けられている。メモリコアチップ７００内において、電圧電極７５１，７５５を含む領域７５は、メモリコア回路１０が設けられた領域の一端側に、配置されている。

積層されたメモリコアチップ７００の各々は、１以上の電圧電極７５１，７５５を介して、Ｉ／Ｆチップ８００内のチャージポンプ回路４９１（４９１−１〜４９１−８）に電気的に接続される。これによって、各メモリコアチップ７００において、チャージポンプ回路４９１によって生成された電圧が、メモリコアチップ７００のメモリコア回路（内部回路）１０に供給される。

メモリコアチップ７００内の複数の電圧電極７５１，７５５のうち、電圧電極７５１は、チップ７００の上面（又は下面）に対して平行方向において、メモリコア回路１０に隣り合う。メモリコアチップ７００内において、電圧電極７５１は、メモリコア回路１０に電気的に接続される。

電圧電極７５１の一端は、メモリコア回路１０の電圧供給端子（チャージポンプ回路の出力が供給される端子）に接続されている。電圧電極７５１の他端は、メモリコアチップ７００の下面側において、露出している。

複数の電極７５１，７５５のうち複数の電圧電極７５５は、電圧電極７５１とメモリコアチップ７００の端部（側面）との間の領域内に、配置されている。１つのメモリコアチップ７００内において、電圧電極７５５とメモリコア回路１０との間に、電圧電極７５１が設けられている。それゆえ、チップ７００の上面に対して平行方向において、電圧電極７５５は、メモリコア回路１０に隣り合わない。１つのメモリコアチップ７００において、電圧電極７５５は、電圧電極７５５と同じチップ内のメモリコア回路１０に接続されない。１つのチップ７００内部において、電圧電極７５５は、電圧電極７５１から電気的に分離されている。

電圧電極７５５は、あるメモリコアチップ７００の上層のチップ内のメモリコア回路１０を、Ｉ／Ｆチップ８００のチャージポンプ回路４９１に接続するための電極である。

電圧電極７５５は、上部端子Ｘ１、下部端子Ｘ２、及び内部接続部Ｘ３を有する。
上部端子Ｘ１は、メモリコアチップ７００の上面側に設けられている。メモリコアチップ７００の上面側において、上部端子Ｘ１上に、バンプが設けられている。上部端子Ｘ１は、あるメモリコアチップ７００を、そのチップより上層の他のチップ７００に電気的に接続する。上部端子Ｘ１は、Through Silicon Viaの一部及びパッドの少なくとも１つを含んでもよい。

下部端子Ｘ２は、チップ７００の下面側に設けられている。メモリコアチップ７００の下面側において、下部端子Ｘ２上に、バンプＢＰが設けられている。下部端子Ｘ２は、あるメモリコアチップ７００を、そのチップより下層の他のチップ７００に電気的に接続する。下部端子Ｘ２は、Through Silicon Viaの一部及びパッドの少なくとも１つを含んでもよい。

内部接続部Ｘ３は、メモリコアチップ７００内に設けられている。内部接続部Ｘ３は、メモリコアチップ７００内において、上部端子Ｘ１と下部端子Ｘ２とを接続する。内部接続部Ｘ３は、チップ内部のコンタクトプラグ、ビア及び配線などを含む。

１つの電圧電極７５５に関して、メモリコアチップ７００の表面に対して垂直方向（チップの積層方向）において、上部端子Ｘ１の位置は、下部端子Ｘ２の位置と重ならない。内部接続部Ｘ３によって接続された２つの端子Ｘ１，Ｘ２は、チップの表面における垂直方向に対して斜め方向に配列されている。内部接続部Ｘ３は、上部端子Ｘ１から下部端子Ｘ２に向かって、チップの表面に対して垂直方向に対して斜めに引き出されている。尚、内部接続部Ｘ３は、チップの表面に対して垂直方向に延在する１以上の部分（例えば、ビアプラグ及びコンタクトプラグの少なくとも一方）とチップの表面に対して平行方向に延在する１以上の部分（例えば、金属膜）とを含んでもよい。内部接続部Ｘ３内に含まれる部分は、層間絶縁膜内に設けられてもよい。

例えば、隣り合う２つの電圧電極７５５に関して、メモリコアチップ７００の表面に対して垂直方向において、一方の電圧電極７５５の上部端子Ｘ１の位置が、他方の電圧電極７５５の下部端子Ｘ２の位置と重なる。

電圧電極７５１の下面側の端部は、チャージポンプ回路４９１、又は、電圧電極７５５の上部端子Ｘ１に接続されている。電圧電極７５１のチップの下面側の端部は、対応する電圧電極７５５の上部端子Ｘ１に、重なる。

最下層のメモリコアチップ７００−１は、電圧電極７５１−１、バンプＢＰ−Ｂ，ＭＢＰ、中間配線ＭＬによって、Ｉ／Ｆ回路４０内の対応するチャージポンプ回路４９１−１に接続される。

最下層のメモリコアチップ７００−１より上層のメモリコアチップ７００−２〜７００−８において、メモリコア回路１０（１０−２〜１０−８）は、回路１０に接続された電圧電極７５１に加えて、下層の１以上のチップ７００内の電圧電極７５５及びバンプＢＰ−Ｂを経由して、対応するチャージポンプ回路４９１（４９１−２〜４９１−８）に接続される。

メモリコア回路１０とチャージポンプ回路４９１との接続経路は、チップの表面における垂直方向に対して斜め方向に延在する。

例えば、領域７５内に、グランド電極（グランド端子）７５９が設けられている。各チップにおいて、グランド電極７５９は、接地されている。これによって、グランド電極７５９にグランド電圧ＶＳＳが印加される。グランド電極７５９は、例えば、電圧電極７５５と類似の構造を有する。

尚、１つのチップ内に設けられる電圧電極７５５の個数は、積層されるチップ数に応じて、変わる。図４において、メモリコア回路１０の一端側に、領域７５が設けられた例が示されている。但し、電圧電極７５１，７５５，７５９を含む領域７５は、メモリコア回路１０の両端に設けられてもよいし、メモリコア回路１０の四方（又は三方）を囲むように設けられてもよい。

図５は、本実施形態のフラッシュメモリにおける、メモリコア回路とチャージポンプ回路との接続経路（電圧経路）を模式的に示す図である。

図５において、図４に示される例と同様に、８つのメモリコアチップが積層された例が示されている。

最下層のメモリコアチップ７００−１において、メモリコア回路１０−１は、電圧電極７５５の経由無しに、電圧電極７５１−１（及びバンプなど）によって、チャージポンプ回路４９１−１に接続される。

例えば、Ｉ／Ｆチップ８００側から数えて５番目のメモリコアチップ７００−５において、メモリコア回路１０−５は、チップ７００−５内の電圧電極７５１−５に接続される。電圧電極７５１−５は、１番目から４番目のメモリコアチップ７００−１〜７００−４内の電圧電極７５５を経由して、メモリコア回路１０−１に対応するチャージポンプ回路４９１−５に接続される。

このように、メモリコアチップ７００−５において、メモリコア回路１０−５とチャージポンプ回路４９１−５との間の接続経路（図５中の破線）上に、５つの電圧電極７５１−５，７５５が、設けられている。

Ｉ／Ｆチップ８００側から数えて８番目のメモリコアチップ（最上層のメモリコアチップ）７００−８において、メモリコア回路１０−８は、チップ７００−８内の電圧電極７５１−８、及び、１番目から７番目のメモリコアチップ７００−１〜７００−７内の電圧電極７５５を経由して、メモリコア回路１０−８に対応するチャージポンプ回路４９１−８に接続される。

このように、メモリコアチップ７００−８において、メモリコア回路１０−８とチャージポンプ回路４９１−８との間の接続経路（図５中の太実線）上に、８つの電圧電極７５１，７５５が、設けられている。

最下層のチップ７００−１以外のメモリコアチップ７００−２〜７００−８に関して、メモリコア回路１０とチャージポンプ回路４９１との間の接続経路上に存在する電極の個数が、互いに異なるのみで、実質的に同じレイアウトで、互いに対応するメモリコア回路１０とチャージポンプ回路４９１とが、接続される。

尚、各チップ７００の電圧電極７５５のうち、チャージポンプ回路４９１に接続されない電圧電極７５５は、下層のチップ７００のグランド電極７５９を介して、接地される。

上記のような構造を有する電圧電極７５１，７５５をメモリコアチップに設けることによって、本実施形態のフラッシュメモリは、メモリコアチップ内における電圧供給用の電極（端子）及び配線のレイアウトを、チップの積層体内に含まれるメモリコアチップ毎に異ならせなくとも良くなる。

それゆえ、本実施形態のフラッシュメモリは、複数のメモリコアチップにおける電圧供給用の電極（端子）及び配線のレイアウトを、フラッシュメモリ内の全てのメモリコアチップで同じにできる。

この結果として、本実施形態のフラッシュメモリ１は、フラッシュメモリ（メモリコアチップ）の製造コストを低減できる。

＜インターフェイスチップのレイアウト＞
図６を参照して、本実施形態のフラッシュメモリにおける、Ｉ／Ｆチップ内の各回路のレイアウトについて、説明する。

上述のように、メモリコア回路１０とチャージポンプ回路４９１とを接続するための接続経路は、チップの積層方向に対して斜め方向に延在する。これに伴って、Ｉ／Ｆチップ８００内において、昇圧回路４９０は、メモリコア回路１０からチャージポンプ回路４９１に延在する経路の延長線上に存在する領域内に設けられる。

図６は、本実施形態のフラッシュメモリにおける、Ｉ／Ｆチップ内の回路のレイアウトの一例を示す上面図である。

図６に示されるように、Ｉ／Ｆチップ８００内において、入出力回路などが設けられたエリア（以下では、インターフェイスエリアとよぶ）Ｒ１及び昇圧回路４９０が設けられたエリア（以下では、昇圧エリアとよぶ）Ｒ２が、設けられている。

Ｉ／ＦエリアＲ１内において、入出力回路４００−１，４００−２、制御回路４１０、及び、内部電圧生成回路４２０が、設けられている。

Ｉ／ＦエリアＲ１内のコンタクト領域（バンプ領域及びパッド領域）８０Ａ，８０Ｂ，８９Ａ，８９Ｂに、バンプ、パッド、及び電極などの接続端子が設けられている。

入出力回路４００−１，４００−２は、２つの領域内に分割して設けられている。２つの入出力回路４００−１，４００−２間に、領域８０Ａが設けられている。領域８０Ａ内に、入出力回路４００−１，４００−２用のバンプ及びパッドが、設けられている。尚、フラッシュメモリが２つのチャネルを有する場合において、入出力回路４００−１が、一方のチャネルＣｈ０に対応し、入出力回路４００−２が、他方のチャネルＣｈ１に対応するように、配置されてもよい。

制御回路４１０と内部電圧生成回路４２０との間に、領域８０Ｂが、設けられている。領域８０Ｂ内に、制御回路４１０用及び内部電圧生成回路４２０用のバンプ及びパッドが、設けられている。

領域８０Ａ，８０Ｂ内のバンプ及びパッドは、チップ内の配線を介して、入出力回路４００、制御回路４１０、及び、内部電圧生成回路４２０に、電気的に接続される。

回路が配置された領域とチップ８００の端部との間において、領域８９Ａ，８９Ｂが、設けられている。領域８９Ａ，８９Ｂ内において、電源端子（例えば、パッド又はバンプ）８９１Ａ，８９１Ｂ，８９２Ａ，８９２Ｂが、設けられている。パッド８９１Ａ，８９１Ｂは、電源電圧ＶＣＣ１が供給される配線（駆動電圧側電源線）９０１及び端子９９１に接続される。パッド８９２Ａ，８９２Ｂは、グランド電圧ＶＳＳ１が供給される配線（グランド側電源線）９０２及び端子９９２に接続される。

昇圧エリアＲ２内に、複数のチャージポンプ回路４９１が、設けられている。Ｉ／Ｆチップ８００内の昇圧エリアＲ２内において、８個のチャージポンプ回路４９１−１〜４９１−８が、まとめて設けられている。

チャージポンプ回路４９１は、メモリコアチップの積層順序に対応するように、昇圧エリアＲ２内のある位置にレイアウトされている。

昇圧エリアＲ２において、バンプ及びパッドなどが配置されるコンタクト領域８１が、設けられている。この領域８１内において、昇圧回路４９０及びチャージポンプ回路４９１のためのバンプ及びパッドが設けられている。バンプ及びパッドは、チップ内の配線を介して、昇圧回路４９０及びチャージポンプ回路４９１に電気的に接続される。

エリアＲ２内において、例えば、昇圧回路に対する各種の電圧の供給のためのパッド８９５Ａ，８９５Ｂ，８９６Ａ，８９６Ｂが、設けられている。パッド８９５Ａ，８９５Ｂは、電源電圧ＶＣＣ２が供給される配線（駆動電圧側電源線）９０５及び端子９９５に接続される。

パッド８９６Ａ，８９６Ｂは、グランド電圧ＶＳＳ２が供給される配線（グランド側電源線）９０６及び端子９９６に接続される。

Ｉ／ＦエリアＲ１に対する電源電圧用の配線（駆動電圧用又はグランド用電源系統）９０１，９０２及び端子９９１，９９２は、昇圧エリアＲ２に対する電源電圧用の配線９０５，９０６及び端子９９５，９９６から異なる。Ｉ／ＦエリアＲ１内の回路４００，４１０，４２０に対する電源は、昇圧エリアＲ２の回路４９０，４９１の電源から電気的に分離されている。これによって、昇圧回路４９０及びチャージポンプ回路４９１の動作に起因するノイズが、Ｉ／ＦエリアＲ１内の回路４００，４１０，４２０に印加されるのを抑制できる。

分離エリアＲ３が、昇圧エリアＲ２とＩ／ＦエリアＲ１との間に設けられている。例えば、分離エリアＲ３内に、絶縁膜が設けられている。Ｉ／ＦエリアＲ１は、分離エリアＲ３によって、昇圧エリアＲ２から電気的に分離される。これによって、昇圧エリアＲ２に起因するノイズが、Ｉ／ＦエリアＲ１に伝搬するのを抑制できる。

この結果として、本実施形態のフラッシュメモリは、入出力回路に対するノイズの影響が低い動作環境下で、高速なデータ転送を実現できる。

昇圧回路４９０とメモリコア回路１０とを接続するために、パッドＰＤが、チップの表面に対して垂直方向において昇圧エリアＲ２と重なるように、Ｉ／Ｆチップ８００の上面（再配線層）内に設けられている。

パッドＰＤは、昇圧エリアＲ２において、上層側のメモリコアチップ（例えば、５番目から８番目のメモリコアチップ）に対応するチャージポンプ回路４９１の上方（又は下方）の領域に配置されている。パッドＰＤの配置領域は、下層側のメモリコアチップに対応するチャージポンプ回路４９１からある距離を有している。

このようなパッドＰＤとチャージポンプ回路との位置関係において、上層側のメモリコアチップに対応するチャージポンプ回路４９１とパッドとの間の距離は、下層側のメモリコアチップに対応するチャージポンプ回路４９１とパッドとの間の距離に比較して短くなる。この場合において、上層側のメモリコアチップに対応するチャージポンプ回路４９１とパッドとを接続するための配線（内部配線及び再配線層の少なくとも１つ）の長さは、下層側のメモリコアチップに対応するチャージポンプ回路４９１とパッドとを接続するための配線の長さより短くできる。

このように、本実施形態のフラッシュメモリ１において、メモリコア回路１０とチャージポンプ回路４９１とを接続する電圧電極（電圧端子）７５５の個数に起因する配線抵抗に関して、上層側のメモリコアチップ７００−５〜７００−８における複数の電圧電極に起因する配線抵抗が、下層側のメモリコアチップ７００−１〜７００−４における複数の電圧電極に起因する配線抵抗に比較して大きくとも、Ｉ／Ｆチップ８００内におけるチャージポンプ回路４９１とパッドＰＤとの配線長を調整することによって、上層側のメモリコアチップ７００−５〜７００−８とチャージポンプ回路４９１と下層側のメモリコアチップ７００−１〜７００−４とチャージポンプ回路４９１との間の配線抵抗の差を、小さくできる。

これによって、本実施形態のフラッシュメモリは、複数のメモリコアチップにおいて、メモリコア回路１０とチャージポンプ回路４９１との間の配線抵抗を、平均化できる。

この結果として、本実施形態のフラッシュメモリは、チャージポンプ回路からメモリコアチップに供給される電圧の出力抵抗がチップ毎にばらつくのを、抑制できる。

パッドＰＤの配列は、チップ上の再配線及びＩ／Ｆチップ内の配線の引き回し（レイアウト）を簡素化するために、メモリコアチップの積層順序（チップ番号）に応じた連続した順序を有していることが望ましい。

尚、Ｉ／ＦエリアＲ１と昇圧エリアＲ２とは、互いに異なる半導体チップ（半導体基板）上に、設けられてもよい。この場合、Ｉ／ＦエリアＲ１内の回路を含む半導体チップと昇圧エリアＲ２内の回路を含む半導体チップとが１つの基板上に実装され、２つのチップを含む１つのパッケージとして、Ｉ／Ｆチップが提供される。

（ｃ） まとめ
本実施形態のフラッシュメモリは、積層された複数のメモリコアチップと、昇圧回路を含むインターフェイスチップと、を含む。複数のメモリコアチップは、メモリコアチップ内の電圧端子（電圧電極）を介して、昇圧回路内の対応するチャージポンプ回路に接続される。

本実施形態のフラッシュメモリにおいて、メモリコアチップ７００は、チップ内の内部回路（メモリコア回路）１０に接続された電圧端子７５１と、内部回路１０に接続されない電圧端子７５５とを含む。

電圧端子７５５は、上層側のメモリコアチップの電圧端子７５１，７５５を、下層側のメモリコアチップの電圧端子７５５に接続する。

チップの積層方向に対して斜め方向において、電圧端子７５５の上部端子Ｘ１は、電圧端子７５５の下部端子Ｘ２と並んでいる。

これによって、本実施形態のフラッシュメモリ１は、メモリコアチップ７００内の電圧端子７５１，７５５及び電圧端子７５１，７５５に接続される配線の構造を、チップの積層順序に応じて異ならせなくとも良い。
本実施形態のフラッシュメモリ１は、積層される複数のメモリコアチップを同じ構造にできる。

それゆえ、本実施形態のフラッシュメモリ１は、メモリコアチップのチップコストを低減できる。

本実施形態において、インターフェイスチップ８００内において、昇圧回路４９０が設けられる領域（昇圧エリア）Ｒ２は、インターフェイスチップ８００の入出力回路４００が設けられる領域（インターフェイスエリア）Ｒ１から電気的に分離されている。その領域Ｒ２内に、各メモリコアチップ７００に対応する複数のチャージポンプ回路４９１の全てが、設けられている。

本実施形態において、入出力回路４００に対する電源系統９０１，９０２，９９１，９９２は、昇圧回路４９０に対する電源系統９０５，９０６，９９５，９９６から電気的に分離されている。

これによって、本実施形態のフラッシュメモリ１は、昇圧回路４９０に起因するノイズが、入出力回路４００に印加されるのを、防止できる。
この結果として、本実施形態のフラッシュメモリは、高速なデータ転送を実現できる。

以上のように、本実施形態のメモリデバイスは、製造コストを低減できる。
また、本実施形態のメモリデバイスは、動作特性を向上できる。

（２） 第２の実施形態
図７及び図８を参照して、第２の実施形態のメモリデバイスについて、説明する。

図７は、本実施形態のフラッシュメモリにおける、メモリコア回路とチャージポンプ回路との接続経路（電圧経路）を模式的に示す図である。
ＮＡＮＤ型フラッシュメモリに含まれるメモリコアチップの個数は、限定されない。

図７に示されるように、本実施形態のＮＡＮＤ型フラッシュメモリ１は、例えば、１６個のメモリコアチップ７００−１〜７００−１６を含む。１６個のメモリコアチップ７００が、Ｉ／Ｆチップ８００上方に積層されている。

本実施形態のフラッシュメモリにおいて、メモリコアチップ７００の内部構造は、図２乃至図４に示される構造と実質的に同じである。
各メモリコアチップ７００において、第１の実施形態と同様に、領域７５内の複数の電圧端子７５１，７５５のうち、メモリコア回路１０（１０−１〜１０−１６）に隣り合う電圧電極７５１が、メモリコア回路１０に接続される。電圧電極７５５は、上層のチップ７００と下層のチップ７００とを接続するために、用いられる。本実施形態のように、積層されるメモリコアチップの数の増加に伴って、電圧電極７５５の個数が、積層されるメモリコアチップの個数に応じて、増加する。

１６個のメモリコアチップ７００に対して、１つのＩ／Ｆチップ８００が、ＮＡＮＤ型フラッシュメモリ１内に設けられる。Ｉ／Ｆチップ８００は、積層されたメモリコアチップの個数に対応するように、１６個のチャージポンプ回路４９１−１〜４９１−１６を含む。

例えば、１６番目のメモリコアチップにおいて、メモリコア回路１０−１６は、１６個の電圧電極７５１−１６，７５５を用いて、チャージポンプ回路４９１−１６に接続される。メモリコア回路１０−１６とチャージポンプ回路４９１−１６との接続経路（図７中の太線）は、チップの積層方向に対して斜め方向に延在する傾向を有する。

このように、本実施形態のフラッシュメモリは、積層されるメモリコアチップの数が増加した場合であっても、チップ７００内部の配線及び端子のレイアウトの大幅な変更なしに、メモリコア回路１０とチャージポンプ回路４９１とを接続できる。

図８は、本実施形態のフラッシュメモリのＩ／Ｆチップ内の複数の回路のレイアウトの一例を示す上面図である。

図８に示されるように、１６個のチャージポンプ回路４９１−１〜４９１−１６が、Ｉ／Ｆチップ８００内の昇圧エリアＲ２内に、まとめて設けられている。

積層される複数のメモリコアチップのうち、上層側（Ｉ／Ｆチップ側の反対側）のメモリコアチップ７００−９〜７００−１６は、昇圧エリアＲ２の中央側に設けられている。積層される複数のメモリコアチップのうち、下層側（Ｉ／Ｆチップ側）のメモリコアチップ７００−１〜７００−８は、２つの領域Ｒ１，Ｒ２の配列方向における昇圧エリアＲ２の一端側及び他端側に分けて設けられている。

電圧電極７５５及びバンプＢＰ−Ｂは、上層側のメモリコアチップ（例えば、１２番目から１６番目のメモリコアチップ）に対応するチャージポンプ回路４９１の上方（又は下方）の領域に配置されている。パッドＰＤ（バンプＢＰ−Ｂ）の配置領域は、下層側のメモリコアチップ７００−１〜７００−８に対応するチャージポンプ回路４９１からある距離を有している。

上層側のメモリコアチップ７００−９〜７００−１６に対応するチャージポンプ回路４９１−９〜４９１−１６とパッドＰＤとの間の距離は、下層側のメモリコアチップ７００−１〜７００−８に対応するチャージポンプ回路４９１−１〜４９１−８とバンプＢＰ−Ｂとの間の距離に比較して短くなる。この結果として、本実施形態のフラッシュメモリは、各メモリコア回路１０とチャージポンプ回路４９１とを接続するための配線長（電圧経路の長さ）を、平均化できる。

これによって、本実施形態のフラッシュメモリ内の複数のメモリコアチップ７００において、メモリコア回路１０とチャージポンプ回路４９１との配線抵抗を、ほぼ同じにできる。

したがって、本実施形態のフラッシュメモリは、チャージポンプ回路からメモリコアチップに供給される電圧の出力抵抗がチップ毎にばらつくのを、抑制できる。

メモリコアチップの積層数が増加するに伴って、上層側のメモリコアチップ内の回路とチャージポンプ回路との間の配線抵抗と下層側のメモリコアチップ内の回路とチャージポンプ回路との間の配線抵抗との差は、大きくなる傾向がある。

本実施形態のような、インターフェイスチップ８００内におけるメモリコアチップに対する電圧供給用の端子７５５，ＰＤ，ＢＰ−Ｂとチャージポンプ回路４９１とのレイアウトの工夫による配線抵抗の平均化の効果は、より顕著になる。

第１の実施形態と同様に、昇圧エリアＲ２は、分離エリアＲ３によって、Ｉ／ＦエリアＲ１から電気的に分離されている。また、チャージポンプ回路４９１に対する電源系統（配線及びパッド）は、Ｉ／ＦエリアＲ１内の各回路４００，４１０，４２０に対する電源系統とは、電気的に分離されている。これによって、入出力回路４００に対するチャージポンプ回路４９１の動作時のノイズを、低減できる。

以上のように、第２の実施形態のメモリデバイス及びメモリシステムは、積層されるメモリコアチップの数が増加したとしても、第１の実施形態と同様の効果を得ることが、できる。

（３） 第３の実施形態
図９乃至図１１を参照して、第３の実施形態のメモリデバイスについて、説明する。

（ａ） 構成例
図９は、本実施形態のフラッシュメモリの構成例を模式的に示す図である。

上述の実施形態のように、ＮＡＮＤ型フラッシュメモリ１は、複数のメモリコアチップ７００−１，７００−２，・・・７００−Ｎを含む。

各メモリコア回路１０の動作のための電圧Ｖ１，Ｖ２，・・・，ＶＮは、電極ＴＳＶ（７５１，７５５）を介して、Ｉ／Ｆチップ８００内の昇圧回路（チャージポンプ回路）４９０から各メモリコアチップ７００に供給される。

本実施形態のフラッシュメモリ１において、各メモリコア回路（メモリコアチップ）１０−１，１０−２，・・・１０−Ｎは、電圧Ｖ１，Ｖ２，・・・，ＶＮの供給時に、電圧の供給状態であることを示す信号ＳＬＤを、インターフェイス回路４０に送信する。信号ＳＬＤによって、メモリコア回路１０内の負荷の発生（又は、チャージポンプ回路４９１からメモリコア回路１０への負荷の印加）が、インターフェイス回路４０に等価的に通知される。

例えば、メモリコア回路１０は、信号ＳＬＤを生成及び送信するための回路１９０を、有する。以下では、信号ＳＬＤのことを、負荷発生信号ＳＬＤともよぶ。また、以下では、回路１９０のことを、負荷発生検知回路１９０ともよぶ。

インターフェイス回路４０は、信号ＳＬＤに基づいて、負荷が発生している状態（電圧Ｖ１，Ｖ２，ＶＮが供給された状態）であるメモリコア回路１０の数を、カウントする。インターフェイス回路４０は、カウント結果に基づいて、チャージポンプ回路４９１からの電圧を供給すべきメモリコア回路１０の数を制御する。

例えば、インターフェイス回路４０において、制御回路４１０は、カウンタ４５０を有する。カウンタ４５０は、各メモリコア回路１０の回路１９０からの信号ＳＬＤの信号レベルを検知し、電圧が供給されているメモリコア回路１０の数をカウントする。カウンタ４５０は、カウント信号ＳＣＴを出力する。カウンタ４５０は、カウント結果に基づいて、信号ＳＣＴの信号レベルを変える。

尚、電圧が供給されているメモリコア回路（メモリコアチップ）１０の数は、動作中のチャージポンプ回路の数は、メモリコントローラ５から供給されたコマンドの数、電圧供給用の電極ＴＳＶの電位のモニタリング、メモリコア回路１０のワード線ＷＬの電圧のモニタリング、ソース線ＳＬの電流のモニタリング、コマンドレジスタの状態、及びレディ／ビジー信号ＲＢｎの信号レベルの状態などのうち１以上に基づいて、検知されてもよい。

本実施形態のフラッシュメモリは、複数のメモリコアチップ７００の動作状況に応じて、電圧が供給されるべきメモリコアチップの個数を、制御する。
例えば、本実施形態において、電圧Ｖ１，Ｖ２，ＶＮが供給されているメモリコア回路１０の数が、フラッシュメモリ１における負荷の許容値に基づいて設定された値に達している場合、制御回路４１０は、電圧Ｖ１，Ｖ２，ＶＮが供給されているメモリコア回路１０の数が設定値より小さくなるまで、これから電圧が供給されるべき他のメモリコア回路１０に対する電圧の供給を遅延させるように、チャージポンプ回路４９１の動作を制御する。

これによって、本実施形態のフラッシュメモリは、メモリ内に発生する負荷の大きさを制御できる。

（ｂ） 動作例
図１０を用いて、本実施形態のフラッシュメモリの動作について、より具体的に説明する。

図１０は、本実施形態のフラッシュメモリの動作例を説明するためのタイミングチャートである。図１０は、Ｉ／Ｆ回路（Ｉ／Ｆチップ）及び３つのメモリコア回路（メモリコアチップ）における、各種の信号、及び、配線（例えば、ワード線）の電圧／電流を、示している。

図１０において、Ｉ／Ｆ回路Ｉ／Ｆ（４０）のカウント信号ＳＣＴが、示されている。カウント信号ＳＣＴは、電圧が供給されているメモリコア回路の個数を示す。
図１０において、第１乃至第３のメモリコア回路ＣＯＲＥ＃１，ＣＯＲＥ＃２，ＣＯＲＥ＃３（１０）のそれぞれにおいて、レディ／ビジー信号ＲＢｎ、選択されたワード線ＷＬｋ（ＷＬｋ＃１，ＷＬｋ＃２，ＷＬｋ＃３）の電位、メモリコア回路内のソース線ＳＬ（ＳＬ＃１，ＳＬ＃２，ＳＬ＃３）に発生する電流（消費電流）Ｉｃｐ（Ｉｃｐ＃１，Ｉｃｐ＃２，Ｉｃｐ＃３）及び負荷発生信号ＳＬＤ（ＳＬＤ＃１，ＳＬＤ＃２，ＳＬＤ＃３）の時間に対する変化が、示されている。

本実施形態において、同時に負荷が発生することが許容されるメモリコア回路（チップ）の個数は、“２”に設定される。それゆえ、カウント信号ＳＣＴの値が、“２”に対応する値に設定された場合に、チャージポンプ回路からメモリコア回路への電圧の供給が、停止される。

図１０に示されるように、コマンドの供給の前の時刻ｔ０において、Ｉ／Ｆ回路Ｉ／Ｆのカウンタ４５０によって、カウント信号ＳＣＴは、負荷の発生中のメモリコア回路ＣＯＲＥ＃１〜ＣＯＲＥ＃３の数が“０”であることを示す信号レベルに設定されている。

例えば、フラッシュメモリ１に対して、３つのメモリコア回路ＣＯＲＥ＃１〜ＣＯＲＥ＃３のそれぞれに対するコマンド及びアドレス（及びデータ）が、連続して供給される。

メモリコア回路ＣＯＲＥ＃１が、コマンド及びアドレスに基づいて、選択される。
メモリコア回路ＣＯＲＥ＃１は、Ｉ／Ｆ回路Ｉ／Ｆを経由して、コマンド、アドレス及びデータを受ける。メモリコア回路ＣＯＲＥ＃１は、時刻ｔ１において、レディ／ビジー信号ＲＢｎ＃１を“Ｈ”レベルに設定する。メモリコア回路ＣＯＲＥ＃１は、コマンドに示される動作を実行するために、各回路の制御を開始する。例えば、インターフェイス回路Ｉ／Ｆにおいて、メモリコア回路ＣＯＲＥ＃１に対応するチャージポンプ回路４９１は、コマンド（例えば、書き込みコマンド）に基づいた動作のための電圧を生成する。

コマンド及びアドレスによって、第２のメモリコア回路ＣＯＲＥ＃２が選択される。時刻ｔ２において、メモリコア回路ＣＯＲＥ＃２は、レディ／ビジー信号ＲＢｎの信号レベルを、“Ｈ”レベルに設定する。
第１のメモリコア回路ＣＯＲＥ＃１の動作に並行して、第２のメモリコア回路ＣＯＲＥ＃２は、Ｉ／Ｆ回路Ｉ／Ｆから供給されたコマンドに基づいて、各回路の制御を開始する。

時刻ｔ３において、コマンドが供給されたメモリコア回路ＣＯＲＥ＃３は、第１及び第２のメモリコア回路ＣＯＲＥ＃１，ＣＯＲＥ＃２と同様に、レディ／ビジー信号ＲＢｎの信号レベルを、“Ｈ”レベルに設定する。メモリコア回路ＣＯＲＥ＃３は、各回路の制御を開始する。

時刻ｔ４において、メモリコア回路ＣＯＲＥ＃１は、チャージポンプ回路４９１からの電圧（ここでは、プログラム電圧）ＶＰＧＭ＃１を、動作対象のアドレスに対応するワード線ＷＬｋ＃１に印加する。プログラム電圧ＶＰＧＭ＃１の印加によって、メモリセルに対するプログラム動作が実行される。これによって、ワード線ＷＬｋ＃１に接続されたメモリセルＭＣの閾値電圧が、印加されたプログラム電圧ＶＰＧＭ＃１の大きさに応じて、書き込むべきデータに対応する値に向かって、シフトする。

ワード線ＷＬ＃１に対する電圧の印加に伴って、消費電流Ｉ１が、メモリコア回路ＣＯＲＥ＃１のソース線ＳＬ＃１内に発生し、電流Ｉｃｐ＃１の電流値が、上昇する。

メモリコア回路ＣＯＲＥ＃１において、回路１９０は、電圧の印加（負荷の発生）を検知し、信号ＳＬＤ＃１の信号レベルを“Ｌ（Low）”レベルから“Ｈ（high）”レベルに、変える。本実施形態において、チップ内における負荷の発生の検知は、ワード線ＷＬに対する電圧の印加、ある電流値以上の消費電流の発生、及び、チャージポンプ回路４９１からの電圧の供給のうち少なくとも１つに、関連付けられている。

“Ｈ”レベルの信号ＳＬＤ＃１は、電極ＴＳＶを介して、Ｉ／Ｆ回路Ｉ／Ｆに供給される。Ｉ／Ｆ回路Ｉ／Ｆにおいて、カウンタ４５０は、“Ｈ”レベルの信号ＳＬＤ＃１の供給によって、カウント信号ＳＣＴを、“０”に対応する信号レベルから“１”に対応する信号レベルに変える。尚、時刻ｔ４において、第２及び第３のメモリコア回路ＣＯＲＥ＃２，ＣＯＲＥ＃３の信号ＳＬＤ＃２，ＳＬＤ＃３は、“Ｌ”レベルの信号レベルに設定されている。

第２のメモリコア回路ＣＯＲＥ＃２に対応するチャージポンプ回路４９１は、メモリコア回路ＣＯＲＥ＃２の動作のための電圧（例えば、プログラム電圧）を生成する。
時刻ｔ５において、生成された電圧ＶＰＧＭ＃２は、メモリコア回路ＣＯＲＥ＃２内の選択ワード線ＷＬｋ＃２に印加される。選択ワード線ＷＬｋ＃２に対する電圧の印加に対応して、電流Ｉ２が、メモリコア回路ＣＯＲＥ＃２内のソース線ＳＬ＃２に発生し、電流Ｉｃｐ＃２の電流値は、上昇する。

プログラム電圧ＶＰＧＭ＃２の印加に伴って、メモリコア回路ＣＯＲＥ＃２は、負荷発生信号ＳＬＤを“Ｈ”レベルに設定する。これによって、メモリコア回路ＣＯＲＥ＃２は、メモリコア回路ＣＯＲＥ＃２内に負荷が発生していることを、Ｉ／Ｆ回路Ｉ／Ｆに通知する。

時刻ｔ５において、Ｉ／Ｆ回路Ｉ／Ｆは、メモリコア回路ＣＯＲＥ＃２における“Ｈ”レベルの信号ＳＬＤ＃２を検知する。カウンタ４５０は、２つの“Ｈ”レベルの信号ＳＬＤ＃１，ＳＬＤ＃２によって、カウント信号ＳＣＴの信号レベルを、負荷の発生中のメモリコア回路の個数が“２”であることを示すレベルに設定する。

第１及び第２のメモリコア回路ＣＯＲＥ＃１，ＣＯＲＥ＃２における負荷の発生中において、第３のメモリコア回路ＣＯＲＥ＃３はプログラム電圧の印加が可能な状態になっている。

カウント信号ＳＣＴが、“２”を示している場合、インターフェイス回路４０は、フラッシュメモリ１内に発生している負荷の量が許容範囲（同時に動作可能なチャージポンプ回路４９１の個数）に達していると判定する。

本実施形態のフラッシュメモリにおいて、Ｉ／Ｆ回路Ｉ／Ｆは、カウント信号ＳＣＴの状態に基づいて、第３のメモリコア回路ＣＯＲＥ＃３に対応するチャージポンプ回路４９１におけるメモリコア回路ＣＯＲＥ＃３に対する電圧の供給を一時的に停止するように、昇圧回路４９０及びチャージポンプ回路４９１の動作を制御する。

例えば、昇圧回路４９０は、制御回路４１０からの制御信号Ｓ１に基づいて、チャージポンプ回路４９１とメモリコア回路ＣＯＲＥ＃３との間のスイッチ（例えば、電界効果トランジスタ）のオン又はオフを制御し、メモリコア回路ＣＯＲＥ＃３をチャージポンプ回路４９１から電気的に分離する。

時刻ｔ６において、メモリコア回路ＣＯＲＥ＃１内における負荷（例えば、消費電流）が、低下する。回路１９０は、負荷の低下を検知する。これによって、メモリコア回路ＣＯＲＥ＃１は、負荷発生信号ＳＬＤ＃１の信号レベルを、“Ｈ”レベルから“Ｌ”レベルに下げる。例えば、チャージポンプ回路による昇圧が完了した場合において、又は、チャージポンプ回路の構成要素の一部がメモリコアチップ内に設けられている場合において、信号ＳＬＤ＃１の信号レベルは、プログラム電圧ＶＰＧＭ＃１の印加中に、“Ｈ”レベルから“Ｌ”レベルに変わる可能性がある。

Ｉ／Ｆ回路Ｉ／Ｆにおいて、カウンタ４５０は、信号ＳＬＤ＃１の信号レベルが“Ｌ”レベルに遷移したことを検知し、カウント信号ＳＣＴの信号レベルを、“２”を示すレベルから“１”を示すレベルに変える。

カウント信号ＳＣＴの信号レベルが“１”を示すレベルに変化された後、信号Ｓ１の信号レベルが制御される。信号Ｓ１によって、メモリコア回路ＣＯＲＥ＃３は、チャージポンプ回路４９１に電気的に接続される。メモリコア回路ＣＯＲＥ＃３に対応するチャージポンプ回路４９１は、生成した電圧（例えば、プログラム電圧）をメモリコア回路ＣＯＲＥ＃３に供給する。

これによって、生成されたプログラム電圧ＶＰＧＭ＃３が、時刻ｔ７において、メモリコア回路ＣＯＲＥ＃３の選択ワード線ＷＬｋ＃３に印加される。メモリコア回路ＣＯＲＥ＃３のソース線ＳＬに、電流Ｉ３が、発生する。

時刻ｔ７において、メモリコア回路ＣＯＲＥ＃３は、プログラム電圧ＶＰＧＭ＃３の印加（または、電流Ｉ３の発生）に伴って、信号ＳＬＤ＃３の信号レベルを“Ｈ”レベルに設定する。これによって、カウント信号ＳＣＴの信号レベルが、“２”に対応する値に設定される。

例えば、一般的なフラッシュメモリのようにメモリコア回路ＣＯＲＥ＃３における負荷の発生が停止されない場合、時刻ｔｘにおいて、電流Ｉｘが発生する。
本実施形態において、フラッシュメモリにおける負荷の量が許容範囲に達していると判定されている場合、これから動作されるべきメモリコア回路ＣＯＲＥ＃３に対する電圧の供給は、フラッシュメモリにおける負荷の量が許容範囲より小さいと判定されるまでの期間Ｔｘが経過された後に、開始される。

このように、本実施形態のフラッシュメモリにおいて、チャージポンプ回路４９１からメモリコア回路１０への電圧の転送が遅延され、フラッシュメモリ１の複数のメモリコア回路（メモリコアチップ）１０における負荷の発生タイミングが、分散される。

尚、本実施形態において、信号ＳＬＤ＃２，ＳＬＤ＃３が“Ｈ”レベルである期間において、他のメモリコア回路に対するコマンドに基づいて、他のメモリコア回路の動作可能になっても、“Ｈ”レベルの信号ＳＬＤ＃２，ＳＬＤ＃３に対応した信号Ｓ１によって、チャージポンプ回路４９１から他のメモリコア回路１０に対する電圧の供給は、停止される。

時刻ｔ８において、メモリコア回路ＣＯＲＥ＃２において、負荷（電流Ｉ２）が減少する。これによって、信号ＳＬＤ＃２は、“Ｌ”レベルに設定される。
カウンタ４５０は、“Ｌ”レベルの信号ＳＬＤ＃２を検知する。カウンタ４５０は、信号ＳＣＴの信号レベルを、“２”を示す値から“１”を示す値に変える。

時刻ｔ８の後、メモリコア回路ＣＯＲＥ＃１は、ある期間におけるワード線ＷＬｋ＃１に対するプログラム電圧ＶＰＧＭ＃１の印加の後、プログラム電圧ＶＰＧＭ＃１の印加を停止する。これによって、ワード線ＷＬｋ＃１の電位は、グランド電圧ＶＳＳに設定される。ワード線ＷＬｋ＃１の電位がグランド電圧ＶＳＳに設定された後、プログラム動作に対するベリファイ動作が、実行される。ベリファイ動作によって、メモリセルの閾値電圧が、書き込むべきデータに対応する電圧値に達しているか否か判定される。ベリファイ動作がパスである場合、メモリコア回路ＣＯＲＥ＃１における書き込み動作が完了する。
例えば、時刻ｔ９において、メモリコア回路ＣＯＲＥ＃１は、レディ／ビジー信号ＲＢｎ＃１の信号レベルを、“Ｌ”レベルに設定する。

メモリコア回路ＣＯＲＥ＃２は、ある期間のプログラム電圧の印加の後、ワード線ＷＬｋ＃２の電位を、プログラム電圧ＶＰＧＭ＃１からグランド電圧ＶＳＳに変える。この後、プログラム動作に対するベリファイ動作がパスである場合、メモリコア回路ＣＯＲＥ＃２に対する書き込み動作が、完了する。
例えば、時刻ｔ１０において、メモリコア回路ＣＯＲＥ＃２は、レディ／ビジー信号ＲＢｎ＃２の信号レベルを、“Ｌ”レベルに設定する。

時刻ｔ１１において、メモリコア回路ＣＯＲＥ＃３において、電流Ｉ３が減少する。回路１９０は、信号ＳＬＤ＃３の信号レベルを、“Ｈ”レベルから“Ｌ”レベルに変える。

カウンタ４５０は、“Ｌ”レベルの信号ＳＬＤ＃３を検知する。これによって、信号ＳＣＴの信号レベルは、“１”を示す値から“０”を示す値に変わる。

メモリコア回路ＣＯＲＥ＃３は、プログラム電圧ＶＰＧＭ＃３の印加後、ワード線ＷＬｋ＃２の電位を、グランド電圧ＶＳＳに設定する。この後、プログラム動作に対するベリファイ動作がパスである場合、メモリコア回路ＣＯＲＥ＃３に対する書き込み動作が、完了する。
例えば、時刻ｔ１２において、メモリコア回路ＣＯＲＥ＃２は、レディ／ビジー信号ＲＢｎ＃２の信号レベルを、“Ｌ”レベルに設定する。

以上のように、本実施形態のフラッシュメモリの動作が完了する。

尚、信号ＳＬＤが“Ｈ”レベルに設定されている期間は、フラッシュメモリに対する実験及びシミュレーションに基づいて設定されてもよい。また、信号ＳＬＤの信号レベルは、メモリコア回路１０の動作を制御するシーケンサ１７０によって、メモリコア回路１０内における負荷の発生が検知されたタイミングに基づいて、“Ｈ”レベルに設定されてもよい。

本動作例において、フラッシュメモリの書き込み動作を例に用いて、本実施形態のフラッシュメモリにおける負荷の発生状態の通知、及び、チャージポンプ回路からメモリコア回路に対する電圧の供給の制御について、説明された。但し、上述の本実施形態のフラッシュメモリの動作は、フラッシュメモリからのデータの読み出し動作、及び、フラッシュメモリ内のデータの消去動作に、適用できる。

本実施形態のフラッシュメモリにおいて、同時に動作可能なメモリコア回路の個数が、２個に制限された例が示されている。但し、本実施形態において、同時に動作可能なメモリコア回路の個数は、３以上に設定されてもよい。例えば、８個のメモリコア回路を含むフラッシュメモリにおいて、同時に動作可能なメモリコア回路の個数が４個に設定された場合、動作中の４個のメモリコア回路からの“Ｈ”レベルの信号ＳＬＤに基づいて、残りの４個のメモリコア回路（これから動作されるべきメモリコア回路）に対する電圧の供給が、遅延されてもよい。尚、８個のメモリコア回路のうち、６個のメモリコア回路が並列に動作可能に設定されてもよいし、３個のメモリコア回路が並列に動作可能に設定されてもよい。これと実質的に類似する制御が、１６個又は３２個のメモリコアチップを含むフラッシュメモリに対しても適用可能である。フラッシュメモリ（メモリコア回路）が実行すべき動作に応じて、同時に動作可能なメモリコア回路の個数及び電圧の供給が遅延されるべきメモリコア回路の個数は、変更されてもよい。

（ｃ） まとめ
書き込み電圧のような比較的高い電圧がメモリコア回路（メモリコアチップ）１０に供給される場合、高い電圧に起因した負荷が、メモリコア回路１０内に発生する。

複数のメモリコア回路１０が並列に動作する場合、複数のメモリコア回路１０内に発生した負荷が重畳される。メモリコア回路に発生する負荷の合計を考量する場合、昇圧回路の回路規模が過大になったり、フラッシュメモリ内に発生する消費電流が、フラッシュメモリの仕様に適合しなかったりする可能性がある。

本実施形態のフラッシュメモリは、フラッシュメモリ内における大きな負荷の発生を抑制するために、複数のチャージポンプ回路のうち同時にメモリコア回路１０に電圧を転送するチャージポンプ回路の数を制御する。

図１１は、本実施形態のフラッシュメモリの効果の１つを説明するための図である。

図１１は、フラッシュメモリの動作時におけるフラッシュメモリの電流Ｉｐｋｇと時間との関係を模式的に示す図である。図１１において、横軸は、時間に対応し、縦軸は、フラッシュメモリ全体の電流Ｉｐｋｇの大きさに対応する。

フラッシュメモリ内の複数のメモリコア回路（メモリコアチップ）が、並行又は連続して、所望の動作を実行する。

図１１に示されように、第１及び第２のメモリコア回路が並行して動作している場合、各メモリコア回路内で負荷（消費電流）Ｉ１，Ｉ２がほぼ同時（短い期間）に発生するため、電流Ｉｐｋｇは、２つメモリコア回路からの電流Ｉ１，Ｉ２の合計からなる電流（電流値）Ｉａを、有する。
第３のメモリコア回路が、２つのメモリコア回路に並行して動作する場合、第３のメモリコア回路に起因する電流Ｉｘが、第１及び第２のメモリコア回路の負荷に加えて、電流Ｉｐｋｇにさらに加わる。
この場合、３つのメモリコア回路の負荷に起因する電流Ｉｂのピーク値は、フラッシュメモリの仕様に基づいた許容値を超える可能性がある。

本実施形態のフラッシュメモリは、上述のように、各メモリコア回路の負荷の発生を検知することによって、各メモリコア回路の負荷の発生タイミングを、時間的に分散できる。

本実施形態のフラッシュメモリ１は、メモリコア回路の負荷の発生状態を検知することによって、チャージポンプ回路から第３のメモリコア回路に対する電圧の供給を遮断する。本実施形態のフラッシュメモリ１は、チャージポンプ回路から第３のメモリコア回路に対する電圧の転送を、期間Ｔｘだけ遅延させる。

これによって、図１１に示されるように、第３のメモリコア回路の電流Ｉ３のピークが、他の２つのメモリコア回路に起因する電流Ｉａのピークの発生から期間Ｔｘの経過後に生じる。

この結果として、本実施形態のフラッシュメモリは、電流ピークが、フラッシュメモリの仕様又は設計に基づいた許容値を超えることを抑制できる。

それゆえ、本実施形態のフラッシュメモリは、フラッシュメモリの動作不良を回避できる。

フラッシュメモリに大きい負荷が発生する場合、昇圧回路は、大きい負荷に対応可能な高い電圧生成能力を有するように設計される。この場合、高い電圧生成能力を確保するために、昇圧回路の回路面積は大きくなる傾向がある。

本実施形態のフラッシュメモリは、フラッシュメモリに発生する負荷の大きさを抑制できるため、昇圧回路（チャージポンプ回路）の面積の増大を防止できる。

本実施形態のフラッシュメモリは、以下のような効果を得ることもできる。

同時に高電圧を生成するチャージポンプ回路の数が制限される結果として、本実施形態のフラッシュメモリは、複数のメモリコア回路に対して、チャージポンプ回路を共通化できる。それゆえ、本実施形態のフラッシュメモリは、チップ内に設けられるチャージポンプ回路の数を、削減できる。これによって、本実施形態のフラッシュメモリは、Ｉ／Ｆチップ内の昇圧回路の面積を削減できる。

この結果として、本実施形態のフラッシュメモリは、Ｉ／Ｆチップのチップサイズを、縮小でき、ＮＡＮＤ型フラッシュメモリのチップコストを低減できる。又は、Ｉ／Ｆチップのチップサイズが維持される場合において、本実施形態のフラッシュメモリは、Ｉ／Ｆエリアと昇圧回路との間隔（分離領域のサイズ）を拡張できたり、Ｉ／Ｆチップ内における配線のレイアウトの余裕度を改善できたりする。

以上のように、本実施形態のメモリデバイスは、製造コストを低減できる。本実施形態のメモリデバイスは、メモリの動作特性を改善できる。

（４） 第４の実施形態
図１２乃至図１９を参照して、第４の実施形態のメモリデバイスについて、説明する。

（ａ） 基本例
図１２を参照して、本実施形態のフラッシュメモリの基本例について、説明する。
図１２は、本実施形態のメモリデバイスの基本例を説明するための模式図である。

フラッシュメモリにおいて、複数のメモリコア回路（メモリコアチップ）とＩ／Ｆ回路（Ｉ／Ｆチップ）との間で、信号（データ）が転送される。メモリコア回路及びＩ／Ｆ回路がコマンドに応じた信号の送受信を実行できるように、メモリコア回路及びＩ／Ｆ回路のそれぞれにおける信号の送受信のための動作状態の成立順序が、保証されることが望ましい。

本実施形態のフラッシュメモリは、メモリコア回路とＩ／Ｆ回路との間において、互いの動作状況を通知する。これによって、本実施形態のフラッシュメモリは、メモリコア回路とＩ／Ｆ回路との間の動作タイミングを保証する。

図１２に示されるように、本実施形態のフラッシュメモリにおいて、メモリコア回路１０は、データ転送のための回路（例えば、ドライバ回路）２５及びレシーバ回路を含む。
Ｉ／Ｆ回路４０は、ドライバ回路（送信回路）３５及びレシーバ回路（受信回路）３６を含む。

メモリコア回路１０は、信号ＺＢＢ−ＣＯＲＥを用いて、回路２５，２６の動作状況をＩ／Ｆ回路４０に通知する。信号ＺＢＢ−ＣＯＲＥは、電極ＴＳＶを含む信号経路（バス）９９９Ａを介して、メモリコア回路１０からＩ／Ｆ回路４０に供給される。Ｉ／Ｆ回路４０は、信号ＺＢＢ−ＩＦを用いて、回路３５，３６の動作状況をメモリコア回路１０に通知する。信号ＺＢＢ−ＩＦは、電極ＴＳＶを含む信号経路（バス）９９９Ｂを介して、Ｉ／Ｆ回路４０からメモリコア回路１０に供給される。

メモリコア回路１０内において、回路２０は、Ｉ／Ｆ回路４０からの信号ＺＢＢ−ＩＦと信号ＣＭＤ−ＤＯＵＴとを用いて、信号ＣＯＲＥ−ＤＲＶｅｎを生成する。

回路２０は、信号ＣＯＲＥ−ＤＲＶｅｎによって、回路２５の動作タイミング（活性化）を、制御する。メモリコア回路１０において、ある回路（例えば、センスアンプ回路）と回路２５との間で、データが転送される。

尚、信号ＺＢＢ−ＣＯＲＥは、複数のメモリコア回路１０によって共通化されてもよい。複数のメモリコア回路１０のそれぞれが、Ｉ／Ｆ回路４０に互いに異なる信号ＺＢＢ−ＣＯＲＥを出力してもよい。

Ｉ／Ｆ回路４０において、回路３０は、信号ＺＢＢ−ＣＯＲＥ、信号ＣＭＤ−ＤＩＮ−ＩＦ及び信号ＣＭＤ−ＤＯＵＴ−ＩＦを用いて、信号ＩＦ−ＤＲＶｅｎ及び信号ＩＦ−ＲＣＶｅｎを生成する。

回路３０は、信号ＩＦ−ＤＲＶｅｎによって、ドライバ回路３５の動作タイミングを制御し、信号ＩＦ−ＲＣＶｅｎによって、レシーバ回路３６の動作タイミングを、制御する。ドライバ回路３５と入出力回路４００との間において、及び、レシーバ回路３６と入出力回路４００との間において、データが転送される。

メモリコア回路１０において、回路２１は、信号ＣＯＲＥ−ＤＲＶｅｎを用いて、信号ＺＢＢ−ＣＯＲＥを生成する。Ｉ／Ｆ回路４０において、回路３１は、信号ＩＦ−ＤＲＶｅｎ及び信号ＩＦ−ＲＣＶｅｎを用いて、信号ＺＢＢ−ＩＦを生成する。

尚、信号ＣＭＤ−ＤＯＵＴ，ＣＭＤ−ＤＯＵＴ−ＩＦ，ＣＭＤ−ＤＩＮ−ＩＦは、メモリコントローラ５からのコマンド（書き込みコマンド又は読み出しコマンド）ＣＭＤに基づいて、メモリコア回路１０及びＩＦ回路４０の少なくとも一方によって生成される信号である。

以下では、回路２０，２１，３０，３１のことを、タイミング制御回路とよぶ。また、メモリコア回路１０のドライバ回路を、コアドライバ回路とよび、メモリコア回路１０のレシーバ回路を、コアレシーバ回路とよぶ。Ｉ／Ｆ回路４０のドライバ回路を、Ｉ／Ｆドライバ回路とよび、Ｉ／Ｆ回路４０のレシーバ回路を、Ｉ／Ｆレシーバ回路とよぶ。

例えば、メモリコア回路１０におけるタイミング制御回路２０，２１は、メモリコアチップ７００のコンタクト領域７１０Ａ，７１０Ｂ内に設けられている。これと同様に、タイミング制御回路３０，３１は、インターフェイスチップ８００のコンタクト領域８１０Ａ，８１０Ｂ内に設けられている。例えば、コンタクト領域７１０Ａ，７１０Ｂ，８１０Ａ，８１０Ｂは、ＴＳＶ構造の電極が設けられた領域である。

これによって、本実施形態のフラッシュメモリ１は、タイミング制御回路２０，２１，３０，３１の追加によって、メモリコア回路１０及びＩ／Ｆ回路４０の設計及びレイアウトの変更、及び、チップサイズの増加などが生じるのを、回避できる。

例えば、メモリコア回路１０は、Ｉ／Ｆドライバ回路又はＩ／Ｆレシーバ回路が非活性化状態であること示す信号ＺＢＢ−ＩＦを受けて、コアドライバ回路２５を活性化させる。

例えば、Ｉ／Ｆ回路４０は、コアドライバ回路２５が非活性化状態であることを示す信号ＺＢＢ−ＣＯＲＥを受けて、Ｉ／Ｆドライバ回路３５を活性化させる。また、Ｉ／Ｆ回路４０は、コアドライバ回路２５が活性化状態であることを示す信号ＺＢＢ−ＣＯＲＥを受けて、Ｉ／Ｆレシーバ回路３６を活性化させる。

このように、本実施形態のフラッシュメモリは、仕様に基づいたデータ転送時におけるドライバ回路及びレシーバ回路の活性化順序が成立するように、ドライバ回路及びレシーバ回路の活性化／非活性化の順序を、制御できる。

したがって、本実施形態のフラッシュメモリは、データ転送時の動作不良を低減できる。

（ｂ） 具体例
図１３乃至図１９を参照して、本実施形態のフラッシュメモリについて、より具体的に説明する。

＜回路構成＞
図１３を用いて、本実施形態のフラッシュメモリの回路構成について、説明する。
図１３において、領域７１０Ａ，７１０Ｂ，８１０Ａ，８１０Ｂ内の回路２０，２１，３０，３１が、抽出して図示されている。図１３において、図示の明確化のために、図２に示されるメモリコア回路１０及びＩ／Ｆ回路４０内の回路の図示は、省略する。

図１３に示されるように、メモリコア回路１０は、タイミング制御回路（信号生成回路）２０，２１を含む。

タイミング制御回路２０は、ラッチ２０１を少なくとも含む。
ラッチ２０１の一方の入力端子に、信号ＣＭＤ−ＤＯＵＴが供給され、ラッチ２０１の他方の入力端子（例えば、制御端子）に、Ｉ／Ｆ回路４０からの信号ＺＢＢ−ＩＦが供給される。

ラッチ２０１は、信号ＣＭＤ−ＤＯＵＴ及び信号ＺＢＢ−ＩＦに基づいて、ある信号レベルの信号ＣＯＲＥ−ＤＲＶｅｎを出力する。信号ＣＯＲＥ−ＤＲＶｅｎの信号レベルは、信号ＣＭＤ−ＤＯＵＴの信号レベル及び信号ＺＢＢ−ＩＦの信号レベルに応じて、決まる。

信号ＣＯＲＥ−ＤＲＶｅｎは、コアドライバ回路２５に供給される。これによって、メモリコア回路１０内において、コアドライバ回路２５の動作タイミング（活性化／非活性化、オン／オフ）は、信号ＣＯＲＥ−ＤＲＶｅｎの信号レベルに応じて、制御される。例えば、コアドライバ回路２５は、センスアンプ１４０から受けたデータＤＯＵＴを、Ｉ／Ｆ回路４０へ送信する。

タイミング制御回路２１は、遅延回路２１１、ＡＮＤゲート２１２、ＯＲゲート２１３及びバッファ２１４を少なくとも含む。

遅延回路２１１の入力端子は、ラッチ２０１の出力端子に接続されている。遅延回路２１１は、ラッチ２０１からの信号ＣＯＲＥ−ＤＲＶｅｎの遅延信号ｘＣＯＲＥ−ＤＲＶｅｎを出力する。

ＡＮＤゲート２１２は、２つの入力端子と、１つの出力端子を有する。
ＡＮＤゲート２１２の一方の入力端子は、ラッチ２０１の出力端子に接続される。ＡＮＤゲート２１２の他方の入力端子は、遅延回路２１１の出力端子に接続される。ＡＮＤゲート２１２の出力端子は、バッファ２１４の入力端子に接続されている。

ＡＮＤゲート２１２は、ラッチ２０１からの信号ＣＯＲＥ−ＤＲＶｅｎと遅延回路２１１からの信号ｘＣＯＲＥ−ＤＲＶｅｎとを用いたＡＮＤ演算を行う。ＡＮＤゲート２１２は、ＡＮＤ演算の結果に基づいた信号ＢＢ−ＣＯＲＥを、バッファ２１４に出力する。信号ＢＢ−ＣＯＲＥの信号レベルは、ＡＮＤ演算の結果に応じる。

ＯＲゲート２１３は、２つの入力端子と、１つの出力端子を有する。
ＯＲゲート２１３の一方の入力端子は、ラッチ２０１の出力端子に接続される。ＯＲゲート２１３の他方の入力端子は、遅延回路２１１の出力端子に接続される。ＯＲゲート２１３の出力端子は、バッファ２１４の制御端子に接続されている。

ＯＲゲート２１３は、信号ＣＯＲＥ−ＤＲＶｅｎと信号ｘＣＯＲＥ−ＤＲＶｅｎとを用いたＯＲ演算を行う。ＯＲゲート２１３は、ＯＲ演算の結果に基づいた信号ＢＢ−ＣＯＲＥ−ＤＲＶをバッファ２１４の制御端子に出力する。信号ＢＢ−ＣＯＲＥ−ＤＲＶの信号レベルは、ＯＲ演算の結果に応じる。

バッファ２１４は、例えば、３ステートバッファである。バッファ２１４は、信号ＢＢ−ＣＯＲＥ−ＤＲＶの信号レベルに応じた制御に基づいて、ＡＮＤゲート２１２からの信号ＢＢ−ＣＯＲＥを、信号ＺＢＢ−ＣＯＲＥとして、出力する。

メモリコア回路１０の動作状況に応じた信号レベルの信号ＺＢＢ−ＣＯＲＥが、信号線９９９Ａを介して、インターフェイスチップ８００内のＩ／Ｆ回路４０のタイミング制御回路３０に供給される。

尚、メモリコア回路１０において、コアレシーバ回路は、フラッシュメモリ１の動作中において、Ｉ／Ｆ回路４０からメモリコア回路１０への高速なデータ転送が可能なように、常時、活性化状態に設定されている。それゆえ、コアレシーバ回路の活性化／非活性化（オン／オフ）を制御するための信号は、タイミング制御回路２０，２１によって、生成されない。

Ｉ／Ｆ回路４０は、タイミング制御回路３０，３１を少なくとも含む。

タイミング制御回路３０は、２つのＡＮＤゲート３０１，３０２、インバータ３０３及びホールド回路３０５を少なくとも含む。

各ＡＮＤゲート３０１，３０２は、２つの入力端子と１つの出力端子とを有する。
ＡＮＤゲート３０１の一方の入力端子に、信号ＣＭＤ−ＤＯＵＴ−ＩＦが供給される。ＡＮＤゲート３０１の他方の入力端子に、メモリコア回路１０からの信号ＺＢＢ−ＣＯＲＥが、供給される。
ＡＮＤゲート３０１は、信号ＣＭＤ−ＤＯＵＴ−ＩＦと信号ＺＢＢ−ＣＯＲＥとを用いたＡＮＤ演算を行う。ＡＮＤゲート３０１は、ＡＮＤ演算の結果に基づいた信号ＩＦ−ＲＣＶｅｎを出力する。信号ＩＦ−ＲＣＶｅｎの信号レベルは、ＡＮＤゲート３０１のＡＮＤ演算の結果に応じる。

ＡＮＤゲート３０２の一方の入力端子に、信号ＣＭＤ―ＤＩＮ−ＩＦが供給される。ＡＮＤゲート３０２の他方の入力端子は、インバータ３０３の出力端子に接続されている。インバータ３０３の入力端子に、信号ＺＢＢ−ＣＯＲＥが供給される。インバータ３０３は、信号ＺＢＢ−ＣＯＲＥの反転信号ｂＺＢＢ−ＣＯＲＥを、ＡＮＤゲート３０２の他方の入力端子に供給する。
ＡＮＤゲート３０２は、信号ＣＭＤ―ＤＩＮ−ＩＦと信号ｂＺＢＢ−ＣＯＲＥとを用いたＡＮＤ演算を行う。ＡＮＤゲート３０２は、ＡＮＤ演算の結果に基づいた信号ＩＦ−ＤＲＶｅｎを出力する。信号ＩＦ−ＤＲＶｅｎの信号レベルは、ＡＮＤゲート３０２のＡＮＤ演算の結果に応じる。

信号ＩＦ−ＤＲＶｅｎは、Ｉ／Ｆドライバ回路３５に供給される。これによって、Ｉ／Ｆ回路４０内において、Ｉ／Ｆドライバ回路３５の動作タイミングは、信号ＩＦ−ＤＲＶｅｎの信号レベルに応じて、制御される。信号ＩＦ−ＲＣＶｅｎは、Ｉ／Ｆレシーバ回路３６に供給される。これによって、Ｉ／Ｆ回路４０内において、Ｉ／Ｆレシーバ回路３６の動作タイミングは、信号ＩＦ−ＲＣＶｅｎの信号レベルに応じて、制御される。

ホールド回路３０５は、ＡＮＤゲート３０１の他方の入力端子及びインバータ３０３の入力端子に接続されている。ホールド回路３０５は、信号線９９９Ａ、ＡＮＤゲート３０１の入力端子及びインバータ３０３の入力端子における電位の安定化を図る。

タイミング制御回路３１は、ＯＲゲート３１１と、バッファ３１２とを少なくとも含む。

ＯＲゲート３１１は、２つの入力端子と１つの出力端子とを含む。ＯＲゲート３１１の一方の入力端子は、ＡＮＤゲート３０１の出力端子に接続されている。ＯＲゲート３１１の他方の入力端子は、ＡＮＤゲート３０２の出力端子に接続されている。ＯＲゲート３１１の出力端子は、バッファ３１２の入力端子に接続されている。ＯＲゲート３１１は、信号ＩＦ−ＲＣＶｅｎと信号ＩＦ−ＲＣＶｅｎとを用いたＯＲ演算を行う。ＯＲゲート３１１は、ＯＲ演算の結果に基づいた信号ＢＢ−ＩＦを、バッファ３１２に出力する。信号ＢＢ−ＩＦの信号レベルは、ＯＲゲート３１１のＯＲ演算の結果に応じる。

バッファ３１２は、ＯＲゲート３１１からの信号ＢＢ−ＩＦを、信号ＺＢＢ−ＩＦとして、複数のメモリコア回路１０に出力する。
メモリコア回路１０のタイミング制御回路２０において、Ｉ／Ｆ回路４０の動作状況に応じた信号レベルの信号ＺＢＢ−ＩＦが、信号経路（バス）９９９Ｂを介して、ラッチ２０１に供給される。

尚、図１２に示されるように、信号に付加される遅延量（配線遅延）を考慮して、メモリコア回路１０のタイミング制御回路２０，２１は、各チップ７００内の異なる領域７１０Ａ，７１０Ｂ，８１０Ａ，８１０Ｂに、設けられている。但し、所望の遅延量が信号に付加されるように、回路２０，２１が設計される場合、チップ７００内において、２つの回路２０，２１は、同じ領域内に設けられてもよい。これと同様に、Ｉ／Ｆ回路４０のタイミング制御回路３０，３１も、信号の遅延量を考慮して、チップ８００内の同じ領域内に設けられてもよい。

尚、図１３に示されるメモリコア回路１０及びＩ／Ｆ回路４０のタイミング制御回路２０，２１，３０，３１の内部構成は、一例であって、図１３に示される構成に限定されない。

＜動作例＞
図１４乃至図１９を参照して、本実施形態のフラッシュメモリの動作例が、説明される。ここでは、本実施形態のフラッシュメモリの動作の説明のために、図１２及び図１３も適宜用いられる。

図１４は、本実施形態のフラッシュメモリの動作例を説明するためのタイミングチャートである。図１５乃至図１７は、フラッシュメモリの動作中のある時刻における、メモリコア回路のドライバ回路及びレシーバ回路の動作状態、及び、Ｉ／Ｆ回路のドライバ回路及びレシーバ回路の動作状態を模式的に示す図である。尚、図１５乃至図１７において、ドライバ回路及びレシーバ回路は、バッファを示す回路記号で示されている。

図１４に示されるように、時刻ｔ５０において、コマンドＣＭＤが、フラッシュメモリ１に供給される。

アドレスの受信中の時刻ｔ５１において、コマンドＣＭＤが読み出しコマンドである場合、メモリコア回路１０内において、信号ＣＭＤ−ＤＯＵＴの信号レベルが、“Ｌ”レベルから“Ｈ”レベルに変わる。時刻ｔ５１において、Ｉ／Ｆ回路４０内において、信号ＣＭＤ−ＤＯＵＴ−ＩＦの信号レベルが、“Ｌ”レベルから“Ｈ”レベルに変わる。信号ＣＭＤ−ＤＩＮ−ＩＦの信号レベルは、“Ｌ”レベルに設定される。
時刻ｔ５１において、信号ＺＢＢ−ＩＦ及び信号ＺＢＢ−ＣＯＲＥの信号レベルは、“Ｌ”レベルである。

メモリコア回路１０のタイミング制御回路２０，２１において、ラッチ２０１に、“Ｈ”レベルの信号ＣＭＤ−ＤＯＵＴと、“Ｌ”レベルの信号ＺＢＢ−ＩＦが供給される。信号ＣＭＤ−ＤＯＵＴの信号レベルの変化と共に、ラッチ２０１は、“Ｈ”レベルの信号ＣＯＲＥ−ＤＲＶｅｎを出力する。

時刻ｔ５１において、信号ＺＢＢ−ＣＯＲＥの信号レベルは、“Ｌ”レベルである。
Ｉ／Ｆ回路４０のタイミング制御回路３０，３１において、ＡＮＤゲート３０１に、“Ｈ”レベルの信号ＣＭＤ−ＤＯＵＴ−ＩＦと、“Ｌ”レベルの信号ＺＢＢ−ＣＯＲＥが供給される。ＡＮＤゲート３０１は、“Ｌ”レベルの信号ＩＦ−ＲＣＶｅｎを出力する。

インバータ３０３は、“Ｈ”レベルの信号ｂＺＺＢ−ＣＯＲＥを、ＡＮＤゲート３０２に出力する。
ＡＮＤゲート３０２に、“Ｈ”レベルの信号ｂＺＺＢ−ＣＯＲＥと“Ｌ”レベルの信号ＣＭＤ−ＤＩＮ−ＩＦとが供給される。ＡＮＤゲート３０２は、“Ｌ”レベルの信号ＩＦ−ＤＲＶｅｎを出力する。

このように、図１５に示されるように、時刻ｔ５１において、信号ＣＯＲＥ−ＤＲＶｅｎが、“Ｈ”レベルに設定された場合、“Ｈ”レベルの信号ＣＯＲＥ−ＤＲＶｅｎが、メモリコア回路１０のコアドライバ回路２５の制御端子に、供給される。
これによって、コアドライバ回路２５が活性化状態（オン状態）に設定され、コアドライバ回路２５は、データの送信が可能になる。

一方、信号ＩＦ−ＤＲＶｅｎ及び信号ＩＦ−ＲＣＶｅｎの両方が、“Ｌ”レベルである。それゆえ、時刻ｔ５１において、Ｉ／Ｆ回路４０において、Ｉ／Ｆドライバ回路３５及びＩ／Ｆレシーバ回路３６は、非活性化状態（オフ状態）である。

タイミング制御回路２０，２１において、“Ｈ”レベルの信号ＣＯＲＥ−ＤＲＶｅｎが、ＡＮＤゲート２１２及びＯＲゲート２１３の一方の端子に、供給される。
遅延回路２１１は、供給された信号ＣＯＲＥ−ＤＲＶｅｎを遅延させる。遅延された信号ｘＣＯＲＥ−ＤＲＶｅｎを、ＡＮＤゲート２１２及びＯＲゲート２１３の他方の端子に、供給される。それゆえ、ＡＮＤゲート２１２及びＯＲゲート２１３の他方の端子の電位（信号レベル）は、ＡＮＤゲート２１２及びＯＲゲート２１３の一方の端子の電位よりも遅れたタイミングで、“Ｌ”レベルから“Ｈ”レベルに変わる。

時刻ｔ５１の後に、ＡＮＤゲート２１２及びＯＲゲート２１３のそれぞれに、“Ｈ”レベルの信号ＣＯＲＥ−ＤＲＶｅｎ，ｘＣＯＲＥ−ＤＲＶｅｎが、供給される。これによって、各ＡＮＤゲート２１２及びＯＲゲート２１３の出力信号は、“Ｌ”レベルから“Ｈ”レベルに変わる。

ＡＮＤゲート２１２は、“Ｈ”レベルの信号ＢＢ−ＣＯＲＥを、バッファ２１４の入力端子に供給し、ＯＲゲート２１３は、“Ｈ”レベルの信号ＢＢ−ＣＯＲＥ−ＤＲＶを、バッファ２１４の制御端子に供給する。バッファ２１４は、“Ｈ”レベルの信号ＺＢＢ−ＣＯＲＥを、電極ＴＳＶなどを含む信号線９９９Ａを介して、Ｉ／Ｆ回路４０に出力する。

このように、時刻ｔ５１の後の時刻ｔ５２において、信号ＺＢＢ−ＣＯＲＥの信号レベルが、“Ｌ”レベルから“Ｈ”レベルに変わる。これによって、コアドライバ回路２５が、活性化状態（オン状態、イネーブル状態）に設定されたことが、メモリコア回路１０からＩ／Ｆ回路４０に通知される。

信号ＺＢＢ−ＣＯＲＥの信号レベルが“Ｈ”レベルに設定された場合、ＡＮＤゲート３０１の一方の力端子に、“Ｈ”レベルの信号ＣＭＤ−ＤＯＵＴ−ＩＦが供給され、ＡＮＤゲート３０１の他方の入力端子に“Ｈ”レベルの信号ＺＢＢ−ＣＯＲＥが、供給される。

時刻ｔ５３において、ＡＮＤゲート３０１は、“Ｈ”レベルの信号ＩＦ−ＲＣＶｅｎを出力する。このとき、“Ｌ”レベルの信号ＣＭＤ−ＤＩＮ−ＩＦ，ｂＺＢＢ−ＣＯＲＥが、ＡＮＤゲート３０２に供給されるため、信号ＩＦ−ＤＲＶｅｎの信号レベルは、“Ｌ”レベルに設定されている。

“Ｈ”レベルの信号ＩＦ−ＲＣＶｅｎが、ＯＲゲート３１１の一方の入力端子に供給され、“Ｌ”レベルの信号ＩＦ−ＤＲＶｅｎが、ＯＲゲート３１１の他方の入力端子に供給される。
これによって、時刻ｔ５３において、ＯＲゲート３１１は、“Ｈ”レベルの信号ＢＢ−ＩＦをバッファ３１２に出力する。バッファ３１２は、“Ｈ”レベルの信号ＺＢＢ−ＩＦを、電極ＴＳＶなどを含む信号線９９９Ｂを介して、メモリコア回路１０に出力する。

Ｉ／Ｆレシーバ回路３６の状態が、活性化状態（イネーブル状態）に設定されたことが、Ｉ／Ｆ回路４０からメモリコア回路１０に通知される。

この結果として、図１６に示されるように、時刻５３において、Ｉ／Ｆ回路４０において、“Ｈ”レベルの信号ＩＦ−ＲＣＶｅｎは、Ｉ／Ｆレシーバ回路３６の制御端子に供給される。これによって、時刻ｔｄにおいて、Ｉ／Ｆレシーバ回路３６が活性化状態に設定さ、Ｉ／Ｆレシーバ回路３６は、データの受信が可能になる。

また、“Ｈ”レベルの信号ＺＢＢ−ＩＦが、Ｉ／Ｆ回路４０からメモリコア回路１０に送信されることによって、メモリコア回路１０が、Ｉ／Ｆ回路４０がデータの受信が可能なことを検知できる。

このように、メモリコア回路１０のコアドライバ回路２５が時刻ｔ５１で活性化された後、Ｉ／Ｆ回路４０のレシーバ回路３６が、時刻ｔ５３で活性化される。

したがって、本実施形態において、安定な動作が保証される順序で、コアドライバ回路２５及びＩ／Ｆレシーバ回路３６が、活性化される。それゆえ、本実施形態のフラッシュメモリは、ドライバ回路／レシーバ回路の活性化の順序が不整合である場合に貫通電流がＩ／Ｆ回路内で発生するのを、防止できる。

所定の順序でコアドライバ回路２５及びＩ／Ｆレシーバ回路３６が活性化された後、期間ＴＡにおいて、データＤＯＵＴがメモリコア回路１０からＩ／Ｆ回路４０に転送される。

時刻ｔ５４において、コマンドＣＭＤとして、書き込みコマンドが、フラッシュメモリに供給される。信号ＣＭＤ−ＤＯＵＴ，ＣＭＤ−ＤＯＵＴ−ＩＦが、“Ｈ”レベルから“Ｌ”レベルに変わる。
ＡＮＤゲート３０１に、“Ｌ”レベルの信号ＣＭＤ−ＤＯＵＴ−ＩＦが供給されるため、信号ＩＦ−ＲＣＶｅｎの信号レベルは、“Ｈ”レベルから“Ｌ”レベルに変わる。これによって、Ｉ／Ｆ回路４０内において、レシーバ回路３６は、非活性化状態（オフ状態）に設定される。

信号ＣＭＤ−ＤＩＮ−ＩＦの信号レベルは、“Ｌ”レベルに維持されている。そのため、ＡＮＤゲート３０２は、“Ｌ”レベルの信号ＩＦ−ＤＲＶｅｎを出力する。

ＯＲゲート３１１は、２つの“Ｌ”レベルの信号ＩＦ−ＲＣＶｅｎ，ＩＦ−ＤＲＶｅｎによって、“Ｌ”レベルの信号ＢＢ−ＩＦを出力する。
時刻ｔ５５において、バッファ３１２は、“Ｌ”レベルの信号ＺＢＢ−ＩＦを出力する。これによって、Ｉ／Ｆ回路４０は、Ｉ／Ｆレシーバ回路３６が非活性化状態になったことを、メモリコア回路１０に通知できる。

ラッチ２０１は、信号線９９９Ｂを介して“Ｌ”レベルの信号ＺＢＢ−ＩＦを受信する。この後、時刻ｔ５６において、ラッチ２０１は、“Ｌ”レベルの信号ＣＭＤ−ＤＯＵＴと“Ｌ”レベルの信号ＺＢＢ−ＩＦとによって、“Ｌ”レベルの信号ＣＯＲＥ−ＤＲＶｅｎを出力する。

“Ｌ”レベルの信号ＣＯＲＥ−ＤＲＶｅｎによって、コアドライバ回路２５は、非活性化され、オフ状態に設定される。

このように、図１７に示されるように、時刻ｔ５４から時刻ｔ５６の期間において、Ｉ／Ｆ回路４０のレシーバ回路３６が非活性化され後、メモリコア回路１０のコアドライバ回路２５が非活性化される。

この結果として、本実施形態のフラッシュメモリにおいて、Ｉ／Ｆ回路内における貫通電流の発生を、防止できる。

時刻ｔ５４におけるコマンドＣＭＤに続いて、アドレスＡＤＤ及びデータＤＩＮがフラッシュメモリ１に供給される。
アドレスＡＤＤの受信中の時刻ｔ５７において、信号ＣＭＤ−ＤＩＮ−ＩＦの信号レベルが、“Ｌ”レベルから“Ｈ”レベルに変わる。この時、信号ＺＢＢ−ＣＯＲＥの信号レベルは“Ｈ”レベルであるため、“Ｌ”レベルの信号ｂＺＢＢ−ＣＯＲＥが、ＡＮＤゲート３０２に供給される。それゆえ、ＡＮＤゲート３０２の信号ＩＦ−ＤＲＶｅｎの信号レベルは、“Ｌ”レベルに維持されている。尚、時刻ｔ５７において、信号ＩＦ−ＲＣＶｅｎも、“Ｌ”レベルに設定されている。

信号ＣＯＲＥ−ＤＲＶｅｎの信号レベルが“Ｌ”レベルに設定されてから、２つの回路２０，２１間の配線長に起因した遅延時間が経過した後、時刻ｔ５８において、ＡＮＤゲート２１２の一方の入力端子及びＯＲゲート２１３の一方の入力端子に、“Ｌ”レベルの信号ＣＯＲＥ−ＤＲＶｅｎが供給される。
これによって、時刻ｔ５８において、信号ＺＢＢ−ＣＯＲＥの信号レベルは、“Ｈ”レベルから“Ｌ”レベルに変わる。

尚、信号ＣＯＲＥ−ＤＲＶｅｎの信号レベルが“Ｌ”レベルに設定されたとしても、遅延回路２１１は、遅延回路２１１に設定された遅延量に応じたある期間において、“Ｈ”レベルの信号ｘＣＯＲＥ−ＤＲＶｅｎを、ＡＮＤゲート２１２の他方の入力端子及びＯＲゲート２１３の他方の入力端子に、供給する。

遅延回路２１１の遅延量に応じた時間が経過した後、信号ｘＣＯＲＥ−ＤＲＶｅｎの信号レベルが、“Ｈ”レベルから“Ｌ”レベルに変わる。信号ｘＣＯＲＥ−ＤＲＶｅｎが“Ｈ”レベルから“Ｌ”レベルに変わると、ＡＮＤゲート２１２は、“Ｌ”レベルの信号ＣＯＲＥ−ＤＲＶｅｎ及び“Ｌ”レベルの信号ｘＣＯＲＥ−ＤＲＶｅｎの入力によって、“Ｌ”レベルの信号ＢＢ−ＣＯＲＥを出力する。また、ＯＲゲート２１３は、“Ｌ”レベルの信号ＣＯＲＥ−ＤＲＶｅｎ及び“Ｌ”レベルの信号ｘＣＯＲＥ−ＤＲＶｅｎの入力によって、“Ｌ”レベルの信号ＢＢ−ＣＯＲＥ−ＤＲＶを出力する。この場合、バッファ２１４は、“Ｌ”レベルの信号ＢＢ−ＣＯＲＥ−ＤＲＶによって、高インピーダンス状態に設定される。これによって、ＡＮＤゲート２１２は、回路３０から電気的に分離される。

尚、時刻ｔ５６と時刻ｔ５７との間において、信号ＺＢＢ−ＣＯＲＥの信号レベルが、“Ｌ”レベルから“Ｈ”レベルに変化してもよい。

信号ＺＢＢ−ＣＯＲＥの信号レベルが“Ｈ”レベルから“Ｌ”レベルに変わった後、時刻ｔ５９において、“Ｈ”レベルの信号ｂＺＢＢ−ＣＯＲＥが、インバータ３０３からＡＮＤゲート３０２の他方の入力端子に供給される。

この結果として、ＡＮＤゲート３０２は、“Ｈ”レベルの信号ＩＦ−ＤＲＶｅｎを出力する。

それゆえ、図１８に示されるように、時刻ｔ５９において、“Ｈ”レベルの信号ＩＦ−ＤＲＶｅｎによって、Ｉ／Ｆ回路４０のドライバ回路３５は、活性化状態に設定され、ドライバ回路３５は、データＤＩＮの送信が可能な状態になる。例えば、メモリコア回路１０のコアレシーバ回路２６は、常時、活性化状態に設定されている。
このように、Ｉ／Ｆドライバ回路３５が活性化された後、データＤＩＮは、Ｉ／Ｆ回路４０からメモリコア回路１０に転送される。これによって、本実施形態のフラッシュメモリは、ドライバ回路／レシーバ回路の活性化順序の違反に起因する電流（衝突電流）が、バス内で発生するのを防止できる。

ＯＲゲート３１１の入力端子に、“Ｈ”レベルの信号ＩＦ−ＤＲＶｅｎが供給される。これによって、ＯＲゲート３１１は、“Ｈ”レベルの信号ＢＢ−ＩＦを、バッファ３１２に出力する。
この結果として、時刻ｔ６０において、信号ＺＢＢ−ＩＦの信号レベルは、“Ｌ”レベルから“Ｈ”レベルに変わる。

“Ｈ”レベルの信号ＺＢＢ−ＩＦの供給によって、メモリコア回路１０は、Ｉ／Ｆ回路４０のドライバ回路／レシーバ回路が活性化状態であることを検知する。

ここで、時刻ｔ６０において、信号ＣＭＤ−ＤＯＵＴの信号レベルは、“Ｌ”レベルである。それゆえ、“Ｈ”レベルの信号ＺＢＢ−ＩＦが、ラッチ２０１に供給されたとしても、ラッチ２０１は、“Ｌ”レベルの信号ＣＯＲＥ−ＤＲＶｅｎを出力する。

時刻ｔ６１において、例えば、読み出しコマンドＣＭＤが、フラッシュメモリ１に供給される。これによって、信号ＣＭＤ−ＤＩＮ−ＩＦの信号レベルが、“Ｈ”レベルから“Ｌ”レベルに変わる。ＡＮＤゲート３０２は、“Ｌ”レベルの信号ＩＦ−ＤＲＶｅｎを、出力する。それゆえ、Ｉ／Ｆドライバ回路３５は、非活性化される。

アドレスＡＤＤの受信中の時刻ｔ６２において、信号ＣＭＤ−ＤＯＵＴの信号レベルが、“Ｈ”レベルに設定される。信号ＣＯＭＤ−ＤＯＵＴ−ＩＦの信号レベルが、“Ｈ”レベルに設定される。ＡＮＤゲート３０１は、“Ｈ”レベルの信号を出力する。

時刻ｔ６３において、信号ＺＢＢ−ＩＦの信号レベルが、“Ｈ”レベルから“Ｌ”レベルに変わる。
時刻ｔ６４において、ラッチ２０１は、“Ｈ”レベルの信号ＣＯＲＥ−ＤＲＶｅｎを出力する。“Ｈ”レベルの信号ＣＯＲＥ−ＤＲＶｅｎが、コアドライバ回路２５に供給される。これによって、コアドライバ回路２５は、活性化される。

それゆえ、図１９に示されるように、時刻ｔ６１におけるＩ／Ｆドライバ回路３５の非活性化の後に、コアドライバ回路２５は、時刻ｔ６４においてデータの送信が可能な状態になる。これによって、本実施形態のフラッシュメモリは、コアドライバ回路２５及びドライバ回路３５の活性化のタイミングのエラーに起因した衝突電流がバス内に発生するのを防止できる。

信号ＣＯＲＥ−ＤＲＶｅｎの信号レベルが“Ｈ”レベルに設定された後、信号ｘＣＯＲＥ−ＤＲＶｅｎの信号レベルは、“Ｌ”レベルから“Ｈ”レベルに変わる。

時刻ｔ６４の後において、ＡＮＤゲート２１２は、“Ｈ”レベルの信号ＢＢ−ＣＯＲＥを出力し、ＯＲゲート２１３は、“Ｈ”レベルの信号ＢＢ−ＣＯＲＥ−ＤＲＶを出力する。
この結果として、時刻ｔ６５において、バッファ２１４は、“Ｈ”レベルの信号ＺＢＢ−ＣＯＲＥを、出力する。

ＡＮＤゲート３０１に、“Ｈ”レベルの信号ＣＭＤ−ＤＯＵＴ−ＩＦと“Ｈ”レベルの信号ＺＢＢ−ＣＯＲＥが供給される。

それゆえ、時刻ｔ６６において、ＡＮＤゲート３０１は、“Ｈ”レベルの信号ＩＦ−ＲＣＶｅｎを出力する。これによって、Ｉ／Ｆレシーバ回路３６は、メモリコア回路１０からのデータの受信が可能になる。
このように、図１５及び図１６に示された順序と同じ順序で、コアドライバ回路２５及びＩ／Ｆレシーバ回路３６が活性化される。

例えば、時刻ｔ６６において、データＤＯＵＴの転送は、コアドライバ回路２５からＩ／Ｆレシーバ回路３６に開始される。

尚、ＡＮＤゲート３０２に、“Ｌ”レベルの信号ＣＭＤ−ＤＯＵＴ−ＩＦと“Ｌ”レベルの信号ｂＺＢＢ−ＣＯＲＥが供給される。それゆえ、ＡＮＤゲート３０２は、“Ｌ”レベルの信号ＩＦ−ＤＲＶｅｎを出力する。Ｉ／Ｆドライバ回路３５は、非活性化される。

ＡＮＤゲート３０１，３０２からの信号ＩＦ−ＤＲＶｅｎ，ＩＦ−ＲＣＶｅｎに基づいて、ＯＲゲート３１１の出力信号の信号レベルは、“Ｈ”レベルに設定される。

これによって、時刻ｔ６７において、“Ｈ”レベルの信号ＺＢＢ−ＩＦが、Ｉ／Ｆ回路４０からメモリコア回路１０に出力される。Ｉ／Ｆ回路４０の動作状態が、メモリコア回路１０に通知される。

以上のように、本実施形態のフラッシュメモリにおけるメモリコア回路とＩ／Ｆ回路との間のデータ転送が、実行される。

（ｃ） まとめ
本実施形態のフラッシュメモリにおいて、メモリコア回路の動作状態を示す信号が、メモリコア回路からＩ／Ｆ回路に転送される。これと共に、Ｉ／Ｆ回路の動作状態を示す信号が、Ｉ／Ｆ回路からメモリコア回路に転送される。

これによって、本実施形態のフラッシュメモリは、プロセス（チップ特性または素子特性）のばらつき又は電圧のばらつきに起因して、ドライバ回路及びレシーバ回路の活性化の順序に違反が生じるのを、防止できる。

それゆえ、本実施形態のフラッシュメモリは、メモリコア回路とＩ／Ｆ回路との間におけるデータの転送時において、ドライバ回路及びレシーバ回路の活性化状態の成立順序を、保証できる。

この結果として、本実施形態のフラッシュメモリは、データ転送時における動作不良を、抑制できる。

上記の構成によって、本実施形態のフラッシュメモリは、コマンドの供給からの起動時間を高速化できる。

本実施形態のフラッシュメモリは、動作タイミングのための共通クロックの適用、動作順序の不成立に起因する電流の発生を抑制できる。この結果として、本実施形態のフラッシュメモリは、消費電流を低減できる
以上のように、本実施形態のメモリデバイスは、メモリの動作特性を向上できる。

（５） 第５の実施形態
図２０及び図２１を参照して、第５の実施形態のメモリシステムについて、説明する。

上述の第４の実施形態のフラッシュメモリにおけるＩ／Ｆ回路（Ｉ／Ｆチップ）４０内のタイミング制御回路３０，３１は、フラッシュメモリ１の外部に設けられてもよい。

図２０は、本実施形態のメモリデバイスを説明するための模式図である。

図２０に示されるように、Ｉ／Ｆ回路４０側のタイミング制御回路３１Ｘが、メモリコントローラ５内に設けられてもよい。

メモリコントローラ５内において、タイミング制御回路３１Ｘは、メモリコア回路１０からの信号ＺＢＢ−ＣＯＲＥを、インターフェイス回路４０を経由して、受ける。

タイミング制御回路３１Ｘは、信号ＺＢＢ−ＣＯＲＥの信号レベルに基づいて、信号ＩＦ−ＲＣＶｅｎ及び信号ＩＦ−ＤＲＶｅｎを生成する。

タイミング制御回路３１Ｘは、生成した信号ＩＦ−ＤＲＶｅｎ，ＩＦ−ＲＣＶｅｎを、Ｉ／Ｆ回路４０に送信する。

Ｉ／Ｆ回路４０は、信号ＩＦ−ＤＲＶｅｎ，ＩＦ−ＲＣＶｅｎを受信する。信号ＩＦ−ＤＲＶｅｎ，ＩＦ−ＲＣＶｅｎは、Ｉ／Ｆ回路４０内のタイミング制御回路３０に供給される。これによって、タイミング制御回路３０は、信号ＺＢＢ−ＩＦを生成し、生成した信号ＺＢＢ−ＩＦを、メモリコア回路１０に送信する。

また、信号ＩＦ−ＤＲＶｅｎは、Ｉ／Ｆ回路４０内のドライバ回路３５に供給され、信号ＩＦ−ＲＣＶｅｎは、Ｉ／Ｆ回路４０内のレシーバ回路３６に供給される。これによって、Ｉ／Ｆドライバ回路３５及びＩ／Ｆレシーバ回路３６は、メモリコントローラ５からの信号ＩＦ−ＤＲＶｅｎ，ＩＦ−ＲＣＶｅｎによって、活性化及び非活性化される。

図２１は、本実施形態のメモリデバイスを含むメモリシステムを説明するための模式図である。

図２１に示されるように、タイミング制御回路３０Ｘ，３１Ｘは、Ｉ／Ｆ回路内に設けられること無しに、メモリコントローラ５内に設けられてもよい。

この場合、信号ＩＦ−ＤＲＶｅｎ及び信号ＩＦ−ＲＣＶｅｎは、メモリコントローラ５内のタイミング制御回路３１Ｘで生成される。メモリコントローラ５は、信号ＩＦ−ＤＲＶｅｎ，ＩＦ−ＲＣＶｅｎをＩ／Ｆ回路４０内の回路３５，３６に供給する。これによって、Ｉ／Ｆドライバ回路３５及びＩ／Ｆレシーバ回路３６の活性化及び非活性化が、制御される。

また、メモリコントローラ５内において、タイミング制御回路３１Ｘは、信号ＩＦ−ＤＲＶｅｎ，ＩＦ−ＲＣＶｅｎに基づいて、ある信号レベルの信号ＺＢＢ−ＩＦを生成する。メモリコントローラ５は、信号ＺＢＢ−ＩＦを、Ｉ／Ｆ回路４０を経由して、メモリコア回路１０に供給する。

メモリコア回路１０は、メモリコントローラ５からの信号ＺＢＢ−ＩＦの信号レベルに応じて、ある信号レベルの信号ＣＯＲＥ−ＤＲＶｅｎを生成する。メモリコア回路１０内において、信号ＣＯＲＥ−ＤＲＶｅｎの信号レベルに応じて、コアドライバ回路２５の動作が制御される。

本実施形態のメモリデバイスの動作は、図１４乃至図１９を用いて説明した動作と実質的に同じであるため、ここでの説明は、省略する。

以上のように、本実施形態のメモリデバイスは、メモリコア回路とインターフェイス回路との間におけるデータの送受信のタイミングを制御する回路がメモリコントローラ内に設けられた場合であっても、データ転送の信頼性を向上できる。

（６） 第６の実施形態
図２２乃至図２４を参照して、第６の実施形態のメモリデバイスについて、説明する。

第６の実施形態では、メモリコアチップ７００内に電圧生成回路が設けられ、Ｉ／Ｆチップ８００内に、Ｉ／Ｆチップ８００の昇圧回路及びメモリコアチップ７００の電圧生成回路に送信されるクロック信号の生成回路が設けられている場合について説明する。

本実施形態のメモリデバイスは、例えば、Ｉ／Ｆチップ８００内で４Ｖ程度までの比較的低い電圧を生成し、各メモリコアチップ７００に印加する。そして、メモリコアチップ７００は、Ｉ／Ｆチップ８００から印加された電圧を昇圧（または降圧）して必要な電圧を生成する。

例えば、本実施形態においては、Ｉ／Ｆチップ８００の製造プロセスとメモリコアチップ７００の製造プロセスとは異なる。Ｉ／Ｆチップ８００の製造プロセスでは、ゲート酸化膜の膜厚が比較的薄い、低耐圧（例えば５Ｖ程度の耐圧）の電界効果トランジスタが製造される。他方で、メモリコアチップ７００の製造プロセスでは、低耐圧の電界効果トランジスタと、低耐圧の電界効果トランジスタよりもゲート酸化膜の膜厚が厚い高耐圧の電界効果トランジスタとが製造される。このため、Ｉ／Ｆチップ８００内の昇圧回路は、例えば４Ｖ程度まで電源電圧ＶＣＣ１及びＶＣＣ２を昇圧する。そして、これよりも高い電圧が必要な場合は、各メモリコアチップ７００内に設けられた電圧生成回路（昇圧回路）が用いられる。

（ａ） 構成例
図２２及び図２３を参照して、第６の実施形態のメモリデバイスの構成例について、説明する。

＜インターフェイスチップのレイアウト＞
図２２は、本実施形態のフラッシュメモリにおける、Ｉ／Ｆチップ内の回路のレイアウトの一例を示す上面図である。以下、第１実施形態の図６と異なる点についてのみ説明する。

図２２に示されるように、本実施形態のＩ／Ｆチップ８００は、Ｉ／ＦエリアＲ１内に昇圧回路４３０（図２２の“ＶＦＯＵＲ ＰＵＭＰ”）とクロック生成回路４４０（図２２の“ＣＬＫ生成回路”）とを含む。

本実施形態におけるチャージポンプ回路４９１（４９１−１〜４９１−８）は、第１の実施形態の図６と同様に、昇圧エリアＲ２内に設けられている。各チャージポンプ回路４９１は、制御回路４１０の制御により、電源電圧ＶＣＣ２を昇圧して４Ｖ程度の電圧（以下、「電圧ＶＸ２」と呼ぶ）を生成する。そして、チャージポンプ回路４９１は、対応するメモリコアチップ７００に、ワード線ＷＬ、基板、及びビット線ＢＬ等に供給されるＡＣ的な電流（例えば、各種動作において必要に応じて供給される電流）を供給する。

昇圧回路４３０は、制御回路４１０の制御により、電源電圧ＶＣＣ１を昇圧して、メモリコアチップ７００で用いられる例えば４Ｖ程度の電圧（以下、「電圧ＶＦＯＵＲ」と呼ぶ）を生成し、各メモリコアチップ７００にＤＣ的な電流（例えば動作状態にある場合に定常的に供給される電流）を供給する。電圧ＶＦＯＵＲは、例えば、メモリコアチップ７００内に設けられた増幅器（図示せず）において、電源電圧ＶＣＣより高い電圧が必要とされる場合に、増幅器の電源電圧として用いられる。昇圧回路４３０が供給する電流量は、チャージポンプ回路４９１よりも少ない。このため、昇圧回路４３０に用いられる昇圧用のキャパシタ素子のサイズは、例えばチャージポンプ回路４９１に用いられる昇圧用のキャパシタ素子よりも小さい。従って、昇圧回路４３０におけるキャパシタ素子の充放電に起因する電源ノイズは、チャージポンプ回路４９１と比較して小さい。このため、昇圧回路４３０は、Ｉ／ＦエリアＲ１内に設けられ、各メモリコアチップ７００に共通に接続される。尚、昇圧回路４３０は、メモリコアチップ７００に複数の電圧を印加するために、複数のチャージポンプ回路を含んでいてもよい。

クロック生成回路４４０は、制御回路４１０の制御により、Ｉ／Ｆチップ８００内の昇圧回路４３０及び昇圧回路４９０（チャージポンプ回路４９１）、並びに各メモリコアチップ７００内の電圧生成回路に送信されるクロック信号ＣＬＫｐを生成する。制御回路４１０は、クロック信号ＣＬＫｐに基づいて、昇圧回路４３０及び４９０と各メモリコアチップ７００内の電圧生成回路との動作を同期させることができる。クロック生成回路４４０は、各メモリコアチップ７００に共通に接続される。尚、昇圧回路４３０及び４９０、並びに各メモリコアチップ７００の電圧生成回路に送信されるクロック信号は同じ信号でもよく、それぞれ異なっていてもよい。例えば、メモリコアチップ（７００−１、７００−２、…）に対応して異なるクロック信号（ＣＬＫｐ１、ＣＬＫｐ２、…）が生成されてもよい。

Ｉ／ＦエリアＲ１において、回路４００、４１０、４２０、４３０、及び４４０に対する各種の電圧の供給のためのパッド８９１Ａ、８９１Ｂ、８９２Ａ、及び８９２Ｂが、Ｉ／ＦエリアＲ１の上方に設けられている。パッド８９１Ａ及び８９１Ｂは、電源電圧ＶＣＣ１が供給される配線９０１及び端子９９１に接続される。パッド８９２Ａ及び８９２Ｂは、グランド電圧ＶＳＳ１が供給される配線９０２及び端子９９２に接続される。

昇圧エリアＲ２において、例えば、昇圧回路４９０に対する各種の電圧の供給のためのパッド８９５Ａ、８９５Ｂ、８９６Ａ、及び８９６Ｂが、昇圧エリアＲ２（昇圧回路４９）の上方に設けられている。パッド８９５Ａ及び８９５Ｂは、電源電圧ＶＣＣ２が供給される配線９０５及び端子９９５に接続される。パッド８９６Ａ及び８９６Ｂは、グランド電圧ＶＳＳ２が供給される配線９０６及び端子９９６に接続される。

Ｉ／ＦエリアＲ１に対する電源電圧用の配線９０１及び９０２、並びに端子９９１及び９９２は、昇圧エリアＲ２に対する電源電圧用の配線９０５及び９０６、並びに端子９９５及び９９６とは異なる。Ｉ／ＦエリアＲ１内の回路４００、４１０、４２０、４３０、及び４４０に対する電源は、昇圧エリアＲ２の回路４９０及び４９１の電源から電気的に分離されている。これによって、昇圧回路４９０及びチャージポンプ回路４９１の動作に起因するノイズが、Ｉ／ＦエリアＲ１内の回路４００、４１０、４２０、４３０、及び４４０に印加されるのを抑制できる。

分離エリアＲ３が、昇圧エリアＲ２とＩ／ＦエリアＲ１との間に設けられている。例えば、分離エリアＲ３は、Ｉ／Ｆチップの上面において、Ｉ／Ｆチップ８００の一端から対向する他端までライン状に設けられている。これによって、昇圧エリアＲ２に起因するノイズが、Ｉ／ＦエリアＲ１に伝搬するのを抑制できる。

＜メモリコアチップのレイアウト＞
図２３は、本実施形態のフラッシュメモリにおける、メモリコアチップ内の回路のレイアウトの一例を示す上面図である。図２３の例では、説明を簡略にするため、第１の実施形態の図２で説明した、メモリコア回路１０内のメモリセルアレイ１１０、ロウデコーダ１２０、センスアンプ１４０、アドレスレジスタ１５０、コマンドレジスタ１６０、及びシーケンサ１７０は省略されている。

図２３に示されるように、本実施形態のメモリコアチップ７００（メモリコア回路１０）は、電圧生成回路１８０、クロック受信回路１８３、及びクロック生成回路１８４を含む。

電圧生成回路１８０は、シーケンサ１７０の制御に基づいて、電圧ＶＸ２及びＶＦＯＵＲを用いて、メモリコアチップ７００内で必要な電圧を生成し、各回路に供給する。尚、図２３の例では、説明を簡略化するため、電圧生成回路１８０がドライバ回路１３０に電圧を印加する場合を示しているが、センスアンプ１４０等、メモリコアチップ７００内の他の回路にも必要な電圧を供給する。電圧生成回路１８０は、ＬＶ生成回路１８１及びＨＶ昇圧回路１８２を含む。

ＬＶ生成回路１８１は、例えば昇圧回路４３０から供給される電圧ＶＦＯＵＲを降圧して、必要な電圧を生成し、メモリコアチップ７００内の他の回路に印加する。より具体的には、例えばＬＶ生成回路１８１は、読み出し電圧ＶＣＧＲＶを生成し、ドライバ回路１３０に印加する。読み出し電圧ＶＣＧＲＶは、読み出し動作において選択ワード線ＷＬに印加される電圧である。尚、ＬＶ生成回路１８１がドライバ回路１３０に印加する電圧は、読み出し電圧ＶＣＧＲＶに限定されない。

ＨＶ昇圧回路１８２は、チャージポンプ回路４９１から印加される電圧ＶＸ２を、昇圧して必要な電圧を生成し、メモリコアチップ７００内の他の回路に印加する。より具体的には、ＨＶ昇圧回路１８２は、例えば、書き込み動作のときに、電圧ＶＸ２を昇圧してプログラム電圧ＶＰＧＭ及び電圧ＶＰＡＳＳを生成し、ドライバ回路１３０に印加する。電圧ＶＰＡＳＳは、書き込み動作のときに非選択ワード線ＷＬに印加される電圧あり、メモリセルＭＣの保持データ（閾値電圧）に関わらず、メモリセルＭＣをオン状態にする電圧である。また、ＨＶ昇圧回路１８２は、例えば、読み出し動作のときに、電圧ＶＸ２を昇圧して電圧ＶＲＥＡＤを生成し、ドライバ回路１３０に印加する。電圧ＶＲＥＡＤは、読み出し動作のときに非選択ワード線ＷＬに印加される電圧あり、メモリセルＭＣの保持データ（閾値電圧）に関わらず、メモリセルＭＣをオン状態にする電圧である。尚、ＨＶ昇圧回路１８２がドライバ回路１３０に印加する電圧は、プログラム電圧ＶＰＧＭ、電圧ＶＰＡＳＳ、及び電圧ＶＲＥＡＤに限定されない。例えば、ＨＶ昇圧回路１８２は、セレクトゲート線ＳＧＤ及びＳＧＳに印加する電圧を生成してもよい。

クロック受信回路１８３は、クロック生成回路４４０から供給されたクロック信号ＣＬＫｐを電圧生成回路１８０に供給する。

クロック生成回路１８４は、例えば、製造段階におけるテスト工程においてテスト必要なクロック信号ＣＬＫｔｓを生成する。テストの際、クロック生成回路１８４は、電圧生成回路１８０（ＨＶ昇圧回路１８２）にクロック信号ＣＬＫｔｓを供給する。尚、実装組み立て後、クロック生成回路１８４は、電圧生成回路１８０と電気的に非接続状態とされていてもよい。

（ｂ） 具体例
図２４は、本実施形態のフラッシュメモリの構成例を模式的に示す図である。図２４の例は、説明を簡略にするため、２個のメモリコアチップ７００を示しているが、メモリコアチップ７００の個数は任意である。

図２４に示されるように、Ｉ／Ｆチップ８００のクロック生成回路４４０と各メモリコアチップ７００のクロック受信回路１８３とは、各メモリコアチップ７００の電極ＴＳＶ（７７０Ａ）を介して電気的に共通に接続されている。同様に、Ｉ／Ｆチップ８００の昇圧回路４３０と各メモリコアチップ７００のＬＶ生成回路１８１とは、各メモリコアチップ７００の電極ＴＳＶ（７７０Ｂ）を介して電気的に共通に接続されている。また、各メモリコアチップ７００のＨＶ昇圧回路１８２は、第１実施形態の図４あるいは図５と同様に、それぞれ異なる電極ＴＳＶ（７５１及び７５５）を介して、異なるチャージポンプ回路４９１に電気的に接続されている。より具体的には、メモリコアチップ７００−１のＨＶ昇圧回路１８２は、メモリコアチップ７００−１の電極ＴＳＶ（７５１−１）を介してチャージポンプ回路４９１−１に電気的に接続され、メモリコアチップ７００−２のＨＶ昇圧回路１８２は、メモリコアチップ７００−２の電極ＴＳＶ（７５１−２）とメモリコアチップ７００−１の電極ＴＳＶ（７５５）とを介して、チャージポンプ回路４９１−２に電気的に接続される。ここで、メモリコアチップ７００−１における電極ＴＳＶ（７５１−１）と電極ＴＳＶ（７５５）とは、第１の実施形態と同様に、電気的に接続されていない。

尚、各メモリコアチップ７００のクロック生成回路１８４は、他のチップと電気的に接続されていない。

（ｃ） まとめ
本実施形態のメモリデバイスは、第１乃至第５の実施形態に適用できる。これにより第１乃至第５の実施形態と同様の効果が得られる。

更に、本実施形態のメモリデバイスでは、ＤＣ的な電流(電圧)を供給する昇圧回路４３０を、Ｉ／Ｆチップ８００のＩ／ＦエリアＲ１に設けることができる。これにより、昇圧エリアＲ１に設けられた昇圧回路４９０による電源ノイズの影響を低減できる。よって、メモリコアチップ７００の誤動作を抑制でき、メモリデバイスの信頼性を向上できる。

更に、本実施形態のメモリデバイスにおいて、メモリコアチップ７００は、電圧生成回路１８０を含む。Ｉ／Ｆチップ８００は、昇圧回路４３０及び４９０、並びにクロック生成回路４４０を含む。そして、クロック生成回路４４０は、昇圧回路４３０及び４９０、並びに電圧生成回路１８０にクロック信号ＣＬＫｐを送信する。これにより、昇圧回路４３０及び４９０と電圧生成回路１８０との動作を同期させることができる。よって、各メモリコアチップ７００内において、電圧の生成に関する誤動作を抑制できるため、メモリデバイスの信頼性を向上できる。

（７） 第７の実施形態
図２５及び図２６を参照して、第７の実施形態のメモリデバイスについて、説明する。第７の実施形態では、Ｉ／Ｆチップ８００及びメモリコアチップ７００の封止材について説明する。

（ａ） 基本例
図２５を参照して、本実施形態に係るフラッシュメモリ１の断面構成の例について説明する。

図２５は、第７の実施形態のフラッシュメモリの実装状態の構造例を説明するための断面図である。尚、図２５において、図示の明瞭化のため、主要な構成要素が抽出され、図示されている。本実施形態のフラッシュメモリ１は、図２５に図示されない各種の接続端子（例えば、バンプ及びパッド）、各種の回路、及び各種の配線（例えば、内部配線及び再配線）を含む。

例えば、本実施形態のフラッシュメモリ１は、第１の実施形態の図３と同様に、ＢＧＡとよばれるパッケージ構造を有する。

図２５に示されるように、本実施形態のフラッシュメモリ１は、例えば８個のメモリコアチップ７００−１〜７００−８と１つのＩ／Ｆチップ８００をパッケージ内に含む。尚、メモリコアチップ７００の個数は任意である。基板９００上に、Ｉ／Ｆチップ８００、メモリコアチップ７００−１〜７００−８が順に積層されている。

Ｉ／Ｆチップ８００は、昇圧回路４９０を含む。また、本実施形態のメモリコアチップ７００は、第６の実施形態で説明した電圧生成回路１８０を含む。尚、メモリコアチップ７００は、電圧生成回路１８０を含んでいなくてもよい。

基板９００の底面（下面）上に、複数のバンプＢＰが設けられている。

基板９００の上面上に、複数のラージバンプＬＢＰが設けられている。

Ｉ／Ｆチップ８００の上面上に、複数のマイクロバンプＭＢＰが設けられている。

ラージバンプＬＢＰ上及びマイクロバンプＭＢＰ上に、メモリコアチップ７００−１〜７００−８が順に積層される。各メモリコアチップ７００は、複数の電極ＴＳＶ及び複数のパッド（図示せず）などを含む。メモリコアチップ７００−１の底面には、再配線層ＲＤＬ及び再配線層ＲＤＬ上に電気的に接続されたパッドが設けられる。メモリコアチップ７００−１の底面のパッドは、ラージバンプＬＢＰ及びマイクロバンプＭＢＰを介して、基板９００のパッド（図示せず）及びＩ／Ｆチップ８００のパッド（図示せず）とそれぞれ電気的に接続されている。メモリコアチップ７００−１〜７００−８は、電極ＴＳＶ及びバンプＢＰ−Ａを介して、それぞれ電気的に接続されている。

Ｉ／Ｆチップ８００とメモリコアチップ７００−１との間には、複数のストッパ１０００が設けられている。より具体的には、ストッパ１０００は、Ｉ／Ｆチップ８００の表面と、Ｉ／Ｆチップ８００に対向するメモリコアチップ７００−１の表面とにおいて、パッドが設けられていない領域、すなわち、電気的に接続されない領域（以下、「非接続領域」と呼ぶ）に接するように設けられている。

ストッパ１０００は、メモリコアチップ７００−１とＩ／Ｆチップ８００とをマイクロバンプＭＢＰで圧着する際のストッパ兼接着剤として機能する。より具体的には、ストッパ１０００は、メモリコアチップ７００−１とＩ／Ｆチップ８００との間の隙間（ギャップ）、すなわち、マイクロバンプＭＢＰの高さを規定するためのストッパとして機能する。また、ストッパ１０００は、その上面及び底面がメモリコアチップ７００−１の底面及びＩ／Ｆチップ８００の上面にそれぞれ接着されることにより、接着剤として機能する。

ストッパ１０００には、例えば金属やＳｉ（シリコン）等のフィラーを含まない樹脂が用いられる。より具体的には、ストッパ１０００には、例えば、ポリイミド樹脂、フェノール樹脂、エポキシ樹脂、ベンゾシクロブテン樹脂、アクリル樹脂等を用いた熱硬化性樹脂が用いられる。ストッパ１０００は、例えば、リソグラフィ技術やディスペンスによる塗布技術、あるいは、フィルムの接着により形成される。リソグラフィ技術を用いる場合、ストッパ１０００には、感光性を有する樹脂が用いられる。

Ｉ／Ｆチップ８００と各メモリコアチップ７００との間は、アンダーフィル１０１０により埋め込まれている（充填されている）。アンダーフィル１０１０には、例えば金属やＳｉ（シリコン）等のフィラーを含む樹脂が用いられる。より具体的には、アンダーフィル１０１０には、例えば、ポリイミド樹脂、フェノール樹脂、エポキシ樹脂、ベンゾシクロブテン樹脂、アクリル樹脂等を用いた熱硬化性樹脂が用いられる。アンダーフィル１０１０は、フィラーを含むことにより、ストッパ１０００よりも熱伝導率が高く、熱膨張係数が小さい。

基板９００上には、Ｉ／Ｆチップ８００及び各メモリコアチップ７００を覆うようにフィラーを含む封止材１０２０が設けられている。そして、基板９００とＩ／Ｆチップ８００との間は、封止材１０２０により充填されている。封止材１０２０には、例えば、ポリイミド樹脂、フェノール樹脂、エポキシ樹脂、ベンゾシクロブテン樹脂、アクリル樹脂等を用いた熱硬化性樹脂が用いられる。尚、アンダーフィル１０１０と封止材１０２０は同じ材料であっても良い。

Ｉ／Ｆチップ８００及びメモリコアチップ７００をアンダーフィル１０１０及び封止材１０２０により封止する場合、以下のような手順でも良い。例えば、まず、複数のメモリコアチップ７００とＩ／Ｆチップ８００を積層し（この段階ではＩ／Ｆチップ８００が最上段に位置する）、Ｉ／Ｆチップ８００とメモリコアチップ７００との間、及び各メモリチップコア７００の間をアンダーフィル１０１０で充填する。このとき、最上層のメモリコアチップ７００の表面の一部（非接続領域）にアンダーフィル１０１０が付着してもよい。次に、Ｉ／Ｆチップ８００とメモリコアチップ７００の積層体を反転して基板９００上に積層する。そして、基板９００上において、積層体を封止材１０２０で封止する。その後、基板９００の裏面にバンプＢＰが形成される。

（ｂ） 具体例
図２６を参照して、Ｉ／Ｆチップ８００におけるストッパ１０００のレイアウト例について説明する。

図２６は、第７の実施形態のＩ／Ｆチップの上面図である。尚、図２６の例は、メモリコアチップ７００−１と対向するＩ／Ｆチップ８００の表面にストッパ１０００が形成される場合を示しているが、Ｉ／Ｆチップ８００と対向するメモリコアチップ７００−１の表面にストッパ１０００が形成されてもよい。

図２６に示されるように、第１実施形態の図６で説明したＩ／ＦエリアＲ１上には、Ｉ／ＦエリアＲ１内に設けられた各回路（制御回路４１０、入出力回路４００、内部電圧生成回路４２０等）に電気的に接続されたパッドＰＤが設けられている。尚、マイクロバンプＭＢＰは、Ｉ／Ｆチップ８００のパッドＰＤ上に形成されていてもよく、メモリコアチップ７００−１のパッド上に形成されていてもよく、両方のパッド以上に形成されていてもよい。また、昇圧エリアＲ２上には、昇圧回路４９０（チャージポンプ回路４９１）に電気的に接続されたパッドＰＤが設けられている。そして、これらのパッドＰＤが設けられていないＩ／ＦエリアＲ１、昇圧エリアＲ２、及び分離エリアＲ３上に、パッドＰＤと接しないように複数のストッパ１０００が局所的に設けられている（以下、ストッパ１０００が設けられている領域を「接着領域」とも呼ぶ）。尚、ストッパ１０００のレイアウトは任意である。例えばライン状に形成されたストッパ１０００が設けられてもよい。更に、複数のストッパ１０００の形状がそれぞれ異なっていてもよい。

（ｃ） まとめ
本実施形態のメモリデバイスは、第１乃至第６の実施形態に適用できる。これにより、第１乃至第６の実施形態と同様の効果が得られる。

更に、本実施形態のメモリデバイスでは、メモリコアチップ７００−１とＩ／Ｆチップ８００との間に、メモリコアチップ７００−１の非接続領域とＩ／Ｆチップ８００の非接続領域とを接着するように複数のストッパ１０００が局所的に設けられている。ストッパ１０００は、フィラーを含んでいないため、アンダーフィル１０１０よりも熱伝導率が低い。従って、ストッパ１０００を設けることにより、Ｉ／Ｆチップ８００の昇圧回路４９０で発生した熱が、メモリコアチップ７００に伝わるのを抑制できる。従って、メモリコアチップ７００において、チップの温度上昇による特性の変動を抑制できる。よって、メモリデバイスの信頼性が向上する。

更に、ストッパ１０００を用いることにより、ストッパ１０００によりメモリコアチップ７００−１とＩ／Ｆチップ８００との間隔が規定されるため、マイクロバンプＭＢＰの過度の潰れ、あるいはメモリコアチップ７００−１とＩ／Ｆチップ８００との接続不良等を抑制できる。

更に、メモリコアチップ７００−１とＩ／Ｆチップ８００とを圧着する際、ストッパ１０００を介して、メモリコアチップ７００−１とＩ／Ｆチップ８００とが接着されるため、アンダーフィル１０１０をメモリコアチップ７００−１とＩ／Ｆチップ８００との間に充填する前の、メモリコアチップ７００−１とＩ／Ｆチップ８００との接続強度を向上できる。

更に、ストッパ１０００を局所的に設けることにより、ストッパ１０００をＩ／Ｆチップ８００の全面に塗布する場合と比較して、メモリコアチップ７００−１とＩ／Ｆチップ８００との位置合わせ精度の劣化やマイクロバンプＭＢＰの接続不良を抑制できる。例えば、メモリコアチップ７００−１とＩ／Ｆチップ８００とを圧着する際、ストッパ１０００を局所的に設けることにより、ストッパ１０００による目合わせマークの埋め込みを抑制できる。よって、位置合わせ精度の劣化を抑制できる。また、パッドと接しないようにストッパ１０００を局所的に設けることにより、マイクロバンプＭＢＰとＩ／Ｆチップ８００のパッドとの間、あるいはマイクロバンプＭＢＰとメモリコアチップ７００−１のパッドとの間へのストッパ１０００の噛み込みを抑制できる。よって、メモリコアチップ７００−１とＩ／Ｆチップ８００との電気的接続不良を抑制できる。あるいは、メモリコアチップ７００−１とＩ／Ｆチップ８００とを圧着する際、メモリコアチップ７００−１とＩ／Ｆチップ８００との間にボイドが形成されるのを抑制できる。

更に、Ｉ／Ｆチップ８００とメモリコアチップ７００−１との間に、アンダーフィル１０１０よりも熱膨張係数が大きいストッパ１０００を用い、各メモリコアチップ７００の間にはストッパ１０００を用いていないため、ストッパ１０００の熱膨張によるメモリコアチップ７００の反りを抑制することができる。

（８） 第８の実施形態
図２７及び図２８を参照して、第８の実施形態のメモリデバイスについて、説明する。第８の実施形態では、第７の実施形態と異なるストッパ１０００のレイアウトについて説明する。

（ａ） 基本例
図２７を参照して、本実施形態に係るフラッシュメモリ１の断面構成の例について説明する。以下では、第７の実施形態の図２５と異なる点についてのみ説明する。

図２７は、第８の実施形態のフラッシュメモリの実装状態の構造例を説明するための断面図である。

図２７に示されるように、本実施形態のフラッシュメモリ１では、Ｉ／Ｆチップ８００において、昇圧回路４９０の上方（垂直方向）にストッパ１０００が設けられている。また、メモリコアチップ７００−１において、電圧生成回路１８０（ＨＶ昇圧回路１８２）の下方（垂直方向）には、ストッパ１０００が設けられていない。他の構成は、第７の実施形態の図２５と同じである。

（ｂ） 具体例
図２８を参照して、Ｉ／Ｆチップ８００におけるストッパ１０００のレイアウト例について説明する。以下、第７の実施形態の図２６と異なる点についてのみ説明する。

図２８は、第８の実施形態のＩ／Ｆチップの上面図である。

図２８に示されるように、昇圧エリアＲ２のパッドＰＤが設けられていない領域に複数のストッパ１０００が局所的に設けられている。昇圧エリアＲ２におけるストッパ１０００のレイアウトは任意である。そして、Ｉ／ＦエリアＲ１上には、ストッパ１０００が設けられていない。尚、Ｉ／ＦエリアＲ１に第６の実施形態の図２２で説明した昇圧回路４３０が設けられている場合、昇圧回路４３０の上方（垂直方向）にストッパ１０００が設けられてもよい。本実施形態においては、メモリコアチップ７００−１とＩ／Ｆチップ８００とを圧着した際、昇圧エリアＲ２の垂直方向に、メモリコアチップ７００−１の電圧生成回路１８０が配置されないようにする。すなわち、Ｉ／Ｆチップ８００の昇圧回路（４３０及び４９０）の垂直方向に、ストッパ１０００が配置され、電圧生成回路１８０の垂直方向には、ストッパ１０００が配置されないようにする。

尚、分離エリアＲ３上にもストッパ１０００が設けられてもよい。

（ｃ） まとめ
本実施形態のメモリデバイスにおいても、第７の実施形態と同様の効果が得られる。

更に、本実施形態のメモリデバイスでは、メモリコアチップ７００−１とＩ／Ｆチップ８００とを圧着した際、Ｉ／Ｆチップ８００の昇圧回路４９０の垂直方向に位置する領域にはストッパ１０００が設けられ、メモリコアチップ７００−１の電圧生成回路１８０の垂直方向に位置する領域にはストッパ１０００が設けられていない。これにより、昇圧回路４９０で発生した熱は、メモリコアチップ７００−１に伝わりにくく、電圧生成回路１８０で発生した熱は、アンダーフィル１０１０及びＩ／Ｆチップ８００を介して放熱しやすくなる。従って、メモリコアチップ７００において、チップの温度上昇による特性の変動を更に抑制できる。よって、メモリデバイスの信頼性が向上する。

［その他］
第１の実施形態のメモリデバイスにおいて、図４又は図７に示されるメモリコアチップの構造は、従来のインターフェイスチップを含むＮＡＮＤ型フラッシュメモリに適用されてもよい。また、図６又は図８に示されるインターフェイスチップ内における各回路のレイアウトは、従来のメモリチップを含むＮＡＮＤ型フラッシュメモリに適用されてもよい。

尚、ＮＡＮＤ型フラッシュメモリ以外のメモリデバイス、例えば、ＤＲＡＭ、ＳＲＡＭ、ＲｅＲＡＭ、ＭＲＡＭに、第１乃至第８の実施形態の１以上が適用されてもよい。

また、上述の実施形態は、メモリデバイス以外の半導体デバイス、例えば、システムＬＳＩ、ＣＰＵ、無線デバイス、又は、イメージセンサなどに、適用されてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

Claims (22)

1. 第１の回路、第１の端子、及び、第２の端子を含む第１のメモリチップと、
   第２の回路、及び、第３の端子を含む第２のメモリチップと、
   第１の電圧生成回路、第２の電圧生成回路、及び、データの入出力回路を含むインターフェイスチップと、
   を具備し、
   前記第２のメモリチップは、前記第１のメモリチップの上方に設けられ、
   前記インターフェイスチップは、前記第１のメモリチップの下方に設けられ、
   前記第１の端子の第１の端部は、前記第１の回路に電気的に接続され、前記第１の端子の第２の端部は、前記第１の電圧生成回路に電気的に接続され、
   前記第２の端子の第３の端部は、前記第３の端子に電気的に接続され、前記第２の端子の第４の端部は、前記第２の電圧生成回路に電気的に接続され、
   前記第３の端子の第５の端部は、前記第２の回路に電気的に接続され、前記第３の端子の第６の端部は、前記第２の端子を介して前記第２の電圧生成回路に電気的に接続され、
   前記第１のメモリチップの表面に対して垂直方向において、前記第３の端部は前記第４の端部と重ならず、前記第３の端部は前記第６の端部と重なり、
   前記入出力回路は、前記インターフェイスチップの第１の領域内に設けられ、
   前記第１及び第２の電圧生成回路は、前記インターフェイスチップの第２の領域内に設けられ、
   前記第１の領域と前記第２の領域との間に、第３の領域が設けられ、
   前記第３の領域は、前記第１の領域を、前記第２の領域から電気的に分離する、
   メモリデバイス。
2. 前記入出力回路は、第１の配線を介して、第１の電源に電気的に接続され、
   前記第１及び第２の電圧生成回路は、第２の配線を介して、第２の電源に電気的に接続され、
   前記第１の配線は、前記第２の配線から電気的に分離されている、
   請求項１に記載のメモリデバイス。
3. 前記第２のメモリチップは、第４の端子をさらに含み、
   前記第１の端子は、前記第１の回路に隣り合い、
   前記第２の端子は、前記第１の端子から電気的に分離され、
   前記第３の端子は、前記第２の回路に隣り合い、
   前記第４の端子は、前記第３の端子から電気的に分離され、
   前記第２のメモリチップの構造は、前記第１のメモリチップの構造と同じである、
   請求項１に記載のメモリデバイス。
4. 前記第２のメモリチップ上方に設けられた第３のメモリチップを、さらに具備し、
   前記第１のメモリチップは、前記第１及び第２の端子から電気的に分離された第５の端子を、さらに含み、
   前記第２のメモリチップは、前記第３の端子から電気的に分離された第６の端子を、さらに含み、
   前記インターフェイスチップは、第３の電圧生成回路を、さらに含み、
   前記第３のメモリチップは、第３の回路と、前記第３の回路に電気的に接続された第７の端子を、含み、
   前記第７の端子は、前記第５及び前記第６の端子を介して、前記第３の電圧生成回路に、電気的に接続される
   請求項１に記載のメモリデバイス。
5. 第１のデータを送信するための第１のドライバ回路と、前記第１のドライバ回路の状態を示す第１の信号を出力する第１の回路と、を含むメモリコア回路と、
   前記第１のデータを受信するための第１のレシーバ回路と、前記第１のレシーバ回路の状態を示す第２の信号を出力する第２の回路と、を含むインターフェイス回路と、
   を具備し、
   前記第１のデータが、前記メモリコア回路から前記インターフェイス回路に送信される場合において、
   前記メモリコア回路は、前記第１のドライバ回路が活性化状態であることを示すために、前記第１の信号の信号レベルを、第１のレベルに設定し、
   前記インターフェイス回路は、前記第１のレベルの前記第１の信号に基づいて、前記第１のレシーバ回路を活性化状態に設定する、
   メモリデバイス。
6. 前記第１のレシーバ回路が活性化状態であることを示すために、前記第２の信号の信号レベルを、前記第１のレベルに設定する、
   請求項１０に記載のメモリデバイス。
7. 前記インターフェイス回路は、前記メモリコア回路に第２のデータを送信するための第２のドライバ回路をさらに含み、
   前記第２のドライバ回路の状態は、前記第２の信号によって示され、
   前記第１の信号が前記第１のレベルに設定される前において、
   前記インターフェイス回路は、前記第２のドライバ回路が非活性化状態であることを示すために、前記第２の信号の信号レベルを、前記第１のレベルと異なる第２のレベルに設定し、
   前記メモリコア回路は、前記第２のレベルの前記第２の信号に基づいて、前記第１のドライバ回路を活性化状態に設定する、
   請求項１０に記載のメモリデバイス。
8. 前記第２のデータが、前記インターフェイス回路から前記メモリコア回路に送信される場合、
   前記インターフェイス回路は、前記第２のレベルに設定された前記第１の信号に基づいて、前記第２のドライバ回路を活性化状態に設定し、
   前記インターフェイス回路は、前記第２のドライバ回路が活性化状態であることを示すために、前記第２の信号の信号レベルを前記第１のレベルに設定する、
   請求項１２に記載のメモリデバイス。
9. 前記メモリコア回路は、前記第１のドライバ回路が非活性化状態に設定された後、前記第１の信号の信号レベルを前記第２のレベルに設定する、
   請求項１３に記載のメモリデバイス。
10. 前記第１のドライバ回路は、前記第１の回路からの第１の制御信号に基づいて、制御され、
    前記第１のレシーバ回路は、前記第２の回路からの第２の制御信号に基づいて、制御され、
    前記第１の回路は、前記第１のレベルと異なる第２のレベルの前記第２の信号に基づいて、前記第１の制御信号の信号レベルを前記第１のレベルに設定し、
    前記第１のドライバ回路は、前記第１のレベルの前記第１の制御信号に基づいて、活性化状態に設定され、
    前記第２の回路は、前記第１のレベルの前記第１の信号に基づいて、前記第２の制御信号の信号レベルを前記第１のレベルに設定し、
    前記第１のレシーバ回路は、前記第１のレベルの前記第２の制御信号に基づいて、前記活性化状態に設定される、
    請求項１０に記載のメモリデバイス。
11. インターフェイスチップと、
    前記インターフェイスチップの上方に設けられ、第１の回路と、前記第１の回路に電気的に接続された第１のビアと、前記第１のビアと電気的に非接続な第２のビアとを含む第１のメモリチップと、
    前記第１のメモリチップの上方に設けられ、第２の回路と、前記第２の回路に電気的に接続された第３のビアとを含む第２のメモリチップと
    を具備し、
    前記インターフェイスチップは、
    入力信号に応じて前記第１及び第２のメモリチップへの書き込み、消去、及び読み出しを制御する制御回路と、
    前記第１のビアを介して前記第１の回路に電気的に接続された第１の電圧昇圧回路と、前記第２のビア及び前記第３のビアを介して前記第２の回路に電気的に接続された第２の電圧昇圧回路とを含む第１の電圧生成回路と、
    前記第１の電圧生成回路と第１の電源とを電気的に接続する第１のバンプと、
    前記第１のバンプとは電気に非接続であり、前記制御回路と第２の電源とを電気的に接続する第２のバンプと
    を含む、
    メモリデバイス。
12. 前記第１乃至第３のビアはシリコン貫通ビアである、
    請求項１６に記載のメモリデバイス。
13. 前記インターフェイスチップは、前記第２のバンプに電気的に接続された第２の電圧生成回路を更に含み、
    前記第１のメモリチップは、前記第１の回路と前記第２の電圧生成回路とを電気的に接続する第４のビアを更に含み、
    前記第２のメモリチップは、前記第４のビアを介して、前記第２の回路と前記第２の電圧生成回路とを電気的に接続する第５のビアを更に含む、
    請求項１６に記載のメモリデバイス。
14. 前記第４及び第５のビアは、シリコン貫通ビアである、
    請求項１８に記載のメモリデバイス。
15. 前記制御回路及び前記第２の電圧生成回路は、前記インターフェイスチップの第１の領域に設けられ、
    前記第１の電圧生成回路は、前記インターフェイスチップの第２の領域に設けられ、
    前記第１の領域と前記第２の領域との間に、第３の領域が設けられ、
    前記第３の領域は、前記第１の領域を、前記第２の領域から電気的に分離する、
    請求項１８に記載のメモリデバイス。
16. 前記第３の領域は、前記インターフェイスチップの表面と第１の側面とによる第１の端部から、前記表面と前記第１の側面に対向する第２の側面とによる第２の端部まで設けられている、
    請求項２０に記載のメモリデバイス。
17. 前記第１のビアの第１の端部は、前記第１の回路に電気的に接続され、前記第１のビアの第２の端部は、前記第１の電圧昇圧回路に電気的に接続され、
    前記第２のビアの第３の端部は、前記第３のビアに電気的に接続され、前記第２のビアの第４の端部は、前記第２の電圧昇圧回路に電気的に接続され、
    前記第３のビアの第５の端部は、前記第２の回路に電気的に接続され、前記第３のビアの第６の端部は、前記第２のビアを介して前記第２の電圧昇圧回路に電気的に接続され、
    前記第１のメモリチップの表面に対する垂直方向において、前記第３の端部は前記第４の端部と重ならず、前記第３の端部は前記第６の端部と重なる、
    請求項１６に記載のメモリデバイス。
18. 前記第１のメモリチップは、前記第１の電圧生成回路に電気的に接続された第３の電圧生成回路を更に含み、
    前記第２のメモリチップは、前記第１の電圧生成回路に電気的に接続された第４の電圧生成回路を更に含み、
    前記インターフェイスチップは、前記第１、第３及び第４の電圧生成回路にクロック信号を送信する第１のクロック生成回路を更に含み、
    前記第１のクロック生成回路は、前記第１の領域に設けられる、
    請求項２０に記載のメモリデバイス。
19. 前記第１のメモリチップは、前記第３の電圧生成回路に接続された第２のクロック生成回路を更に含み、
    前記第２のメモリチップは、前記第４の電圧生成回路に接続された第３のクロック生成回路を更に含む、
    請求項２３に記載のメモリデバイス。
20. 第１の主面を有し、第１の電圧生成回路と、前記第１の主面に設けられ且つ前記第１の電圧生成回路に電気的に接続された第１の端子とを含むインターフェイスチップと、
    前記インターフェイスチップの上方に設けられ、前記第１の主面と向き合う第２の主面と、前記第２の主面の反対側の第３の主面とを有し、前記第２の主面に設けられ且つ第１のバンプを介して前記第１の端子と電気的に接続された第２の端子と、前記第３の主面に設けられた第３の端子とを含む第１のメモリチップと、
    前記第１のメモリチップの上方に設けられ、前記第３の主面と向き合う第４の主面を有し、前記第４の主面に設けられ且つ第２のバンプを介して前記第３の端子と電気的に接続された第４の端子を含む第２のメモリチップと、
    前記第１の主面の第１の領域及び前記第２の主面の第２の領域に接するようにして前記インターフェイスチップと前記第１のメモリチップとの間に設けられ、フィラーを含まない第１の封止部材と、
    前記第１の領域を含まない前記第１の主面の第３の領域と、前記第２の領域を含まない前記第２の主面の第４の領域との間を充填し、且つ前記第３の主面と前記第４の主面との間を充填する前記フィラーを含む第２の封止部材と
    を具備し、
    前記インターフェイスチップの前記第１の主面は、前記インターフェイスチップの内部に前記第１の電圧生成回路が設けられている第５の領域と、前記第１の電圧生成回路が設けられていない第６の領域とを含み、
    前記第５の領域は前記第１の領域を含み、前記第６の領域は前記第１の領域を含まない、
    メモリデバイス。
21. 前記第１の封止部材は、前記第２の封止部材よりも熱伝導率が低い、
    請求項２５に記載のメモリデバイス。
22. 前記第１のメモリチップは、第２の電圧生成回路を含み、
    前記第１のメモリチップの前記第２の主面は、前記第１のメモリチップの内部に前記第２の電圧生成回路が設けられている第７の領域と、前記第２の電圧生成回路が設けられていない第８の領域とを含み、
    前記第７の領域は、前記第２の領域を含まず、前記第８の領域は、前記第２の領域を含む、
    請求項２５に記載のメモリデバイス。

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