JP4502820B2 - 半導体チップ及び半導体装置 - Google Patents
半導体チップ及び半導体装置 Download PDFInfo
- Publication number
- JP4502820B2 JP4502820B2 JP2005000591A JP2005000591A JP4502820B2 JP 4502820 B2 JP4502820 B2 JP 4502820B2 JP 2005000591 A JP2005000591 A JP 2005000591A JP 2005000591 A JP2005000591 A JP 2005000591A JP 4502820 B2 JP4502820 B2 JP 4502820B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- semiconductor substrate
- semiconductor
- substrate
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 247
- 239000000758 substrate Substances 0.000 claims abstract description 221
- 239000012535 impurity Substances 0.000 claims description 38
- 238000000034 method Methods 0.000 claims description 28
- 230000005540 biological transmission Effects 0.000 claims description 11
- 230000000149 penetrating effect Effects 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 89
- 230000003071 parasitic effect Effects 0.000 description 71
- 230000008054 signal transmission Effects 0.000 description 16
- 238000010586 diagram Methods 0.000 description 9
- 238000009792 diffusion process Methods 0.000 description 7
- 229910004298 SiO 2 Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910004205 SiNX Inorganic materials 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
- H01L29/945—Trench capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
前記半導体基板に少なくとも一部が埋設された、伝送信号に応じて電流が流れる電流路となる配線と、
前記配線の、前記半導体基板に埋設された部位を覆う絶縁膜と、
前記半導体基板内に前記絶縁膜との界面から伸びる空乏層が形成されるように、前記半導体基板にバイアス電圧を印加するための手段と、
を有する構成である。
前記半導体基板に少なくとも一部が埋設された、伝送信号に応じて電流が流れる電流路となる配線と、
前記配線の、前記半導体基板に埋設された部位を覆う絶縁膜と、
前記半導体基板内に、前記絶縁膜との界面から伸びる空乏層が形成されるように前記配線にバイアス電圧を印加するための手段と、
を有する構成である。
前記半導体基板に少なくとも一部が埋設された、伝送信号に応じて電流が流れる電流路となる配線と、
前記配線の、前記半導体基板に埋設された部位を覆う絶縁膜と、
前記絶縁膜を囲むように前記半導体基板内に形成される、前記第1の導電型と異なる第2の導電型からなる半導体層と、
を有する構成である。
0<φS<2φfのとき
第1実施例の半導体装置は、図1に示したように絶縁膜を介して貫通配線が埋設された基板にバイアス電圧を印加することで、基板中の絶縁膜との界面近傍に空乏層を形成し、該空乏層の容量を貫通配線の寄生容量を低減するために用いる例である。
第1実施例の半導体装置では、貫通配線29が形成された基板27にバイアス電圧を印加することで貫通配線29と基板27間に電位差を与え、基板27内の絶縁膜28との界面近傍に空乏層を形成する例を示した。
第3実施例の半導体装置は、図6に示したように貫通配線を囲む絶縁膜の周囲に基板と異なる導電型の半導体層を形成し、基板と半導体層との界面に形成されるpn接合の空乏層を貫通配線の寄生容量を低減するために用いる例である。
上述した第1実施例〜第3実施例では、基板の表面から裏面まで貫通する貫通配線を例にして本発明の特徴を説明した。第4実施例は、基板内に埋設された配線に上述した第1実施例〜第3実施例の構成を適用した例である。
16、21、28、44、72 絶縁膜
17、22、29、45 貫通配線
18、23 空乏層
20、46 半導体層
24、40 インタフェースチップ
25、41 メモリセルアレイチップ
26、42 層間絶縁層
30 p型拡散領域
31 電極
32 メモリセルアレイ
33 埋め込み層
34 面内配線
35 サブメモリアレイ
36 デコーダ
39 電圧発生回路
51 リングオシレータ
52 チャージポンプ回路
61 埋め込み配線
62 n+拡散領域
63 裏面電極
71 溝配線
Claims (18)
- 半導体基板と、
前記半導体基板に少なくとも一部が埋設された、伝送信号に応じて電流が流れる電流路となる配線と、
前記配線の、前記半導体基板に埋設された部位を覆う絶縁膜と、
前記半導体基板内に前記絶縁膜との界面から伸びる空乏層が形成されるように、前記半導体基板にバイアス電圧を印加するための手段と、
を有する半導体チップ。 - 半導体基板と、
前記半導体基板に少なくとも一部が埋設された、伝送信号に応じて電流が流れる電流路となる配線と、
前記配線の、前記半導体基板に埋設された部位を覆う絶縁膜と、
前記半導体基板内に、前記絶縁膜との界面から伸びる空乏層が形成されるように前記配線にバイアス電圧を印加するための手段と、
を有する半導体チップ。 - 前記バイアス電圧は、
前記絶縁膜と前記半導体基板との界面に反転層が形成される値である請求項1または2記載の半導体チップ。 - 前記バイアス電圧の絶対値と前記半導体基板の不純物濃度との比が、2.3×10-16(V/cm-3)以上、9.9×10-15(V/cm-3)以下である請求項1から3のいずれか1項記載の半導体チップ。
- 第1の導電型から成る半導体基板と、
前記半導体基板に少なくとも一部が埋設された、伝送信号に応じて電流が流れる電流路となる配線と、
前記配線の、前記半導体基板に埋設された部位を覆う絶縁膜と、
前記絶縁膜を囲むように前記半導体基板内に形成される、前記第1の導電型と異なる第2の導電型からなる半導体層と、
を有する半導体チップ。 - 前記配線は、前記半導体基板の厚さ方向と垂直な方向に延在する請求項1から5のいずれか1項記載の半導体チップ。
- 前記配線は、前記半導体基板の厚さ方向に延在する請求項1から5のいずれか1項記載の半導体チップ。
- 前記配線は、
前記半導体基板の表面から裏面まで貫通する貫通配線である請求項7記載の半導体チップ。 - 前記半導体基板上に形成される回路を、該半導体基板から電気的に分離する埋め込み層を有する1から8のいずれか1項記載の半導体チップ。
- 請求項1から9のいずれか1項記載の半導体チップを有する半導体装置。
- 半導体基板と、
前記半導体基板に少なくとも一部が埋設された、伝送信号に応じて電流が流れる電流路となる配線と、
前記配線の、前記半導体基板に埋設された部位を覆う絶縁膜と、
を有する半導体チップと、
前記半導体基板内に前記絶縁膜との界面から伸びる空乏層が形成されるように、外部から前記半導体基板にバイアス電圧を印加するための端子と、
を有する半導体装置。 - 請求項1から10のいずれか1項記載の半導体チップが複数積層された半導体装置。
- 半導体基板と、
前記半導体基板に少なくとも一部が埋設された、伝送信号に応じて電流が流れる電流路となる配線と、
前記配線の、前記半導体基板に埋設された部位を覆う絶縁膜と、
をそれぞれ有する、積層された複数の半導体チップと、
前記半導体チップとそれぞれ接続された、前記半導体基板内に前記絶縁膜との界面から伸びる空乏層が形成されるように、外部から前記半導体基板にバイアス電圧を印加するための端子と、
を有する半導体装置。 - 前記半導体チップは、
メモリセルアレイが形成されたメモリセルアレイチップである請求項10から13のいずれか1項記載の半導体装置。 - 半導体基板と、
前記半導体基板に少なくとも一部が埋設された、伝送信号に応じて電流が流れる電流路となる配線と、
前記配線の、前記半導体基板に埋設された部位を覆う絶縁膜と、
を有する半導体装置の動作方法であって、
前記半導体基板内に前記絶縁膜との界面から伸びる空乏層が形成されるように、前記半導体基板にバイアス電圧を印加する半導体装置の動作方法。 - 半導体基板と、
前記半導体基板に少なくとも一部が埋設された、伝送信号に応じて電流が流れる電流路となる配線と、
前記配線の、前記半導体基板に埋設された部位を覆う絶縁膜と、
を有する半導体装置の動作方法であって、
前記半導体基板内に前記絶縁膜との界面から伸びる空乏層が形成されるように、前記配線にバイアス電圧を印加する半導体装置の動作方法。 - 前記バイアス電圧は、
前記絶縁膜と前記半導体基板との界面に反転層が形成される値である請求項15または16記載の半導体装置の動作方法。 - 前記バイアス電圧の絶対値と前記半導体基板の不純物濃度との比が、2.3×10-16(V/cm-3)以上、9.9×10-15(V/cm-3)以下である請求項15または16記載の半導体装置の動作方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005000591A JP4502820B2 (ja) | 2005-01-05 | 2005-01-05 | 半導体チップ及び半導体装置 |
US11/326,170 US20060145301A1 (en) | 2005-01-05 | 2006-01-05 | Semiconductor chip and semiconductor device |
US12/548,095 US20090315147A1 (en) | 2005-01-05 | 2009-08-26 | Semiconductor chip and semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005000591A JP4502820B2 (ja) | 2005-01-05 | 2005-01-05 | 半導体チップ及び半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006190761A JP2006190761A (ja) | 2006-07-20 |
JP4502820B2 true JP4502820B2 (ja) | 2010-07-14 |
Family
ID=36639456
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005000591A Active JP4502820B2 (ja) | 2005-01-05 | 2005-01-05 | 半導体チップ及び半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (2) | US20060145301A1 (ja) |
JP (1) | JP4502820B2 (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5412662B2 (ja) * | 2008-03-31 | 2014-02-12 | 独立行政法人産業技術総合研究所 | 低容量貫通電極を持つ3次元積層構造体コンピュータシステム |
KR101242614B1 (ko) * | 2010-12-17 | 2013-03-19 | 에스케이하이닉스 주식회사 | 반도체 집적회로 |
KR101223541B1 (ko) * | 2011-01-31 | 2013-01-21 | 에스케이하이닉스 주식회사 | 반도체 칩, 및 이를 포함하는 멀티 칩 패키지 |
US8878369B2 (en) | 2011-08-15 | 2014-11-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Low power/high speed TSV interface design |
US20130154109A1 (en) * | 2011-12-16 | 2013-06-20 | Lsi Corporation | Method of lowering capacitances of conductive apertures and an interposer capable of being reverse biased to achieve reduced capacitance |
JP5684157B2 (ja) * | 2012-01-04 | 2015-03-11 | 株式会社東芝 | 半導体装置 |
JP5807550B2 (ja) * | 2012-01-10 | 2015-11-10 | 株式会社ソシオネクスト | 半導体装置 |
KR101968351B1 (ko) | 2013-01-28 | 2019-08-13 | 서울대학교산학협력단 | 반도체 장치 및 그 제조 방법 |
KR20150011924A (ko) * | 2013-07-24 | 2015-02-03 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
KR102326562B1 (ko) * | 2013-10-04 | 2021-11-16 | 에스케이하이닉스 주식회사 | 테스트부를 갖는 반도체 장치, 이를 포함하는 전자 장치 및 그 테스트 방법 |
JP6493042B2 (ja) * | 2015-07-09 | 2019-04-03 | 富士通株式会社 | 半導体装置及び半導体装置の制御方法 |
WO2018055734A1 (ja) * | 2016-09-23 | 2018-03-29 | 東芝メモリ株式会社 | メモリデバイス |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01260842A (ja) * | 1988-04-12 | 1989-10-18 | Mitsubishi Electric Corp | 半導体集積回路 |
JPH0799200A (ja) * | 1993-06-22 | 1995-04-11 | Toshiba Corp | 半導体装置及びその製造方法 |
JPH07240417A (ja) * | 1994-02-28 | 1995-09-12 | Victor Co Of Japan Ltd | 半導体装置及びその製造方法 |
JP2003017558A (ja) * | 2001-06-28 | 2003-01-17 | Fujitsu Ltd | 半導体装置およびその製造方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5268636A (en) * | 1992-03-10 | 1993-12-07 | The United States Of America As Represented By The Secretary Of Commerce | MMIC package and interconnect test fixture |
US5672911A (en) * | 1996-05-30 | 1997-09-30 | Lsi Logic Corporation | Apparatus to decouple core circuits power supply from input-output circuits power supply in a semiconductor device package |
US6075287A (en) * | 1997-04-03 | 2000-06-13 | International Business Machines Corporation | Integrated, multi-chip, thermally conductive packaging device and methodology |
JPH11135512A (ja) * | 1997-10-31 | 1999-05-21 | Mitsubishi Electric Corp | 電力用半導体装置及びその製造方法 |
US6239485B1 (en) * | 1998-11-13 | 2001-05-29 | Fujitsu Limited | Reduced cross-talk noise high density signal interposer with power and ground wrap |
US6278181B1 (en) * | 1999-06-28 | 2001-08-21 | Advanced Micro Devices, Inc. | Stacked multi-chip modules using C4 interconnect technology having improved thermal management |
US7276787B2 (en) * | 2003-12-05 | 2007-10-02 | International Business Machines Corporation | Silicon chip carrier with conductive through-vias and method for fabricating same |
-
2005
- 2005-01-05 JP JP2005000591A patent/JP4502820B2/ja active Active
-
2006
- 2006-01-05 US US11/326,170 patent/US20060145301A1/en not_active Abandoned
-
2009
- 2009-08-26 US US12/548,095 patent/US20090315147A1/en not_active Abandoned
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01260842A (ja) * | 1988-04-12 | 1989-10-18 | Mitsubishi Electric Corp | 半導体集積回路 |
JPH0799200A (ja) * | 1993-06-22 | 1995-04-11 | Toshiba Corp | 半導体装置及びその製造方法 |
JPH07240417A (ja) * | 1994-02-28 | 1995-09-12 | Victor Co Of Japan Ltd | 半導体装置及びその製造方法 |
JP2003017558A (ja) * | 2001-06-28 | 2003-01-17 | Fujitsu Ltd | 半導体装置およびその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US20090315147A1 (en) | 2009-12-24 |
JP2006190761A (ja) | 2006-07-20 |
US20060145301A1 (en) | 2006-07-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20060145301A1 (en) | Semiconductor chip and semiconductor device | |
US20200266169A1 (en) | Replacement buried power rail in backside power delivery | |
US8227864B2 (en) | CMOS semiconductor device | |
TW201735182A (zh) | 使用共享共閘極之堆疊電晶體構建的動態邏輯 | |
KR101017809B1 (ko) | 반도체 소자 및 그 제조 방법 | |
US9202784B2 (en) | Semiconductor integrated circuit capacitance device | |
US20150048497A1 (en) | Interposer with electrostatic discharge protection | |
US9000840B2 (en) | Integrated circuit comprising a clock tree cell | |
TWI577036B (zh) | 基於矽貫通孔的光伏打電池 | |
JP2011181896A (ja) | 絶縁層の下の埋め込み裏面制御ゲートを有するSeOI基板上のデータパスセル | |
JPH0786430A (ja) | 半導体装置およびその製造方法 | |
US9705009B2 (en) | Semiconductor device | |
US8937505B2 (en) | Integrated circuit comprising a clock tree cell | |
WO2018057022A1 (en) | Barriers for metal filament memory devices | |
US20210074638A1 (en) | Semiconductor device and method of manufacturing the same | |
US20110260330A1 (en) | Semiconductor integrated circuit | |
US9576881B2 (en) | Semiconductor device | |
US20210202403A1 (en) | Electrostatic discharge protection in integrated circuits using materials with optically controlled electrical conductivity | |
US20060049436A1 (en) | Semiconductor component with a MOS transistor | |
KR20220170740A (ko) | 백엔드 메모리로의 전력 전달을 위한 후면 공개부 | |
US20120193746A1 (en) | Semiconductor chip and multi-chip package having the same | |
JPWO2013018589A1 (ja) | 半導体集積回路装置 | |
US20240113078A1 (en) | Three dimensional heterogeneous integration with double-sided semiconductor dies and methods of forming the same | |
US20230395467A1 (en) | Glass core architectures with dielectric buffer layer between glass core and metal vias and pads | |
TW201801292A (zh) | 靜態隨機存取記憶體儲存單元 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080522 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100105 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100218 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100331 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100420 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4502820 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130430 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130430 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140430 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |