KR20220170740A - 백엔드 메모리로의 전력 전달을 위한 후면 공개부 - Google Patents

백엔드 메모리로의 전력 전달을 위한 후면 공개부 Download PDF

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KR20220170740A
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아브히쉐크 에이 샤르마
윌프레드 고메즈
반 에이치 레
키민 준
휘 재 유
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인텔 코포레이션
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Abstract

본 개시의 실시예는 디바이스의 후면으로부터 IC 디바이스의 백엔드 메모리로 전력을 제공한다. 백엔드 메모리를 위한 후면 전력 전달을 갖는 예시적인 IC 디바이스는 프론트엔드 트랜지스터와 같은 복수의 프론트엔드 구성요소를 갖는 프론트엔드 층, 백엔드 메모리(예를 들어, 하나 이상의 eDRAM 어레이)를 갖는 백엔드 층(복수의 층을 포함할 수 있음), 및 백엔드 메모리에 전기적으로 결합된 복수의 후면 상호연결부를 갖는 후면 전력 전달 구조체를 포함하며, 프론트엔드 층은 후면 전력 전달 구조체와 백엔드 층 사이에 있다.

Description

백엔드 메모리로의 전력 전달을 위한 후면 공개부{BACK-SIDE REVEAL FOR POWER DELIVERY TO BACKEND MEMORY}
내장형 메모리는 현대 시스템 온 칩(system-on-a-chip: SoC) 기술의 성능에 중요하다. 저전력 및 고밀도 내장형 메모리는 다수의 상이한 컴퓨터 제품에 사용되며 항상 추가 개선이 바람직하다.
실시예는 첨부 도면과 함께 다음의 상세한 설명에 의해 쉽게 이해될 것이다. 이 설명을 용이하게 하기 위해, 동일한 참조 번호는 동일한 구조적 요소를 지정한다. 실시예는 첨부 도면의 도면에서 제한이 아니라 예로서 도시된다.
도 1은 본 개시의 몇몇 실시예에 따른, 하나의 액세스 트랜지스터(1T) 및 하나의 커패시터(1C)(1T-1C) 메모리 셀의 전기 회로도를 제공한다.
도 2(a) 및 도 2(b)는 각각 본 개시의 몇몇 실시예에 따른, 액세스 박막 트랜지스터(TFT)를 갖는 예시적인 박막 트랜지스터(TFT) 기반 메모리 셀의 단면도 및 평면도이다.
도 3(a) 및 도 3(b)는 본 개시의 몇몇 실시예에 따른, 도 2(a) 및 도 2(b)의 메모리 셀 내의 액세스 TFT의 예시적인 구조의 단면도이다.
도 4(a) 내지 도 4(c)는 본 개시의 몇몇 실시예에 따른, 백엔드 메모리로의 전력 전달을 위한 후면 공개부(back-side reveal)를 갖는 집적 회로(IC) 디바이스의 개략적 도시이다.
도 5a 및 도 5b는 본 개시의 다양한 실시예에 따른, 백엔드 메모리로의 전력 전달을 위한 후면 공개부를 갖는 단일 IC 구조체를 가진 예시적인 IC 디바이스의 단면도를 제공한다.
도 6(a) 내지 도 6(f)는 본 개시의 몇몇 실시예에 따른, 백엔드 메모리로의 전력 전달을 위한 후면 공개부를 갖는 단일 IC 구조체를 가진 IC 디바이스를 제조하는 상이한 단계에서의 측단면도를 제공한다.
도 7(a) 내지 도 7(d)는 본 개시의 다양한 실시예에 따른, 함께 본딩된 복수의 IC 구조체 및 백엔드 메모리로의 전력 전달을 위한 후면 공개부를 갖는 예시적인 IC 디바이스의 단면도를 제공한다.
도 8(a) 및 도 8(b)는 본 개시의 몇몇 실시예에 따른, 함께 본딩된 복수의 IC 구조체 및 백엔드 메모리로의 전력 전달을 위한 후면 공개부를 갖는 IC 디바이스를 제조하는 상이한 단계에서의 측단면도를 제공한다.
도 9(a) 및 도 9(b)는 본 명세서에 개시된 실시예 중 임의의 것에 따른 백엔드 메모리로의 전력 전달을 위한 후면 공개부를 갖는 IC 디바이스를 포함할 수 있는 웨이퍼 및 다이의 평면도이다.
도 10은 본 명세서에 개시된 실시예 중 임의의 것에 따른 백엔드 메모리로의 전력 전달을 위한 후면 공개부를 구현할 수 있는 IC 디바이스의 한 측면의 측단면도이다.
도 11은 본 명세서에 개시된 실시예 중 임의의 것에 따른 백엔드 메모리로의 전력 전달을 위한 후면 공개부를 갖는 하나 이상의 IC 디바이스를 포함할 수 있는 IC 패키지의 측단면도이다.
도 12는 본 명세서에 개시된 실시예 중 임의의 것에 따른 백엔드 메모리로의 전력 전달을 위한 후면 공개부를 갖는 하나 이상의 IC 디바이스를 포함할 수 있는 IC 디바이스 어셈블리의 측단면도이다.
도 13은 본 명세서에 개시된 실시예 중 임의의 것에 따른 백엔드 메모리로의 전력 전달을 위한 후면 공개부를 갖는 하나 이상의 IC 디바이스를 포함할 수 있는 예시적인 컴퓨팅 디바이스의 블록도이다.
개요
본 개시의 시스템, 방법 및 디바이스는 각각 몇 가지 혁신적인 양상을 가지며, 그 중 어느 하나도 본 명세서에 개시된 모든 바람직한 속성에 대해 단독으로 책임이 있는 것은 아니다. 본 명세서에 기술된 출원 대상의 하나 이상의 구현의 세부사항은 아래의 설명 및 첨부 도면에 제시되어 있다.
본 명세서에 기술된 바와 같이 백엔드 메모리로의 전력 전달을 위한 후면 공개부를 갖는 IC 디바이스를 예시하기 위해, 소정 IC 배열에서 작용할 수 있는 현상을 먼저 이해하는 것이 유용할 수 있다. 다음의 기초 정보는 본 개시를 적절하게 설명할 수 있는 근거로 볼 수 있다. 이러한 정보는 설명을 위해서만 제공되며, 따라서 본 개시 및 이의 잠재적인 응용례의 넓은 범위를 제한하는 것으로 어떤 식으로든 해석되어서는 안 된다.
몇몇 메모리 디바이스는 컴퓨팅 로직도 포함하지 않는 칩에 포함된다는 점에서 "독립형" 디바이스로 간주될 수 있다(여기서, 본 명세서에서 사용되는 바와 같이, "컴퓨팅 로직 디바이스" 또는 간단히 "컴퓨팅 로직" 또는 "로직 디바이스"는 컴퓨팅/프로세싱 동작을 수행하기 위한 IC 구성요소, 예를 들어, 트랜지스터를 지칭함). 다른 메모리 디바이스는 컴퓨팅 로직과 함께 칩에 포함될 수 있으며 "내장형" 메모리 디바이스로 지칭될 수 있다. 내장형 메모리를 사용하여 컴퓨팅 로직을 지원하면 메모리와 컴퓨팅 로직을 서로 더 가깝게 만들고 지연을 증가시키는 인터페이스를 제거함으로써 성능을 향상시킬 수 있다. 본 개시의 다양한 실시예는 내장형 메모리 어레이뿐만 아니라 대응하는 방법 및 디바이스에 관한 것이다.
본 개시의 몇몇 실시예는 동적 랜덤 액세스 메모리(DRAM) 및 특히 내장형 DRAM(eDRAM)을 지칭할 수 있는데, 이는 이러한 유형의 메모리가 다른 유형 또는 메모리의 밀도 및 대기 전력의 제한을 해결하기 위해 과거에 도입되었기 때문이다. 그러나, 본 개시의 실시예는 다른 기술을 사용하여 구현된 백업 메모리에도 동일하게 적용가능하다. 따라서, 일반적으로, 본 명세서에 설명된 백엔드 메모리는 eDRAM 셀, 스핀 전달 토크 랜덤 액세스 메모리(STTRAM) 셀, 저항성 랜덤 액세스 메모리(RRAM) 셀, 또는 임의의 다른 비휘발성 메모리 셀로서 구현될 수 있다.
예로서, DRAM 셀은 비트 값 또는 셀의 메모리 상태(예컨대, 논리적 "1" 또는 "0")를 저장하기 위한 커패시터 및 셀에 대한 액세스(예컨대, 셀에 정보를 기록하는 액세스 또는 셀로부터 정보를 판독하는 액세스)를 제어하는 액세스 트랜지스터를 포함할 수 있다. 이러한 메모리 셀은 "1T-1C 메모리 셀"로 지칭될 수 있으며, 이는 하나의 트랜지스터(즉, "1T-1C 메모리 셀"이라는 용어에서 "1T") 및 하나의 커패시터(즉, "1T-1C 메모리 셀"이라는 용어에서 "1C")를 사용한다는 사실을 강조한다. 1T-1C 메모리 셀의 커패시터는 액세스 트랜지스터의 하나의 소스 또는 드레인(S/D) 단자/영역(예를 들어, 액세스 트랜지스터의 소스 단자/영역)에 결합될 수 있는 반면, 액세스 트랜지스터의 다른 S/D 단자/영역은(예를 들어, 드레인 단자/영역)은 비트 라인(BL)에 결합될 수 있고, 트랜지스터의 게이트 단자는 워드 라인(WL)에 결합될 수 있다. 이러한 메모리 셀은 고작 단일의 액세스 트랜지스터로 제작될 수 있으므로, 동일한 프로세스 기술에서 몇몇 다른 유형의 메모리에 비해 더 높은 밀도와 더 낮은 대기 전력을 제공할 수 있다.
다양한 1T-1C 메모리 셀은 통상적으로 반도체 기판의 최상층에 구현된 FEOL(front end of line), 로직 프로세스 기반의 트랜지스터인 액세스 트랜지스터(이러한 트랜지스터는 "프론트엔드 트랜지스터" 또는 "FEOL 트랜지스터"로 지칭될 수 있음)로 구현되었다. 그러나, 1T-1C 메모리 셀의 액세스 트랜지스터로서 표준 로직 트랜지스터를 사용하는 것은 몇 가지 문제를 일으킨다.
한 가지 문제는 액세스 트랜지스터의 누설, 즉, 트랜지스터가 "오프" 상태에 있을 때 트랜지스터의 소스와 드레인 간에 흐르는 전류에 관련된다. 스케일드 기술에서 로직 트랜지스터의 누설을 줄이는 것이 어렵기 때문에, 고급 기술 노드(예컨대, 10 나노미터(nm), 7nm, 5nm 이상)에서 1T-1C 메모리를 구현하는 것은 어려울 수 있다. 특히, 소정의 액세스 트랜지스터 누설이 주어지면, 1T-1C 메모리 셀의 커패시터의 커패시턴스는 해당 리프레시 시간을 충족시키기 위해 커패시터에 충분한 전하가 저장될 수 있을 만큼 충분히 커야 한다. 그러나, 전자 구성요소의 크기를 계속 줄이길 원하는 것은 메모리 어레이의 매크로 영역이 계속해서 감소하게 하여 주어진 커패시터의 상단 영역(즉, 풋프린트)이 허용되는 크기에 제한을 두며, 이는 커패시터가 충분히 작은 풋프린트 영역과 충분히 큰 커패시턴스를 모두 갖기 위해 높아야 한다는 것을 의미한다. 커패시터 치수가 계속 스케일링됨에 따라, 작은 풋프린트 영역을 가진 높은 커패시터가 달성하기 쉽지 않은 어떤 것, 즉 더 높은 종횡비 개구부를 필요로 하기 때문에 결국 커패시터 형성을 위한 개구부 에칭에 대한 문제가 발생한다.
1T-1C 메모리 셀의 로직 트랜지스터의 사용과 연관된 다른 문제는 메모리 셀과 같은 커패시터의 위치와 관련된다. 즉, 대응하는 액세스 트랜지스터에 가까운 금속층에 커패시터를 제공하는 것이 바람직할 수 있다. 로직 트랜지스터가 반도체 기판 상에 직접 제공된 프론트엔드 트랜지스터로서 구현되므로, 1T-1C 메모리 셀의 해당 커패시터는 그러면 로직 액세스 트랜지스터에 충분히 가까워지기 위해 하부 금속층에 내장되어야 한다. 고급 기술 노드에서 하부 금속층의 피치가 공격적으로 스케일링됨에 따라, 하부 금속층에 커패시터를 내장하는 것은 1T-1C 기반 메모리의 스케일링에 상당한 문제를 제기한다.
또 다른 문제는 기판의 사용 가능한 표면 영역이 주어지면 그 영역에 형성될 수 있는 프론트엔드 트랜지스터가 너무 많아 메모리 어레이의 메모리 셀 밀도에 상당한 제한을 가한다는 점에 있다.
IC 디바이스의 백엔드, 즉, 하나 이상의 상호연결층("금속층"으로도 지칭됨)을 포함할 수 있는 BEOL(back end of line) 층에 메모리를 구현하는 것은 전술한 문제 중 일부를 해결할 수 있다.
백엔드 메모리는 BEOL 층에 내장된 메모리 셀의 액세스 트랜지스터로서 TFT를 사용하여 구현될 수 있다. TFT는 비전도성 층 및 비반도체 층일 수 있는 지지층 위에 유전체 층과 금속 콘택트뿐만 아니라 활성 반도체 재료의 박막을 증착하여 만든 특수한 종류의 전계 효과 트랜지스터이다. 활성 반도체 재료의 적어도 일부는 TFT의 채널을 형성한다. 이것은 활성 반도체 채널 재료가 전형적으로 반도체 기판의 일부, 예를 들어, 실리콘 웨이퍼의 일부인 종래의 비TFT FEOL 로직 트랜지스터와 다르다. TFT를 메모리 셀의 액세스 트랜지스터로 사용하는 것은 여러 이점을 제공하고 종래의 FEOL 로직 트랜지스터에서는 불가능했던 고유한 아키텍처를 가능하게 한다. 예를 들어, 한 가지 이점은 TFT가 로직 트랜지스터보다 누설이 상당히 낮아 1T-1C 메모리 셀의 커패시터에 배치된 큰 커패시턴스에 대한 요구를 완화할 수 있다는 것이다. 다시 말해, 1T-1C 메모리 셀에서 더 낮은 누설 TFT를 사용하면 메모리 셀이 더 낮은 커패시턴스와 더 작은 종횡비를 가진 커패시터를 사용할 수 있게 하면서 다른 방안의 동일한 데이터 유지 요구사항도 충족시켜 커패시터의 스케일링 문제를 완화한다.
TFT 기반 메모리에 추가적으로 또는 대안적으로, 백엔드 메모리는 BEOL 층에 내장된 메모리 셀의 액세스 트랜지스터를 형성하는 데 층 전이(layer transfer)를 사용하여 구현될 수 있다. 층 전이는 다른 기판 상에 고결정 반도체 재료 층을 에피택셜 성장시킨 다음 층 또는 그 일부를 전이시켜 제2 기판 위에 제공된 BEOL 층에 내장하는 것을 포함할 수 있다. 그 다음, 백엔드 트랜지스터의 채널 영역은 그러한 전이된 반도체 재료 층의 적어도 일부를 포함한다. 층 전이를 수행하는 것은 BEOL 층에 FinFET, 나노와이어 트랜지스터 또는 나노리본 트랜지스터와 같은 비평면 트랜지스터를 형성하는 것을 유리하게 허용할 수 있다. 몇몇 실시예에서, 트랜지스터 또는 그 일부(예를 들어, S/D 영역)는 층 전이가 발생하기 전에 제1 기판(즉, 고결정 반도체 재료의 층이 성장되는 기판) 상에 형성될 수 있고, 그런 다음 그러한 트랜지스터 또는 그 일부가 있는 층이 전이된다.
백엔드 메모리를 제공하기 위한 층 전이 방안은 실질적으로 단결정 반도체 재료로 형성된 채널 영역을 갖는 액세스 트랜지스터를 형성하는 데 특히 적합할 수 있다. 반면에, TFT 기반 백엔드 메모리는, 채널 영역을 위한 반도체 재료가 다른 곳에서는 에피택셜 성장된 다음 전이되는 것과는 대조적으로 IC 디바이스의 BEOL 층에 증착되기 때문에 모놀리식 통합 방안의 일례로 볼 수 있으며, 이는 다결정, 다형 또는 비정질 반도체 재료, 또는 다양한 다른 박막 채널 재료로 형성된 채널을 갖는 액세스 트랜지스터를 형성하는 데 특히 적합할 수 있다. 주어진 백엔드 디바이스(예컨대, 백엔드 트랜지스터)에 대한 채널 영역의 반도체 재료가 모놀리식 통합 방안에 의해 제공되었는지 또는 층 전이에 의해 제공되었는지는 디바이스의 활성 반도체 재료(예컨대, 백엔드 트랜지스터의 채널 영역의 반도체 재료)의 입자 크기를 검사함으로써 식별될 수 있다. 반도체 재료의 평균 입자 크기가 약 0.5와 1밀리미터(이 경우 재료는 다결정일 수 있음) 사이이거나 또는 약 0.5밀리미터 미만(이 경우 재료는 다형일 수 있음)인 것은 반도체 재료가 디바이스의 BEOL 층에 증착되어(즉, 모놀리식 통합 방안) 예를 들어, TFT를 형성하는 것임을 나타낼 수 있다. 반면에, 반도체 재료의 평균 입자 크기가 약 1밀리미터 이상(이 경우 재료는 단결정 재료일 수 있음)인 것은 반도체 재료가 층 전이에 의해 디바이스의 BEOL 층에 포함되는 것임을 나타낼 수 있다. 백엔드 메모리를 형성하기 위한 모놀리식 통합 대 층 전이 방안에 대한 논의는 메모리 어레이의 일부가 아닌 백엔드 트랜지스터(예컨대, 백엔드 트랜지스터가 IC 디바이스에 구현되어 로직 트랜지스터, 스위치로서 또는 임의의 다른 목적을 위해 또는 임의의 다른 회로로 기능하는 경우)에도 동일하게 적용할 수 있다.
모놀리식 통합(예컨대, TFT 사용) 또는 층 전이에 의해 고급 상보형 금속 산화물 반도체(complementary metal oxide semiconductor: CMOS) 프로세스의 BEOL 층으로 액세스 트랜지스터를 이동시키는 것은 해당 커패시터가 대응하여 더 두꺼운 층간 유전체(interlayer dielectric: ILD)와 더 큰 금속 피치를 가진 상부 금속층에서 구현되어 더 높은 커패시턴스를 달성할 수 있음을 의미한다. 이는 커패시터를 내장함으로써 발생하는 통합 문제를 완화시킨다. 또한, 적어도 몇몇 액세스 트랜지스터가 백엔드 트랜지스터로서 구현될 때, 상이한 메모리 셀의 적어도 일부가 기판 위의 BEOL 층의 상이한 층에 제공될 수 있고, 따라서 메모리 어레이의 적층형 아키텍처를 가능하게 한다. 이러한 맥락에서, "위"라는 용어는 IC 디바이스(예를 들어, 도 4(a) 내지 도 4(c)에 도시된 IC 디바이스(400))의 FEOL 층으로부터 더 멀리 떨어져 있는 BEOL 층 내의 층을 지칭한다.
백엔드에 구현된 다양한 구성요소에, 예를 들어, 백엔드 메모리의 액세스 트랜지스터에 전력을 제공하는 것은 쉬운 일이 아니다. 통상적으로, IC 디바이스의 표면, 즉 BEOL 층 위에 있는 IC 디바이스의 앞면으로부터 전력이 제공되어 BEOL 층이 그 전면과 FEOL 층 사이에 있게 된다. 그러한 종래의 구현과 대조적으로, 본 개시의 실시예는 IC 디바이스의 후면으로부터, 즉, 전면의 반대쪽에 있는 IC 디바이스의 표면으로부터 백엔드 메모리로 전력을 제공한다. 이러한 실시예는 FEOL 구성요소(예를 들어, 프론트엔드 트랜지스터)가 형성되었된 지지 구조체의 일부 또는 전부를 제거하기 위해 후면 공개를 수행한 다음 공개된 후면에서 전력을 라우팅하기 위한 상호연결부의 하나 이상의 층을 제공하는 것을 기반으로 한다. IC 디바이스의 후면으로부터 백엔드 메모리에 전력을 제공하는 것은 예를 들어, 더 용이한 제조 및 전력 라우팅의 복잡성 감소의 관점에서 이점을 제공할 수 있다. 또한, 후면 전력 전달이 구현될 때, 전력을 전달하기 위한 상호연결부 외에도, 어셈블리의 기생 효과를 줄이기 위한, 예를 들어, 전력 전달에 사용되는 상호연결부와 연관된 기생 효과를 줄이기 위한 다양한 IC 구성요소(예컨대, 커패시터, 인덕터, 저항기 등)가 후면 전력 전달 구조체에 포함될 수 있다. 백엔드 메모리를 위한 후면 전력 전달을 갖는 예시적인 IC 디바이스는 프론트엔드 트랜지스터와 같은 복수의 FEOL 구성요소를 갖는 FEOL 층, 백엔드 메모리(예를 들어, 하나 이상의 eDRAM 어레이)를 갖는 BEOL 층(복수의 층을 포함할 수 있음), 및 복수의 FEOL 구성요소 및 백엔드 메모리 중 다양한 것에 전기적으로 결합된(예를 들어, 이의 적어도 일부와 전기 전도성 접촉하는) 복수의 후면 상호연결부를 갖는 후면 전력 전달 구조체를 포함할 수 있으며, FEOL 층은 후면 전력 전달 구조체와 BEOL 층 사이에 있다.
백엔드 메모리로의 전력 전달에 사용되는 후면 구조체와 관련하여 일부 설명이 본 명세서에 제공되지만, 이러한 설명은 본 명세서에 설명된 후면 구조체가 백엔드 메모리로/로부터 신호를 통신하는 데 사용되는 경우 또는 본 명세서에 설명된 후면 구조체가 백엔드 메모리로/로부터 제어 커맨드를 제공하는 데 사용되는 경우 동일하게 적용가능하다. 따라서, 후면 전력 전달을 언급하는 모든 설명은 후면 신호/제어 커맨드 통신에 동일하게 적용가능하며, 이러한 모든 실시예는 본 개시의 범위 내에 있다.
이하, 일부 설명은 백엔드 메모리가 TFT 기반 메모리인 것을 참조할 수 있다. 그러나, 본 개시의 실시예는 TFT 대신에 또는 TFT에 추가하여 층 전이를 사용하여 구현된 백엔드 메모리에 동일하게 적용가능하다.
또한, 일부 설명은 트랜지스터의 특정 S/D 영역 또는 콘택트가 소스 영역/콘택트 또는 드레인 영역/콘택트인 것을 참조할 수 있다. 그러나, 전계 효과 트랜지스터(FET) 분야에서 일반적으로 그러하듯이 소스와 드레인은 종종 서로 바꿔 지정될 수 있으므로, 달리 명시되지 않는 한, 트랜지스터의 어느 영역/콘택트가 소스 영역/콘택트로 간주되고 어느 영역/콘택트가 드레인 영역/콘택트로 간주되는지는 중요하지 않다. 따라서, 본 명세서에 제공된 소스 및 드레인 영역/콘택트의 일부 예시적인 실시예의 설명은 소스 및 드레인 영역/콘택트의 지정이 반대일 수 있는 실시예에 적용가능하다. 달리 설명하지 않는 한, 몇몇 설정에서, 트랜지스터의 S/D 영역, S/D 콘택트 및 S/D 단자라는 용어는 서로 바꿔서 사용될 수 있지만, 일반적으로 "S/D 콘택트"라는 용어는 트랜지스터의 S/D 영역에 접촉하기 위한 전기 전도성 구조체를 지칭하는 데 사용되는 반면, "S/D 단자"라는 용어는 일반적으로 트랜지스터의 S/D 영역 또는 S/D 콘택트를 지칭할 수 있다.
또한, 본 명세서에 제공된 일부 설명은 트랜지스터가 하부 게이트 트랜지스터인 것을 언급할 수 있지만, 본 개시의 실시예는 이러한 설계로만 제한되지 않고 다양한 다른 아키텍처의 트랜지스터, 또는 상이한 아키텍처의 혼합을 포함한다. 예를 들어, 다양한 실시예에서, 본 명세서에 설명된 트랜지스터는 하부 게이트 트랜지스터, 상부 게이트 트랜지스터, FinFET, 나노와이어 트랜지스터, 나노리본 트랜지스터, 평면 트랜지스터 등을 포함할 수 있으며, 이들 모두는 본 개시의 범위 내에 있다. 또한, 본 개시의 설명이 IC 디바이스의 주어진 층에 제공된 로직 디바이스 또는 메모리 셀을 지칭할 수 있지만, 본 명세서에 설명된 IC 디바이스의 각 층은 본 명세서에 설명된 로직 또는 메모리 디바이스 이외의 다른 유형의 디바이스도 포함할 수 있다. 예를 들어, 몇몇 실시예에서, 로직 트랜지스터를 갖는 FEOL 층은 메모리 셀을 또한 포함할 수 있고/있거나 메모리 셀을 갖는 BEOL 층은 로직 트랜지스터를 또한 포함할 수 있다. 일반적으로, FEOL 층은 각각이 프론트엔드 구성요소 및/또는 상호연결부를 포함하는 하나 이상의 층을 포함할 수 있고, BEOL 층은 각각이 백엔드 구성요소(예를 들어, 백엔드 메모리) 및/또는 상호연결부를 포함하는 하나 이상의 층을 포함할 수 있다.
다음의 상세한 설명에서, 예시적인 구현의 다양한 양상은 당업자가 그들의 작업의 내용을 다른 당업자에게 전달하기 위해 일반적으로 이용하는 용어를 사용하여 설명될 것이다. 예를 들어, "상호연결부"라는 용어는 IC와 연관된 하나 이상의 구성요소에 및/또는 다양한 이러한 구성요소 사이에 전기적 연결을 제공하기 위해 전기 전도성 재료로 형성된 임의의 요소를 설명하는 데 사용될 수 있다. 일반적으로 "상호연결부"라는 용어는 전도성 라인(또는 간단히 "라인", 때때로 "트레이스" 또는 "트렌치"로도 지칭됨) 및 전도성 비아(또는 간단히 "비아")를 모두 지칭할 수 있다. 일반적으로, 상호연결부의 맥락에서, "전도성 라인"이라는 용어는 IC 다이의 평면 내에 제공되는 절연체 재료(예를 들어, 로우-k 유전체 재료)에 의해 절연된 전기 전도성 요소를 설명하는 데 사용될 수 있다. 이러한 라인은 전형적으로 금속화 스택의 여러 레벨 또는 여러 층으로 적층된다. 반면에, "비아"라는 용어는 상이한 레벨의 2개 이상의 라인을 상호연결하는 전기 전도성 요소를 설명하는 데 사용될 수 있다. 이를 위해, 비아는 IC 다이의 평면에 실질적으로 수직으로 제공될 수 있고 인접한 레벨의 2개의 라인 또는 인접하지 않은 레벨의 2개의 라인을 상호연결할 수 있다. "금속화 스택"이라는 용어는 IC 칩의 상이한 회로 구성요소에 연결을 제공하기 위한 하나 이상의 상호연결부의 스택을 지칭하는 데 사용될 수 있다. 때때로, 라인 및 비아는 각각 "금속 트레이스" 및 "금속 비아"로 지칭되어 이들 요소가 금속과 같은 전기 전도성 재료를 포함한다는 사실을 강조할 수 있다.
다른 예에서, "다이" 및 "IC 다이"라는 용어와 마찬가지로, "패키지" 및 "IC 패키지"라는 용어는 동의어이며, 달리 명시되지 않는 한 "절연"이라는 용어는 "전기적으로 절연"을 의미하고, "전도성"이라는 용어는 "전기 전도성"을 의미한다. 소정 요소가 본 명세서에서 단수로 언급될 수 있지만, 그러한 요소는 복수의 하위 요소를 포함할 수 있다. 예를 들어, "전기 전도성 재료"는 하나 이상의 전기 전도성 재료를 포함할 수 있다. "산화물", "탄화물", "질화물" 등의 용어가 사용되는 경우, 이는 각각 산소, 탄소, 질소 등을 포함하는 화합물을 지칭하고, "하이-k 유전체"라는 용어가 사용되는 경우 이는 실리콘 산화물보다 높은 유전 상수를 갖는 재료를 지칭하지만, "로우-k 유전체"라는 용어가 사용되는 경우 이는 실리콘 산화물보다 낮은 유전 상수를 갖는 재료를 지칭한다. 또한, "연결된"이라는 용어는 어떠한 개재 디바이스도 없이 연결된 사물 간의 직접적인 전기적 또는 자기적 연결을 설명하는 데 사용할 수 있는 반면, "결합된"이라는 용어는 연결된 사물 간의 직접적인 전기적 또는 자기적 연결 또는 하나 이상의 수동 또는 능동 개재 디바이스를 통한 간접 연결을 설명하는 데 사용될 수 있다. "회로"라는 용어는 원하는 기능을 제공하기 위해 서로 협력하도록 배열되는 하나 이상의 수동 및/또는 능동 구성요소를 설명하는 데 사용될 수 있다. "실질적으로", "가까이", "대략", "거의" 및 "약"이라는 용어는 일반적으로 본 명세서에 설명된 특정 값의 맥락에 근거하여 또는 이 분야에 알려진 것과 같이 타깃 값의 +/-20% 이내임을 지칭한다. 유사하게, 다양한 요소의 방향을 나타내는 용어, 예를 들어, "동일 평면", "수직", "직교", "평행" 또는 요소 사이의 기타 각도는 일반적으로 본 명세서에 설명된 특정 값의 맥락에 근거하여 또는 이 분야에 알려진 것과 같이 타깃 값의 +/- 5-20% 이내임을 지칭한다.
본 개시의 목적에 따르면, "A 및/또는 B"라는 문구는 (A), (B) 또는 (A 및 B)를 의미한다. 본 개시의 목적에 따르면, "A, B 및/또는 C"라는 문구는 (A), (B), (C), (A 및 B), (A 및 C), (B 및 C) 또는 (A, B 및 C)를 의미한다. "사이"라는 용어는, 측정 범위와 관련하여 사용될 때, 측정 범위의 끝을 포함한다. 본 명세서에 사용된 바와 같이, "A/B/C"라는 표기는 (A), (B) 및/또는 (C)를 의미한다.
설명은 "일 실시예에서" 또는 "실시예들에서"라는 문구를 사용할 수 있는데, 이는 각각 동일하거나 또는 다른 실시예 중 하나 이상을 지칭할 수 있다. 또한, 본 개시의 실시예와 관련하여 사용되는 것과 같이, "포함하는", "갖는" 등의 용어는 동의어이다. 본 개시는 "위", "아래", "상", "하" 및 "측"과 같은 관점에 기반을 둔 설명을 사용할 수 있고, 이러한 설명은 논의를 용이하게 하는 데 사용되며 개시된 실시예의 응용을 한정하려는 것은 아니다. 첨부 도면은 반드시 축척대로 도시된 것은 아니다. 다르게 명시되지 않는 한, 공통의 대상을 설명하는 데 서수 형용사 "제1", "제2" 및 "제3" 등을 사용하는 것은, 동일 대상의 상이한 경우가 지칭되고 있음을 나타낼 뿐, 이와 같이 설명된 대상이 시간적으로, 공간적으로, 순위적으로 또는 임의의 다른 방식으로 주어진 순서대로여야 함을 암시하려는 것은 아니다.
다음 상세한 설명에서, 그 일부를 형성하고 실시될 수 있는 실시예가 예로서 도시된 첨부 도면을 참조한다. 다른 실시예가 활용될 수 있고, 본 개시의 범위를 벗어나지 않으면서 구조적 또는 논리적 변경이 이루어질 수 있음이 이해되어야 한다. 따라서, 다음 상세한 설명은 한정적인 의미로 해석되어서는 안 된다. 편의상, 상이한 문자로 지정된 도면의 집합, 예를 들어, 도 4(a) 내지 도 4(c)가 존재하는 경우, 이러한 집합은 본 명세서에서 문자 없이, 예를 들어 "도 4"로서 지칭될 수 있다. 도면을 복잡하게 만들지 않기 위해, 다른 유사한 요소가 도시될 수 있지만, 때때로 주어진 요소의 한 경우만 도면에 참조 번호로 표시된다.
도면에서, 본 명세서에 설명된 다양한 디바이스 및 어셈블리의 예시적인 구조체의 몇몇 개략도는 정확한 직각 및 직선으로 표시될 수 있지만, 이러한 개략도는, 예를 들어, SEM(scanning electron microscopy) 이미지 또는 TEM(transmission electron microscope) 이미지를 사용하여 본 명세서에 설명된 구조체 중 임의의 것이 검사될 때 특징부가 "이상적으로" 보이지 않게 할 수 있는 실제 프로세스 한계를 반영하지 않은 것일 수 있음이 이해되어야 한다. 실제 구조체의 이러한 이미지에서, 가능한 프로세싱 결함, 예를 들어 재료의 완전하지 않은 직선 에지, 테이퍼된 비아 또는 다른 개구, 의도하지 않은 코너의 둥글림(rounding) 또는 상이한 재료 층의 두께 변동, 결정 영역 내의 간헐적인 나선(screw), 에지 또는 혼합 전위(dislocation) 및/또는 단일 원자 또는 원자 클러스터의 간헐적인 전위 결함도 보일 수 있다. 여기에 나열되지 않은 다른 결함이 있을 수 있지만, 이것은 디바이스 제조 분야에서 일반적인 것이다.
다양한 동작은 청구된 출원 대상을 이해하는 데 가장 도움이 되는 방식으로 차례로 복수의 개별 액션 또는 동작으로서 설명될 수 있다. 그러나, 설명의 순서는 이러한 동작이 반드시 순서 의존적임을 의미하는 것으로 해석되어서는 안 된다. 특히, 이들 동작은 제시된 순서대로 수행되지 않을 수 있다. 설명된 동작은 설명된 실시예와는 다른 순서로 수행될 수 있다. 다양한 추가적인 동작이 수행될 수 있고/있거나 추가적인 실시예에서 설명된 동작이 생략될 수 있다.
본 명세서에 설명된 바와 같이 백엔드 메모리로의 전력 전달을 위한 후면 공개부를 갖는 다양한 IC 디바이스는 IC와 연관된 하나 이상의 구성요소에서 구현되거나 이와 연관될 수 있고/있거나 다양한 이러한 구성요소 사이에서 구현될 수 있다. 다양한 실시예에서, IC와 연관된 구성요소는 예를 들어, 트랜지스터, 다이오드, 전원, 저항기, 커패시터, 인덕터, 센서, 트랜시버, 수신기, 안테나 등을 포함한다. IC와 연관된 구성요소는 IC에 장착된 것 또는 IC에 연결된 것을 포함할 수 있다. IC는 아날로그 또는 디지털일 수 있으며 IC와 연관된 구성요소에 따라 마이크로프로세서, 광전자공학, 로직 블록, 오디오 증폭기 등과 같은 다수의 응용례에서 사용될 수 있다. IC는 컴퓨터에서 하나 이상의 관련 기능을 실행하기 위한 칩셋의 일부로 사용될 수 있다.
예시적인 백엔드 메모리
도 1은 본 개시의 몇몇 실시예에 따른, 1T-1C 메모리 셀(100)의 전기 회로도를 제공한다. 도시된 바와 같이, 1T-1C 셀(100)은 액세스 트랜지스터(110) 및 커패시터(120)를 포함할 수 있다. 액세스 트랜지스터(110)는 게이트 단자, 소스 단자 및 드레인 단자를 가지며, 이는 도 1의 예에서 각각 단자 G, S 및 D로 표시된다. 이하에서, "단자" 및 "전극/콘택트"라는 용어는 상호교환적으로 사용될 수 있다. 또한, S/D 단자의 경우, "단자"와 "영역"이라는 용어는 상호교환적으로 사용될 수 있다.
도 1에 도시된 바와 같이, 1T-1C 셀(100)에서, 액세스 트랜지스터(110)의 게이트 단자는 WL(150)에 결합될 수 있고, 액세스 트랜지스터(110)의 S/D 단자 중 하나는 BL(140)에 결합될 수 있으며, 액세스 트랜지스터(110)의 S/D 단자 중 다른 하나는 커패시터(120)의 제1 전극에 결합될 수 있다. 도 1에 또한 도시된 바와 같이, 커패시터(120)의 다른 전극은 커패시터 플레이트 라인(plate-line: PL)(160)(때때로 "선택 라인"(SL)이라고도 함)에 결합될 수 있다. 당업계에 공지된 바와 같이, WL, BL 및 PL은 커패시터(120)를 판독하고 프로그래밍하는 데 함께 사용될 수 있다.
BL(140), WL(150) 및 PL(160) 각각뿐만 아니라 이들 라인을 본 명세서에 설명된 다양한 단자에 결합하는 개재 요소는 합금 또는 복수의 전기 전도성 재료의 스택을 포함할 수 있는 임의의 적합한 전기 전도성 재료로 형성될 수 있다. 몇몇 실시예에서, 이러한 전기 전도성 재료는 루테늄, 팔라듐, 백금, 코발트, 니켈, 하프늄, 지르코늄, 티타늄, 탄탈륨 및 알루미늄과 같은 하나 이상의 금속 또는 금속 합금을 포함할 수 있다. 몇몇 실시예에서, 그러한 전기 전도성 재료는 하나 이상의 금속의 하나 이상의 전기 전도성 합금 산화물 또는 탄화물을 포함할 수 있다.
몇몇 실시예에서, 액세스 트랜지스터(110)는 TFT일 수 있다. 다른 실시예에서, 액세스 트랜지스터(110)는 TFT가 아닐 수 있으며, 예를 들어, 층 전이를 사용하여 IC 디바이스의 백엔드에 제공된 결정 반도체 재료 상에 형성된 트랜지스터이다. 예를 들어, 몇몇 그러한 실시예에서, 액세스 트랜지스터(110)는 FinFET, 나노와이어 또는 나노리본 트랜지스터일 수 있다.
도 2(a) 및 도 2(b)는 각각 본 개시의 몇몇 실시예에 따른, 주어진 TFT 기반 메모리 셀(200)의 예시적인 액세스 TFT(210)의 단면도(y-z 평면) 및 평면도(y-x 평면)이다. 예를 들어, 액세스 TFT(210)는 도 1의 액세스 트랜지스터(110)일 수 있고, 메모리 셀(200)은 도 1의 메모리 셀(100)일 수 있다. 도 3(a) 및 도 3(b)는 본 개시의 몇몇 실시예에 따른, 도 2(a) 및 도 2(b)의 TFT 기반 메모리 셀(200)에서 액세스 TFT(210)의 예시적인 구조체의 단면도(x-z 및 y-z 평면)이다. 도 2 및 도 3에 도시된 메모리 셀(200)은 본 명세서에 설명된 후면 전력 전달을 갖는 IC 디바이스, 예컨대, 본 명세서에 설명된 IC 디바이스(400 또는 500)의 백엔드 메모리의 메모리 셀 중 하나 이상을 실현하도록 구현될 수 있는 메모리 셀의 예이다. 본 명세서에 설명된 IC 디바이스(400 또는 500)의 몇몇 실시예에서, 복수의 메모리 셀(200)은 적층형 아키텍처(즉, 도 2 및 도 3에 도시된 것과 같은 상이한 메모리 셀이 BEOL 층의 상이한 상호연결층에 적층되는 경우)로 배열될 수 있다.
도 2에 도시된 바와 같이, TFT 기반 메모리 셀(200)은 게이트 신호를 공급하기 위한 WL(250)(도 1의 WL(150)의 예일 수 있음)을 포함할 수 있다. 도 2에 또한 도시된 바와 같이, TFT 기반 메모리 셀(200)은 채널 층을 포함하고, 게이트 신호에 응답하여 채널 층의 제1 영역과 제2 영역(예를 들어, 도 3을 참조하여 아래에서 더 상세히 설명되는 채널 층 및 제1 및 제2 영역) 사이에서 메모리 셀의 메모리 상태의 전이를 제어하도록 구성된 액세스 TFT(210)를 더 포함할 수 있다. 몇몇 실시예에서, 액세스 TFT(210)는 메모리 셀(200)에 결합된 WL(250) 위에 제공될 수 있다. 도 2에 또한 도시된 바와 같이, 메모리 셀(200)은 메모리 상태를 전이하고 액세스 TFT(210)의 채널 층의 제1 영역에 결합된 BL(240) 및 액세스 TFT(210)의 채널 층의 제2 영역에 결합된 저장 노드(230)를 더 포함할 수 있다. 도 2에 구체적으로 도시되지는 않았지만, 메모리 셀(200)은 도 1의 커패시터(120)와 같은 커패시터, 예를 들어, 저장 노드(230)에 결합되고 메모리 셀(200)의 메모리 상태를 저장하도록 구성된 금속-절연체-금속(metal-insulator-metal: MIM) 커패시터를 더 포함한다.
도 2의 세부사항을 참조하면, 메모리 셀(200)의 액세스 TFT(210)는 WL(250)에 결합되거나 WL(250)에 의해 제어될 수 있으며, 이는 몇몇 실시예에서, 액세스 TFT(210)의 게이트 역할을 할 수 있다. BL(240)(도 1의 BL(140)의 일례일 수 있음)은 액세스 TFT(210)의 S/D 영역 중 하나(또는 S/D 콘택트 또는 단자 중 하나)에 결합될 수 있고 저장 노드(230)는 액세스 TFT(210)의 S/D 영역 중 다른 하나에 결합될 수 있다. 몇몇 실시예에서, BL(240)은 액세스 TFT(210)의 제1 S/D 콘택트(즉, 트랜지스터의 제1 S/D 영역에 접촉하기 위한 전기 전도성 구조체)의 역할을 할 수 있고 저장 노드(230)는 액세스 TFT(210)의 제2 S/D 콘택트(즉, 트랜지스터의 제2 S/D 영역에 접촉하기 위한 전기 전도성 구조체)의 역할을 할 수 있다. BL(240)은 예를 들어, 메모리 셀(200)을 포함하는 메모리 어레이와 연관된 메모리 주변 회로에 제공될 수 있는 감지 증폭기 및 BL 드라이버에 연결될 수 있다. 몇몇 실시예에서, 주어진 메모리 셀(200)에 대해, WL(250)은 IC 디바이스의 BEOL의 금속 층(Mx)(x는 특정 층을 나타내는 정수임)에 형성될 수 있는 반면, 액세스 TFT(210), 저장 노드(230) 및 BL(240)은 (도 2 및 도 3에 도시된 바와 같이) IC 디바이스의 BEOL의 금속층(Mx+1), 즉, 금속층(Mx) 위, 예를 들어, 금속층(Mx) 바로 위의 금속층에 형성될 수 있다. 메모리 셀(200)의 커패시터는 IC 디바이스의 BEOL의 금속층(Mx+2), 예를 들어, 금속층(Mx+1) 바로 위에 형성될 수 있다.
도 3(a) 및 도 3(b)는 액세스 TFT(210)의 추가 세부사항을 도시한다. 도 3(a) 및 도 3(b)에 도시된 바와 같이, 몇몇 실시예에서, 액세스 TFT(210)는 실질적으로 WL(250) 위에 제공될 수 있다. 몇몇 실시예에서, 액세스 TFT(210)는 게이트 유전체(216) 및 게이트 전극(214)을 포함하는 게이트 스택이 채널 층("활성 층"이라고도 함)(218) 아래, 예를 들어, 채널 층(218)과 WL(250) 사이에 제공될 수 있고, 채널 층(218)은 게이트 스택과 액세스 TFT(210)의 S/D 단자 중 하나, 예를 들어, 드레인 단자를 형성하는 BL(240) 및 액세스 TFT(210)의 S/D 단자 중 다른 하나, 예를 들어, 소스 단자를 형성하는 저장 노드(230) 사이에 있을 수 있다는 점에서 하부 게이트 TFT일 수 있다(다시, 다른 실시예에서, S/D 단자의 이 예시적인 지정은 반대일 수 있음). 따라서, WL(250)은 도 4에 도시된 후면 구조체(410)와 게이트 전극(214) 사이에 있을 수 있고, BL(240)은 채널 층(218)보다 후면 구조체(410)로부터 더 멀리 떨어져 있을 수 있다.
채널 층(218)은 예를 들어 N형 또는 P형 재료 시스템을 포함하는 반도체 재료 시스템으로 구성될 수 있다. 몇몇 실시예에서, 채널 층(218)은 주석 산화물, 안티몬 산화물, 인듐 산화물, 인듐 주석 산화물, 티타늄 산화물, 아연 산화물, 인듐 아연 산화물, 인듐 갈륨 아연 산화물(IGZO), 갈륨 산화물, 티타늄 산화질화물, 루테늄 산화물, 또는 텅스텐 산화물과 같은 고이동성 산화물 반도체 재료를 포함할 수 있다. 일반적으로, 채널 층(218)은 주석 산화물, 코발트 산화물, 구리 산화물, 안티몬 산화물, 루테늄 산화물, 텅스텐 산화물, 아연 산화물, 갈륨 산화물, 티타늄 산화물, 인듐 산화물, 티타늄 산화질화물, 인듐 주석 산화물, 인듐 아연 산화물, 니켈 산화물, 니오븀 산화물, 구리 과산화물, IGZO, 인듐 텔루라이드, 몰리브덴광, 몰리브덴 디셀레나이드, 텅스텐 디셀레나이드, 텅스텐 이황화물, N형 또는 P형 비정질 또는 다결정 실리콘, 게르마늄, 인듐 갈륨 비화물, 실리콘 게르마늄, 갈륨 질화물, 알루미늄 갈륨 질화물, 인듐 아인산염 및 흑색 인 중 하나 이상을 포함할 수 있으며, 이들 각각은 갈륨, 인듐, 알루미늄, 불소, 붕소, 인, 비소, 질소, 탄탈륨, 텅스텐 및 마그네슘 등 중 하나 이상으로 가능하게 도핑될 수 있다. 특히, 채널층(218)은 박막 재료로 형성될 수 있다. 몇몇 그러한 재료는 비교적 낮은 온도에서 증착될 수 있으며, 이는 IC 디바이스(400 또는 500)의 FEOL 층의 로직 디바이스와 같은 프론트엔드 구성요소의 손상을 방지하기 위해 백엔드 제조시에 부과된 열 버짓(thermal budget) 내에서 증착하는 것을 가능하게 한다. 몇몇 실시예에서, 채널 층(218)은 그 안의 모든 값 및 범위를 포함하여 약 5와 75 나노미터 사이의 두께를 가질 수 있다.
대응하는 BL(240) 및 저장 노드(230) 각각에 의해 제공되는 바와 같이 다양한 도면에 도시된 액세스 TFT(210)의 S/D 전극은 임의의 적합한 전기 전도성 재료, 합금, 또는 복수의 전기 전도성 재료의 스택을 포함할 수 있다. 몇몇 실시예에서, 액세스 TFT(210)의 S/D 전극은 하나 이상의 금속 또는 금속 합금(금속은, 예를 들어, 구리, 루테늄, 팔라듐, 백금, 코발트, 니켈, 하프늄, 지르코늄, 티타늄, 탄탈륨 및 알루미늄), 탄탈륨 질화물, 텅스텐, 도핑된 실리콘, 도핑된 게르마늄, 또는 이들의 합금 및 혼합물을 포함할 수 있다. 몇몇 실시예에서, 액세스 TFT(210)의 S/D 전극은 하나 이상의 금속의 하나 이상의 전기 전도성 합금, 산화물, 또는 탄화물을 포함할 수 있다. 몇몇 실시예에서, 액세스 TFT(210)의 S/D 전극은 N형 도펀트 또는 P형 도펀트로 도핑된 실리콘 또는 다른 반도체와 같은 도핑된 반도체를 포함할 수 있다. 금속은 더 높은 전도성을 제공할 수 있는 반면, 도핑된 반도체는 제조 중에 패터닝하기 더 쉬울 수 있다. 몇몇 실시예에서, 액세스 TFT(210)의 S/D 전극은 약 2 나노미터와 1000 나노미터 사이, 바람직하게는 약 2 나노미터와 100 나노미터 사이의 두께(즉, 본 도면에 표시된 예시적인 좌표 시스템의 z축을 따라 측정된 치수)를 가질 수 있다.
게이트 유전체(216)는 채널 층(218)을 횡방향으로 둘러쌀 수 있고, 게이트 전극(214)은 게이트 유전체(216)를 횡방향으로 둘러쌀 수 있어서 게이트 유전체(216)가 게이트 전극(214)과 채널 층(218) 사이에 배치될 수 있다. 다양한 실시예에서, 게이트 유전체(216)는 하나 이상의 하이-k 유전체 재료를 포함할 수 있고 하프늄, 실리콘, 산소, 티타늄, 탄탈륨, 란타늄, 알루미늄, 지르코늄, 바륨, 스트론튬, 이트륨, 납, 스칸듐, 니오븀 및 아연과 같은 원소를 포함할 수 있다. 게이트 유전체(216)에서 사용될 수 있는 하이-k 재료의 예는 하프늄 산화물, 하프늄 실리콘 산화물, 란타늄 산화물, 란타늄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈륨 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 탄탈륨 산화물, 탄탈륨 실리콘 산화물, 납 스칸듐 탄탈륨 산화물 및 납 아연 니오베이트를 포함할 수 있지만 이에 제한되지는 않는다. 몇몇 실시예에서, 게이트 유전체(216)의 품질을 개선하기 위해 액세스 TFT(210)의 제조 동안 게이트 유전체(216)에 대해 어닐링 프로세스가 수행될 수 있다. 몇몇 실시예에서, 게이트 유전체(216)는 그 안의 모든 값 및 범위를 포함하는 약 0.5 나노미터와 3 나노미터 사이, 예를 들어, 약 1 나노미터와 3 나노미터 사이, 또는 약 1 나노미터와 2 나노미터 사이의 두께를 가질 수 있다.
몇몇 실시예에서, 게이트 유전체(216)는 다층 게이트 유전체일 수 있으며, 예를 들어, 하나의 층 및 IGZO 층에 임의의 하이-k 유전체 재료를 포함할 수 있다. 몇몇 실시예에서, 게이트 스택(즉, 게이트 유전체(216)와 게이트 전극(214)의 결합)은 IGZO가 하이-k 유전체와 채널 층(218) 사이에 배치되도록 배열될 수 있다. 이러한 실시예에서, IGZO는 채널 층(218)과 접촉할 수 있고, 채널 층(218)과 다층 게이트 유전체(216)의 나머지 부분 사이의 계면을 제공할 수 있다. IGZO는 1:1의 갈륨 대 인듐 비율, 1보다 큰 갈륨 대 인듐 비율(예를 들어, 2:1, 3:1, 4:1, 5:1, 6:1, 7:1, 8:1, 9:1, 또는 10:1), 및/또는 1보다 작은 갈륨 대 인듐 비율(예를 들어, 1:2, 1:3, 1:4, 1:5, 1:6, 1:7, 1:8, 1:9, 또는 1:10)을 가질 수 있다.
게이트 전극(214)은 액세스 TFT(210)가 P형 금속 산화물 반도체(PMOS) 트랜지스터인지 또는 N형 금속 산화물 반도체(NMOS) 트랜지스터인지에 따라, 적어도 하나의 P형 일함수 금속 또는 N형 일함수 금속을 포함할 수 있다. PMOS 트랜지스터의 경우, 게이트 전극(214)에 사용될 수 있는 금속은 루테늄, 팔라듐, 백금, 코발트, 니켈, 및 전도성 금속 산화물(예를 들어, 루테늄 산화물)을 포함할 수 있지만, 이에 제한되지는 않는다. NMOS 트랜지스터의 경우, 게이트 전극(214)에 사용될 수 있는 금속은 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 이들 금속의 합금 및 이들 금속의 탄화물(예를 들어, 하프늄 탄화물, 지르코늄 탄화물, 티타늄 탄화물, 탄탈륨 탄화물 및 알루미늄 탄화물)을 포함하지만, 이에 제한되지 않는다. 몇몇 실시예에서, 게이트 전극(214)은 2개 이상의 금속층의 스택을 포함할 수 있으며, 하나 이상의 금속층은 일함수 금속층이고 적어도 하나의 금속층은 충진 금속층이다. 이하에 설명되는 확산 장벽 층으로서 작용하는 것과 같은 다른 목적을 위해 추가의 금속층이 포함될 수 있다.
도 3(a) 및 도 3(b)는 하부 게이트 액세스 TFT(210)가, 선택적으로, 에칭 저항성 재료의 층(예를 들어, 에칭 정지 층(211))에 의해 둘러싸일 수 있는 확산 장벽 층(212)과 같은 층을 더 포함할 수 있다는 것을 추가로 도시한다. 몇몇 실시예에서, 확산 장벽(212)은 TaN, 탄탈륨(Ta), 티타늄 지르코늄 질화물(예를 들어, TiXZr1-XN, 예를 들어 X = 0.53), 티타늄 질화물(예를 들어, TiN), 티타늄 텅스텐(TiW), 조합(예컨대, Ta 상의 TaN의 스택 구조체) 등과 같은 WL(250) 상의 금속 또는 구리 확산 장벽(예를 들어, WL(250)과 게이트 전극(214) 사이의 전기 연결을 여전히 유지하면서 금속 또는 구리가 WL(250)로부터 게이트 전극(214)으로 확산되는 것을 감소시키거나 방지하기 위한 전도성 재료)일 수 있다. 예를 들어, 확산 장벽(212)은 Ta 층 상의 TaN 또는 TaN 층과 같은 탄탈륨(Ta) 및 질소(n)의 화합물을 포함하는 단층 또는 다층 구조체를 포함할 수 있다. 몇몇 실시예에서, 실리콘 질화물 또는 실리콘 탄화물과 같은 에칭 저항성 재료의 층(예를 들어, 에칭 정지(211))은 TaN 또는 TaN/Ta 스택과 같은 금속 (또는 구리) 확산 장벽 막(212)을 위한 비아를 가진 WL(250) 위에 형성될 수 있다. 게이트 전극(214)은 금속, 전도성 금속 산화물 또는 질화물 등과 같은 확산 장벽(212) 상의 전도성 재료일 수 있다. 예를 들어, 일 실시예에서, 게이트 전극(214)은 티타늄 질화물(TiN)일 수 있다. 다른 실시예에서, 게이트 전극(214)은 텅스텐(W)일 수 있다.
채널 층(218)은 (예를 들어, 채널 층(218)의 제1 S/D 영역, 예를 들어, 드레인 영역에서) BL(240) 및 (예컨대, 채널 층(218)의 제2 S/D 영역, 예를 들어, 소스 영역에서, -액세스 TFT(210)의 반도체성 채널 영역은 제1 S/D 영역과 제2 S/D 영역 사이에 있음-) 저장 노드(230)와 접촉할 수 있다. 몇몇 실시예에서, 이러한 채널 영역은 박막에 다수의 캐리어만을 포함할 수 있다. 따라서, 채널 층(218)은 활성화하기 위해 (예를 들어, WL(250), 확산 장벽 막(212), 및 게이트 전극(214)에 의해 공급되는) 비교적 높은 바이어스를 요구할 수 있다.
백엔드 메모리로의 후면 전력 전달을 갖는 예시적인 IC 디바이스
도 4(a) 내지 도 4(c)는 본 개시의 다양한 실시예에 따른, 백엔드 메모리로의 전력 전달을 위한 후면 공개부를 갖는 IC 디바이스(400)(도 4(a) 내지 도 4(c)의 각각의 도면에서 IC 디바이스(400A, 400B 및 400C)로 표시됨)의 개략도를 제공한다.
도 4(a)에 도시된 바와 같이, IC 디바이스(400A)는 FEOL 층(420) 및 FEOL 층(420) 위의 BEOL 층(430)을 포함할 수 있다. 도 4(a)에 또한 도시된 바와 같이, IC 디바이스(400A)는 후면 구조체(410)(예를 들어, 후면 전력 전달 구조체)를 더 포함하여 FEOL 층(420)이 후면 구조체(410)와 BEOL 층(430) 사이에 있을 수 있다.
FEOL 층(420)은 복수의 FEOL 디바이스, 예를 들어, FinFET와 같은 프론트엔드 트랜지스터, 나노와이어 트랜지스터, 나노리본 트랜지스터 등을 포함할 수 있다. 몇몇 실시예에서, 프론트엔드 트랜지스터의 일부 또는 전부는 후면 콘택트를 갖는 트랜지스터로서 구현될 수 있다. 몇몇 실시예에서, 프론트엔드 트랜지스터의 일부 또는 전부는 전면 콘택트를 갖는 트랜지스터로서 구현될 수 있다. 일반적으로, 트랜지스터의 두 S/D 콘택트가 트랜지스터의 채널 재료 위의, 트랜지스터의 채널 재료의 일측 상에 있는 경우 트랜지스터는 전면 콘택트가 있는 트랜지스터로서 설명된다. 반면에, 트랜지스터의 두 S/D 콘택트가 트랜지스터의 채널 재료 아래에 있거나 하나의 S/D 콘택트가 채널 재료에 관하여 일측 상(예컨대, 채널 재료 위)에 있고 다른 S/D 콘택트는 반대쪽(예컨대, 채널 재료 아래)에 있는 경우 트랜지스터는 후면 콘택트가 있는 트랜지스터로 설명된다.
BEOL 층(430)은 백엔드 메모리의 적어도 하나의 층, 예를 들어, 본 명세서에 설명된 바와 같은 복수의 1T-1C 메모리 셀, 예를 들어, 본 명세서에 설명된 바와 같은 메모리 셀(100/200)을 가진 메모리 어레이, 또는 이러한 층/어레이의 스택을 포함할 수 있다. 또한, BEOL 층(430)은 FEOL 층(420)의 복수의 FEOL 디바이스 중 하나 이상 및/또는 백엔드 메모리의 복수의 메모리 셀 중 하나 이상에 전기적으로 결합된(예컨대, 그 중 적어도 일부와 전기 전도성 접촉하는) 복수의 백엔드 상호접속부를 더 포함할 수 있다.
몇몇 실시예에서, FEOL 층(420)에 구현된 프론트엔드 트랜지스터는 예를 들어, BEOL 층(430)에 구현된 메모리 어레이에 대한 메모리 주변 회로의 역할을 하는 컴퓨팅 로직의 일부일 수 있다. 예를 들어, 프론트엔드 트랜지스터는 BEOL 층(430)에 구현될 수 있는 메모리 셀에 저장된 데이터에 대한 판독/기록 동작과 관련된 컴퓨팅 로직 기능을 담당할 수 있다. 이를 위해, FEOL 층(420)의 프론트엔드 트랜지스터 중 일부는 IC 디바이스(400)에 구현된 메모리 셀(예를 들어, BEOL 층(430)에 구현된 메모리 셀)을 제어(예컨대, 액세스(판독/기록), 저장, 리프레시를 제어)하도록 구성된 하나 이상의 입출력(I/O) IC(예컨대, 메모리 주변 회로)의 일부일 수 있다. 몇몇 실시예에서, FEOL 층(420)의 프론트엔드 트랜지스터 중 일부는 IC 디바이스(400)에 구현된 메모리 셀에 저장된 데이터에 대해 다양한 연산(예를 들어, IC 디바이스(400)에 구현된 메모리 어레이 중 하나 이상으로부터의 데이터 및 가능하게는 또한 외부 디바이스/칩으로부터의 데이터의 산술 및 로직 연산, 파이프라이닝)을 수행하도록 구성된 고성능 컴퓨팅 로직의 일부일 수 있다. IC 디바이스(400)의 몇몇 실시예에서, 컴퓨팅 로직은 FEOL(420)에 및 BEOL 층(430)의 하나 이상의 최저 금속 층에 제공될 수 있는 반면, 하나 이상의 백엔드 메모리 어레이는 BEOL 층의 상위 층에 제공될 수 있다. IC 디바이스(400)의 다른 실시예에서, FEOL 층(420)에 관하여 설명된 컴퓨팅 로직은 FEOL 층(420) 위에(예를 들어, BEOL 층(430)에), BEOL 층(430)의 메모리 층 사이에 제공되거나, 또는 BEOL 층(430)의 메모리 층과 결합될 수 있다.
BEOL 층(430)의 다양한 상호연결층은 IC 디바이스(400)의 금속화 스택의 금속층일 수 있고/포함할 수 있다. BEOL 층(430)의 다양한 금속층은 FEOL 층(420) 및/또는 BEOL 층(430)의 메모리 층 내의 메모리 셀의 컴퓨팅 로직 내의 로직 디바이스의 다양한 입력 및 출력을 상호연결하는 데 사용될 수 있다. 일반적으로 말해서, BEOL 층(430)의 금속층 각각은 비아 부분 및 트렌치/상호연결 부분을 포함할 수 있다. 금속층의 트렌치 부분은 x-y 평면(예컨대, x 또는 y 방향)으로 연장되는 전기 전도성(예컨대, 금속) 라인(때로는 "트렌치"라고도 함)을 따라 신호 및 전력을 전달하도록 구성되지만, 금속층의 비아 부분은 z 방향으로 연장되는 전기 전도성 비아를 통해, 예를 들어, 위 또는 아래의 인접한 금속층 중 임의의 것으로 신호 및 전력을 전달하도록 구성된다. 따라서, 비아는 하나의 금속층으로부터의 금속 구조체(예컨대, 금속 라인 또는 비아)를 인접한 금속층의 금속 구조체에 연결한다. "금속" 층으로 지칭되지만, BEOL 층(430)의 다양한 층은 단지 소정 패턴의 전도성 금속, 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W) 또는 코발트(Co), 또는 금속 합금, 또는 보다 일반적으로 ILD와 같은 절연 매체에 형성된 전기 전도성 재료의 패턴을 포함할 수 있다. 절연 매체는 실리콘 산화물, 탄소 도핑된 실리콘 산화물, 실리콘 탄화물, 실리콘 질화물, 알루미늄 산화물 및/또는 실리콘 산화질화물과 같은 임의의 적합한 ILD 재료를 포함할 수 있다.
FEOL 층(420)은 원래 기판, 다이, 웨이퍼 또는 칩과 같은 반도체 지지 구조체 위에 제공될 수 있다. 이러한 반도체 지지 구조체는, 예를 들어, 지지 구조체(502) 또는 아래에서 논의되는 도 9(a)의 웨이퍼(2000)일 수 있다.
FEOL 층(420)은 위에서 설명된 바와 같이 원래 반도체 지지 구조체 위에 제공될 수 있지만, 이러한 반도체 지지 구조체는 FEOL 층(420)의 FEOL 디바이스의 후면 부분을 노출하도록 후속적으로 제거되어 후면 구조체(410)는 FEOL 층(420)의 후면에 제공될 수 있다(따라서, BEOL 층(430)은 FEOL 층(420)의 전면에 제공되고 후면 구조체(410)는 FEOL 층(420)의 후면에 제공됨). 후면 구조체(410)는 FEOL 층(420)의 하나 이상의 디바이스(예를 들어, 로직 트랜지스터) 및 BEOL 층(430)의 하나 이상의 디바이스(예를 들어, 백엔드 메모리 셀)에 전력을 제공하도록 구성된 복수의 상호연결부(즉, 금속 라인 및 비아)를 포함할 수 있다. 몇몇 실시예에서, 후면 구조체(410)는 IC 디바이스(400A)의 기생 효과를 감소시키기 위한, 예를 들어, 전력 전달에 사용되는 상호연결부와 연관된 기생 효과를 감소시키기 위한 다양한 IC 구성요소(예컨대, 커패시터, 인덕터, 저항기 등)를 더 포함할 수 있다.
도 4(a)에 도시된 바와 같이 IC 디바이스의 후면으로부터 전력을 제공하는 것은 BEOL 층(430)에 구현된 백엔드 메모리로의 전력 라우팅의 복잡성 감소 및 제조 용이성 측면에서 유리할 수 있다. 또한, IC 디바이스가 함께 본딩된 복수의 IC 구조체의 결합일 때, 특히 IC 구조체 중 일부가 다른 IC 구조체에 본딩된 전면을 가지는 경우, 이러한 IC 구조체의 후면으로부터 전력을 제공하는 것이 가능한 유일한 옵션일 수 있다. 예를 들어, 몇몇 실시예에서, IC 디바이스는 f2f(front-to-front) 배열로 제2 IC 구조체와 본딩된 제1 IC 구조체를 포함할 수 있다. 그러한 IC 디바이스의 예가 도 4(b)에 IC 디바이스(400B)로서 도시되어 있다. IC 디바이스(400B)는 FEOL 층(420-1) 및 BEOL 층(430-1)을 포함하는 제1 IC 구조체(401), FEOL 층(420-2) 및 BEOL 층(430-2)을 포함하는 제2 IC 구조체(402) 및 제1 및 제2 IC 구조체(401, 402) 사이의 본딩 계면(440)를 포함할 수 있다. 특히, 도 4(b)에 도시된 바와 같이, 본딩 계면(440)이 제1 IC 구조체(401)의 전면(즉, BEOL 층(430-1) 위의 면)과 제2 IC 구조체(402)의 전면(즉, BEOL 층(430-2) 위의 면) 사이에 있기 때문에 IC 디바이스(400B)의 제1 및 제2 IC 구조체는 f2f 배열로 본딩된다. IC 구조체(401, 402)의 전면이 본딩에 사용되므로, 도 4(b)에 도시된 바와 같이,후면 구조체(410)는 유리하게는 이들 IC 구조체 중 하나의 후면, 예를 들어, 제1 IC 구조체(401)의 후면에서 사용되어 제1 및 제2 IC 구조체의 다양한 구성요소에 전력을 제공할 수 있다. 다른 예에서, 몇몇 실시예에서, IC 디바이스는 f2b(front-to-back) 배열로 제2 IC 구조체와 본딩된 제1 IC 구조체를 포함할 수 있다. 그러한 IC 디바이스의 예가 도 4(c)에 IC 디바이스(400C)로서 도시되어 있다. IC 디바이스(400B)와 유사하게, IC 디바이스(400C)는 FEOL 층(420-1) 및 BEOL 층(430-1)을 포함하는 제1 IC 구조체(401), FEOL 층(420-2) 및 BEOL 층(430-2)을 포함하는 제2 IC 구조체(402) 및 제1 및 제2 IC 구조체(401, 402) 사이의 본딩 계면(440)을 포함할 수 있다. IC 디바이스(400B)와 달리, IC 디바이스(400C)에서는, 도 4(c)에 도시된 바와 같이, 본딩 계면(440)이 제1 IC 구조체(401)의 전면(즉, BEOL 층(430-1) 위의 면)과 예를 들어, 제2 IC 구조체(402)의 지지 구조체(405-2)를 가진 제2 IC 구조체(402)의 후면 사이에 있으므로 제1 및 제2 IC 구조체(401, 402)는 f2b 배열로 본딩된다. 제1 IC 구조체(401)의 전면이 본딩에 사용되기 때문에, 후면 구조체(410)는 도 4(c)에 도시된 바와 같이 제1 IC 구조체(401)의 후면에서 유리하게 사용되어 제1 및 제2 IC 구조체(401, 402)의 다양한 구성요소에 전력을 제공할 수 있다.
IC 디바이스(400B) 및 IC 디바이스(400C) 모두에 대해, FEOL 층(420-1 및 420-2)은 도 4(a)를 참조하여 설명된 바와 같은 FEOL 층(420)의 예이지만, BEOL 층(430-1 및 430-2)은 도 4(a)를 참조하여 설명된 BEOL 층(430)의 예이다. 또한, IC 디바이스(400B 및 400C)의 몇몇 실시예에서, 제2 IC 구조체(402)의 지지 구조체(405-2)는, 예를 들어, 제2 IC 구조체(402)가 도 4(b)의 f2f 실시예에 대한 제1 IC 구조체(401)에 본딩된 후 (예컨대, 적절한 박형화/연마 프로세스를 사용하여) 제거됨으로써 또는 제2 IC 구조체(402)가 도 4(c)의 f2b 실시예에 대한 제1 IC 구조체(401)에 본딩되기 전에 제거됨으로써 없을 수 있다. 또한, IC 디바이스(400B 및 400C)의 몇몇 실시예에서, 유사하게, FEOL 층(420-2)이 없을 수 있다.
도 5a 및 도 5b는 본 개시의 다양한 실시예에 따른, 백엔드 메모리로의 전력 전달을 위한 후면 공개부를 갖는 단일 IC 구조체를 가진 예시적인 IC 디바이스(500)의 단면도를 제공한다. 도 5 및 후속 도면 중 적어도 일부에서 참조 번호로 표시된 다수의 요소는 이들 도면에서 상이한 패턴으로 도시되며, 참조 번호와 패턴 간의 대응을 나타내는 범례가 이들 도면을 포함하는 각각의 도면 페이지의 하단에 제공된다. 예를 들어, 범례는 도 5가 프론트엔드 트랜지스터(504), ILD 재료(506), 상호연결부(508) 등을 나타내는 데 상이한 패턴을 사용한다. 또한, 소정 개수의 주어진 요소가 도 5 및 후속 도면 중 적어도 일부(예컨대, 도 6 내지 도 8)에 도시되지만, 이는 또한 예시의 편의를 위한 것일 뿐, 본 개시의 다양한 실시예에 따른 IC 디바이스에 그 개수보다 많거나 더 적게 포함될 수 있다. 더 나아가, 도 5 및 후속 도면 중 적어도 일부(예컨대, 도 6 내지 도 8)는 백엔드 메모리로의 전력 전달을 위한 후면 공개부를 갖는 예시적인 IC 디바이스에서 다양한 요소의 상대적인 배열 및 백엔드 메모리로의 전력 전달을 위한 후면 공개부를 갖는 다양한 IC 디바이스, 또는 그 일부가 도시되지 않은 다른 요소 또는 구성요소(예를 들어, 트랜지스터의 게이트 스택을 둘러쌀 수 있는 스페이서 재료, 에칭 정지 재료 등과 같은 임의의 추가 재료)를 포함할 수 있다는 것을 보여주기 위한 것이다.
IC 디바이스(500A)는 도 5a의 좌측에 후면 구조체(410), FEOL 층(420) 및 BEOL 층(430)을 표시함으로써 도 5a에 나타낸 IC 디바이스(400A)의 예시적인 구현일 수 있다. 도 5a에 도시된 바와 같이, 몇몇 실시예에서, FEOL 층(420)은 프론트엔드 디바이스(504), 예를 들어, 프론트엔드 트랜지스터(504)를 포함할 수 있다. 이러한 트랜지스터의 다양한 아키텍처가 알려져 있고 프론트엔드 트랜지스터(504)가 당업계에 공지된 바와 같은 임의의 아키텍처의 트랜지스터를 포함할 수 있기 때문에 프론트엔드 트랜지스터(504)의 세부사항은 도 5a에 도시되지 않는다. 프론트엔드 트랜지스터(504)의 채널 영역은 원래 IC 디바이스(500A)의 지지 구조체의 일부일 수 있는 반도체 재료를 포함할 수 있으며, 이는 나중에 제거되고 후면 구조체(410)에 의해 대체된다.
도 5a는 프론트엔드 트랜지스터(504) 위의 ILD 재료(506) 및 복수의 상호연결부(508)를 도시한다. 다양한 실시예에서, ILD 재료(506)는 실리콘 산화물, 탄소 도핑된 실리콘 산화물, 실리콘 탄화물, 실리콘 질화물, 알루미늄 산화물 및/또는 실리콘 산화질화물과 같은 임의의 적합한 ILD 재료를 포함할 수 있다. 다양한 실시예에서, ILD 재료(506)는 앞에서 설명된 로우-k 유전체 재료 중 임의의 것을 포함할 수 있다. 다양한 실시예에서, 상호연결부(508)는 전술한 전기 전도성 재료 중 임의의 것을 포함할 수 있다.
프론트엔드 트랜지스터(504)의 바로 위 및 이의 일부를 둘러싸는 ILD 재료(506)의 일부, 및 ILD 재료(506)의 그 일부에 있는 하나 이상의 상호연결부(508)는 FEOL 층(420)의 일부로서 보일 수 있는 반면, 위의 모든 것은 도 5a에 표시된 바와 같이 BEOL 층(430)의 일부로서 보일 수 있다. 특히, BEOL 층(430)은 도 5a에 금속층 1(M1), 금속층 2(M2) 등으로 표시된 복수의 금속층의 금속화 스택을 포함할 수 있다. 도 5a에 구체적으로 도시되지는 않았지만, 에칭 정지(etch-stop: ES) 재료의 층은 당업계에 공지된 바와 같이 BEOL 층(430)의 인접한 금속층의 적어도 일부 사이에 존재할 수 있다.
몇몇 실시예에서, 백엔드 메모리 셀의 단일 층만 구현되는 경우에도, 백엔드 메모리는 IC 디바이스의 금속화 스택의 복수의 연속적인 금속층을 점유할 수 있다. 이것은 도 5a에 백엔드 메모리가 금속층(M5, M6 및 M7)에 있는 것으로 도시된다. 특히, 도 5a는 액세스 트랜지스터(510), 액세스 트랜지스터(510)용 S/D 콘택트(512) 및 커패시터(514)를 도시한다. 도 5a는 하나의 액세스 트랜지스터(510) 및 액세스 트랜지스터(510)의 S/D 콘택트(512) 중 하나에 결합된 하나의 커패시터(514)를 포함하는 점선 직사각형 윤곽 내에 도 5a에 도시된 메모리 셀(520)에 대한 표시를 더 제공한다. 따라서, 메모리 셀(520)은 1T-1C 메모리 셀, 예를 들어, 전술한 바와 같은 메모리 셀(100)의 예이며, 액세스 트랜지스터(510)는 전술한 액세스 트랜지스터(110)의 예이고, 커패시터(514)는 전술한 커패시터(120)의 예이다. 특히, 액세스 트랜지스터(510)는 백엔드 트랜지스터이고 메모리 셀(520)은 백엔드 메모리 셀이다. 2개의 이러한 메모리 셀(520)이 도 5a에 도시되어 있지만, 도면을 어지럽히지 않도록 참조 부호로 표시된 것은 1개뿐이다. 메모리 셀(520)은 전술한 실시예 중 임의의 것에 따른 백엔드 메모리 셀, 예를 들어, 도 1 내지 도 3을 참조하여 설명된 eDRAM 메모리 셀일 수 있다. 예를 들어, 도 5a에 도시된 바와 같이, 메모리 셀(520)의 몇몇 실시예에서, 금속층(M5)의 상호연결부(508) 중 하나는 전술한 WL(250)과 같은 WL을 형성할 수 있는 반면, 액세스 트랜지스터(510), 저장 노드(230)와 같은 저장 노드 및 BL(240)과 같은 BL은 BEOL 층(430)의 금속층(M6)(즉, 금속층(M5) 바로 위의 금속층) 내에 형성될 수 있고, 그 다음에 커패시터(514)가 금속층(M7)(즉, 금속층(M6) 바로 위의 금속층) 내에 형성될 수 있다. 도 5a는 금속층(M7) 내의 상호연결부(508) 중 하나에 결합될 수 있는 전술한 PL(160)과 같은 PL을 더 도시한다. IC 디바이스(500A)의 다른 실시예에서, 메모리 셀(520)로서의 메모리 셀을 갖는 백엔드 메모리는 BEOL 층(430)의 다른 금속층에서 구현될 수 있고, 임의의 수의 메모리 셀(520)은 백엔드 메모리 셀의 주어진 층/어레이에 포함될 수 있고, 메모리 셀(520)과 같은 백엔드 메모리 셀의 복수의 층은 서로 위에 적층될 수 있고, 따라서 3차원(3D) 적층형 백엔드 메모리를 구현한다.
함께, IC 디바이스(500A)의 FEOL 층(420) 및 BEOL 층(430)은 프론트엔드 트랜지스터(504)가 구축되었던 지지 구조체가 제거되고 후면 구조체(410)로 대체된 IC 구조체(401)의 일부로 보일 수 있다. 이를 위해, IC 구조체(401)의 후면(534-1) 및 전면(534-2)은 도 5a에 도시된 바와 같이 정의될 수 있는데, 후면(534-1)은 지지 구조체가 제거되었고 후면 구조체(410)가 제공되었된 측면임을 도시하고, 전면(534-2)은 후면(534-1)의 반대쪽에 있는 IC 구조체(401)의 표면, 예를 들어, BEOL 층(430)의 표면임을 도시한다.
IC 디바이스(500A)의 후면 구조체(410)의 세부사항을 살펴보면, 도 5a는 후면 구조체(410)가 후면 절연체(516) 및 백엔드 메모리에 전력을 제공하기 위해 BEOL 층(430)에서 구현된 백엔드 메모리의 메모리 셀(520) 중 임의의 것에 결합될 수 있는 복수의 후면 상호연결부(518)를 포함할 수 있다. 몇몇 실시예에서, 후면 상호연결부(518)는 또한 프론트엔드 트랜지스터(504)에 결합되어 전력을 이들 구성요소에도 제공할 수 있다. 후면 상호연결부(518)는 예를 들어, 도 10에 도시된 상호연결 구조체(2128)에 관하여 후술되는 바와 같이, 트렌치 구조체 및/또는 비아 구조체와 같은 임의의 적합한 후면 상호연결 구조체를 포함할 수 있다. 몇몇 실시예에서, 후면 상호연결부(518)는 광범위하게 다양한 설계에 따라 BEOL 층(430)의 백엔드 메모리로/로부터 전기 신호를 라우팅하도록 후면 상호연결층(536-538) 내에 배열될 수 있다(특히, 배열은 도 5a 또는 다른 도면에 도시된 후면 상호연결부(518)의 특정 구성으로 제한되지 않음). 후면 상호연결부(518)가 배치되는 특정 수의 상호연결층(536-538)이 도 5a 및 다른 도면에 도시되어 있지만, 본 개시의 실시예는 후면 상호연결부(518)를 갖는 상호연결층(536-538)을 도시된 것보다 더 많거나 더 적게 구비하는 IC 디바이스를 포함한다. 상호연결층(536-538)은 도 10에 도시된 상호연결층(2106-2110)과 유사할 수 있지만, IC 디바이스의 후면에 있을 수 있다.
몇몇 실시예에서, 후면 상호연결부(518)는 도 5a에 도시된 바와 같이 상호연결부(508)의 전기적 피드스루 네트워크(524)에 의해 주어진 메모리 셀(520)에 결합될 수 있다(즉, 후면 상호연결부(518)는 도 5a에서 참조 번호 "524"로 표시된 점선 윤곽 내에서 복수의 상호연결부(508)를 통해 메모리 셀(520)에 결합될 수 있음). 다른 실시예에서, 후면 상호연결부(518)는 도 5b의 IC 디바이스(500B)로 도시된 바와 같이 비아(530)에 의해 주어진 메모리 셀(520)에 결합될 수 있으며, 비아(530)는 IC 디바이스(500B)의 전면(534-2)으로부터 후면(534-1)을 향해 이에 도달하고 후면 절연체(516) 내로 더 연장되어 적어도 하나의 후면 상호연결부(518)와 전기적으로 접촉할 수 있고, 비아(530)는 메모리 셀(520)에 결합될 수 있다. 비아(530)를 사용하여 백엔드 메모리의 적어도 하나의 메모리 셀(520)에 적어도 하나의 후면 상호연결부(518)를 결합하는 방식 외에, IC 디바이스(500B)는 전술한 IC 디바이스(500A)와 실질적으로 동일할 수 있다. 도면을 복잡하게 하지 않기 위해, IC 디바이스(500B)에도 도시된 IC 디바이스(500A)의 요소 중 일부, 예를 들어, 메모리 셀(520)의 다양한 요소 또는 BEOL 층(430)의 다양한 금속층(M1, M2) 등은 IC 디바이스(500B)에 대해 참조 번호로 표시되지 않는다. 이는 도 5의 후속 도면에도 적용된다. 도 5에 도시된 IC 디바이스(500)의 다양한 실시예에서, 임의의 메모리 셀(520)은 도 5a에 도시된 전기적 피드스루 네트워크(524) 또는 도 5b에 도시된 비아(530)와 같은 임의의 결합 방식을 사용하여 임의의 후면 상호연결부(518)에 의해 또는 전기적 피드스루 네트워크(524)와 비아(530)의 임의의 조합에 의해 결합될 수 있다.
다양한 실시예에서, 상호연결부(508), 후면 상호연결부(518) 및 비아(530)는 당업계에 공지된 바와 같이 구현될 수 있다. 예를 들어, 몇몇 실시예에서, 상호연결부(508), 후면 상호연결부(518) 및 비아(530) 중 임의의 것은 전기 전도성 충진 재료 및 선택적으로 라이너를 포함할 수 있다. 전기 전도성 충진 재료는 구리, 텅스텐, 알루미늄, 루테늄, 코발트 등(예를 들어, 1:1 내지 1:100의 비율로) 중 하나 이상, 또는 전술한 전기 전도성 재료 중 임의의 것을 포함할 수 있다. 라이너는 접착 라이너 및/또는 장벽 라이너일 수 있다. 예를 들어, 라이너는 탄탈륨, 탄탈륨 질화물, 티타늄 질화물, 텅스텐 탄화물, 코발트 등 중 하나 이상을 갖는 라이너일 수 있다. 상호연결부(508), 후면 상호연결부(518) 및 비아(530) 중 임의의 것의 라이너 및/또는 전기 전도성 충진 재료에서, 임의의 개별 재료(예를 들어, 위에 나열된 예 중 임의의 것)는 약 1%와 75% 사이, 예를 들어 약 5%와 50% 사이의 양으로 포함될 수 있으며, 이는 이들 금속 중 임의의 것에 대해 약 0.1% 미만일 것인 잠재적인 우발적 도핑 또는 불순물이 포함되는 것과 대조적으로 이들 재료가 재료의 의도적 합금에 의해 포함된다는 것을 나타낸다. 일반적으로, 상호연결부(508), 후면 상호연결부(518) 및 비아(530) 중 임의의 것의 라이너 및/또는 전기 전도성 충진 재료의 재료 조성은 동일할 수 있지만, 동일할 필요는 없다. 후면 절연체(516)는 ILD(506)에 관하여 설명된 임의의 재료를 포함할 수 있으며, 일반적으로, 후면 절연체(516) 및 ILD(506)의 재료 조성은 동일할 수 있지만, 동일할 필요는 없다.
본 명세서에 설명된 바와 같이 백엔드 메모리로의 전력 전달을 위한 후면 공개부를 가진 IC 디바이스는 임의의 적합한 기법, 예를 들어, 감법, 가법, 다마신, 이중 다마신 등을 사용하여 제조될 수 있다. 이러한 기법 중 일부는 적합한 증착 및 패터닝 기법을 포함할 수 있다. 본 명세서에 사용된 "패터닝"은 임의의 적합한 기법(예를 들어, 레지스트를 도포하고, 리소그래피를 사용하여 레지스트를 패터닝한 다음, 건식 에칭, 습식 에칭, 또는 임의의 적절한 기법을 사용하여 하나 이상의 재료를 에칭하는 것)을 사용하여 하나 이상의 재료에 패턴을 형성하는 것을 지칭할 수 있다.
도 6(a) 내지 도 6(f)는 본 개시의 몇몇 실시예에 따른, 백엔드 메모리로의 전력 전달을 위한 후면 공개부를 갖는 단일 IC 구조체를 가진 IC 디바이스(예를 들어, IC 디바이스(500A) 또는 IC 디바이스(500B))를 제조하는 상이한 단계에서의 측단면도를 제공한다. 도 6(a) 내지 도 6(f)에 도시된 예시적인 제조 방법은 당업계에 공지된 다양한 세정 또는 평탄화 동작과 같은 도 6(a) 내지 도 6(f)에 구체적으로 도시되지 않은 다른 동작을 포함할 수 있다. 예를 들어, 몇몇 실시예에서, IC 디바이스의 층 중 임의의 것은 본 명세서에 설명된 제조 방법의 프로세스 중 임의의 것 이전, 이후, 또는 동안에 세정되어 예를 들어, 산화물, 표면 결합된 유기 및 금속 오염물뿐만 아니라 표면하 오염물도 제거할 수 있다. 몇몇 실시예에서, 세정은 예를 들어, 화학 용액(예컨대, 과산화수소)을 사용하여 및/또는 오존과 결합된 자외선(UV) 방사를 사용하여 및/또는 표면을 산화(예를 들어, 열 산화를 사용함)한 다음 산화물을 제거(예컨대, 불화수소산(hydrofluoric acid: HF)을 사용함)하여 수행될 수 있다. 다른 예에서, 본 명세서에 설명된 IC 디바이스의 상부 표면은 본 명세서에 설명된 제조 방법의 프로세스 중 임의의 것 이전, 이후, 또는 동안에 평탄화되어 예를 들어, 과도 적재 또는 초과 재료를 제거할 수 있다. 몇몇 실시예에서, 평탄화는 습식 또는 건식 평탄화 프로세스를 사용하여 수행될 수 있으며, 예를 들어, 평탄화는 화학적 기계적 평탄화(chemical mechanical planarization: CMP)이며, 이는 과도 적재를 제거하고 표면을 평탄화는 데 연마 표면, 연마제 및 슬러리를 이용하는 프로세스로서 이해될 수 있다.
제조 방법은 지지 구조체(502)를 제공하고, 지지 구조체(502) 상에 FEOL 층(420)을 형성하며, 그 다음에 FEOL 층(420) 위에 백엔드 메모리를 갖는 BEOL 층(430)을 형성하는 것을 포함하는 도 6(a)에 도시된 프로세스(602)로 시작할 수 있다. 프로세스(602)에서 제공된 FEOL 층(420) 및 BEOL 층(430) 전술한 것과 같을 수 있다. 지지 구조체(502)는 FEOL 층(420)이 제공될 수 있는 임의의 적합한 재료 또는 구조체를 포함할 수 있다. 도 6(a)에 도시된 바와 같이, 프로세스(602)를 수행한 결과로서, 후면(534-1)은 지지 구조체(502)의 후면이고, 전면(534-2)은 BEOL 층(430)의 상부 표면이다.
몇몇 실시예에서, 지지 구조체(502)는 예를 들어, N형 또는 P형 재료 시스템을 포함하는 반도체 재료 시스템으로 구성된 반도체 지지 구조체, 예를 들어, 반도체 기판일 수 있다. 일 구현에서, 반도체 기판은 벌크 실리콘 또는 SOI(silicon-on-insulator) 하부구조체를 사용하여 형성된 결정 기판일 수 있다. 다른 구현에서, 반도체 기판은 게르마늄, 실리콘 게르마늄, 인듐 안티몬화물, 납 텔루라이드, 인듐 비화물, 인듐 인화물, 갈륨 비화물, 알루미늄 갈륨 비화물, 알루미늄 비화물, 인듐 알루미늄 비화물, 알루미늄 인듐 안티몬화물, 인듐 갈륨 비화물, 갈륨 질화물, 인듐 갈륨 질화물, 알루미늄 인듐 질화물 또는 갈륨 안티몬화물, 또는 III-V족 재료(즉, 원소의 주기계의 III족과 V족의 재료), II-VI족 재료(즉, 원소의 주기계의 II족과 IV족의 재료), 또는 IV족 재료(즉, 원소의 주기계의 IV족의 재료)의 다른 조합을 포함하지만, 이에 제한되지 않는 대체 재료(실리콘과 조합되거나 실리콘과 조합되지 않을 수 있음)를 사용하여 형성될 수 있다. 몇몇 실시예에서, 기판은 비결정일 수 있다. 몇몇 실시예에서, 기판은 인쇄 회로 보드(PCB) 기판일 수 있다. 기판이 형성될 수 있는 재료의 몇 가지 예가 여기에 설명되어 있지만, 본 명세서에 설명된 FEOL 층(420)이 구축될 수 있는 토대로서 역할을 할 수 있는 임의의 재료는 본 개시의 사상 및 범위 내에 속한다. 다양한 실시예에서, FEOL 층(420)의 프론트엔드 트랜지스터(504)의 채널 재료는 임의의 그러한 기판 재료를 포함하거나 그 위에 형성될 수 있다.
몇몇 실시예에서, FEOL 층(420)의 프론트엔드 트랜지스터(504)의 채널 재료는 예를 들어, N형 또는 P형 재료 시스템을 포함하는 반도체 재료 시스템으로 구성될 수 있다. 몇몇 실시예에서, 프론트엔드 트랜지스터(504)의 채널 재료는 주석 산화물, 안티몬 산화물, 인듐 산화물, 인듐 주석 산화물, 티타늄 산화물, 아연 산화물, 인듐 아연 산화물, 갈륨 산화물, 티타늄 산화질화물, 루테늄 산화물 또는 텅스텐 산화물과 같은 고이동성 산화물 반도체 재료를 포함할 수 있다. 몇몇 실시예에서, 프론트엔드 트랜지스터(504)의 채널 재료는 반도체 재료의 조합을 포함할 수 있으며, 하나의 반도체 재료는 채널 부분에 사용될 수 있고 다른 재료(때로는 "차단 재료"라고 함)가 채널 부분과 그 위에 프론트엔드 트랜지스터가 제공되는 지지 구조체사이에 사용될 수 있다. 몇몇 실시예에서, 프론트엔드 트랜지스터(504)의 채널 재료는 실리콘(Si) 또는 게르마늄(Ge)과 같은 단결정 반도체를 포함할 수 있다. 몇몇 실시예에서, 프론트엔드 트랜지스터(504)의 채널 재료는 주기율표의 III족(예를 들어, Al, Ga, In)의 적어도 하나의 원소의 제1 부격자 및 주기율표의 V족(예를 들어, P, As, Sb)의 적어도 하나의 원소의 제2 부격자를 갖는 화합물 반도체를 포함할 수 있다.
몇몇 예시적인 N형 트랜지스터 실시예의 경우(즉, 주어진 프론트엔드 트랜지스터(504)가 NMOS인 실시예의 경우), 프론트엔드 트랜지스터(504)의 채널 부분은 유리하게는 InGaAs, InP, InSb 및 InAs와 같으나 이에 제한되지 않는 높은 전자 이동도를 갖는 III-V 재료를 포함할 수 있다. 일부 그러한 실시예의 경우, 채널 부분은 InGaAs, GaAsSb, InAsP, 또는 InPSb와 같은 삼원 III-V 합금일 수 있다. 일부 InxGa1-xAs 핀 실시예의 경우, In 함량(x)은 0.6과 0.9 사이일 수 있고, 유리하게는 적어도 0.7(예를 들어, In0.7Ga0.3As)일 수 있다. 가장 높은 이동도를 갖는 일부 실시예에서, 채널 부분은 진성 III-V 재료, 즉, 임의의 전기 활성 불순물로 의도적으로 도핑되지 않은 III-V 반도체 재료일 수 있다. 다른 실시예에서, 공칭 불순물 도펀트 레벨은 예를 들어, 임계 전압 Vt를 추가로 미세 조정하거나 HALO 포켓 주입 등을 제공하기 위해 채널 부분 내에 존재할 수 있다. 그러나, 불순물 도핑된 실시예의 경우에도, 프론트엔드 트랜지스터(504)의 채널 부분 내의 불순물 도펀트 레벨은 비교적 낮을 수 있는데, 예를 들어, 1015 도펀트 원자/입방 센티미터(cm-3) 미만, 유리하게는 1013 cm-3 미만일 수 있다.
몇몇 예시적인 P형 트랜지스터 실시예의 경우(즉, 주어진 프론트엔드 트랜지스터(504)가 PMOS인 실시예의 경우), 프론트엔드 트랜지스터(504)의 채널 부분은 유리하게는 Ge 또는 Ge가 풍부한 SiGe 합금과 같지만 이에 제한되지 않는 높은 홀 이동도를 갖는 IV족 재료일 수 있다. 몇몇 예시적인 실시예의 경우, 채널 부분은 0.6과 0.9 사이의 Ge 함량을 가질 수 있고, 유리하게는 적어도 0.7일 수 있다. 가장 높은 이동도를 갖는 몇몇 실시예에서, 채널 부분은 진성 III-V(또는 P형 디바이스의 경우 IV) 재료일 수 있고 임의의 전기적 활성 불순물로 의도적으로 도핑되지 않을 수 있다. 다른 실시예에서, 예를 들어, 임계 전압(Vt)을 추가로 설정하거나 HALO 포켓 주입 등을 제공하기 위해 하나 이상의 공칭 불순물 도펀트 레벨이 프론트엔드 트랜지스터(504)의 채널 부분 내에 존재할 수 있다. 그러나, 불순물 도핑된 실시예의 경우에도, 채널 부분 내의 불순물 도펀트 레벨은 비교적 낮으며, 예를 들어, 1015 cm-3 미만, 유리하게는 1013 cm-3 미만이다.
그 다음, 제조 방법은 프로세스(602)에서 제조된 IC 디바이스를 뒤집어 후면(534-1)에서 추가 프로세싱이 수행될 수 있는 것을 포함하는 도 6(b)에 도시된 프로세스(604)로 진행할 수 있다. 따라서, 도 6(b)는 후면(534-1)이 이제 위쪽을 향하고 전면(534-2)이 바닥에 있다는 점을 제외하고는 도 6(a)에 도시된 것과 동일한 IC 디바이스를 도시한다.
다음으로, 제조 방법은 지지 구조체(502)를 제거하는 것을 포함하는 도 6(c)에 도시된 프로세스(606)로 진행될 수 있다. 몇몇 실시예에서, 프로세스(606)는 지지 구조체(502)의 두께를 감소시키기 위해 임의의 적절한 연삭 또는 연마 프로세스를 포함할 수 있다. 몇몇 실시예에서, 연삭은 프론트엔드 트랜지스터(504)의 S/D 영역이 본 도면, 특히 도 6(c)에 도시된 바와 같이 노출될 때까지 수행될 수 있다. 그러나, 다른 실시예에서, 지지 구조체(502)의 일부는 프론트엔드 트랜지스터(504) 위에 남아 있을 수 있으며(본 도면에는 도시되지 않음), 즉, 프론트엔드 트랜지스터(504)의 트랜지스터의 S/D 영역은, 후면 상호연결부(518)가 본 명세서에 설명된 바와 같이 백엔드 메모리에 전기적으로 결합되도록 나중에 제공될 수 있는 한, 반드시 노출될 수 있는 것은 아니다. 프로세스(606)를 수행한 결과로서, IC 구조체(401)의 후면(534-1)은 프로세스(604)를 수행한 결과에 비해 전면(534-2)에 더 가깝게 이동된다.
그 다음, 제조 방법은 IC 구조체(401)의 후면(534-1) 상에 후면 구조체(410)를 형성하는 것을 포함하는 도 6(d)에 도시된 프로세스(608)로 진행할 수 있다.
그 다음, 제조 방법은 프로세스(608)에서 제조된 IC 디바이스를 뒤집어, 필요하다면, 전면(534-2)에서 추가 프로세싱이 수행될 수 있는 것을 포함하는 도 6(e)에 도시된 프로세스(610)로 진행할 수 있다. 따라서, 도 6(e)는 전면(534-2)이 이제 위쪽을 향하고 후면(534-1)이 바닥에 있다는 점을 제외하고는 도 6(d)에 도시된 것과 동일한 IC 디바이스를 도시한다.
몇몇 실시예에서, 제조 방법은 예를 들어, 제조될 IC 디바이스가 도 5a에 도시된 바와 같은 IC 디바이스(500A)인 경우 프로세스(610)로 종료될 수 있다. 다른 실시예에서, 제조 방법은 제조될 IC 디바이스가 도 5b에 도시된 바와 같은 IC 디바이스(500B)인 경우, 전술한 바와 같이 비아(530)를 제공하는 것을 포함하는 도 6(f)에 도시된 프로세스(612)를 또한 포함할 수 있다.
몇몇 실시예에서, 상이한 제조 프로세스가 IC 디바이스(500A 및 500B)의 제조 동안 상이한 측면에서 수행된다는 것 때문에, 이들 디바이스는 도 6(a) 내지 도 6(f)에 도시된 바와 같은 제조 방법을 나타내는 특유의 특징을 보여줄 수 있다. 특히, 소정의 제조 프로세스의 경우, 도 5 및 도 6에 도시된 것과 같은 평면에서의 다양한 상호연결부의 단면 형상은 사다리꼴일 수 있고, 즉, 상호연결부의 단면은 2개의 평행한 변을 가질 수 있는데, 그 중 하나는 짧은 변이고 다른 하나는 긴 변이다. 예를 들어, 상호연결부 제조를 위한 이중 다마신 또는 단일 다마신 프로세스는 이러한 사다리꼴 단면을 초래할 수 있다. 따라서, 상호연결부(508), 후면 상호연결부(518) 및 비아(530)의 사다리꼴 단면 형상을 조사하면 도 6(a) 내지 도 6(f)에 도시된 바와 같은 제조 방법의 특유의 특징을 보여줄 수 있다. 특히, IC 디바이스(500A)와 IC 디바이스(500B) 모두의 경우, 상호연결부(508)의 사다리꼴 단면의 짧은 변은 그들의 긴 변보다 후면 구조체(410)에 가까울 수 있거나 또는 다르게 표현하면, 상호연결부(508)의 사다리꼴 단면의 긴 변은 그들의 짧은 변보다 전면(534-2)에 더 가까울 수 있다. 또한, IC 디바이스(500A)와 IC 디바이스(500B) 모두의 경우, 후면 상호연결부(518)의 사다리꼴 단면의 짧은 변은 그들의 긴 변보다 FEOL 층(420)에 더 가까울 수 있거나 또는 다르게 표현하면, 후면 상호연결부(518)의 사다리꼴 단면의 긴 변은 그들의 짧은 변보다 전면(534-2)으로부터 더 멀리 떨어져 있을 수 있다. 또한, IC 디바이스(500B)의 경우, 비아(530)의 사다리꼴 단면의 짧은 변은 이의 긴 변보다 후면 구조체(410)에 더 가까울 수 있거나 또는 다르게 표현하면 비아(530)의 사다리꼴 단면의 긴 변이 전면(534-2)에 있을 수 있는 반면, 비아(530)의 사다리꼴 단면의 짧은 변은 후면 상호연결부(518) 중 하나 이상과 접촉할 수 있다.
도 5 및 도 6은 도 4(a)의 IC 디바이스에 대응하는 예로서, 단일 IC 구조체(401)를 갖는 IC 디바이스를 도시한다. 도 7 및 도 8은 도 4(b) 및 도 4(c)의 IC 디바이스에 대응하는 예로서, 복수의 IC 구조체(401, 402)를 갖는 IC 디바이스를 도시한다.
도 7(a) 내지 도 7(d)는 본 개시의 다양한 실시예에 따른, 함께 본딩된 복수의 IC 구조체 및 백엔드 메모리로의 전력 전달을 위한 후면 공개부를 갖는 예시적인 IC 디바이스(700)의 단면도를 제공한다.
IC 디바이스(700A)는 도 7(a)의 좌측에 후면 구조체(410), FEOL 층(420-1), BEOL 층(430-1), FEOL 층(420-2), BEOL 층(430-2) 및 본딩 계면(400)을 표시함으로써 도 7(a)에 표시된 IC 디바이스(400B)의 예시적인 구현일 수 있다. IC 디바이스(700A)의 경우, IC 구조체(401)의 FEOL 층(420) 및 BEOL 층(430)은 각각 FEOL 층(420-1) 및 BEOL 층(430-1)으로 표시되는 것을 제외하고는, IC 디바이스(700A)의 IC 구조체(401) 및 후면 구조체(410)는 각각 전술한 IC 디바이스(500A)의 IC 구조체(401) 및 후면 구조체(410)와 실질적으로 동일할 수 있다. 또한, IC 디바이스(700A)의 경우, IC 구조체(402)의 FEOL 층(420) 및 BEOL 층(430)은 각각 FEOL 층(420-2) 및 BEOL 층(430-2)으로 표시되는 것을 제외하고는, IC 디바이스(700A)의 IC 구조체(402)는 전술한 IC 디바이스(500A)의 IC 구조체(401)와 실질적으로 동일할 수 있다.
도 7(a)에서 볼 수 있듯이, IC 구조체(402)의 전면(534-2)이 IC 구조체(401)의 전면(534-2)에 본딩되기 때문에 IC 디바이스(700A)는 IC 구조체(401 및 402)의 f2f-본딩된 어셈블리이다. 따라서, f2f-본딩된 어셈블리에서, IC 구조체(401, 402) 중 하나는 본딩을 위해 거꾸로 뒤집혀서 뒤집힌 IC 구조체의 상부면이 뒤집히지 않은 IC 구조체의 상부면을 마주보고 이에 본딩된다.
일반적으로, IC 구조체(401, 402)의 본딩은 다음과 같이 수행될 수 있다. 먼저, IC 구조체(401, 402)는 개별적으로 제조될 수 있다. 몇몇 실시예에서, 그들은 상이한 제조 시설에서, 상이한 회사 등에 의해 제조될 수 있다. 그 후, IC 구조체(401)의 한 면과 IC 구조체(402)의 한 면이 본딩될 수 있다. 몇몇 실시예에서, IC 구조체(401 및 402)의 면들의 본딩은 예를 들어, 산화물-산화물 본딩으로서 절연체-절연체 본딩을 사용하여 수행될 수 있으며, IC 구조체(401)의 절연 재료는 IC 구조체(402)의 절연 재료에 본딩된다. 몇몇 실시예에서, 도 7(a) 내지 도 7(d)에 도시된 본딩 재료(540)는 함께 본딩되는 IC 구조체(401 및 402)의 면들의 적어도 일부 사이에 존재할 수 있다. 이를 위해, 본딩 재료(540)는 본딩되어야 하는 IC 구조체(401 및 402)의 한면 또는 양면의 적어도 일부에 적용될 수 있고, 그 다음 IC 구조체(401 및 402)는 가능하게는 일정 기간 동안 적절한 압력을 가하고 적절한 온도(예를 들어, 적당히 높은 온도, 예컨대, 약 50℃와 200℃ 사이)로 어셈블리를 가열하는 동안 함께 조립된다. 몇몇 실시예에서, 본딩 재료(540)는 서로에 대한 IC 구조체(401 및 402)의 부착을 보장하는 접착 재료일 수 있다. 몇몇 실시예에서, 본딩 재료(540)는 ES 재료일 수 있다. 몇몇 실시예에서, 본딩 재료는 ES 재료일 수 있고 IC 구조체(401, 402)가 서로 부착되는 것을 보장하기 위해 적절한 접착 특성을 가질 수 있다. 따라서, 몇몇 실시예에서, 본딩 재료(540)는 도 4(b) 및 도 4(c)에 도시된 본딩 계면(440)일 수 있다. 다른 실시예에서, 본딩 재료(540)가 사용되지 않을 수 있으며, 이 경우 도 7(a) 내지 도 7(d) 및 다른 도면에서 "540"으로 표시된 층은 IC 구조체(401 및 402)의 서로에 대한 본딩으로 인한 본딩 계면(440)을 나타낼 수 있다. 이러한 본딩 계면은 함께 본딩되는 IC 구조체(401 및 402)의 절연체의 특정 재료가 동일할 수 있는 경우에도, 예컨대, 선택적 영역 회절(selective area diffraction: SED)을 사용하여 IC 디바이스(400B 및 400C)에서 심(seam) 또는 얇은 층으로 인식할 수 있으며, 이 경우 본딩 계면은 이와 달리 벌크 절연체(예컨대, 벌크 산화물) 층으로 나타나는 것에서도 여전히 심 또는 얇은 층으로 보일 것이다. 본 명세서에 사용된 바와 같이, 달리 명시되지 않는 한, "본딩 재료(540)"에 대한 언급은 IC 구조체(401 및 402)를 본딩하는 데 의도적으로 추가된 접착 재료가 사용되지 않는 실시예에 대한 "본딩 계면"에 적용 가능하다.
본 도면에 구체적으로 도시되지는 않았지만, 본 명세서에 설명된 바와 같은 IC 디바이스(700)의 임의의 실시예는 IC 구조체(401)에, 예컨대, IC 구조체(401)의 금속화 스택의 금속층의 일부 또는 전체 쌍 사이에 및/또는 IC 구조체(402)에, 예컨대, IC 구조체(402)의 금속화 스택의 금속층의 일부 또는 전체 쌍 사이에 포함될 수 있는 하나 이상의 ES 재료를 더 포함할 수 있다. 그러한 ES 재료의 층은 반도체 제조 분야에서 일반적으로 사용되며 IC 구조체(401, 402)의 상이한 위치에 제공될 수 있고, 위치는 예를 들어, 이들 IC 구조체의 일부를 제조하는 데 사용되는 특정 프로세싱 기법에 의존한다. 몇몇 실시예에서, IC 구조체(401, 402)는 상이한 재료 또는 상이한 제조 기법을 사용하여 상이한 제조자에 의해 제작될 수 있기 때문에, 그들의 ES 재료의 재료 조성은 상이할 수 있다. 예를 들어, IC 구조체(401)에 포함된 ES 재료는 실리콘과 질소를 가진 재료(예컨대, 실리콘 질화물)를 포함할 수 있는 반면, IC 구조체(402)에 포함된 ES 재료는 실리콘과 탄소를 가진 재료(예컨대, 실리콘 탄화물)를 포함할 수 있거나 또는 IC 구조체(401, 402)에 포함된 ES 재료 중 하나는 알루미늄 및 산소를 가진 재료(예를 들어, 알루미늄 산화물)을 포함할 수 있다. 또한, IC 구조체(401 및 402) 사이의 계면에서 본딩 재료(540)는 IC 구조체(401)에 포함된 ES 재료 및 IC 구조체(402)에 포함된 ES 재료 중 하나 또는 둘 모두와 상이한 재료 조성을 가질 수 있다. 예를 들어, 몇몇 실시예에서, 본딩 재료(540)는 실리콘, 질소 및 탄소를 포함할 수 있으며, 이들 재료 중 임의의 것의 원자 백분율은 적어도 1%, 예를 들어, 약 1%와 50% 사이일 수 있으며, 이는 전형적으로 농도가 약 0.1% 미만인 우발적 불순물과는 대조적으로 이들 요소가 의도적으로 추가된 것임을 나타낸다. 실리콘 외에 이러한 농도의 질소와 탄소를 모두 갖는 것은 질소 또는 탄소가 실리콘과 결합하여 사용되는 기존 반도체 제조 프로세스에서 전형적으로 사용되지 않으며 따라서 본 명세서에 설명되는 하이브리드 제조의 특유의 특징이 될 것이다. IC 구조체(401 및 402) 사이의 계면에서 실리콘, 질소 및 탄소를 포함하는 ES 재료(이들 재료 중 임의의 것의 원자 백분율은 적어도 1%일 수 있고, 예를 들어 SiOCN)를 사용하는 것은 그러한 재료가 ES 재료로서 둘 다 작용할 수 있고, IC 구조체(401, 402)를 함께 본딩하기에 충분한 접착 특성을 갖는다는 점에서 유리할 수 있다. 또한, 실리콘, 질소 및 탄소를 포함하는 IC 구조체(401 및 402) 사이의 계면에서 ES 재료(이들 재료 중 임의의 것의 원자 백분율은 적어도 1%일 수 있음)는 IC 구조체(401 및 402)의 ES 재료에 대한 이 재료의 에칭 선택도를 개선하는 측면에서 유리할 수 있다.
도 7(a)에 도시된 바와 같이, 후면 구조체(410)는 IC 구조체(401)의 후면(534-1) 상에 제공된다. IC 구조체(401)의 후면(534-1) 상에 제공된 후면 구조체(410)가 IC 구조체(401)의 백엔드 메모리뿐만 아니라 IC 구조체(402)의 백엔드 메모리에도 전력을 제공할 수 있게 하기 위해, 본딩 후 비아(after-bonding via)(730)가 제공될 수 있고, 본딩 후 비아(730)는 IC 구조체(401)의 백엔드 메모리의 메모리 셀(520) 중 임의의 것과 IC 구조체(402)의 백엔드 메모리의 메모리 셀(520) 중 임의의 것에 후면 상호연결부(518) 중 하나 이상을 결합하도록 구성된다. 도 7(a)에 도시된 바와 같이, 몇몇 실시예에서, 본딩 후 비아(730)는 IC 구조체(402)의 후면(534-1)으로부터 IC 구조체(402)의 전면(534-2)을 향하여 이에 도달하도록 연장되고, 본딩 재료(540)를 통해 연장될 수 있고, IC 구조체(401)의 전면(534-2)으로부터 IC 구조체(401)의 후면(534-1)을 향하여 이에 도달하도록 더 연장되고, 후면 절연체(516) 내로 더 연장되어 후면 구조체(410)의 적어도 하나의 후면 상호연결부(518)와 전기적으로 접촉한다. 도면을 복잡하게 하지 않기 위해 도 7(a)에 구체적으로 도시되지는 않았지만, 본딩 후 비아(730)는 IC 구조체(401, 402)의 메모리 셀 뿐만 아니라 IC 구조체(401, 402)의 임의의 다른 구성요소(예를 들어, 그들의 프론트엔드 트랜지스터(504))에도 결합되어 이들 구성요소에 전력을 제공할 수 있다. 다양한 실시예에서, IC 구조체(401 및 402)의 상호연결부(508), 후면 상호연결부(518) 및 본딩 후 비아(730)는 상호연결부(508), 후면 상호연결부(518) 및 비아(530)에 대해 전술한 바와 같이 구현될 수 있다.
도 7(a)는 상부 IC 구조체(즉, IC 구조체(402))의 지지 구조체(502)가 제거되는 IC 구조체(401, 402)의 f2f 본딩의 일 실시예를 도시한다. 이것은 IC 구조체(401 및 402)의 본딩이 수행된 후에 IC 구조체(402)의 지지 구조체(502)의 두께를 감소시키기 위해 임의의 적절한 연삭 또는 연마 프로세스를 사용함으로써 수행될 수 있다. 따라서, 도 7(a)의 실시예에서 IC 구조체(402)의 후면(534-1)은 도 7(a)에 도시된 바와 같이 IC 구조체(402)의 FEOL 층(420-2)의 후면일 수 있다. 다른 실시예에서, IC 구조체(402)의 지지 구조체(502)의 일부 또는 전부는 도 7(b)의 IC 디바이스(700B)에 도시된 바와 같이 남아 있을 수 있으며, 이는 도 7(b)의 실시예에서 IC 구조체(402)의 후면(534-1)이 IC 구조체(402)의 지지 구조체(502)의 후면일 수 있다는 것을 의미한다. 이러한 실시예의 경우, 본딩 후 비아(730)는 도 7(b)에 도시된 바와 같이 IC 구조체(402)의 지지 구조체(502)의 후면으로부터 제공될 수 있다. 이와 달리, IC 디바이스(700B)는 전술한 IC 디바이스(700A)와 실질적으로 동일할 수 있다.
도 7(c)에 도시된 IC 디바이스(700C)는, IC 구조체(402)의 후면(534-1)이 IC 구조체(401)의 전면(534-2)에 본딩되기 때문에 IC 디바이스(700C)가 IC 구조체(401 및 402)의 f2b-본딩된 어셈블리라는 점을 제외하고는, IC 디바이스(700B)와 유사하다. 따라서, f2b-본딩된 어셈블리에서, IC 구조체(401, 402) 중 어느 것도 본딩을 위해 뒤집히지 않아서 IC 구조체 중 하나의 하부면은 다른 IC 구조체의 상부면을 마주보고 이에 본딩된다. 이러한 실시예의 경우, 본딩 후 비아(730)는 IC 구조체(402)의 전면(534-2)으로부터 IC 구조체(402)의 후면(534-1)(도 7(c)에 도시된 실시예의 경우 IC 구조체(402)의 지지 구조체(502)의 후면임)을 향해 이에 도달하도록 연장될 수 있고, 본딩 재료(540)를 통해 연장되며, IC 구조체(401)의 전면(534-2)으로부터 IC 구조체(401)의 후면(534-1)을 향하여 이에 도달하도록 더 연장되고, 후면 절연체(516) 내로 더 연장되어 후면 구조체(410)의 적어도 하나의 후면 상호연결부(518)와 전기적으로 접촉한다. 이와 달리, IC 디바이스(700C)는 전술한 IC 디바이스(700B)와 실질적으로 동일할 수 있다.
도 7(d)에 도시된 IC 디바이스(700D)는, IC 구조체(700D)의 지지 구조체(502)기 IC 구조체(401 및 402)의 f2b 본딩을 수행하기 전에 제거된 것을 제외하고는, IC 디바이스(700C)와 유사하며, 즉, IC 디바이스(700D)는 IC 구조체(401 및 402)의 f2b-본딩된 어셈블리이다. 이러한 실시예의 경우, 본딩 후 비아(730)는 IC 구조체(402)의 전면(534-2)으로부터 IC 구조체(402)의 후면(534-1)(도 7(d)에 도시된 실시예의 경우 IC 구조체(402)의 FEOL 층(420-2)의 후면임)을 향해 이에 도달하도록 연장될 수 있고, 본딩 재료(540)를 통해 연장되며, IC 구조체(401)의 전면(534-2)으로부터 IC 구조체(401)의 후면(534-1)을 향하여 이에 도달하도록 더 연장되고, 후면 절연체(516) 내로 더 연장되어 후면 구조체(410)의 적어도 하나의 후면 상호연결부(518)와 전기적으로 접촉한다. 이와 달리, IC 디바이스(700D)는 전술한 IC 디바이스(700C)와 실질적으로 동일할 수 있다.
도 8(a) 및 도 8(b)는 본 개시의 몇몇 실시예에 따른, 함께 본딩된 복수의 IC 구조체 및 백엔드 메모리로의 전력 전달을 위한 후면 공개부를 갖는 IC 디바이스(예를 들어, 도 7(a) 내지 도 7(d)에 도시된 IC 디바이스(700) 중 임의의 것)를 제조하는 상이한 단계에서의 측단면도를 제공한다. 도 8(a) 및 도 8(b)에 도시된 예시적인 제조 방법은 예를 들어, 도 6(a) 내지 도 6(f)를 참조하여 전술한 바와 같이, 당업계에 공지된 다양한 세정 또는 평탄화 동작과 같은 도 8(a) 및 도 8(b)에 구체적으로 도시되지 않은 다른 동작을 포함할 수 있다.
함께 본딩된 복수의 IC 구조체를 갖는 IC 디바이스를 형성하기 위한 제조 방법은 후면 구조체(410)를 갖는 제1 IC 구조체(401)가 형성되는 전술한 바와 같은 프로세스(602-610)로 시작할 수 있고, IC 구조체(401)와 별개로 제2 IC 구조체(402)를 또한 형성하기 위해 프로세스(602)를 수행한다. 간결함을 위해, 이들 프로세스는 도 8(a) 및 도 8(b)에 설명되거나 도시되지 않는다. 그 다음, 제조 방법은 IC 구조체(402)를 IC 구조체(401)와 접촉시켜 그들의 대향하는 면들이 전술한 바와 같이 함께 본딩될 수 있도록 하는 것을 포함하는 도 8(a)에 도시된 프로세스(802)로 진행할 수 있다. 도 8(a)는 IC 구조체(401, 402)의 f2f 본딩의 일 실시예를 도시하지만, 먼저 도 8(a)의 예시와 관련하여 IC 구조체(402)를 뒤집어서 IC 구조체(402)의 후면(534-1)이 본 명세서에 설명된 f2b 실시예 중 임의의 것에 따라 IC 구조체(401)의 전면(534-2)에 본딩되도록 함으로써 동일한 프로세스가 수행될 수 있다. 도 8(a)는 IC 구조체(402)가 지지 구조체(502)를 포함하지 않는 IC 구조체(401, 402)의 f2f 본딩의 일 실시예를 도시하지만, 프로세스(802)의 다른 실시예에서 IC 구조체(402)는 지지 구조체(502)를 포함할 수 있는데, 예를 들어, 도 7(b)에 도시된 바와 같이, 지지 구조체는 IC 구조체(401, 402)의 본딩 후에 및 본딩 후 비아(730)가 제공되기 전에 제거될 수 있다.
제조 방법은 IC 구조체(401 및 402)가 함께 본딩된 후, 전술한 바와 같이 접합 후 비아(730)를 제공하는 것을 포함하는 도 8(b)에 도시된 프로세스(804)를 더 포함할 수 있다. 한번 더, 도 8(b)는 IC 구조체(402)가 지지 구조체(502)를 포함하지 않는 IC 구조체(401, 402)의 f2f 본딩 후에 본딩 후 비아(730)를 형성하는 일 실시예를 도시하지만, 프로세스(804)의 다른 실시예에서, IC 구조체(402)는 도 7(b)에 도시된 바와 같이 지지 구조체(502)를 포함할 수 있고, 본딩 후 비아(730)는 도 7(b)에서와 같이 지지 구조체(502)의 후면으로부터 형성될 수 있다. 또 다른 실시예에서, IC 구조체(402)는 f2b 배열로 IC 구조체(401)에 본딩될 수 있고, 이 경우 본딩 후 비아(730)는 도 7(c) 또는 도 7(d)에서와 같이 IC 구조체(402)의 전면(534-2)으로부터 형성될 수 있다.
단일 IC 구조체를 갖는 IC 디바이스, 예를 들어, IC 디바이스(500A 및 500B)와 유사하게, IC 디바이스(700A-700D)의 제조 동안 상이한 측면에서 상이한 제조 프로세스가 수행되는 것 때문에, 몇몇 실시예에서, 이들 디바이스는 도 8(a) 및 도 8(b)를 참조하여 설명된 바와 같은 제조 방법을 나타내는 특유의 특징을 나타낸다. 특히, 상호연결부(508), 후면 상호연결부(518) 및 본딩 후 비아(730)의 사다리꼴 단면 형상을 조사하는 것은 도 7(a) 내지 도 7(d)에 도시된 바와 같은 IC 디바이스를 제조하는 데 사용되는 도 8(a) 및 도 8(b)에 도시된 바와 같은 제조 방법의 특유의 특징을 드러낼 수 있다. 예를 들어, 모든 IC 디바이스(700)의 경우, 제1 IC 구조체(401)의 상호연결부(508)의 사다리꼴 단면의 짧은 변은 그들의 긴 변보다 후면 구조체(410)에 더 가깝거나 또는 다르게 표현하면, 제1 IC 구조체(401)의 상호연결부(508)의 사다리꼴 단면의 긴 변은 그들의 짧은 변보다 본딩 계면(440)에 더 가까울 수 있다. 또한, 모든 IC 디바이스(700)의 경우, 후면 상호연결부(518)의 사다리꼴 단면의 짧은 변은 그들의 긴 변보다 IC 구조체(401)의 FEOL 층(420-1) 및 본딩 계면(440)에 더 가깝거나 또는 다르게 표현하면, 후면 상호연결부(518)의 사다리꼴 단면의 긴 변은 그들의 짧은 변보다 본딩 계면(440)으로부터 더 멀리 떨어져 있을 수 있다. IC 구조체(401 및 402)의 f2f 본딩 배열의 경우(예를 들어, IC 디바이스(700A 또는 700B)의 경우), 제2 IC 구조체(402)의 상호연결부(508)의 사다리꼴 단면의 긴 변이 그들의 짧은 변보다 본딩 계면(440)에 더 가까울 수 있고 본딩 후 비아(730)의 사다리꼴 단면의 짧은 변은 이의 긴 변보다 후면 구조체(410)에 더 가깝거나 또는 다르게 표현하면, 본딩 후 비아(730)의 사다리꼴 단면의 긴 변은 제2 IC 구조체(402)의 후면(534-1)에 있을 수 있는 반면, 본딩 후 비아(730)의 사다리꼴 단면의 짧은 변은 후면 상호연결부(518) 중 하나 이상과 접촉할 수 있다. 반면에, IC 구조체(401 및 402)의 f2b 본딩 배열의 경우(예를 들어, IC 디바이스(700C 또는 700D)의 경우), 제2 IC 구조체(402)의 상호연결부(508)의 사다리꼴 단면의 짧은 변은 그들의 긴 변보다 본딩 계면(440)에 더 가까울 수 있는 반면, 본딩 후 비아(730)의 사다리꼴 단면의 짧은 변은 이의 김 변보다 후면 구조체(410)에 여전히 더 가깝거나 또는 다르게 표현하면, 본딩 후 비아(730)의 사다리꼴 단면의 긴 변은 제2 IC 구조체(402)의 전면(534-2)에 있을 수 있는 반면, 본딩 후 비아(730)의 사다리꼴 단면의 짧은 변은 후면 상호연결부(518) 중 하나 이상과 접촉할 수 있다.
본 명세서에 개시된 바와 같은 백엔드 메모리로의 전력 전달을 위한 후면 공개부를 갖는 IC 디바이스는 임의의 적합한 전자 디바이스에 포함될 수 있다. 도 9 내지 도 13은 본 명세서에 개시된 바와 같이 백엔드 메모리로의 전력 전달을 위한 후면 공개부를 갖는 하나 이상의 IC 디바이스를 포함할 수 있는 디바이스 및 구성요소의 다양한 예를 도시한다.
도 9(a) 및 도 9(b)는 본 명세서에 개시된 실시예 중 임의의 것에 따른 백엔드 메모리로의 전력 전달을 위한 후면 공개부를 갖는 하나 이상의 IC 디바이스를 포함할 수 있는 웨이퍼(2000) 및 다이(2002)의 평면도이다. 몇몇 실시예에서, 다이(2002)는 본 명세서에 개시된 실시예 중 임의의 것에 따라 IC 패키지에 포함될 수 있다. 예를 들어, 다이(2002) 중 임의의 것은 도 11에 도시된 IC 패키지(2200)에서 다이(2256) 중 임의의 것으로 기능할 수 있다. 웨이퍼(2000)는 반도체 재료로 구성될 수 있고 웨이퍼(2000)의 표면 상에 형성된 IC 구조체를 갖는 하나 이상의 다이(2002)를 포함할 수 있다. 다이(2002) 각각은 임의의 적합한 IC(예를 들어, 본 명세서에 설명된 바와 같은 백엔드 메모리로의 전력 전달을 위한 후면 공개부로써 구현된 구조체를 포함하는 IC)를 포함하는 반도체 제품의 반복 유닛일 수 있다. 반도체 제품의 제작이 완료된 후(예를 들어, 본 명세서에 설명된 백엔드 메모리로의 전력 전달을 위한 후면 공개부를 갖는 하나 이상의 IC 디바이스의 제조, 예를 들어, 본 명세서에 설명된 백엔드 메모리로의 전력 전달을 위한 후면 공개부를 갖는 IC 디바이스의 임의의 실시예 이후), 웨이퍼(2000)는 다이(2002) 각각이 반도체 제품의 개별 "칩"을 제공하기 위해 서로 분리되는 싱귤레이션 프로세스를 겪을 수 있다. 특히, 본 명세서에 개시된 바와 같은 백엔드 메모리로의 전력 전달을 위한 후면 공개부를 갖는 IC 구조체를 포함하는 디바이스는 웨이퍼(2000)의 형태(예를 들어, 싱귤레이팅되지 않음) 또는 다이(2002)의 형태(예를 들어, 싱귤레이팅됨)를 취할 수 있다. 다이(2002)는 하나 이상의 트랜지스터(예를 들어, 본 명세서에 설명된 바와 같은 FEOL 층(420)의 하나 이상의 프론트엔드 트랜지스터(504) 및 BEOL 층(430)의 하나 이상의 트랜지스터(510) 및/또는 이하 논의되는 도 10의 하나 이상의 프론트엔드 트랜지스터(2140)), 하나 이상의 메모리 셀(예를 들어, 본 명세서에 설명된 바와 같은 하나 이상의 1T-1C 메모리 셀 또는 임의의 다른 백엔드 메모리 셀), 및/또는 트랜지스터 및/또는 메모리 셀에 전기 신호를 라우팅하기 위한 지원 회로(예를 들어, 본 명세서에 설명된 바와 같은 하나 이상의 상호연결부)뿐만 아니라 기타 IC 구성요소도 포함할 수 있다. 몇몇 실시예에서, 웨이퍼(2000) 또는 다이(2002)는 메모리 디바이스, 로직 디바이스(예를 들어, AND, OR, NAND, 또는 NOR 게이트), 또는 임의의 다른 적합한 회로 요소를 구현하거나 포함할 수 있다. 이들 디바이스 중 다수는 단일 다이(2002)에 결합될 수 있다. 예를 들어, 주어진 층의 복수의 메모리 셀에 의해 형성된 메모리 어레이는 프로세싱 디바이스(예를 들어, 도 13의 프로세싱 디바이스(2402))와 동일한 다이(2002) 또는 메모리 디바이스에 정보를 저장하거나 메모리 어레이에 저장된 명령어를 실행하도록 구성된 다른 로직 상에 형성될 수 있다.
도 10은 본 명세서에 개시된 실시예 중 임의의 것에 따른 백엔드 메모리로의 전력 전달을 위한 후면 공개부를 갖는 IC 디바이스일 수 있는 IC 디바이스(2100)의 일측의 측단면도이다. 예를 들어, IC 디바이스(2100)는 전술한 IC 디바이스(400, 500 또는 700) 중 임의의 것을 제조하기 위한 기초를 형성할 수 있고, 즉, 본 명세서에 설명된 바와 같은 백엔드 메모리로의 전력 전달을 위한 후면 공개부를 갖는 IC 디바이스를 제조하기 위한 기초를 형성할 수 있다. 특히, 본 명세서에 설명된 바와 같은 백엔드 메모리는 IC 디바이스(2100)의 백엔드 층 중 임의의 것, 예를 들어, 도 10에 도시된 상호연결층(2106-2110) 중 임의의 것 내에 구현될 수 있다. 그러한 백엔드 메모리가 IC 디바이스(2100)에 통합될 수 있는 다양한 가능성이 있기 때문에, 백엔드 메모리는 도 10에 구체적으로 도시되지 않는다. 몇몇 실시예에서, IC 디바이스(2100)는 IC 패키지(2300)에서 다이(2256) 중 임의의 것으로서 기능할 수 있다.
도 10에 도시된 바와 같이, IC 디바이스(2100)는 그 위에 하나 이상의 디바이스 층(2104)이 제공되는 후면 전력 전달 구조체(2102)를 포함할 수 있다. 후면 전력 전달 구조체(2102)는 전술한 후면 구조체(410)로서 구현될 수 있다. 디바이스 층(2104)은 전술한 FEOL 층(420)의 프론트엔드 트랜지스터(504)를 갖는 하나 이상의 층의 일례를 제공한다. 디바이스 층(2104)은 기판(2102) 상에 형성된 하나 이상의 트랜지스터(2140)(예를 들어, 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field-effect transistor: MOSFET))의 특징부를 포함할 수 있다. 트랜지스터(2140)는 전술한 프론트엔드 트랜지스터(504) 중 임의의 것의 일례를 제공한다. 디바이스 층(2104)은, 예를 들어, 하나 이상의 S/D 영역(2120), S/D 영역(2120) 사이의 트랜지스터(2140) 내의 전류 흐름을 제어하는 게이트(2122), 및 S/D 영역(2120)으로/으로부터 전기 신호를 라우팅하는 하나 이상의 S/D 콘택트(2124)를 포함할 수 있다. 트랜지스터(2140)는 디바이스 격리 영역, 게이트 콘택트 등과 같이 명료함을 위해 도시되지 않은 추가 특징부를 포함할 수 있다.
각각의 트랜지스터(2140)는 적어도 2개의 층, 즉 게이트 유전체 층 및 게이트 전극층으로 형성된 게이트(2122)를 포함할 수 있다. 일반적으로, 트랜지스터(2140)의 게이트 유전체 층은 하나의 층 또는 층들의 스택을 포함할 수 있고, 게이트 유전체(216)와 관련하여 전술한 재료 중 임의의 것을 포함할 수 있다. 몇몇 실시예에서, 하이-k 재료가 사용될 때 그 품질을 개선하기 위해 게이트(2122)의 게이트 유전체에 대해 어닐링 프로세스가 수행될 수 있다.
게이트 전극은 게이트 유전체 상에 형성될 수 있고 트랜지스터(2140)가 PMOS 트랜지스터인지 NMOS 트랜지스터인지에 따라 적어도 하나의 P형 일함수 금속 또는 N형 일함수 금속을 포함할 수 있다. 몇몇 구현에서, 게이트 전극은 2개 이상의 금속층의 스택을 포함할 수 있고, 하나 이상의 금속층은 일함수 금속층이고 적어도 하나의 금속층은 충진 금속층이다. 다른 목적을 위해 장벽 층과 같은 추가 금속 층이 포함될 수 있다. 게이트(2122)의 게이트 전극은 게이트 전극(214)에 관하여 전술한 재료 중 임의의 것을 포함할 수 있다.
몇몇 실시예에서, 소스-채널-드레인 방향을 따른 트랜지스터(2140)의 단면으로서 볼 때, 게이트(2122)의 게이트 전극은 기판의 표면에 실질적으로 평행한 하단 부분을 포함하는 U자형 구조체 및 기판의 상부 표면에 실질적으로 수직인 2개의 측벽 부분을 포함할 수 있다. 다른 실시예에서, 게이트 전극을 형성하는 금속층 중 적어도 하나는 단순히 기판의 상부 표면에 실질적으로 평행하고 기판의 상부 표면에 실질적으로 수직인 측벽 부분을 포함하지 않는 평면 층일 수 있다. 다른 실시예에서, 게이트 전극은 U자형 구조체와 평면의 조합, 비U자형 구조체를 포함할 수 있다. 예를 들어, 게이트 전극은 하나 이상의 평면의 비U자형 층의 맨 위에 형성된 하나 이상의 U자형 금속층을 포함할 수 있다. 몇몇 실시예에서, 게이트 전극은 (예를 들어, FinFET의 핀이 "평평한" 상부 표면을 갖지 않고 대신 둥근 피크를 갖는 경우) V자형 구조체를 포함할 수 있다.
몇몇 실시예에서, 한 쌍의 측벽 스페이서가 게이트 스택의 양측 상에 형성되어 게이트 스택을 브래킷(bracket)할 수 있다. 측벽 스페이서는 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 탄소 도핑된 실리콘 질화물 및 실리콘 산화질화물과 같은 재료로 형성될 수 있다. 측벽 스페이서를 형성하기 위한 프로세스는 당업계에 잘 알려져 있고 일반적으로 증착 및 에칭 프로세스 단계를 포함한다. 몇몇 실시예에서, 복수의 스페이서 쌍이 사용될 수 있으며, 예를 들어, 두 쌍, 세 쌍 또는 네 쌍의 측벽 스페이서가 게이트 스택의 양측 상에 형성될 수 있다.
S/D 영역(2120)은 각각의 트랜지스터(2140)의 게이트에 인접할 수 있다. S/D 영역(2120)은 예를 들어, 주입/확산 프로세스 또는 에칭/증착 프로세스를 사용하여 형성될 수 있다.
다양한 트랜지스터(2140)는 도 10에 도시된 유형 및 구성에 제한되지 않으며 예를 들어, 평면 트랜지스터, 비평면 트랜지스터(예를 들어, FinFET, 나노와이어 또는 나노리본 트랜지스터), 또는 상이한 유형 및 구성의 트랜지스터의 조합과 같은 광범위하게 다양한 다른 유형 및 구성을 포함할 수 있다.
하나 이상의 상호연결층(2106-2110)은 IC 디바이스(2100)의 ILD 스택(2119)을 형성할 수 있다. 몇몇 실시예에서, 전력 및/또는 입출력(I/O) 신호와 같은 전기 신호는 디바이스 층(2104) 상에 배치된 하나 이상의 상호연결층(도 10에 상호연결층(2106-2110)으로 도시됨)을 통해 디바이스 층(2104)의 트랜지스터(2140)로 및/또는 트랜지스터(2140)로부터 및/또는 IC 디바이스(2100)의 ILD 스택(2119)에 구현된 백엔드 메모리로 라우팅될 수 있다. 예를 들어, 디바이스 층(2104)의 전기 전도성 특징부(예를 들어, 게이트(2122) 및 S/D 콘택트(2124))는 상호연결층(2106-2110)의 상호연결 구조체(2128)와 전기적으로 결합될 수 있다.
상호연결 구조체(2128)는 광범위하게 다양한 설계에 따라 전기 신호를 라우팅하기 위해 상호연결 층(2106-2110) 내에 배열될 수 있다(특히, 배열은 도 10에 도시된 상호연결 구조체(2128)의 특정 구성으로 제한되지 않음). 특정 수의 상호연결층(2106-1210)이 도 10에 도시되어 있지만, 본 개시의 실시예는 도시된 것보다 더 많거나 더 적은 상호연결층을 갖는 IC 디바이스를 포함한다.
몇몇 실시예에서, 상호연결 구조체(2128)는 금속과 같은 전기 전도성 재료로 채워진 트렌치 구조체(2128a)(때때로 "라인"으로 지칭됨) 및/또는 비아 구조체(2128B)(때때로 "홀"로 지칭됨)를 포함할 수 있다. 트렌치 구조체(2128a)는 디바이스 층(2104)이 형성되는 기판(2102)의 표면과 실질적으로 평행한 평면의 방향으로 전기 신호를 라우팅하도록 배열될 수 있다. 예를 들어, 트렌치 구조체(2128a)는 도 10의 관점에서 페이지 안팎의 방향으로 전기 신호를 라우팅할 수 있다. 비아 구조체(2128B)는 디바이스 층(2104)이 형성되는 기판(2102)의 표면에 실질적으로 수직인 평면 방향으로 전기 신호를 라우팅하도록 배열될 수 있다. 몇몇 실시예에서, 비아 구조체(2128B)는 상이한 상호연결층(2106-2110)의 트렌치 구조체(2128a)를 함께 전기적으로 결합할 수 있다.
상호연결층(2106-2110)은 도 10에 도시된 바와 같이 상호연결 구조체(2128) 사이에 배치된 유전체 재료(2126)를 포함할 수 있다. 몇몇 실시예에서, 상호연결층(2106-2110) 중 상이한 것에서 상호연결 구조체(2128) 사이에 배치된 유전체 재료(2126)는 상이한 조성을 가질 수 있고, 다른 실시예에서, 상이한 상호연결층(2106-2110) 사이의 유전체 재료(2126)의 조성은 동일할 수 있다. 유전체 재료(2126)는 전술한 절연체/유전체 재료 중 임의의 것을 포함할 수 있다.
제1 상호연결층(2106)(금속 1 또는 "M1"으로 지칭됨)은 디바이스 층(2104) 상에 직접 형성될 수 있다. 몇몇 실시예에서, 제1 상호연결층(2106)은 도시된 바와 같이 트렌치 구조체(2128a) 및/또는 비아 구조체(2128B)를 포함할 수 있다. 제1 상호연결층(2106)의 트렌치 구조체(2128a)는 디바이스 층(2104)의 콘택트(예를 들어, S/D 콘택트(2124))와 결합될 수 있다.
제2 상호연결층(2108)(금속 2 또는 "M2"로 지칭됨)은 제1 상호연결층(2106) 상에 직접 형성될 수 있다. 몇몇 실시예에서, 제2 상호연결층(2108)은 제2 상호연결층(2108)의 트렌치 구조체(2128a)를 제1 상호연결층(2106)의 트렌치 구조체(2128a)와 결합하기 위한 비아 구조체(2128B)를 포함할 수 있다. 트렌치 구조체(2128a) 및 비아 구조체(2128B)는 명확성을 위해 각각의 상호연결층 내(예를 들어, 제2 상호연결층(2108) 내)에 라인으로 구조적으로 표시되지만, 몇몇 실시예에서 트렌치 구조체(2128a) 및 비아 구조체(2128B)는 구조적으로 및/또는 물질적으로 인접할 수 있다(예를 들어, 이중 다마신 프로세스 동안 동시에 채워짐).
제3 상호연결층(2110)(금속 3 또는 "M3"으로 지칭됨)(및 원하는 경우 추가 상호연결층)은 제2 상호연결층(2108) 또는 제1 상호연결층(2106)과 관련하여 설명된 유사한 기법 및 구성에 따라 제2 상호연결층(2108) 상에 연속하여 형성될 수 있다.
상호연결층(2106-2110)은 전술한 금속층(M1-M3)일 수 있다. 또한 전술한 바와 같이, IC 디바이스(2100)에 추가의 금속층이 존재할 수 있다.
몇몇 실시예에서, 전력 및/또는 I/O 신호와 같은 전기 신호는 전술한 바와 같이, 후면 전력 전달 구조체(2102)로부터 디바이스 층(2104)의 트랜지스터(2140)로 및/또는 트랜지스터(2140)로부터 및/또는 IC 디바이스(2100)의 ILD 스택(2119) 내에 구현된 백엔드 메모리로 라우팅될 수 있다.
IC 디바이스(2100)는 도 9(a)의 웨이퍼(2000) 상에 형성될 수 있고 다이, 예컨대, 도 9(b)의 다이(2002) 내에 포함될 수 있다.
도 11은 본 명세서에 개시된 임의의 실시예에 따른 백엔드 메모리로의 전력 전달을 위한 후면 공개부를 갖는 IC 디바이스를 포함할 수 있는 예시적인 IC 패키지(2200)의 측단면도이다. 몇몇 실시예에서, IC 패키지(2200)는 SiP(system-in-package)일 수 있다.
패키지 기판(2252)은 유전체 재료(예를 들어, 세라믹, 빌드업 필름, 내부에 필러 입자를 갖는 에폭시 필름 등)로 형성될 수 있고, 면(2272)과 면(2274) 사이, 또는 면(2272) 상의 상이한 위치들 사이, 및/또는 면(2274) 상의 상이한 위치들 사이의 유전체 재료를 통해 연장되는 전도성 경로를 가질 수 있다. 이들 전도성 경로는 도 10을 참조하여 앞에서 논의된 상호연결 구조체(2128) 중 임의의 것의 형태를 취할 수 있다.
패키지 기판(2252)은 패키지 기판(2252)을 통해 전도성 경로(2262)에 결합되는 전도성 콘택트(2263)를 포함할 수 있으며, 이는 다이(2256) 및/또는 인터포저(2257) 내의 회로부가 전도성 콘택트(2264) 중 다양한 것에(또는 패키지 기판(2252)에 포함된 다른 디바이스(도시되지 않음)에) 전기적으로 결합될 수 있게 한다.
IC 패키지(2200)는 인터포저(2257)의 전도성 콘택트(2261), 제1 레벨 상호연결부(2265) 및 패키지 기판(2252)의 전도성 콘택트(2263)를 통해 패키지 기판(2252)에 결합된 인터포저(2257)를 포함할 수 있다. 도 11에 도시된 제1 레벨 상호연결부(2265)는 솔더 범프이지만, 임의의 적합한 제1 레벨 상호연결부(2265)가 사용될 수 있다. 몇몇 실시예에서, IC 패키지(2200)에는 인터포저(2257)가 포함되지 않을 수 있으며, 대신, 다이(2256)가 제1 레벨 상호연결부(2265)에 의해 면(2272)에서 전도성 콘택트(2263)에 직접 결합될 수 있다.
IC 패키지(2200)는 다이(2256)의 전도성 콘택트(2254), 제1 레벨 상호연결부(2258), 및 인터포저(2257)의 전도성 콘택트(2260)를 통해 인터포저(2257)에 결합된 하나 이상의 다이(2256)를 포함할 수 있다. 전도성 콘택트(2260)는 인터포저(2257)를 통해 전도성 경로(도시 생략)에 결합될 수 있으며, 이는 다이(2256) 내의 회로부가 전도성 콘택트(2261) 중 다양한 것에(또는 인터포저(2257)에 포함된 다른 디바이스(도시 생략)에) 전기적으로 결합될 수 있게 한다. 도 11에 도시된 제1 레벨 상호접속부(2258)는 솔더 범프이지만, 임의의 적합한 제1 레벨 상호연결부(2258)가 사용될 수 있다. 본 명세서에 사용된 바와 같이, "전도성 콘택트"는 상이한 구성요소들 사이의 계면으로서의 역할을 하는 전기 전도성 재료(예를 들어, 금속)의 일부를 지칭할 수 있고, 전도성 콘택트는 구성요소의 표면 내에 리세스되거나, 구성요소의 표면과 같은 높이이거나 또는 구성요소의 표면에서 멀리 연장될 수 있으며, 임의의 적절한 형태(예컨대, 전도성 패드 또는 소켓)를 취할 수 있다. 본 명세서에 설명된 바와 같이 백엔드 메모리로의 전력 전달을 위한 후면 공개부를 갖는 IC 디바이스로서 구현된 다이(2256) 중 임의의 것의 경우, 전도성 콘택트(2254)는 후면 구조체(410)가 제공되는 FEOL 층(420)으로부터 가장 멀리 떨어진 상호연결층 내에 있는 후면 구조체(410)의 후면 상호연결부(518)에 결합될 수 있다(즉, 전도성 콘택트(2254)는 다이(2256)의 뒤에서 노출되는 후면 상호연결부(518)에 결합될 수 있음). 따라서, 전력은 인터포저(2257)로부터 후면 상호연결부(518)를 통해 다이(2256) 내의 백엔드 메모리에 제공될 수 있다.
몇몇 실시예에서, 언더필 재료(2266)가 패키지 기판(2252)과 인터포저(2257) 사이에 제1 레벨 상호연결부(2265) 주위에 배치될 수 있고, 몰드 화합물(2268)이 다이(2256) 및 인터포저(2257) 주위에 패키지 기판(2252)과 접촉하여 배치될 수 있다. 몇몇 실시예에서, 언더필 재료(2266)는 몰드 화합물(2268)과 동일할 수 있다. 언더필 재료(2266) 및 몰드 화합물(2268)에 사용될 수 있는 예시적인 재료는 적절하다면 에폭시 몰드 재료이다. 제2 레벨 상호연결부(2270)는 전도성 콘택트(2264)에 결합될 수 있다. 도 11에 도시된 제2 레벨 상호연결부(2270)는 (예를 들어, 볼 그리드 어레이 배열을 위한) 솔더 볼이지만, 임의의 적합한 제2 레벨 상호연결부(2270)(예를 들어, 핀 그리드 어레이 배열의 핀 또는 랜드 그리드 어레이 배열의 랜드)가 사용될 수 있다. 제2 레벨 상호연결부(2270)는 IC 패키지(2200)를 회로 보드(예를 들어, 마더보드), 인터포저 또는 다른 IC 패키지와 같은 다른 구성요소에 결합하는 데 사용될 수 있으며, 이는 당업계에 알려져 있고 도 12를 참조하여 아래에서 논의된다.
몇몇 실시예에서, 다이(2256)는 본 명세서에서 논의된 다이(2002)의 실시예 중 임의의 것(예를 들어, IC 디바이스(2100)의 실시예 중 임의의 것을 포함할 수 있음)의 형태를 취할 수 있다. IC 패키지(2200)가 복수의 다이(2256)를 포함하는 실시예에서, IC 패키지(2200)는 멀티-칩 패키지(MCP)로 지칭될 수 있다. 다이(2256)는 임의의 원하는 기능을 수행하는 회로부를 포함할 수 있다. 예를 들어, 다이(2256) 중 하나 이상은 로직 다이(예컨대, 실리콘 기반 다이)일 수 있고, 다이(2256) 중 하나 이상은 본 명세서에 설명된 내장형 메모리 다이를 포함하는 메모리 다이(예컨대, 고대역폭 메모리)일 수 있다. 몇몇 실시예에서, 다이(2256) 중 임의의 것은 예를 들어, 앞에서 논의된 바와 같이, 백엔드 메모리로의 전력 전달을 위한 후면 공개부를 갖는 IC 디바이스를 포함할 수 있고, 몇몇 실시예에서, 다이(2256)의 적어도 일부는 백엔드 메모리로의 전력 전달을 위한 후면 공개부를 갖는 IC 디바이스를 포함하지 않을 수 있다.
도 11에 도시된 IC 패키지(2200)는 플립 칩 패키지일 수 있지만, 다른 패키지 아키텍처가 사용될 수 있다. 예를 들어, IC 패키지(2200)는 내장형 웨이퍼 레벨 볼 그리드 어레이(embedded wafer-level ball grid array: eWLB) 패키지와 같은 볼 그리드 어레이(ball grid array: BGA) 패키지일 수 있다. 다른 예에서, IC 패키지(2200)는 웨이퍼 레벨 칩 스케일 패키지(wafer-level chip scale package: WLCSP) 또는 패널 팬아웃(fan-out: FO) 패키지일 수 있다. 2개의 다이(2256)가 도 11의 IC 패키지(2200)에 도시되어 있지만, IC 패키지(2200)는 임의의 원하는 수의 다이(2256)를 포함할 수 있다. IC 패키지(2200)는 추가 수동 구성요소, 예컨대, 패키지 기판(2252)의 제1 면(2272) 또는 제2 면(2274) 상에 또는 인터포저(2257)의 어느 한 면 상에 배치된 표면 실장 저항기, 커패시터 및 인덕터를 포함할 수 있다. 보다 일반적으로, IC 패키지(2200)는 당업계에 공지된 임의의 다른 능동 또는 수동 구성요소를 포함할 수 있다.
도 12는 본 명세서에 개시된 실시예 중 임의의 것에 따른 백엔드 메모리로의 전력 전달을 위한 후면 공개부를 갖는 하나 이상의 IC 디바이스를 갖는 구성요소를 포함할 수 있는 IC 디바이스 어셈블리(2300)의 측단면도이다. IC 디바이스 어셈블리(2300)는 회로 보드(2302)(예를 들어, 마더보드일 수 있음) 상에 배치된 다수의 구성요소를 포함한다. IC 디바이스 어셈블리(2300)는 회로 보드(2302)의 제1 면(2340) 및 회로 보드(2302)의 반대쪽 제2 면(2342) 상에 배치된 구성요소를 포함하며, 일반적으로, 구성요소는 하나 또는 양쪽 면(2340 및 2342) 상에 배치될 수 있다. 특히, IC 디바이스 어셈블리(2300)의 구성요소 중 임의의 적합한 구성요소는 본 명세서에 개시된 실시예 중 임의의 것에 따른 백엔드 메모리로의 전력 전달을 위한 후면 공개부를 갖는 하나 이상의 IC 디바이스 중 임의의 것을 포함할 수 있으며, 예를 들어, IC 디바이스 어셈블리(2300)에 관하여 아래에서 논의되는 IC 패키지 중 임의의 것은 도 11을 참조하여 위에서 논의된 IC 패키지(2200)의 실시예 중 임의의 것(예를 들어, 다이(2256) 상에 제공되는 백엔드 메모리로의 전력 전달을 위한 후면 공개부를 갖는 하나 이상의 IC 디바이스를 포함할 수 있음)의 형태를 취할 수 있다.
몇몇 실시예에서, 회로 보드(2302)는 유전체 재료의 층에 의해 서로 분리되고 전기 전도성 비아에 의해 상호연결된 복수의 금속층을 포함하는 PCB일 수 있다. 금속층 중 임의의 하나 이상은 회로 보드(2302)에 결합된 구성요소 사이에서 (선택적으로는 다른 금속층과 함께) 전기 신호를 라우팅하기 위해 원하는 회로 패턴으로 형성될 수 있다. 다른 실시예에서, 회로 보드(2302)는 비PCB 기판일 수 있다.
도 12에 도시된 IC 디바이스 어셈블리(2300)는 결합 구성요소(2316)에 의해 회로 보드(2302)의 제1 면(2340)에 결합된 패키지 온 인터포저 구조체(2336)를 포함한다. 결합 구성요소(2316)는 패키지 온 인터포저 구조체(2336)를 회로 보드(2302)에 전기적으로 및 기계적으로 결합할 수 있고, 솔더 볼(예를 들어, 도 12에 도시됨), 소켓의 암수 부분, 접착제, 언더필 재료, 및/또는 임의의 다른 적합한 전기적 및/또는 기계적 결합 구조체를 포함할 수 있다.
패키지 온 인터포저 구조체(2336)는 결합 구성요소(2318)에 의해 인터포저(2304)에 결합된 IC 패키지(2320)를 포함할 수 있다. 결합 구성요소(2318)는 결합 구성요소(2316)와 관련하여 앞에서 논의된 형태와 같은 응용례를 위한 임의의 적합한 형태를 취할 수 있다. IC 패키지(2320)는 예를 들어, 다이(도 9(b)의 다이(2002)), IC 디바이스(예를 들어, 도 10의 IC 디바이스(2100)), 또는 임의의 다른 적합한 구성요소이거나 이를 포함할 수 있다. 특히, IC 패키지(2320)는 본 명세서에 설명된 바와 같이 백엔드 메모리로의 전력 전달을 위한 후면 공개부를 갖는 하나 이상의 IC 디바이스를 포함할 수 있다. 단일 IC 패키지(2320)가 도 12에 도시되어 있지만, 복수의 IC 패키지가 인터포저(2304)에 결합될 수 있고, 실제로, 추가의 인터포저가 인터포저(2304)에 결합될 수 있다. 인터포저(2304)는 회로 보드(2302)와 IC 패키지(2320)를 연결하는 데 사용되는 개재 기판을 제공할 수 있다. 일반적으로, 인터포저(2304)는 연결부를 더 넓은 피치로 확산시키거나 연결부를 상이한 연결부로 재라우팅할 수 있다. 예를 들어, 인터포저(2304)는 IC 패키지(2320)(예를 들어, 다이)를 회로 보드(2302)에 결합하기 위해 결합 구성요소(2316)의 BGA에 결합할 수 있다. 도 12에 도시된 실시예에서, IC 패키지(2320) 및 회로 보드(2302)는 인터포저(2304)의 양 측에 부착되고, 다른 실시예에서, IC 패키지(2320) 및 회로 보드(2302)는 인터포저(2304)의 동일 측에 부착될 수 있다. 몇몇 실시예에서, 3개 이상의 구성요소가 인터포저(2304)를 통해 상호연결될 수 있다.
인터포저(2304)는 에폭시 수지, 유리섬유 강화 에폭시 수지, 세라믹 재료, 또는 폴리이미드와 같은 폴리머 재료로 형성될 수 있다. 몇몇 구현에서, 인터포저(2304)는 실리콘, 게르마늄, 및 다른 III-V족 및 IV족 재료와 같은 반도체 기판에 사용하기 위해 앞에서 설명된 동일한 재료를 포함할 수 있는 대안적인 강성 또는 가요성 재료로 형성될 수 있다. 인터포저(2304)는 실리콘 관통 비아(through-silicon via: TSV)(2306)를 포함하지만 이에 제한되지 않는 금속 상호연결부(2308) 및 비아(2310)를 포함할 수 있다. 인터포저(2304)는 수동 및 능동 디바이스 둘 다를 포함하는 내장형 디바이스(2314)를 더 포함할 수 있다. 이러한 디바이스는 커패시터, 디커플링 커패시터, 저항기, 인덕터, 퓨즈, 다이오드, 변압기, 센서, 정전기 방전(ESD) 보호 디바이스 및 메모리 디바이스를 포함할 수 있지만, 이에 제한되지 않는다. 무선 주파수(RF) 디바이스, 전력 증폭기, 전력 관리 디바이스, 안테나, 어레이, 센서 및 마이크로전자기계 시스템(microelectromechanical system: MEMS) 디바이스와 같은 보다 복잡한 디바이스도 인터포저(2304) 상에 형성될 수 있다. 패키지 온 인터포저 구조체(2336)는 당업계에 공지된 패키지 온 인터포저 구조체 중 임의의 것의 형태를 취할 수 있다.
IC 디바이스 어셈블리(2300)는 결합 구성요소(2322)에 의해 회로 보드(2302)의 제1 면(2340)에 결합된 IC 패키지(2324)를 포함할 수 있다. 결합 구성요소(2322)는 결합 구성요소(2316)에 관하여 앞에서 논의된 실시예 중 임의의 것의 형태를 취할 수 있고, IC 패키지(2324)는 IC 패키지(2320)에 관하여 앞에서 논의된 실시예 중 임의의 것의 형태를 취할 수 있다.
도 12에 도시된 IC 디바이스 어셈블리(2300)는 결합 구성요소(2328)에 의해 회로 보드(2302)의 제2 면(2342)에 결합된 패키지 온 패키지 구조체(2334)를 포함한다. 패키지 온 패키지 구조체(2334)는 결합 구성요소(2330)에 의해 함께 결합된 IC 패키지(2326) 및 IC 패키지(2332)를 포함하여 IC 패키지(2326)는 회로 보드(2302)와 IC 패키지(2332) 사이에 배치될 수 있다. 결합 구성요소(2328 및 2330)는 앞에서 논의된 결합 구성요소(2316)의 실시예 중 임의의 것의 형태를 취할 수 있고, IC 패키지(2326 및 2332)는 앞에서 논의된 IC 패키지(2320)의 실시예 중 임의의 것의 형태를 취할 수 있다. 패키지 온 패키지 구조체(2334)는 당업계에 공지된 패키지 온 패키지 구조체 중 임의의 것에 따라 구성될 수 있다.
도 13은 본 명세서에 개시된 실시예 중 임의의 것에 따른 백엔드 메모리로의 전력 전달을 위한 후면 공개부를 갖는 하나 이상의 IC 디바이스를 가진 하나 이상의 구성요소를 포함할 수 있는 예시적인 컴퓨팅 디바이스(2400)의 블록도이다. 예를 들어, 컴퓨팅 디바이스(2400)의 구성요소 중 임의의 적합한 구성요소는 본 명세서에 개시된 실시예 중 임의의 것에 따른 백엔드 메모리로의 전력 전달을 위한 후면 공개부를 갖는 IC 디바이스를 포함하는 다이(예를 들어, 다이(2002)(도 9(b)))를 포함할 수 있다. 컴퓨팅 디바이스(2400)의 구성요소 중 임의의 것은 IC 디바이스(2100)(도 10) 및/또는 IC 패키지(2200)(도 11)를 포함할 수 있다. 컴퓨팅 디바이스(2400)의 구성요소 중 임의의 것은 IC 디바이스 어셈블리(2300)(도 12)를 포함할 수 있다.
도 13에는 다수의 구성요소가 컴퓨팅 디바이스(2400)에 포함되는 것으로 도시되어 있지만, 이들 구성요소 중 임의의 하나 이상은 응용례에 적합하다면 생략되거나 또는 중복될 수 있다. 몇몇 실시예에서, 컴퓨팅 디바이스(2400)에 포함된 구성요소의 일부 또는 전부는 하나 이상의 마더보드에 부착될 수 있다. 몇몇 실시예에서, 이들 구성요소의 일부 또는 전부는 단일 SoC 다이 상에 제조된다.
또한, 다양한 실시예에서, 컴퓨팅 디바이스(2400)는 도 13에 도시된 구성요소 중 하나 이상을 포함하지 않을 수 있지만, 컴퓨팅 디바이스(2400)는 하나 이상의 구성요소에 결합하기 위한 인터페이스 회로부를 포함할 수 있다. 예를 들어, 컴퓨팅 디바이스(2400)는 디스플레이 디바이스(2406)를 포함하지 않을 수 있지만, 디스플레이 디바이스(2406)가 결합될 수 있는 디스플레이 디바이스 인터페이스 회로부(예를 들어, 커넥터 및 드라이버 회로부)를 포함할 수 있다. 예의 또 다른 세트에서, 컴퓨팅 디바이스(2400)는 오디오 입력 디바이스(2418) 또는 오디오 출력 디바이스(2408)를 포함하지 않을 수 있지만, 오디오 입력 디바이스(2418) 또는 오디오 출력 디바이스(2408)가 결합될 수 있는 오디오 입력 또는 출력 디바이스 인터페이스 회로부(예를 들어, 커넥터 및 지원 회로부)를 포함할 수 있다.
컴퓨팅 디바이스(2400)는 프로세싱 디바이스(2402)(예를 들어, 하나 이상의 프로세싱 디바이스)를 포함할 수 있다. 본 명세서에서 사용되는 것과 같이, "프로세싱 디바이스" 또는 "프로세서"라는 용어는 레지스터 및/또는 메모리로부터 전자 데이터를 처리하여 그 전자 데이터를 레지스터 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다. 프로세싱 디바이스(2402)는 하나 이상의 DSP(digital signal processor), ASIC(application-specific IC), CPU(central processing unit), GPU(graphic processing unit), 암호화프로세서(하드웨어 내에서 암호화 알고리즘을 실행하는 특수 프로세서), 서버 프로세서 또는 임의의 다른 적합한 프로세싱 디바이스를 포함할 수 있다. 컴퓨팅 디바이스(2400)는 메모리(2404)를 포함할 수 있고, 이는 그 자체가 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM(read-only memory)), 플래시 메모리, 솔리드 스테이트 메모리 및/또는 하드 드라이브와 같은 하나 이상의 메모리 디바이스를 포함할 수 있다. 몇몇 실시예에서, 메모리(2404)는 프로세싱 디바이스(2402)와 다이를 공유하는 메모리를 포함할 수 있다. 이 메모리는 캐시 메모리로서 사용될 수 있다. 메모리(2404)는 본 명세서에 설명된 백엔드 메모리로의 전력 전달을 위한 후면 공개부를 갖는 하나 이상의 IC 디바이스를 포함할 수 있다.
몇몇 실시예에서, 컴퓨팅 디바이스(1400)는 통신 칩(2412)(예를 들어, 하나 이상의 통신 칩)을 포함할 수 있다. 예를 들어, 통신 칩(2412)은 컴퓨팅 디바이스(2400)로 및 컴퓨팅 디바이스(2400)로부터 데이터의 전송을 위해 무선 통신을 관리하도록 구성될 수 있다. "무선"이라는 용어 및 그 파생어는 변조된 전자기 방사를 사용하여 비고체(nonsolid) 매체를 통해 데이터를 통신할 수 있는 회로, 디바이스, 시스템, 방법, 기법, 통신 채널 등을 설명하는 데 사용될 수 있다. 이 용어는, 몇몇 실시예에서는 그렇지 않을 수 있지만, 연관된 디바이스가 어떤 와이어도 포함하지 않는다는 것을 의미하지는 않는다.
통신 칩(2412)은 Wi-Fi(IEEE 802.11 군), IEEE 802.16 표준(예를 들어, IEEE 802.16-2005 수정), LTE(Long-Term Evolution) 프로젝트와 임의의 수정, 업데이트 및/또는 개정(예를 들어, advanced LTE 프로젝트, UMB(ultramobile broadband) 프로젝트("3GPP2"라고도 지칭됨) 등)을 포함하는 IEEE(Institute for Electrical and Electronic Engineers) 표준을 포함하지만 이에 한정되지 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. IEEE 802.16 호환 BWA(Broadband Wireless Access) 네트워크는 일반적으로 IEEE 802.16 표준에 대한 적합성 및 상호 운용성 테스트를 통과한 제품에 대한 인증 마크인 Worldwide Interoperability for Microwave Access를 나타내는 두문자인 WiMAX 네트워크라고 지칭된다. 통신 칩(2412)은 GSM(Global System for Mobile Communication), GPRS(General Packet Radio Service), UMTS(Universal Mobile Telecommunications System), HSPA(High Speed Packet Access), E-HSPA(Evolved HSPA) 또는 LTE 네트워크에 따라 동작할 수 있다. 통신 칩(2412)은 EDGE(Enhanced Data for GSM Evolution), GERAN(GSM EDGE Radio Access Network), UTRAN(Universal Terrestrial Radio Access Network) 또는 E-UTRAN(Evolved UTRAN)에 따라 동작할 수 있다. 통신 칩(2412)은 CDMA(Code Division Multiple Access), TDMA(Time Division Multiple Access), DECT(Digital Enhanced Cordless Telecommunications), EV-DO(Evolution-Data Optimized)와 그 파생물 및 3G, 4G, 5G 및 그 이상으로 지정된 임의의 다른 무선 프로토콜에 따라 동작할 수 있다. 통신 칩(2412)은 다른 실시예에서 다른 무선 프로토콜에 따라 동작할 수 있다. 컴퓨팅 디바이스(2400)는 무선 통신을 가능하게 하고/하거나 (AM 또는 FM 라디오 전송과 같은) 다른 무선 통신을 수신하기 위한 안테나(2422)를 포함할 수 있다.
몇몇 실시예에서, 통신 칩(2412)은 전기, 광학 또는 임의의 다른 적합한 통신 프로토콜(예를 들어, 이더넷)과 같은 유선 통신을 관리할 수 있다. 전술한 것과 같이, 통신 칩(2412)은 복수의 통신 칩을 포함할 수 있다. 예를 들어, 제1 통신 칩(2412)은 Wi-Fi 또는 블루투스와 같은 단거리 무선 통신 전용일 수 있고, 제2 통신 칩(2412)은 GPS(global positioning system), EDGE, GPRS, CDMA, WiMAX, LTE, EV-DO 등과 같은 장거리 무선 통신 전용일 수 있다. 몇몇 실시예에서, 제1 통신 칩(2412)은 무선 통신 전용일 수 있고, 제2 통신 칩(2412)은 유선 통신 전용일 수 있다.
컴퓨팅 디바이스(2400)는 배터리/전원 회로부(2414)를 포함할 수 있다. 배터리/전원 회로부(1414)는 하나 이상의 에너지 저장 디바이스(예를 들어, 배터리 또는 커패시터) 및/또는 컴퓨팅 디바이스(2400)의 구성요소를 컴퓨팅 디바이스(2400)와 분리된 에너지원(예를 들어, AC 라인 전원)에 결합하기 위한 회로부를 포함할 수 있다.
컴퓨팅 디바이스(2400)는 디스플레이 디바이스(2406)(또는 앞에서 논의된 바와 같이 대응하는 인터페이스 회로부)를 포함할 수 있다. 디스플레이 디바이스(2406)는, 예를 들어, 헤드 업 디스플레이, 컴퓨터 모니터, 프로젝터, 터치스크린 디스플레이, LCD(liquid crystal display), 발광 다이오드 디스플레이 또는 평면 패널 디스플레이와 같은 임의의 시각적 표시기를 포함할 수 있다.
컴퓨팅 디바이스(2400)는 오디오 출력 디바이스(2408)(또는 앞에서 논의된 바와 같이 대응하는 인터페이스 회로부)를 포함할 수 있다. 오디오 출력 디바이스(2408)는, 예를 들어, 스피커, 헤드셋 또는 이어버드와 같은 청각적 표시를 생성하는 임의의 디바이스를 포함할 수 있다.
컴퓨팅 디바이스(2400)는 오디오 입력 디바이스(2418)(또는 앞에서 논의된 바와 같이 대응하는 인터페이스 회로부)를 포함할 수 있다. 오디오 입력 디바이스(2418)는 마이크, 마이크 어레이, 또는 디지털 악기(예를 들어, MIDI(musical instrument digital interface) 출력을 갖는 악기)와 같은 소리를 나타내는 신호를 생성하는 임의의 디바이스를 포함할 수 있다.
컴퓨팅 디바이스(2400)는 GPS 디바이스(2416)(또는 앞에서 논의된 바와 같이 대응하는 인터페이스 회로부)를 포함할 수 있다. GPS 디바이스(2416)는, 당업계에 알려진 것과 같이, 위성 기반 시스템과 통신할 수 있고 컴퓨팅 디바이스(2400)의 위치를 수신할 수 있다.
컴퓨팅 디바이스(2400)는 다른 출력 디바이스(2410)(또는 앞에서 논의된 바와 같이 대응하는 인터페이스 회로부)를 포함할 수 있다. 다른 출력 디바이스(2410)의 예는 오디오 코덱, 비디오 코덱, 프린터, 다른 디바이스에 정보를 제공하기 위한 유선 또는 무선 송신기, 또는 추가 저장 디바이스를 포함할 수 있다.
컴퓨팅 디바이스(2400)는 다른 입력 디바이스(2420)(또는 앞에서 논의된 바와 같이 대응하는 인터페이스 회로부)를 포함할 수 있다. 다른 입력 디바이스(2420)의 예는 가속도계, 자이로스코프, 나침반, 이미지 캡처 디바이스, 키보드, 마우스와 같은 커서 제어 디바이스, 스타일러스, 터치패드, 바코드 리더, QR(Quick Response) 코드 리더, 임의의 센서 또는 RFID(radio frequency identification) 리더를 포함할 수 있다.
컴퓨팅 디바이스(2400)는 휴대용 또는 모바일 컴퓨팅 디바이스(예를 들어, 휴대폰, 스마트 폰, 모바일 인터넷 디바이스, 음악 플레이어, 태블릿 컴퓨터, 랩톱 컴퓨터, 넷북 컴퓨터, 울트라북 컴퓨터, PDA(personal digital assistant), 울트라모바일 개인용 컴퓨터 등), 데스크톱 컴퓨팅 디바이스, 서버 또는 다른 네트워크 컴퓨팅 구성요소, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 차량 제어 유닛, 디지털 카메라, 디지털 비디오 레코더 또는 웨어러블 컴퓨팅 디바이스와 같은 임의의 원하는 폼 팩터를 가질 수 있다. 몇몇 실시예에서, 컴퓨팅 디바이스(2400)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
예의 선택
이하의 단락은 본 명세서에 개시된 실시예의 다양한 예를 제공한다.
예 1은 IC 디바이스를 제공하되, 이는 프론트엔드 트랜지스터들을 포함하는 FEOL 층 - FEOL 층은 제1 면 반대쪽의 제2 면을 포함함 - 과, 백엔드 메모리 셀들을 포함하는 BEOL 층과, 후면 상호연결부들을 포함하는 후면 구조체 - 후면 상호연결부들 중 적어도 하나는 백엔드 메모리 셀들 중 하나 이상에 전기적으로 결합되어 백엔드 메모리 셀들에 전력 및/또는 신호들 및/또는 제어 커맨드들을 전달함 - 를 포함하고, FEOL 층은 BEOL 층과 후면 구조체 사이에 있다.
예 2는 예 1에 따른 IC 디바이스를 제공하고, IC 디바이스는 제1 IC 구조체 및 제1 IC 구조체에 본딩된 제2 IC 구조체를 포함한다. 그러한 IC 디바이스에서, BEOL 층은 제1 BEOL 층이며, 제1 IC 구조체는 FEOL 층 및 제1 BEOL 층을 포함하고, 제2 IC 구조체는 추가 백엔드 메모리 셀들을 포함하는 제2 BEOL 층을 포함하며, 후면 상호연결부들 중 적어도 하나는 추가 백엔드 메모리 셀들 중 하나 이상에 전기적으로 결합되고, 제1 BEOL 층은 FEOL 층과 제2 BEOL 층 사이에 있다.
예 3은 예 2에 따른 IC 디바이스를 제공하고, 제2 IC 구조체와 제1 IC 구조체 사이의 본딩 계면을 더 포함하되, 본딩 계면은 제1 BEOL 층과 제2 BEOL 층 사이에 있다(본딩 계면은 제2 BEOL 층과 접촉할 수 있지만, 반드시 그래야 하는 것은 아니며, 즉, 본딩 계면과 제2 BEOL 층 사이에 추가 층이 있을 수 있음).
예 4는 예 3에 따른 IC 디바이스를 제공하고, 본딩 계면은 산화물을 포함한다.
예 5는 예 3에 따른 IC 디바이스를 제공하고, 본딩 계면은 실리콘 및 질소와 탄소 중 하나 또는 둘 다를 포함하는 본딩 재료를 포함한다.
예 6은 예 2 내지 예 5 중 어느 한 예에 따른 IC 디바이스를 제공하고, 제1 IC 구조체 및 제2 IC 구조체 각각은 제1 면 및 반대쪽의 제2 면을 포함하고, 제2 IC 구조체는 제2 IC 구조체의 제1 면이 제1 IC 구조체의 제1 면에 본딩됨으로써 제1 IC 구조체에 본딩되며, IC 디바이스는 제2 IC 구조체의 제2 면으로부터 추가 백엔드 메모리 셀들 중 하나 이상에 결합된 후면 상호연결부들 중 적어도 하나로 연장되고 이에 전기적으로 결합되는 본딩 후 비아를 더 포함한다.
예 7은 예 6에 따른 IC 디바이스를 제공하고, 본딩 후 비아는 제2 IC 구조체를 통해, 제1 IC 구조체와 제2 IC 구조체 사이의 본딩 계면을 통해, 제1 IC 구조체 내로 연장된다.
예 8은 예 6 또는 예 7에 따른 IC 디바이스를 제공하고, 후면 상호연결부들 중 적어도 하나는, 본딩 후 비아에 결합되고 본딩 후 비아가 추가 백엔드 메모리 셀들 중 하나 이상에 결합됨으로써, 추가 백엔드 메모리 셀들 중 하나 이상에 결합된다.
예 9는 예 6 내지 예 8 중 어느 한 예에 따른 IC 디바이스를 제공하고, 후면 구조체는 제1 면 및 반대쪽의 제2 면을 포함하고, 후면 구조체의 제1 면은 후면 구조체의 제2 면보다 제1 IC 구조체의 제2 면에 더 가깝고(즉, 후면 구조체의 제2 면은 후면 구조체의 뒷면임), 제1 IC 구조체와 제2 IC 구조체 사이의 본딩 계면에 실질적으로 수직인 평면에서(또는 후면 구조체에 실질적으로 수직인 평면에서), 본딩 후 비아의 단면 및 후면 상호연결부들 중 적어도 하나의 단면 각각은 2개의 평행한 변들을 포함하는 사다리꼴이며, 변들 중 하나는 짧은 변이고 변들 중 다른 하나는 긴 변이다. 그러한 IC 디바이스에서, 본딩 후 비아의 단면의 사다리꼴의 경우, 짧은 변이 긴 변보다 후면 구조체의 제2 면에 더 가깝고, 후면 상호연결부들 중 적어도 하나의 단면의 사다리꼴의 경우, 긴 변이 짧은 변보다 후면 구조체의 제2 면에 더 가깝다.
예 10은 예 9에 따른 IC 디바이스를 제공하고, 제1 BEOL 층은 제1 백엔드 상호연결부들을 더 포함하고, 제1 IC 구조체와 제2 IC 구조체 사이의 본딩 계면에 실질적으로 수직인 평면에서, 제1 백엔드 상호연결부들 중 적어도 하나의 단면은 사다리꼴이고, 제1 백엔드 상호연결부들 중 적어도 하나의 단면의 사다리꼴의 경우, 짧은 변이 긴 변보다 후면 구조체의 제2 면에 더 가깝다.
예 11은 예 9 또는 예 10에 따른 IC 디바이스를 제공하고, 제2 BEOL 층은 제2 백엔드 상호연결부들을 더 포함하고, 제1 IC 구조체와 제2 IC 구조체 사이의 본딩 계면에 실질적으로 수직인 평면에서, 제2 백엔드 상호연결부들 중 적어도 하나의 단면은 사다리꼴이고, 제2 백엔드 상호연결부들 중 적어도 하나의 단면의 사다리꼴의 경우, 긴 변은 짧은 변보다 후면 구조체의 제2 면에 더 가깝다.
예 12는 예 9 또는 예 10에 따른 IC 디바이스를 제공하고, 제2 BEOL 층은 제2 백엔드 상호연결부들을 더 포함하고, 제1 IC 구조체와 제2 IC 구조체 사이의 본딩 계면에 실질적으로 수직인 평면에서, 제2 백엔드 상호연결부들 중 적어도 하나의 단면은 사다리꼴이고, 제2 백엔드 상호연결부들 중 적어도 하나의 단면의 사다리꼴의 경우, 짧은 변이 긴 변보다 후면 구조체의 제2 면에 더 가깝다.
예 13은 예 6 내지 예 11 중 어느 한 예에 따른 IC 디바이스를 제공하고, FEOL 층은 제1 FEOL 층이고, 제2 IC 구조체는 추가 프론트엔드 트랜지스터들을 포함하는 제2 FEOL 층을 더 포함하며, 제2 BEOL 층은 제2 FEOL 층보다 제1 IC 구조체에 더 가깝다(또는 다르게 표현하면, 제1 IC 구조체와 제2 IC 구조체 사이의 본딩 계면에 더 가깝거나 후면 구조체에 더 가까움).
예 14는 예 6 내지 예 10 및 예 12 중 어느 한 예에 따른 IC 디바이스를 제공하고, FEOL 층은 제1 FEOL 층이고, 제2 IC 구조체는 추가 프론트엔드 트랜지스터들을 포함하는 제2 FEOL 층을 더 포함하며, 제2 FEOL 층은 제2 BEOL 층보다 제1 IC 구조체에 더 가깝다(또는 다르게 표현하면, 제1 IC 구조체와 제2 IC 구조체 사이의 본딩 계면에 더 가깝거나 후면 구조체에 더 가까움).
예 15는 선행하는 예 중 어느 한 예에 따른 IC 디바이스를 제공하고, 백엔드 메모리 셀들 중 개별 백엔드 메모리 셀은 TFT를 포함한다.
예 16은 선행하는 예 중 어느 한 예에 따른 IC 디바이스를 제공하고, 백엔드 메모리 셀들 중 개별 백엔드 메모리 셀은 액세스 트랜지스터 및 커패시터를 포함한다.
예 17은 예 16에 따른 IC 디바이스를 제공하고, BEOL 층은 제1 금속층, 제2 금속층 및 제3 금속층을 포함하고, 제2 금속층은 제1 금속층과 제3 금속층 사이에 있으며, 제1 금속층은 FEOL 층과 제2 금속층 사이에 있고, 액세스 트랜지스터에 결합된 WL은 제1 금속층 내에 있으며, 액세스 트랜지스터의 채널 영역은 제2 금속층 내에 있고, 커패시터는 제3 금속층 내에 있다.
예 18은 IC 패키지를 제공하며, 이는 선행하는 예 중 어느 한 예에 따른 IC 디바이스와, IC 디바이스에 결합된 추가 IC 구성요소를 포함한다. 예컨대, IC 디바이스는, 핀 기반 트랜지스터들 또는 나노리본 트랜지스터들 또는 나노와이어 트랜지스터들을 포함하는 프론트엔드 트랜지스터들을 포함하는 프론트엔드 층과, 가능하게는 프론트엔드 트랜지스터들에 결합된, 백엔드 메모리 셀들을 포함하는 백엔드 층 - 백엔드 메모리 셀들 중 개별 백엔드 메모리 셀들은 TFT들을 포함함 - 과, 후면 상호연결부들을 포함하는 후면 전력 전달 구조체 - 후면 상호연결부들 중 적어도 하나는 백엔드 메모리 셀들 중 하나 이상에 결합되고, FEOL 층은 BEOL 층과 후면 전력 전달 구조체 사이에 있음 - 를 포함한다.
예 19는 예 18에 따른 IC 패키지를 제공하고, 추가 IC 구성요소는 패키지 기판, 인터포저 또는 추가 IC 다이 중 하나를 포함한다.
예 20은 예 18 또는 예 19에 따른 IC 패키지를 제공하고, IC 디바이스는 메모리 디바이스, 컴퓨팅 디바이스, 웨어러블 디바이스, 휴대용 전자 디바이스 및 무선 통신 디바이스 중 적어도 하나를 포함하거나 그 일부이다.
예 21은 캐리어 기판 및 캐리어 기판에 결합된 선행하는 예 중 어느 한 예에 따른 IC 디바이스와 선행하는 예 중 어느 한 예에 따른 IC 패키지 중 하나 이상을 포함하는 전자 디바이스를 제공한다.
예 22는 예 21에 따른 전자 디바이스를 제공하고, 캐리어 기판은 마더보드이다.
예 23은 예 21에 따른 전자 디바이스를 제공하고, 캐리어 기판은 PCB이다.
예 24는 예 21 내지 예 23 중 어느 한 예에 따른 전자 디바이스를 제공하고, 전자 디바이스는 웨어러블 전자 디바이스(예컨대, 스마트 워치) 또는 휴대용 전자 디바이스(예컨대, 모바일 폰)이다.
예 25는 예 21 내지 예 24 중 어느 한 예에 따른 전자 디바이스를 제공하고, 전자 디바이스는 하나 이상의 통신 칩 및 안테나를 더 포함한다.
예 26은 예 21 내지 예 25 중 어느 한 예에 따른 전자 디바이스를 제공하고, 전자 디바이스는 RF 트랜시버이다.
예 27은 예 21 내지 예 25 중 어느 한 예에 따른 전자 디바이스를 제공하고, 전자 디바이스는 RF 통신 디바이스, 예를 들어, RF 트랜시버의 스위치, 전력 증폭기, 저잡음 증폭기, 필터, 필터 뱅크, 듀플렉서, 업컨버터 또는 다운컨버터 중 하나이다.
예 28은 예 21 내지 예 25 중 어느 한 예에 따른 전자 디바이스를 제공하며, 전자 디바이스는 컴퓨팅 디바이스이다.
예 29는 예 21 내지 예 28 중 어느 한 예에 따른 전자 디바이스를 제공하며, 전자 디바이스는 무선 통신 시스템의 기지국에 포함된다.
예 30은 예 21 내지 예 28 중 어느 한 예에 따른 전자 디바이스를 제공하며, 전자 디바이스는 무선 통신 시스템의 사용자 장비 디바이스(즉, 모바일 디바이스)에 포함된다.
예 31은 IC 디바이스를 제조하는 방법을 제공한다. 방법은 반도체 재료를 포함하는 지지 구조체 위에 프론트엔드 층을 제조하는 단계 - 프론트엔드 층은 프론트엔드 트랜지스터들을 포함하고, 프론트엔드 트랜지스터들 중 개별 프론트엔드 트랜지스터의 채널 영역은 반도체 재료의 일부임 - 와, 프론트엔드 층 위에 백엔드 층을 제조하는 단계 - 백엔드 층은 메모리 셀들의 어레이를 포함하며, 메모리 셀들 중 개별 메모리 셀은 트랜지스터 및 커패시터를 포함함 - 와, 지지 구조체의 적어도 일부를 제거하여 프론트엔드 층의 적어도 일부를 노출시킴으로써 후면 공개를 수행하는 단계와, 노출된 프론트엔드 층 위에 후면 상호연결부들을 포함하는 후면 구조체를 제조하는 단계 - 후면 상호연결부들 중 적어도 하나는 백엔드 층의 메모리 셀들 중 하나 이상에 전기적으로 결합됨 - 를 포함한다.
예 32는 예 31에 따른 방법을 제공하며, IC 디바이스는 제1 IC 구조체 및 제2 IC 구조체를 포함하고, 제1 IC 구조체는 프론트엔드 층 및 백엔드 층을 포함하며, 방법은 제2 IC 구조체를 제1 IC 구조체에 본딩하는 단계와, 제2 IC 구조체 전체, 제1 IC 구조체와 제2 IC 구조체 사이의 본딩 계면을 통해, 제1 IC 구조체 전체를 통해, 후면 구조체 내로 연장되어 후면 상호연결부들 중 적어도 하나에 결합하는 본딩 후 비아를 제공하는 단계를 더 포함한다.
예 33은 예 32에 따른 방법을 제공하며, 본딩은 후면 구조체를 제조한 후에 수행된다.
예 34는 예 32에 따른 방법을 제공하며, 본딩은 후면 구조체를 제조하기 전에 수행된다.
예 35는 예 31 내지 예 34 중 어느 한 예에 따른 방법을 제공하며, 선행하는 예 중 어느 한 예에 따른 IC 디바이스를 형성(예를 들어, 예 1 내지 예 17 중 어느 한 예에 따른 IC 디바이스를 형성)하는 프로세스를 더 포함한다.
예 36은 예 31 내지 예 35 중 어느 한 예에 따른 방법을 제공하며, 선행하는 예 중 어느 한 예에 따른 IC 패키지를 형성(예를 들어, 예 18 내지 예 20 중 어느 한 예에 따른 IC 패키지를 형성)하는 프로세스를 더 포함한다.
예 37은 예 31 내지 예 36 중 어느 한 예에 따른 방법을 제공하며, 선행하는 예 중 어느 한 예에 따른 전자 디바이스를 형성(예를 들어, 예 21 내지 예 30 중 어느 한 예에 따른 전자 디바이스를 형성)하는 프로세스를 더 포함한다.
요약에 설명된 내용을 포함하여 본 개시의 예시된 구현예의 전술된 설명은 완전하거나 또는 본 개시를 개시된 대로의 형태로 한정하는 것을 의도하지 않는다. 본 개시의 특정 구현예 및 본 개시에 대한 예는 예시의 목적으로 본 명세서에 설명되었지만, 관련 분야의 통상의 기술자가 인식하는 것과 같이, 본 개시의 범위 내에서 다양한 균등한 수정이 가능하다. 이러한 수정은 전술된 상세한 설명에 비추어 본 개시에 이루어질 수 있다.

Claims (25)

  1. 집적 회로(IC) 디바이스로서,
    프론트엔드 트랜지스터들을 포함하는 FEOL(front end of line) 층과,
    백엔드 메모리 셀들을 포함하는 BEOL(back end of line) 층과,
    후면 상호연결부들을 포함하는 후면 구조체 - 상기 후면 상호연결부들 중 적어도 하나는 상기 백엔드 메모리 셀들 중 하나 이상에 결합됨 - 를 포함하되,
    상기 FEOL 층은 상기 BEOL 층과 상기 후면 구조체 사이에 있는
    IC 디바이스.
  2. 제1항에 있어서,
    상기 IC 디바이스는 제1 IC 구조체 및 상기 제1 IC 구조체에 본딩된 제2 IC 구조체를 포함하고,
    상기 BEOL 층은 제1 BEOL 층이며,
    상기 제1 IC 구조체는 상기 FEOL 층 및 상기 제1 BEOL 층을 포함하고,
    상기 제2 IC 구조체는 추가 백엔드 메모리 셀들을 포함하는 제2 BEOL 층을 포함하며,
    상기 후면 상호연결부들 중 적어도 하나는 상기 추가 백엔드 메모리 셀들 중 하나 이상에 결합되고,
    상기 제1 BEOL 층은 상기 FEOL 층과 상기 제2 BEOL 층 사이에 있는
    IC 디바이스.
  3. 제2항에 있어서,
    상기 제2 IC 구조체와 상기 제1 IC 구조체 사이의 본딩 계면을 더 포함하되,
    상기 본딩 계면은 상기 제1 BEOL 층과 상기 제2 BEOL 층 사이에 있는
    IC 디바이스.
  4. 제3항에 있어서,
    상기 본딩 계면은 산화물을 포함하는
    IC 디바이스.
  5. 제3항에 있어서,
    상기 본딩 계면은 실리콘 및 질소와 탄소 중 하나 또는 둘 다를 포함하는 본딩 재료를 포함하는
    IC 디바이스.
  6. 제2항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 IC 구조체 및 상기 제2 IC 구조체 각각은 제1 면 및 반대쪽의 제2 면을 포함하고,
    상기 제2 IC 구조체는 상기 제2 IC 구조체의 제1 면이 상기 제1 IC 구조체의 제1 면에 본딩됨으로써 상기 제1 IC 구조체에 본딩되며,
    상기 IC 디바이스는 상기 제2 IC 구조체의 제2 면으로부터 상기 추가 백엔드 메모리 셀들 중 하나 이상에 결합된 상기 후면 상호연결부들 중 적어도 하나로 연장되는 본딩 후 비아(after-bonding via)를 더 포함하는
    IC 디바이스.
  7. 제6항에 있어서,
    상기 본딩 후 비아는 상기 제2 IC 구조체를 통해, 상기 제1 IC 구조체와 상기 제2 IC 구조체 사이의 본딩 계면을 통해, 상기 제1 IC 구조체 내로 연장되는
    IC 디바이스.
  8. 제6항에 있어서,
    상기 후면 상호연결부들 중 적어도 하나는, 상기 본딩 후 비아에 결합되고 상기 본딩 후 비아가 상기 추가 백엔드 메모리 셀들 중 하나 이상에 결합됨으로써, 상기 추가 백엔드 메모리 셀들 중 하나 이상에 결합되는
    IC 디바이스.
  9. 제6항에 있어서,
    상기 후면 구조체는 제1 면 및 반대쪽의 제2 면을 포함하고,
    상기 후면 구조체의 제1 면은 상기 후면 구조체의 제2 면보다 상기 제1 IC 구조체의 제2 면에 더 가깝고,
    상기 제1 IC 구조체와 상기 제2 IC 구조체 사이의 본딩 계면에 실질적으로 수직인 평면에서, 상기 본딩 후 비아의 단면 및 상기 후면 상호연결부들 중 적어도 하나의 단면 각각은 2개의 평행한 변들을 포함하는 사다리꼴이며, 상기 변들 중 하나는 짧은 변이고 상기 변들 중 다른 하나는 긴 변이고,
    상기 본딩 후 비아의 단면의 상기 사다리꼴의 경우, 상기 짧은 변이 상기 긴 변보다 상기 후면 구조체의 제2 면에 더 가깝고,
    상기 후면 상호연결부들 중 적어도 하나의 단면의 상기 사다리꼴의 경우, 상기 긴 변이 상기 짧은 변보다 상기 후면 구조체의 제2 면에 더 가까운
    IC 디바이스.
  10. 제9항에 있어서,
    상기 제1 BEOL 층은 제1 백엔드 상호연결부들을 더 포함하고,
    상기 제1 IC 구조체와 상기 제2 IC 구조체 사이의 상기 본딩 계면에 실질적으로 수직인 평면에서, 상기 제1 백엔드 상호연결부들 중 적어도 하나의 단면은 상기 사다리꼴이고,
    상기 제1 백엔드 상호연결부들 중 적어도 하나의 단면의 상기 사다리꼴의 경우, 상기 짧은 변이 상기 긴 변보다 상기 후면 구조체의 제2 면에 더 가까운
    IC 디바이스.
  11. 제9항에 있어서,
    상기 제2 BEOL 층은 제2 백엔드 상호연결부들을 더 포함하고,
    상기 제1 IC 구조체와 상기 제2 IC 구조체 사이의 상기 본딩 계면에 실질적으로 수직인 평면에서, 상기 제2 백엔드 상호연결부들 중 적어도 하나의 단면은 상기 사다리꼴이고,
    상기 제2 백엔드 상호연결부들 중 적어도 하나의 단면의 상기 사다리꼴의 경우, 상기 긴 변은 상기 짧은 변보다 상기 후면 구조체의 제2 면에 더 가까운
    IC 디바이스.
  12. 제9항에 있어서,
    상기 제2 BEOL 층은 제2 백엔드 상호연결부들을 더 포함하고,
    상기 제1 IC 구조체와 상기 제2 IC 구조체 사이의 상기 본딩 계면에 실질적으로 수직인 평면에서, 상기 제2 백엔드 상호연결부들 중 적어도 하나의 단면은 상기 사다리꼴이고,
    상기 제2 백엔드 상호연결부들 중 적어도 하나의 단면의 상기 사다리꼴의 경우, 상기 짧은 변이 상기 긴 변보다 상기 후면 구조체의 제2 면에 더 가까운
    IC 디바이스.
  13. 제6항에 있어서,
    상기 FEOL 층은 제1 FEOL 층이고,
    상기 제2 IC 구조체는 추가 프론트엔드 트랜지스터들을 포함하는 제2 FEOL 층을 더 포함하며,
    상기 제2 BEOL 층은 상기 제2 FEOL 층보다 상기 제1 IC 구조체에 더 가까운
    IC 디바이스.
  14. 제6항에 있어서,
    상기 FEOL 층은 제1 FEOL 층이고,
    상기 제2 IC 구조체는 추가 프론트엔드 트랜지스터들을 포함하는 제2 FEOL 층을 더 포함하며,
    상기 제2 FEOL 층은 상기 제2 BEOL 층보다 상기 제1 IC 구조체에 더 가까운
    IC 디바이스.
  15. 제2항 내지 제5항 중 어느 한 항에 있어서,
    상기 백엔드 메모리 셀들 중 개별 백엔드 메모리 셀은 액세스 트랜지스터 및 커패시터를 포함하는
    IC 디바이스.
  16. 제15항에 있어서,
    상기 BEOL 층은 제1 금속층, 제2 금속층 및 제3 금속층을 포함하고,
    상기 제2 금속층은 상기 제1 금속층과 상기 제3 금속층 사이에 있으며,
    상기 제1 금속층은 상기 FEOL 층과 상기 제2 금속층 사이에 있고,
    상기 액세스 트랜지스터에 결합된 워드 라인은 상기 제1 금속층 내에 있으며,
    상기 액세스 트랜지스터의 채널 영역은 상기 제2 금속층 내에 있고,
    상기 커패시터는 상기 제3 금속층 내에 있는
    IC 디바이스.
  17. 집적 회로(IC) 패키지로서,
    IC 디바이스와,
    상기 IC 디바이스에 결합된 추가 IC 구성요소를 포함하되,
    상기 IC 디바이스는,
    핀 기반 트랜지스터들 또는 나노리본 트랜지스터들 또는 나노와이어 트랜지스터들을 포함하는 프론트엔드 트랜지스터들을 포함하는 프론트엔드 층과,
    백엔드 메모리 셀들을 포함하는 백엔드 층 - 상기 백엔드 메모리 셀들 중 개별 백엔드 메모리 셀들은 박막 트랜지스터들을 포함함 - 과,
    후면 상호연결부들을 포함하는 후면 전력 전달 구조체 - 상기 후면 상호연결부들 중 적어도 하나는 상기 백엔드 메모리 셀들 중 하나 이상에 결합되고, 상기 FEOL 층은 상기 BEOL 층과 상기 후면 전력 전달 구조체 사이에 있음 - 를 포함하는
    IC 패키지.
  18. 제17항에 있어서,
    상기 추가 IC 구성요소는 패키지 기판, 인터포저 또는 추가 IC 다이 중 하나를 포함하는
    IC 패키지.
  19. 집적 회로(IC) 디바이스를 제조하는 방법으로서,
    반도체 재료를 포함하는 지지 구조체 위에 프론트엔드 층을 제조하는 단계 - 상기 프론트엔드 층은 프론트엔드 트랜지스터들을 포함하고, 상기 프론트엔드 트랜지스터들 중 개별 프론트엔드 트랜지스터의 채널 영역은 상기 반도체 재료의 일부임 - 와,
    상기 프론트엔드 층 위에 백엔드 층을 제조하는 단계 - 상기 백엔드 층은 메모리 셀들의 어레이를 포함하며, 상기 메모리 셀들 중 개별 메모리 셀은 트랜지스터 및 커패시터를 포함함 - 와,
    상기 지지 구조체의 적어도 일부를 제거하여 상기 프론트엔드 층의 적어도 일부를 노출시키는 단계와,
    상기 노출된 프론트엔드 층 위에 후면 상호연결부들을 포함하는 후면 구조체를 제조하는 단계 - 상기 후면 상호연결부들 중 적어도 하나는 상기 백엔드 층의 상기 메모리 셀들 중 하나 이상에 결합됨 - 를 포함하는
    IC 디바이스를 제조하는 방법.
  20. 제19항에 있어서,
    상기 IC 디바이스는 제1 IC 구조체 및 제2 IC 구조체를 포함하고, 상기 제1 IC 구조체는 상기 프론트엔드 층 및 상기 백엔드 층을 포함하며,
    상기 방법은,
    상기 제2 IC 구조체를 상기 제1 IC 구조체에 본딩하는 단계와,
    상기 제2 IC 구조체 전체, 상기 제1 IC 구조체와 상기 제2 IC 구조체 사이의 본딩 계면을 통해, 상기 제1 IC 구조체 전체를 통해, 상기 후면 구조체 내로 연장되어 상기 후면 상호연결부들 중 적어도 하나에 결합하는 본딩 후 비아를 제공하는 단계를 더 포함하는
    IC 디바이스를 제조하는 방법.
  21. 집적 회로(IC) 디바이스로서,
    프론트엔드 트랜지스터들을 포함하는 FEOL(front end of line) 층과,
    백엔드 메모리 셀들을 포함하는 BEOL(back end of line) 층과,
    후면 상호연결부들을 포함하는 후면 구조체를 포함하되,
    상기 후면 상호연결부들 중 적어도 하나는 상기 백엔드 메모리 셀들 중 하나 이상에 결합되고,
    상기 FEOL 층은 상기 BEOL 층과 상기 후면 구조체 사이에 있으며,
    상기 백엔드 메모리 셀들 중 개별 백엔드 메모리 셀은 액세스 트랜지스터 및 커패시터를 포함하는
    IC 디바이스.
  22. 전자 디바이스로서,
    캐리어 기판과,
    상기 캐리어 기판에 결합된 집적 회로(IC) 디바이스를 포함하되,
    상기 IC 디바이스는,
    프론트엔드 트랜지스터들을 포함하는 FEOL(front end of line) 층과,
    백엔드 메모리 셀들을 포함하는 BEOL(back end of line) 층과,
    후면 상호연결부들을 포함하는 후면 구조체 - 상기 후면 상호연결부들 중 적어도 하나는 상기 백엔드 메모리 셀들 중 하나 이상에 결합됨 - 를 포함하되,
    상기 FEOL 층은 상기 BEOL 층과 상기 후면 구조체 사이에 있는
    전자 디바이스.
  23. 제22항에 있어서,
    상기 캐리어 기판은 마더보드 또는 PCB인
    전자 디바이스.
  24. 제22항 또는 제23항에 있어서,
    상기 전자 디바이스는 웨어러블 전자 디바이스 또는 휴대용 전자 디바이스인
    전자 디바이스.
  25. 제22항 또는 제23항에 있어서,
    상기 전자 디바이스는 하나 이상의 통신 칩 및 안테나를 더 포함하는
    전자 디바이스.
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