JP5807550B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関する。

半導体素子の構造は、半導体製造技術の発達により年々微細化されている。これにより、同じチップサイズであれば高集積化が可能になり、同じ集積度であればチップサイズの低減が可能になる。また、近年、複数のチップを３次元実装する技術が注目されている。３次元実装では、積層された複数のチップ間を、ＴＳＶ（Through Silicon Via）等を利用して電気的に接続する（例えば、特許文献１、２参照。）。

特開２０１１−８１７３１号公報 特開２０１０−１７１０９２号公報

クロック等の信号をチップ全体に伝送するときには、相対的に離れた距離の信号伝送が必要になる。例えば、微細化されたプロセスで製造される半導体チップでは、各素子の駆動電流の絶対量が小さいため、相対的に離れた距離にクロックを伝送するときには、バッファ等が多段接続される。なお、微細化されたトランジスタでは、電気的特性等のばらつきが大きくなる。このため、クロックをチップ全体に伝送するときに、クロックの相対的なタイミングのずれが大きくなる。

本発明の目的は、クロックの相対的なタイミングのずれを低減することである。

本発明の一形態では、半導体装置は、動作クロックを受ける複数の第１ポートと、動作クロックに同期して動作し、各々に複数の第１ポートの各々が接続される複数の第１回路とを含む第１チップと、第１チップ上に配置される第２チップとを有し、第２チップは、基準クロックの周期を基準とした遅延量を示す遅延制御信号を生成する遅延制御部と、多段接続され、入力クロックを遅延制御信号に基づいて遅延させて順次後段に伝送する複数の遅延回路と、各々が複数の遅延回路の各々の出力に接続されるとともに複数の第１ポートの各々に接続される複数の第２ポートとを有している。

クロックの相対的なタイミングのずれを低減できる。

一実施形態における半導体装置の例を示している。 図１に示した第２チップの一例を示している。 図２に示した第２チップのポートに伝送されるクロックの一例を示している。 図２に示した遅延制御回路および遅延回路の概要を示している。 図４に示した遅延制御回路の一例を示している。 図５に示した遅延部の一例を示している。 図５に示した遅延制御回路の動作の一例を示している。 図４に示した遅延回路の一例を示している。 図４に示した遅延回路の別の例を示している。 図２に示した半導体装置のクロックスキューの一例を示している。 別の実施形態における第２チップの一例を示している。 図１１に示した排他的論理和回路の入力クロックおよび出力クロックの一例を示している。 別の実施形態における第２チップの一例を示している。 別の実施形態における半導体装置の一例を示している。

以下、実施形態を図面を用いて説明する。

図１は、一実施形態における半導体装置ＳＹＳの例を示している。図１の矢印は、クロックの伝送の一例を示している。なお、破線の矢印は、ポートＰＴ１、ＰＴ２間のクロックの伝送を示している。また、図１では、図を見やすくするために、ポートＰＴ１、ＰＴ２以外の外部端子（チップ上のパッド等）や配線の記載を省略している。半導体装置ＳＹＳは、例えば、チップ１０（以下、第１チップとも称する）と、チップ１０上に配置されるチップ２０（以下、第２チップとも称する）とを有している。

例えば、チップ１０には、ＰＬＬ（Phase Locked Loop）、論理回路ＬＧおよびポートＰＴ１が形成される。ＰＬＬは、例えば、外部クロックを受け、論理回路ＬＧの動作クロックの元となる第１クロックを外部クロックに基づいて生成する。例えば、ＰＬＬで生成された第１クロックは、ポートＰＴ１、ＰＴ２を介して、遅延回路ＤＬの１つに伝送される。なお、ＰＬＬは、チップ２０に形成されてもよい。論理回路ＬＧは、ポートＰＴ１に伝送された動作クロックに同期して動作する。ポートＰＴ１は、例えば、論理回路ＬＧの動作クロックをチップ２０の遅延回路ＤＬからポートＰＴ２を介して受ける。すなわち、チップ１０は、動作クロックを受けるポートＰＴ１と、ポートＰＴ１に伝送された動作クロックに同期して動作する回路ＬＧとを有している。

また、チップ２０には、例えば、遅延制御回路ＤＬＣ、遅延回路ＤＬおよびポートＰＴ２が形成される。すなわち、チップ２０は、遅延制御回路ＤＬＣ、遅延回路ＤＬおよびポートＰＴ２を有している。遅延制御回路ＤＬＣは、遅延回路ＤＬの遅延量を制御するための遅延制御信号を生成する。遅延回路ＤＬは、遅延制御回路ＤＬＣから受ける遅延制御信号に基づいて、入力クロックを遅延させる。そして、遅延回路ＤＬは、遅延させたクロックを、ポートＰＴ２等に出力する。

ポートＰＴ２は、例えば、チップ２０を貫通する貫通電極で形成され、ポートＰＴ１に接続されている。ポートＰＴ２を貫通電極で形成することにより、ポートＰＴ１、ＰＴ２の組を多数設けることができる。また、ポートＰＴ２を貫通電極で形成することにより、ポートＰＴ２に接続されるポートＰＴ１を論理回路ＬＧの近くに配置できる。

なお、ポートＰＴ２は、例えば、バンプにより、ポートＰＴ１に接続されてもよい。このときには、例えば、チップ２０は、図１のチップ２０を上下反転して配置される。すなわち、ポートＰＴ１とポートＰＴ２とがバンプで接続されるときには、ポートＰＴ１等は、チップ１０のチップ２０に対向する面上に形成され、ポートＰＴ２等は、チップ２０のチップ１０に対向する面上に形成される。ポートＰＴ１、ＰＴ２間をバンプで接続することにより、製造コストを低減できる。

ここで、チップ２０は、例えば、チップ１０を製造する際のプロセスに比べて、素子間の製造ばらつきの小さいプロセスで製造される。以下、素子間の製造ばらつきの小さいプロセスをロープロセスとも称する。一般的に、先端プロセス（例えば、微細化されたプロセス）より前の世代のプロセスの方が、素子間の製造ばらつきを小さくできる。例えば、チップ１０は、先端プロセスで製造され、チップ２０は、先端プロセスより前の世代のプロセスで製造される。

ロープロセスで製造されたチップ２０では、チップ２０内の製造ばらつきが小さいため、温度変動や電源変動に対する素子間の特性変動の差を小さくできる。この結果、チップ２０では、クロックをチップ２０全体に伝送するときに、クロックの相対的なタイミングのずれを小さくできる。また、一般的に、ロープロセスの製造コストは、先端プロセスの製造コストより低い。このため、この実施形態では、チップ２０をロープロセスで製造することにより、製造コストを低減できる。

また、チップ１０では、微細化されたプロセスを使用できるため、集積度を向上できる。なお、微細化されたプロセスでチップ１０を製造したときにも、ポートＰＴ１からの近距離配線で伝送される動作クロックを論理回路ＬＧが使用できるため、各論理回路ＬＧの動作クロックの相対的なタイミングのずれは、抑制される。したがって、半導体装置ＳＹＳでは、クロックの相対的なタイミングのずれを低減できる。

このように、この実施形態では、ＴＳＶ（Through Silicon Via）等の３次元実装技術により、異なるプロセスで製造したチップ１０、２０を接続している。これにより、この実施形態では、各チップ１０、２０を各用途に応じた最適なプロセスで製造でき、トータルとして最適化されたチップを実現できる。図１の例では、第１チップ１０には、半導体装置ＳＹＳの機能を実現するための論理回路ＬＧ等が形成され、第２チップ２０には、論理回路ＬＧ等を動作させるための遅延制御回路ＤＬＣおよび遅延回路ＤＬ等が形成されている。

なお、半導体装置ＳＹＳの構成は、この例に限定されない。例えば、半導体装置ＳＹＳでは、３つ以上のチップが３次元実装されてもよい。

図２は、図１に示した第２チップ２０の一例を示している。なお、図２では、図を見やすくするために、クロックが伝送される配線を示し、それ以外の配線の記載を省略している。さらに、図２では、ポートＰＴ２以外の外部端子（チップ上のパッド等）の記載も省略している。また、図の太線で示したポートＰＴ２ｘ、ＰＴ２ｘ’は、チップ２０内で伝送されるクロックの起点および終点に対応している。

ポートＰＴ２は、例えば、チップ２０を貫通する貫通電極で形成され、メッシュ状に配置されている。そして、ポートＰＴ２間に、遅延回路ＤＬが配置されている。例えば、複数の遅延回路ＤＬのうちの一部は、図の縦方向に多段接続可能に配置され、残りの遅延回路ＤＬは、図の横方向に多段接続可能に配置される。このように、遅延回路ＤＬは、ポートＰＴ２の配置に応じて、メッシュ状に配置されている。

図２の例では、第１クロック（図１に示したＰＬＬの出力クロック）は、ポートＰＴ２ｘからポートＰＴ２ｘ’まで、一筆書き可能な経路（クロック経路）で各ポートＰＴ２に伝送される。すなわち、遅延回路ＤＬは、ポートＰＴ２ｘからポートＰＴ２ｘ’まで、多段接続されている。換言すれば、クロック経路は、例えば、ポートＰＴ２ｘ、ＰＴ２ｘ’間に多段接続された遅延回路ＤＬにより形成される。

なお、多段接続された遅延回路ＤＬ間には、ポートＰＴ２が配置されている。例えば、ポートＰＴ２ａは、遅延回路ＤＬａ、ＤＬｂ間に配置され、遅延回路ＤＬａの出力および遅延回路ＤＬｂの入力に接続されている。また、ポートＰＴ２ｂは、遅延回路ＤＬｂ、ＤＬｃ間に配置され、遅延回路ＤＬｂの出力および遅延回路ＤＬｃの入力に接続されている。

遅延回路ＤＬは、遅延制御回路ＤＬＣから受ける遅延制御信号に基づいて、入力クロックを遅延させる。例えば、遅延制御回路ＤＬＣは、遅延回路ＤＬの入力クロックを１周期分遅延させる設定を示す遅延制御信号を生成し、クロック経路上の全ての遅延回路ＤＬに遅延制御信号を出力する。なお、遅延制御回路ＤＬＣは、チップ２０内の全ての遅延回路ＤＬに、遅延制御信号を出力してもよい。

遅延制御信号が入力クロックを１周期分遅延させる設定のとき、遅延回路ＤＬは、入力クロックに対して、１周期分の遅延を付加する。例えば、遅延回路ＤＬａは、ポートＰＴ２ｘに伝送された第１クロックを入力クロックとして受け、入力クロックを１周期分遅延させてポートＰＴ２ａに出力する。そして、遅延回路ＤＬｂは、ポートＰＴ２ａに伝送されたクロック（第１クロックを１周期分遅延させたクロック）を入力クロックとして受け、入力クロックを１周期分遅延させてポートＰＴ２ｂに出力する。

遅延回路ＤＬｃは、ポートＰＴ２ｂに伝送されたクロック（第１クロックを２周期分遅延させたクロック）を入力クロックとして受け、入力クロックを１周期分遅延させてポートＰＴ２ｃに出力する。以降、第１クロックは、ポートＰＴ２ｘ’まで、遅延回路ＤＬを通過する度に１周期分遅延して、伝送される。このように、多段接続された遅延回路ＤＬは、入力クロックを遅延制御信号に基づいて遅延させて順次後段に伝送する。これにより、各ポートＰＴ２に伝送されるクロックの位相は、ほぼ同一になる。

ここで、遅延回路ＤＬ間の配線は、クロック経路に対応する箇所のみに形成されてもよいし、クロック経路に拘わらず遅延回路ＤＬ間に形成されてもよい。また、クロック経路に拘わらず遅延回路ＤＬ間に配線が形成されるときには、クロック経路以外の遅延回路ＤＬの出力は、例えば、ハイインピーダンス状態に設定される。すなわち、遅延回路ＤＬ間は、出力が衝突しないように電気的に接続される。換言すれば、複数の遅延回路ＤＬの出力クロックが１つのポートＰＴ２に伝送されないように、遅延回路ＤＬ間は電気的に接続される。

この実施形態では、遅延回路ＤＬがメッシュ状に配置されているため、クロック経路の変更を容易にできる。これにより、チップ２０は、機能の異なる複数のチップ１０に対応できる。すなわち、この実施形態では、チップ２０を汎用的に使用できる。例えば、この実施形態では、チップ２０の配線層を変更することにより、クロック経路を変更できる。これにより、この実施形態では、例えば、クロック経路の異なる複数のチップ２０を製造する際、配線層より前の製造工程を共通にできる。この結果、この実施形態では、チップ２０の製造コストを低減できる。

なお、チップ２０の構成は、この例に限定されない。例えば、クロック経路以外の遅延回路ＤＬは、省かれてもよい。また、例えば、チップ２０は、クロック経路以外の遅延回路ＤＬの出力をハイインピーダンス状態に設定するデコーダを有してもよい。このときには、デコーダでクロック経路を設定できるため、チップ２０の汎用性を向上できる。例えば、チップ２０は、クロック経路の設定をデコーダで変更することにより、機能の異なる複数のチップ１０に容易に対応できる。

また、例えば、クロック経路は、一筆書き可能な経路でなくてもよい。例えば、遅延回路ＤＬの出力が他の遅延回路ＤＬの出力と衝突しなければ、複数の遅延回路ＤＬの入力が１つの遅延回路ＤＬの出力に電気的に接続されてもよい。このときには、クロック経路を設定する際の経路の選択肢が増加するため、クロック経路の設計を容易にできる。

なお、一筆書き可能なクロック経路では、例えば、遅延回路ＤＬ間の配線がクロック経路に対応する箇所のみに形成されているときにも、クロック経路上の各遅延回路ＤＬの負荷をほぼ同一にできる。すなわち、入力インピーダンスや出力インピーダンスの遅延回路ＤＬ間の差を小さくできる。この結果、クロックをチップ２０全体に伝送するときに、クロックの相対的なタイミングのずれを小さくできる。

図３は、図２に示した第２チップ２０のポートＰＴ２ａ、ＰＴ２ｂ、ＰＴ２ｃに伝送されるクロックの一例を示している。すなわち、図３は、図２に示した遅延回路ＤＬａ、ＤＬｂ、ＤＬｃの出力クロックの一例を示している。なお、図３では、各遅延回路ＤＬは、入力クロックを１周期分遅延させる。

例えば、遅延回路ＤＬａは、図２に示したポートＰＴ２ｘに伝送された第１クロックを入力クロックとして受け、入力クロックを１周期分遅延させてポートＰＴ２ａに出力する。そして、遅延回路ＤＬｂは、ポートＰＴ２ａに伝送されたクロック（遅延回路ＤＬａの出力クロック）を入力クロックとして受け、入力クロックを１周期分遅延させてポートＰＴ２ｂに出力する。

例えば、時刻ｔ１２のポートＰＴ２ａのクロックの立ち上がりエッジ（図のポートＰＴ２ａの丸印）は、時刻ｔ１２から１周期後の時刻ｔ１４に、ポートＰＴ２ｂに到達する。したがって、時刻ｔ１４のポートＰＴ２ｂのクロックの立ち上がりエッジ（図のポートＰＴ２ｂの丸印）は、時刻ｔ１２のポートＰＴ２ａのクロックの立ち上がりエッジ（図のポートＰＴ２ａの丸印）が１周期分遅延したものである。

遅延回路ＤＬｃは、ポートＰＴ２ｂに伝送されたクロック（遅延回路ＤＬｂの出力クロック）を入力クロックとして受け、入力クロックを１周期分遅延させてポートＰＴ２ｃに出力する。例えば、時刻ｔ１４のポートＰＴ２ｂのクロックの立ち上がりエッジ（図のポートＰＴ２ｂの丸印）は、時刻ｔ１４から１周期後の時刻ｔ１６に、ポートＰＴ２ｃに到達する。

したがって、時刻ｔ１６のポートＰＴ２ｃのクロックの立ち上がりエッジ（図のポートＰＴ２ｃの丸印）は、時刻ｔ１４のポートＰＴ２ｂのクロックの立ち上がりエッジ（図のポートＰＴ２ｂの丸印）が１周期分遅延したものである。すなわち、時刻ｔ１６のポートＰＴ２ｃのクロックの立ち上がりエッジ（図のポートＰＴ２ｃの丸印）は、時刻ｔ１２のポートＰＴ２ａのクロックの立ち上がりエッジ（図のポートＰＴ２ａの丸印）が２周期分遅延したものである。

このように、各ポートＰＴ２に伝送されるクロックの遅延量は、１周期単位で付加されている。したがって、各ポートＰＴ２に伝送されるクロックの位相は、ほぼ同一になる。すなわち、この実施形態では、クロックの相対的な位相のずれを低減できる。換言すれば、この実施形態では、クロックの相対的なタイミングのずれを低減できる。

図４は、図２に示した遅延制御回路ＤＬＣおよび遅延回路ＤＬの概要を示している。なお、図４では、遅延回路ＤＬａ、ＤＬｂ、ＤＬｉ以外の遅延回路ＤＬの記載を省略している。遅延制御回路ＤＬＣおよび遅延回路ＤＬを含む回路群は、基準クロックＣＫＲＦの周期を基準とした遅延量を、遅延回路ＤＬの入力クロックに付加するＤＬＬ（Delay Locked Loop）として機能する。

例えば、遅延制御回路ＤＬＣは、基準クロックＣＫＲＦを受け、遅延制御信号ＤＣＮＴ１、ＤＣＮＴ２を生成する。基準クロックＣＫＲＦは、図１に示したＰＬＬで生成された第１クロック（図２に示したポートＰＴ２ｘに伝送される第１クロック）でもよいし、図１に示したＰＬＬとは別のクロック源で生成されたクロックでもよい。すなわち、遅延制御回路ＤＬＣは、多段接続された遅延回路ＤＬの先頭の遅延回路ＤＬａの入力クロックＣＫ１０（第１クロック）と同じクロックを基準クロックＣＫＲＦとして受けてもよいし、第１クロックＣＫ１０と異なるクロックを基準クロックＣＫＲＦとして受けてもよい。

また、遅延制御回路ＤＬＣは、クロック経路上の全ての遅延回路ＤＬ（ＤＬａ、ＤＬｂ、・・・、ＤＬｉ）に遅延制御信号ＤＣＮＴ１、ＤＣＮＴ２を出力する。なお、遅延制御回路ＤＬＣは、チップ２０内の全ての遅延回路ＤＬに、遅延制御信号ＤＣＮＴ１、ＤＣＮＴ２を出力してもよい。遅延制御信号ＤＣＮＴ１は、例えば、基準クロックＣＫＲＦの１周期分の遅延量を示す信号である。また、遅延制御信号ＤＣＮＴ２は、遅延制御信号ＤＣＮＴ１が有効であるか否かを示す信号である。例えば、遅延制御信号ＤＣＮＴ２がアサートされているとき、遅延回路ＤＬは、遅延制御信号ＤＣＮＴ１を有効な信号として処理する。

遅延回路ＤＬａ、ＤＬｂ、ＤＬｉは、遅延制御回路ＤＬＣからの遅延制御信号ＤＣＮＴ１、ＤＣＮＴ２を受け、入力クロックを遅延制御信号ＤＣＮＴ１、ＤＣＮＴ２に基づいて遅延させる。例えば、遅延制御信号ＤＣＮＴ２がアサートされている期間では、遅延回路ＤＬａ、ＤＬｂ、ＤＬｉは、遅延制御信号ＤＣＮＴ１に基づく遅延量を、入力クロックに付加する。また、遅延制御信号ＤＣＮＴ２がネゲートされている期間では、遅延回路ＤＬａ、ＤＬｂ、ＤＬｉは、例えば、遅延量の設定を変更しない。

なお、遅延回路ＤＬａの入力クロックＣＫ１０は、例えば、図２に示したポートＰＴ２ｘに伝送される第１クロックである。また、遅延回路ＤＬｂ、ＤＬｉ等の入力クロックは、前段の遅延回路ＤＬの出力クロックである。例えば、遅延回路ＤＬｂの入力クロックＣＫ１０ａは、遅延回路ＤＬｂの前段の遅延回路ＤＬａの出力クロックＣＫ１０ａである。

図５は、図４に示した遅延制御回路ＤＬＣの一例を示している。遅延制御回路ＤＬＣは、例えば、基準クロックＣＫＲＦを１周期分遅延させる遅延量を検出するＤＬＬとして機能する。例えば、遅延制御回路ＤＬＣは、遅延部ＤＬＰ、位相比較器ＰＣおよびロックシーケンサＬＳを有している。

遅延部ＤＬＰは、基準クロックＣＫＲＦおよび遅延制御信号ＤＣＮＴ１を受け、基準クロックＣＫＲＦを遅延制御信号ＤＣＮＴ１に基づいて遅延させる。そして、遅延部ＤＬＰは、基準クロックＣＫＲＦを遅延させたクロックＤＣＫ（以下、遅延クロックとも称する）を位相比較器ＰＣに出力する。位相比較器ＰＣは、基準クロックＣＫＲＦおよび遅延クロックＤＣＫを受け、基準クロックＣＫＲＦの位相と遅延クロックＤＣＫの位相とを比較する。そして、位相比較器ＰＣは、基準クロックＣＫＲＦの位相と遅延クロックＤＣＫの位相との比較結果を、ロックシーケンサＬＳに出力する。

ロックシーケンサＬＳは、基準クロックＣＫＲＦの位相と遅延クロックＤＣＫの位相との比較結果に基づいて、遅延制御信号ＤＣＮＴ１、ＤＣＮＴ２を生成する。例えば、ロックシーケンサＬＳは、位相比較の結果に応じて次のステップの遅延量を設定し、設定した遅延量を示す遅延制御信号ＤＣＮＴ１を遅延部ＤＬＰおよび遅延回路ＤＬに出力する。

また、ロックシーケンサＬＳは、遅延制御回路ＤＬＣのシーケンスの状態を識別するための遅延制御信号ＤＣＮＴ２を遅延回路ＤＬに出力する。例えば、遅延制御信号ＤＣＮＴ２は、遅延制御回路ＤＬＣのシーケンスがロック状態のとき、アサートされる。すなわち、遅延回路ＤＬは、遅延制御回路ＤＬＣのシーケンスがロック状態のとき、遅延制御信号ＤＣＮＴ１を有効な信号として処理する。

ここで、遅延制御回路ＤＬＣのシーケンスは、基準クロックＣＫＲＦの位相と遅延クロックＤＣＫの位相との差が予め定められた許容範囲内のとき、ロック状態になる。したがって、位相比較の結果（位相差）が許容範囲内のとき、ロックシーケンサＬＳは、遅延制御信号ＤＣＮＴ２をアサートする。また、位相比較の結果（位相差）が許容範囲外のときには、遅延制御回路ＤＬＣのシーケンスがロック状態でないため、ロックシーケンサＬＳは、遅延制御信号ＤＣＮＴ２をネゲートする。

このように、遅延制御回路ＤＬＣは、基準クロックＣＫＲＦを所定量（例えば、１周期分）遅延させた遅延クロックＤＣＫを生成し、遅延クロックＤＣＫの遅延量を所定量にするための遅延制御信号ＤＣＮＴ１を生成する。

図６は、図５に示した遅延部ＤＬＰの一例を示している。図の破線の矢印は、遅延経路の一例を示している。また、図のインバータＩＮＶ（ＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４、ＩＮＶＡ、ＩＮＶＢ）は、入力信号を反転して出力する反転回路を示している。図の制御信号ＳＩＧ（ＳＩＧ０−ＳＩＧ６３）は、遅延制御信号ＤＣＮＴ１に対応している。

遅延部ＤＬＰは、インバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４と、６４個の遅延単位回路ＤＬＵ（ＤＬＵ０−ＤＬＵ６３）と、遅延単位回路ＤＵＭ１、ＤＵＭ２とを有している。なお、遅延単位回路ＤＬＵの数は、６４個に限定されない。また、遅延単位回路ＤＵＭ１、ＤＵＭ２の構成は、遅延単位回路ＤＬＵと同じである。

インバータＩＮＶ１、ＩＮＶ２は、端子ＣＰＮ１と遅延単位回路ＤＬＵ０のインバータＩＮＶＡの入力との間に直列に接続され、遅延単位回路ＤＬＵ０に伝送するクロックの特性を改善する。例えば、図５に示した基準クロックＣＫＲＦが端子ＣＰＮ１に入力される。

遅延単位回路ＤＬＵ（ＤＬＵ０−ＤＬＵ６３）は、多段接続されている。以下、着目する遅延単位回路ＤＬＵに対して、符号ＤＬＵの末尾の数字が１つ小さい遅延単位回路ＤＬＵを前段の遅延単位回路ＤＬＵとも称する。また、着目する遅延単位回路ＤＬＵに対して、符号ＤＬＵの末尾の数字が１つ大きい遅延単位回路ＤＬＵを後段の遅延単位回路ＤＬＵとも称する。

各遅延単位回路ＤＬＵは、インバータＩＮＶＡ、ＩＮＶＢおよびセレクタＳＥＬＡを有している。遅延単位回路ＤＬＵ０−ＤＬＵ６３のインバータＩＮＶＡは、直列に接続されている。例えば、遅延単位回路ＤＬＵ０のインバータＩＮＶＡの出力は、遅延単位回路ＤＬＵ１のインバータＩＮＶＡの入力に接続されている。なお、遅延単位回路ＤＬＵ０のインバータＩＮＶＡの入力は、インバータＩＮＶ２の出力に接続されている。また、遅延単位回路ＤＬＵ６３のインバータＩＮＶＡの出力は、遅延単位回路ＤＵＭ１のインバータＩＮＶＡの入力に接続されている。

セレクタＳＥＬＡは、制御信号ＳＩＧに応じて、２つの入力のいずれかをインバータＩＮＶＢに出力する。セレクタＳＥＬＡの２つの入力の一方は、インバータＩＮＶＡの出力に接続され、２つの入力の他方は、後段の遅延単位回路ＤＬＵのインバータＩＮＶＢの出力に接続されている。なお、遅延単位回路ＤＬＵ６３では、セレクタＳＥＬＡの２つの入力の他方は、遅延単位回路ＤＵＭ１のインバータＩＮＶＢの出力に接続されている。

例えば、遅延単位回路ＤＬＵ６３では、セレクタＳＥＬＡは、制御信号ＳＩＧ６３が高レベルのとき、インバータＩＮＶＡの出力をインバータＩＮＶＢに出力し、制御信号ＳＩＧ６３が低レベルのとき、遅延単位回路ＤＵＭ１のインバータＩＮＶＢの出力をインバータＩＮＶＢに出力する。また、例えば、遅延単位回路ＤＬＵ０では、セレクタＳＥＬＡは、制御信号ＳＩＧ０が高レベルのとき、インバータＩＮＶＡの出力をインバータＩＮＶＢに出力し、制御信号ＳＩＧ０が低レベルのとき、遅延単位回路ＤＬＵ１のインバータＩＮＶＢの出力をインバータＩＮＶＢに出力する。

インバータＩＮＶＢは、セレクタＳＥＬＡから受けた信号を反転して、前段の遅延単位回路ＤＬＵのセレクタＳＥＬＡに出力する。例えば、遅延単位回路ＤＬＵ６３のインバータＩＮＶＢは、遅延単位回路ＤＬＵ６３のセレクタＳＥＬＡから受けた信号の反転信号を、遅延単位回路ＤＬＵ６２のセレクタＳＥＬＡに出力する。なお、遅延単位回路ＤＬＵ０のインバータＩＮＶＢは、遅延単位回路ＤＬＵ０のセレクタＳＥＬＡから受けた信号の反転信号を、遅延単位回路ＤＵＭ２のインバータＩＮＶＢに出力する。

遅延単位回路ＤＵＭ１は、遅延単位回路ＤＬＵ６３の負荷として機能する。例えば、遅延単位回路ＤＵＭ１のインバータＩＮＶＡは、遅延単位回路ＤＵＭ６３のインバータＩＮＶＡから受けた信号を反転して、遅延単位回路ＤＵＭ１のセレクタＳＥＬＡの２つの入力の一方に出力する。遅延単位回路ＤＵＭ１のセレクタＳＥＬＡの２つの入力の他方は、例えば、接地電圧に固定されている。

また、遅延単位回路ＤＵＭ１のセレクタＳＥＬＡは、２つの入力の他方（接地電圧）をインバータＩＮＶＢに出力するように、制御されている。例えば、遅延単位回路ＤＵＭ１のセレクタＳＥＬＡの制御信号は、接地電圧に固定されている。遅延単位回路ＤＵＭ１のインバータＩＮＶＢは、遅延単位回路ＤＵＭ１のセレクタＳＥＬＡから受けた信号の反転信号を、遅延単位回路ＤＬＵ６３のセレクタＳＥＬＡに出力する。

遅延単位回路ＤＵＭ２は、遅延単位回路ＤＬＵ０の負荷として機能する。例えば、遅延単位回路ＤＵＭ２のインバータＩＮＶＡは、遅延単位回路ＤＬＵ０のインバータＩＮＶＢから受けた信号を反転して、遅延単位回路ＤＵＭ２のセレクタＳＥＬＡの２つの入力の一方に出力する。遅延単位回路ＤＵＭ２のセレクタＳＥＬＡの２つの入力の他方は、例えば、接地電圧に固定されている。

また、遅延単位回路ＤＵＭ２のセレクタＳＥＬＡは、２つの入力の一方（インバータＩＮＶＡの出力）をインバータＩＮＶＢに出力するように、制御されている。例えば、遅延単位回路ＤＵＭ２のセレクタＳＥＬＡの制御信号は、電源電圧ＶＤＤに固定されている。遅延単位回路ＤＵＭ２のインバータＩＮＶＢは、遅延単位回路ＤＵＭ２のセレクタＳＥＬＡから受けた信号（インバータＩＮＶＡの出力）の反転信号を、インバータＩＮＶ３に出力する。インバータＩＮＶ３、ＩＮＶ４は、遅延単位回路ＤＵＭ２のインバータＩＮＶＢの出力と端子ＣＰＮ２との間に直列に接続され、遅延部ＤＬＰの出力クロックの特性を改善する。例えば、図５に示した遅延クロックＤＣＫは、端子ＣＰＮ２から出力される。

遅延部ＤＬＰの遅延量は、遅延制御信号ＤＣＮＴ１（制御信号ＳＩＧ０−ＳＩＧ６３）で遅延経路を選択することにより、制御される。例えば、遅延単位回路ＤＬＵ６２で折り返す遅延経路（図の破線の矢印で示した遅延経路）を選択するときには、制御信号ＳＩＧ６２が高レベルに設定され、制御信号ＳＩＧ０−ＳＩＧ６１、ＳＩＧ６３が低レベルに設定される。なお、制御信号ＳＩＧ６３は、高レベルに設定されてもよい。

遅延経路が遅延単位回路ＤＬＵ６２で折り返す経路のときには、遅延部ＤＬＰの遅延量は、固定遅延量に、６３個の遅延単位回路ＤＬＵ（インバータＩＮＶＡ、ＩＮＶＢ、セレクタＳＥＬＡ）の遅延量が加算された遅延量に設定される。ここで、固定遅延量は、インバータＩＮＶ１−ＩＮＶ４の遅延量と遅延単位回路ＤＵＭ２（インバータＩＮＶＡ、ＩＮＶＢ、セレクタＳＥＬＡ）の遅延量との和である。

なお、遅延部ＤＬＰの構成は、この例に限定されない。例えば、インバータＩＮＶ１−ＩＮＶ４や遅延単位回路ＤＵＭ１、ＤＵＭ２は、省かれてもよい。インバータＩＮＶ１−ＩＮＶ４および遅延単位回路ＤＵＭ１、ＤＵＭ２が省かれたときには、上述の固定遅延量が“０”であるため、遅延部ＤＬＰの遅延量は、遅延制御信号ＤＣＮＴ１により選択された個数の遅延単位回路ＤＬＵの遅延量に設定される。また、例えば、遅延部ＤＬＰは、複数の遅延素子が直列に接続されたディレイラインと、ディレイラインの各遅延素子の出力を受けるセレクタを有してもよい。セレクタは、ディレイラインの各遅延素子の出力から遅延部ＤＬＰの出力を選択する。

図７は、図５に示した遅延制御回路ＤＬＣの動作の一例を示している。図の状態１は、遅延クロックＤＣＫの遅延量が不足しているときを示し、状態２は、遅延クロックＤＣＫの遅延量が付き過ぎているときを示している。状態３は、遅延制御回路ＤＬＣのシーケンスがロック状態であるときを示している。

状態１では、遅延クロックＤＣＫは、基準クロックＣＫＲＦより先に立ち上がる。したがって、位相比較器ＰＣは、遅延クロックＤＣＫの位相が基準クロックＣＫＲＦより進んでいることを示す比較結果を、ロックシーケンサＬＳに出力する。遅延クロックＤＣＫの位相が基準クロックＣＫＲＦより進んでいることは、遅延クロックＤＣＫの遅延量が不足していることに対応している。

このため、ロックシーケンサＬＳは、次のステップの遅延量を増加させる遅延制御信号ＤＣＮＴ１を遅延部ＤＬＰに出力する。これにより、次のステップでは、遅延部ＤＬＰで付加される遅延量が増加する。この結果、次のステップでは、遅延クロックＤＣＫと基準クロックＣＫＲＦとの位相差が小さくなる。例えば、遅延クロックＤＣＫと基準クロックＣＫＲＦとの位相差が許容範囲内になり、遅延制御回路ＤＬＣのシーケンスがロック状態になる（図の状態３）。

状態２では、遅延クロックＤＣＫは、基準クロックＣＫＲＦより後に立ち上がる。したがって、位相比較器ＰＣは、遅延クロックＤＣＫの位相が基準クロックＣＫＲＦより遅れていることを示す比較結果を、ロックシーケンサＬＳに出力する。遅延クロックＤＣＫの位相が基準クロックＣＫＲＦより遅れていることは、遅延クロックＤＣＫの遅延量が付き過ぎていることに対応している。

このため、ロックシーケンサＬＳは、次のステップの遅延量を減少させる遅延制御信号ＤＣＮＴ１を遅延部ＤＬＰに出力する。これにより、次のステップでは、遅延部ＤＬＰで付加される遅延量が減少する。この結果、次のステップでは、遅延クロックＤＣＫと基準クロックＣＫＲＦとの位相差が小さくなる。例えば、遅延クロックＤＣＫと基準クロックＣＫＲＦとの位相差が許容範囲内になり、遅延制御回路ＤＬＣのシーケンスがロック状態になる（図の状態３）。

状態３では、遅延クロックＤＣＫと基準クロックＣＫＲＦとの位相差は、許容範囲内である。したがって、位相比較器ＰＣは、遅延クロックＤＣＫと基準クロックＣＫＲＦとの位相差が許容範囲内であることを示す比較結果を、ロックシーケンサＬＳに出力する。なお、位相比較器ＰＣから出力される比較結果は、位相差が許容範囲内であることを直接示す情報でなくてもよい。位相差が許容範囲内であるか否かを、ロックシーケンサＬＳが位相比較器ＰＣの比較結果を用いて判定できればよい。

遅延クロックＤＣＫと基準クロックＣＫＲＦとの位相差が許容範囲内であるため、遅延制御回路ＤＬＣのシーケンスは、ロック状態になる。したがって、ロックシーケンサＬＳは、遅延制御信号ＤＣＮＴ２をアサートする。なお、温度変動や電源変動等により、遅延クロックＤＣＫと基準クロックＣＫＲＦとの位相差が許容範囲外に変動したときには、ロック状態になるまで、遅延部ＤＬＰで付加される遅延量が再度調整される。

すなわち、ロックシーケンサＬＳは、温度変動や電源変動等に連動した遅延制御信号ＤＣＮＴ１を生成する。したがって、遅延制御信号ＤＣＮＴ１は、温度変動や電源変動等によりインバータＩＮＶ等の素子の特性が変動したときにも、基準クロックＣＫＲＦを１周期分遅延させる情報（遅延量）に維持される。

図８は、図４に示した遅延回路ＤＬの一例を示している。図の破線の矢印は、遅延経路の一例を示している。遅延回路ＤＬは、図６に示した遅延部ＤＬＰに、制御部ＣＬＴが追加されている。遅延回路ＤＬのその他の構成は、遅延部ＤＬＰと同じである。すなわち、遅延回路ＤＬの遅延特性は、遅延部ＤＬＰと同じである。遅延部ＤＬＰで説明した要素については、同一の符号を付し、これ等については、詳細な説明を省略する。

制御部ＣＬＴは、遅延制御信号ＤＣＮＴ１を有効にするか否かを遅延制御信号ＤＣＮＴ２に基づいて設定する。制御部ＣＬＴは、例えば、遅延制御信号ＤＣＮＴ１、ＤＣＮＴ２を受け、制御信号ＳＩＧ（ＳＩＧ０−ＳＩＧ６３）を出力する。例えば、制御部ＣＬＴは、遅延制御信号ＤＣＮＴ２がネゲートされているとき、遅延制御信号ＤＣＮＴ１の値を制御信号ＳＩＧ（ＳＩＧ０−ＳＩＧ６３）に反映しない。

また、例えば、制御部ＣＬＴは、遅延制御信号ＤＣＮＴ２がアサートされているとき、遅延制御信号ＤＣＮＴ１の値を制御信号ＳＩＧ（ＳＩＧ０−ＳＩＧ６３）に反映する。したがって、遅延制御回路ＤＬＣのシーケンスがロック状態のとき（例えば、遅延制御信号ＤＣＮＴ２がアサートされているとき）、制御信号ＳＩＧ０−ＳＩＧ６３の値は、図６に示した遅延部ＤＬＰの制御信号ＳＩＧ０−ＳＩＧ６３の値と同じである。

このように、端子ＣＰＮ１から端子ＣＰＮ２までのクロック経路（遅延経路）の構成は、遅延部ＤＬＰと遅延回路ＤＬとで同じである。したがって、遅延回路ＤＬで付加される遅延量は、温度変動や電源変動等によりインバータＩＮＶ等の素子の特性が変動したときにも、基準クロックＣＫＲＦを１周期分遅延させる遅延量に維持される。

なお、遅延回路ＤＬの構成は、この例に限定されない。例えば、遅延回路ＤＬは、遅延制御信号ＤＣＮＴ２を受けなくてよい。このときには、遅延回路ＤＬの構成は、制御部ＣＬＴが省かれるため、遅延部ＤＬＰと同じである。また、クロック経路以外の遅延回路ＤＬの出力をハイインピーダンス状態に設定するデコーダをチップ２０が有するときには、インバータＩＮＶ４は、オン／オフ制御可能な反転回路でもよい。例えば、インバータＩＮＶ４は、オフのとき、出力をハイインピーダンス状態にする。このときには、例えば、図６に示したインバータＩＮＶ４にも、遅延回路ＤＬのインバータＩＮＶ４と同じ反転回路が使用される。

また、遅延部ＤＬＰの端子ＣＰＮ１から端子ＣＰＮ２までのクロック経路の構成が図６に示した例と異なるときには、遅延回路ＤＬの端子ＣＰＮ１から端子ＣＰＮ２までのクロック経路の構成は、遅延部ＤＬＰと同じように形成される。あるいは、遅延回路ＤＬのインターフェース（端子ＣＰＮ１、ＣＰＮ２）は、図９に示すように、入力と出力とを切り替え可能に形成されてもよい。このときには、遅延部ＤＬＰも遅延回路ＤＬと同様に形成される。

図９は、図４に示した遅延回路ＤＬの別の例を示している。図のインバータＩＮＶ４１、ＩＮＶ４２は、オン／オフ制御可能な反転回路を示している。図９に示した遅延回路ＤＬは、図８に示した遅延回路ＤＬにセレクタＳＥＬ１が追加され、インバータＩＮＶ４の代わりにインバータＩＮＶ４１、ＩＮＶ４２が形成されている。遅延回路ＤＬのその他の構成は、図８に示した遅延回路ＤＬと同じである。

セレクタＳＥＬ１は、制御信号ＩＮＣＮＴに応じて、２つの入力のいずれかをインバータＩＮＶ１に出力する。セレクタＳＥＬ１の２つの入力の一方は、端子ＣＰＮ１に接続され、２つの入力の他方は、端子ＣＰＮ２に接続されている。また、インバータＩＮＶ４１は、入力がインバータＩＮＶ３の出力に接続され、出力が端子ＣＰＮ１に接続されている。また、インバータＩＮＶ４１は、制御信号ＯＣＮＴ１に応じて、オン／オフが制御される。例えば、インバータＩＮＶ４１は、オフのとき、出力をハイインピーダンス状態にする。

インバータＩＮＶ４２は、入力がインバータＩＮＶ３の出力に接続され、出力が端子ＣＰＮ２に接続されている。また、インバータＩＮＶ４２は、制御信号ＯＣＮＴ２に応じて、オン／オフが制御される。例えば、インバータＩＮＶ４２は、オフのとき、出力をハイインピーダンス状態にする。

例えば、端子ＣＰＮ１の信号がセレクタＳＥＬ１の出力として選択されるとき、インバータＩＮＶ４１はオフ状態に設定され、インバータＩＮＶ４２はオン状態に設定される。また、例えば、端子ＣＰＮ２の信号がセレクタＳＥＬ１の出力として選択されるとき、インバータＩＮＶ４１はオン状態に設定され、インバータＩＮＶ４２はオフ状態に設定される。

すなわち、遅延回路ＤＬは、端子ＣＰＮ１、ＣＰＮ２の一方で受けたクロックを遅延制御信号ＤＣＮＴ１、ＤＣＮＴ２に基づいて遅延させ、遅延させたクロックを端子ＣＰＮ１、ＣＰＮ２の他方から出力する。図９に示した遅延回路ＤＬでは、端子ＣＰＮ１、ＣＰＮ２は、入力と出力とを切り替え可能に形成されている。したがって、図９に示した遅延回路ＤＬが形成されたチップ２０では、クロック経路を設定する際の経路の選択肢が増加するため、クロック経路の設計を容易にできる。制御信号ＩＮＣＮＴ、ＯＣＮＴ１、ＯＣＮＴ２のレベルは、デコーダ等により設定されてもよいし、設計時のレイアウトで電源電圧や接地電圧に固定されてもよい。

図１０は、図１に示した半導体装置ＳＹＳのクロックスキューの一例を示している。なお、図１０は、１ｎｓの周期のクロックを分配するときの各ポイントＰ１、Ｐ２、Ｐ３の遅延量を示している。各ポイントＰ１、Ｐ２、Ｐ３の遅延量は、図の備考欄のポイントＰ０を基準としたときの遅延量を示している。

ＰＴＶ条件は、製造プロセス、温度および電源電圧に関する条件である。例えば、ＰＴＶ条件１は、各ポイントＰ１、Ｐ２、Ｐ３の遅延量を１ｎｓに合わせたときの製造プロセス、温度および電源電圧である。ＰＴＶ条件２は、ＰＴＶ条件１と異なる条件である。例えば、ＰＴＶ条件２では、素子の特性は、製造ばらつきにより、ＰＴＶ条件１の素子の特性と異なる。あるいは、ＰＴＶ条件２では、温度や電源電圧がＰＴＶ条件１と異なる。以下、製造ばらつき、温度変動および電源変動をまとめてＰＴＶ変動とも称する。

遅延回路ＤＬを介してクロックを分配する半導体装置ＳＹＳでは、例えば、遅延回路ＤＬが受ける遅延制御信号ＤＣＮＴ１は、ＰＴＶ条件に拘わらず、基準クロックＣＫＲＦを１周期分遅延させる情報（遅延量）に維持される。このため、半導体装置ＳＹＳでは、ＰＴＶ条件２においても、遅延量は、基準クロックＣＫＲＦの１周期分（１ｎｓ）近辺に維持される。なお、ポイントＰ１、Ｐ２、Ｐ３の遅延量のばらつきは、例えば、遅延回路ＤＬ間の特性のばらつきにより発生する。

ここで、ロープロセス（素子間の製造ばらつきの小さいプロセス）で製造されたチップ２０では、先端プロセスで製造されたチップ２０に比べて、遅延回路ＤＬ間の特性のばらつきを低減できる。したがって、チップ２０（遅延制御回路ＤＬＣ、遅延回路ＤＬ等）をロープロセスで製造することにより、ポイントＰ１、Ｐ２、Ｐ３の遅延量のばらつきを低減できる。

例えば、遅延回路ＤＬをロープロセスで製造したときには、ＰＴＶ条件２での各ポイントＰ１、Ｐ２、Ｐ３の遅延量は、それぞれ０．９ｎｓ、１．０ｎｓおよび１．１ｎｓである。すなわち、各ポイントＰ１、Ｐ２、Ｐ３間の最大スキューは、２００ｐｓである。これに対し、遅延回路ＤＬを先端プロセスで製造したときには、例えば、ＰＴＶ条件２での各ポイントＰ１、Ｐ２、Ｐ３の遅延量は、それぞれ０．８ｎｓ、１．０ｎｓおよび１．１ｎｓである。したがって、各ポイントＰ１、Ｐ２、Ｐ３間の最大スキューは、６００ｐｓであり、遅延回路ＤＬをロープロセスで製造したときに比べて増加する。

なお、遅延回路ＤＬを先端プロセスで製造したときにも、各ポイントＰ１、Ｐ２、Ｐ３間の最大スキューは、遅延回路ＤＬを介さずにクロックを分配する比較例２に比べて低減する。

比較例では、クロックは、遅延回路ＤＬを介さずに分配される。例えば、クロックネットワークは、バッファＢＵＦやインバータのチェーンにより形成される。比較例１は、クロックネットワークの各素子（バッファＢＵＦ等）をロープロセスで製造したときの各ポイントＰ１、Ｐ２、Ｐ３のクロックスキューの一例を示している。また、比較例２は、クロックネットワークの各素子（バッファＢＵＦ等）を先端プロセスで製造したときの各ポイントＰ１、Ｐ２、Ｐ３のクロックスキューの一例を示している。

比較例では、バッファＢＵＦ等の数がＰＴＶ条件に応じて調整されないため、ＰＴＶ条件２において、遅延量は、遅延回路ＤＬを介してクロックを分配する半導体装置ＳＹＳに比べて、１ｎｓから大きくずれる。なお、比較例１では、クロックネットワークの各素子（バッファＢＵＦ等）をロープロセスで製造しているため、比較例２に比べて、最大スキューを低減できる。しかしながら、比較例１では、各ポイントＰ１、Ｐ２、Ｐ３までの構成要素の変動の仕方が異なるため、遅延量のばらつきは、ロープロセスで製造した遅延回路ＤＬを使用する半導体装置ＳＹＳに比べて、大きい。

例えば、比較例１では、ＰＴＶ条件２での各ポイントＰ１、Ｐ２、Ｐ３の遅延量は、それぞれ１．３ｎｓ、１．５ｎｓおよび１．６ｎｓである。すなわち、各ポイントＰ１、Ｐ２、Ｐ３間の最大スキューは、３００ｐｓであり、ロープロセスで製造した遅延回路ＤＬを使用する半導体装置ＳＹＳに比べて増加する。また、比較例２では、ＰＴＶ条件２での各ポイントＰ１、Ｐ２、Ｐ３の遅延量は、それぞれ１．８ｎｓ、２．０ｎｓおよび２．５ｎｓである。すなわち、各ポイントＰ１、Ｐ２、Ｐ３間の最大スキューは、７００ｐｓであり、先端プロセスで製造した遅延回路ＤＬを使用する半導体装置ＳＹＳに比べて増加する。

このように、この実施形態では、チップ２０（遅延制御回路ＤＬＣ、遅延回路ＤＬ等）をロープロセスで製造することにより、各ポイントＰ１、Ｐ２、Ｐ３でのクロックの相対的なタイミングのずれを低減できる。また、この実施形態では、チップ２０の動的な回路をクロック分配に必要な回路（遅延制御回路ＤＬＣ、遅延回路ＤＬクロック等）のみにすることにより、チップ２０の消費電力を低減できる。さらに、この実施形態では、チップ２０をロープロセスで製造することにより、チップ２０のリーク電流を低減できる。

なお、チップ１０では、微細化されたプロセスを使用できるため、集積度を向上できる。さらに、この実施形態では、クロックネットワークを形成するための基幹クロック配線がチップ２０に形成されるため、チップ１０に基幹クロック配線を形成する必要がない。これにより、この実施形態では、チップ１０の配線リソースを潤沢に確保でき、チップ１０の機能を向上できる。例えば、チップ１０では、基幹クロック配線に使用されていた質のよい配線層（寄生抵抗や寄生容量の小さい配線層）を、データ系の配線に使用できる。これにより、データ系の周波数を向上できる。

以上、この実施形態では、半導体装置ＳＹＳは、ＴＳＶ等の３次元実装技術により接続されたチップ１０、２０を有している。各チップ１０、２０は、各用途に応じた最適なプロセスで製造される。すなわち、この実施形態では、ＴＳＶ等の３次元実装を利用することにより、２つの相反する要素を１つの半導体装置ＳＹＳに共存させることができる。例えば、半導体装置ＳＹＳの機能を実現するための論理回路ＬＧ等が形成されるチップ１０は、先端プロセスで製造される。また、論理回路ＬＧにクロックを分配するための遅延制御回路ＤＬＣおよび遅延回路ＤＬ等が形成されるチップ２０は、ロープロセスで製造される。

例えば、遅延制御回路ＤＬＣおよび遅延回路ＤＬを含む回路群は、基準クロックＣＫＲＦの周期を基準とした遅延量を、遅延回路ＤＬの入力クロックに付加する。そして、クロックは、遅延回路ＤＬを介して分配される。このため、クロックの遅延量は、ＰＴＶ条件が変動したときにも、所定量（例えば、基準クロックＣＫＲＦの１周期分）近辺に維持される。また、この実施形態では、素子間の製造ばらつきの小さいプロセスでチップ２０が製造されるため、遅延回路ＤＬ間（素子間）の特性のばらつきを低減できる。この結果、クロックの相対的なタイミングのずれを低減できる。すなわち、この実施形態では、各ポートＰＴ１、ＰＴ２のクロックの位相を合わせることができる。これにより、この実施形態では、各ポートＰＴ１、ＰＴ２でクロックの同期関係を維持できる。

図１１は、別の実施形態における第２チップ２０Ａの一例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。チップ２０Ａは、図２に示したチップ２０に複数の排他的論理和回路ＥＸＯＲが追加され、一部の遅延回路ＤＬが遅延回路ＤＬ２に置き換えられている。そして、排他的論理和回路ＥＸＯＲの出力がポートＰＴ２に接続されている。また、図１１では、例えば、チップ２０Ａの隅（図の左下）に配置されたポートＰＴ２ｘで第１クロックを受けている。チップ２０Ａのその他の構成は、上述した実施形態と同じである。

なお、図１１では、図を見やすくするために、クロックが伝送される配線を示し、それ以外の配線の記載を省略している。さらに、図１１では、ポートＰＴ２以外の外部端子（チップ上のパッド等）の記載も省略している。

遅延回路ＤＬは、例えば、基準クロックＣＫＲＦの１周期分（３６０°）の遅延を入力クロックに付加する。これに対し、遅延回路ＤＬ２は、例えば、基準クロックＣＫＲＦの約４分の１周期分（９０°程度）の遅延を入力クロックに付加する。遅延回路ＤＬ２の構成は、例えば、図８に示した制御部ＣＬＴの論理を除いて、遅延回路ＤＬと同じである。例えば、遅延回路ＤＬ２の制御部ＣＬＴは、遅延制御信号ＤＣＮＴ１が示す遅延量の４分の１の遅延量に近づくように、制御信号ＳＩＧ（ＳＩＧ０−ＳＩＧ６３）を生成する。

すなわち、遅延回路ＤＬ２の制御部ＣＬＴは、遅延制御信号ＤＣＮＴ２がアサートされているとき、遅延制御信号ＤＣＮＴ１が示す遅延量の４分の１の値を制御信号ＳＩＧに反映する。なお、遅延制御信号ＤＣＮＴ２がネゲートされているときの遅延回路ＤＬ２の制御部ＣＬＴの動作は、遅延回路ＤＬの制御部ＣＬＴの動作と同じである。例えば、遅延制御信号ＤＣＮＴ２がネゲートされている期間では、遅延回路ＤＬ２の制御部ＣＬＴは、制御信号ＳＩＧの値を維持する。

例えば、遅延回路ＤＬ２の制御部ＣＬＴは、遅延回路ＤＬの遅延経路が遅延単位回路ＤＬＵ６２で折り返す遅延経路（図８の破線の矢印で示した遅延経路）のとき、制御信号ＳＩＧ１５を高レベルに設定し、制御信号ＳＩＧ０−ＳＩＧ１４を低レベルに設定する。なお、制御信号ＳＩＧ１６−ＳＩＧ６３は、低レベルに設定されてもよいし、高レベルに設定されてもよい。これにより、遅延回路ＤＬ２内の遅延経路は、遅延単位回路ＤＬＵ１５で折り返す遅延経路に設定される。この結果、遅延回路ＤＬ２内の遅延量は、遅延回路ＤＬ内の遅延量の約４分の１に設定される。なお、例えば、インバータＩＮＶ１−ＩＮＶ４や遅延単位回路ＤＵＭ２の固定遅延量を考慮して、遅延単位回路ＤＬＵ１５より手前の遅延単位回路ＤＬＵで折り返す遅延経路が選択されてもよい。

以下、第１クロックを１周期分遅延させたクロックが伝送されるクロック経路を３６０°遅延のクロック経路とも称する。また、第１クロックを約４分の１周期分遅延させたクロックが伝送されるクロック経路を９０°遅延のクロック経路とも称する。３６０°遅延のクロック経路は、例えば、多段接続された遅延回路ＤＬにより形成される。また、９０°遅延のクロック経路は、例えば、多段接続された遅延回路ＤＬの最初の遅延回路ＤＬの入力を遅延回路ＤＬ２の出力に接続することにより形成される。図１１の例では、３６０°遅延のクロック経路と９０°遅延のクロック経路とが交互に形成されるように、遅延回路ＤＬ２が配置されている。

排他的論理和回路ＥＸＯＲは、遅延量の異なる２つのクロックを受け、２つのクロックの排他的論理和をポートＰＴ２に出力する。例えば、排他的論理和回路ＥＸＯＲは、一方の入力が３６０°遅延のクロック経路に接続され、他方の入力が９０°遅延のクロック経路に接続され、出力がポートＰＴ２に接続されている。このときには、排他的論理和回路ＥＸＯＲは、図１２に示すように、第１クロックの倍の周波数のクロックを出力する。これにより、ポートＰＴ２には、第１クロックより高速なクロックが伝送される。

図１２は、図１１に示した排他的論理和回路ＥＸＯＲの入力クロックおよび出力クロックの一例を示している。図の入力クロックＩＮ１は、３６０°遅延のクロック経路から排他的論理和回路ＥＸＯＲに入力されるクロックを示し、入力クロックＩＮ２は、９０°遅延のクロック経路から排他的論理和回路ＥＸＯＲに入力されるクロックを示している。出力クロックＯＵＴは、排他的論理和回路ＥＸＯＲからポートＰＴ２に出力されるクロックを示している。

排他的論理和回路ＥＸＯＲは、入力クロックＩＮ１の論理（高レベル、低レベル）と入力クロックＩＮ２の論理（高レベル、低レベル）とが異なるとき、高レベルを出力する。すなわち、出力クロックＯＵＴは、入力クロックＩＮ１、ＩＮ２のレベルが異なるとき、高レベルになり、入力クロックＩＮ１、ＩＮ２のレベルが同じとき、低レベルになる。

例えば、時刻ｔ２０では、入力クロックＩＮ１は低レベルから高レベルに変化する。そして、入力クロックＩＮ１の約４分の１周期後の時刻ｔ２１に、入力クロックＩＮ２が低レベルから高レベルに変化する。したがって、時刻ｔ２０から時刻ｔ２１までの期間では、入力クロックＩＮ１、ＩＮ２のレベルが異なるため、出力クロックＯＵＴは、高レベルに維持される。

時刻ｔ２２（時刻ｔ２１から入力クロックＩＮ１の約４分の１周期後の時刻）では、入力クロックＩＮ１は高レベルから低レベルに変化し、入力クロックＩＮ２は高レベルに維持されている。したがって、時刻ｔ２１から時刻ｔ２２までの期間では、入力クロックＩＮ１、ＩＮ２のレベルが同じため、出力クロックＯＵＴは、低レベルに維持される。

時刻ｔ２３（時刻ｔ２２から入力クロックＩＮ１の約４分の１周期後の時刻）では、入力クロックＩＮ１は低レベルに維持され、入力クロックＩＮ２は高レベルから低レベルに変化する。したがって、時刻ｔ２２から時刻ｔ２３までの期間では、入力クロックＩＮ１、ＩＮ２のレベルが異なるため、出力クロックＯＵＴは、高レベルに維持される。

このように、排他的論理和回路ＥＸＯＲは、入力クロックＩＮ１、ＩＮ２の倍の周波数のクロックＯＵＴを出力する。これにより、ポートＰＴ２には、入力クロックＩＮ１、ＩＮ２（第１クロック）の倍の周波数のクロックＯＵＴが伝送される。すなわち、この実施形態では、遅延制御回路ＤＬＣ、遅延回路ＤＬ、ＤＬ２で扱うクロックＩＮ１、ＩＮ２等の周波数を、チップ１０に伝送するクロックＯＵＴの周波数より低減できる。すなわち、この実施形態では、チップ２０をロープロセスで製造したときにも、高速なクロックをチップ１０に分配できる。

なお、チップ２０の構成は、この例に限定されない。例えば、遅延回路ＤＬ、ＤＬ２を通過するクロック経路は、一筆書き可能な経路でもよい。このときには、例えば、基準クロックＣＫＲＦの約４分の３周期分（２７０°）の遅延を入力クロックに付加する遅延回路ＤＬを介して、９０°遅延のクロック経路と３６０°遅延のクロック経路とを接続すればよい。

あるいは、図１１において、例えば、９０°遅延のクロック経路の両側に、排他的論理和回路ＥＸＯＲおよびポートＰＴ２を配置してもよい。このときには、遅延回路ＤＬ、ＤＬ２の数を増加させることなく、高速なクロックが伝送されるポートＰＴ２の数を増やすことができる。また、クロック経路は、デコーダ等により設定されてもよいし、設計時の配線（レイアウト）で固定されてもよい。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、遅延回路ＤＬと異なる位相のクロックＩＮ２を生成する遅延回路ＤＬ２と、高速なクロックを生成する排他的論理和回路ＥＸＯＲとを有している。例えば、排他的論理和回路ＥＸＯＲは、多相クロックＩＮ１、ＩＮ２を受け、クロックＩＮ１、ＩＮ２より高速なクロックＯＵＴ（例えば、クロックＩＮ１、ＩＮ２の倍の周波数のクロック）を出力する。すなわち、この実施形態では、遅延制御回路ＤＬＣ、遅延回路ＤＬ、ＤＬ２で扱うクロックＩＮ１、ＩＮ２等の周波数を、チップ１０に伝送するクロックＯＵＴの周波数より低減できる。この結果、この実施形態では、チップ２０をロープロセスで製造したときにも、高速なクロックをチップ１０に分配できる。

図１３は、別の実施形態における第２チップ２０Ｂの一例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。チップ２０Ｂは、図２に示したチップ２０にデコーダＤＥＣが追加されている。また、チップ２０Ｂは、複数の遅延制御回路ＤＬＣ（ＤＬＣ１、ＤＬＣ２、ＤＬＣ３）を有している。そして、チップ２０Ｂでは、例えば、ポートＰＴ２ｘ、ＰＴ２ｙ、ＰＴ２ｚで異なる系の第１クロックを受けている。チップ２０Ｂのその他の構成は、上述した実施形態と同じである。

なお、図１３では、図を見やすくするために、クロックが伝送される配線を示し、それ以外の配線の記載を省略している。さらに、図１３では、ポートＰＴ２以外の外部端子（チップ上のパッド等）の記載も省略している。また、図の太線で示したポートＰＴ２ｘ、ＰＴ２ｙ、ＰＴ２ｚとポートＰＴ２ｘ’、ＰＴ２ｙ’、ＰＴ２ｚ’は、チップ２０Ｂ内で伝送されるクロックの起点および終点に対応している。

ポートＰＴ２ｘ、ＰＴ２ｙ、ＰＴ２ｚには、互いに異なる系の第１クロックが伝送される。例えば、この実施形態では、図１に示したＰＬＬが３つ形成され、３つのＰＬＬの出力（第１クロック）がポートＰＴ２ｘ、ＰＴ２ｙ、ＰＴ２ｚにそれぞれ伝送される。

デコーダＤＥＣは、ポートＰＴ２ｘ、ＰＴ２ｙ、ＰＴ２ｚに伝送されるクロックのそれぞれのクロック経路を設定する。図１３の例では、ポートＰＴ２ｘで受けた第１クロックは、ポートＰＴ２ｘからポートＰＴ２ｘ’まで、一筆書き可能な経路（クロック経路）で各ポートＰＴ２に伝送される。また、ポートＰＴ２ｙで受けた第１クロックは、ポートＰＴ２ｙからポートＰＴ２ｙ’まで、一筆書き可能な経路（クロック経路）で各ポートＰＴ２に伝送される。そして、ポートＰＴ２ｚで受けた第１クロックは、ポートＰＴ２ｚからポートＰＴ２ｚ’まで、一筆書き可能な経路（クロック経路）で各ポートＰＴ２に伝送される。

なお、デコーダＤＥＣは、クロック経路以外の遅延回路ＤＬの出力をハイインピーダンス状態に設定する。すなわち、遅延回路ＤＬ間は、出力が衝突しないように電気的に接続される。換言すれば、複数の遅延回路ＤＬの出力クロックが１つのポートＰＴ２に伝送されないように、遅延回路ＤＬ間は電気的に接続される。そして、デコーダＤＥＣは、クロック経路に関する情報を遅延回路ＤＬに出力する。クロック経路に関する情報は、例えば、入力元や出力先を示す情報（図８に示した制御信号ＩＣＮＴ、ＯＣＮＴ１、ＯＣＮＴ２に対応する情報）や各遅延回路ＤＬのマスタとなる遅延制御回路ＤＬＣを示す情報である。

遅延制御回路ＤＬＣ１、ＤＬＣ２、ＤＬＣ３は、ポートＰＴ２ｘ、ＰＴ２ｙ、ＰＴ２ｚに伝送されるクロックの系に応じた基準クロックＣＫＲＦを受ける。例えば、遅延制御回路ＤＬＣ１、ＤＬＣ２、ＤＬＣ３のそれぞれの基準クロックＣＫＲＦは、互いに異なる。また、遅延制御回路ＤＬＣ１、ＤＬＣ２、ＤＬＣ３の構成は、図１−図１０で説明した実施形態の遅延制御回路ＤＬＣと同じである。なお、図６に示した遅延部ＤＬＰの構成では、出力をハイインピーダンス状態に設定可能な反転回路（例えば、図９に示したインバータＩＮＶ４１）をインバータＩＮＶ４に使用する。

遅延回路ＤＬの構成は、制御部ＣＬＴの機能を除いて、図１−図１０で説明した実施形態の遅延回路ＤＬと同じである。そして、この実施形態においても、端子ＣＰＮ１から端子ＣＰＮ２までのクロック経路（遅延経路）の構成は、遅延部ＤＬＰと遅延回路ＤＬとで同じである。なお、図８に示した遅延部ＤＬの構成では、出力をハイインピーダンス状態に設定可能な反転回路（例えば、図９に示したインバータＩＮＶ４１）をインバータＩＮＶ４に使用する。

遅延回路ＤＬは、例えば、全ての遅延制御回路ＤＬＣ１、ＤＬＣ２、ＤＬＣ３から遅延制御信号ＤＣＮＴ１、ＤＣＮＴ２を受ける。そして、遅延回路ＤＬは、遅延量の設定に使用する遅延制御信号ＤＣＮＴ１、ＤＣＮＴ２を、デコーダＤＥＣで選択された経路に基づいて選択する。例えば、ポートＰＴ２ｘで受けた第１クロックを伝送するクロック経路上の遅延回路ＤＬでは、制御部ＣＬＴは、遅延制御回路ＤＬＣ１から受ける遅延制御信号ＤＣＮＴ１、ＤＣＮＴ２を使用する。また、ポートＰＴ２ｙで受けた第１クロックを伝送するクロック経路上の遅延回路ＤＬでは、制御部ＣＬＴは、遅延制御回路ＤＬＣ２から受ける遅延制御信号ＤＣＮＴ１、ＤＣＮＴ２を使用する。そして、ポートＰＴ２ｚで受けた第１クロックを伝送するクロック経路上の遅延回路ＤＬでは、制御部ＣＬＴは、遅延制御回路ＤＬＣ３から受ける遅延制御信号ＤＣＮＴ１、ＤＣＮＴ２を使用する。

なお、チップ２０Ｂの構成は、この例に限定されない。例えば、遅延制御回路ＤＬＣの数は、２つでもよいし、４つ以上でもよい。また、例えば、各クロック経路は、一筆書き可能な経路でなくてもよい。例えば、遅延回路ＤＬの出力が他の遅延回路ＤＬの出力と衝突しなければ、複数の遅延回路ＤＬの入力が１つの遅延回路ＤＬの出力に電気的に接続されてもよい。このときには、クロック経路を設定する際の経路の選択肢が増加するため、クロック経路の設計を容易にできる。また、例えば、デコーダＤＥＣは、省かれてもよい。このときには、クロック経路や各遅延回路ＤＬのマスタとなる遅延制御回路ＤＬＣは、例えば、設計時の配線（レイアウト）で固定される。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、互いに異なる系のクロックをチップ２０Ｂ内に分配できる。すなわち、この実施形態では、複数のクロックネットワークをチップ２０Ｂに形成できる。これにより、チップ２０Ｂは、互いに異なる系のクロックで動作する複数の論理回路が形成されたチップ１０に対応できる。したがって、この実施形態では、チップ２０の汎用性を向上できる。

図１４は、別の実施形態における半導体装置ＳＹＳの一例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体装置ＳＹＳは、図１に示したチップ１０、２０の代わりにチップ１０Ａ、２０Ｃを有している。チップ２０Ｃの構成は、電源電圧を供給するための電源供給部ＰＷＳおよびポートＶＰＴ２が追加されている点を除いて、チップ２０と同じである。また、チップ１０Ａの構成は、電源供給部ＰＷＳからポートＶＰＴ２に介して電源電圧が供給されるポートＶＰＴ１が追加されている点を除いて、チップ１０と同じである。半導体装置ＳＹＳのその他の構成は、上述した実施形態と同じである。

なお、図１４では、図を見やすくするために、チップ２０Ｃの電源配線の一部を示し、それ以外の配線の記載を省略している。さらに、図１４では、ポートＰＴ１、ＰＴ２、ＶＰＴ１、ＶＰＴ２以外の外部端子（チップ上のパッド等）の記載も省略している。

例えば、チップ１０Ａには、ＰＬＬ、論理回路ＬＧおよびポートＰＴ１、ＶＰＴ１が形成される。そして、チップ２０Ｃには、例えば、遅延制御回路ＤＬＣ、遅延回路ＤＬ、電源供給部ＰＷＳおよびポートＰＴ２、ＶＰＴ２が形成される。

電源供給部ＰＷＳは、例えば、ＤＣ−ＤＣコンバータであり、所望の電源電圧（電源ソース）を生成する。電源供給部ＰＷＳにより生成された電源電圧は、ポートＶＰＴ２を介して、チップ１０ＡのポートＶＰＴ１に供給される。ポートＶＰＴ２は、例えば、チップ２０Ｃを貫通する貫通電極で形成され、ポートＶＰＴ１に接続されている。なお、例えば、ポートＰＴ１、ＰＴ２間がバンプにより接続されているときには、ポートＶＰＴ２は、バンプにより、ポートＶＰＴ１に接続されてもよい。

チップ１０Ａでは、論理回路ＬＧは、ポートＶＰＴ１から電源電圧を受ける。すなわち、チップ１０Ａの論理回路ＬＧの電源電圧は、チップ２０Ｃの電源供給部ＰＷＳからポートＶＰＴ２、ＶＰＴ１を介して供給される。したがって、この実施形態では、内部電源Ｉ／Ｏや電源リングをチップ１０Ａに形成しなくてもよい。これにより、この実施形態では、チップ１０Ａの論理領域を広くできる。この結果、この実施形態では、チップ１０Ａの集積度を向上できる。

なお、半導体装置ＳＹＳの構成は、この例に限定されない。例えば、電源供給部ＰＷＳおよびポートＶＰＴ２は、図１１で説明したチップ２０Ａに形成されてもよいし、図１３で説明したチップ２０Ｂに形成されてもよい。このときには、チップ２０Ａ、２０Ｂに対応するチップ１０にポートＶＰＴ１が形成される。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、チップ１０Ａの論理回路ＬＧの電源電圧は、チップ２０Ｃの電源供給部ＰＷＳからポートＶＰＴ２、ＶＰＴ１を介して供給される。したがって、この実施形態では、内部電源Ｉ／Ｏや電源リングをチップ１０Ａに形成しなくてもよいため、チップ１０Ａの論理領域を広くできる。これにより、この実施形態では、チップ１０Ａの集積度を向上できる。

以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
動作クロックを受ける第１ポートと前記動作クロックに同期して動作する第１回路とを含む第１チップと、
前記第１チップ上に配置される第２チップとを備え、
前記第２チップは、
基準クロックの周期を基準とした遅延量を示す遅延制御信号を生成する遅延制御部と、
多段接続され、入力クロックを前記遅延制御信号に基づいて遅延させて順次後段に伝送する複数の遅延回路と、
前記遅延回路から出力されるクロックに基づく前記動作クロックが伝送され、前記第１ポートに接続される第２ポートとを備えていること
を特徴とする半導体装置。
（付記２）
前記第２ポートは、前記第２チップを貫通する貫通電極により、前記第１ポートに接続されていること
を特徴とする付記１記載の半導体装置。
（付記３）
前記第１ポートは、前記第１チップの前記第２チップに対向する面上に形成され、
前記第２ポートは、前記第２チップの前記第１チップに対向する面上に形成され、バンプにより、前記第１ポートに接続されていること
を特徴とする付記１記載の半導体装置。
（付記４）
前記複数の遅延回路は、メッシュ状に配置され、
前記第２ポートは、多段接続された前記遅延回路の出力に接続されていること
を特徴とする付記１記載の半導体装置。
（付記５）
前記第２チップは、
遅延量の異なる２つのクロックを受け、前記２つのクロックの排他的論理和を前記第２ポートに出力する排他的論理和回路を有し、
前記複数の遅延回路の一部は、他の前記遅延回路と異なる遅延量を入力クロックに付加し、前記２つのクロックの一方を生成し、
前記排他的論理和回路の入力の一方は、前記２つのクロックの一方が伝送される前記遅延回路の出力に接続され、前記排他的論理和回路の入力の他方は、前記２つのクロックの他方が伝送される前記遅延回路の出力に接続されていること
を特徴とする付記１記載の半導体装置。
（付記６）
前記第２チップは、電源電圧が供給される第２電源ポートと、前記電源電圧を前記第２電源ポートに供給する電源供給部とを有し、
前記第１チップは、前記第２電源ポートに接続され、前記電源供給部から前記第２電源ポートを介して前記電源電圧が供給される第１電源ポートを有していること
を特徴とする付記１記載の半導体装置。
（付記７）
前記第２チップは、前記第１チップの製造プロセスに比べて素子間の製造ばらつきの小さいプロセスで製造されていること
を特徴とする付記１記載の半導体装置。

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。

１０、１０Ａ、２０、２０Ａ、２０Ｂ、２０Ｃ‥チップ；ＣＴＬ‥制御部；ＤＥＣ‥デコーダ；ＥＸＯＲ‥排他的論理和回路；ＤＬ、ＤＬ２‥遅延回路；ＤＬＣ、ＤＬＣ１、ＤＬＣ２、ＤＬＣ３‥遅延制御回路；ＤＬＰ‥遅延部；ＤＬＵ０−ＤＬＵ６３、ＤＵＭ１、ＤＵＭ２‥遅延単位回路；ＩＮＶ１−ＩＮＶ４、ＩＮＶ４１、ＩＮＶ４２、ＩＮＶＡ、ＩＮＶＢ‥インバータ；ＬＧ‥論理回路；ＬＳ‥ロックシーケンサ；ＰＣ‥位相比較器；ＰＴ１、ＰＴ２、ＶＰＴ１、ＶＰＴ２‥ポート；ＰＷＳ‥電源供給部；ＳＥＬＡ、ＳＥＬ１‥セレクタ；ＳＹＳ‥半導体装置

Claims (7)

1. 動作クロックを受ける複数の第１ポートと、前記動作クロックに同期して動作し、各々に前記複数の第１ポートの各々が接続される複数の第１回路とを含む第１チップと、
   前記第１チップ上に配置される第２チップとを備え、
   前記第２チップは、
   基準クロックの周期を基準とした遅延量を示す遅延制御信号を生成する遅延制御部と、
   多段接続され、入力クロックを前記遅延制御信号に基づいて遅延させて順次後段に伝送する複数の遅延回路と、
   各々が前記複数の遅延回路の各々の出力に接続されるとともに前記複数の第１ポートの各々に接続される複数の第２ポートとを備えていること
   を特徴とする半導体装置。
2. 前記複数の第２ポートの各々は、前記第２チップを貫通する貫通電極により、前記複数の第１ポートの各々に接続されていること
   を特徴とする請求項１記載の半導体装置。
3. 前記複数の第１ポートは、前記第１チップの前記第２チップに対向する面上に形成され、
   前記複数の第２ポートは、前記第２チップの前記第１チップに対向する面上に形成され、
   前記複数の第１ポートと前記複数の第２ポートとは、複数のバンプにより、接続されていること
   を特徴とする請求項１記載の半導体装置。
4. 前記複数の遅延回路は、メッシュ状に配置され、
   前記複数の第２ポートの各々は、多段接続された前記複数の遅延回路の各々の出力に接続されていること
   を特徴とする請求項１記載の半導体装置。
5. 動作クロックを受ける第１ポートと前記動作クロックに同期して動作する第１回路とを含む第１チップと、
   前記第１チップ上に配置される第２チップとを備え、
   前記第２チップは、
   基準クロックの周期を基準とした遅延量を示す遅延制御信号を生成する遅延制御部と、
   多段接続され、入力クロックを前記遅延制御信号に基づいて遅延させて順次後段に伝送する複数の遅延回路と、
   前記遅延回路から出力されるクロックに基づく前記動作クロックが伝送され、前記第１ポートに接続される第２ポートとを備え、
   前記第２チップは、遅延量の異なる２つのクロックを受け、前記２つのクロックの排他的論理和を前記第２ポートに出力する排他的論理和回路をさらに有し、
   前記複数の遅延回路の一部は、他の前記遅延回路と異なる遅延量を入力クロックに付加し、前記２つのクロックの一方を生成し、
   前記排他的論理和回路の入力の一方は、前記２つのクロックの一方が伝送される前記遅延回路の出力に接続され、前記排他的論理和回路の入力の他方は、前記２つのクロックの他方が伝送される前記遅延回路の出力に接続されていること
   を特徴とする半導体装置。
6. 動作クロックを受ける第１ポートと前記動作クロックに同期して動作する第１回路とを含む第１チップと、
   前記第１チップ上に配置される第２チップとを備え、
   前記第２チップは、
   基準クロックの周期を基準とした遅延量を示す遅延制御信号を生成する遅延制御部と、
   多段接続され、入力クロックを前記遅延制御信号に基づいて遅延させて順次後段に伝送する複数の遅延回路と、
   前記遅延回路から出力されるクロックに基づく前記動作クロックが伝送され、前記第１ポートに接続される第２ポートとを備え、
   前記第２チップは、電源電圧が供給される第２電源ポートと、前記電源電圧を前記第２電源ポートに供給する電源供給部とをさらに有し、
   前記第１チップは、前記第２電源ポートに接続され、前記電源供給部から前記第２電源ポートを介して前記電源電圧が供給される第１電源ポートをさらに有していること
   を特徴とする半導体装置。
7. 温度変動または電源変動に対する前記第２チップの素子間の特性変動の差は、温度変動または電源変動に対する前記第１チップの素子間の特性変動の差より小さいこと
   を特徴とする請求項１記載の半導体装置。

Images