CN112563278B - 具有芯片到芯片接合结构的半导体装置 - Google Patents

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Abstract

具有芯片到芯片接合结构的半导体装置。一种半导体装置包括：第一芯片，其被划分成多个区域，所述第一芯片包括所述多个区域中的每一个中的多个第一焊盘和多个第一测试焊盘；以及第二芯片，其包括与所述多个第一焊盘对应的多个第二焊盘以及与所述多个第一测试焊盘对应的多个第二测试焊盘，并且所述第二芯片接合到第一芯片上，使得所述多个第二焊盘联接到所述多个第一焊盘。第二芯片包括链接到所述多个第二焊盘的电压生成电路，该电压生成电路基于由于所述多个第一测试焊盘与所述多个第二测试焊盘之间的接触电阻而引起的各个区域的电压降值来针对所述多个区域中的每一个向所述多个第二焊盘提供经补偿的电压。

Description

具有芯片到芯片接合结构的半导体装置
技术领域
各种实施方式总体上涉及半导体装置，更具体地，涉及一种具有芯片到芯片接合结构的半导体装置。
背景技术
为了减小半导体装置的占据面积、尺寸或占用空间，已提出了配置半导体装置的元件在单独的芯片上制造，而非在单个芯片上制造，然后彼此接合的方法。
发明内容
各种实施方式涉及一种能够有助于改进可靠性的半导体装置。
在实施方式中，一种半导体装置可包括：第一芯片，其被划分成多个区域，所述第一芯片包括所述多个区域中的每一个中的多个第一焊盘和多个第一测试焊盘；以及第二芯片，其包括与所述多个第一焊盘对应的多个第二焊盘以及与所述多个第一测试焊盘对应的多个第二测试焊盘，并且所述第二芯片接合到第一芯片上，使得所述多个第二焊盘联接到所述多个第一焊盘。第二芯片可包括链接到所述多个第二焊盘的电压生成电路，该电压生成电路基于由于所述多个第一测试焊盘与所述多个第二测试焊盘之间的接触电阻而引起的各个区域的电压降值来针对所述多个区域中的每一个向所述多个第二焊盘提供经补偿的电压。
在实施方式中，一种半导体装置可包括：存储器芯片，其被划分成设置在第一方向上的多个区域，所述多个区域中的每一个包括在与第一方向交叉的第二方向上延伸并且联接到多个存储器单元的多条位线、联接到所述多条位线的多个第一焊盘以及通过在第二方向上延伸的布线彼此联接的多个第一测试焊盘；以及电路芯片，其包括与所述多个第一焊盘对应的多个第二焊盘以及与所述多个第一测试焊盘对应的多个第二测试焊盘，并且接合到存储器芯片上，使得所述多个第二焊盘联接到所述多个第一焊盘。电路芯片可包括电压生成电路，该电压生成电路链接到所述多个第二焊盘并且基于由于所述多个第一测试焊盘与所述多个第二测试焊盘之间的接触电阻而引起的各个区域的电压降值来针对所述多个区域中的每一个向所述多个第二焊盘提供经补偿的位线电压。
在实施方式中，一种半导体装置可包括：存储器芯片，其被划分成设置在与第一方向交叉的第二方向上的多个区域，并且所述存储器芯片在所述多个区域中的每一个中包括在第一方向上延伸并且联接到多个存储器单元的多条行线、联接到所述多条行线的多个第一焊盘以及通过在第一方向上延伸的布线彼此联接的多个第一测试焊盘；以及电路芯片，其包括与所述多个第一焊盘对应的多个第二焊盘以及与所述多个第一测试焊盘对应的多个第二测试焊盘，并且所述电路芯片接合到存储器芯片上，使得所述多个第二焊盘联接到所述多个第一焊盘。电路芯片可包括电压生成电路，该电压生成电路链接到所述第二焊盘并且基于由于所述多个第一测试焊盘与所述多个第二测试焊盘之间的接触电阻而引起的各个区域的电压降值来针对各个区域向所述多个第二焊盘提供经补偿的行线电压。
附图说明
图1是示出根据本公开的实施方式的半导体装置的示例的横截面图。
图2是示出第一芯片的焊盘与第二芯片的焊盘之间的对准状态以及所得焊盘接触电阻的示例的图。
图3是示意性地示出根据本公开的实施方式的半导体装置的示例的俯视图。
图4是示意性地示出图3的第一芯片的示例的俯视图。
图5是示意性地示出图3的第二芯片的示例的俯视图。
图6是示意性地示出根据本公开的实施方式的半导体装置的示例的俯视图。
图7是示出根据本公开的实施方式的半导体装置的电压生成电路的示例的框图。
图8是示出图7的基准电压补偿器的示例的电路图。
图9是示出图3的第一区域中限定的反馈路径的示例的横截面图。
图10是示出图3的第二区域中限定的反馈路径的示例的横截面图。
图11是示意性地示出根据本公开的实施方式的半导体装置的示例的俯视图。
图12是示意性地示出图11的第一芯片的示例的俯视图。
图13是示意性地示出图11的第二芯片的示例的俯视图。
图14是示出图11的第一区域中限定的反馈路径的示例的横截面图。
图15是示出图11的第二区域中限定的反馈路径的示例的横截面图。
图16是示意性地示出包括根据本公开的实施方式的半导体装置的存储器系统的示例的框图。
图17是示意性地示出包括根据本公开的实施方式的半导体装置的计算系统的示例的框图。
具体实施方式
本公开的优点和特征以及实现它们的方法将从以下参照附图描述的示例性实施方式的描述变得显而易见。然而，本公开不限于本文所公开的示例性实施方式，而是可按照各种不同的方式实现。本公开的示例性实施方式向本领域技术人员传达本公开的范围。
描述本公开的实施方式的附图中给出的元件的图形、尺寸、比例、角度、数量仅仅是例示性的而非限制性的。贯穿说明书，相似的标号表示相似的元件。在描述本公开时，当确定已知相关技术的详细描述可能使本公开的主旨或清晰度模糊时，将省略其详细描述。将理解，除非另外具体地说明，否则说明书和权利要求中所使用的术语“包括”、“具有”、“包含”等不应被解释为限于之后所列的手段。在涉及单数名词时使用不定冠词或定冠词的情况下，除非另外具体地说明，否则冠词可包括该名词的复数。
即使没有明确说明，本公开的实施方式中的元件也应该被解释为包括误差容限。
另外，在描述本公开的组件时，可存在类似第一、第二、A、B、(a)和(b)使用的术语。这些仅是为了将一个组件与另一组件相区别，而非暗指或暗示组件的实质、次序、顺序或数量。另外，本公开的实施方式中的元件不受这些术语限制。这些术语仅用于将一个元件与另一元件相区分。因此，如本文所使用的，在本公开的技术构思内，第一元件可以是第二元件。
如果组件被描述为“连接”、“联接”或“链接”到另一组件，则可意指该组件不仅可直接“连接”、“联接”或“链接”，而且可经由第三组件间接“连接”、“联接”或“链接”。在描述位置关系时，例如“在元件B上的元件A”、“在元件B上方的元件A”、“在元件B下方的元件A”以及“在元件B旁边的元件A”，除非明确地使用术语“直接”或“紧挨”，否则另一元件C可设置在元件A和B之间。
本公开的各种示例性实施方式的特征可部分或全部联接、组合或分离。技术上各种交互和操作是可能的。各种示例性实施方式可单独地实践或组合实践。
以下，将参照附图详细描述本公开的实施方式的各种示例。在附图中，与基板的顶表面基本上平行并彼此交叉的两个方向分别被定义为第一方向FD和第二方向SD，从基板的顶表面垂直突出的方向被定义为垂直方向VD。第一方向FD和第二方向SD可彼此基本上垂直地交叉，以形成基本上平行于基板的顶表面的平面。垂直方向VD可对应于与第一方向FD和第二方向SD垂直的方向。在附图中，由箭头指示的方向及其相反方向表示相同的方向。
图1是示出根据本公开的实施方式的半导体装置的示例的横截面图。
参照图1，根据本公开的实施方式的半导体装置100可包括彼此接合的第一芯片C1和第二芯片C2。多个存储器单元可限定在第一芯片C1中，用于控制存储器单元的操作的逻辑电路可限定在第二芯片C2中。第一芯片C1可对应于存储器芯片，第二芯片C2可对应于电路芯片。各个存储器单元可以是易失性存储器单元，或者可以是非易失性存储器单元。尽管下面描述了半导体装置100是垂直NAND闪存装置，但本公开的实施方式不限于此。
第一芯片C1可包括在第一基板10上交替地层叠的多条行线RL和多个层间介电层20。在行线RL当中，从最下层起的至少一个层可被指定为源极选择线SSL，从最上层起的至少一个层可被指定为漏极选择线DSL。源极选择线SSL与漏极选择线DSL之间的行线RL可被指定为字线WL。
穿过行线RL和层间介电层20的多个垂直沟道CH可被限定或设置在基板10上。尽管未示出，各个垂直沟道CH可包括沟道层和栅极介电层。沟道层可包括多晶硅或单晶硅，并且可在一些区域中包括诸如硼(B)的P型杂质。栅极介电层可具有围绕沟道层的外壁的吸管或圆柱壳的形状。栅极介电层可包括从沟道层的外壁在向内方向上依次层叠的隧道介电层、电荷存储层和阻挡层。在一些实施方式中，栅极介电层可具有ONO(氧化物-氮化物-氧化物)层叠结构，其中氧化物层、氮化物层和氧化物层依次层叠。源极选择晶体管可被配置在源极选择线SSL围绕垂直沟道CH的区域中。存储器单元可被配置在字线WL围绕垂直沟道CH的区域中。漏极选择晶体管可被配置在漏极选择线DSL围绕垂直沟道CH的区域中。
位线BL可位于垂直沟道CH上方。位线BL可在与第一方向FD交叉的第二方向SD上延伸，并且可设置在第一方向FD上。位线BL可通过位线触点BLC联接到垂直沟道CH。第一芯片C1可在其面向第二芯片C2的一个表面或共同的一个表面上包括多个第一焊盘PAD1。各条位线BL可通过触点30联接到第一焊盘PAD1。各条行线RL可通过触点32和34以及布线36联接到第一焊盘PAD1。图2仅示出连接到一些行线RL的第一焊盘PAD1，应该理解，第一焊盘PAD1分别连接到所有行线RL。
第二芯片C2可包括限定或设置在第二基板12上的行解码器120和页缓冲器电路130。图1示出第一芯片C1的行线RL和位线BL联接到第二芯片C2的行解码器120和页缓冲器电路130的情况。第二芯片C2可包括设置在或位于基板12的面向第一芯片C1的表面上并与第一焊盘PAD1对应的多个第二焊盘PAD2。各个第二焊盘PAD2可通过触点40和42以及布线44联接到行解码器120或页缓冲器电路130之一
第二芯片C2可接合到第一芯片C1上，使得对应第一焊盘PAD1和第二焊盘PAD2可彼此联接。在芯片接合时，在第一焊盘PAD1与第二焊盘PAD2之间可能发生未对准。在这种情况下，第一焊盘PAD1与第二焊盘PAD2之间的交叠面积可减小，从而焊盘接触电阻可增大。
图2是示出第一芯片的第一焊盘与第二芯片的第二焊盘之间的对准状态以及所得焊盘接触电阻的示例的图。
在图2中，在俯视图中，第一芯片C1和第二芯片C2被相对定位为使得在装置的中心处或附近第一焊盘PAD1和第二焊盘PAD2在芯片接合时具有很少交叠或没有交叠。在此示例中，在装置的中心处在第一焊盘PAD1与第二焊盘PAD2之间不会发生未对准，或者即使发生未对准，任何未对准的大小不大，使得对准的第一焊盘PAD1和第二焊盘PAD2之间的接触电阻可较小或无关紧要。另一方面，在远离装置的中心的区域中，例如在远离中心部分的边缘部分处，在第一焊盘PAD1与第二焊盘PAD2之间可能发生大或较大的未对准。在这些外围位置中，由于未对准，第一焊盘PAD1与第二焊盘PAD2之间的接触电阻可能大。
在半导体装置的操作期间，来自第二芯片C2的操作电压可经由第二焊盘PAD2与第一焊盘PAD1之间的接触区域提供给第一芯片C1。在焊盘未对准的大小较小的区域中(例如，在装置的中心处或附近)，第一焊盘PAD1与第二焊盘PAD2之间的接触电阻较小，因此在第一焊盘PAD1与第二焊盘PAD2之间的接触部分处下降的电压的大小不大或很小。因此，可通过该接触将期望电平的操作电压提供给第一芯片C1。另一方面，在焊盘未对准的大小较大的区域中(例如，在装置的外围处或附近)，由于在第一焊盘PAD1与第二焊盘PAD2之间的接触部分处的电压降的大小较大，所以电平低于期望电平的所得电压可提供给第一芯片C1。
例如，在编程操作中，来自第二芯片C2的编程电压可经由第二焊盘PAD2与第一焊盘PAD1之间的接触部分提供给第一芯片C1的行线。在焊盘未对准的大小较小的区域中，期望电平的编程电压可提供给行线。另一方面，在焊盘未对准的大小较大的焊盘对准弱区(PAD Align Weak Zone)中，电平低于期望电平的编程电压可提供给行线。因此，在焊盘未对准的大小可能大的焊盘对准弱区中，存储器单元的阈值电压的上升电平可减小，由此，可导致单元分布特性劣化的慢单元。也就是说，可能发生慢故障。另一方面，在焊盘未对准的大小较小或很小的区域中，不太会发生慢故障。
在编程操作中，来自第二芯片C2的电源电压可经由第二焊盘PAD2与第一焊盘PAD1之间的接触部分提供给第一芯片C1的位线。在读操作中，来自第二芯片C2的预充电电压可经由第二焊盘PAD2与第一焊盘PAD1之间的接触部分提供给第一芯片C1的位线。在焊盘未对准的大小较小的区域中，期望电平的电源电压和预充电电压可提供给位线。另一方面，在焊盘未对准的大小较大的焊盘对准弱区中，电平低于期望电平的电源电压和预充电电压可提供给位线。因此，在焊盘未对准的大小较大的区域中可能编程或读取错误数据，而在焊盘未对准的大小较小的区域中编程和读故障减少或者不会发生。
因此，如果提供给第一芯片C1的操作电压的大小变化，则根据焊盘的定位或未对准可能发生潜在故障，半导体装置的可靠性可显著劣化。本公开的实施方式提出了一种半导体装置，其能够补偿由于根据芯片位置而变化的焊盘未对准引起的电压降，从而使传送到第一芯片C1的电压稳定，而不管焊盘的位置如何。
图3是示意性地示出根据本公开的实施方式的半导体装置的示例的俯视图；图4是示意性地示出图3的第一芯片的示例的俯视图；图5是示意性地示出图3的第二芯片的示例的俯视图；并且图6是示意性地示出根据本公开的实施方式的半导体装置的示例的俯视图。
参照图3和图4，半导体装置100的第一芯片C1可包括存储器单元阵列110。存储器单元阵列110可包括设置在第二方向SD上的多个存储块(未示出)。尽管未示出，各个存储块可包括多个单元串。各个单元串可包括串联联接的至少一个漏极选择晶体管、多个存储器单元和至少一个源极选择晶体管。
多个第一焊盘PAD1可限定或设置在第一芯片C1的一个表面上。第一焊盘PAD1可联接到第一芯片C1中所包括的组件(例如，行线和位线)。为了例示简单起见，图3和图4仅示出联接到位线BL的第一焊盘PAD1。
半导体装置100可被划分成多个区域R1至R3。在实施方式中，多个区域R1至R3可包括设置在第一方向FD上的第一区域R1至第三区域R3。位线BL和第一焊盘PAD1可在第一区域R1至第三区域R3中的每一个中按多个设置。
第一测试焊盘TPAD1可限定或设置在第一芯片C1的一个表面上。在第一区域R1至第三区域R3中的每一个中，一对第一测试焊盘TPAD1可联接到在第二方向SD上延伸的布线W。在实施方式中，布线W可由位线BL配置。尽管图3示出布线W由位线BL配置的情况，但要注意的是，本公开不限于此。例如，如图6所示，布线W可由虚设位线DBL配置。虚设位线DBL可不与存储器单元阵列110联接。作为与存储器单元阵列110的操作不相关的图案，虚设位线DBL可设置在与位线BL相同的层中，并且可在与位线BL的延伸方向相同的第二方向SD上延伸。
尽管附图示出设置在第一芯片C1在第二方向SD上的两个边缘处或附近的第一测试焊盘TPAD1，但本公开可以想到的实施方式不限于此。例如，在其它实施方式中，第一测试焊盘TPAD1之一可设置在第一芯片C1在第二方向SD上的中心部分处或附近，另一个可设置在其边缘部分处。
参照图3和图5，第二芯片C2可包括多个逻辑电路。逻辑电路可包括行解码器120、页缓冲器电路130和外围电路(未示出)。
行解码器120可响应于从外围电路提供的行地址从存储器单元阵列110的存储块当中选择一个。行解码器120可将从外围电路提供的操作电压传送至联接到所选存储块的行线。
页缓冲器电路130可包括通过位线BL联接到存储器单元阵列110的多个页缓冲器。页缓冲器可从外围电路接收页缓冲器控制信号，并且可向外围电路发送以及从其接收数据信号。页缓冲器可响应于页缓冲器控制信号而控制布置在存储器单元阵列110中的位线BL。例如，页缓冲器可通过响应于页缓冲器控制信号感测存储器单元阵列110的位线BL的信号来检测存储在存储器单元阵列110的存储器单元中的数据。页缓冲器可根据所检测的数据向外围电路发送数据信号。页缓冲器可响应于页缓冲器控制信号来基于从外围电路接收的数据信号将操作电压施加到位线BL，并且由此，可将数据写到存储器单元阵列110的存储器单元。页缓冲器可将数据写到联接到启用的字线的存储器单元或从其读取数据。
外围电路可从外部接收命令信号、地址信号和控制信号，并且可向外部装置(例如，存储控制器)发送数据以及从其接收数据。外围电路可基于命令信号、地址信号和控制信号输出用于将数据写到存储器单元阵列110或者从存储器单元阵列110读取数据的信号。外围电路可包括电压生成电路，电压生成电路用于使用从外部供应的外部电力来生成半导体装置中所需的各种电平的操作电压。电压生成电路可生成基准电压，并且可使用基准电压来生成操作电压。
在图5中，与第一芯片C1的第一焊盘PAD1对应的多个第二焊盘PAD2以及与第一芯片C1的第一测试焊盘TPAD1对应的多个第二测试焊盘TPAD2可限定在第二芯片C2的一个表面上。第二焊盘PAD2可联接到页缓冲器电路130。尽管未示出，页缓冲器电路130可联接到电压生成电路，并且由此，可将从电压生成电路提供的操作电压传送至第二焊盘PAD2。第二测试焊盘TPAD2可联接到电压生成电路，并且可配置反馈路径(将稍后描述)。.
图6示出相对于第一区域R1的第一焊盘PAD1和与之对应的第二焊盘PAD2中的至少一个对准的接合的第一芯片C1和第二芯片C2。因此，在第一区域R1中，在第一焊盘PAD1与第二焊盘PAD2之间不会发生未对准，或者即使发生未对准，未对准的大小可较小。此外，在第一区域R1中，在第一测试焊盘TPAD1与第二测试焊盘TPAD2之间不会发生未对准，或者即使发生未对准，未对准的大小可较小。在第二区域R2和第三区域R3中，在第一焊盘PAD1与第二焊盘PAD2之间可能发生较大或显著大小的未对准。类似地，在第二区域R2和第三区域R3中，在第一测试焊盘TPAD1与第二测试焊盘TPAD2之间可能发生较大或显著大小的未对准。如果在不同的区域R1至R3中，焊盘未对准的大小不同，则第一测试焊盘TPAD1与第二测试焊盘TPAD2之间的接触面积和接触电阻可变得不同，因此，在不同的区域中，在第一测试焊盘TPAD1与第二测试焊盘TPAD2之间的接触部分处下降的电压的值可变得不同。为了监测在第一测试焊盘TPAD1与第二测试焊盘TPAD2之间的接触部分处下降的电压的值，可在第一区域R1至第三区域R3中的每一个中限定反馈路径。反馈路径可包括布线W、联接到布线W的一对第一测试焊盘TPAD1以及与第一测试焊盘TPAD1接触的第二测试焊盘TPAD2。第二芯片C2的电压生成电路可链接到第一区域R1至第三区域R3的反馈路径，并且可基于在各个反馈路径中测量的电压降的值来为各个区域生成经补偿的电压。
图7是示出根据本公开的实施方式的半导体装置的电压生成电路的示例的框图，图8是示出图7的基准电压补偿器的示例的电路图。
参照图7，电压生成电路可包括基准电压发生器140、多个基准电压补偿器151至153以及多个操作电压发生器161至163。
基准电压发生器140可使用外部电源来生成基准电压Vref。基准电压发生器140可生成恒定电平的基准电压Vref，而不管外部电力的大小如何。
参照图3和图7，第一操作电压发生器161至第三操作电压发生器163分别对应于第一区域R1至第三区域R3。第一操作电压发生器161可通过页缓冲器电路130链接到限定在第一区域R1中的第二焊盘PAD2。第一操作电压发生器161可基于第一补偿基准电压Vref_C1来生成第一操作电压Vop_R1，并且可通过页缓冲器电路130将第一操作电压Vop_R1提供给第一区域R1的第二焊盘PAD2。
第二操作电压发生器162可通过页缓冲器电路130链接到限定在第二区域R2中的第二焊盘PAD2。第二操作电压发生器162可基于第二补偿基准电压Vref_C2来生成第二操作电压Vop_R2，并且可通过页缓冲器电路130将第二操作电压Vop_R2提供给第二区域R2的第二焊盘PAD2。第三操作电压发生器163可通过页缓冲器电路130链接到限定在第三区域R3中的第二焊盘PAD2。第三操作电压发生器163可基于第三补偿基准电压Vref_C3来生成第三操作电压Vop_R3，并且可通过页缓冲器电路130将第三操作电压Vop_R3提供给第三区域R3的第二焊盘PAD2。
提供给第二焊盘PAD2的操作电压Vop_R1至Vop_R3可经由第二焊盘PAD2与第一焊盘PAD1之间的接触部分传送至第一芯片C1。
第一基准电压补偿器151至第三基准电压补偿器153分别对应于第一区域R1至第三区域R3。可向第一基准电压补偿器151至第三基准电压补偿器153提供来自基准电压发生器140的基准电压Vref。第一基准电压补偿器151可基于由于限定在第一区域R1中的第一测试焊盘TPAD1与第二测试焊盘TPAD2之间的接触电阻引起的电压降值并且基于从基准电压发生器140提供的基准电压Vref来生成第一补偿基准电压Vref_C1。
第二基准电压补偿器152可基于由于限定在第二区域R2中的第一测试焊盘TPAD1与第二测试焊盘TPAD2之间的接触电阻引起的电压降值并且基于从基准电压发生器140提供的基准电压Vref来生成第二补偿基准电压Vref_C2。第三基准电压补偿器153可基于由于限定在第三区域R3中的第一测试焊盘TPAD1与第二测试焊盘TPAD2之间的接触电阻引起的电压降值并且基于从基准电压发生器140提供的基准电压Vref来生成第三补偿基准电压Vref_C3。
参照图8，第一基准电压补偿器151可包括：比较器COM，其比较通过反相输入端子(-)输入的基准电压Vref与通过同相输入端子(+)输入的反馈电压Vfb；以及驱动器DRIV，其接收作为比较器COM的输出信号的驱动器控制信号DET作为选通输入。驱动器DRIV联接在电源电压端子Vcc与输出端子之间，由此响应于驱动器控制信号DET而上拉驱动作为输出端子的信号的第一补偿基准电压Vref_C1。驱动器DRIV的输出端子可通过反馈路径FB1联接到比较器COM的同相输入端子(+)。
参照图3和图8，反馈路径FB1可穿过第一区域R1的第二测试焊盘TPAD2与第一测试焊盘TPAD1之间的接触部分。作为驱动器DRIV的输出信号的第一补偿基准电压Vref_C1可在穿过反馈路径FB1的同时下降，因此，电平低于第一补偿基准电压Vref_C1的反馈电压Vfb可提供给比较器COM的同相输入端子(+)。穿过反馈路径FB1的电压降的值可根据第一区域R1的第二测试焊盘TPAD2与第一测试焊盘TPAD1之间的未对准的大小而变化。如果第二测试焊盘TPAD2与第一测试焊盘TPAD1之间的未对准的大小不大，则反馈路径FB1上下降的电压值可相对小。如果第二测试焊盘TPAD2与第一测试焊盘TPAD1之间的未对准的大小较大或显著，则反馈路径FB1上下降的电压值可相对大。图8的标号R1和R2是使反馈路径FB1均衡的电阻组件，反馈电压Vfb可由下式1表示。
[式1]
比较器COM比较基准电压Vref与反馈电压Vfb，并且如果反馈电压Vfb低于基准电压Vref，则将驱动器控制信号DET启用为逻辑低电平。由于这一事实，配置驱动器DRIV的上拉PMOS晶体管导通，并且由此，上拉驱动第一补偿基准电压Vref_C1。在第一补偿基准电压Vref_C1经历恢复过程的同时，如果反馈电压Vfb的电平达到基准电压Vref的电平，则驱动器控制信号DET改变为逻辑高电平。作为响应，配置驱动器DRIV的上拉PMOS晶体管截止，并且由此，防止第一补偿基准电压Vref_C1进一步上升或增加。
除了反馈路径不设置在第一区域R1中，而是分别设置在第二区域R2和第三区域R3之外，第二基准电压补偿器152和第三基准电压补偿器153具有与第一基准电压补偿器151基本上相同的配置。
图9是示出图3的第一区域中限定的反馈路径的示例的横截面图，图10是示出图3的第二区域中限定的反馈路径的示例的横截面图。
参照图9，限定在第一区域R1中的反馈路径FB1可包括：一对第二测试焊盘TPAD2，其分别联接到第一基准电压补偿器151的驱动器DRIV的输出端子(参见图8)和比较器COM的同相输入端子；第一测试焊盘TPAD1，其接合到第二测试焊盘TPAD2；以及位线BL，其联接第一测试焊盘TPAD1。
参照图10，限定在第二区域R2中的反馈路径FB2可包括：一对第二测试焊盘TPAD2，其分别联接到第二基准电压补偿器152的驱动器DRIV的输出端子(参见图8)和比较器COM的同相输入端子；第一测试焊盘TPAD1，其接合到第二测试焊盘TPAD2；以及位线BL，其联接第一测试焊盘TPAD1。图9和图10示出联接第一测试焊盘TPAD1的布线由位线配置。在其它实施方式中，第一测试焊盘TPAD1可使用其它布线(而非位线)来联接。
参照图3至图10，第二区域R2中的第一测试焊盘TPAD1与第二测试焊盘TPAD2之间的未对准的大小可大于第一区域R1中的第一测试焊盘TPAD1与第二测试焊盘TPAD2之间的未对准的大小。在这种情况下，第二区域R2的反馈路径FB2的电阻可大于第一区域R1的反馈路径FB1的电阻。因此，经由第二区域R2的反馈路径FB2输入到第二基准电压补偿器152的比较器COM的同相输入端子(+)的反馈电压Vfb可低于经由第一区域R1的反馈路径FB1输入到第一基准电压补偿器151的比较器COM的同相输入端子(+)的反馈电压Vfb。因此，由第二基准电压补偿器152的驱动器DRIV上拉的电压可大于由第一基准电压补偿器151的驱动器DRIV上拉的电压。换言之，第二补偿基准电压Vref_C2可具有大于第一补偿基准电压Vref_C1的值。
因此，如果第二补偿基准电压Vref_C2大于第一补偿基准电压Vref_C1，则第二操作电压发生器162中生成的第二操作电压Vop_R2可大于第一操作电压发生器161中生成的操作电压Vop_R1。因此，即使第二区域R2中的第一焊盘PAD1与第二焊盘PAD2之间的未对准的大小大于第一区域R1中的第一焊盘PAD1与第二焊盘PAD2之间的未对准的大小，基本上相同电平的操作电压可提供给第一区域R1的第一焊盘PAD1和第二区域R2的第一焊盘PAD1。
尽管上面参照图3至图10描述的实施方式示出用于补偿位线电压的配置，但要注意的是，本公开的技术构思不限于此。本公开可补偿从第二芯片C2提供给第一芯片C1的任何操作电压。例如，可补偿提供给第一芯片C1的行线的操作电压(以下，称为“行线电压”)。以下，将参照图11至图15描述用于补偿行线电压的结构。
在补偿行线电压时，与上面参照图3至图10描述的结构相比，结构差异包括电压生成电路链接到行解码器120而非页缓冲器电路130，并且配置反馈路径的布线在第一方向FD(也是行线RL延伸的方向)上延伸。因此，在下面的描述中，将省略与上面参照图3至图10所描述类似的结构配置，并且描述将主要集中在差异上。
图11是示意性地示出根据本公开的实施方式的半导体装置的示例的俯视图。图12是示意性地示出图11的第一芯片的示例的俯视图，图13是示意性地示出图11的第二芯片的示例的俯视图。
参照图11和图12，半导体装置可被划分成多个区域R1至R3。区域R1至R3可包括设置在第二方向SD上的第一区域R1至第三区域R3。多条行线RL和联接到行线RL的多个第一焊盘PAD1可设置在第一区域R1至第三区域R3中的每一个中。
第一测试焊盘TPAD1可限定或设置在第一芯片C1的一个表面上。在第一区域R1至第三区域R3中的每一个中，一对第一测试焊盘TPAD1可联接到在第一方向FD上延伸的布线W。在本实施方式中，布线W可由行线RL之一配置。尽管图11至图13示出由行线RL配置的布线W，但要注意的是，本公开不限于此。
参照图11和图13，与第一芯片C1的第一焊盘PAD1对应的多个第二焊盘PAD2以及与第一芯片C1的第一测试焊盘TPAD1对应的多个第二测试焊盘TPAD2可限定或设置在第二芯片C2的一个表面上。第二焊盘PAD2可联接到行解码器120。尽管未示出，行解码器120可联接到电压生成电路，并且由此，可将从电压生成电路提供的操作电压传送至第二焊盘PAD2。第二测试焊盘TPAD2可联接到电压生成电路，并且可配置反馈路径。除了通过链接到行解码器120而非页缓冲器电路130来生成行线电压之外，电压生成电路的配置类似于上面参照图7和图8描述的电压生成电路的配置。
图14是示出图11的第一区域R1中限定的反馈路径的示例的表示的横截面图，图15是示出图11的第二区域R2中限定的反馈路径的示例的表示的横截面图。
参照图14，反馈路径FB1可包括：一对第二测试焊盘TPAD2，其分别联接到第一基准电压补偿器151的驱动器DRIV的输出端子(参见图8)和比较器COM的同相输入端子；第一测试焊盘TPAD1，其接合到第二测试焊盘TPAD2；以及布线W，其在第一方向F1上延伸并且联接第一测试焊盘TPAD1。
参照图15，反馈路径FB2可包括：一对第二测试焊盘TPAD2，其分别联接到第二基准电压补偿器152的驱动器DRIV的输出端子(参见图8)和比较器COM的同相输入端子；第一测试焊盘TPAD1，其接合到第二测试焊盘TPAD2；以及布线W，其在第一方向F1上延伸并且联接第一测试焊盘TPAD1。
包括在反馈路径FB1和FB2中的布线W可由行线RL当中设置在最上层中的行线配置。例如，漏极选择线DSL可设置在行线RL当中的最上层中，布线W可由漏极选择线DSL配置。
从以上描述显而易见的是，根据本文所公开的实施方式，可在操作电压从第二芯片C2传送至第一芯片C1的过程中补偿由于区域之间的焊盘未对准的差异而发生的电压降。因此，可抑制通过各个区域中的不同触点提供给第一芯片C1的操作电压的变化。可防止操作特性根据要访问的区域而变化，并且改进半导体装置的可靠性。
图16是示意性地示出包括根据本公开的实施方式的半导体装置的存储器系统的示例的框图。
参照图16，根据实施方式的存储器系统600可包括非易失性存储器装置610和存储控制器620。
非易失性存储器装置610可由上述半导体装置构成并且可按照上述方式操作。存储控制器620可被配置为控制非易失性存储器装置610。非易失性存储器装置610和存储控制器620的组合可被配置为存储卡或固态盘(SSD)。SRAM 621用作处理单元622的工作存储器。主机接口623包括与存储器系统600联接的主机的数据交换协议。
纠错码块(ECC)624检测并纠正包括在从非易失性存储器装置610读取的数据中的错误。
存储器接口625与本实施方式的非易失性存储器装置610接口。处理单元622执行用于存储控制器620的数据交换的一般控制操作。
尽管图中未示出，对于实施方式所属领域的技术人员而言显而易见的是，根据实施方式的存储器系统600可另外设置有ROM，ROM可存储用于与主机接口的代码数据。非易失性存储器装置610可作为由多个闪存芯片构成的多芯片封装来提供。
根据上述实施方式的存储器系统600可作为发生错误的概率低的高可靠性存储介质提供。具体地，本实施方式的非易失性存储器装置可包括在诸如最近正积极研究的固态盘(SSD)的存储器系统中。在这种情况下，存储控制器620可被配置为通过例如USB(通用串行总线)协议、MMC(多媒体卡)协议、PCI-E(高速外围组件互连)协议、SATA(串行高级技术附件)协议、PATA(并行高级技术附件)协议、SCSI(小型计算机系统接口)协议、ESDI(增强小型磁盘接口)协议和IDE(集成装置电子设备)协议的各种接口协议之一来与外部(例如，主机)通信。
图17是示意性地示出包括根据本公开的实施方式的半导体装置的计算系统的示例的框图。
参照图17，根据实施方式的计算系统700可包括电联接到系统总线760的存储器系统710、微处理器720、RAM 730、用户接口740和调制解调器750(例如，基带芯片组)。在根据实施方式的计算系统700是移动装置的情况下，可另外提供用于供应计算系统700的操作电压的电池(未示出)。尽管图中未示出，对于实施方式所属领域的技术人员而言显而易见的是，根据实施方式的计算系统700可另外设置有应用芯片组、相机图像处理器(CIS)、移动DRAM等。存储器系统710可配置例如使用非易失性存储器来存储数据的SSD(固态驱动器/盘)。否则，存储器系统710可作为融合闪存(例如，OneNAND闪存)来提供。
尽管为了例示性目的描述了本公开的示例性实施方式，但本领域技术人员将理解，在不脱离本公开的范围和精神的情况下，可进行各种修改、添加和替换。因此，上面以及附图中所公开的实施方式应该仅在描述性意义上考虑，而非用于限制技术范围。本公开的技术范围不由实施方式和附图限制。本公开的精神和范围可结合所附权利要求解释并且涵盖落入所附权利要求的范围内的所有等同物。
相关申请的交叉引用
本申请要求2019年9月26日提交于韩国知识产权局的韩国专利申请No.10-2019-0118600的优先权，其整体通过引用并入本文。

Claims (13)

1.一种半导体装置，该半导体装置包括：
第一芯片，该第一芯片被划分成多个区域，该第一芯片包括所述多个区域中的每一个中的多个第一焊盘和多个第一测试焊盘；以及
第二芯片，该第二芯片包括与所述多个第一焊盘对应的多个第二焊盘以及与所述多个第一测试焊盘对应的多个第二测试焊盘，并且所述第二芯片接合到所述第一芯片上，使得所述多个第二焊盘联接到所述多个第一焊盘，
其中，所述第二芯片包括链接到所述多个第二焊盘的电压生成电路，该电压生成电路基于由于所述多个第一测试焊盘与所述多个第二测试焊盘之间的接触电阻而引起的各个区域的电压降值来针对所述多个区域中的每一个向所述多个第二焊盘提供经补偿的电压，
其中，针对所述多个区域中的每一个，由于所述接触电阻而引起的各个区域的所述电压降值越大，则提供给所述第二焊盘的所述经补偿的电压越大。
2.根据权利要求1所述的半导体装置，其中，所述电压生成电路包括：
分别与所述多个区域对应的多个基准电压补偿器，所述多个基准电压补偿器中的每一个被配置为基于反馈路径上下降的电压值来针对所述多个区域中的每一个生成经补偿的基准电压，其中，所述反馈路径穿过设置在各个对应区域中的所述多个第一测试焊盘与所述多个第二测试焊盘之间的接触部分；以及
分别与所述多个区域对应的多个操作电压发生器，所述多个操作电压发生器中的每一个被配置为基于各个区域的所述经补偿的基准电压来生成要提供给所述多个第二焊盘的操作电压。
3.根据权利要求2所述的半导体装置，其中，各个所述基准电压补偿器包括：
比较器，该比较器被配置为对输入到反相输入端子的基准电压与输入到同相输入端子的反馈电压进行比较；以及
驱动器，该驱动器被配置为响应于所述比较器的输出信号来上拉驱动作为输出端子的信号的所述经补偿的基准电压，
其中，所述比较器的所述同相输入端子通过所述反馈路径联接到所述驱动器的所述输出端子。
4.一种半导体装置，该半导体装置包括：
存储器芯片，该存储器芯片被划分成设置在第一方向上的多个区域，所述多个区域中的每一个包括在与所述第一方向交叉的第二方向上延伸并且联接到多个存储器单元的多条位线、联接到所述多条位线的多个第一焊盘以及通过在所述第二方向上延伸的布线彼此联接的多个第一测试焊盘；以及
电路芯片，该电路芯片包括与所述多个第一焊盘对应的多个第二焊盘以及与所述多个第一测试焊盘对应的多个第二测试焊盘，并且所述电路芯片接合到所述存储器芯片上，使得所述多个第二焊盘联接到所述多个第一焊盘，
其中，所述电路芯片包括电压生成电路，该电压生成电路链接到所述多个第二焊盘并且基于由于所述多个第一测试焊盘与所述多个第二测试焊盘之间的接触电阻而引起的各个区域的电压降值来针对所述多个区域中的每一个向所述多个第二焊盘提供经补偿的位线电压。
5.根据权利要求4所述的半导体装置，其中，所述电压生成电路包括：
分别与所述多个区域对应的多个基准电压补偿器，各个所述基准电压补偿器被配置为基于反馈路径上下降的电压值来针对所述多个区域中的每一个生成经补偿的基准电压，其中，所述反馈路径穿过设置在各个对应区域中的所述多个第一测试焊盘与所述多个第二测试焊盘之间的接触部分；以及
分别与所述多个区域对应的多个操作电压发生器，各个所述操作电压发生器被配置为基于所述经补偿的基准电压来针对各个区域生成要提供给所述多个第二焊盘的位线电压。
6.根据权利要求5所述的半导体装置，其中，所述多个基准电压补偿器中的每一个包括：
比较器，该比较器被配置为对输入到反相输入端子的基准电压与输入到同相输入端子的反馈电压进行比较；以及
驱动器，该驱动器被配置为响应于所述比较器的输出信号来上拉驱动作为输出端子的信号的所述经补偿的基准电压，
其中，所述比较器的所述同相输入端子通过所述反馈路径联接到所述驱动器的所述输出端子。
7.根据权利要求4所述的半导体装置，其中，所述布线包括所述多条位线中的一条。
8.根据权利要求4所述的半导体装置，其中，所述布线包括未联接到所述多个存储器单元的虚设位线。
9.一种半导体装置，该半导体装置包括：
存储器芯片，该存储器芯片被划分成设置在与第一方向交叉的第二方向上的多个区域，并且该存储器芯片在所述多个区域中的每一个中包括在所述第一方向上延伸并且联接到多个存储器单元的多条行线、联接到所述多条行线的多个第一焊盘以及通过在所述第一方向上延伸的布线彼此联接的多个第一测试焊盘；以及
电路芯片，该电路芯片包括与所述多个第一焊盘对应的多个第二焊盘以及与所述多个第一测试焊盘对应的多个第二测试焊盘，并且所述电路芯片接合到所述存储器芯片上，使得所述多个第二焊盘联接到所述多个第一焊盘，
其中，所述电路芯片包括电压生成电路，该电压生成电路链接到所述第二焊盘并且基于由于所述多个第一测试焊盘与所述多个第二测试焊盘之间的接触电阻而引起的各个区域的电压降值来针对所述多个区域中的每一个向所述多个第二焊盘提供经补偿的行线电压。
10.根据权利要求9所述的半导体装置，其中，所述电压生成电路包括：
分别与所述多个区域对应的多个基准电压补偿器，各个所述基准电压补偿器被配置为基于反馈路径上下降的电压值来针对各个区域生成经补偿的基准电压，其中，所述反馈路径穿过设置在各个对应区域中的所述多个第一测试焊盘与所述多个第二测试焊盘之间的接触部分；以及
分别与所述多个区域对应的多个操作电压发生器，各个所述操作电压发生器被配置为基于所述经补偿的基准电压来针对各个区域生成提供给所述多个第二焊盘的行线电压。
11.根据权利要求10所述的半导体装置，其中，各个所述基准电压补偿器包括：
比较器，该比较器被配置为对输入到反相输入端子的基准电压与输入到同相输入端子的反馈电压进行比较；以及
驱动器，该驱动器被配置为响应于所述比较器的输出信号来上拉驱动作为输出端子的信号的所述经补偿的基准电压，
其中，所述比较器的所述同相输入端子通过所述反馈路径联接到所述驱动器的所述输出端子。
12.根据权利要求9所述的半导体装置，其中，所述布线包括所述多条行线中的一条。
13.根据权利要求9所述的半导体装置，
其中，所述多条行线在垂直于所述第一方向和所述第二方向的垂直方向上层叠，并且
其中，所述布线由所述多条行线当中的最上行线配置。
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