CN103814628A - 用于3d封装的电压调节以及制造其的方法 - Google Patents

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Abstract

本文公开了用于在使用用于层间芯片互连的TSV的3D存储多芯片封装中的从芯片当中有效地调节功率的结构和相关过程。所公开的技术使用在一个或多个从芯片上的单独的电压调节器用于内部电压（例如字线驱动器电压（VPP）、反向偏压（VBB）、数据线电压（VDL）和位线预充电电压/单元板电压（VBLP/VPL））的准确的电平控制。使用在一个或多个从芯片上的调节器不仅允许在一般存储器堆叠操作期间的功率电平的精确调节，而且提供对例如由制造工艺变化而引起的功率电平的小变化的容许量。而且，与在多芯片封装的每个芯片上提供完整功率发生器的技术比较，更少的芯片有效面积被使用。

Description

用于3D封装的电压调节以及制造其的方法
技术领域
本公开通常涉及3D堆叠芯片，且更具体地涉及在3D堆叠多芯片封装内的电压控制和调节以及制造这样的3D堆叠多芯片封装的相关方法。
背景技术
移动消费电子设备（仅举几个例子，例如蜂窝电话、笔记本计算机、个人数字助理（PDA）和MP3播放器）的出现增加了对紧凑高性能存储装置的需求。在很多方面中，半导体存储装置的现代发展可被视为使用最小可能的装置以规定的操作速度提供最大数量的数据位的过程。在这个背景下，术语“最小的”通常表示在“横向”X/Y平面（例如由印刷电路板或模块板的主要表面限定的平面）中由存储装置占据的最小区域。不意外地，由存储装置占据的容许的横向区域的限制启发存储装置设计者垂直地集成其装置的数据存储容量。因此，很多年来，可能相邻于彼此而布置在横向平面中的多个存储装置替代地在相对于横向X/Y平面的垂直Z平面中垂直堆叠，一个在另一个的顶部。
在所谓的“硅通孔（TSV）”的制造中的最近发展促成了朝着垂直堆叠半导体存储装置的趋势。TSV是芯片间连接元件，其基本（如果不是完全）穿过基片，并且被完全包含在堆叠的基片的外围之内。TSV与沿堆叠的存储装置的外部边缘延伸的垂直连接元件不同，并且在很大程度上取代了该垂直连接元件。传统地，需要这样的外部接线（即，在外围上布置的接线）来可操作地连接堆叠的装置。但该接线增加了由堆叠的装置所占用的总的横向面积，并且通常需要在堆叠中的相邻基片之间插入层。由于TVS垂直向上穿过基片，因此除了由堆叠中的最大基片的外围限定的横向面积，不需要额外的横向面积。此外，TSV会缩短通过装置的堆叠的某些关键信号路径的总长度，因此有助于加快操作速度。
堆叠的半导体存储装置是一种类型的三维（3D）集成电路。也就是说，从其它系统部件（例如存储控制器）的观点看，3D存储设备起整体存储装置的作用。数据写和数据读操作由3D存储装置处理，以便以通常可应用于非堆叠（即，单基片）存储装置的方式存储写数据或取回读数据。然而，与非堆叠存储装置比较，3D存储设备能够在每单位横向表面积存储和提供更大量的数据。
因此，通过TSV或类似的堆叠制造工艺的使用，使用多个垂直堆叠的基片或芯片实现的存储（和其它）设备能够使用具有相对小的横向表面积覆盖区的单个集成电路来存储和提供大量数据。然而，来自3D存储设备的数据的表面积有效存储和取回对存储设备和系统设计者提出了很多相关挑战。
现在考虑图1所示的传统单层动态随机存取存储器（DRAM）10。DRAM存储单元阵列12包括与行和列信号线的矩阵相关布置的大量单独的存储单元。每个存储单元能够响应于写命令而存储写数据，并响应于从外部装置（未示出）例如存储控制器或处理器接收的读命令而提供读数据。读/写命令导致某些控制信号（例如行地址、列地址、使能信号等）的产生，这些控制信号连同某些控制电压一起通过相关的外围装置（例如行解码器11和列解码器13）施加到存储单元阵列12。
在写操作期间，写数据（即，打算存储在存储单元阵列12中的数据）从外部电路（例如外部存储器、外部输入装置、处理器、存储控制器、存储开关等）传递到外围块15的数据寄存器15-4。一旦存储在数据寄存器15-4中，写数据就可通过常规结构和技术被写到存储单元阵列12，常规结构和技术可包括例如感测放大器和写驱动器电路14。
在读操作期间，所施加的控制电压以及行解码器11和列解码器13的控制信号输出通常协作来识别和选择存储单元阵列12中的一个或多个存储单元，并促成提供用于指示存储在存储单元中的数据的值的信号。产生的“读数据”一般通过读感测放大器14传递以存储在数据寄存器15-4中。存储在数据寄存器15-4中的读数据可随后在读控制电路15-1的控制下被提供到外部电路。
现在共同来看图2a和2b，示例性的基于TSV的3D堆叠存储芯片20被示出，其一般由多个从芯片21和主芯片22以及底层基片23组成。还示出穿过各种芯片并使用TSV焊盘25互连的TSV24。3D TSV存储器20的这个示例性实施方式需要对从芯片21和主芯片22的不同的芯片设计。具体地，主芯片22不需要任何特定的逻辑块来测试存储单元阵列；然而，从芯片21需要额外的逻辑块26来测试存储单元并将存储单元分类为合格和不合格。此外，主芯片22具有通过封装球或管脚在外部连接的I/O接口27，并且还包括所有DRAM操作相关逻辑块28，例如写/读控制逻辑、刷新控制和内部电源（例如VBB、VPP、VBLP、VPLT、VDL等）。
这些内部电源需要被调节以得到正确的电压电平，而不管工艺电压温度（PVT）条件或影响性能的任何其它条件可能是什么。因此，在本领域中所需要的是不会受到存在于传统方法中的缺陷影响的用于在3D堆叠多芯片封装中的从芯片当中有效地调节功率的技术和相关结构。所公开的原理提供这样的解决方案，如在下面详细讨论的。
发明内容
所公开的原理提供了用于在3D堆叠多芯片封装（例如使用TSV的3DDRAM存储器堆叠）中的从芯片当中有效地调节功率的结构和相关过程。具体地，如果多芯片封装是多芯片存储器封装，则所公开的技术使用在大部分或全部从芯片上的单独的电压调节器用于内部电压（例如字线驱动器电压（VPP）、反向偏压（VBB）、数据线电压（VDL）和位线预充电电压/单元板电压（VBLP/VPL））的准确的电平控制。在大部分或全部从芯片上使用调节器不仅允许在一般存储器堆叠操作期间的功率电平的精确调节，而且提供对例如由制造工艺变化而引起的功率电平中的小变化的容许量。相反，如果在3D存储器堆叠中的各个层当中存在明显的工艺变化，则使用来自主芯片的功率调节的传统方法没有小电压电平容许量。此外，在没有单独的从芯片调节电路的情况下，当更多的堆叠的存储芯片被附接时，功率电平变化可能变得更高。然而，所公开的技术还允许在从芯片上的有效功率电平调节，即使堆叠的从芯片的数量增加了。
在一个方面中，公开了3D堆叠多芯片封装。在一个示例性实施方式中，这样的多芯片封装包括主芯片和一个或多个从芯片。在这样的实施方式中，一个或多个从芯片与主芯片堆叠在一起并使用芯片互连（例如硅通孔（TSV））电耦合到主芯片。此外在这样的实施方式中，多芯片封装包括位于主芯片上并配置成产生初始内部供应电压的内部供应电压发生器。这个初始内部供应电压使用芯片互连被发送到一个或多个从芯片。此外，多芯片封装可包括位于所述一个或多个从芯片中的至少一个从芯片和所述主芯片中的每个上的电压调节器。每个电压调节器配置成将初始内部供应电压转换成用于在所述一个或多个从芯片中的至少一个从芯片和所述主芯片中的每个上使用的最终内部供应电压。
在有关的实施方式中，内部供应电压发生器可配置成产生初始电压，且在所述一个或多个从芯片中的至少一个从芯片和所述主芯片中的每个上的电压调节器被配置成逐渐降低电压以产生用于在所述一个或多个从芯片中的至少一个从芯片和所述主芯片中的每个上使用的电压。在一些实施方式中，初始电压的最小电平由用于将初始电压发送到一个或多个从芯片的芯片互连的电阻以及电压调节器的最大电流消耗确定。
在一些实施方式中，内部供应电压发生器可包括电荷泵电路以产生初始电压。此外，每个电压调节器可包括电压向下转换器和电压驱动器。在又一些其它实施方式中，主芯片和一个或多个从芯片包括存储装置。在这样的实施方式中，内部供应电压发生器可配置成产生初始字线驱动器电压，且在所述一个或多个从芯片中的至少一个从芯片和所述主芯片中的每个上的电压调节器可以是字线驱动器电压调节器，该字线驱动器电压调节器被配置成逐渐降低初始字线驱动器电压以产生用于在主芯片和一个或多个从芯片中的每个上使用的最终字线驱动器电压。在特定的实施方式中，初始字线驱动器电压发生器包括电荷泵电路以产生初始字线驱动器电压，且每个字线驱动器电压调节器包括电压向下转换器和电压驱动器。
在其它实施方式中，内部供应电压发生器可配置成产生初始数据线电压，且在所述一个或多个从芯片中的至少一个从芯片和所述主芯片中的每个上的电压调节器可以是数据线电压调节器，该数据线电压调节器被配置成转换初始数据线电压以产生用于在主芯片和一个或多个从芯片中的每个上使用的最终数据线电压。在有关的实施方式中，内部供应电压发生器包括包含分压器的分压转换器和用于将来自分压器的电压与参考电压进行比较的负反馈比较器，且数据线电压调节器包括用于比较最终数据线电压与初始数据线电压的负反馈比较器。
在又一些另外的实施方式中，如本文所公开的构造的示例性多芯片封装还可包括在主芯片上的反向偏压发生器，其中该反向偏压发生器可包括配置成用于活动模式操作的快周期振荡器电路和配置成用于待机模式操作的慢周期振荡器电路。此外，示例性多芯片封装还可包括在所述一个或多个从芯片中的至少一个从芯片和所述主芯片中的每个上的反向偏压调节器，其中每个反向偏压调节器可包括配置成用于待机模式操作的慢周期振荡器。
在其它实施方式中，示例性多芯片封装还可包括在所述一个或多个从芯片中的至少一个从芯片和所述主芯片中的每个上的用于产生位线预充电电压/单元板电压的位线预充电电压/单元板电压发生器。在其它实施方式中，内部供应电压发生器配置成从在主芯片上的存储装置外部的电压产生初始内部供应电压。在一些特定的实施方式中，外部电压从多芯片封装的输入/输出电路得到。
在有利的实施方式中，存储装置可包括DRAM存储装置。此外，在一些实施方式中，所述一个或多个从芯片可包括多个从芯片，其中多个从芯片中的第一个从芯片与主芯片堆叠在一起，且多个从芯片中的其它从芯片与多个从芯片中的第一个从芯片相继堆叠在一起。在这样的实施方式中，主芯片和多个从芯片使用芯片互连而电连接。在更具体的实施方式中，芯片互连包括硅通孔。
在更多具体的示例性实施方式中，根据所公开的原理构造的多芯片封装包括主芯片和一个或多个从芯片，该主芯片在其中包括存储装置，该一个或多个从芯片也在其上包括存储装置。一个或多个从芯片与主芯片堆叠在一起，并使用芯片互连电耦合到主芯片。此外在这样的实施方式中，多芯片封装可包括位于主芯片上并配置成产生初始字线驱动器电压的初始字线驱动器电压发生器。多芯片封装进而还可包括位于所述一个或多个从芯片中的至少一个从芯片和所述主芯片中的每个上的字线驱动器电压调节器。每个这样的字线驱动器电压调节器配置成逐渐降低初始字线驱动器电压以在所述一个或多个从芯片中的至少一个从芯片和所述主芯片中的每个上产生最终字线驱动器电压。此外，多芯片封装的这个实施方式可包括位于主芯片上并配置成产生初始数据线电压的初始数据线电压发生器以及位于所述一个或多个从芯片中的至少一个从芯片和所述主芯片中的每个上的数据线电压调节器。每个这样的数据线电压调节器配置成将初始数据线电压转换成在所述一个或多个从芯片中的至少一个从芯片和所述主芯片中的每个上的最终数据线电压。
在一些实施方式中，初始字线驱动器电压发生器包括电荷泵电路以产生初始字线驱动器电压，且每个字线驱动器电压调节器包括电压向下转换器和电压驱动器。在其它实施方式中，内部供应电压发生器包括包含分压器的分压转换器和用于将来自分压器的电压与参考电压进行比较的负反馈比较器，且数据线电压调节器包括用于比较最终数据线电压与初始数据线电压的负反馈比较器。
在又一些另外的实施方式中，如本文所公开的构造的示例性多芯片封装还可包括在主芯片上的反向偏压发生器，其中该反向偏压发生器可包括配置成用于活动模式操作的快周期振荡器电路和配置成用于待机模式操作的慢周期振荡器电路。此外，示例性多芯片封装还可包括在所述一个或多个从芯片中的至少一个从芯片和所述主芯片中的每个上的反向偏压调节器，其中每个反向偏压调节器可包括配置成用于待机模式操作的慢周期振荡器。
在其它实施方式中，示例性多芯片封装还可包括在所述一个或多个从芯片中的至少一个从芯片和所述主芯片中的每个上的用于产生位线预充电电压/单元板电压的位线预充电电压/单元板电压发生器。在其它实施方式中，内部供应电压发生器配置成从在主芯片上的存储装置外部的电压产生初始内部供应电压。在一些特定的实施方式中，外部电压从多芯片封装的输入/输出电路得到。
在有利的实施方式中，存储装置可包括DRAM存储装置。此外，在一些实施方式中，所述一个或多个从芯片可包括多个从芯片，其中所述多个从芯片中的第一个从芯片与主芯片堆叠在一起，且所述多个从芯片中的其它从芯片与所述多个从芯片中的第一个从芯片相继堆叠在一起。在这样的实施方式中，主芯片和多个从芯片使用芯片互连而电连接。在更多具体的实施方式中，芯片互连包括硅通孔。
在其它方面中，公开了用于在例如3D多芯片封装上的电压调节的方法。在一个示例性方法中，这样的方法可包括提供包括主芯片和一个或多个从芯片的多芯片封装。这样的方法还可包括在主芯片上产生初始内部供应电压并将该初始内部供应电压传输到与主芯片堆叠在一起并使用芯片互连电耦合到主芯片的所述一个或多个从芯片中至少一个。这样的示例性方法还可包括将所述一个或多个从芯片中的至少一个从芯片和所述主芯片中的每个上的初始内部供应电压转换成用于在所述一个或多个从芯片中的至少一个从芯片和所述主芯片中的每个上使用的最终内部供应电压。
在一些实施方式中，产生初始内部供应电压可包括产生初始电压，且转换初始内部供应电压可包括逐渐降低在所述一个或多个从芯片中的至少一个从芯片和所述主芯片中的每个上的初始电压以产生用于在所述一个或多个从芯片中的至少一个从芯片和所述主芯片中的每个上使用的电压。在有关的实施方式中，产生初始电压还可包括基于用于将初始电压发送到一个或多个从芯片的芯片互连的电阻以及电压调节器的最大电流消耗来产生初始电压的最小电平。
在其它实施方式中，提供包括主芯片和一个或多个从芯片的多芯片封装还可包括提供包括具有存储装置的主芯片和具有存储装置的一个或多个从芯片的多芯片封装。在有关的实施方式中，产生初始内部供应电压包括产生初始字线驱动器电压，且转换初始内部供应电压包括逐渐降低在所述一个或多个从芯片中的至少一个从芯片和所述主芯片中的每个上的初始字线驱动器电压以产生用于在所述一个或多个从芯片中的至少一个从芯片和所述主芯片中的每个上使用的最终字线驱动器电压。
在又一些其它实施方式中，产生初始字线驱动器电压可包括使用主芯片上的电荷泵电路产生初始字线驱动器电压，且逐渐降低该初始字线驱动器电压可包括使用电压调节器来在所述一个或多个从芯片中的至少一个从芯片和所述主芯片中的每个上逐渐降低初始字线驱动器电压，其中每个电压调节器包括电压向下转换器和电压驱动器。
在又一些其它实施方式中，产生初始内部供应电压可包括产生初始数据线电压，且转换初始内部供应电压可包括转换初始数据线电压以产生用于在所述一个或多个从芯片中的至少一个从芯片和所述主芯片中的每个上使用的最终数据线电压。在有关的实施方式中，产生初始数据线电压包括使用包括分压器的分压转换器和用于将来自分压器的电压与参考电压进行比较的负反馈比较器来产生初始数据线电压。在类似的实施方式中，产生最终数据线电压包括使用用于比较最终数据线电压与初始数据线电压的负反馈比较器来产生最终数据线电压。
在其它实施方式中，如本文所公开的示例性方法还可包括在主芯片上产生配置成用于活动模式操作的反向偏压和配置成用于待机模式操作的反向偏压。在有关的实施方式中，示例性实施方式还可包括在所述一个或多个从芯片中的至少一个从芯片上产生反向偏压以用于待机模式操作。在其它实施方式中，如本文所公开的示例性方法还可包括在所述一个或多个从芯片中的至少一个从芯片和所述主芯片中的每个上产生位线预充电电压/单元板电压。
在如本文公开的示例性方法的其它实施方式中，产生内部供应电压包括从在主芯片上的存储装置外部的电压产生初始内部供应电压。在有关的实施方式中，外部电压从多芯片封装的输入/输出电路得到。此外，在一些实施方式中，提供包括具有存储装置的主芯片和具有存储装置的一个或多个从芯片的多芯片封装还包括提供包括具有DRAM存储装置的主芯片和具有DRAM存储装置的一个或多个从芯片的多芯片封装。
在又一些其它实施方式中，提供包括一个或多个从芯片的多芯片封装包括提供包括多个从芯片的多芯片封装，多个从芯片中的第一个从芯片与主芯片堆叠在一起，且多个从芯片中的其它从芯片与多个从芯片中的第一个从芯片相继堆叠在一起，主芯片和多个从芯片使用芯片互连而电连接。在一些具体的实施方式中，使用芯片互连将初始内部供应电压传输到所述一个或多个从芯片中的至少一个还包括使用硅通孔将初始内部供应电压传输到所述一个或多个从芯片中的至少一个。
在另一实施方式中，根据所公开的原理的用于电压调节的这样的方法可包括提供包括具有存储装置的主芯片和具有存储装置的一个或多个从芯片的多芯片封装。这样的方法还可包括在主芯片上产生初始字线驱动器电压，并接着将初始字线驱动器电压传输到所述一个或多个从芯片中的至少一个。这样的从芯片与主芯片堆叠在一起并使用芯片互连电耦合到主芯片。此外在这些实施方式中，该方法可包括逐渐降低在所述一个或多个从芯片中的至少一个从芯片和所述主芯片中的每个上的初始字线驱动器电压以产生用于在所述一个或多个从芯片中的至少一个从芯片和所述主芯片中的每个上使用的最终字线驱动器电压。这样的示例性方法还可包括在主芯片上产生初始数据线电压，并使用芯片互连将初始数据线传输到一个或多个从芯片。于是这样的方法可包括转换在所述一个或多个从芯片中的至少一个从芯片和所述主芯片中的每个上的初始数据线电压以在所述一个或多个从芯片中的至少一个从芯片和所述主芯片中的每个上产生最终数据线电压。
在一些实施方式中，产生初始电压还包括基于用于将初始电压发送到一个或多个从芯片的芯片互连的电阻以及电压调节器的最大电流消耗来产生初始电压的最小电平。
在又一些其它实施方式中，产生初始字线驱动器电压可包括使用主芯片上的电荷泵电路产生初始字线驱动器电压，且逐渐降低初始字线驱动器电压可包括使用电压调节器来在所述一个或多个从芯片中的至少一个从芯片和所述主芯片中的每个上逐渐降低初始字线驱动器电压，其中每个电压调节器包括电压向下转换器和电压驱动器。在又一些其它实施方式中，产生初始数据线电压包括使用包括分压器的分压转换器和用于将来自分压器的电压与参考电压进行比较的负反馈比较器产生初始数据线电压。在类似的实施方式中，产生最终数据线电压包括使用用于比较最终数据线电压与初始数据线电压的负反馈比较器来产生最终数据线电压。
在其它实施方式中，如本文所公开的示例性方法还可包括在主芯片上产生配置成用于活动模式操作的反向偏压和配置成用于待机模式操作的反向偏压。在有关的实施方式中，示例性实施方式还可包括在所述一个或多个从芯片中的至少一个从芯片上产生反向偏压以用于待机模式操作。在其它实施方式中，如本文所公开的示例性方法还可包括在所述一个或多个从芯片中的至少一个从芯片和所述主芯片中的每个上产生位线预充电电压/单元板电压。
在如本文公开的示例性方法的其它实施方式中，产生内部供应电压包括从在主芯片上的存储装置外部的电压产生初始内部供应电压。在有关的实施方式中，外部电压从多芯片封装的输入/输出电路得到。此外，在一些实施方式中，提供包括具有存储装置的主芯片和具有存储装置的一个或多个从芯片的多芯片封装还包括提供包括具有DRAM存储装置的主芯片和具有DRAM存储装置的一个或多个从芯片的多芯片封装。
在又一些其它实施方式中，提供包括一个或多个从芯片的多芯片封装包括提供包括多个从芯片的多芯片封装，多个从芯片中的第一个从芯片与主芯片堆叠在一起，且多个从芯片中的其它从芯片与多个从芯片中的第一个从芯片相继堆叠在一起，主芯片和多个从芯片使用芯片互连而电连接。在一些具体的实施方式中，使用芯片互连将初始内部供应电压传输到所述一个或多个从芯片中的至少一个从芯片还包括使用硅通孔将初始内部供应电压传输到所述一个或多个从芯片中的至少一个从芯片。
附图说明
基于下面的详细描述并结合附图，本文所公开的原理的上述和其它目的和特征将变得明显，其中相同的数字指代相同的部件，且其中：
图1示出传统单层动态随机存储（DRAM）装置的一个实施方式；
图2a和2b示出包含在主芯片和多个从芯片之间的层间TSV的传统3D存储器堆叠的一个实施方式；
图3示出根据所公开的原理的DRAM存储装置的功率配置的一个实施方式；
图4示出如在根据本文所公开的原理构造的3D堆叠存储阵列的主芯片、从芯片或这两者上布置的上面讨论的各种电压发生器；
图5示出以两组电荷泵电路为特征的3D堆叠DRAM阵列的主芯片的VBB发生器的示例性实施方式；
图6示出位于每个从芯片上的基于PMOS晶体管的泵电路和振荡器；
图7示出了示出由图6中的发生器电路产生的VBB电平以及在节点“A”和“B”处检测到的电压电平的波形图，所述节点“A”和“B”在VBB发生器的电路图中标出；
图8示出根据所公开的原理构造的3D堆叠DRAM阵列的主芯片的示例性VPP发生器的一个实施方式；
图9示出通过TSV从主芯片到多个堆叠的从芯片的VPP电流流动；
图10示出根据所公开的原理构造的3D堆叠DRAM阵列中的从芯片的VPP调节器和驱动器电路的一个实施方式；
图11示出位于主芯片上的VPP_S发生器电路以及因而产生的波形图；
图12示出根据所公开的原理并具有在堆叠阵列中的每个芯片上的VPP向下转换器的3D堆叠DRAM阵列的侧视方框图；
图13示出用于产生VBLP/VPL电压的VBLP/VPL发生器的一个实施方式的电路图；
图14示出根据所公开的原理并具有在堆叠阵列中的每个芯片上的VBLP/VPL发生器的3D堆叠DRAM阵列的侧视方框图；
图15示出主芯片的示例性VDL发生器的一个实施方式；
图16示出被包括在本文公开的3D DRAM堆叠的每个从芯片上的示例性电压向下转换器；以及
图17示出具有在堆叠阵列中的每个芯片上的第二级VDL向下转换器的3D堆叠DRAM阵列的侧视方框图。
具体实施方式
如上所述，所公开的原理提供了用于内部电压（例如字线驱动器电压（VPP）、反向偏压（VBB）、数据线电压（VDL）和位线预充电电压/单元板电压（VBLP/VPL））的准确电平控制的在每个从芯片上的单独电压调节器电路。虽然前述示例性标记用于指在3D堆叠多芯片封装上的供应电压，但本领域中的技术人员将认识到，这样的电压也可为可代替的名字或名称所知。例如，数据线电压（VDL）在一些应用中也可简单地被称为内部电压（Vint）或存储单元电压（Vcell）。类似地，虽然VDD在本文用于指来自存储阵列的存储装置的外部电压，例如输入/输出电路电压，该电压也可被简单地称为外部电压（Vext）。因此，在本文提到的位线预充电电压（VBLT）可简单地被称为是外部电压的一半（VDD/2）。因此，在本文用于指代在多芯片封装内的电压的术语本质上仅仅是示例性的，且不应被理解为限制在本文公开的原理，且用于识别这样的电压的其它术语或名称也可被使用，其仍落在本公开的宽范围内。
此外，虽然在本文中在示例性实施方式中描述了“硅通孔（TSV）”，但应理解，也可对所公开的原理使用任何一般的芯片互连。因此，不应预期或暗示对任何特定的TSV结构的限制或这样的互连仅被预期穿过基于硅的层而形成。而且，虽然本文的图示可显示在垂直配置中堆叠的示例性多芯片封装，但应理解，这样的实施方式仅仅是示例性的，且因此不应预期或暗示对垂直定向的堆叠封装或垂直布置的芯片互连的限制。因此，如在本文公开的多芯片封装也可水平地或在任何其它方向上被堆叠和互连，如每个应用可能需要的那样。此外，虽然在本文公开的很多实施方式中描述了具有存储装置的多芯片封装(例如DRAM存储芯片和封装)，但应进一步理解，存储芯片的这样的描述仅仅是示例性的。因此，在本文公开的原理不应被解释为限于与基于存储器的多芯片封装一起使用，而是应被理解为可应用于可受益于在本文提供的教导的任何类型的芯片封装。
图3示出DRAM存储装置的功率配置30的一个实施方式。在根据所公开的原理构造的3D存储多芯片堆叠中的主芯片上的电源电路可具有单个DRAM内部功率配置（例如图3所示的配置）的相同要求。例如，Vref发生器31产生用于一个或多个VDL发生器32的参考电压，每个VDL发生器一般是比较器和PMOS驱动器的组合，如图所示。一般，存在用于VDL的两个核心电压驱动器，以便提供噪声免疫和更稳定的电平，如可能对其它电源看到的。如图所示，一个VDL发生器32产生用于存储单元阵列33的VDL，而第二个VDL发生器32产生用于外围部件34的VDL。在很多应用中，连接到存储单元阵列的VDL具有来自核心感测和写操作的更多噪声。因此，通过使用这样的单独的驱动器配置，噪声耦合可被避免并可为VPP、VBB、VBLP/VPL提供更干净的电源。
VPP发生器35产生用于存储单元阵列33的VPP电平，且一般影响DRAM单元的高数据电平和刷新特性。如图3所示，VPP一般是VDL+2*Vt（NMOS单元存取晶体管的阈值电压）+α，并连接到字线驱动器的PMOS栅极节点和芯片的字线驱动器区域的N井。VBLP/VPL发生器36如图所示产生VDL的一半电平，其与单元信号电压和用于感测来自阵列上的存储装置的数据的其参考电压紧密相关。VPL连接到DRAM存储单元的板以通过将单元电容器（通常包括ONO（氧化物-氮化物-氧化物）结构）的电压应力减半来提高单元的可靠性。VBB发生器37通过产生负偏压VBB来增强单元稳定性，这使单元对基片噪声更不敏感。基片噪声可引起NMOS p-n结的不需要的正向偏压，且因此明显降低单元存取晶体管阈值电压，使得在存储单元中的所存储的电荷容易逸出到数据线。此外，通过帮助减少单元存取晶体管结泄漏，DRAM单元的刷新特性可明显提高。负VBB的其它益处是，位线电容通过NMOS p-n结电容的减小而减小。
图4示出如在根据本文公开的原理构造的3D堆叠存储阵列40的主芯片38、从芯片39或这两者上布置的上面讨论的各种电压发生器。所提出的堆叠多芯片存储阵列40由两个主要结构组成，这两个主要结构是用于提供电压电平的单独调节的第一和第二电平电源块和关于主芯片38以及相对的一个或多个从芯片39的驱动器。特别是且如在下面更详细描述的，根据所公开的原理构造的多芯片封装的实施方式可包括在主芯片38和一个或多个从芯片39中的每个上的VBB发生器37。类似地，VBLP/VPL发生器36可被包括在主芯片38和一个或多个从芯片39中的每个上。也根据所公开的原理，虽然完整的VPP发生器35包括在主芯片38上，但VPP发生器35电路的仅仅部分可包括在一个或多个从芯片39上。同样，虽然完整的VDL发生器32包括在主芯片38上，但VDL发生器32电路的仅仅部分可包括在一个或多个从芯片39上。
因此，所提出的设计提供了更准确和稳定的电压电平，且当由于在3D多芯片封装内的同时操作(例如3D堆叠DRAM装置的每个从芯片39上的刷新操作)而发生内部电压电平的突然下降或变化时，提供了电压驱动器的快速响应。在传统3D多芯片封装中，简要地回看图2a和2b,这样的内部电源的本地放置使得来自主芯片22的用于每个从芯片21的正确电压电平控制变得非常困难。一种可选的传统方法是使每个芯片具有独立的电源，且因此使每个芯片（主芯片和从芯片）具有单独的调节控制块。然而，这种方法可导致内部不适当的电压电平，其可导致芯片操作中的故障。因为在传统3D存储器堆叠中的每个芯片具有不同的电压调节器和单独的驱动器，因此不稳定的操作可导致在每个芯片上的不同的已调节电压。
更具体地，在最初提到的传统方法中，主芯片22具有所有电源以产生VPP、VDL、VBB、VBLP/VPL，且来自主芯片22的所有内部产生的电压连接到具有TSV的从芯片21。因此，在晶片测试阶段在没有内部产生的电压的情况下对从芯片21的测试经由TSV焊盘通过所有所需功率的外部强加来执行，TSV焊盘在尺寸上类似于正常探测焊盘。所有电压电平调节在主芯片22处完成，且因此从芯片21不具有任何控制逻辑来调节内部电压电平。通过这个单电源调节并仅从主芯片22驱动，例如VPP、VBB、VDL、VBLP/VPL的电压电平可能是不稳定的，从而引起不正确的定时条件和在存储单元写和读操作中的故障。具体地，堆叠DRAM装置的同时刷新操作是关键问题，因为它常常通过在同一操作点处的大电流消耗而引起大电压电平变化。由于仅位于主芯片22上的调节电路的慢响应时间，突然的电压变化并不会很快被补偿。
接下来的是关于根据本文公开的原理构造的3D堆叠多芯片存储器封装的主芯片和从芯片的通过每个电源的电压电平生成的详细讨论。根据这些原理，这样的多芯片封装的实施方式可包括关于VPP、VBB、VDL和VBLP/VPL电压电平的各种功率发生器和调节器组合。因此，实施方式可包括对仅仅一个这样的供应电压的电压发生器和调节器，或可包括对两个或更多个这样的供应电压的电压控制的电压发生器和调节器的组合。因此，下面的描述说明了用于控制这些片上电压中的每个的示例性实施方式和方法，但不应被解释为意味着所有这些片上电压的控制在根据所公开的原理描述的每个实施方式中都是需要的。
VBB发生器
功耗是在DRAM应用中特别是在3D堆叠DRAM阵列中的关键问题之一。相应地，反向偏压（VBB）的使用可减少在半导体存储装置中的电流消耗。记住此，根据所公开的原理的反向偏压发生器37由两个主要发生块组成。一个用于待机模式，而另一个用于活动模式，例如用于刷新操作和写/读操作。
3D堆叠DRAM阵列具有用于所有从芯片39和主芯片38的公共输入/输出（I/O），除了专用I/O配置以外。对于根据所公开的原理的3D存储阵列，仅仅一个芯片选自3D堆叠DRAM阵列。例如，主芯片38具有完整的VBB发生器37，其用于为主芯片38的所有操作情况保持适当的负VBB电平。在堆叠阵列上使用TSV的情况下，所有输入和输出通常通过所有主芯片和从芯片而被连接。最高有效位（MSB）地址（/最低有效位（LSB）地址）或单独的芯片使能操作用于激活（主/从芯片中的）芯片之一，如对特定的应用或操作所需要的。
图5示出以两组电荷泵电路为特征的3D堆叠DRAM阵列的主芯片38的VBB发生器37的示例性实施方式。慢周期环形振荡器51被示为在图5的顶部分处，并在保持和待机模式期间供应小电流。快周期环形振荡器52被示为在图5的底部分处，并在活动周期期间或当电平检测器53检测到VBB电平不在正确的负范围内时供应大得多的电流。因此，这个电平检测器53基于这样的检测通过在需要时接通/断开快周期电路52来最小化保持电流。
图6示出由所公开的原理的一些实施方式所提供的3D堆叠DRAM阵列的从芯片39的VBB发生器51a。在每个从芯片39上的VBB发生器51a的特征是仅有一个电荷泵电路。这个电荷泵电路是像在图5中所示的主芯片38中存在的慢周期环形振荡器51一样的慢周期环形振荡器51a，并供应用于保持和待机模式的VBB电流。因此，在所示实施方式中，在从芯片39上没有如在主芯片38上提供的那样用于活动周期的电荷泵电路。可选地，如果需要的话，根据所公开的原理构造的3D堆叠阵列也可包括在每个从芯片39上的快周期环形振荡器。在甚至其它实施方式中，如本文所公开的构造的从芯片39可只包括在每个这样的芯片上的快周期环形振荡器，且不包括慢周期环形振荡器，这取决于多芯片堆叠存储器封装的特定期望应用。在又一些其它实施方式中，不是所有从芯片39都可包括VBB发生器51a或快周期环形振荡器。例如，在这样的实施方式中，仅选择的从芯片39可包括VBB发生器51a，如果相邻的从芯片39不遭受大的VBB泄漏电流，或由于其它原因消除了对如本文所公开构造的3D封装中的所有从芯片39上的VBB发生器51a的需要。
组合地看图6和7，图6示出位于每个从芯片39上的基于PMOS晶体管的泵电路和振荡器51a，如上所述。负VBB通过在输出节点VBB处使用PMOS晶体管（P2）从p基片提取孔来实现。PMOS晶体管的使用帮助避免从发生器中的二极管到NMOS存储器存取基本DRAM单元的少数载流子（电子）注入。图7示出了说明由图6中的发生器电路51a产生的VBB电平以及在节点“A”和“B”处检测到的电压电平的波形图，节点“A”和“B”在VBB发生器51a的电路图中标出。在图7中，节点“A”具有振荡器的输出，振荡器重复地产生高和低转变。这个高和低转变通过电容器C1的耦合效应引起到节点（B）的同样的高和低转变。然而，高电平由PMOS晶体管P1放电，且因此节点“B”变成：
|Vtpl|（PMOS P1阈值电压）。
当在节点“A”处的电平从高移动到低时，在节点“Ｂ”处的电平通过电容器C1的耦合效应而变成：
-VDL+|Vtpl|
并且然后由|Vtp2|调节，因为在节点“A”处的电平保持低并接近其再次到高的转变。通过这个操作，来自p基片的孔被提取。在最后阶段，在节点“B”处的电平通过PMOS晶体管P1和振荡器的操作而变成：
-VDL+|Vtpl|。
在节点“VBB”处的电平由于这个-VDL+|Vtpl|电平而被限制，使得VBB电平变成：
-VDL+|Vtpl|+|Vtp2|。
在主芯片VBB发生器51处执行相同的操作。活动模式电路和VBB检测器仅仅是对主芯片38的VBB振荡器的控制。在DRAM操作中，DRAM阵列不需要具有非常准确的VBB电平，这与VPP和VDL不同。因此，取决于操作VDL电平，在可接受的VBB范围内的一些容许量是允许的。因此，根据所公开的原理，基于慢周期环形振荡器的VBB发生器放置在每个芯片上，包括主芯片38，其在多芯片封装40中的每个芯片上提供VBB泄漏恢复。在VBB发生器中的慢周期环形振荡器的VBB电流电平由芯片级VBB泄漏电平确定。然而，由于工艺电压温度（PVT）变化，确定确切的VBB泄漏一般不是可能的。因此，在主芯片38上的快周期VBB发生器51提供足够的VBB电流以维持VBB电压电平。特别是，诸如写和读的活动操作需要更多的VBB电流来保持正确的VBB电压电平。因此，“活动模式”信号被提供以激活如图5所示的快周期电路52。而且，对于具有堆叠芯片的3D存储阵列，结合VBB电平检测器53使用快周期振荡器52通过提供快速VBB电平恢复来帮助减小不期望的VBB电平变化的可能性。
VPP发生器
图8示出根据所公开的原理构造的3D堆叠DRAM阵列40的主芯片38的示例性字线驱动器电压（VPP）发生器35的一个实施方式。根据这些所公开的原理，VPP发生器35是电压向上转换器,其产生初始字线驱动器供应电压电平（VPP_S），该初始字线驱动器供应电压电平明显高于被产生并传递到在传统3D DRAM多芯片封装中的从芯片的传统字线驱动器电压（VPP）电压。下面讨论如所公开的原理提供的这个明显更高的字线驱动器供应电压的优点。
对于传统3D堆叠DRAM阵列，VPP电平的源电压由VPP发生器产生，且这个VPP使用TSV从主芯片发送到从芯片，如上面讨论的。这在图9的左侧上示出，其示出在传统3D堆叠阵列中从主芯片到多个堆叠从芯片穿过TSV的VPP电流流动。然而，TSV具有基于在其制造过程中使用的填塞材料以及累积的TSV距离的其自己的电阻。因此，如果有来自从芯片（特别是多个从芯片的堆叠的顶部从芯片）的大电流消耗，则穿过TSV填塞材料一般出现明显的电压下降。作为结果，如当前公开的原理所提供的最小VPP_S电平要求由TSV材料薄层电阻和TSV宽度/长度连同来自DRAM单元阵列的最大VPP电路消耗确定：
VPP_S>VPP+(薄层电阻*长度/宽度)x
（来自DRAM写/读操作的最大IPP电流）。
回来看图8，所示的示例性VPP发生器35具有包括电荷泵电路71和第二电平驱动器72的两个单独的部件。在电荷泵电路71中产生的较高的VPP_S被馈送到DRAM存储阵列的N井以及被馈送到在第二电平驱动器72中的具有基于电阻器的分压器和PMOS驱动器（第一转换器）的电压向下转换器和具有PMOS驱动器（第二转换器）的比较器。通过使用这个混合组合，在一般VPP电平上的纹波可被抑制，以及对当IPP（VPP电流）在传统设计的3D堆叠中的主和从芯片的分层布线中流经TSV时出现的电压下降的补偿。
图9的右侧示出根据所公开的原理构造的3D DRAM堆叠，并示出VPP_S（即，VPP S电流）从主芯片38向上穿过TSV24到每个从芯片39上的VPP调节器72a的传输。在每个从芯片39上的VPP调节器72a每个是在主芯片38上的第二电平驱动器中存在的相同的向下转换电路72。图10示出在根据所公开的原理构造的3D堆叠DRAM阵列40中的从芯片39的VPP调节器和驱动器电路72a的一个实施方式。在使用VPP_S作为源电压的每个从芯片39上的字线驱动器电压调节器72a的概述揭露了它是在主芯片38的第二电平驱动器72上使用的相同向下转换电路以向下转换也在主芯片38上使用的VPP_S（见上面讨论的图8）。通过使用明显更高的VPP_S作为源电压，从芯片上的字线驱动器电压调节器72a为每个从芯片39有利地提供恰当调节的最终VPP电平，而不是在每个从芯片处的最终VPP的变化，其常常出现在最终VPP是从主芯片传输时。而且，通过只将VPP调节器72a包括在从芯片39上，与在多芯片封装中的每个芯片上提供完整VPP发生器的传统方法比较，更少的芯片有效面积被使用。在其它实施方式中，不是所有从芯片39都可包括VPP发生器72a。例如，在这样的实施方式中，仅选择的从芯片39可包括VPP发生器72a，如果在相邻从芯片39当中穿过TSV的电压降不过分大，或由于其它原因消除了对如本文所公开构造的3D封装中的所有从芯片39上的VPP发生器72a的需要。
现在转到图11，其示出了位于主芯片38上且最初在上文讨论的VPP_S发生器电路71。也在图11中示出的是说明VPP_S电平以及在节点“C”和“D”处检测到的电压电平的波形图，该节点“C”和“D”在VPP_S发生器71的电路图中标出。与传统3D堆叠DRAM阵列不同，根据所公开的原理的高于VPP的VPP_S从VDD产生。VDD是外部电压（Vext），例如在DRAM阵列的I/O侧上使用的电压，并用于产生VPP_S的明显更高的电压电平。从这个较高的VPP_S，所需要的较低的内部VPP电平从使用VPP_S作为其输入的电压向下转换器（72和72a）产生。
如图11所示，节点“C”具有电荷泵电路的环形振荡器的输出，该环形振荡器重复地产生高和低转变。这个高和低转变通过电容器C2的耦合效应引起到节点“D”的相同的高和低转变。然而，通过NMOS箝位晶体管N1和NMOS驱动器晶体管N2,高电平在节点“D”处被放电多达VDD-Vtnl+Vtn2（其中Vtnl是晶体管N1的阈值电压，而Vtn2是晶体管N2的阈值电压）。当在节点“C”处的电平从高移动到低时，在节点“D”处的电平通过电容器C2的耦合效应变成：
-Vtnl+Vtn2。
在最后阶段，在节点“D”处的电平通过NMOS晶体管N1和振荡器的操作变成：
VDD-Vtnl。
在节点“VPP_S”处的电平由于这个-VDD-Vtnl电平而使其增加被限制，使得VPP_S电平变成：
2VDD-Vtnl-Vtn2。
图12示出根据所公开的原理的3D堆叠DRAM阵列40的侧视方框图。在所示阵列40中，可以看出三个从芯片39在主芯片38上相互堆叠。如上所述，可以看出VPP_S发生器71仅位于主芯片38中，并用于产生较高的VPP_S电平。另外,在主芯片38上具有VPP调节器72，其如上所述是电压向下转换电路,用于将VPP_S逐渐降低到可用的VPP电平用于由字线驱动器N井和PMOS驱动器源使用。而且也如所公开的原理提供的，每个从芯片39还包括VPP调节器电路72a（其中在图12中仅示出一个）。
通过在每个从芯片39上包括VPP向下转换器电路72a，明显更高的VPP_S电平可通过使堆叠从芯片39与主芯片38互连的TSV24来传输，而不遭受一般由TSV电阻引起的电压电平损耗，这是因为在从芯片39上的调节器电路72a将VPP_S逐渐降低到可用的VPP电平。具体地，每个从芯片39具有提供VPP_S的电压向下转换的VPP调节器72a，并且因此VPP_S是这些电压向下转换器72a的源电压。通过TSV3D堆叠DRAM阵列的这种新的VPP生成技术，可在堆叠中的每个芯片上控制准确的VPP电平。因此，由通过TSV的传输引起的损耗以及突然的VPP下降由多芯片封装中的每个芯片上的本地VPP生成进行补偿。
虽然上述实施方式描述了使用VDD的VPP_S的生成，但VPP_S生成也可使用VDL来执行。考虑到VDL相对于VDD的电平差异，在这样的实施方式中可使用类似的振荡器电路。而且，本文讨论的实施方式只示出使用VDD作为电压源的VPP_S生成的一种技术，且因此用于从芯片的所提出的VPP生成原理的其它技术也在本公开的宽范围内。
VBLP/VPL发生器
图13示出用于产生位线预充电电压/单元板电压（VBLP/VPL）的VBLP/VPL发生器36的一个实施方式的电路图。如在本文公开的，VBLP/VPL发生器36在3D堆叠阵列40中的每个芯片(包括主芯片38和所有从芯片39)中被构造。而且，位于每个芯片上的这些VBLP/VPL发生器36中的每个不包括如在传统的内部功率发生器中存在的彼此不同或在第一和第二级之间不同的驱动器结构。相反且根据所公开的原理，VBLP/VPL发生器36在主芯片38上和在一个或多个从芯片39上具有相同的电路结构。而且，每个VBLP/VPL发生器36通常通过存储阵列40的TSV24被连接（如在图14中示出的）。这些内部功率VBLP/VPL发生器36具有上拉和下拉晶体管（如在图13的电路图中示出的）以保持穿过所有芯片（主芯片38和从芯片39）中的公共连接的一半VDL电平（VDL/2），并因此维持在堆叠芯片当中的稳定VBLP/VPL电压电平。在其它实施方式中，不是所有从芯片39都可包括VBLP/VPL发生器36。例如，在这样的实施方式中，仅选择的从芯片39可包括VBLP/VPL发生器36，如果位线和板泄漏电流在某些从芯片上不足够大以需要在这样的从芯片上的VBLP/VPL发生器36，或由于其它原因消除了对如本文所公开构造的3D封装中的所有从芯片39上的VBLP/VPL发生器36的需要。
图14示出类似于图12中所示的阵列40的根据所公开的原理的3D堆叠DRAM阵列40的侧视方框图。在所示阵列40中，可以再次看到三个从芯片30可在单个主芯片38上相互堆叠。如上所述且根据所公开的原理，主芯片38和从芯片39每个具有VBLP/VPL发生器36。通过在每个堆叠的芯片上包括VBLP/VPL发生器36，VBLP/VPL不通过使堆叠的芯片与主芯片38互连的TSV24来传输。替代地，通过不同的VBLP/VPL电压发生器36在3D堆叠阵列中的每个芯片上单独地产生VBLP/VPL电压电平。这样的方法提供在芯片之间的更准确的VBLP/VPL电平调节，并消除了只在主芯片38上产生（并从主芯片38传输）VBLP/VPL时跨越TSV的潜在的电平下降，例如在传统设计的堆叠存储阵列中看到的。
VDL发生器
图15示出根据所公开的原理的主芯片38的数据线电压（VDL）发生器32的一个示例性实施方式。在图15的实施方式中，示出了包括两级的混合转换器。第一级是VDL分压转换器73，而第二级是传统转换器74。第一级VDL分压转换器73具有较小的负载电容且没有负载-电流脉冲。VDL分压转换器73产生用于混合VDL发生器32的第二级转换器74的参考电压。通过使用这种类型的混合结构，通过VDL转换器32提供了快速响应，且第二级转换器74可放置在多芯片封装40中的每个芯片上，从而消除从主芯片到其从芯片的VDL传输通常出现的噪声问题。
继续参考图15，现在解释VDL分压转换器73的操作。具体地，从一般由带隙电压发生器或其它固定电压发生电路组成的参考电压发生器得到电压参考电平（Vref）。使用基于电阻器的分压器（R1、R2），通过一般在电压向下转换器中使用的PMOS驱动器得到初始数据线供应电压（VDL_S）电平。在比较VDL_S电平之前，它的电平被划分并接着与参考电压Vref比较。在分压器中的电阻器R1和R2的电阻值被选择，以便根据与参考电压的比较产生正确的VDL_S电平。
基于电阻器的分压器用于具有来自带隙电压发生器（或其它类型的发生器电路）的低参考电压Vref电平，带隙电压发生器具有较小的PVT变化。通过使用这种类型的结构，这样的负反馈电压向下转换器的响应时间由于电阻器R1和R2被用作分压器而变得较慢。然而为了克服这个问题，提供在第二级转换器74中的第二负反馈比较器。
图16示出根据所公开的原理的包括在如本文所公开的3D DRAM堆叠的每个从芯片39上的示例性电压转换器74a。如图所示，在从芯片39上的这些电压转换器74a与如上面详细讨论的包括在主芯片38上的那些电压转换器相同。在其它实施方式中，不是所有从芯片39都可包括电压转换器74a。例如，在这样的实施方式中，仅选择的从芯片39可包括电压转换器74a,如果在某些从芯片39处的电流消耗不足够大到要求在这样的从芯片上的电压转换器74a，或由于其它原因消除了对在如本文所公开构造的3D封装中的所有从芯片39上的电压转换器74a的需要。
图17示出根据所公开的原理的3D堆叠DRAM阵列40的侧视方框图。在所示阵列40中，可以再次看出三个从芯片39在主芯片38上相互堆叠，且使用TSV24被互连。第一级VDL分压转换器73只位于主芯片38上，并用于产生VDL_S，而不是在传统堆叠阵列中使用的一般VDL电平。另外，在主芯片38上，第二级转换器74用于从第一级转换器73的VDL_S产生VDL电平。此外如本公开所提供的，每个从芯片39包括第二级转换器74a。因此，正像正确的VPP电平从如本文所公开的构造的3D堆叠中的主芯片和从芯片中的每个上的VPP_S（作为源电压）产生一样，正确的VDL电平也在使用VDL_S（作为参考）和VDD在多级封装中的主芯片和从芯片中的每个上产生。通过使用用于在13D多芯片封装中的VDL的所公开的技术，准确的VDL电平也可在堆叠中的每个芯片上被控制。作为结果，由通过TSV的传输引起的损耗再次由在多芯片封装中的每个芯片上的本地VDL生成所补偿，如上文讨论的本地VPP生成的情形。此外，当与提供在每个从芯片上的完整VDL发生器电路以便补偿VDL传输损耗的传统方法比较时，也需要较少的芯片有效面积。
虽然上面描述了所公开的原理的各种实施方式，但应理解，它们仅作为例子而不是限制而被提出。因此，在本文的发明的广度和范围不被上述示例性实施方式中的任一个限制，而应仅根据任何权利要求及从本公开推出的其等效形式来限定。此外，上述优点和特征在所描述的实施方式中被提供，但不应限制这样产生的权利要求对实现上述优点中的任一个或全部的过程和结构的应用。
此外，本文的各部分的标题被提供为与在37C.F.R.1.77下的建议相一致，或以另外方式提供组织线索。这些标题不应限制或特征化在可从本公开中产生的任何权利要求中阐明的发明。具体地且作为例子，虽然标题为“技术领域”，但这样的权利要求不应被在这个标题下选择的语言限制为描述所谓的技术领域。此外，在“背景技术”中的技术的描述不应被解释为承认该技术是本公开中的任何发明的现有技术。“发明内容”也不应被考虑为在所发布的权利要求中阐述的发明的特征描述。此外，在本公开中对以单数形式的“发明”的任何提及不应用于主张在本公开中只有单个新颖点。可根据从本公开产生的多个权利要求的限制来阐述多个发明，且这样的权利要求相应地限定因此被保护的一个或多个发明及其等效形式。在所有实例中，这样的权利要求的范围应按照本发明基于它们自己的特征而被考虑，但不应被本文阐述的标题约束。

Claims (29)

1.一种多芯片封装，包括：
主芯片和与所述主芯片堆叠在一起并电耦合到所述主芯片的一个或多个从芯片；
内部供应电压发生器，其位于所述主芯片上并配置用于产生初始内部供应电压,该初始内部供应电压被使用芯片互连发送到所述一个或多个从芯片；以及
电压调节器，其位于所述一个或多个从芯片中的至少一个从芯片和所述主芯片中的每个上，每个电压调节器配置用于将所述初始内部供应电压转换成用于在所述一个或多个从芯片中的所述至少一个从芯片和所述主芯片中的每个上使用的最终内部供应电压。
2.如权利要求1所述的多芯片封装，其中在所述一个或多个从芯片中的至少一个从芯片和所述主芯片中的每个上的所述电压调节器配置用于逐渐降低所述初始内部供应电压以产生所述最终内部供应电压。
3.如权利要求2所述的多芯片封装，其中所述内部供应电压发生器包括电荷泵电路以产生所述初始内部供应电压。
4.如权利要求2所述的多芯片封装，其中每个所述电压调节器包括电压向下转换器和电压驱动器。
5.如权利要求1所述的多芯片封装，其中所述内部供应电压发生器包括包含分压器的分压转换器和用于比较来自所述分压器的电压与参考电压的负反馈比较器。
6.如权利要求1所述的多芯片封装，还包括在所述主芯片上的反向偏压发生器，其中所述反向偏压发生器包括配置用于活动模式操作的快周期振荡器电路和配置用于待机模式操作的慢周期振荡器电路。
7.如权利要求6所述的多芯片封装，还包括在所述一个或多个从芯片中的至少一个从芯片和所述主芯片中的每个上的反向偏压调节器，其中每个反向偏压调节器包括配置用于待机模式操作的慢周期振荡器。
8.如权利要求1所述的多芯片封装，还包括在所述一个或多个从芯片中的至少一个从芯片和所述主芯片中的每个上的用于产生位线预充电电压/单元板电压的位线预充电电压/单元板电压发生器。
9.一种用于电压调节的方法，所述方法包括：
提供包括主芯片和一个或多个从芯片的多芯片封装；
在所述主芯片上产生初始内部供应电压；
将所述初始内部供应电压传输到所述一个或多个从芯片中的至少一个从芯片，所述一个或多个从芯片与所述主芯片堆叠在一起并使用芯片互连电耦合到所述主芯片；以及
将所述一个或多个从芯片中的所述至少一个从芯片和所述主芯片中的每个上的所述初始内部供应电压转换成用于在所述一个或多个从芯片中的所述至少一个从芯片和所述主芯片中的每个上使用的最终内部供应电压。
10.如权利要求9所述的方法，其中转换所述初始内部供应电压包括逐渐降低在所述一个或多个从芯片中的所述至少一个从芯片和所述主芯片中的每个上的所述初始内部供应电压以产生所述最终内部供应电压。
11.如权利要求9所述的方法，其中产生所述初始内部供应电压包括使用所述主芯片上的电荷泵电路；以及
其中，逐渐降低所述初始内部供应电压包括使用在所述一个或多个从芯片中的所述至少一个从芯片和所述主芯片中的每个上的电压调节器，每个电压调节器包括电压向下转换器和电压驱动器。
12.如权利要求9所述的方法，其中产生所述初始内部供应电压包括使用包含分压器的分压转换器和用于比较来自所述分压器的电压与参考电压的负反馈比较器产生所述初始内部供应电压，并且其中，产生所述最终内部供应电压包括使用用于比较所述最终内部供应电压与所述初始内部供应电压的负反馈比较器。
13.如权利要求9所述的方法，还包括在所述主芯片上产生配置用于活动模式操作的反向偏压和用于待机模式操作的反向偏压。
14.如权利要求13所述的方法，还包括在所述一个或多个从芯片中的至少一个从芯片上产生用于待机模式操作的反向偏压。
15.如权利要求9所述的方法，还包括在所述一个或多个从芯片中的至少一个从芯片和所述主芯片中的每个上产生位线预充电电压/单元板电压。
16.一种多芯片封装，包括：
包含存储装置的主芯片和与所述主芯片堆叠在一起并电耦合到所述主芯片的包含存储装置的一个或多个从芯片；
位于所述主芯片上并配置用于产生初始字线驱动器电压的初始字线驱动器电压发生器以及位于所述一个或多个从芯片中的至少一个从芯片和所述主芯片中的每个上的字线驱动器电压调节器，每个调节器配置用于逐渐降低所述初始字线驱动器电压以在所述一个或多个从芯片中的所述至少一个从芯片和所述主芯片中的每个上产生最终字线驱动器电压；以及
位于所述主芯片上并配置用于产生初始数据线电压的初始数据线电压发生器以及位于所述一个或多个从芯片中的至少一个从芯片和所述主芯片中的每个上的数据线电压调节器，每个调节器配置用于将所述初始数据线电压转换成在所述一个或多个从芯片中的所述至少一个从芯片和所述主芯片中的每个上的最终数据线电压。
17.如权利要求16所述的多芯片封装，其中所述初始字线驱动器电压发生器包括电荷泵电路以产生所述初始字线驱动器电压，且每个所述字线驱动器电压调节器包括电压向下转换器和电压驱动器。
18.如权利要求16所述的多芯片封装，其中所述初始数据线电压发生器包括包含分压器的分压转换器和用于比较来自所述分压器的电压与参考电压的负反馈比较器，并且其中，所述数据线电压调节器包括用于比较所述最终数据线电压与所述初始数据线电压的负反馈比较器。
19.如权利要求16所述的多芯片封装，还包括位于所述主芯片上并配置用于产生用于活动模式操作的反向偏压的反向偏压发生器。
20.如权利要求19所述的多芯片封装，还包括在所述一个或多个从芯片中的至少一个从芯片和所述主芯片中的每个上的反向偏压调节器，每个反向偏压调节器包括配置用于待机模式操作的慢周期振荡器。
21.如权利要求16所述的多芯片封装，还包括在所述一个或多个从芯片中的至少一个从芯片和所述主芯片中的每个上的用于产生位线预充电电压/单元板电压的位线预充电电压/单元板电压发生器。
22.如权利要求21所述的多芯片封装，其中所述位线预充电电压/单元板电压从所述最终数据线电压得到。
23.一种用于电压调节的方法，所述方法包括：
提供多芯片封装，该多芯片封装包括具有存储装置的主芯片和具有存储装置的一个或多个从芯片；
在所述主芯片上产生初始字线驱动器电压；
使用芯片互连将所述初始字线驱动器电压传输到所述一个或多个从芯片中的至少一个从芯片，所述一个或多个从芯片与所述主芯片堆叠在一起并电耦合到所述主芯片；
逐渐降低在所述一个或多个从芯片中的所述至少一个从芯片和所述主芯片中的每个上的所述初始字线驱动器电压以产生用于在所述一个或多个从芯片中的所述至少一个从芯片和所述主芯片中的每个上使用的最终字线驱动器电压；
在所述主芯片上产生初始数据线电压；
使用所述芯片互连将所述初始数据线电压传输到所述一个或多个从芯片中的至少一个从芯片；以及
转换在所述一个或多个从芯片中的所述至少一个从芯片和所述主芯片中的每个上的所述初始数据线电压以产生在所述一个或多个从芯片中的所述至少一个从芯片和所述主芯片中的每个上的最终数据线电压。
24.如权利要求23所述的方法，其中产生所述初始字线驱动器电压包括使用所述主芯片上的电荷泵电路产生所述初始字线驱动器电压，并且其中，逐渐降低所述初始字线驱动器电压包括使用在所述主芯片和一个或多个从芯片中的每个上的电压调节器来逐渐降低所述初始字线驱动器电压，每个电压调节器包括电压向下转换器和电压驱动器。
25.如权利要求23所述的方法，其中产生所述初始数据线电压包括使用包含分压器的分压转换器和用于比较来自所述分压器的电压与参考电压的负反馈比较器产生所述初始数据线电压。
26.如权利要求23所述的方法，还包括在所述主芯片上产生配置用于所述多芯片封装的活动模式操作的反向偏压和用于所述多芯片封装的待机模式操作的反向偏压。
27.如权利要求23所述的方法，还包括在所述一个或多个从芯片中的每个上产生用于所述多芯片封装的待机模式操作的反向偏压。
28.如权利要求23所述的方法，还包括在所述一个或多个从芯片中的至少一个从芯片和所述主芯片中的每个上产生位线预充电电压/单元板电压。
29.如权利要求28所述的方法，其中在所述一个或多个从芯片中的至少一个从芯片和所述主芯片中的每个上产生所述位线预充电电压/单元板电压包括从所述最终数据线电压得到所述位线预充电电压/单元板电压。
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