KR101539297B1 - 반도체 장치, 이를 포함하는 반도체 시스템, 및 반도체 장치의 전압 공급방법 - Google Patents

반도체 장치, 이를 포함하는 반도체 시스템, 및 반도체 장치의 전압 공급방법 Download PDF

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Abstract

반도체 장치, 이를 포함하는 반도체 시스템, 및 반도체 장치의 전압 공급방법이 개시된다. 상기 반도체 장치는 적어도 두 개의 반도체 메모리 장치들; 및 상기 반도체 메모리 장치들 각각에 선택적으로 전압을 공급하는 전압 공급 제어기를 포함할 수 있다.
반도체 장치, 전압, 저항성 메모리 셀

Description

반도체 장치, 이를 포함하는 반도체 시스템, 및 반도체 장치의 전압 공급방법{Semiconductor device, semiconductor system having the same, and voltage supply method of the semiconductor device}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 적어도 두 개의 반도체 메모리 장치를 포함하는 반도체 장치에 선택적으로 전압을 공급할 수 있는 반도체 장치, 이를 포함하는 반도체 시스템, 및 반도체 장치의 전압 공급방법에 관한 것이다.
메모리는 휘발성 메모리와 불휘발성 메모리로 분류된다. DRAM과 SRAM은 휘발성 메모리이고, 플래시 메모리, 저항성 메모리, 및 상 변화 메모리는 불휘발성 메모리이다. 저항성 메모리(resistive memory)는 데이터의 한 비트 또는 그 이상의 비트들을 저장하기 위하여 메모리 소자의 저항값을 이용한다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 프로그램을 빠르게 할 수 있는 반도체 장치, 이를 포함하는 반도체 시스템, 및 저항성 메모리 셀의 프로그램 방법을 제공하는 것이다.
상기 기술적 과제를 해결하기 위한 반도체 장치는, 적어도 두 개의 반도체 메모리 장치들; 및 상기 반도체 메모리 장치들 각각에 선택적으로 전압을 공급하는 전압 공급 제어기를 포함할 수 있다.
상기 전압 공급 제어기는, 상기 적어도 두 개의 반도체 메모리 장치들 각각에 접속되는 분리된 파워라인을 통하여 상기 적어도 두 개의 반도체 메모리 장치들 중에서 액티브되는 반도체 메모리 장치에만 선택적으로 상기 전압을 공급할 수 있다.
상기 전압 공급 제어기는, 상기 적어도 두 개의 반도체 메모리 장치들 중에서 적어도 어느 하나 내에 구현될 수 있고, 상기 적어도 두 개의 반도체 메모리 장치들 각각은 상기 반도체 장치내에서 수직으로 배열될 수 있다.
상기 적어도 두 개의 반도체 메모리 장치들 각각은, 비트라인과 워드라인의 매트릭스로 배열된 메모리 셀들을 갖는 메모리 셀 어레이; 및 상기 메모리 셀 어레이들 중에서 적어도 어느 하나의 셀을 선택하기 위한 선택회로를 포함하며, 상기 전압 공급 제어기는, 상기 선택회로에 의해서 선택되는 상기 적어도 어느 하나의 셀에만 선택적으로 상기 전압을 공급할 수 있다.
상기 메모리 셀은 저항성 메모리 셀일 수 있다.
상기 선택회로는, 상기 워드라인을 선택하는 워드라인 선택회로 및 상기 비트라인을 선택하는 비트라인 선택회로 중에서 적어도 어느 하나일 수 있다.
상기 적어도 두 개의 반도체 메모리 장치들 각각은, 각각이 비트라인과 워드라인의 매트릭스로 배열된 메모리 셀들을 갖는 메모리 셀 어레이를 포함하는 복수개의 메모리 블록들; 및 각각이 상기 복수개의 메모리 블록들 중에서 대응되는 메모리 블록에 포함된 적어도 하나의 메모리 셀을 선택하기 위한 복수개의 선택회로들을 포함하며, 상기 전압 공급 제어기는, 상기 선택회로들에 의해서 선택된 상기 적어도 어느 하나의 셀에만 선택적으로 상기 전압을 공급할 수 있다.
상기 적어도 두 개의 반도체 메모리 장치들 각각은, 상기 복수개의 메모리 블록들 각각이 공유하는 메인 워드라인을 액티브시키는 메인 워드라인 디코더를 더 포함하며, 상기 선택회로는, 상기 메인 워드라인 디코더에 의해서 선택된 메인 워드라인과 접속된 적어도 하나의 서브 워드라인을 액티브시키고, 상기 전압 공급 제어기는, 상기 적어도 하나의 서브 워드라인들 중에서 기록 또는 독출 대상이되는 메모리 셀이 접속되는 서브 워드라인에만 선택적으로 상기 전압을 공급할 수 있다.
상기 적어도 두 개의 반도체 메모리 장치들 각각은, 각각이 데이터를 저장하거나 저장된 데이터를 독출하는 복수개의 메모리 유닛을 포함하며, 상기 전압 공급 제어기는, 상기 복수개의 메모리 유닛들 중에서 상기 데이터의 독출 및 저장이 발생되는 메모리 유닛에만 선택적으로 상기 전압을 공급할 수 있다.
상기 복수개의 메모리 유닛들 각각은, 복수개의 서브 워드라인들과 복수개의 서브 비트라인들의 매트릭스로 배열된 메모리 셀들을 갖는 메모리 셀 어레이; 각각이 상기 복수개의 서브 워드라인들과 접속되는 복수개의 메인 워드라인들; 어드레스신호에 응답하여 상기 복수개의 메인 워드라인들 중에서 적어도 하나의 메인 워드라인을 선택하기 위한 메인 워드라인 선택신호를 발생하는 메인 워드라인 디코더; 및 상기 메인 워드라인 선택신호 및 서브 워드라인 선택신호에 응답하여 상기 복수개의 서브 워드라인들 중에서 적어도 하나의 서브 워드라인만을 선택하는 서브 워드라인 선택회로를 포함하며, 상기 전압 공급 제어기는, 상기 서브 워드라인 선택회로에 의해서 선택되는 서브 워드라인에만 선택적으로 전압을 공급할 수 있다.
상기 서브 워드라인 선택회로는, 상기 메인 워드라인 선택신호 및 상기 전압에 기초하여 상기 복수개의 서브 워드라인들을 선택하는 제1 서브 워드라인 선택부; 및 상기 서브 워드라인 선택신호 및 상기 전압에 기초하여 상기 복수개의 서브 워드라인들 중에서 적어도 하나의 서브 워드라인만을 인에이블 시키는 제2 서브 워드라인 선택부를 포함할 수 있다.
상기 기술적 과제를 해결하기 위한 반도체 장치는, 각각이 수직으로 배열되고, 복수개의 메모리셀 어레이들을 포함하는 갖는 메모리 블록들; 및 상기 메모리 블록들 중에서 선택신호에 의해서 액티브되는 메모리 블록에만 선택적으로 전압을 공급하는 적어도 하나의 전압 공급 제어기를 포함할 수 있다.
상기 적어도 하나의 전압 공급 제어기는, 수직으로 배열되는 상기 메모리셀 어레이들 각각에 별도의 파워라인을 통하여 상기 전압을 선택적으로 공급할 수 있다.
상기 적어도 하나의 전압 공급 제어기는, 상기 복수개의 메모리셀 어레이 중에서 상기 선택신호에 의해서 액티브되는 메모리셀 어레이에만 상기 전압을 선택적으로 공급할 수 있다.
상기 기술적 과제를 해결하기 위한 반도체 장치의 전압 공급 방법은, 적어도 두 개의 반도체 메모리 장치들 중에서 어느 하나의 반도체 메모리 장치에 포함된 적어도 어느 하나의 메모리 셀을 액티브시키기 위한 선택 신호를 출력하는 단계; 및 상기 적어도 두 개의 반도체 메모리 장치들 중에서 액티브되는 상기 적어도 어느 하나의 메모리 셀을 포함하는 반도체 메모리 장치에 선택적으로 전압을 공급하는 단계를 포함할 수 있다.
상기 선택적으로 전압을 공급하는 단계는, 상기 선택 신호에 의해서 액티브되는 상기 적어도 어느 하나의 메모리 셀과 접속되는 적어도 하나의 로우라인에 선택적으로 상기 전압을 공급하는 단계를 포함할 수 있다.
상기 적어도 두 개의 반도체 메모리 장치들 각각은 상기 반도체 장치내에서 수직으로 배열될 수 있다.
상기 선택신호는, 상기 적어도 두 개의 반도체 메모리 장치들 중에서 상기 어느 하나의 반도체 메모리 장치에 포함된 워드라인 선택회로 및 비트라인 선택회로 중에서 적어도 어느 하나를 액티브시키는 신호일 수 있다.
상기 기술적 과제를 해결하기 위한 반도체 시스템은, 반도체 장치; 및 상기 반도체 장치의 프로그램 동작과 검증 독출 동작을 제어하기 위한 프로세서를 포함하며, 상기 반도체 장치는, 적어도 두 개의 반도체 메모리 장치들; 및 상기 반도체 메모리 장치들 각각에 선택적으로 전압을 공급하는 전압 공급 제어기를 포함할 수 있다.
상기 반도체 시스템은 상기 반도체 장치와 상기 프로세서에 동작 전원을 공급하기 위한 배터리를 더 포함할 수 있고, 상기 프로세서와 접속된 무선 인터페이스를 더 포함할 수 있다.
상기 반도체 시스템은 상기 프로세서와 접속된 입/출력 (I/O) 인터페이스를 더 포함할 수 있고, 상기 프로세서와 접속된 이미지 센서를 더 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 장치, 이를 포함하는 반도체 시스템, 및 반도체 장치의 전압 공급방법은 각 층(또는, 레이어)별로 선택적으로 전압을 공급함으로써, 디코딩 복잡도를 줄일 수 있는 효과가 있다.
또한, 본 발명에 의하면 액티브되는 반도체 메모리 장치에만 선택적으로 전압을 공급함으로써, 상대적으로 액티브되지 않는 반도체 메모리 장치에서 발생될 수 있는 누설전류(leakage current)를 줄일 수 있는 효과가 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만, 예컨대 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것 으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적 인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 반도체 장치의 개념적인 블록도를 나타내고, 도 2는 도 1의 반도체 장치의 개념적인 사시도를 나타낸다. 도 3은 도 1의 반도체 장치를 포함하는 전자 시스템이고, 도 4는 도 3의 전자 시스템을 구비하는 전자기기들을 나타낸다. 도 1 내지 도 4를 참조하면, 반도체 장치(10)는 복수개의 반도체 메모리 장치(또는, 메모리 칩, 도 2의 10-1 내지 10-X, X는 자연수) 및 전압 공급 제어기(60)을 포함할 수 있다.
여기서, 반도체 장치(10)는 도 2와 같이 3차원 적층(3D stacking) 방식으로 구현된 멀티 칩 패키지(MCP, Multi-Chip Package)일 수 있으며, 전압 공급 제어기(60)는 복수개의 반도체 메모리 장치(10-1 내지 10-X) 중에서 어느 하나의 반도체 메모리 장치(예컨대, 10-2) 내에 구현될 수 있다.
또한, 반도체 장치(10)는 메모리 카드(70)에 구현될 수 있으며, 상기 메모리 카드(70)는 컴팩트 플래시, 메모리 스틱, 메모리 스틱 듀오, 멀티미디어 카드(MMC), 축소형 MMC, 시큐어 디지털 카드(SD), 미니SD 카드, 마이크로SD 카드(트랜스플래시), 스마트 카드, 및 XD-픽쳐 카드 등이 될 수 있다.
반도체 장치(10)는 메모리 슬롯(도 3의 77)에 전기적으로 접속되어 호스트(71)에 구현된 카드 인터페이스(73)를 통하여 전자 회로부(75)로부터 출력된 데이터(예컨대, 영상 데이터 또는 오디오 데이터)를 저장하거나, 저장된 데이터를 상기 전자 회로부(75)로 전송할 수 있다.
예컨대, 호스트(71)가 비디오 카메라(도 4의 (a))인 경우, 상기 전자 회로부(75)는 CIS(cmos image sensor), 이미지 프로세서, 및 디지털 신호처리부를 구비할 수 있으며, 카드 인터페이스(73)를 통하여 전자 회로부(75)에서 생성된 데이터(예컨대, 영상 데이터 또는 오디오 데이터)를 상기 메모리 카드(70)로 전송할 수 있다.
또한, 상기 반도체 장치(10)를 포함하는 메모리 카드(70)는 텔레비젼(도 4의 (b)), MP3(도 4의 (c)), 게임기(도 4의 (d)), 전자 악기(도 4의 (e)), 휴대용 단말기(도 4의 (f)), PC (personal computer, 도 4의 (g)), PDA(personal digital assistant, 도 4의 (h)), 보이스 레코더(voice recorder, 도 4의 (i)), 또는 PC 카드(도 4의 (j)) 등에 장착되도록 구현될 수 있다.
복수개의 반도체 메모리 장치들(10-1 내지 10-X) 각각은 도 2와 같이 반도체 장치(10) 내에서 수직으로 배치될 수 있다. 예컨대, 복수개의 반도체 메모리 장치들(10-1 내지 10-X) 각각은 실리콘 기판(si substrate) 및 회로 층(circuit layer)으로 형성될 수 있으며, 수직 상호 접속 볼(vertical interconnection ball) 내부의 TSV(through silicon vias, 또는 채널)를 통하여 상호접속될 수 있다.
복수개의 반도체 메모리 장치들(10-1 내지 10-X) 각각은 PRAM(Phase Change Random Access Memory)으로 구현될 수 있으나, ROM, EEPROM, 또는 FLASH MEMORY 등으로 구현될 수 있음은 물론이다.
복수개의 반도체 메모리 장치들(10-1 내지 10-X) 각각은 도 1과 같이 복수개의 메모리셀 어레이들(20-1 내지 20-X), 복수개의 로우 디코더들(30-1 내지 30-X), 복수개의 컬럼 디코더들(40-1, ..., 40-X), 및 복수개의 감지 증폭기/기입 드라이버(50-1 내지 50-X)들 중에서 대응되는 구성요소를 포함할 수 있다.
예컨대, 반도체 메모리 장치(10-1)는 메모리셀 어레이(20-1), 로우 디코더(30-1), 컬럼 디코더(40-1), 및 감지 증폭기/기입 드라이버(50-1)를 포함할 수 있다.
메모리셀 어레이(20-1)는 다수의 비트 라인들(BL1 내지 BLn), 다수의 워드 라인들(WL1 내지 WLn), 및 다수의 메모리 셀들(21)을 포함할 수 있다.
다수의 메모리 셀들(21) 각각은 저항성 메모리 셀일 수 있으며, 상기 다수의 저항성 메모리 셀들(21) 각각은 로우 어드레스를 디코딩하는 로우 디코더(예컨대, 30-1)의 출력 신호와 컬럼 어드레스를 디코딩하는 컬럼 디코더(예컨대, 40-1)의 출력 신호에 의하여 선택될 수 있다.
또한, 다수의 저항성 메모리 셀들(21) 각각은 데이터의 한 비트 또는 그 이상의 비트들을 저장하기 위하여 저항성 메모리 소자(23)의 저항값을 이용할 수 있다.
예컨대, 고 저항값을 갖도록 프로그램된 저항성 메모리 소자(23)는 논리 "1" 데이터 비트 값을 표현할 수 있고, 저 저항값을 갖도록 프로그램된 저항성 메모리 소자(23)는 논리 "0" 데이터 비트 값을 표현할 수 있다.
다수의 저항성 메모리 셀들(21) 각각은 저항성 메모리 소자(23), 및 저항성 메모리 소자(23)에 흐르는 전류를 제어하기 위한 액세스 장치(access device, 25)를 포함할 수 있다. 구현 예들에 따라, 저항성 메모리 소자(23)는 메모리 셀, 또는 메모리 물질(memory material)이라고도 불린다.
또한, 다수의 저항성 메모리 셀들(21) 각각은 PRAM(Phase Change Random Access Memory)으로 구현될 수 있다. 따라서, PCRAM 또는 OUM(Ovonic Unified Memory)이라고도 불리는 PRAM은 저항성 메모리 소자(23)를 위하여 위상 변화 물질, 예컨대 켈코제나이드 합금(Chalcogenide alloy)을 사용할 수 있다. 이 경우, 저항성 메모리 소자(23)는 켈코제나이드 소자라고도 불린다.
또한, 저항성 메모리 소자(23)는 결정 상태(crystalline state) 또는 비정질 상태(amorphous state)에 따라 서로 다른 저항값을 갖는 상 변화 물질로서 구현될 수 있다.
예컨대, 상 변화 물질은 두 개의 원소들을 화합한 물질, 예컨대 GaSb, Insb, Inse, Sb2Te3, 또는 GeTe일 수 있고, 세 개의 원소들을 화합한 물질, 예컨대 GeSbTe, GaSeTe, InSeTe, SnSb2Te4, 또는 InSbGe일 수 있고, 네 개의 원소들을 화합한 물질, 예컨대 AgInSbTe, (GnSn)SbTe, GeSb(SeTe), 또는 Te81Ge15Sb2S2일 수 있다.
격리 장치(isolation device)라고도 불리는 액세스 장치(25)는 다이오드-타입, MOSFET-타입, 또는 BJT-타입으로 구현될 수 있다. 본 명세서에서는 설명의 편의를 위하여 다이오드-타입의 액세스 장치(25)를 도시하나, 본 발명의 개념에 따른 실시 예가 다이오드-타입에 한정되는 것은 아니다.
복수개의 로우 디코더들(30-2 내지 30-X) 각각은 로우 디코더(30-1)의 구조 및 동작과 실질적으로 동일할 수 있으며, 상기 로우 디코더(30-1)는 워드라인 선택신호 및 전압 공급 제어기(60)에서 출력된 전압에 기초하여 메모리셀 어레이(20-1)의 적어도 하나의 워드 라인(WL1, ..., WLn)을 선택할 수 있다.
이때, 전압 공급 제어기(60)에서 출력되는 전압은 선택적으로 출력될 수 있는데, 이에 대한 상세한 설명은 후술하도록 한다.
복수개의 컬럼 디코더들(40-2 내지 40-X) 각각은 컬럼 디코더(40-1)의 구조 및 동작과 실질적으로 동일할 수 있으며, 상기 컬럼 디코더(40-1)는 메모리셀 어레이(20-1)의 적어도 하나의 비트 라인(BL1, ..., BLn)을 선택할 수 있으며, 전압 공급 제어기(60)에 의해서 선택적으로 공급되는 전압에 기초하여 상기 적어도 하나의 비트 라인(BL1, ..., BLn)을 선택할 수 있다.
복수개의 감지 증폭기/기입 드라이버들(50-2 내지 50-X) 각각은 감지 증폭기/기입 드라이버(50-1)의 구조 및 동작과 실질적으로 동일할 수 있으며, 상기 감지 증폭기/기입 드라이버(50-1)는 메모리셀 어레이(20-1)의 다수의 저항성 메모리 셀들(21) 각각에 데이터를 기입하거나, 상기 저항성 메모리 셀들(21)에 저장된 데이터의 검증 독출(verify read) 또는 독출(read)을 할 수 있다.
전압 공급 제어기(60)는 복수개의 반도체 메모리 장치들(10-1 내지 10-X) 각각에 선택적으로 전압을 공급할 수 있다. 예컨대, 상기 전압 공급 제어기(60)는 복수개의 반도체 메모리 장치들(10-1 내지 10-X) 각각에 접속되는 분리된 파워라인들(PL-1~PL-X,QL-1~QL-X)을 통하여, 상기 복수개의 반도체 메모리 장치들(10-1 내지 10-X) 중에서 어느 하나의 반도체 메모리 장치(예컨대, 10-1)의 메모리셀 어레이(예컨대, 20-1)이 액티브되는 경우, 로우 디코더(30-1)에만 전압을 공급할 수 있다.
이 경우, 전압 공급 제어기(60)는 컨트롤러(미도시)로부터 액티브되는 반도체 메모리 장치(예컨대, 10-1)의 메모리셀 어레이(예컨대, 20-1)에 대한 정보를 수신하고 수신된 정보에 기초하여 상기 반도체 메모리 장치(예컨대, 10-1)의 로우 디코더(30-1)에만 전압을 공급할 수 있다.
보다 상세하게는, 전압 공급 제어기(60)는 로우 디코더(30-1)에 의해서 액티브되는 적어도 어느 하나의 저항성 메모리 셀(21)에 선택적으로 전압을 공급할 수 있다.
예컨대, 로우 디코더(30-1)가 제1 반도체 메모리 장치(10-1)의 적어도 하나의 워드라인(WL1 내지 WLn)을 선택하기 위한 워드라인 선택신호를 인가한 경우, 전압 공급 제어기(60)는 상기 복수 개의 반도체 메모리 장치들(10-1 내지 10-X) 중에서 상기 제1 반도체 메모리 장치(10-1)에만 선택적으로 전압을 인가할 수 있다.
즉, 본 발명의 실시 예에 따른 반도체 장치(10)의 전압 공급 제어기(60)는 각 층(또는, 레이어) 별로 형성되는 복수개의 반도체 메모리 장치들(10-1 내지 10-X) 각각에 선택적으로 전압을 공급함으로써, 적어도 어느 하나의 메모리 셀 어레이(20-1 내지 20-X)에 대한 디코딩 복잡도를 줄일 수 있는 효과가 있다.
또한, 본 발명의 다른 실시 예에 따른 반도체 장치(10)의 전압 공급 제어기(60)는 액티브되는 반도체 메모리 장치(예컨대, 10-1)에만 선택적으로 전압을 공급함으로써, 상대적으로 액티브되지 않는 반도체 메모리 장치(예컨대, 10-1 내지 10-X)에서 발생될 수 있는 누설전류(leakage current)를 줄일 수 있는 효과가 있다.
도 5는 본 발명의 다른 실시 예에 따른 반도체 장치의 개념적인 블록도를 나타내고, 도 6은 도 5의 반도체 장치의 개념적인 사시도를 나타내도, 도 7은 도 5에 도시된 반도체 장치의 전압 공급 방법을 설명하기 위한 회로도이고, 도 8은 도 5에 도시된 비트라인 디코더 및 메모리셀 어레이의 회로도이다.
도 5 내지 도 8을 참조하면, 반도체 장치(100)는 복수개의 층(예컨대, 2층) 각각에 구현되는 반도체 메모리 장치들(100-1 및 100-2)을 포함할 수 있다. 즉, 반도체 장치(100)는 도 6과 같이 3차원 적층(3D stacking) 방식으로 구현된 멀티 칩 패키지(MCP, Multi-Chip Package)일 수 있다.
복수개의 메모리 장치들(100-1 및 100-2) 각각은 상기 복수개의 메모리 장치들(100-1 및 100-2) 각각에 구현되는 적어도 하나의 전압 공급 제어기(161 내지 164)에 의해서 선택적으로 전압을 공급받을 수 있고, 도 1과 같이 하나의 전압 공급 제어기(60)에 의해서 선택적으로 전압을 공급받을 수도 있다.
이하, 반도체 장치(100)에 대한 상세한 설명에서는 상기 복수개의 층(예컨대, 2층) 각각에 구현되는 반도체 메모리들 장치들(100-1 및 100-2) 중에서 제1 층에 구현되는 반도체 메모리 장치(100-1)를 기준으로 그 기능과 구조를 설명하도록 한다.
반도체 메모리 장치(100-1)는 복수개의 메모리 블록들(101, 105, 109, 및 113), 적어도 하나의 전압 공급 제어기(161 내지 164), 및 복수개의 감지 증폭기/기입 드라이버(150 내지 155)를 포함할 수 있다.
복수개의 메모리 블록들(101, 105, 109, 및 113) 각각의 구조 및 동작은 메모리 블록(101)의 구조 및 동작과 실질적으로 동일할 수 있다. 상기 메모리 블록(101)은 복수개의 메모리 유닛들(BLK1 내지 BLK4) 및 메인 로우디코더(또는, 메인 워드라인 디코더, 120)를 포함할 수 있다.
복수개의 메모리 유닛들(BLK1 내지 BLK4) 각각의 구조 및 동작은 메모리 유닛(BLK1)의 구조 및 동작과 실질적으로 동일할 수 있으며, 메모리 유닛(BLK1)은 메인 워드라인 선택신호, 비트라인 선택신호, 및 공급전압(VPP1)에 기초하여 메모리셀의 데이터를 독출 및 기입할 수 있다.
메모리 유닛(BLK1)은 적어도 하나의 제1 서브 워드라인 선택블록(121 및 122), 제2 서브 워드라인 선택블록(SC1), 적어도 하나의 컬럼 디코더들(131 및 132), 및 적어도 하나의 메모리셀 어레이(B1 내지 B4)를 포함할 수 있다.
적어도 하나의 제1 서브 워드라인 선택블록들(121 및 122) 각각의 구조 및 동작은 제1 서브 워드라인 선택블록(121)의 구조 및 동작과 실질적으로 동일할 수 있으며, 제1 서브 워드라인 선택블록(121)은 메인 로우디코더(120)에 의해서 출력된 메인 워드라인 선택신호(MWLi 또는 MWLj) 및 전압 공급 제어기(161)에 의해서 선택적으로 공급되는 공급전압(VPP1)에 기초하여 메인워드라인에 대응되는 적어도 하나의 서브 워드라인(WL)을 선택할 수 있다.
예컨대, 제1 서브 워드라인 선택블록(121)은 도 7과 같이 제1 메인 워드라인 선택신호(MWLi)에 응답하여 제1 그룹 서브 워드라인(SWL1)을 선택할 수 있고, 제2 메인 워드라인 선택신호(MWLj)에 응답하여 제2 그룹 서브 워드라인(SWL1)을 선택할 수 있다.
이때, 전압 공급 제어기(161)는 제1 서브 워드라인 선택블록(121)에 선택적으로 공급전압(VPP1)을 공급함으로써 서브 워드라인들(WL) 중에서 실질적으로 독출 또는 기입대상이 되는 저항성 메모리 셀에 접속되는 워드라인에만 상기 공급전압(VPP1)을 공급할 수 있다.
제2 서브 워드라인 선택블록(SC1)은 서브 워드라인 선택신호(W1 내지 Wn) 및 전압 공급 제어기(161)에 의해서 선택적으로 공급되는 공급전압(VPP1)에 기초하여 제1 서브 워드라인 선택블록(121)에 의해서 선택된 적어도 하나의 서브 워드라인(WL) 중에서 적어도 어느 하나의 서브 워드라인을 인에이블시킬 수 있다.
이때, 전압 공급 제어기(161)는 선택블록(SC1)에 선택적으로 공급전압(VPP1)을 공급함으로써 서브 워드라인들(WL) 중에서 실질적으로 독출 또는 기입대상이 되는 저항성 메모리 셀에 접속되는 워드라인만이 인에이블되도록 제어할 수 있다.
적어도 하나의 컬럼 디코더들(131 및 132) 각각은 컬럼 디코더(131)의 구조 및 동작과 실질적으로 동일할 수 있으며, 상기 컬럼 디코더(131)는 메모리셀 어레이(B1 및 B3)의 적어도 하나의 비트 라인(Bit Line)을 선택할 수 있다.
예컨대, 컬럼 디코더(131)는 도 8과 같이 적어도 하나의 컬럼 어드레스신호(Yi<0> 내지 Yi<15>)에 응답하여 적어도 하나의 비트 라인(BL1, ..., BLn)을 선택하고 선택된 비트라인을 통하여 출력되는 전류를 글로벌 비트라인(GBL)을 통하여 출력할 수 있다.
적어도 하나의 메모리셀 어레이(B1 내지 B4) 각각은 메모리셀 어레이(B1)의 구조 및 동작과 실질적으로 동일할 수 있으며, 상기 메모리셀 어레이(B1)는 다수의 비트 라인들, 다수의 워드 라인들, 및 다수의 저항성 메모리 셀들을 포함할 수 있다.
이때, 다수의 저항성 메모리 셀들 각각의 구조 및 동작은 도 1을 통하여 상세히 설명한 저항성 메모리셀(21)과 실질적으로 동일할 수 있는바, 이에 대한 상세한 설명은 생략하도록 한다.
메인 로우디코더(또는, 메인 워드라인 디코더, 120)는 컨트롤러(미도시)로부터 전송된 로우 어드레스에 응답하여 메인 워드라인을 선택하기 위한 메인 워드라인 선택신호(MWLi 또는 MWLj)를 출력할 수 있다.
적어도 하나의 전압 공급 제어기(161 내지 164) 각각은 전압 공급 제어기(161)의 구조 및 동작과 실질적으로 동일할 수 있으며, 상기 전압 공급 제어기(161)는 복수개의 메모리 블록들(101 내지 113) 각각에 선택적으로 전압을 공급할 수 있다.
이때, 전압 공급 제어기(161)는 복수개의 반도체 메모리 블록들(101 내지 113) 각각에 접속되는 분리된 파워라인을 통하여 선택적으로 전압을 공급할 수 있다. 예컨대, 전압 공급 제어기(161)는 컨트롤러(미도시)로부터 액티브되는 반도체 메모리 블록(예컨대, 101)에 대한 정보를 수신하고 수신된 정보에 기초하여 상기 반도체 메모리 블록(예컨대, 101)의 제1 서브 워드라인 선택블록(121)에만 전압을 공급할 수 있다.
즉, 전압 공급 제어기(161)는 복수개의 반도체 메모리 블록들(101 내지 113) 중에서 어느 하나의 반도체 메모리 블록(예컨대, 101)의 메모리셀 어레이(예컨대, B1)이 액티브되는 경우, 상기 메모리셀 어레이(B1)의 저항성 메모리 셀을 선택하는 제1 서브 워드라인 선택블록(121)에만 전압을 공급함으로써 상기 제1 서브 워드라인 선택블록(121)에 의해서 액티브되는 적어도 어느 하나의 저항성 메모리 셀에만 선택적으로 전압을 공급할 수 있다.
예컨대, 제1 서브 워드라인 선택블록(121)이 메모리셀 어레이(B2)의 적어도 하나의 워드라인을 선택하기 위한 워드라인 선택신호를 인가한 경우, 전압 공급 제어기(161)는 상기 복수개의 메모리셀 어레이(B1 내지 B4) 중에서 어느 하나의 메모리셀 어레이(예컨대, B2)에만 선택적으로 전압을 인가할 수 있다.
즉, 본 발명의 다른 실시 예에 따른 반도체 장치(100)의 전압 공급 제어 기(161)는 각 층(또는, 레이어)별로 선택적으로 전압을 공급할 수 있을 뿐만 아니라, 메모리셀 어레이 단위로 선택적으로 전압을 공급하여 프리 디코딩함으로써, 상기 반도체 장치(100)의 디코딩 복잡도를 줄일 수 있는 효과가 있다.
또한, 본 발명의 다른 실시 예에 따른 반도체 장치(100)의 전압 공급 제어기(161)는 액티브되는 메모리셀 어레이에만 선택적으로 전압을 공급함으로써, 상대적으로 액티브되지 않는 메모리셀 어레이에서 발생될 수 있는 누설전류(leakage current)를 줄일 수 있는 효과가 있다.
복수개의 감지 증폭기/기입 드라이버(151 내지 155)들 각각은 감지 증폭기/기입 드라이버(150)의 구조 및 동작과 실질적으로 동일할 수 있으며, 상기 감지 증폭기/기입 드라이버(150)는 적어도 하나의 메모리셀 어레이(B1 및 B3)의 다수의 저항성 메모리 셀들 각각에 데이터를 기입하거나, 상기 저항성 메모리 셀들에 저장된 데이터의 검증 독출(verify read) 또는 독출(read)을 할 수 있다.
도 9는 본 발명의 실시 예에 따른 반도체 장치를 포함하는 반도체 시스템의 개략적인 블록 도를 나타낸다. 도 1, 도 5, 및 도 9를 참조하면, 컴퓨터와 같은 반도체 시스템(200)은 시스템 버스(210)에 접속된 반도체 장치(10 또는 100)와 프로세서(220)를 포함한다.
프로세서(220)는 반도체 장치(10 또는 100)의 기입 동작, 독출 동작, 또는 검증 독출 동작을 전반적으로 제어할 수 있다. 예컨대, 프로세서(220)는 반도체 장치(10 또는 100)의 기입 동작을 제어하기 위한 명령과 기입 데이터를 출력한다.
또한, 프로세서(220)는 반도체 장치(10 또는 100)의 독출 동작, 또는 검증 독출 동작을 제어하기 위한 명령을 발생할 수 있다. 따라서, 반도체 장치(10 또는 100)는 프로세서(220)로부터 출력된 제어신호에 응답하여 검증 독출 동작 또는 프로그램 동작(또는 기입 동작)을 수행할 수 있다.
만일, 반도체 시스템(200)이 휴대용 애플리케이션(port application)으로 구현되는 경우, 반도체 시스템(200)은 반도체 장치(10 또는 100)와 프로세서(220)로 동작 전원을 공급하기 위한 배터리(250)를 더 포함할 수 있다.
휴대용 애플리케이션(port application)은 휴대용 컴퓨터(portable computer), 디지털 카메라, PDA(personal digital assistants), 휴대 전화기 (Cellular telephone), MP3플레이어, PMP (portable multimedia player), 차량자동항법장치(Automotive navigation system), 메모리 카드, 스마트 카드, 게임기, 전자 사전, 또는 솔리드 스테이트 디스크(solid state disc)를 포함한다.
반도체 시스템(200)은 외부의 데이터 처리 장치와 데이터를 주고받기 위한 인터페이스, 예컨대 입/출력 장치(230)를 더 포함할 수 있다.
반도체 시스템(200)이 무선 시스템인 경우, 반도체 시스템(200)은 메모리 장치(10), 프로세서(220), 및 무선 인터페이스(230)를 더 포함할 수 있다. 이 경우 무선 인터페이스(230)는 프로세서(220)에 접속되고 시스템 버스(220)를 통하여 무선으로 외부 무선 장치(미 도시)와 데이터를 주고받을 수 있다.
예컨대, 프로세서(220)는 무선 인터페이스(230)를 통하여 입력된 데이터를 처리하여 반도체 장치(10 또는 100)에 저장할 수 있고 또한 메모리 장치(10)에 저장된 데이터를 독출하여 무선 인터페이스(230)로 전송할 수 있다.
상기 무선 시스템은 PDA, 휴대용 컴퓨터, 무선 전화기(wireless telephone), 페이저(pager), 디지털 카메라와 같은 무선 장치, RFID 리더, 또는 RFID 시스템일 수 있다. 또한, 상기 무선 시스템은 WLAN(Wireless Local Area Network) 시스템 또는 WPAN(Wireless Personal Area network) 시스템일 수 있다. 또한, 상기 무선 시스템은 이동 전화 네트워크(Cellular Network)일 수 있다.
반도체 시스템(200)이 이미지 촬상 장치(image pick-up device)인 경우, 반도체 시스템(200)은 광학 신호를 전기 신호로 변환할 수 있는 이미지 센서(260)를 더 포함할 수 있다. 이미지 센서(260)는 CCD를 이용한 이미지 센서일 수 있고 CMOS 공정을 이용하여 제작된 CMOS 이미지 센서일 수 있다. 이 경우 반도체 시스템(200)은 디지털 카메라 또는 디지털 카메라가 부착된 이동 전화기일 수 있다. 또한, 반도체 시스템(200)은 카메라가 부착된 인공 위성 시스템일 수 있다.
도 10은 본 발명의 실시 예에 따른 반도체 장치의 파워분리 공급방법을 설명하기 위한 흐름도이다. 도 5와 도 10을 참조하면, 메인 로우디코더(120)는 컨트롤러(미도시)로부터 전송된 로우 어드레스에 응답하여 메인 워드라인을 선택하기 위한 메인 워드라인 선택신호(MWLi 또는 MWLj)를 출력한다(S10).
메모리 유닛(BLK1)의 제1 서브 워드라인 선택블록(121)은 메인 로우디코더(120)에 의해서 출력된 메인 워드라인 선택신호(MWLi 또는 MWLj)에 기초하여 메인워드라인에 대응되는 서브 워드라인들(WL)을 선택할 수 있다(S12).
제2 서브 워드라인 선택블록(SC1)은 서브 워드라인 선택신호(W1 내지 Wn)에 기초하여 S12 단계에 의해서 선택된 서브 워드라인들(WL) 중에서 적어도 하나의 서 브 워드라인을 선택할 수 있다(S14).
전압 공급제어기(161)는 S14 단계에 의해서 선택된 적어도 하나의 서브 워드라인을 포함하는 메모리셀 어레이에 선택적으로 전압(VPP1)을 공급할 수 있다(S16).
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 반도체 장치의 개념적인 블록도를 나타낸다.
도 2는 도 1의 반도체 장치의 개념적인 사시도를 나타낸다.
도 3은 도 1의 반도체 장치를 포함하는 전자 시스템이다.
도 4는 도 3의 전자 시스템을 구비하는 전자기기들을 나타낸다.
도 5는 본 발명의 다른 실시 예에 따른 반도체 장치의 개념적인 블록도를 나타낸다.
도 6은 도 5의 반도체 장치의 개념적인 사시도를 나타낸다.
도 7은 도 5에 도시된 반도체 장치의 전압 공급 방법을 설명하기 위한 회로도이다.
도 8은 도 5에 도시된 비트라인 디코더 및 메모리셀 어레이의 회로도이다.
도 9는 본 발명의 실시 예에 따른 반도체 장치를 포함하는 반도체 시스템의 개략적인 블록도를 나타낸다.
도 10은 본 발명의 실시 예에 따른 반도체 장치의 파워분리 공급방법을 설명하기 위한 흐름도이다.

Claims (24)

  1. 제1 반도체 메모리 장치;
    제2 반도체 메모리 장치;
    상기 제1 반도체 메모리 장치로 제1 메모리 셀 선택 신호를 선택적으로 송신하는 제1 선택 회로;
    상기 제2 반도체 메모리 장치로 제2 메모리 셀 선택 신호를 선택적으로 송신하는 제2 선택 회로; 및
    상기 제1 반도체 메모리 장치 및 상기 제2 반도체 메모리 장치의 어떤 메모리 셀들이 액티브되는지에 기초하여 상기 제1 선택 회로 및 상기 제2 선택 회로에 선택적으로 전압을 공급하는 전압 공급 제어기를 포함하고,
    상기 전압 공급 제어기는 상기 제1 반도체 메모리 장치의 메모리 셀이 액티브되고 상기 제2 반도체 메모리 장치의 메모리 셀이 액티브되지 않음에 따라 상기 제1 선택 회로에 상기 전압을 공급하고 상기 제2 선택 회로에 상기 전압을 공급하지 않는 반도체 장치.
  2. 제1항에 있어서, 상기 반도체 장치는
    상기 제1 선택 회로로 제1 서브 메모리 셀 선택 신호를 선택적으로 송신하는 제1 서브-메모리 선택 회로; 및
    상기 제2 선택 회로로 제2 서브 메모리 셀 선택 신호를 선택적으로 송신하는 제2 서브-메모리 선택 회로를 더 포함하는 반도체 장치.
  3. 제2항에 있어서, 상기 전압 공급 제어기는
    상기 제1 서브-메모리 선택 회로 및 상기 제2 서브-메모리 선택 회로로 전압을 선택적으로 공급하는 반도체 장치.
  4. 제2항에 있어서, 상기 전압 공급 제어기는
    상기 제1 반도체 메모리 장치 및 상기 제2 반도체 메모리 장치 중 하나 내에 구현되는 반도체 장치.
  5. 제3항에 있어서, 상기 전압 공급 제어기는
    상기 제1 반도체 메모리 장치의 상기 메모리 셀이 액티브되고 상기 제2 반도체 메모리 장치의 상기 메모리 셀이 액티브되지 않음에 따라, 상기 제1 반도체 메모리 장치와 연결된 상기 제1 선택 회로 및 상기 제1 서브-메모리 선택 회로로 상기 전압을 선택적으로 공급하고, 상기 제2 반도체 메모리 장치와 연결된 상기 제2 선택 회로 및 상기 제2 서브-메모리 선택 회로로 상기 전압을 공급하지 않는 반도체 장치.
  6. 제5항에 있어서, 상기 전압 공급 제어기는
    제어기로부터 상기 제1 반도체 메모리 장치 및 상기 제2 반도체 메모리 장치의 어떤 메모리 셀들이 액티브되는지에 대한 정보를 수신하는 반도체 장치.
  7. 제5항에 있어서, 상기 제1 반도체 메모리 장치 및 상기 제2 반도체 메모리 장치는
    상기 반도체 장치 내에서 수직으로 배열되는 반도체 장치.
  8. 제3항에 있어서, 상기 제1 선택 회로는
    메인 선택 회로로부터 메인 메모리 셀 선택 신호를 수신하고 상기 수신한 메인 메모리 셀 선택 신호에 기초하여 제1 메모리 셀로 상기 제1 메모리 셀 선택 신호를 송신하는 반도체 장치.
  9. 제8항에 있어서, 상기 제1 서브-메모리 선택 회로는
    상기 제1 메모리 셀에 연결된 상기 제1 선택 회로의 부분(portion)으로만 제1 서브 메모리 셀 선택 신호를 송신하는 반도체 장치.
  10. 제8항에 있어서, 상기 제1 반도체 메모리 장치 및 상기 제2 반도체 메모리 장치는
    상 변화 물질을 포함하는 반도체 장치.
  11. 제9항에 있어서, 상기 제1 선택 회로 및 상기 제2 선택 회로는
    디코더인 반도체 장치.
  12. 제1항에 있어서, 상기 제1 선택 회로 및 상기 제2 선택 회로 각각은
    워드 라인을 선택하는 워드 라인 선택 회로 또는 비트 라인을 선택하는 비트 라인 선택 회로인 반도체 장치.
  13. 제1항의 반도체 장치; 및
    상기 반도체 장치의 프로그램 동작 및 검증 독출(verify read) 동작을 제어하는 프로세서를 포함하는 반도체 시스템.
  14. 반도체 장치의 전압 공급 방법에 있어서,
    제1 선택 회로가 제1 반도체 메모리 장치로 제1 메모리 셀 선택 신호를 선택적으로 송신하고 제2 선택 회로가 제2 반도체 메모리 장치로 제2 메모리 셀 선택 신호를 선택적으로 송신하는 단계; 및
    전압 공급 제어기가 상기 제1 반도체 메모리 장치 및 상기 제2 반도체 메모리 장치의 어떤 메모리 셀들이 액티브되는지에 기초하여 상기 제1 선택 회로 및 상기 제2 선택 회로로 전압을 선택적으로 공급하는 단계를 포함하고,
    상기 전압을 선택적으로 공급하는 단계는
    상기 제1 반도체 메모리 장치의 메모리 셀이 액티브되고 상기 제2 반도체 메모리 장치의 메모리 셀이 액티브되지 않음에 따라 상기 제1 선택 회로로 상기 전압을 공급하고 상기 제2 선택 회로로 상기 전압을 공급하지 않는 단계를 포함하는 반도체 장치의 전압 공급 방법.
  15. 제14항에 있어서, 상기 반도체 장치의 전압 공급 방법은
    제1 서브-메모리 선택 회로가 상기 제1 선택 회로로 제1 서브-메모리 셀 선택 신호를 선택적으로 송신하고 제2 서브-메모리 선택 회로가 상기 제2 선택 회로로 제2 서브-메모리 셀 선택 신호를 선택적으로 송신하는 단계를 더 포함하는 반도체 장치의 전압 공급 방법.
  16. 제15항에 있어서, 상기 반도체 장치의 전압 공급 방법은
    상기 전압 공급 제어기가 상기 제1 서브-메모리 선택 회로 및 상기 제2 서브-메모리 선택 회로로 전압을 선택적으로 공급하는 단계를 더 포함하는 반도체 장치의 전압 공급 방법.
  17. 제16항에 있어서, 상기 제1 서브-메모리 선택 회로 및 상기 제2 서브-메모리 선택 회로로 상기 전압을 선택적으로 공급하는 단계는
    상기 제1 반도체 메모리 장치의 메모리 셀이 액티브되고 상기 제2 반도체 메모리 장치의 메모리 셀이 액티브되지 않음에 따라 상기 제1 서브-메모리 선택 회로로 상기 전압을 공급하고 상기 제2 서브-메모리 선택 회로로 상기 전압을 공급하지 않는 단계를 포함하는 반도체 장치의 전압 공급 방법.
  18. 제16항에 있어서, 상기 반도체 장치의 전압 공급 방법은
    상기 제1 선택 회로가 메인 선택 회로로부터 메인 메모리 셀 선택 신호를 수신하는 단계; 및
    상기 제1 선택 회로가 상기 수신한 메인 메모리 셀 선택 신호에 기초하여 제1 메모리 셀로 상기 제1 메모리 셀 선택 신호를 송신하는 단계를 더 포함하는 반도체 장치의 전압 공급 방법.
  19. 제18항에 있어서, 상기 반도체 장치의 전압 공급 방법은
    상기 제1 서브-메모리 선택 회로가 상기 제1 메모리 셀에 연결된 상기 제1 선택 회로의 부분으로만 제1 서브-메모리 셀 선택 신호를 송신하는 단계를 더 포함하는 반도체 장치의 전압 공급 방법.
  20. 제14항에 있어서, 상기 제1 선택 회로 및 상기 제2 선택 회로 각각은
    워드 라인을 선택하는 워드 라인 선택 회로 또는 비트 라인을 선택하는 비트 라인 선택 회로인 반도체 장치의 전압 공급 방법.
  21. 삭제
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  23. 삭제
  24. 삭제
KR1020090000365A 2009-01-05 2009-01-05 반도체 장치, 이를 포함하는 반도체 시스템, 및 반도체 장치의 전압 공급방법 KR101539297B1 (ko)

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