KR20180082137A - 비휘발성 메모리 장치 및 이의 동작 방법 - Google Patents

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Abstract

비휘발성 메모리 장치 및 이의 동작 방법이 제공된다. 비휘발성 메모리 장치는 각각이 메모리 셀 어레이를 포함하는 복수의 메모리 뱅크로, 상기 메모리 뱅크는 복수의 비트 라인과 워드 라인이 교차하는 영역에 메모리 셀이 배치되는 복수의 메모리 뱅크, 및 상기 복수의 메모리 뱅크와 각각 연결되는 복수의 라이트 블록 회로로, 상기 라이트 블록 회로는 각각이 상기 복수의 비트 라인과 연결되어 상기 비트 라인으로 상기 메모리 셀의 쓰기 전류를 제공하는 복수의 라이트 드라이버(write driver)를 포함하는 라이트 블록 회로를 포함하되, 상기 라이트 블록 회로는, 호스트로부터 쓰기 명령이 동시에 제공되는 메모리 뱅크의 수와, 미리 정해진 기준값에 기초하여 활성화되는 상기 복수의 라이트 드라이버 수를 결정한다.

Description

비휘발성 메모리 장치 및 이의 동작 방법{NONVOLATILE MEMORY DEVICE AND OPPERATING METHOD OF THE SAME}
본 발명은 비휘발성 메모리 장치 및 이의 동작 방법에 관한 것이며, 더욱 구체적으로는 저항 변화 물질을 포함하는 비휘발성 메모리 장치 및 이의 동작 방법에 관한 것이다.
저항체(resistance material)를 이용한 비휘발성 메모리 장치에는 상변화 메모리 장치(PRAM: Phase change Random Access Memory), 저항 메모리 장치(RRAM: Resistive RAM), 자기 메모리 장치(MRAM: Magnetic RAM) 등이 있다. 동적 메모리 장치(DRAM: Dynamic RAM)나 플래시 메모리 장치는 전하(charge)를 이용하여 데이터를 저장하는 반면, 저항체를 이용한 비휘발성 메모리 장치는 캘코제나이드 합금(chalcogenide alloy)과 같은 상변화 물질의 상태 변화(PRAM), 가변 저항체의 저항 변화(RRAM), 강자성체의 자화상태에 따른 MTJ(Magnetic Tunnel Junction) 박막의 저항 변화(MRAM) 등을 이용하여 데이터를 저장한다.
저항체를 이용한 비휘발성 메모리 장치 중, 상변화 메모리 장치는 쓰기 전류의 인가로 인해 가열된 후 냉각되면서 결정 상태 또는 비정질 상태로 변화하는 상변화 물질을 포함한다. 결정 상태의 상변화 물질은 저항이 낮고 비정질 상태의 상변화 물질은 저항이 높다. 따라서, 결정 상태는 셋(set) 데이터 또는 0 데이터로 정의하고 비정질 상태는 리셋(reset) 데이터 또는 1 데이터로 정의될 수 있다.
상술한 것과 같이, 상변화 메모리 장치는 쓰기 전류를 이용한 물질을 가열하는데, 이로 인해 쓰기 작업 시 소모 전력으로 인한 성능 제한이 문제될 수 있다. 그러므로 쓰기 작업 시 소모 전력이 제한 이상으로 커지지 않으면서 고성능을 얻을 수 있는 쓰기 작업 메커니즘이 필요하다.
본 발명이 해결하고자 하는 기술적 과제는, 쓰기 작업 시 소모 전력 및 쓰기 속도를 최적화할 수 있는 비휘발성 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 쓰기 작업 시 소모 전력 및 쓰기 속도를 최적화할 수 있는 비휘발성 메모리 장치의 동작 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 비휘발성 메모리 장치는 각각이 메모리 셀 어레이를 포함하는 복수의 메모리 뱅크로, 상기 메모리 뱅크는 복수의 비트 라인과 워드 라인이 교차하는 영역에 메모리 셀이 배치되는 복수의 메모리 뱅크, 및 상기 복수의 메모리 뱅크와 각각 연결되는 복수의 라이트 블록 회로로, 상기 라이트 블록 회로는 각각이 상기 복수의 비트 라인과 연결되어 상기 비트 라인으로 상기 메모리 셀의 쓰기 전류를 제공하는 복수의 라이트 드라이버(write driver)를 포함하는 라이트 블록 회로를 포함하되, 상기 라이트 블록 회로는, 호스트로부터 쓰기 명령이 동시에 제공되는 메모리 뱅크의 수와, 미리 정해진 기준값에 기초하여 활성화되는 상기 복수의 라이트 드라이버 수를 결정한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치는, 복수의 메모리 뱅크에 대한 쓰기 명령을 제공하고, 상기 메모리 뱅크에 대한 쓰기 명령이 상기 복수의 메모리 뱅크에 대하여 동시에 제공되는지 여부를 결정하고, 상기 결정된 결과에 따라 상기 복수의 메모리 뱅크와 각각 연결된 복수의 라이트 블록 회로를 제어하는 것을 포함하되, 상기 라이트 블록 회로는 상기 복수의 메모리 뱅크에 쓰기 전류를 제공하는 복수의 라이트 드라이버를 포함하고, 상기 복수의 라이트 블록 회로를 제어하는 것은, 상기 쓰기 명령이 동시에 제공되는 메모리 뱅크의 수와, 미리 정해진 기준값에 기초하여 활성화되는 상기 복수의 라이트 드라이버의 수를 결정하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 장치의 블록도이다.
도 2 및 도 3은 본 발명의 도 1의 메모리 뱅크가 포함하는 메모리 셀 어레이를 설명하기 위한 도면이다.
도 4는 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치를 도시한 블록도이다.
도 5는 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치(10)의 동작을 설명하기 위한 순서도이다.
도 6은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 7은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 동작을 설명하기 위한 개념도이다.
도 8은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 동작을 설명하기 위한 개념도이다.
도 9는 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 동작을 설명하기 위한 개념도이다.
도 10는 몇몇 실시예에 따른 메모리 장치의 블록도이다.
이하에서, 도 1 내지 도 10을 참조하여, 본 발명의 실시예에 따른 이미지 센서에 대하여 설명하도록 한다.
도 1은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리를 설명하기 위한 블록도이다.
도 1을 참조하면, 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치(10)는 입력 수신기(11), 패킷 디코더(12), 멀티플렉서(13), 어드레스 래치 및 디코더(15), 메모리 뱅크(20), 라이트 회로 블록(30), 센스 앰프(40) 및 출력 게이팅(50) 등을 포함할 수 있다.
입력 수신기(11)는 외부로부터 비휘발성 메모리 장치(10)에 액세스 하기 위한 명령어(CMD) 및 주소(ADDR)를 수신하고, 이를 패킷 디코더(12)에 제공할 수 있다. 명렁어(CMD) 및 주소(ADDR)는 예를 들어, 호스트로부터 제공되는 것일 수 있다. 또한, 입력 수신기(11)는 클럭 신호(CK_t) 및 상보 클럭 신호(CK_c)를 수신할 수 있다.
패킷 디코더(12)는 입력 수신기(11)로부터 제공받은 명령어(CMD) 및 주소(ADDR)을 디코딩하고, 이를 멀티플렉서(13) 및 출력 게이팅(50)으로 제공할 수 있다. 구체적으로, 패킷 디코더(12)는 주소(ADDR)를 디코딩하여 뱅크 어드레스(bank address) 및 로우 어드레스(row address)를 생성하고, 이를 멀티플렉서(13)에 제공할 수 있다. 또한, 패킷 디코더(12)는 주소(ADDR)를 디코딩하여 컬럼 어드레스(column address)를 생성하고, 이를 출력 게이팅(50)으로 제공할 수 있다.
멀티 플렉서(13)는 패킷 디코더(12)로부터 뱅크 어드레스 및 로우 어드레스를 수신하고, 이를 어드레스 래치 및 디코더(15)에 제공할 수 있다. 멀티 플렉서(13)는 내부에 뱅크 어드레스 및 로우 어드레스를 일시적으로 저장할 수 있는 버퍼를 포함할 수 있다.
어드레스 래치 및 디코더(15)는 멀티 플렉서(13)로부터 제공받은 뱅크 어드레스 및 로우 어드레스를 메모리 뱅크(20)에 제공할 수 있다. 본 발명의 몇몇 실시예에서, 어드레스 래치 및 디코더(15)는 복수 개의 래치 및 디코더(15_1~15_4)를 포함할 수 있다. 구체적으로, 복수 개의 래치 및 디코더(15_1~15_4)는 복수 개의 메모리 뱅크(20_1~20_4)의 개수에 대응하여 각각 연결될 수 있다.
도 1에서, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(1)가 네 개의 래치 및 디코더(15_1~15_4)를 포함하는 것으로 도시되었으나 본 발명이 이에 제한되는 것은 아니다. 비휘발성 메모리 장치(1)는 메모리 뱅크(20)의 개수에 대응하는 개수만큼 복수의 래치 및 디코더(15)를 포함할 수 있다.
어드레스 래치 및 디코더(15)는 뱅크 어드레스를 이용하여 복수 개의 메모리 뱅크(20-1~20_4) 중 액세스 대상이 되는 메모리 뱅크를 선택할 수 있다. 또한, 선택된 메모리 뱅크에 대하여, 제공받은 로우 어드레스를 이용하여 로우 어드레스에 대응하는 워드 라인을 활성화할 수 있다. 구체적으로, 어드레스 래치 및 디코더(15)는 로우 어드레스에 대응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.
본 발명의 몇몇 실시예에서, 비휘발성 메모리 장치(1)는 메모리 셀 어레이로 구성된 복수의 메모리 뱅크(20_1~20_4)를 포함할 수 있다. 도 1에서, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(1)가 네 개의 메모리 뱅크(20_1~20_4)를 포함하는 것으로 도시되었으나 본 발명이 이에 제한되는 것은 아니다. 즉, 비휘발성 메모리 장치(1)의 설계 및 메모리 뱅크(20)에 대응하는 주변 회로(peripheral circuit)의 구성에 따라 복수의 메모리 뱅크(20)의 개수는 얼마든지 달라질 수 있다.
본 발명의 몇몇 실시예에서, 메모리 뱅크(20)는 저항성 메모리 셀(Resistive Memory Cell; RMC)을 포함하는 메모리 셀 어레이로 구성될 수 있다. 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치에 포함되는 메모리 셀과 관련하여, 도 2를 이용하여 설명한다.
도 2 및 도 3은 본 발명의 도 1의 메모리 뱅크가 포함하는 메모리 셀 어레이를 설명하기 위한 도면이다.
먼저 도 2를 참조하면, 메모리 뱅크(20_1)는 크로스 포인트(cross point) 구조를 가질 수 있다. 크로스 포인트 구조는 하나의 라인과 다른 라인이 서로 교차되는 영역에, 하나의 저항성 메모리 셀(RMC)이 형성되어 있는 구조를 의미한다. 예를 들어, 비트 라인(BL1_1~BL4_1)이 제1 방향으로 연장되어 형성되고, 워드 라인(WL1_1~WL3_1)이 비트 라인(BL1_1~BL4_1)과 서로 교차되도록 제2 방향으로 연장되어 형성되고, 각 비트 라인(BL1_1~BL4_1)과 각 워드 라인(WL1_1~WL3_1)이 교차되는 영역에 저항성 메모리 셀(RMC)이 형성될 수 있다.
저항성 메모리 셀(RMC)이 PRAM인 경우에는, 저항성 메모리 셀(RMC)은 상변화 물질을 포함하는 가변 저항 소자(GST)와, 가변 저항 소자(GST)에 흐르는 전류를 제어하는 억세스 소자(D)를 포함할 수 있다.
도 2에서, 억세스 소자(D)는 가변 저항 소자(GST)와 직렬로 연결된 다이오드 또는 트랜지스터(도시되지 않음)일 수 있다.
저항성 메모리 셀(RMC)이 포함할 수 있는 상변화 물질로는 예를 들어, 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질이 사용할 수 있다. 본 발명의 몇몇 실시예에서, 게르마늄(Ge), 안티모니(Sb), 텔루리움(Te)으로 이루어진 GeSbTe이 상변화 물질로 이용될 수 있다.
한편, 저항성 메모리 셀(RMC)이 RRAM인 경우, 가변 저항 소자(GST)는 전이금속 산화물(complex metal oxide)을 포함할 수 있다. 저항성 메모리 셀(RMC)이 RRAM인 경우, 저항성 메모리 셀(RMC)은, 예를 들어, NiO 또는 페로브스카이트(perovskite)를 포함할 수 있다. 페로브스카이트는 망가나이트(Pr0.7Ca0.3MnO3, Pr0.5Ca0.5MnO3, 기타 PCMO, LCMO 등), 타이터네이트(STO:Cr), 지르코네이트(SZO:Cr, Ca2Nb2O7:Cr, Ta2O5:Cr) 등의 조합물(composition)일 수 있다. 가변 저항 소자(GST) 내에는 필라멘트가 형성될 수 있고, 필라멘트는 저항성 메모리 셀(RMC)을 관통하여 흐르는 셀 전류의 전류 경로(current path)가 될 수 있다. 몇몇 실시예에서, 저항성 메모리 셀(RMC)이 RRAM인 경우, 가변 저항 소자(GST)에 흐르는 전류를 제어하는 억세스 소자(D)가 생략될 수도 있다.
한편, 저항성 메모리 셀(RMC)이 MRAM인 경우, 가변 저항 소자(GST)는 자성체의 상부 전극, 자성체의 하부 전극 및 그 사이 배치된 유전체를 포함할 수 있다.
이하에서는, 저항성 메모리 셀(RMC)이 PRAM인 경우에 대해 설명할 것이나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
한편, 메모리 셀 어레이는 도 5에 도시된 것과 같이, 3차원 적층 구조를 가질 수도 있다. 3차원 적층 구조는 다수의 메모리 셀 레이어(21_1~21_8)가 수직으로 적층된 형태를 의미한다. 도면에서는 8개의 메모리 셀 레이어(20_1~20_8)가 적층된 것을 예로 들고 있으나, 이에 한정되는 것은 아니다. 여기서, 각 메모리 셀 레이어(21_1~21_8)는 복수의 메모리 뱅크(20) 각각에 포함될 수 있다.
각 메모리 셀 레이어(21_1~21_8)는 다수의 메모리 셀 그룹 및/또는 다수의 리던던시 메모리 셀 그룹을 포함할 수 있다. 메모리 셀 어레이가 3차원 적층 구조일 경우, 각 메모리 셀 레이어(21_1~21_8)는 도 4에 도시된 크로스 포인트 구조일 수 있다.
다시 도 1을 참조하면, 각각의 메모리 뱅크(20)는 라이트 블록 회로(30)와 센스 앰프(40)들과 연결될 수 있다.
출력 게이팅(50)은 패킷 디코더(12)로부터 디코딩된 뱅크 어드레스 및 컬럼 어드레스를 제공받고, 이에 대응하는 라이트 블록 회로(30) 또는 센스 앰프(40)를 활성화시킬 수 있다.
즉, 입력 수신부(11)가 수신한 명령어(CMD)가 쓰기 명령인 경우, 출력 게이팅(50)은 쓰기의 대상이 되는 뱅크 어드레스 및 컬럼 어드레스에 대응하는 라이트 블록 회로(30)를 활성화할 수 있다. 활성화된 라이트 블록 회로(30)는 메모리 뱅크(20)의 비트 라인으로 쓰기 전류를 인가하여, 쓰기 명령의 대상이 되는 어드레스에 위치한 메모리 셀에 데이터를 기록할 수 있다.
반면, 입력 수신부(11)가 수신한 명령어(CMD)가 읽기 명령인 경우, 출력 게이팅(50)은 읽기의 대상이 되는 뱅크 어드레스 및 컬럼 어드레스에 대응하는 센스 앰프(30)를 활성화할 수 있다. 활성화된 센스 앰프(30)는 메모리 뱅크(20)으로부터 제공된 데이터를 리드할 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 장치(10)는, 메모리 뱅크(10)에 대한 쓰기 동작에 이용되는 라이트 블록 회로(30)에 포함된 라이트 드라이버의 개수를 동적으로 조절할 수 있다. 즉, 쓰기 작업에서 이용되는 메모리 뱅크(10)의 개수에 따라, 활성화되어 쓰기 작업에 이용되는 라이트 드라이버의 수가 변할 수 있다. 이에 관한 자세한 설명은 후술한다.
도 4는 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치를 도시한 블록도이다.
도 4를 참조하면, 본 발명의 비휘발성 메모리 장치(10)에 포함된 메모리 뱅크(20)와, 그 주변 회로들이 도시된다. 상기 주변 회로는 어드레스 래치 및 디코더(15), 라이트 회로 블록(30) 및 출력 게이팅(50) 등을 포함할 수 있다. 이하에서, 본 발명의 비휘발성 메모리 장치(10)에 의하여 수행되는 쓰기 작업에 의하여 설명하므로, 쓰기 작업에 반드시 요구되지 않는 구성 요소에 대하여는 설명 및 도시가 생략된다.
도 4에서, 제1 방향으로 연장된 복수의 비트 라인들(BL1~BLn)과, 제2 제1 방향과 교차하는 제2 방향으로 연장된 복수의 워드 라인들(WL_1~WL_j)들이 배치된다. 상술한 것과 같이, 복수의 비트 라인들(BL1~BLn)과 복수의 워드 라인들(WL_1~WL_j)들이 교차하는 영역에는 하나의 저항성 메모리 셀(RMC)이 형성될 수 있다.
본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치(10)는, 복수의 메모리 뱅크(20_1~20_m)를 포함할 수 있다. 도 4에 도시된 것과 같이, 이하에서 비휘발성 메모리 장치(10)가 m개의 메모리 뱅크(20_1~20_m)을 포함하는 것으로 설명한다.
한편, 비휘발성 메모리 장치(10)는 복수의 메모리 뱅크(20_1~20_m)에 대응하는 개수의 라이트 블록 회로(30_1~30_m)를 가질 수 있다. 이하에서 비휘발성 메모리 장치(10)가 m개의 메모리 뱅크(20_1~20_m)에 대응하는 m개의 라이트 블록 회로(30_1~30_m)를 포함하는 것으로 설명한다.
즉, 제1 메모리 뱅크(20_1)는 제1 라이트 블록 회로(30_1)와 연결되고, 제2 메모리 뱅크(20_2)는 제2 라이트 블록 회로(30_2)와 연결될 수 있다. 이와 동일하게 제m 메모리 뱅크(20_m)는 제m 라이트 블록 회로(30_m)와 연결될 수 있다.
또한, 각각의 라이트 블록 회로(30_1~30_m)들은, 내부에 라이트 드라이버(WD0_1~WD0_n)를 포함할 수 있다. 도 4에서는 예시적으로, 각각의 라이트 블록 회로(30_1~30_m)들이 n개의 라이트 드라이버(WD0_1~WD0_n)개를 포함하는 것으로 도시된다.
한편, 각각의 비트 라인들(BL1~BLn)은 라이트 회로 블록(30)와 연결될 수 있다. 구체적으로, 각각의 비트 라인들(BL1~BLn)은 라이트 회로 블록(30)에 포함된 라이트 드라이버(WD0_1~WD0_n)과 연결될 수 있다. 한편, 각각의 라이트 드라이버(WD0_1~WD0_n)는 적어도 하나 이상의 비트 라인(BL1~BLn)들과 연결되어, 상기 비트 라인(BL1~BLn)으로 쓰기 전류를 제공할 수 있다.
한편, 출력 게이팅(50)은 각각의 라이트 블록 회로(30_1~30_m)와 연결될 수 있으며, 출력 게이팅(50)은 라이트 블록 회로(30_1~30_m) 내의 라이트 드라이버들(WD0_1~WD0_n)과 연결되어, 라이트 드라이버들(WD0_1~WD0_n)을 제어할 수 있다.
도 5는 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치(10)의 동작을 설명하기 위한 순서도이다.
도 5를 참조하면, 본 발명의 실시예에 따른 비휘발성 메모리 장치(10)는 메모리에 쓰기 명령을 제공하고(S100), 칩 상태가 유휴 상태인지 여부를 확인하여(S110), 유휴 상태인 경우 쓰기 작업에 할당되는 라이트 드라이버를 미리 설정한 최대 라이트 드라이버로 설정하고(S120), 유휴 상태가 아닌 경우 쓰기 작업에 할당되는 라이트 드라이버를 max/N으로 설정하고(S130), 쓰기 명령을 수행한다(S140). 쓰기 명령이 종료되었는지 여부를 확인하여 종료되었으면 프로세스를 종료하고, 종료되지 않은 경우에 다시 칩 상태를 확인한다(S150).
이하에서 도 6의 타이밍도를 참조하여 본 발명의 실시예에 따른 비휘발성 메모리의 동작을 설명한다.
도 6은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 5와 도 6을 함께 참조하면, 시간 t1에서 쓰기 명령이 제공된다(S100). 쓰기 명령(CMD)은, 호스트로부터 제공된 것일 수 있다. 호스트로부터 쓰기 명령(CMD)와 함께, 쓰기의 대상이 되는 메모리 뱅크(20)와, 메모리 뱅크(20)에 포함되는 로우의 어드레스를 포함한 어드레스(ADDR)이 함게 제공될 수 있다.
메모리 장치에 포함된 패킷 디코더(12)는 쓰기 명령(CMD)와 어드레스(ADDR)을 제공받고, 이를 디코딩하여 어드레스 래치 및 디코더(15)에 제공할 수 있다. 어드레스 래치 및 디코더(15)는 제공된 뱅크 어드레스를 기초로 복수의 메모리 뱅크(20_1~20_m) 중 액세스의 대상이 되는 메모리 뱅크를 선택할 수 있다. 또한, 어드레스 래치 및 디코더(15)는 제공된 로우 어드레스를 기초로 메모리 뱅크 중 액세스의 대상이 되는 워드 라인(WL_1~WL_j)을 선택할 수 있다.
한편, 시간 t1에서 쓰기 명령을 제공받고, 쓰기 명령의 대상이 되는 메모리가 유휴 상태에 있는지 여부를 확인한다(S110).
메모리가 유휴 상태에 있는지 여부는, 쓰기 명령이 진행되고 있는 메모리 뱅크(20_1~20_m)가 존재하는지 확인하는 것에 의해 결정될 수 있다. 즉, 메모리 뱅크(20_1~20_m)에 대하여 쓰기 작업이 수행되고 있지 않다면, 메모리가 유휴 상태에 있는 것으로 보고(Y), 구동될 라이트 드라이버의 개수를 미리 정해진 최대 값으로 설정한다.
한편, 메모리 뱅크(20_1~20_m)에 대하여 쓰기 작업이 수행되고 있다면, 메모리가 유휴 상태에 있지 않은 것으로 보고(N), 쓰기 작업이 진행되고 있는 메모리 뱅크의 개수(N)와, 미리 정해진 최대 값에 기초하여 구동될 라이트 드라이버의 개수를 설정한다.
즉, 시간 t1에서는, 제1 메모리 뱅크(Bank0)과 제2 메모리 뱅크(Bank1)에 대한 쓰기 작업이 수행되고 있지 않은 경우에 해당하고, 시간 t2에서 클럭(Sync_CLK)이 라이징 엣지(rising edge)로 토글되면 제1 메모리 뱅크(Bank0)에 대한 쓰기 작업이 개시된다.
이 때, 제1 메모리 뱅크(Bank0)의 쓰기 작업에 사용될 라이트 드라이버의 개수는 미리 정해진 최대 값(max)에 의하여 결정될 수 있다. 도 6에서는 예시적으로, 라이트 드라이버의 최대 값을 64개로 설정한 것으로 도시된다.
도 7은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 동작을 설명하기 위한 개념도이다.
도 7을 참조하면, 제1 메모리 뱅크(Bank0)에 대해서만 쓰기 액세스가 수행되고, n 개의 라이트 드라이버(WD0_1~WD0_n) 중 미리 정한 최대값(max)의 라이트 드라이버 만이 동작하는 것이 개념적으로 도시된다.
도 6에서 상기 미리 정한 최대값(max)가 64개로 설명되었으나 본 발명이 이에 제한되지 않는 것은 자명할 것이다. 미리 정한 최대값(max)은 비휘발성 메모리 장치(10)의 설계 및 쓰기 작업 시 전력 요구량 등에 따라 얼마든지 달라질 수 있음은 물론이다.
다시 도 6을 참조하면, 이어서, 시간 t3에서 또 다른 클럭(Sync_CLK)의 라이징 엣지가 토글되고, 시간 t2에서 개시된 제1 메모리 뱅크(Bank0)에 대한 쓰기 작업이 재개될 수 있다.
한편, 시간 t4에서, 제2 메모리 뱅크(Bank1)에 대한 쓰기 명령이 제공된다. 제2 메모리 뱅크(Bank1)에 대한 쓰기 명령이 있는 경우, 메모리가 유휴 상태에 있는지 여부를 확인한다(S110). 이번에는 이미 제1 메모리 뱅크(Bank1)에 대한 쓰기 명령에 의해 쓰기 작업이 수행되고 있으므로, 메모리가 유휴 상태에 있지 않다. 따라서 제2 메모리 뱅크(Bank1)의 쓰기 작업 수행 시 사용될 라이트 드라이버의 최대 값은 미리 정한 라이트 드라이버의 최대 값(max)과, 현재 쓰기 작업이 진행 중인 메모리 뱅크의 개수(N)에 기초하여 결정된다(S130).
본 발명의 몇몇 실시예에서, 제2 메모리 뱅크(Bank1)의 쓰기 작업 수행 시 사용될 라이트 드라이버의 최대 값은, 미리 정한 라이트 드라이버의 최대 값(max)을 N으로 나눈 값일 수 있다.
도 8은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 동작을 설명하기 위한 개념도이다.
도 8을 참조하면, 제1 메모리 뱅크(Bank0)과 제2 메모리 뱅크(Bank1)에 쓰기 명령이 동시에 전달되고, 상술한 메커니즘에 따라 k번재 라이트 드라이버들(WD0_k, WD1_k) 까지만 활성화되어 쓰기 작업에 사용될 수 있다. 여기서 k = max / 2 이다.
도 6에서는, 현재 쓰기 작업이 진행 중인 메모리 뱅크가 제1 메모리 뱅크(Bank0) 한 개 임을 고려할 때, 제2 메모리 뱅크(Bank1)의 쓰기 작업 시 사용될 라이트 드라이버는 64/2=32개일 수 있다.
제2 메모리 뱅크(Bank1)에 대한 쓰기 명령에 대한 제2 메모리 뱅크(Bank1)의 쓰기 작업은, 시간 t5에서 수행될 수 있다. 즉, 제2 메모리 뱅크(Bank1)에 대한 쓰기 명령이 수신되고, 클럭(Sync_CLK)이 또 다른 라이징 엣지로 토글되는 시점(t5)에 제2 메모리 뱅크(Bank1)에 대한 쓰기 명령이 수행될 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리에서, 시간 t5에서 제1 메모리 뱅크(Bank0) 또한 32개로 감소할 수 있다. 시간 t5에서 제1 메모리 뱅크(Bank0)와 제2 메모리 뱅크(Bank1)에 대하여 동시에 쓰기 작업이 진행되고, 이들이 사용하는 라이트 드라이버의 개수는 동일할 수 있다.
도 9는 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 동작을 설명하기 위한 개념도이다.
도 9를 참조하면, 도 8을 참조하면, 제1 내지 제m 메모리 뱅크(Bank0~Bank m-1)에서 쓰기 작업이 동시에 수행된다. 상술한 메커니즘에 따라 k번재 라이트 드라이버들(WD0_k, WD1_k) 까지만 활성화되어 쓰기 작업에 사용될 수 있다. 여기서 k = max / m 이다.
본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치(10)에서, 쓰기 작업은 저항성 메모리 셀(RMC)을 결정 상태 또는 비정질 상태로 변화시킬 수 있도록 쓰기 전류를 인가한다. 이는, 저항성 메모리 셀(RMC)를 가열하는 작업이 동반되므로, 쓰기 전류 레벨의 크기가 상대적으로 크고, 따라서 쓰기 작업에 필요한 전력 요구량 또한 클 수 있다.
본 발명의 몇몇 실시예에서, 쓰기 작업이 수행될 때 각각의 메모리 뱅크(20_1~20_m)에 할당된 라이트 블록 회로(30_1~30_m)에 포함된 모든 라이트 드라이버들(WD0_1~WD0_n)이 사용되지 않을 수 있다. 즉, 상술한 것과 같이, 비휘발성 메모리(10)의 쓰기 작업시 필요한 전력 요구량이 크기 때문에, 라이트 블록 회로(30_1~30_m)에 포함된 라이트 드라이버들(WD0_1~WD) 중 미리 정해진 최대값(max)의 개수만 활성화되어 동작할 수 있다.
그런데, 두 개 이상의 메모리 뱅크(20_1~20_m)에 대한 쓰기 작업이 동시에 수행될 때, 동시에 활성화되는 라이트 블록 회로의 개수는 상기 최대값(max)을 넘지 않아야 한다.
즉, 상술한 전력 요구량을 만족시키기 위하여, 제1 및 제2 메모리 뱅크(20_1~20_2)에 대하여 동시에 쓰기 작업이 수행될 때 제1 및 제2 메모리 뱅크(20_1~20_2)의 쓰기 작업을 수행하기 위해 제1 라이트 블록 회로(30_1)에서 max/2 개의 라이트 드라이버가 활성화되고, 제2 라이트 블록 회로(30_2)에서 max/2 개의 라이트 드라이버가 활성화될 수 있다.
이를 일반화 하면, m개의 메모리 뱅크(20_1~20_m)에 대하여 동시에 쓰기 작업이 수행될 때, 제1 내지 제m 메모리 뱅크(20_1~20_m)의 쓰기 작업을 수행하기 위해 제1 라이트 블록 회로(30_1)에서 max/m 개의 라이트 드라이버가 활성화되고, 제m 라이트 블록 회로(30_m)에서 max/m 개의 라이트 드라이버가 활성화될 수 있다.
이와 같이 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치(10)에서, 메모리 뱅크의 쓰기 작업이 동시에 일어남에도 불구하고 라이트 블록 회로에 포함된 라이트 드라이버들은 중 활성화되는 라이트 드라이버들의 총 합은 미리 정한 최대값(max)으로 제한될 수 있다. 따라서 비휘발성 메모리 장치(10)의 쓰기 작업 수행 시 소모되는 전력은 일정한 기준값을 넘지 않을 수 있다.
또한, m개의 메모리 뱅크에 대하여 동시에 쓰기 작업이 수행되는 경우 각각의 라이트 블록 회로 중 활성화되는 라이트 드라이버의 개수의 합은 미리 정한 최대값(max)의 개수로 일정할 수 있다. 이로 인해 비휘발성 메모리 장치(10)의 쓰기 작업의 대역폭(bandwidth) 및 쓰루풋(throughput)이 일정하게 유지될 수 있다.
본 발명의 몇몇 실시예에서, 출력 게이팅(50)은 현재 쓰기 작업이 진행되는 메모리 뱅크의 수에 기초하여 활성화될 출력 드라이버의 개수를 결정할 수 있다.
도 10는 몇몇 실시예에 따른 메모리 장치의 블록도이다.
도 10을 참조하면, 메모리 장치는 메모리 컨트롤러(200) 및 복수의 메모리 소자(10-1~10-p)를 포함할 수 있다.
메모리 콘트롤러(200)는 호스트(HOST)로부터의 리드 요청 및 라이트 요청에 응답하여 복수의 메모리 소자(10-1~10-p)에 저장된 데이터를 리드하거나, 또는 복수의 메모리 소자(10-1~10-p)에 데이터를 라이트하도록 복수의 메모리 소자(10-1~10-p)를 제어할 수 있다.
구체적으로, 메모리 콘트롤러(200)는 복수의 메모리 소자(10-1~10-p)에 어드레스, 커맨드 및 제어 신호를 제공함으로써, 복수의 메모리 소자(10-1~10-p)에 대한 프로그램(program)(또는 라이트), 리드(read) 및 소거(erase) 동작을 제어할 수 있다.
본 발명의 몇몇 실시예에서, 호스트(HOST)는 예를 들어, 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU) 또는 애플리케이션 프로세서(Application Processor; AP) 등을 포함할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
메모리 콘트롤러(200)는 입출력 데이터 라인을 통해 복수의 메모리 소자(10-1~10-p)에 라이트될 프로그램 데이터를 제공할 수 있고, 복수의 메모리 소자(10-1~10-p)로부터 리드된 데이터는 입출력 데이터 라인을 통해 메모리 콘트롤러(200)에 제공될 수 있다. 메모리 콘트롤러(200)는 컨트롤 라인을 통해 어드레스, 커맨드 및 제어 신호를 복수의 메모리 소자(10-1~10-p)에 제공할 수 있다.
메모리 컨트롤러(200) 및 복수의 메모리 소자(10-1~10-p)는 하나의 반도체 장치로 집적될 수 있다. 예를 들어, 메모리 컨트롤러(200) 및 복수의 메모리 소자(10-1~10-p)는 하나의 메모리 카드에 집적될 수 있다. 또한, 예를 들어, 메모리 컨트롤러(200) 및 복수의 메모리 소자(10-1~10-p)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM/SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD), 유니버설 플래시 기억장치(UFS) 등을 구성할 수 있다. 또한, 예를 들어, 메모리 컨트롤러(200) 및 복수의 메모리 소자(10-1~10-p)는 하나의 반도체 장치로 집적되어 SSD(Solid State Disk/Drive)를 구성할 수 있다.
본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치에서, 상술한 라이트 드라이버의 동작을 제어하는 것은 메모리 컨트롤러(200)일 수 있다. 즉, 메모리 컨트롤러(200)는 p 개의 메모리 장치(10-1~10-p)에 포함된 메모리 뱅크와, 메모리 뱅크에 대응하도록 연결된 라이트 블록 회로를 제어하여, 메모리 장치(10-1~10-p)에 대한 쓰기 작업 시 미리 정한 최대값(max)과, 현재 쓰기 작업이 진행 중인 메모리 뱅크의 개수에 기초하여 라이트 블록 회로에 포함된 라이트 드라이버의 활성화 여부를 결정할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 비휘발성 메모리 장치 11: 입력 수신부
12: 패킷 디코더 13: 멀티플렉서
15: 어드레스 래치 및 디코더 20: 메모리 뱅크
30: 라이트 블록 회로 40: 센스 앰프
50: 출력 게이팅

Claims (10)

  1. 각각이 메모리 셀 어레이를 포함하는 복수의 메모리 뱅크로, 상기 메모리 뱅크는 복수의 비트 라인과 워드 라인이 교차하는 영역에 메모리 셀이 배치되는 복수의 메모리 뱅크; 및
    상기 복수의 메모리 뱅크와 각각 연결되는 복수의 라이트 블록 회로로, 상기 라이트 블록 회로는 각각이 상기 복수의 비트 라인과 연결되어 상기 비트 라인으로 상기 메모리 셀의 쓰기 전류를 제공하는 복수의 라이트 드라이버(write driver)를 포함하는 라이트 블록 회로를 포함하되,
    상기 라이트 블록 회로는, 호스트로부터 쓰기 명령이 동시에 제공되는 메모리 뱅크의 수와, 미리 정해진 기준값에 기초하여 활성화되는 상기 복수의 라이트 드라이버 수를 결정하는 비휘발성 메모리 장치.
  2. 제 1항에 있어서,
    상기 라이트 블록 회로는, 상기 쓰기 명령이 상기 메모리 뱅크에 제공될 때 복수의 메모리 장치가 모두 유휴 상태(idle state)에 있는 경우,
    상기 미리 정해진 기준값의 상기 라이트 드라이버를 활성화시키는 비휘발성 메모리 장치.
  3. 제 2항에 있어서,
    상기 미리 정해진 기준값은 비휘발성 메모리 장치의 쓰기 동작 시의 최대 전력 요구량을 기준으로 결정되는 비휘발성 메모리 장치.
  4. 제 1항에 있어서,
    상기 복수의 메모리 뱅크는 제1 내지 제m 메모리 뱅크(m은 2 이상의 자연수)를 포함하고,
    상기 복수의 라이트 블록 회로는 상기 복수의 메모리 뱅크에 대응하여 각각 연결되는 제1 내지 제m 라이트 블록 회로를 포함하는 비휘발성 메모리 장치.
  5. 제 4항에 있어서,
    상기 제1 내지 제m 라이트 블록 회로는 제1 내지 제n 라이트 드라이버(n은 2 이상의 자연수)를 포함하고,
    상기 호스트로부터의 쓰기 명령이 k개의 상기 메모리 뱅크를 대상으로 하는 경우, 상기 각각의 라이트 블록 회로는, 상기 n 개의 라이트 드라이버 중 max/k(max는 상기 미리 정한 기준값) 개의 라이트 드라이버를 활성화시키는 비휘발성 메모리 장치.
  6. 제 1항에 있어서,
    상기 복수의 라이트 블록 회로는, 상기 호스트로부터의 쓰기 명령이 동시에 제공되는 메모리 뱅크의 수가 증가하는 경우, 상기 활성화된 라이트 블록의 개수를 감소시키는 비휘발성 메모리 장치.
  7. 제 1항에 있어서,
    상기 메모리 셀은 저항성 메모리 셀(Resistive Memory Cell)을 포함하는 비휘발성 메모리 장치.
  8. 제 1항에 있어서,
    상기 호스트로부터 메모리 뱅크에 클럭 신호가 제공되고,
    상기 메모리 뱅크는 상기 클럭 신호에 동기화되어 상기 쓰기 명령을 수행하는 비휘발성 메모리 장치.
  9. 복수의 메모리 뱅크에 대한 쓰기 명령을 제공하고,
    상기 메모리 뱅크에 대한 쓰기 명령이 상기 복수의 메모리 뱅크에 대하여 동시에 제공되는지 여부를 결정하고,
    상기 결정된 결과에 따라 상기 복수의 메모리 뱅크와 각각 연결된 복수의 라이트 블록 회로를 제어하는 것을 포함하되,
    상기 라이트 블록 회로는 상기 복수의 메모리 뱅크에 쓰기 전류를 제공하는 복수의 라이트 드라이버를 포함하고,
    상기 복수의 라이트 블록 회로를 제어하는 것은,
    상기 쓰기 명령이 동시에 제공되는 메모리 뱅크의 수와, 미리 정해진 기준값에 기초하여 활성화되는 상기 복수의 라이트 드라이버의 수를 결정하는 것을 포함하는 비휘발성 메모리의 동작 방법.
  10. 제 9항에 있어서,
    상기 활성화되는 상기 복수의 라이트 드라이버의 수를 결정하는 것은,
    상기 호스트로부터의 쓰기 명령이 동시에 제공되는 메모리 뱅크의 수가 증가하는 경우, 상기 활성화된 라이트 블록의 개수를 감소시키는 것을 포함하는 비휘발성 메모리 장치의 동작 방법.
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