KR101046703B1 - 데이터 쓰기회로 및 그를 이용한 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치의 데이터 쓰기회로를 구성하는 기술에 관한 것으로, 서로 인접한 메모리 뱅크에 쓰기 데이터를 선택적으로 구동하는 공통 데이터 쓰기회로를 구비하여 전체적인 면적을 감소시킨 반도체 메모리 장치를 제공하는 것을 그 목적으로 한다. 또한, 공통 쓰기 제어부로 다수의 쓰기 구동부를 제어하거나, 공통 쓰기 제어부 및 공통 쓰기 구동부를 통해서 다수의 메모리 뱅크의 전송라인을 선택적으로 구동하는 데이터 쓰기회로를 제공하는 것을 다른 목적으로 한다. 본 발명에 따른 반도체 메모리 장치는 제1 메모리 뱅크 및 제2 메모리 뱅크 중 액티브된 메모리 뱅크에 쓰기 데이터를 구동하기 위한 공통 데이터 쓰기회로를 구비한다. 즉, 제1 및 제2 메모리 뱅크에 쓰기 데이터를 구동하기 위해 각각의 데이터 쓰기회로를 구비하지 않고 공통으로 이용되는 공통 데이터 쓰기회로를 통해서 쓰기 데이터를 구동하므로 반도체 메모리 장치의 크기를 감소시킬 수 있다. 또한, 본 발명에 따른 데이터 쓰기회로는 공통 쓰기 제어부로 다수의 쓰기 구동부를 제어하여 다수의 쓰기 구동부에 할당된 메모리 뱅크의 전송라인을 선택적으로 구동하거나, 공통 쓰기 제어부 및 공통 쓰기 구동부를 통해서 다수의 메모리 뱅크의 전송라인을 선택적으로 구동하여 회로의 크기를 감소시킬 수 있다.
Figure R1020090025446
반도체 메모리 장치, 데이터 쓰기부, 라이트 드라이버, 컬럼 디코딩, YDEC

Description

데이터 쓰기회로 및 그를 이용한 반도체 메모리 장치{WRITE DRIVER AND SEMICONDUCTOR MEMORY DEVICE USING THE SAME}
본 발명은 반도체 설계기술에 관한 것으로서, 반도체 메모리 장치의 데이터 쓰기회로(WRITE DRIVER)를 구성하는 기술에 관한 것이다.
반도체 메모리 장치는 내부에 구비되는 회로의 면적을 감소시켜서 하나의 웨이퍼로 많은 수의 반도체 메모리 장치를 생산하여 비용을 절감하고 있다.
도 1은 종래기술의 반도체 메모리 장치에 대한 구성도이다.
도 1을 참조하면 종래기술의 반도체 메모리 장치는, 제1 메모리 뱅크(UPPER BANK) 및 제2 메모리 뱅크(LOWER BANK)와, 제1 메모리 뱅크(UPPER BANK)에 다수의 쓰기 데이터(DATA_IN0, DATA_IN1, DATA_IN2, DATA_IN3)를 구동하기 위한 다수의 제1 데이터 쓰기부(11U,12U,13U,14U)와, 제2 메모리 뱅크(LOWER BANK)에 다수의 쓰기 데이터(DATA_IN0, DATA_IN1, DATA_IN2, DATA_IN3)를 구동하기 위한 다수의 제2 데이터 쓰기부(11L,12L,13L,14L)를 구비한다.
다수의 제1 데이터 쓰기부(11U,12U,13U,14U) 및 다수의 제2 데이터 쓰기부(11L,12L,13L,14L)는 제1 메모리 뱅크(UPPER BANK)와 제2 메모리 뱅크(LOWER BANK) 사이의 컬럼 디코딩 영역(YDEC AREA)에 배치된다. 참고적으로 제1 메모리 뱅크(UPPER BANK) 및 제2 메모리 뱅크(LOWER BANK)는 뱅크 선택신호에 의해 선택적으로 액티브(Active) 되며, 액티브된 메모리 뱅크에 데이터 쓰기부가 쓰기 데이터를 구동하게 된다.
다수의 제1 데이터 쓰기부(11U,12U,13U,14U)는 다수의 쓰기 데이터(DATA_IN0, DATA_IN1, DATA_IN2, DATA_IN3)를 제1 메모리 뱅크(UPPER BANK)의 전송라인(U1,U2,U3,U4)을 통해서 메모리 뱅크 내부의 메모리 셀(Memory Cell)로 전송하게 된다. 또한, 다수의 제2 데이터 쓰기부(11L,12L,13L,14L)는 다수의 쓰기 데이터(DATA_IN0, DATA_IN1, DATA_IN2, DATA_IN3)를 제2 메모리 뱅크(LOWER BANK)의 전송라인(D1,D2,D3,D4)을 통해서 메모리 뱅크 내부의 메모리 셀(Memory Cell)로 전송하게 된다. 참고적으로 제1 메모리 뱅크(UPPER BANK)의 전송라인(U1,U2,U3,U4)과 제2 메모리 뱅크(LOWER BANK)의 전송라인(D1,D2,D3,D4)은 서로 동일한 컬럼위치정보를 갖고 있다.
이와 같이 종래기술의 반도체 메모리 장치의 데이터 쓰기부는 각 메모리 뱅크의 전송라인 수만큼 구비되므로, 데이터 쓰기부가 차지하는 면적이 매우 크다.
도 2는 종래기술의 데이터 쓰기회로에 대한 회로도이다.
도 2를 참조하면 데이터 쓰기회로는 쓰기 데이터(DIN·DINB)에 대응하는 구 동제어신호(LAT·LATB, DRV·DRVB)를 생성하기 위한 쓰기 제어부(21)와, 구동제어신호(LAT·LATB, DRV·DRVB)에 응답하여 메모리 뱅크의 전송라인(LIO·LIOB)을 구동하기 위한 쓰기 구동부(22)를 구비한다.
상기와 같이 구성되는 데이터 쓰기회로의 세부구성과 주요동작을 살펴보면 다음과 같다.
쓰기 제어부(21)는 라이트 신호(BWEN) 및 라이트 마스크 신호(WDM)에 응답하여 구동 인에이블 신호(BWENP)를 생성하기 위한 인에이블 신호 생성부(210)와, 구동 인에이블 신호(BWENP)에 응답하여 쓰기 데이터(DIN·DINB)에 대응하는 구동제어신호(LAT·LATB, DRV·DRVB)를 생성하기 위한 구동제어신호 생성부(220)로 구성된다.
여기에서 인에이블 신호 생성부(210)는 라이트 신호(BWEN)를 입력으로 하는 제1 인버터(INV1)와, 라이트 마스크 신호(WDM)를 입력으로 하는 제2 인버터(INV2)와, 라이트 신호(BWEN)에 응답하여 제2 인버터(INV2)의 출력신호를 선택적으로 출력하기 위한 스위칭부(TG)와, 스위칭부(TG)의 출력신호를 저장하기 위한 래치부(211)와, 제1 인버터(INV1) 및 래치부(211)의 출력신호를 부정 논리합하여 구동 인에이블 신호(BWENP)를 생성하기 위한 논리 조합부(NOR1)로 구성된다.
라이트 신호(BWEN)가 로우레벨일 때 스위칭부(TG)가 턴온(TURN ON) 되어 래치부(211)에 라이트 마스크 신호(WDM)를 저장하여 마스크(MASK) 동작 여부를 결정하게 된다. 라이트 신호(BWEN)가 하이레벨로 액티브 되고 라이트 마스크 신호(WDM)가 로우레벨이면 논리 조합부(NOR1)에서 생성되는 구동 인에이블 신호(BWENP)가 하 이레벨로 액티브 되어 구동제어신호 생성부(220)를 활성화시키게 된다.
또한, 구동제어신호 생성부(220)는 차동형태의 쓰기 데이터(DIN·DINB)를 입력으로 하여 차동 출력단(N1·N2)으로 구동제어신호(LAT·LATB, DRV·DRVB)를 출력하는 크로스커플 래치 증폭회로(Cross Couple Latch Amplifier, 221)로 구성된다. 또한, 구동제어신호 생성부(220)는 구동 인에이블 신호(BWENP)에 응답하여 차동 출력단(N1·N2)을 프리차지 하기 위한 프리차지부(222)를 구비하고 있다. 즉, 크로스커플 래치 증폭회로(Cross Couple Latch Amplifier, 221)는 전원전압단(VDD)과 차동 입력부(MN3,MN4) 사이에 접속되어 차동 출력단(N1·N2)의 전압레벨의 제어를 받는 로딩부(MP1,MP2,MN1,MN2)와, 차동 출력단(N1·N2)에서 각각 출력되는 신호(LAT,LATB)를 입력으로 하는 제1 및 제2 인버터(INV1,INV2)와, 차동형태의 쓰기 데이터(DIN·DINB)를 입력으로 하는 차동 입력부(MN3,MN4)와, 구동 인에이블 신호(BWENP)에 응답하여 차동 입력부(MN3,MN4)에 바이어스 전류를 제공하기 위한 바이어스부(MN5)로 구성된다. 또한, 프리차지부(222)는 구동 인에이블 신호(BWENP)의 제어를 받아 차동 출력단(N1·N2)에 프리차지전압(VDD)을 공급하기 위한 다수의 PMOS 트랜지스터(MP11,MP12,MP13)로 구성된다.
우선, 구동 인에이블 신호(BWENP)가 로우레벨이면 바이어스부(MN5)는 바이어스 전류를 공급하지 않게 되어 크로스커플 래치 증폭회로(Cross Couple Latch Amplifier, 221)는 활성화 되지 않으며, 구동 인에이블 신호(BWENP)에 의해 프리차지부(222)의 PMOS 트랜지스터(MP11,MP12,MP13)가 턴온(TURN ON) 되어 차동 출력단(N1·N2)을 전원전압(VDD) 레벨로 프리차지시키게 된다.
다음으로, 구동 인에이블 신호(BWENP)가 하이레벨이면 프리차지부(222)의 차동 출력단(N1·N2)에 대한 프리차지 동작이 종료되며, 크로스커플 래치 증폭회로(Cross Couple Latch Amplifier, 221)는 입력되는 쓰기 데이터(DIN·DINB)에 대응하는 구동제어신호(LAT·LATB, DRV·DRVB)를 출력하게 된다.
쓰기 구동부(22)는 구동제어신호(LAT·LATB, DRV·DRVB)에 응답하여 메모리 뱅크의 정전송라인과 부전송라인(LIO·LIO1)을 차동구동하기 위한 차동 구동부(230,240)와, 프리차지신호(LIOPCG)에 응답하여 메모리 뱅크의 정전송라인과 부전송라인(LIO·LIOB)을 프리차지하기 위한 전송라인 프리차지부(250)로 구성된다.
쓰기 구동부(22)는 프리차지신호(LIOPCG)가 하이레벨이면 정전송라인과 부전송라인(LIO·LIO1)을 프리차지전압(VPRE)으로 프리차지시킨다. 이후에 프리차지신호(LIOPCG)가 로우레벨이 되고 구동제어신호(LAT·LATB, DRV·DRVB)가 활성화 되면, 구동제어신호(LAT·LATB, DRV·DRVB)에 따라 정전송라인과 부전송라인(LIO·LIO1)을 차동구동하게 된다.
이와 같이 종래기술의 데이터 쓰기회로는 각 메모리 뱅크의 전송라인 수만큼 배치되어야 하므로 데이터 쓰기회로가 차지하는 면적이 매우 크다. 따라서 이를 개선하기 위한 기술이 요구되고 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 제안된 것으로, 서로 인접한 메모리 뱅크에 쓰기 데이터를 선택적으로 구동하는 공통 데이터 쓰기회로(COMMON WRITE DRIVER)를 구비하여 전체적인 면적을 감소시킨 반도체 메모리 장치를 제공하는 것을 그 목적으로 한다.
또한, 공통 쓰기 제어부로 다수의 쓰기 구동부를 제어하거나, 공통 쓰기 제어부 및 공통 쓰기 구동부를 통해서 다수의 메모리 뱅크의 전송라인을 선택적으로 구동하는 데이터 쓰기회로를 제공하는 것을 다른 목적으로 한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 제1 및 제2 메모리 뱅크; 및 상기 제1 및 제2 메모리 뱅크 중 액티브(Active)된 메모리 뱅크에 쓰기 데이터를 구동하기 위한 공통 데이터 쓰기부를 구비하는 반도체 메모리 장치가 제공된다.
또한, 본 발명의 다른 측면에 따르면, 쓰기 데이터에 대응하는 공통 구동제어신호를 생성하기 위한 공통 쓰기 제어부; 상기 공통 구동제어신호를 입력받아 뱅크 선택신호에 응답하여 선택적으로 활성화되는 제1 및 제2 구동제어신호를 출력하기 위한 구동 선택부; 상기 제1 구동제어신호에 응답하여 제1 메모리 뱅크의 전송라인을 구동하기 위한 제1 쓰기 구동부; 및 상기 제2 구동제어신호에 응답하여 제2 메모리 뱅크의 전송라인을 구동하기 위한 제2 쓰기 구동부를 구비하는 반도체 메모리 장치의 데이터 쓰기회로가 제공된다.
또한, 본 발명의 또 다른 측면에 따르면, 쓰기 데이터에 대응하는 공통 구동제어신호를 생성하기 위한 공통 쓰기 제어부; 상기 공통 구동제어신호 및 뱅크 선택신호에 응답하여 선택적으로 제1 메모리 뱅크의 전송라인을 구동하기 위한 제1 쓰기 구동부; 및 상기 공통 구동제어신호 및 상기 뱅크 선택신호에 응답하여 선택적으로 제2 메모리 뱅크의 전송라인을 구동하기 위한 제2 쓰기 구동부를 구비하는 반도체 메모리 장치의 데이터 쓰기회로가 제공된다.
또한, 본 발명의 또 다른 측면에 따르면, 쓰기 데이터에 대응하는 공통 구동제어신호를 생성하기 위한 공통 쓰기 제어부; 및 상기 공통 구동제어신호에 응답하여 뱅크 선택신호에 의해 선택된 제1 메모리 뱅크의 전송라인 또는 제2 메모리 뱅크의 전송라인을 구동하기 위한 공통 쓰기 구동부를 구비하는 반도체 메모리 장치의 데이터 쓰기회로가 제공된다.
본 발명에 따른 반도체 메모리 장치는 제1 메모리 뱅크 및 제2 메모리 뱅크 중 액티브(Active)된 메모리 뱅크에 쓰기 데이터를 구동하기 위한 공통 데이터 쓰기회로를 구비한다. 즉, 제1 및 제2 메모리 뱅크에 쓰기 데이터를 구동하기 위해 각각의 데이터 쓰기회로를 구비하지 않고 공통으로 이용되는 공통 데이터 쓰기회로를 통해서 쓰기 데이터를 구동하므로 반도체 메모리 장치의 크기를 감소시킬 수 있다. 또한, 본 발명에 따른 데이터 쓰기회로(WRITE DRIVER)는 공통 쓰기 제어부로 다수의 쓰기 구동부를 제어하여 다수의 쓰기 구동부에 할당된 메모리 뱅크의 전송 라인을 선택적으로 구동하거나, 공통 쓰기 제어부 및 공통 쓰기 구동부를 통해서 다수의 메모리 뱅크의 전송라인을 선택적으로 구동할 수 있으므로 데이터 쓰기회로(WRITE DRIVER)가 차지하는 면적을 감소시킬 수 있다.
본 발명에 따르면 다수의 메모리 뱅크를 공통 데이터 쓰기회로를 이용하여 선택적으로 구동하므로, 데이터 쓰기회로에 대한 면적을 절약할 수 있다. 즉 데이터 쓰기회로는 쓰기 제어부와 쓰기 구동부로 구성되는데, 다수의 데이터 쓰기회로 중 서로 공유될 수 있는 부분을 통합하여 공통회로를 구성함으로서 회로의 크기를 감소시킬 수 있다. 따라서 본 발명을 적용한 반도체 메모리 장치는 하나의 웨이퍼(Wafer)로 제조할 수 있는 반도체 메모리 장치의 개수 즉,'NET DIE' 를 증가시킴으로서 비용측면에서 보다 유리하다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다. 참고적으로, 도면 및 상세한 설명에서 소자, 블록 등을 지칭할 때 사용하는 용어, 기호, 부호등은 필요에 따라 세부단위별로 표기할 수도 있으므로, 동일한 용어, 기호, 부호가 전체회로에서 동일한 소자 등을 지칭하지 않을 수도 있음에 유의하자.
일반적으로 회로의 논리신호는 전압레벨에 대응하여 하이레벨(HIGH LEVEL, H) 또는 로우레벨(LOW LEVEL, L)로 구분하며, 각각 '1' 과 '0' 등으로 표현하기도 한다. 또한, 필요에 따라 추가적으로 하이임피던스(High Impedance, Hi-Z) 상태 등을 가질 수 있다고 정의하고 기술한다. 또한, 본 실시예에서 사용하는 용어인 PMOS(P-channel Metal Oxide Semiconductor)와 NMOS(N-channel Metal Oxide Semiconductor)는 MOSFET(Metal Oxide Semiconductor Field-Effect Transistor)의 한 종류임을 미리 밝혀둔다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도이다.
도 3을 참조하면 반도체 메모리 장치는, 제1 메모리 뱅크(UPPER BANK) 및 제2 메모리 뱅크(LOWER BANK)와, 제1 메모리 뱅크(UPPER BANK) 및 제2 메모리 뱅크(LOWER BANK) 중 액티브(Active)된 메모리 뱅크에 다수의 쓰기 데이터(DATA_IN0, DATA_IN1, DATA_IN2, DATA_IN3)를 구동하기 위한 다수의 공통 데이터 쓰기부(31,32,33,34)를 구비한다.
다수의 공통 데이터 쓰기부(31,32,33,34)는 제1 메모리 뱅크(UPPER BANK)와 제2 메모리 뱅크(LOWER BANK) 사이의 공통 컬럼 디코딩 영역(YDEC AREA)에 배치된다. 참고적으로 제1 메모리 뱅크(UPPER BANK) 및 제2 메모리 뱅크(LOWER BANK)는 뱅크 선택신호에 의해 선택적으로 액티브(Active) 된다. 또한, 다수의 공통 데이터 쓰기부(31,32,33,34)는 각각, 해당 쓰기 데이터(DATA_IN)를 액티브(Active)된 메모리 뱅크에 구동하도록 제어하기 위한 공통 쓰기 제어부를 포함하고 있다.
상기와 같이 구성되는 반도체 메모리 장치의 세부구성과 주요동작을 살펴보면 다음과 같다.
다수의 공통 데이터 쓰기부(31,32,33,34)는 다수의 쓰기 데이터(DATA_IN0, DATA_IN1, DATA_IN2, DATA_IN3)를 제1 메모리 뱅크(UPPER BANK)의 전송라인(U1,U2,U3,U4) 또는 제2 메모리 뱅크(LOWER BANK)의 전송라인(D1,D2,D3,D4)을 통해서 해당 메모리 뱅크 내부의 메모리 셀(Memory Cell)로 전송하게 된다. 참고적으로 제1 메모리 뱅크(UPPER BANK)의 전송라인(U1,U2,U3,U4)과 제2 메모리 뱅크(LOWER BANK)의 전송라인(D1,D2,D3,D4)은 서로 동일한 컬럼위치정보를 갖고 있다.
일반적으로 데이터 쓰기부는 각 메모리 뱅크에 할당되어 있는데 본 실시예에서는 제1 메모리 뱅크(UPPER BANK) 및 제2 메모리 뱅크(LOWER BANK)의 전송라인을 공통으로 구동할 수 있는 공통 데이터 쓰기부를 구비하여 공통 컬럼 디코딩 영역(YDEC AREA)에 구비되는 회로의 면적을 감소시킬 수 있다.
다수의 공통 데이터 쓰기부(31,32,33,34)는 각각 동일한 회로로 구성되므로, 대표적으로 제1 공통 데이터 쓰기부(31)를 살펴보면 다음과 같다. 제1 공통 데이터 쓰기부(31)는 제1 메모리 뱅크(UPPER BANK)의 제1 전송라인(U1) 또는 제2 메모리 뱅크(LOWER BANK)의 제1 전송라인(D1)에 선택적으로 제1 쓰기 데이터(DATA_IN0)를 구동한다. 제1 메모리 뱅크(UPPER BANK) 및 제2 메모리 뱅크(LOWER BANK)는 어느 하나가 선택적으로 액티브(Active) 되므로, 액티브(Active) 된 메모리 뱅크에 쓰기 데이터가 구동된다.
도 4는 본 발명의 제1 실시예에 따른 데이터 쓰기회로의 회로도이다.
도 4를 참조하면 데이터 쓰기회로는, 쓰기 데이터(DIN·DINB)에 대응하는 공통 구동제어신호(LAT·LATB, DRV·DRVB)를 생성하기 위한 공통 쓰기 제어부(41)와, 공통 구동제어신호(LAT·LATB, DRV·DRVB)를 입력받아 뱅크 선택신호(UP,DN)에 응답하여 선택적으로 활성화되는 제1 구동제어신호(LAT_U·LATB_U, DRV_U·DRVB_U) 및 제2 구동제어신호(LAT_D·LATB_D, DRV_D·DRVB_D)를 출력하기 위한 구동 선택부(42)와, 제1 구동제어신호(LAT_U·LATB_U, DRV_U·DRVB_U)에 응답하여 제1 메모리 뱅크의 전송라인(LIO1·LIO1B)을 구동하기 위한 제1 쓰기 구동부(43A)와, 제2 구동제어신호(LAT_D·LATB_D, DRV_D·DRVB_D)에 응답하여 제2 메모리 뱅크의 전송라인(LIO2·LIO2B)을 구동하기 위한 제2 쓰기 구동부(43B)를 구비한다. 참고적으로 제1 메모리 뱅크의 전송라인(LIO1·LIO1B)과 제2 메모리 뱅크의 전송라인(LIO2·LIO2B)은 동일한 컬럼위치정보를 갖고 있다.
상기와 같이 구성되는 데이터 쓰기회로의 세부구성과 주요동작을 살펴보면 다음과 같다.
공통 쓰기 제어부(41)는 라이트 신호(BWEN) 및 라이트 마스크 신호(WDM)에 응답하여 구동 인에이블 신호(BWENP)를 생성하기 위한 인에이블 신호 생성부(410)와, 구동 인에이블 신호(BWENP)에 응답하여 쓰기 데이터(DIN·DINB)에 대응하는 공통 구동제어신호(LAT·LATB, DRV·DRVB)를 생성하기 위한 구동제어신호 생성부(420)로 구성된다.
여기에서 인에이블 신호 생성부(410)는 라이트 신호(BWEN)를 입력으로 하는 제1 인버터(INV1)와, 라이트 마스크 신호(WDM)를 입력으로 하는 제2 인버터(INV2)와, 라이트 신호(BWEN)에 응답하여 제2 인버터(INV2)의 출력신호를 선택적으로 출력하기 위한 스위칭부(TG)와, 스위칭부(TG)의 출력신호를 저장하기 위한 래치부(411)와, 제1 인버터(INV1) 및 래치부(411)의 출력신호를 부정 논리합하여 구동 인에이블 신호(BWENP)를 생성하기 위한 논리 조합부(NOR1)로 구성된다. 실시예에서 스위칭부(TG)는 트랜스미션 게이트(TRANSMISSION GATE, TG)로 구성되었다.
라이트 신호(BWEN)가 로우레벨일 때 스위칭부(TG)가 턴온(TURN ON) 되어 래치부(411)에 라이트 마스크 신호(WDM)를 저장하여 마스크(MASK) 동작 여부를 결정하게 된다. 라이트 신호(BWEN)가 하이레벨로 액티브 되고 라이트 마스크 신호(WDM)가 로우레벨이면 논리 조합부(NOR1)에서 생성되는 구동 인에이블 신호(BWENP)가 하이레벨로 액티브 되어 구동제어신호 생성부(420)를 활성화시키게 된다.
또한, 구동제어신호 생성부(420)는 차동형태의 쓰기 데이터(DIN·DINB)를 입력으로 하여 차동 출력단(N1·N2)으로 공통 구동제어신호(LAT·LATB, DRV·DRVB)를 출력하는 크로스커플 래치 증폭회로(Cross Couple Latch Amplifier, 421)로 구성된다. 또한, 참고적으로 본 실시예와 같이 구동제어신호 생성부(420)는 구동 인에이블 신호(BWENP)에 응답하여 차동 출력단(N1·N2)을 프리차지 하기 위한 프리차지부(422)를 더 포함하여 구성될 수도 있다. 즉, 구동제어신호 생성부(420)는 전원전압단(VDD)과 차동 입력부(MN3,MN4) 사이에 접속되어 차동 출력단(N1·N2)의 전압레벨의 제어를 받는 로딩부(MP1,MP2,MN1,MN2)와, 차동 출력단(N1·N2)에서 각각 출력 되는 신호(LAT,LATB)를 입력으로 하는 제1 및 제2 인버터(INV1,INV2)와, 차동형태의 쓰기 데이터(DIN·DINB)를 입력으로 하는 차동 입력부(MN3,MN4)와, 구동 인에이블 신호(BWENP)에 응답하여 차동 입력부(MN3,MN4)에 바이어스 전류를 제공하기 위한 바이어스부(MN5)로 구성된다. 또한, 프리차지부(422)는 구동 인에이블 신호(BWENP)의 제어를 받아 차동 출력단(N1·N2)에 프리차지전압(VDD)을 공급하기 위한 다수의 PMOS 트랜지스터(MP11,MP12,MP13)로 구성된다.
우선, 구동 인에이블 신호(BWENP)가 로우레벨이면 바이어스부(MN5)는 바이어스 전류를 공급하지 않게 되어 크로스커플 래치 증폭회로(Cross Couple Latch Amplifier, 421)는 활성화 되지 않으며, 구동 인에이블 신호(BWENP)에 의해 프리차지부(422)의 PMOS 트랜지스터(MP11,MP12,MP13)가 턴온(TURN ON) 되어 차동 출력단(N1·N2)을 전원전압(VDD) 레벨로 프리차지시키게 된다.
다음으로, 구동 인에이블 신호(BWENP)가 하이레벨이면 프리차지부(422)의 차동 출력단(N1·N2)에 대한 프리차지 동작이 종료되며, 크로스커플 래치 증폭회로(Cross Couple Latch Amplifier, 421)는 입력되는 쓰기 데이터(DIN·DINB)에 대응하는 공통 구동제어신호(LAT·LATB, DRV·DRVB)를 출력하게 된다.
구동 선택부(42)는 공통 구동제어신호(LAT·LATB, DRV·DRVB)와 제1 뱅크 선택선호(UP)를 부정 논리곱하여 제1 구동제어신호(LAT_U·LATB_U, DRV_U·DRVB_U)를 생성하기 위한 제1 논리 조합부(NAND1,NAND3,NAND5,NAND7)와, 공통 구동제어신호(LAT·LATB, DRV·DRVB)와 제2 뱅크 선택선호(DN)를 부정 논리곱하여 제2 구동제 어신호(LAT_D·LATB_D, DRV_D·DRVB_D)를 생성하기 위한 제2 논리 조합부(NAND2,NAND4,NAND6,NAND8)로 구성된다.
제1 뱅크 선택선호(UP)가 하이레벨이면 공통 구동제어신호(LAT·LATB, DRV·DRVB)에 대응하여 제1 구동제어신호(LAT_U·LATB_U, DRV_U·DRVB_U)가 활성화된다. 또한, 제2 뱅크 선택선호(DN)가 하이레벨이면 공통 구동제어신호(LAT·LATB, DRV·DRVB)에 대응하여 제2 구동제어신호(LAT_D·LATB_D, DRV_D·DRVB_D)가 활성화된다.
제1 쓰기 구동부(43A)는 제1 구동제어신호(LAT_U·LATB_U, DRV_U·DRVB_U)에 응답하여 제1 메모리 뱅크의 정전송라인과 부전송라인(LIO1·LIO1B)을 차동구동하기 위한 차동 구동부(430A,440A)로 구성된다. 또한, 참고적으로 본 실시예와 같이 제1 쓰기 구동부(43A)는 프리차지신호(LIOPCG1)에 응답하여 제1 메모리 뱅크의 정전송라인과 부전송라인(LIO1·LIO1B)을 프리차지하기 위한 전송라인 프리차지부(450A)를 더 포함하여 구성될 수도 있다. 여기에서 전송라인 프리차지부(450A)는 프리차지신호(LIOPCG1)의 제어를 받아 제1 메모리 뱅크의 정전송라인과 부전송라인(LIO1·LIO1B)에 프리차지전압(VPRE)을 공급하기 위한 다수의 NMOS 트랜지스터(MN31,MN32,MN33)로 구성된다.
제2 쓰기 구동부(43B)는 제2 구동제어신호(LAT_D·LATB_D, DRV_D·DRVB_D)에 응답하여 제2 메모리 뱅크의 정전송라인과 부전송라인(LIO2·LIO2B)을 차동구동하기 위한 차동 구동부(430B,440B)로 구성된다. 또한, 참고적으로 본 실시예와 같이 제2 쓰기 구동부(43B)는 프리차지신호(LIOPCG2)에 응답하여 제2 메모리 뱅크의 정 전송라인과 부전송라인(LIO2·LIO2B)을 프리차지하기 위한 전송라인 프리차지부(450B)를 더 포함하여 구성될 수도 있다. 여기에서 전송라인 프리차지부(450B)는 프리차지신호(LIOPCG2)의 제어를 받아 제2 메모리 뱅크의 정전송라인과 부전송라인(LIO2·LIO2B)에 프리차지전압(VPRE)을 공급하기 위한 다수의 NMOS 트랜지스터(MN31,MN32,MN33)로 구성된다.
제1 쓰기 구동부(43A) 및 제2 쓰기 구동부(43B)의 차동 구동부(430A·440A, 430B·440B)는 구동 선택부(42)에서 출력되는 제1 구동제어신호(LAT_U·LATB_U, DRV_U·DRVB_U) 및 제2 구동제어신호(LAT_D·LATB_D, DRV_D·DRVB_D)의 제어에 따라 제1 메모리 뱅크의 전송라인(LIO1·LIO1B) 또는 제2 메모리 뱅크의 전송라인(LIO2·LIO2B)을 선택적으로 차동구동하게 된다. 즉, 구동 선택부(42)에서 제1 구동제어신호(LAT_U·LATB_U, DRV_U·DRVB_U)가 활성화 되면 제1 구동제어신호(LAT_U·LATB_U, DRV_U·DRVB_U)에 따라 제1 메모리 뱅크의 전송라인(LIO1·LIO1B)이 구동되고, 제2 구동제어신호(LAT_D·LATB_D, DRV_D·DRVB_D)가 활성화 되면 제2 구동제어신호(LAT_D·LATB_D, DRV_D·DRVB_D)에 따라 제2 메모리 뱅크의 전송라인(LIO2·LIO2B)이 구동된다. 또한, 제1 쓰기 구동부(43A)와 제2 쓰기 구동부(43B)는 각각의 전송라인 프리차지부(450A,450B)를 구비하고 있으므로, 해당 프리차지신호(LIOPCG1,LIOPCG2)가 하이레벨로 액티브되면 NMOS 트랜지스터(MN31,MN32,MN33)가 턴온(TURN ON) 되어 전송라인쌍 (LIO1·LIO1B, LIO2·LIO2B)을 프리차지하게 된다.
도 5는 본 발명의 제2 실시예에 따른 데이터 쓰기회로의 회로도이다.
도 5를 참조하면 데이터 쓰기회로는, 쓰기 데이터(DIN·DINB)에 대응하는 공통 구동제어신호(LAT·LATB, DRV·DRVB)를 생성하기 위한 공통 쓰기 제어부(51)와, 공통 구동제어신호(LAT·LATB, DRV·DRVB) 및 뱅크 선택신호(BS)에 응답하여 선택적으로 제1 메모리 뱅크의 전송라인(LIO1·LIO1B)을 구동하기 위한 제1 쓰기 구동부(52A)와, 공통 구동제어신호(LAT·LATB, DRV·DRVB) 및 뱅크 선택신호(BS)에 응답하여 선택적으로 제2 메모리 뱅크의 전송라인(LIO2·LIO2B)을 구동하기 위한 제2 쓰기 구동부(52B)를 구비한다. 참고적으로 제1 메모리 뱅크의 전송라인(LIO1·LIO1B)과 제2 메모리 뱅크의 전송라인(LIO2·LIO2B)은 동일한 컬럼위치정보를 갖고 있다.
상기와 같이 구성되는 데이터 쓰기회로의 세부구성과 주요동작을 살펴보면 다음과 같다.
공통 쓰기 제어부(51)는 라이트 신호(BWEN) 및 라이트 마스크 신호(WDM)에 응답하여 구동 인에이블 신호(BWENP)를 생성하기 위한 인에이블 신호 생성부(510)와, 구동 인에이블 신호(BWENP)에 응답하여 쓰기 데이터(DIN·DINB)에 대응하는 공통 구동제어신호(LAT·LATB, DRV·DRVB)를 생성하기 위한 구동제어신호 생성부(520)로 구성된다.
여기에서 인에이블 신호 생성부(510)는 라이트 신호(BWEN)를 입력으로 하는 제1 인버터(INV1)와, 라이트 마스크 신호(WDM)를 입력으로 하는 제2 인버터(INV2) 와, 라이트 신호(BWEN)에 응답하여 제2 인버터(INV2)의 출력신호를 선택적으로 출력하기 위한 스위칭부(TG)와, 스위칭부(TG)의 출력신호를 저장하기 위한 래치부(511)와, 제1 인버터(INV1) 및 래치부(511)의 출력신호를 부정 논리합하여 구동 인에이블 신호(BWENP)를 생성하기 위한 논리 조합부(NOR1)로 구성된다. 실시예에서 스위칭부(TG)는 트랜스미션 게이트(TRANSMISSION GATE, TG)로 구성되었다.
라이트 신호(BWEN)가 로우레벨일 때 스위칭부(TG)가 턴온(TURN ON) 되어 래치부(511)에 라이트 마스크 신호(WDM)를 저장하여 마스크(MASK) 동작 여부를 결정하게 된다. 라이트 신호(BWEN)가 하이레벨로 액티브 되고 라이트 마스크 신호(WDM)가 로우레벨이면 논리 조합부(NOR1)에서 생성되는 구동 인에이블 신호(BWENP)가 하이레벨로 액티브 되어 구동제어신호 생성부(520)를 활성화시키게 된다.
또한, 구동제어신호 생성부(520)는 차동형태의 쓰기 데이터(DIN·DINB)를 입력으로 하여 차동 출력단(N1·N2)으로 공통 구동제어신호(LAT·LATB, DRV·DRVB)를 출력하는 크로스커플 래치 증폭회로(Cross Couple Latch Amplifier, 521)로 구성된다. 또한, 참고적으로 본 실시예와 같이 구동제어신호 생성부(520)는 구동 인에이블 신호(BWENP)에 응답하여 차동 출력단(N1·N2)을 프리차지 하기 위한 프리차지부(522)를 더 포함하여 구성될 수도 있다. 즉, 구동제어신호 생성부(520)는 전원전압단(VDD)과 차동 입력부(MN3,MN4) 사이에 접속되어 차동 출력단(N1·N2)의 전압레벨의 제어를 받는 로딩부(MP1,MP2,MN1,MN2)와, 차동 출력단(N1·N2)에서 각각 출력되는 신호(LAT,LATB)를 입력으로 하는 제1 및 제2 인버터(INV1,INV2)와, 차동형태의 쓰기 데이터(DIN·DINB)를 입력으로 하는 차동 입력부(MN3,MN4)와, 구동 인에이 블 신호(BWENP)에 응답하여 차동 입력부(MN3,MN4)에 바이어스 전류를 제공하기 위한 바이어스부(MN5)로 구성된다. 또한, 프리차지부(522)는 구동 인에이블 신호(BWENP)의 제어를 받아 차동 출력단(N1·N2)에 프리차지전압(VDD)을 공급하기 위한 다수의 PMOS 트랜지스터(MP11,MP12,MP13)로 구성된다.
우선, 구동 인에이블 신호(BWENP)가 로우레벨이면 바이어스부(MN5)는 바이어스 전류를 공급하지 않게 되어 크로스커플 래치 증폭회로(Cross Couple Latch Amplifier, 521)는 활성화 되지 않으며, 구동 인에이블 신호(BWENP)에 의해 프리차지부(522)의 PMOS 트랜지스터(MP11,MP12,MP13)가 턴온(TURN ON) 되어 차동 출력단(N1·N2)을 전원전압(VDD) 레벨로 프리차지시키게 된다.
다음으로, 구동 인에이블 신호(BWENP)가 하이레벨이면 프리차지부(522)의 차동 출력단(N1·N2)에 대한 프리차지 동작이 종료되며, 크로스커플 래치 증폭회로(Cross Couple Latch Amplifier, 521)는 입력되는 쓰기 데이터(DIN·DINB)에 대응하는 공통 구동제어신호(LAT·LATB, DRV·DRVB)를 출력하게 된다.
제1 쓰기 구동부(52A)는 공통 구동제어신호(LAT·LATB, DRV·DRVB) 및 뱅크 선택신호(BS)에 응답하여 제1 메모리 뱅크의 정전송라인과 부전송라인(LIO1·LIO1B)을 차동구동하기 위한 차동 구동부(530A,540A)로 구성된다. 또한, 참고적으로 본 실시예와 같이 제1 쓰기 구동부(52A)는 프리차지신호(LIOPCG1)에 응답하여 제1 메모리 뱅크의 정전송라인과 부전송라인(LIO1·LIO1B)을 프리차지하기 위한 전송라인 프리차지부(550A)를 더 포함하여 구성될 수도 있다. 여기에서 전송라인 프 리차지부(550A)는 프리차지신호(LIOPCG1)의 제어를 받아 제1 메모리 뱅크의 정전송라인과 부전송라인(LIO1·LIO1B)에 프리차지전압(VPRE)을 공급하기 위한 다수의 NMOS 트랜지스터(MN31,MN32,MN33)로 구성된다.
제2 쓰기 구동부(52B)는 공통 구동제어신호(LAT·LATB, DRV·DRVB) 및 뱅크 선택신호(BS)에 응답하여 제2 메모리 뱅크의 정전송라인과 부전송라인(LIO2·LIO2B)을 차동구동하기 위한 차동 구동부(530B,540B)로 구성된다. 또한, 참고적으로 본 실시예와 같이 제2 쓰기 구동부(52B)는 프리차지신호(LIOPCG2)에 응답하여 제2 메모리 뱅크의 정전송라인과 부전송라인(LIO2·LIO2B)을 프리차지하기 위한 전송라인 프리차지부(550B)를 더 포함하여 구성될 수도 있다. 여기에서 전송라인 프리차지부(550B)는 프리차지신호(LIOPCG2)의 제어를 받아 제2 메모리 뱅크의 정전송라인과 부전송라인(LIO2·LIO2B)에 프리차지전압(VPRE)을 공급하기 위한 다수의 NMOS 트랜지스터(MN31,MN32,MN33)로 구성된다.
제1 쓰기 구동부(52A) 및 제2 쓰기 구동부(52B)의 차동 구동부(530A·540A, 530B·540B)는 공통 구동제어신호(LAT·LATB, DRV·DRVB)와 뱅크 선택신호(BS)의 제어에 따라 제1 메모리 뱅크의 전송라인(LIO1·LIO1B) 또는 제2 메모리 뱅크의 전송라인(LIO2·LIO2B)을 선택적으로 차동구동하게 된다. 즉, 뱅크 선택신호(BS)가 하이레벨 이면 공통 구동제어신호(LAT·LATB, DRV·DRVB)에 따라 제1 메모리 뱅크의 전송라인(LIO1·LIO1B)이 구동되고, 뱅크 선택신호(BS)가 로우레벨 이면 공통 구동제어신호(LAT·LATB, DRV·DRVB)에 따라 제2 메모리 뱅크의 전송라인(LIO2·LIO2B)이 구동된다. 또한, 제1 쓰기 구동부(52A)와 제2 쓰기 구동부(52B)는 각각의 전송라인 프리차지부(550A,550B)를 구비하고 있으므로, 해당 프리차지신호(LIOPCG1,LIOPCG2)가 하이레벨로 액티브되면 NMOS 트랜지스터(MN31,MN32,MN33)가 턴온(TURN ON) 되어 전송라인쌍 (LIO1·LIO1B, LIO2·LIO2B)을 프리차지하게 된다.
도 6은 본 발명의 제3 실시예에 따른 데이터 쓰기회로의 회로도이다.
도 6을 참조하면 데이터 쓰기회로는, 쓰기 데이터(DIN·DINB)에 대응하는 공통 구동제어신호(LAT·LATB, DRV·DRVB)를 생성하기 위한 공통 쓰기 제어부(61)와, 공통 구동제어신호(LAT·LATB, DRV·DRVB)에 응답하여 뱅크 선택신호(BS,BSB)에 의해 선택된 제1 메모리 뱅크의 전송라인(LIO1·LIO1B) 또는 제2 메모리 뱅크의 전송라인(LIO2·LIO2B)을 구동하기 위한 공통 쓰기 구동부(62)를 구비한다. 참고적으로 제1 메모리 뱅크의 전송라인(LIO1·LIO1B)과 제2 메모리 뱅크의 전송라인(LIO2·LIO2B)은 동일한 컬럼위치정보를 갖고 있다.
상기와 같이 구성되는 데이터 쓰기회로의 세부구성과 주요동작을 살펴보면 다음과 같다.
공통 쓰기 제어부(61)는 라이트 신호(BWEN) 및 라이트 마스크 신호(WDM)에 응답하여 구동 인에이블 신호(BWENP)를 생성하기 위한 인에이블 신호 생성부(610)와, 구동 인에이블 신호(BWENP)에 응답하여 쓰기 데이터(DIN·DINB)에 대응하는 공통 구동제어신호(LAT·LATB, DRV·DRVB)를 생성하기 위한 구동제어신호 생성부(620)로 구성된다.
여기에서 인에이블 신호 생성부(610)는 라이트 신호(BWEN)를 입력으로 하는 제1 인버터(INV1)와, 라이트 마스크 신호(WDM)를 입력으로 하는 제2 인버터(INV2)와, 라이트 신호(BWEN)에 응답하여 제2 인버터(INV2)의 출력신호를 선택적으로 출력하기 위한 스위칭부(TG)와, 스위칭부(TG)의 출력신호를 저장하기 위한 래치부(611)와, 제1 인버터(INV1) 및 래치부(611)의 출력신호를 부정 논리합하여 구동 인에이블 신호(BWENP)를 생성하기 위한 논리 조합부(NOR1)로 구성된다. 실시예에서 스위칭부(TG)는 트랜스미션 게이트(TRANSMISSION GATE, TG)로 구성되었다.
라이트 신호(BWEN)가 로우레벨일 때 스위칭부(TG)가 턴온(TURN ON) 되어 래치부(611)에 라이트 마스크 신호(WDM)를 저장하여 마스크(MASK) 동작 여부를 결정하게 된다. 라이트 신호(BWEN)가 하이레벨로 액티브 되고 라이트 마스크 신호(WDM)가 로우레벨이면 논리 조합부(NOR1)에서 생성되는 구동 인에이블 신호(BWENP)가 하이레벨로 액티브 되어 구동제어신호 생성부(620)를 활성화시키게 된다.
또한, 구동제어신호 생성부(620)는 차동형태의 쓰기 데이터(DIN·DINB)를 입력으로 하여 차동 출력단(N1·N2)으로 공통 구동제어신호(LAT·LATB, DRV·DRVB)를 출력하는 크로스커플 래치 증폭회로(Cross Couple Latch Amplifier, 621)로 구성된다. 또한, 참고적으로 본 실시예와 같이 구동제어신호 생성부(620)는 구동 인에이블 신호(BWENP)에 응답하여 차동 출력단(N1·N2)을 프리차지 하기 위한 프리차지부(622)를 더 포함하여 구성될 수도 있다. 즉, 구동제어신호 생성부(620)는 전원전압단(VDD)과 차동 입력부(MN3,MN4) 사이에 접속되어 차동 출력단(N1·N2)의 전압레벨의 제어를 받는 로딩부(MP1,MP2,MN1,MN2)와, 차동 출력단(N1·N2)에서 각각 출력 되는 신호(LAT,LATB)를 입력으로 하는 제1 및 제2 인버터(INV1,INV2)와, 차동형태의 쓰기 데이터(DIN·DINB)를 입력으로 하는 차동 입력부(MN3,MN4)와, 구동 인에이블 신호(BWENP)에 응답하여 차동 입력부(MN3,MN4)에 바이어스 전류를 제공하기 위한 바이어스부(MN5)로 구성된다. 또한, 프리차지부(622)는 구동 인에이블 신호(BWENP)의 제어를 받아 차동 출력단(N1·N2)에 프리차지전압(VDD)을 공급하기 위한 다수의 PMOS 트랜지스터(MP11,MP12,MP13)로 구성된다.
우선, 구동 인에이블 신호(BWENP)가 로우레벨이면 바이어스부(MN5)는 바이어스 전류를 공급하지 않게 되어 크로스커플 래치 증폭회로(Cross Couple Latch Amplifier, 621)는 활성화 되지 않으며, 구동 인에이블 신호(BWENP)에 의해 프리차지부(622)의 PMOS 트랜지스터(MP11,MP12,MP13)가 턴온(TURN ON) 되어 차동 출력단(N1·N2)을 전원전압(VDD) 레벨로 프리차지시키게 된다.
다음으로, 구동 인에이블 신호(BWENP)가 하이레벨이면 프리차지부(622)의 차동 출력단(N1·N2)에 대한 프리차지 동작이 종료되며, 크로스커플 래치 증폭회로(Cross Couple Latch Amplifier, 621)는 입력되는 쓰기 데이터(DIN·DINB)에 대응하는 공통 구동제어신호(LAT·LATB, DRV·DRVB)를 출력하게 된다.
공통 쓰기 구동부(62)는 공통 구동제어신호(LAT·LATB, DRV·DRVB)에 응답하여 제1 출력단(N21)과 제2 출력단(N22)을 차동구동하기 위한 차동 구동부(630·640)와, 뱅크 선택신호(BS,BSB)에 응답하여 제1 메모리 뱅크의 정전송라인 및 부전송라인(LIO1·LIO1B) 또는 제2 메모리 뱅크의 정전송라인 및 부전송라인(LIO2· LIO2B)으로 제1 및 제2 출력단(N11,N22)의 신호를 선택적으로 전달하기 위한 스위칭부(TG1·TG2, TG3·TG4)로 구성된다. 또한, 참고적으로 본 실시예와 같이 공통 쓰기 구동부(62)는 제1 프리차지신호(LIOPCG1)에 응답하여 제1 메모리 뱅크의 정전송라인과 부전송라인(LIO1·LIO1B)을 프리차지하기 위한 제1 전송라인 프리차지부(650A)와, 제2 프리차지신호(LIOPCG2)에 응답하여 제2 메모리 뱅크의 정전송라인과 부전송라인(LIO2·LIO2B) 프리차지하기 위한 제2 전송라인 프리차지부(650B)를 더 포함하여 구성될 수도 있을 것이다. 여기에서 제1 전송라인 프리차지부(650A)는 제1 프리차지신호(LIOPCG1)의 제어를 받아 제1 메모리 뱅크의 정전송라인과 부전송라인(LIO1·LIO1B)에 프리차지전압(VPRE)을 공급하기 위한 다수의 NMOS 트랜지스터(MN31,MN32,MN33)로 구성된다. 또한, 제2 전송라인 프리차지부(650B)는 제2 프리차지신호(LIOPCG2)의 제어를 받아 제2 메모리 뱅크의 정전송라인과 부전송라인(LIO2·LIO2B)에 프리차지전압(VPRE)을 공급하기 위한 다수의 NMOS 트랜지스터(MN41,MN42,MN43)로 구성된다.
공통 쓰기 구동부(62)의 차동 구동부(630·640)는 공통 구동제어신호(LAT·LATB, DRV·DRVB)의 제어에 따라 제1 및 제2 출력단(N11,N22)을 차동구동하게 된다. 이때, 뱅크 선택신호(BS,BSB)에 의해 스위칭부(TG1·TG2, TG3·TG4) 중 제1 스위치(TG1·TG2) 또는 제2 스위치(TG3·TG4)가 선택적으로 턴온(TURN ON) 된다. 제1 스위치(TG1·TG2)가 턴온(TURN ON) 되면 제1 및 제2 출력단(N11,N22)에 구동된 신호가 제1 메모리 뱅크의 전송라인(LIO1·LIO1B)으로 전달된다. 또한, 제2 스위치(TG3·TG4)가 턴온(TURN ON) 되면 제1 및 제2 출력단(N11,N22)에 구동된 신호가 제2 메모리 뱅크의 전송라인(LIO2·LIO2B)으로 전달된다. 한편, 제1 및 제2 메모리 뱅크의 전송라인에 각각 할당된 제1 전송라인 프리차지부(650A)와 제2 전송라인 프리차지부(650B)는 해당 프리차지신호(LIOPCG1,LIOPCG2)가 하이레벨로 액티브되면 NMOS 트랜지스터(MN31·MN32·MN33, MN41·MN42·MN43)가 턴온(TURN ON) 되어 전송라인쌍(LIO1·LIO1B, LIO2·LIO2B)을 프리차지하게 된다.
예시한 제1 내지 제3 실시예의 데이터 쓰기회로 중 제3 실시예의 데이터 쓰기회로는 쓰기 제어부와 쓰기 구동부가 모두 공통회로로 구성된다. 따라서 가장 작은 면적을 차지하므로, 'NETDIE' 측면에서 가장 유리하다.
이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 본 발명의 기술적 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 본 발명의 기술적 사상과는 직접 관련이 없는 부분이지만, 본 발명을 보다 자세히 설명하기 위하여 추가적인 구성을 포함한 실시예를 예시할 수 있다. 또한, 신호 및 회로의 활성화 상태를 나타내기 위한 액티브 하이(Active High) 또는 액티브 로우(Active Low)의 구성은 실시예에 따라 달라질 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 트랜지스터의 구성은 변경될 수 있다. 즉, PMOS 트랜지스터와 NMOS 트랜지스터의 구성은 서로 대체될 수 있을 것이며, 필요에 따라 다양한 트랜지스터를 이용하여 구현될 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 로직 게이트(LOGIC GATE)의 구성은 변경될 수 있다. 즉 부정논리곱 수단, 부정논리합 수단 등은 난드 게이트(NAND GATE), 노어 게이트(NOR GATE), 인버터(INVERTER) 등의 다양한 조합을 통해서 구성될 수 있을 것이다.
특히, 본 실시예에서 쓰기 데이터는 차동형태로 입력되었으나 이는 실시예에 따른 하나의 예시일 뿐이며, 데이터의 형태가 본 발명을 한정하지는 않는다. 이러한 회로의 변경은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.
도 1은 종래기술의 반도체 메모리 장치에 대한 구성도이다.
도 2는 종래기술의 데이터 쓰기회로에 대한 회로도이다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도이다.
도 4는 본 발명의 제1 실시예에 따른 데이터 쓰기회로의 회로도이다.
도 5는 본 발명의 제2 실시예에 따른 데이터 쓰기회로의 회로도이다.
도 6은 본 발명의 제3 실시예에 따른 데이터 쓰기회로의 회로도이다.
*도면의 주요 부분에 대한 부호의 설명
41, 51, 61 : 공통 쓰기 제어부
42 : 구동 선택부
43A, 52A : 제1 쓰기 구동부
43B, 52B : 제2 쓰기 구동부
62 : 공통 쓰기 구동부
410, 510, 610 : 인에이블 신호 생성부
420, 520, 620구동제어신호 생성부
도면에서 PMOS 트랜지스터와 NMOS 트랜지스터는 각각 MPi, MNi (i=0,1,2, … ) 으로 표시함.

Claims (51)

  1. 제1 및 제2 메모리 뱅크; 및
    상기 제1 및 제2 메모리 뱅크 중 액티브(Active)된 메모리 뱅크에 쓰기 데이터를 구동하기 위한 공통 데이터 쓰기부
    를 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 공통 데이터 쓰기부는,
    상기 쓰기 데이터를 액티브(Active)된 메모리 뱅크에 구동하도록 제어하기 위한 공통 쓰기 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 제1 및 제2 메모리 뱅크는 뱅크 선택신호에 의해 선택적으로 액티브 되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 공통 데이터 쓰기부는,
    상기 제1 메모리 뱅크와 상기 제2 메모리 뱅크 사이의 공통 컬럼 디코딩 영역에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 쓰기 데이터에 대응하는 공통 구동제어신호를 생성하기 위한 공통 쓰기 제어부; 및
    상기 공통 구동제어신호에 응답하여 뱅크 선택신호에 의해 선택된 제1 메모리 뱅크의 전송라인 또는 제2 메모리 뱅크의 전송라인을 구동하기 위한 공통 쓰기 구동부
    를 구비하는 반도체 메모리 장치의 데이터 쓰기회로.
  6. 제5항에 있어서,
    상기 제1 메모리 뱅크의 전송라인과 상기 제2 메모리 뱅크의 전송라인은 동일한 컬럼위치정보를 갖는 것을 특징으로 하는 반도체 메모리 장치의 데이터 쓰기회로.
  7. 제5항에 있어서,
    상기 공통 쓰기 제어부는,
    라이트 신호 및 라이트 마스크 신호에 응답하여 구동 인에이블 신호를 생성하기 위한 인에이블 신호 생성부; 및
    상기 구동 인에이블 신호에 응답하여 상기 쓰기 데이터에 대응하는 상기 공통 구동제어신호를 생성하기 위한 구동제어신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 쓰기회로.
  8. 제7항에 있어서,
    상기 인에이블 신호 생성부는,
    상기 라이트 신호를 입력으로 하는 제1 인버터;
    상기 라이트 마스크 신호를 입력으로 하는 제2 인버터;
    상기 라이트 신호에 응답하여 상기 제2 인버터의 출력신호를 선택적으로 출력하기 위한 스위칭부;
    상기 스위칭부의 출력신호를 저장하기 위한 래치부; 및
    상기 제1 인버터 및 상기 래치부의 출력신호를 부정 논리합하여 상기 구동 인에이블 신호를 생성하기 위한 논리 조합부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 쓰기회로.
  9. 제8항에 있어서,
    상기 스위칭부는 트랜스미션 게이트로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 데이터 쓰기회로.
  10. 제7항에 있어서,
    상기 구동제어신호 생성부는,
    차동형태의 상기 쓰기 데이터를 입력으로 하여 차동 출력단으로 상기 공통 구동제어신호를 출력하는 크로스커플 래치 증폭회로(Cross Couple Latch Amplifier)로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 데이터 쓰기회로.
  11. 제10항에 있어서,
    상기 구동제어신호 생성부는,
    상기 구동 인에이블 신호에 응답하여 상기 차동 출력단을 프리차지 하기 위한 프리차지부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 쓰기회로.
  12. 제7항에 있어서,
    상기 구동제어신호 생성부는,
    전원전압단과 차동 입력부 사이에 접속되어 차동 출력단의 전압레벨의 제어를 받는 로딩부;
    상기 차동 출력단에서 각각 출력되는 신호를 입력으로 하는 제1 및 제2 인버터;
    차동형태의 상기 쓰기 데이터를 입력으로 하는 상기 차동 입력부; 및
    상기 구동 인에이블 신호에 응답하여 상기 차동 입력부에 바이어스 전류를 제공하기 위한 바이어스부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 쓰기회로.
  13. 제12항에 있어서,
    상기 구동제어신호 생성부는,
    상기 구동 인에이블 신호에 응답하여 상기 차동 출력단을 프리차지 하기 위한 프리차지부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 쓰기회로.
  14. 제13항에 있어서,
    상기 프리차지부는,
    상기 구동 인에이블 신호의 제어를 받아 상기 차동 출력단에 프리차지전압을 공급하기 위한 다수의 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 쓰기회로.
  15. 제5항에 있어서,
    상기 공통 쓰기 구동부는,
    상기 공통 구동제어신호에 응답하여 제1 출력단과 제2 출력단을 차동구동하기 위한 차동 구동부; 및
    상기 뱅크 선택신호에 응답하여 상기 제1 메모리 뱅크의 정전송라인 및 부전송라인 또는 상기 제2 메모리 뱅크의 정전송라인 및 부전송라인으로 상기 제1 및 제2 출력단의 신호를 선택적으로 전달하기 위한 스위칭부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 쓰기회로.
  16. 제15항에 있어서,
    상기 공통 쓰기 구동부는,
    제1 프리차지신호에 응답하여 상기 제1 메모리 뱅크의 정전송라인과 부전송라인을 프리차지하기 위한 제1 전송라인 프리차지부; 및
    제2 프리차지신호에 응답하여 상기 제2 메모리 뱅크의 정전송라인과 부전송라인을 프리차지하기 위한 제2 전송라인 프리차지부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 쓰기회로.
  17. 제16항에 있어서,
    상기 제1 전송라인 프리차지부는,
    상기 제1 프리차지신호의 제어를 받아 상기 제1 메모리 뱅크의 정전송라인과 부전송라인에 프리차지전압을 공급하기 위한 다수의 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 쓰기회로.
  18. 제16항에 있어서,
    상기 제2 전송라인 프리차지부는,
    상기 제2 프리차지신호의 제어를 받아 상기 제2 메모리 뱅크의 정전송라인과 부전송라인에 프리차지전압을 공급하기 위한 다수의 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 쓰기회로.
  19. 쓰기 데이터에 대응하는 공통 구동제어신호를 생성하기 위한 공통 쓰기 제어 부;
    상기 공통 구동제어신호를 입력받아 뱅크 선택신호에 응답하여 선택적으로 활성화되는 제1 및 제2 구동제어신호를 출력하기 위한 구동 선택부;
    상기 제1 구동제어신호에 응답하여 제1 메모리 뱅크의 전송라인을 구동하기 위한 제1 쓰기 구동부; 및
    상기 제2 구동제어신호에 응답하여 제2 메모리 뱅크의 전송라인을 구동하기 위한 제2 쓰기 구동부
    를 구비하는 반도체 메모리 장치의 데이터 쓰기회로.
  20. 제19항에 있어서,
    상기 제1 메모리 뱅크의 전송라인과 상기 제2 메모리 뱅크의 전송라인은 동일한 컬럼위치정보를 갖는 것을 특징으로 하는 반도체 메모리 장치의 데이터 쓰기회로.
  21. 제19항에 있어서,
    상기 공통 쓰기 제어부는,
    라이트 신호 및 라이트 마스크 신호에 응답하여 구동 인에이블 신호를 생성하기 위한 인에이블 신호 생성부; 및
    상기 구동 인에이블 신호에 응답하여 상기 쓰기 데이터에 대응하는 상기 공통 구동제어신호를 생성하기 위한 구동제어신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 쓰기회로.
  22. 제21항에 있어서,
    상기 인에이블 신호 생성부는,
    상기 라이트 신호를 입력으로 하는 제1 인버터;
    상기 라이트 마스크 신호를 입력으로 하는 제2 인버터;
    상기 라이트 신호에 응답하여 상기 제2 인버터의 출력신호를 선택적으로 출력하기 위한 스위칭부;
    상기 스위칭부의 출력신호를 저장하기 위한 래치부; 및
    상기 제1 인버터 및 상기 래치부의 출력신호를 부정 논리합하여 상기 구동 인에이블 신호를 생성하기 위한 논리 조합부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 쓰기회로.
  23. 제22항에 있어서,
    상기 스위칭부는 트랜스미션 게이트로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 데이터 쓰기회로.
  24. 제21항에 있어서,
    상기 구동제어신호 생성부는,
    차동형태의 상기 쓰기 데이터를 입력으로 하여 차동 출력단으로 상기 공통 구동제어신호를 출력하는 크로스커플 래치 증폭회로(Cross Couple Latch Amplifier)로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 데이터 쓰기회로.
  25. 제24항에 있어서,
    상기 구동제어신호 생성부는,
    상기 구동 인에이블 신호에 응답하여 상기 차동 출력단을 프리차지 하기 위한 프리차지부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 쓰기회로.
  26. 제21항에 있어서,
    상기 구동제어신호 생성부는,
    전원전압단과 차동 입력부 사이에 접속되어 차동 출력단의 전압레벨의 제어를 받는 로딩부;
    상기 차동 출력단에서 각각 출력되는 신호를 입력으로 하는 제1 및 제2 인버터;
    차동형태의 상기 쓰기 데이터를 입력으로 하는 상기 차동 입력부; 및
    상기 구동 인에이블 신호에 응답하여 상기 차동 입력부에 바이어스 전류를 제공하기 위한 바이어스부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 쓰기회로.
  27. 제26항에 있어서,
    상기 구동제어신호 생성부는,
    상기 구동 인에이블 신호에 응답하여 상기 차동 출력단을 프리차지 하기 위한 프리차지부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 쓰기회로.
  28. 제27항에 있어서,
    상기 프리차지부는,
    상기 구동 인에이블 신호의 제어를 받아 상기 차동 출력단에 프리차지전압을 공급하기 위한 다수의 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 쓰기회로.
  29. 제19항에 있어서,
    상기 구동 선택부는,
    상기 공통 구동제어신호와 제1 뱅크 선택선호를 부정 논리곱하여 상기 제1 구동제어신호를 생성하기 위한 제1 논리 조합부; 및
    상기 공통 구동제어신호와 제2 뱅크 선택선호를 부정 논리곱하여 상기 제2 구동제어신호를 생성하기 위한 제2 논리 조합부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 쓰기회로.
  30. 제19항에 있어서,
    상기 제1 쓰기 구동부는,
    상기 제1 구동제어신호에 응답하여 상기 제1 메모리 뱅크의 정전송라인과 부전송라인을 차동구동하기 위한 차동 구동부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 쓰기회로.
  31. 제30항에 있어서,
    상기 제1 쓰기 구동부는,
    프리차지신호에 응답하여 상기 제1 메모리 뱅크의 정전송라인과 부전송라인 을 프리차지하기 위한 전송라인 프리차지부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 쓰기회로.
  32. 제31항에 있어서,
    상기 전송라인 프리차지부는,
    상기 프리차지신호의 제어를 받아 상기 제1 메모리 뱅크의 정전송라인과 부전송라인에 프리차지전압을 공급하기 위한 다수의 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 쓰기회로.
  33. 제19항에 있어서,
    상기 제2 쓰기 구동부는,
    상기 제2 구동제어신호에 응답하여 상기 제2 메모리 뱅크의 정전송라인과 부전송라인을 차동구동하기 위한 차동 구동부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 쓰기회로.
  34. 제33항에 있어서,
    상기 제2 쓰기 구동부는,
    프리차지신호에 응답하여 상기 제2 메모리 뱅크의 정전송라인과 부전송라인을 프리차지하기 위한 전송라인 프리차지부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 쓰기회로.
  35. 제34항에 있어서,
    상기 전송라인 프리차지부는,
    상기 프리차지신호의 제어를 받아 상기 제2 메모리 뱅크의 정전송라인과 부전송라인에 프리차지전압을 공급하기 위한 다수의 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 쓰기회로.
  36. 쓰기 데이터에 대응하는 공통 구동제어신호를 생성하기 위한 공통 쓰기 제어부;
    상기 공통 구동제어신호 및 뱅크 선택신호에 응답하여 선택적으로 제1 메모리 뱅크의 전송라인을 구동하기 위한 제1 쓰기 구동부; 및
    상기 공통 구동제어신호 및 상기 뱅크 선택신호에 응답하여 선택적으로 제2 메모리 뱅크의 전송라인을 구동하기 위한 제2 쓰기 구동부를 구비하는 반도체 메모리 장치의 데이터 쓰기회로.
  37. 제36항에 있어서,
    상기 제1 메모리 뱅크의 전송라인과 상기 제2 메모리 뱅크의 전송라인은 동일한 컬럼위치정보를 갖는 것을 특징으로 하는 반도체 메모리 장치의 데이터 쓰기회로.
  38. 제36항에 있어서,
    상기 공통 쓰기 제어부는,
    라이트 신호 및 라이트 마스크 신호에 응답하여 구동 인에이블 신호를 생성하기 위한 인에이블 신호 생성부; 및
    상기 구동 인에이블 신호에 응답하여 상기 쓰기 데이터에 대응하는 상기 공통 구동제어신호를 생성하기 위한 구동제어신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 쓰기회로.
  39. 제38항에 있어서,
    상기 인에이블 신호 생성부는,
    상기 라이트 신호를 입력으로 하는 제1 인버터;
    상기 라이트 마스크 신호를 입력으로 하는 제2 인버터;
    상기 라이트 신호에 응답하여 상기 제2 인버터의 출력신호를 선택적으로 출력하기 위한 스위칭부;
    상기 스위칭부의 출력신호를 저장하기 위한 래치부; 및
    상기 제1 인버터 및 상기 래치부의 출력신호를 부정 논리합하여 상기 구동 인에이블 신호를 생성하기 위한 논리 조합부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 쓰기회로.
  40. 제39항에 있어서,
    상기 스위칭부는 트랜스미션 게이트로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 데이터 쓰기회로.
  41. 제38항에 있어서,
    상기 구동제어신호 생성부는,
    차동형태의 상기 쓰기 데이터를 입력으로 하여 차동 출력단으로 상기 공통 구동제어신호를 출력하는 크로스커플 래치 증폭회로(Cross Couple Latch Amplifier)로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 데이터 쓰기회로.
  42. 제41항에 있어서,
    상기 구동제어신호 생성부는,
    상기 구동 인에이블 신호에 응답하여 상기 차동 출력단을 프리차지 하기 위한 프리차지부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 쓰기회로.
  43. 제38항에 있어서,
    상기 구동제어신호 생성부는,
    전원전압단과 차동 입력부 사이에 접속되어 차동 출력단의 전압레벨의 제어를 받는 로딩부;
    상기 차동 출력단에서 각각 출력되는 신호를 입력으로 하는 제1 및 제2 인버터;
    차동형태의 상기 쓰기 데이터를 입력으로 하는 상기 차동 입력부; 및
    상기 구동 인에이블 신호에 응답하여 상기 차동 입력부에 바이어스 전류를 제공하기 위한 바이어스부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 쓰기회로.
  44. 제43항에 있어서,
    상기 구동제어신호 생성부는,
    상기 구동 인에이블 신호에 응답하여 상기 차동 출력단을 프리차지 하기 위한 프리차지부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 쓰기회로.
  45. 제44항에 있어서,
    상기 프리차지부는,
    상기 구동 인에이블 신호의 제어를 받아 상기 차동 출력단에 프리차지전압을 공급하기 위한 다수의 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 쓰기회로.
  46. 제36항에 있어서,
    상기 제1 쓰기 구동부는,
    상기 공통 구동제어신호 및 상기 뱅크 선택신호에 응답하여 상기 제1 메모리 뱅크의 정전송라인과 부전송라인을 차동구동하기 위한 차동 구동부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 쓰기회로.
  47. 제46항에 있어서,
    상기 제1 쓰기 구동부는,
    프리차지신호에 응답하여 상기 제1 메모리 뱅크의 정전송라인과 부전송라인을 프리차지하기 위한 전송라인 프리차지부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 쓰기회로.
  48. 제47항에 있어서,
    상기 전송라인 프리차지부는,
    상기 프리차지신호의 제어를 받아 상기 제1 메모리 뱅크의 정전송라인과 부전송라인에 프리차지전압을 공급하기 위한 다수의 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 쓰기회로.
  49. 제36항에 있어서,
    상기 제2 쓰기 구동부는,
    상기 공통 구동제어신호 및 상기 뱅크 선택신호에 응답하여 상기 제2 메모리 뱅크의 정전송라인과 부전송라인을 차동구동하기 위한 차동 구동부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 쓰기회로.
  50. 제49항에 있어서,
    상기 제2 쓰기 구동부는,
    프리차지신호에 응답하여 상기 제2 메모리 뱅크의 정전송라인과 부전송라인을 프리차지하기 위한 전송라인 프리차지부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 쓰기회로.
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