KR20080087440A - 반도체 메모리 장치 - Google Patents

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본 발명은 리드 동작시 데이터 전달 경로인 글로벌 입출력 라인과 그 주변 회로를 포함하는 반도체 메모리 장치에 관한 것으로서, 리드 동작시 다수의 뱅크 그룹에 포함되는 뱅크들의 데이터 출력 상태에 대응되는 제어 신호를 출력하는 제어부; 및 상기 제어 신호에 응답하여 상기 다수의 뱅크 그룹 중 어느 하나를 선택하고, 상기 선택된 뱅크 그룹에서 전달되는 데이터를 증폭 및 래치하여 해당 입출력 패드로 전달하는 리피터;를 포함함을 특징으로 한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
도 1은 종래의 쿼터(Quarter) 뱅크 구조의 반도체 메모리 장치에서 글로벌 입출력 라인들(RGIO_UP,RGIO_DN,RGIO_UP_RPT,RGIO_DN_RPT)의 배치를 설명하기 위한 도면.
도 2는 종래의 하프(Half) 뱅크 구조의 반도체 메모리 장치에서 글로벌 입출력 라인들(RGIO_COMM,RGIO)의 배치를 설명하기 위한 도면.
도 3은 본 발명의 하프 뱅크 구조의 반도체 메모리 장치에서 글로벌 입출력 라인들(RGIO_UP,RGIO_DN,RGIO)의 배치를 설명하기 위한 도면.
도 4는 도 3의 글로벌 입출력 라인(RGIO_UP,RGIO_DN,RGIO) 주변에 배치되는 회로(30,32,34,36)의 연결 관계를 나타내는 블럭도.
도 5는 도 4의 제어부(34)의 상세 구성의 일 예를 나타내는 회로도.
도 6은 도 4의 리피터(36)의 상세 구성의 일 예를 나타내는 회로도.
도 7은 본 발명의 반도체 메모리 장치의 리드 동작시 글로벌 입출력 라인(RGIO_UP,RGIO_DN,RGIO) 및 제어 신호 RGIO_CTRL_UP, RGIO_CTRL_DN의 상태를 나타내는 파형도.
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 리드 동작시 데이터 전달 경로인 글로벌 입출력 라인과 그 주변 회로를 포함하는 반도체 메모리 장치에 관한 것이다.
일반적으로, 그래픽(Grarphic) DDR SDRAM과 같은 종래의 반도체 메모리 장치는 고속 동작을 위해 도 1과 같은 쿼터(Quarter) 뱅크 구조를 갖는다.
구체적으로, 도 1을 참조하면, 8 뱅크(BK0~BK7) 구조인 경우, 각 뱅크(BK0~BK7)는 네 영역에 분할 배치된다. 그리고, 분할된 쿼터 뱅크들(BK0~BK7)이 배치되는 각 영역에서 네 쿼터 뱅크(BK0~BK3)와 네 쿼터 뱅크(BK4~BK7) 사이에는 리드 데이터를 전달하는 글로벌 입출력 라인들(RGIO_UP,RGIO_DN)이 배치된다.
이때, 도 1의 반도체 메모리 장치가 32개의 입출력 패드(도시되지 않음)를 갖는 경우, 네 쿼터 뱅크(BK0~BK3)와 네 쿼터 뱅크(BK4~BK7) 사이에는 각 쿼터 뱅크(BK0~BK7)에서 출력된 데이터를 전달하는 8개의 글로벌 입출력 라인(RGIO_UP,RGIO_DN)이 배치된다.
그리고, 8개의 글로벌 입출력 라인(RGIO_UP,RGIO_DN)에서 전달된 데이터는 리피터들(10)을 통해 각각 증폭된 후, 8개의 글로벌 입출력 라인(RGIO_UP_RPT,RGIO_DN_RPT)을 경유하여 해당 입출력 패드로 각각 출력된다.
이와 같이, 도 1의 쿼터 뱅크 구조는 쿼터 뱅크들(BK0~BK7)에서 출력된 데이터를 전달하는 글로벌 입출력 라인들(RGIO_UP,RGIO_DN)의 길이를 짧게 배치할 수 있으므로, 고속 동작에 유리한 장점이 있다.
하지만, 각 뱅크(BK0~BK7)가 4개로 분할 배치되므로, 분할된 쿼터 뱅크(BK0~BK7)마다 메모리 동작 제어 블럭(도시되지 않음), 예를 들어, 로오 디코더(X-decorder), 컬럼 디코더(Y-decorder), 입출력 감지 증폭기, 및 라이트 드라이버 등이 필요하다. 따라서, 메모리 칩 크기가 커지고 전류 소모도 증가하는 단점이 있다.
이러한 쿼터 뱅크 구조의 단점을 보완하기 위해, 종래에는 도 2와 같은 하프(Half) 뱅크 구조가 제안되었다.
즉, 도 2를 참조하면, 8 뱅크(BK0~BK7) 구조에서 각 뱅크(BK0~BK7)는 두 영역에 분할 배치되고, 분할된 하프 뱅크들(BK0~BK7)이 배치되는 각 영역에서 네 뱅크(BK0,BK1,BK4,BK5)와 네 뱅크(BK2,BK3,BK6,BK7) 사이에는 리드 데이터를 전달하는 글로벌 입출력 라인들(RGIO_COMM)이 배치된다.
이때, 도 2의 반도체 메모리 장치가 32개의 입출력 패드(도시되지 않음)를 갖는 경우, 네 하프 뱅크(BK0,BK1,BK4,BK5)와 네 하프 뱅크(BK2,BK3,BK6,BK7) 사이에는 각 하프 뱅크(BK0~BK7)에서 출력된 데이터를 전달하는 16개의 글로벌 입출력 라인(RGIO_COMM)이 배치된다.
그리고, 16개의 글로벌 입출력 라인(RGIO_COMM)에서 전달된 데이터는 리피터들(20)을 통해 각각 증폭된 후, 16개의 글로벌 입출력 라인(RGIO)을 경유하여 해당 입출력 패드로 출력된다.
이와 같이, 도 2의 하프 뱅크 구조는 쿼터 뱅크 구조에 비해 분할된 뱅크 수가 반으로 줄어들므로, 각 뱅크를 제어하기 위한 제어 블럭을 절반만 사용해도 된 다. 따라서, 메모리 칩 크기가 줄어들고, 제어 블럭에 의한 전류 소모도 줄어드는 장점이 있다.
하지만, 각 하프 뱅크(BK0~BK7)에서 출력된 데이터를 전달하는 글로벌 입출력 라인(RGIO_COMM)의 길이가 쿼터 뱅크 구조의 글로벌 입출력 라인(예컨대, RGIO_UP)에 비해 약 두 배 늘어난다.
이와 같이 글로벌 입출력 라인(RGIO_COMM)의 길이가 길어지면, 글로벌 입출력 라인(RGIO_COMM)의 슬롭(slop)이 나빠져서 데이터 엑세스(access) 타임(tAA)이 증가하는 문제점이 있다.
또한, 다수의 하프 뱅크(BK0~BK7)에서 출력된 데이터를 증폭하는 입출력 감지 증폭기(도시되지 않음)들이 하나의 글로벌 입출력 라인(RGIO_COMM)을 공유하면, 입출력 감지 증폭기들의 정션(junction)으로 인하여 글로벌 입출력 라인(RGIO_COMM)의 로딩(loading)이 커지므로, 데이터 엑세스 타임이 증가하는 동시에 입출력 감지 증폭기들의 전류 소모가 증가하는 문제점이 있다.
따라서, 본 발명의 목적은 하프 뱅크 구조에서 글로벌 입출력 라인의 길이를 줄여 반도체 메모리 장치의 고속 동작이 가능하고자 함에 있다.
또한, 본 발명의 다른 목적은 하프 뱅크 구조에서 글로벌 입출력 라인을 공유하는 입출력 감지 증폭기의 수를 줄여 데이터 억세스 타임을 줄이고 상기 입출력 감지 증폭기의 전류 소모도 줄이고자 함에 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 일면에 따른 반도체 장치는, 리드 동작시 다수의 뱅크 그룹에 포함되는 뱅크들의 데이터 출력 상태에 대응되는 제어 신호를 출력하는 제어부; 및 상기 제어 신호에 응답하여 상기 다수의 뱅크 그룹 중 어느 하나를 선택하고, 상기 선택된 뱅크 그룹에서 전달되는 데이터를 증폭 및 래치하여 해당 입출력 패드로 전달하는 리피터;를 포함함을 특징으로 한다.
여기서, 상기 제어부는 각 뱅크 그룹에 포함되는 뱅크들의 리드 동작을 제어하는 리드 스트로브 신호들로써 상기 뱅크들의 데이터 출력 상태를 판단하여 데이터가 출력되는 뱅크에 대응되는 제어 신호를 출력함이 바람직하다.
상기 리드 스트로브 신호들을 입력받는 상기 제어부는, 상기 리드 스트로브 신호들을 다수의 그룹으로 나누어 노아 조합하는 다수의 노아 게이트; 상기 다수의 노아 게이트에서 출력된 신호를 다수의 그룹으로 나누어 낸드 조합하는 다수의 낸드 게이트; 및 상기 각 낸드 게이트에서 출력된 신호를 지연시켜 상기 제어 신호로 출력하는 지연 수단;을 포함함이 바람직하다.
그리고, 상기 리피터는, 상기 제어 신호에 의해 선택된 뱅크 그룹에서 전달된 데이터를 증폭하는 구동부; 및 상기 구동부에서 출력된 신호를 래치하는 래치부;를 포함함이 바람직하다.
상기 리피터에서, 상기 구동부는, 상기 선택된 뱅크 그룹에서 전달된 데이터에 응답하여 출력단을 풀 업시키는 풀 업부; 상기 선택된 뱅크 그룹에서 전달된 데이터에 응답하여 상기 출력단을 풀 다운시키는 풀 다운부; 및 상기 제어 신호에 응 답하여 상기 풀 업 및 풀 다운부와 출력단을 각각 연결하는 스위치;를 포함함이 바람직하다.
상기 구동부에서, 상기 풀 업부는 상기 선택된 뱅크 그룹에서 전달된 데이터에 응답하여 전원 전압 라인과 상기 스위치 사이에 전류 패스 경로를 형성하는 피모스 트랜지스터를 포함함이 바람직하다.
그리고, 상기 풀 다운부는 상기 선택된 뱅크 그룹에서 전달된 데이터에 응답하여 접지 전압 라인과 상기 스위치 사이에 전류 패스 경로를 형성하는 엔모스 트랜지스터를 포함함이 바람직하다.
또한, 상기 스위치는, 상기 제어 신호를 반전하는 인버터; 상기 인버터에서 출력된 신호에 응답하여 상기 풀 업부와 상기 출력단 사이에 전류 패스 경로를 형성하는 피모스 트랜지스터; 및 상기 제어 신호에 응답하여 상기 풀 다운부와 상기 출력단 사이에 전류 패스 경로를 형성하는 엔모스 트랜지스터;를 포함함이 바람직하다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 다른 일면에 따른 반도체 장치는, 제 1 뱅크 그룹을 이루는 뱅크들의 리드 동작을 각각 제어하는 제 1 리드 스트로브 신호들에 응답하여서, 상기 제 1 뱅크 그룹 중 어느 한 뱅크에서 출력되는 데이터를 증폭하여 제 1 글로벌 입출력 라인으로 전달하는 제 1 입출력 감지 증폭기 그룹; 제 2 뱅크 그룹을 이루는 뱅크들의 리드 동작을 각각 제어하는 제 2 리드 스트로브 신호들에 응답하여서, 상기 제 2 뱅크 그룹 중 어느 한 뱅크에서 출력되는 데이터를 증폭하여 제 2 글로벌 입출력 라인으로 전달하는 제 2 입출력 감지 증폭기 그룹; 및 상기 제 1 및 제 2 리드 스트로브 신호들에 응답하여 상기 제 1 및 제 2 글로벌 입출력 라인 중 어느 하나에서 전달된 데이터를 해당 입출력 패드와 연결된 제 3 글로벌 입출력 라인으로 전달하는 데이터 출력부;를 포함함을 특징으로 한다.
여기서, 상기 데이터 출력부는, 상기 제 1 및 제 2 리드 스트로브 신호들로써 상기 뱅크들의 데이터 출력 상태를 판단하여 상기 제 1 글로벌 입출력 라인의 선택을 제어하는 제 1 제어 신호와, 상기 제 2 글로벌 입출력 라인의 선택을 제어하는 제 2 제어 신호를 출력하는 제어부; 및 상기 제 1 및 제 2 제어 신호에 응답하여 상기 제 1 및 제 2 글로벌 입출력 라인 중 어느 하나를 선택하고, 상기 선택된 글로벌 입출력 라인에서 전달된 데이터를 증폭 및 래치하여 상기 제 3 글로벌 입출력 라인으로 전달하는 리피터;를 포함함이 바람직하다.
상기 데이터 출력부에서, 상기 제어부는 상기 제 1 리드 스트로브 신호들 중 어느 하나가 인에이블될 때 상기 제 1 제어 신호를 인에이블시키고, 상기 제 2 리드 스트로브 신호들 중 어느 하나가 인에이블될 때 상기 제 2 제어 신호를 인에이블시킴이 바람직하다.
상기 제 1 및 제 2 리드 스트로브 신호를 입력받는 상기 제어부는, 상기 제 1 리드 스트로브 신호들을 다수의 그룹으로 나누어 노아 조합하는 다수의 제 1 노아 게이트; 상기 제 2 리드 스트로브 신호들을 다수의 그룹으로 나누어 노아 조합하는 다수의 제 2 노아 게이트; 상기 다수의 제 1 노아 게이트에서 출력된 신호를 낸드 조합하는 제 1 낸드 게이트; 상기 다수의 제 2 노아 게이트에서 출력된 신호 를 낸드 조합하는 제 2 낸드 게이트; 상기 제 1 낸드 게이트에서 출력된 신호를 지연시켜 상기 제 1 제어 신호로 출력하는 제 1 지연 수단; 및 상기 제 2 낸드 게이트에서 출력된 신호를 지연시켜 상기 제 2 제어 신호로 출력하는 제 2 지연 수단;을 포함함이 바람직하다.
상기 데이터 출력부에서, 상기 리피터는, 상기 제 1 제어 신호에 응답하여 상기 제 1 글로벌 입출력 라인에서 전달된 데이터를 증폭하는 제 1 구동부; 상기 제 2 제어 신호에 응답하여 상기 제 2 글로벌 입출력 라인에서 전달된 데이터를 증폭하는 제 2 구동부; 및 상기 제 1 및 제 2 구동부에서 출력된 신호를 래치하는 래치부;를 포함함이 바람직하다.
상기 리피터에서, 상기 제 1 구동부는, 상기 제 1 글로벌 입출력 라인에서 전달된 데이터에 응답하여 출력단을 풀 업시키는 제 1 풀 업부; 상기 제 1 글로벌 입출력 라인에서 전달된 데이터에 응답하여 상기 출력단을 풀 다운시키는 제 1 풀 다운부; 및 상기 제 1 제어 신호에 응답하여 상기 제 1 풀 업부 및 제 1 풀 다운부와 출력단을 각각 연결하는 제 1 스위치;를 포함함이 바람직하다.
그리고, 상기 제 2 구동부는, 상기 제 2 글로벌 입출력 라인에서 전달된 데이터에 응답하여 출력단을 풀 업시키는 제 2 풀 업부; 상기 제 2 글로벌 입출력 라인에서 전달된 데이터에 응답하여 상기 출력단을 풀 다운시키는 제 2 풀 다운부; 및 상기 제 2 제어 신호에 응답하여 상기 제 2 풀 업부 및 제 2 풀 다운부와 출력단을 각각 연결하는 제 2 스위치;를 포함함이 바람직하다.
한편, 상기 제 1 감지 증폭기 그룹은 상기 제 1 글로벌 입출력 라인을 기준 으로 양측에 대칭되게 배치되는 다수의 제 1 감지 증폭기로 구성되며, 상기 제 2 감지 증폭기 그룹은 상기 제 2 글로벌 입출력 라인을 기준으로 양측에 대칭되게 배치되는 다수의 제 2 감지 증폭기로 구성됨이 바람직하다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 또 다른 일면에 따른 반도체 장치는, 입출력 패드들이 배치되는 센터 영역을 기준으로 업 뱅크 그룹과 다운 뱅크 그룹으로 나누어진 구조에서, 상기 센터 영역에 배치되며, 리드 동작시 상기 업 뱅크 그룹의 뱅크들의 데이터 출력 상태에 대응되는 제 1 제어 신호를 출력하는 상부 제어부; 상기 센터 영역에 배치되며, 리드 동작시 상기 다운 뱅크 그룹의 뱅크들의 데이터 출력 상태에 대응되는 제 2 제어 신호를 출력하는 하부 제어부; 및 상기 센터 영역에 배치되며, 상기 제 1 및 제 2 제어 신호에 응답하여 상기 업 뱅크 그룹과 다운 뱅크 그룹 중 어느 하나를 선택하고, 상기 선택된 뱅크 그룹에서 전달된 데이터를 증폭 및 래치하여 해당 입출력 패드로 전달하는 리피터;를 포함함을 특징으로 한다.
여기서, 상기 각 뱅크 그룹은 데이터를 상기 리피터로 전달하는 글로벌 입출력 라인 그룹을 각각 더 포함하며, 상기 각 뱅크 그룹을 이루는 뱅크들이 상기 각 글로벌 입출력 라인 그룹을 사이에 두고 대칭되게 배치됨이 바람직하다.
그리고, 상기 상부 제어부는 상기 업 뱅크 그룹의 뱅크들의 리드 동작을 제어하는 제 1 리드 스트로브 신호들로써 상기 업 뱅크 그룹의 뱅크들의 데이터 출력 상태를 판단하여 상기 제 1 제어 신호의 상태를 제어하고, 상기 하부 제어부는 상기 다운 뱅크 그룹의 뱅크들의 리드 동작을 제어하는 제 2 리드 스트로브 신호들로 써 상기 다운 뱅크 그룹의 뱅크들의 데이터 출력 상태를 판단하여 상기 제 2 제어 신호의 상태를 제어함이 바람직하다.
이때, 상기 상부 제어부는 상기 제 1 리드 스트로브 신호들 중 어느 하나가 인에이블될 때 상기 제 1 제어 신호를 인에이블시키고, 상기 하부 제어부는 상기 제 2 리드 스트로브 신호들 중 어느 하나가 인에이블될 때 상기 제 2 제어 신호를 인에이블시킴이 바람직하다.
또한, 상기 리피터는, 상기 제 1 제어 신호에 응답하여 상기 업 뱅크 그룹에서 전달된 데이터를 증폭하는 제 1 구동부; 상기 제 2 제어 신호에 응답하여 상기 다운 뱅크 그룹에서 전달된 데이터를 증폭하는 제 2 구동부; 및 상기 제 1 및 제 2 구동부에서 출력된 신호를 래치하는 래치부;를 포함함이 바람직하다.
상기 리피터에서, 상기 제 1 구동부는, 상기 업 뱅크 그룹에서 전달된 데이터에 응답하여 출력단을 풀 업시키는 제 1 풀 업부; 상기 업 뱅크 그룹에서 전달된 데이터에 응답하여 상기 출력단을 풀 다운시키는 제 1 풀 다운부; 및 상기 제 1 제어 신호에 응답하여 상기 제 1 풀 업부 및 제 1 풀 다운부와 출력단을 각각 연결하는 제 1 스위치;을 포함함이 바람직하다.
그리고, 상기 제 2 구동부는, 상기 다운 뱅크 그룹에서 전달된 데이터에 응답하여 출력단을 풀 업시키는 제 2 풀 업부; 상기 다운 뱅크 그룹에서 전달된 데이터에 응답하여 상기 출력단을 풀 다운시키는 제 2 풀 다운부; 및 상기 제 2 제어 신호에 응답하여 상기 제 2 풀 업부 및 제 2 풀 다운부와 출력단을 연결하는 제 2 스위치;를 포함함이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명하기로 한다.
본 발명의 반도체 메모리 장치는 각 뱅크가 서로 다른 영역에 분할 배치되고, 상기 각 영역에서 분할된 뱅크들이 그룹으로 나누어져 그룹당 하나의 글로벌 입출력 라인을 공유하며, 리드 스트로브 신호들로써 상기 글로벌 입출력 라인들 중 어느 하나가 선택되어 해당 뱅크의 데이터가 입출력 패드로 출력되는 구성을 갖는다.
구체적으로, 도 3을 참조하면, 본 발명의 반도체 메모리 장치는 하프 뱅크 구조에서 8 뱅크(BK0~BK7)와 32개의 입출력 패드(도시되지 않음)를 갖는 경우, 각 뱅크(BK0~BK7)가 두 영역에 분할 배치되며, 상기 각 영역에서 분할된 하프 뱅크들(BK0~BK7)은 상기 입출력 패드들이 배치되는 센터 영역을 기준으로 업 뱅크 그룹(BK0~BK3)과 다운 뱅크 그룹(BK4~BK7)으로 나누어져 배치되는 구조를 갖는다.
그리고, 상부에 배치된 두 하프 뱅크(BK0,BK1)와 두 하프 뱅크(BK2,BK3) 사이에는 네 하프 뱅크(BK0~BK3)의 리드 데이터를 전달하는 8개의 글로벌 입출력 라인(RGIO_UP)이 배치되고, 하부에 배치된 두 하프 뱅크(BK4,BK5)와 두 하프 뱅크(BK6,BK7) 사이에는 네 하프 뱅크(BK4~BK7)의 리드 데이터를 전달하는 8개의 글로벌 입출력 라인(RGIO_DN)이 배치된다.
그리고, 네 뱅크(BK0~BK3)와 네 뱅크(BK4~BK7) 사이에는 각 뱅크(BK0~BK7)의 리드 동작을 독립적으로 제어하는 리드 스트로브 신호 RD_STROBE<0:7>로써 데이터 출력 상태를 판단하여 8개의 글로벌 입출력 라인(RGIO_UP)에서 각각 전달된 데이터 들과 8개의 글로벌 입출력 라인(RGIO_DN)에서 각각 전달된 데이터들 중 어느 하나를 선택하여 해당 입출력 패드들과 연결된 글로벌 입출력 라인(RGIO)으로 전달하는 데이터 출력부, 즉, 제어부(34)와 리피터(36)가 배치된다.
이때, 제어부(34)는 리피터(36)당 하나씩 배치되거나, 둘 이상의 리피터(36)당 하나씩 배치될 수 있으며, 상황에 따라서는 하나만 배치되어도 무방하다.
그리고, 리피터(36)의 수는 메모리의 프리패치(prefetch) 동작에 따라 달라질 수 있다. 예를 들어, 반도체 메모리 장치가 4비트 프리패치로 동작할 경우, 각 하프 뱅크(BK4~BK7)에서 한번에 4비트 데이터가 전달되므로, 리피터(36)는 하나의 글로벌 입출력 라인(RGIO_UP)과 하나의 글로벌 입출력 라인(RGIO_DN) 사이에 4개씩 연결된다. 따라서, 총 128개의 리피터(36)가 배치된다.
이러한 구조를 갖는 본 발명의 반도체 메모리 장치에서, 각 하프 뱅크(BK0~BK7)에서 출력된 데이터는 실질적으로 각 하프 뱅크(BK0~BK7)에 대응되는 입출력 감지 증폭기들을 거쳐 글로벌 입출력 라인(RGIO_UP,RGIO_DN)으로 전달되며, 이때, 상기 입출력 감지 증폭기들이 배치되는 영역(30,32)은 구체적으로, 도 4와 같은 구성을 갖는다.
즉, 도 4를 참조하면, 글로벌 입출력 라인(RGIO_UP) 주변 영역(30)에는 각 하프 뱅크(BK0~BK3)에서 출력된 데이터를 글로벌 입출력 라인(RGIO_UP)으로 전달하는 입출력 감지 증폭기들(IOSA0~IOSA3)이 배치되고, 글로벌 입출력 라인(RGIO_DN) 주변 영역(32)에는 각 하프 뱅크(BK4~BK7)에서 출력된 데이터를 글로벌 입출력 라인(RGIO_DN)으로 전달하는 입출력 감지 증폭기들(IOSA4~IOSA7)이 배치된다.
각 하프 뱅크(BK0~BK3)에서 출력된 데이터는 해당 로컬 입출력 라인(LIO0~LIO7)을 경유하여 각 입출력 감지 증폭기(IOSA0~IOSA7)로 전달되며, 각 입출력 감지 증폭기(IOSA0~IOSA7)는 리드 스트로브 신호 RD_STROBE<0:7>에 응답하여 각 로컬 입출력 라인(LIO0~LIO7)에서 전달된 데이터를 글로벌 입출력 라인(RGIO_UP,RGIO_DN)으로 전달한다.
여기서, 리드 스트로브 신호 RD_STROBE<0:7>는 리드 동작시 외부에서 입력되는 커맨드와 어드레스에 의해 발생하는 신호로서, 리드 동작시 각 입출력 감지 증폭기(IOSA0~IOSA7)로 입력되어 해당 입출력 감지 증폭기(IOSA0~IOSA7)의 동작을 제어하는데 사용된다.
한편, 네 뱅크(BK0~BK3)와 네 뱅크(BK4~BK7) 사이에 배치되는 제어부(34)는 도 4에 도시된 바와 같이, 리드 스트로브 신호들 RD_STROBE<0:7>를 이용하여 제어 신호 RGIO_CTRL_UP와 제어 신호 RGIO_CTRL_DN를 생성한다.
여기서, 제어 신호 RGIO_CTRL_UP는 리피터(36)로 입력되어 글로벌 입출력 라인(RGIO_UP)의 데이터 전달을 제어하는데 사용되고, 제어 신호 RGIO_CTRL_DN는 리피터(36)로 입력되어 글로벌 입출력 라인(RGIO_DN)의 데이터 전달을 제어하는데 사용된다.
이와 같이 리피터(36)의 동작을 제어하는 제어부(34)는 일 예로, 도 5와 같이, 리드 스트로브 신호들 RD_STROBE<0:3>에 응답하여 제어 신호 RGIO_CTRL_UP를 인에이블시키는 상부 제어부(50)와, 리드 스트로브 신호들 RD_STROBE<4:7>에 응답하여 제어 신호 RGIO_CTRL_DN를 인에이블시키는 하부 제어부(60)로 구성될 수 있 다.
그리고, 상부 제어부(50)는 리드 스트로브 신호 RD_STROBE<0>와 리드 스트로브 신호 RD_STROBE<1>를 노아 조합하는 노아 게이트(NR1), 리드 스트로브 신호 RD_STROBE<2>와 리드 스트로브 신호 RD_STROBE<3>를 노아 조합하는 노아 게이트(NR2), 두 노아 게이트(NR1,NR2)에서 출력된 신호를 낸드 조합하는 낸드 게이트(NA1), 및 낸드 게이트(NA1)에서 출력된 신호를 지연시켜 제어 신호 RGIO_CTRL_UP로 출력하는 지연 소자(DL1)로 구성될 수 있다.
여기서, 지연 소자(DL1)는 데이터 마진 확보를 위해 입출력 감지 증폭기(예컨대, IOSA0)에서 출력된 데이터가 글로벌 입출력 라인(RGIO_UP)을 경유하여 리피터(36)에 도착하기까지 걸리는 시간만큼 제어 신호 RGIO_CTRL_UP를 지연시킨다.
또한, 하부 제어부(52)는 리드 스트로브 신호 RD_STROBE<4>와 리드 스트로브 신호 RD_STROBE<5>를 노아 조합하는 노아 게이트(NR3), 리드 스트로브 신호 RD_STROBE<6>와 리드 스트로브 신호 RD_STROBE<7>를 노아 조합하는 노아 게이트(NR4), 두 노아 게이트(NR3,NR4)에서 출력된 신호를 낸드 조합하는 낸드 게이트(NA2), 및 낸드 게이트(NA2)에서 출력된 신호를 지연시켜 제어 신호 RGIO_CTRL_DN로 출력하는 지연 소자(DL2)로 구성될 수 있다.
여기서, 지연 소자(DL2)는 데이터 마진 확보를 위해 입출력 감지 증폭기(예컨대, IOSA4)에서 출력된 데이터가 글로벌 입출력 라인(RGIO_DN)을 경유하여 리피터(36)에 도착하기까지 걸리는 시간만큼 제어 신호 RGIO_CTRL_DN를 지연시킨다.
리피터(36)는 제어 신호 RGIO_CTRL_UP가 인에이블되면 글로벌 입출력 라 인(RGIO_UP)에서 전달된 데이터를 증폭 및 래치하여 글로벌 입출력 라인(RGIO)으로 전달하고, 제어 신호 RGIO_CTRL_DN가 인에이블되면 글로벌 입출력 라인(RGIO_DN)에서 전달된 데이터를 증폭 및 래치하여 글로벌 입출력 라인(RGIO)으로 전달한다.
이와 같이 제어 신호들 RGIO_CTRL_UP, RGIO_CTRL_DN에 응답하여 글로벌 입출력 라인(RGIO_UP,RGIO_DN)에서 전달된 데이터를 증폭 및 래치하는 리피터(36)는 일 예로, 도 6과 같이 구성될 수 있다.
도 6을 참조하면, 리피터(36)는 제어 신호 RGIO_CTRL_UP에 응답하여 글로벌 입출력 라인(RGIO_UP)에서 전달된 데이터를 증폭하는 구동부(60), 제어 신호 RGIO_CTRL_DN에 응답하여 글로벌 입출력 라인(RGIO_DN)에서 전달된 데이터를 증폭하는 구동부(62), 및 두 구동부(60,62)에서 출력된 데이터를 래치하는 래치부(64)로 구성될 수 있다.
구동부(60)는 글로벌 입출력 라인(RGIO_UP)에서 전달된 데이터에 응답하여 풀 업 동작하는 풀 업부, 글로벌 입출력 라인(RGIO_UP)에서 전달된 데이터에 응답하여 풀 다운 동작하는 풀 다운부, 및 제어 신호 RGIO_CTRL_UP에 응답하여 풀 업부 및 풀 다운부와 출력단을 각각 연결하는 스위치를 포함한다.
여기서, 풀 업부는 글로벌 입출력 라인(RGIO_UP)에서 전달된 데이터에 응답하여 전원 전압(VDD) 라인과 피모스(PMOS) 트랜지스터(P2) 사이에 전류 패스 경로를 형성하는 피모스 트랜지스터(P1)를 포함한다.
그리고, 풀 다운부는 글로벌 입출력 라인(RGIO_UP)에서 전달된 데이터에 응답하여 엔모스 트랜지스터(N1)와 접지 전압(VSS) 라인 사이에 전류 패스 경로를 형 성하는 엔모스 트랜지스터(N2)를 포함한다.
또한, 스위치는 제어 신호 RGIO_CTRL_UP를 반전하는 인버터(IV1), 인버터(IV1)에서 출력된 신호에 응답하여 피모스 트랜지스터(P1)와 출력단 사이에 전류 패스 경로를 형성하는 피모스 트랜지스터(P2), 및 제어 신호 RGIO_CTRL_UP에 응답하여 출력단과 엔모스(NMOS) 트랜지스터(N1) 사이에 전류 패스 경로를 형성하는 엔모스 트랜지스터(N1)를 포함한다.
구동부(62)는 글로벌 입출력 라인(RGIO_DN)에서 전달된 데이터에 응답하여 풀 업 동작하는 풀 업부, 글로벌 입출력 라인(RGIO_DN)에서 전달된 데이터에 응답하여 풀 다운 동작하는 풀 다운부, 및 제어 신호 RGIO_CTRL_DN에 응답하여 풀 업부 및 풀 다운부와 출력단을 각각 연결하는 스위치를 포함한다.
여기서, 풀 업부는 글로벌 입출력 라인(RGIO_DN)에서 전달된 데이터에 응답하여 전원 전압(VDD) 라인과 피모스 트랜지스터(P4) 사이에 전류 패스 경로를 형성하는 피모스 트랜지스터(P3)를 포함한다.
그리고, 풀 다운부는 글로벌 입출력 라인(RGIO_DN)에서 전달된 데이터에 응답하여 엔모스 트랜지스터(N3)와 접지 전압(VSS) 라인 사이에 전류 패스 경로를 형성하는 엔모스 트랜지스터(N4)를 포함한다.
또한, 스위치는 제어 신호 RGIO_CTRL_DN를 반전하는 인버터(IV2), 인버터(IV2)에서 출력된 신호에 응답하여 피모스 트랜지스터(P3)와 출력단 사이에 전류 패스 경로를 형성하는 피모스 트랜지스터(P4), 및 제어 신호 RGIO_CTRL_DN에 응답하여 출력단과 엔모스 트랜지스터(N4) 사이에 전류 패스 경로를 형성하는 엔모스 트랜지스터(N3)를 포함한다.
래치부(64)는 두 구동부(60,62)의 공통 출력단과 글로벌 입출력 라인(RGIO) 사이에 래치 구조로 연결된 두 인버터(IV3,IV4)로 구성될 수 있다. 이때, 인버터(IV3)의 입력단은 인버터(IV4)의 출력단에 연결되고, 인버터(IV3)의 출력단은 인버터(IV4)의 입력단에 연결된다.
상기와 같은 구성을 갖는 본 발명의 반도체 메모리 장치의 리드 동작을 도 7을 참조하여 상세히 살펴보면 아래와 같다.
우선, 외부 커맨드와 어드레스에 의해 뱅크(BK0) 리드 명령이 발생하면, 뱅크(BK0)의 해당 메모리 셀에 저장된 데이터가 로컬 입출력 라인(LIO0)을 경유하여 입출력 감지 증폭기(IOSA0)로 전달된다.
그리고, 리드 스트로브 신호 RD_STROBE<0>가 인에이블되어서 상기 데이터가 입출력 감지 증폭기(IOSA0)를 통해 증폭되어 글로벌 입출력 라인(RGIO_UP)으로 전달된다. 이때, 데이터가 하이 레벨인 경우, 글로벌 입출력 라인(RGIO_UP)은 하이 레벨로 상승한다.
또한, 리드 스트로브 신호 RD_STROBE<0>가 인에이블됨에 따라 제어부(34)를 통해 제어 신호 RGIO_CTRL_UP가 소정 시간 지연되어 인에이블된다.
제어 신호 RGIO_CTRL_UP가 인에이블되면, 글로벌 입출력 라인(RGIO_UP)에서 전달된 데이터는 리피터(36)를 통해 증폭된 후, 글로벌 입출력 라인(RGIO)을 경유하여 입출력 패드를 통해 외부로 출력된다.
뱅크(BK0) 리드 동작이 끝난 후, 소정 시간 뒤에 외부 커맨드와 어드레스에 의해 뱅크(BK4) 리드 명령이 발생하여 뱅크(BK4)의 로우 레벨의 데이터가 입출력 감지 증폭기(IOSA4)로 전달되면, 상기 데이터가 입출력 감지 증폭기(IOSA0)를 통해 증폭되어 글로벌 입출력 라인(RGIO_DN)으로 전달된다.
또한, 리드 스트로브 신호 RD_STROBE<4>에 의해 제어부(34)를 통해 제어 신호 RGIO_CTRL_DN가 소정 시간 지연되어 인에이블된다.
제어 신호 RGIO_CTRL_UP가 인에이블됨에 따라, 글로벌 입출력 라인(RGIO_DN)에서 전달된 데이터는 리피터(36)를 통해 증폭되어 글로벌 입출력 라인(RGIO)으로 전달되어서, 글로벌 입출력 라인(RGIO)은 하이 레벨에서 로우 레벨로 하강한다. 따라서, 해당 입출력 패드를 통해 글로벌 입출력 라인(RGIO)의 로우 레벨의 데이터가 외부로 출력된다.
이상에서 살펴본 바와 같이, 본 발명의 반도체 메모리 장치는 하프 뱅크 구조에서 상부 하프 뱅크들(BK0~BK3)에 대응되는 입출력 감지 증폭기들(IOSA0~IOSA3)과 하부 하프 뱅크들(BK4~BK7)에 대응되는 입출력 감지 증폭기들(IOSA4~IOSA7)이 서로 다른 글로벌 입출력 라인(RGIO_UP,RGIO_DN)을 통해 데이터를 전달하는 구조를 갖는다. 그리고, 두 글로벌 입출력 라인(RGIO_UP,RGIO_DN) 중 어느 하나에서 전달된 데이터는 리피터(36)를 통해 증폭되어 글로벌 입출력 라인(RGIO)으로 전달된다.
즉, 입출력 감지 증폭기들에 연결된 글로벌 입출력 라인이 상부와 하부에 나누어져 배치되므로, 글로벌 입출력 라인의 길이가 종래의 하프 뱅크 구조보다 짧아진다. 따라서, 글로벌 입출력 라인의 슬롭이 개선되어 데이터 엑세스 타임이 줄어들고, 글로벌 입출력 라인에 연결되는 입출력 감지 증폭기들의 전류 소모도 줄어들 수 있는 효과가 있다.
또한, 글로벌 입출력 라인에 연결되는 입출력 감지 증폭기의 수가 종래에 비해 줄어들므로, 입출력 감지 증폭기들의 정션 로딩이 줄어들어 데이터 엑세스 타임이 줄어들 수 있는 효과가 있다.
아울러, 본 발명의 반도체 메모리 장치는 하프 뱅크 구조이므로, 쿼터 뱅크 구조에 비해 분할된 뱅크 수가 반으로 줄어든다. 따라서, 각 뱅크를 제어하기 위한 제어 블럭이 쿼터 뱅크 구조에 비해 절반만 배치되므로, 메모리 칩 크기가 줄어들고, 제어 블럭에 의한 전류 소모도 줄어들 수 있는 효과가 있다.
한편, 본 발명은 하프 뱅크 구조뿐만 아니라 다른 다양한 뱅크 구조에서도 적용이 가능하다. 예를 들어, 본 발명의 반도체 메모리 장치는 다수의 뱅크를 포함하는 경우, 상기 뱅크들이 최소한 둘 이상의 뱅크 그룹으로 나누어져 소정 간격 이격되게 배치되고, 뱅크 그룹당 하나의 글로벌 입출력 라인을 공유하는 구조를 가질 수 있다.
즉, 본 발명의 반도체 메모리 장치는 다수의 뱅크를 소정 그룹으로 나누어 각 뱅크 그룹에 해당되는 글로벌 입출력 라인을 배치하고, 리드 스트로브 신호를 이용하여 상기 각 뱅크 그룹에 연결되는 글로벌 입출력 라인 중 어느 하나가 선택되도록 제어한다.
따라서, 글로벌 입출력 라인의 길이가 짧게 배치될 수 있으며, 상기 글로벌 입출력 라인에 연결되는 입출력 감지 증폭기의 수도 줄일 수 있으므로, 고속 동작이 가능한 효과가 있다.
이와 같이, 본 발명은 메모리 칩 내에 배치되는 서로 다른 뱅크들을 최소한 둘 이상의 그룹으로 나누고, 각 뱅크 그룹에서 출력되는 데이터가 서로 다른 글로벌 입출력 라인을 통해 리피터로 전달되도록 함으로써, 글로벌 입출력 라인의 길이가 줄어들어 데이터 처리 속도가 향상되는 효과가 있다.
그리고, 본 발명은 각 뱅크에서 전달된 데이터를 증폭하는 입출력 감지 증폭기들이 최소한 둘 이상의 그룹으로 나누어져 서로 다른 글로벌 입출력 라인에 연결되도록 배치함으로써, 입출력 감지 증폭기의 정션에 의한 라인 로딩이 줄어들어 데이터 처리 속도가 향상되는 효과가 있다.
또한, 본 발명은 입출력 감지 증폭기들과 리피터 사이에 배치되는 글로벌 입출력 라인의 길이를 짧게 배치함으로써, 입출력 감지 증폭기의 구동 시간이 짧아도 충분한 레벨의 데이터가 리피터로 전달될 수 있으므로, 입출력 감지 증폭기에 의한 전류 소모가 줄어드는 효과가 있다.
아울러, 본 발명은 뱅크를 둘로 분할 배치하는 하프 뱅크 구조에서 입출력 감지 증폭기들과 리피터 사이에 배치되는 글로벌 입출력 라인의 길이를 짧게 배치함으로써, 뱅크를 넷으로 분할 배치하는 쿼터 뱅크 구조에 비해 고집적, 및 저전력이 가능한 동시에 글로벌 입출력 라인의 길이에 의해 데이터 처리 속도 줄어는 것을 방지할 수 있는 효과가 있다.
본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.

Claims (23)

  1. 다수의 뱅크 그룹을 포함하는 반도체 메모리 장치에 있어서,
    리드 동작시 상기 다수의 뱅크 그룹에 포함되는 뱅크들의 데이터 출력 상태에 대응되는 제어 신호를 출력하는 제어부; 및
    상기 제어 신호에 응답하여 상기 다수의 뱅크 그룹 중 어느 하나를 선택하고, 상기 선택된 뱅크 그룹에서 전달되는 데이터를 증폭 및 래치하여 해당 입출력 패드로 전달하는 리피터;를 포함함을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제어부는 각 뱅크 그룹에 포함되는 뱅크들의 리드 동작을 각각 제어하는 리드 스트로브 신호들로써 상기 뱅크들의 데이터 출력 상태를 판단하여 데이터가 출력되는 뱅크에 대응되는 제어 신호를 출력함을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제어부는,
    상기 리드 스트로브 신호들을 다수의 그룹으로 나누어 노아 조합하는 다수의 노아 게이트;
    상기 다수의 노아 게이트에서 출력된 신호를 다수의 그룹으로 나누어 낸드 조합하는 다수의 낸드 게이트; 및
    상기 각 낸드 게이트에서 출력된 신호를 지연시켜 상기 제어 신호로 출력하는 지연 수단;을 포함함을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 리피터는,
    상기 제어 신호에 의해 선택된 뱅크 그룹에서 전달된 데이터를 증폭하는 구동부; 및
    상기 구동부에서 출력된 신호를 래치하는 래치부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 구동부는,
    상기 선택된 뱅크 그룹에서 전달된 데이터에 응답하여 출력단을 풀 업시키는 풀 업부;
    상기 선택된 뱅크 그룹에서 전달된 데이터에 응답하여 상기 출력단을 풀 다운시키는 풀 다운부; 및
    상기 제어 신호에 응답하여 상기 풀 업 및 풀 다운부와 출력단을 각각 연결하는 스위치;를 포함함을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 풀 업부는 상기 선택된 뱅크 그룹에서 전달된 데이터에 응답하여 전원 전압 라인과 상기 스위치 사이에 전류 패스 경로를 형성하는 피모스 트랜지스터를 포함함을 특징으로 하는 반도체 메모리 장치.
  7. 제 5 항에 있어서,
    상기 풀 다운부는 상기 선택된 뱅크 그룹에서 전달된 데이터에 응답하여 접지 전압 라인과 상기 스위치 사이에 전류 패스 경로를 형성하는 엔모스 트랜지스터를 포함함을 특징으로 하는 반도체 메모리 장치.
  8. 제 5 항에 있어서,
    상기 스위치는,
    상기 제어 신호를 반전하는 인버터;
    상기 인버터에서 출력된 신호에 응답하여 상기 풀 업부과 상기 출력단 사이에 전류 패스 경로를 형성하는 피모스 트랜지스터; 및
    상기 제어 신호에 응답하여 상기 풀 다운부과 상기 출력단 사이에 전류 패스 경로를 형성하는 엔모스 트랜지스터;를 포함함을 특징으로 하는 반도체 메모리 장치.
  9. 제 1 뱅크 그룹을 이루는 뱅크들의 리드 동작을 각각 제어하는 제 1 리드 스 트로브 신호들에 응답하여서, 상기 제 1 뱅크 그룹 중 어느 한 뱅크에서 출력되는 데이터를 증폭하여 제 1 글로벌 입출력 라인으로 전달하는 제 1 입출력 감지 증폭기 그룹;
    제 2 뱅크 그룹을 이루는 뱅크들의 리드 동작을 각각 제어하는 제 2 리드 스트로브 신호들에 응답하여서, 상기 제 2 뱅크 그룹 중 어느 한 뱅크에서 출력되는 데이터를 증폭하여 제 2 글로벌 입출력 라인으로 전달하는 제 2 입출력 감지 증폭기 그룹; 및
    상기 제 1 및 제 2 리드 스트로브 신호들에 응답하여 상기 제 1 및 제 2 글로벌 입출력 라인 중 어느 하나에서 전달된 데이터를 해당 입출력 패드와 연결된 제 3 글로벌 입출력 라인으로 전달하는 데이터 출력부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 데이터 출력부는,
    상기 제 1 및 제 2 리드 스트로브 신호들로써 상기 뱅크들의 데이터 출력 상태를 판단하여 상기 제 1 글로벌 입출력 라인의 선택을 제어하는 제 1 제어 신호와, 상기 제 2 글로벌 입출력 라인의 선택을 제어하는 제 2 제어 신호를 출력하는 제어부; 및
    상기 제 1 및 제 2 제어 신호에 응답하여 상기 제 1 및 제 2 글로벌 입출력 라인 중 어느 하나를 선택하고, 상기 선택된 글로벌 입출력 라인에서 전달된 데이 터를 증폭 및 래치하여 상기 제 3 글로벌 입출력 라인으로 전달하는 리피터;를 포함함을 특징으로 하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 제어부는 상기 제 1 리드 스트로브 신호들 중 어느 하나가 인에이블될 때 상기 제 1 제어 신호를 인에이블시키고, 상기 제 2 리드 스트로브 신호들 중 어느 하나가 인에이블될 때 상기 제 2 제어 신호를 인에이블시킴을 특징으로 하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 제어부는,
    상기 제 1 리드 스트로브 신호들을 다수의 그룹으로 나누어 노아 조합하는 다수의 제 1 노아 게이트;
    상기 제 2 리드 스트로브 신호들을 다수의 그룹으로 나누어 노아 조합하는 다수의 제 2 노아 게이트;
    상기 다수의 제 1 노아 게이트에서 출력된 신호를 낸드 조합하는 제 1 낸드 게이트;
    상기 다수의 제 2 노아 게이트에서 출력된 신호를 낸드 조합하는 제 2 낸드 게이트;
    상기 제 1 낸드 게이트에서 출력된 신호를 지연시켜 상기 제 1 제어 신호로 출력하는 제 1 지연 수단; 및
    상기 제 2 낸드 게이트에서 출력된 신호를 지연시켜 상기 제 2 제어 신호로 출력하는 제 2 지연 수단;을 포함함을 특징으로 하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 리피터는,
    상기 제 1 제어 신호에 응답하여 상기 제 1 글로벌 입출력 라인에서 전달된 데이터를 증폭하는 제 1 구동부;
    상기 제 2 제어 신호에 응답하여 상기 제 2 글로벌 입출력 라인에서 전달된 데이터를 증폭하는 제 2 구동부; 및
    상기 제 1 및 제 2 구동부에서 출력된 신호를 래치하는 래치부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 제 1 구동부는,
    상기 제 1 글로벌 입출력 라인에서 전달된 데이터에 응답하여 출력단을 풀 업시키는 제 1 풀 업부;
    상기 제 1 글로벌 입출력 라인에서 전달된 데이터에 응답하여 상기 출력단을 풀 다운시키는 제 1 풀 다운부; 및
    상기 제 1 제어 신호에 응답하여 상기 제 1 풀 업부 및 제 1 풀 다운부와 출 력단을 각각 연결하는 제 1 스위치;을 포함함을 특징으로 하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 제 2 구동부는,
    상기 제 2 글로벌 입출력 라인에서 전달된 데이터에 응답하여 출력단을 풀 업시키는 제 2 풀 업부;
    상기 제 2 글로벌 입출력 라인에서 전달된 데이터에 응답하여 상기 출력단을 풀 다운시키는 제 2 풀 다운부; 및
    상기 제 2 제어 신호에 응답하여 상기 제 2 풀 업부 및 제 2 풀 다운부와 출력단을 각각 연결하는 제 2 스위치;를 포함함을 특징으로 하는 반도체 메모리 장치.
  16. 제 11 항에 있어서,
    상기 제 1 감지 증폭기 그룹은 상기 제 1 글로벌 입출력 라인을 기준으로 양측에 대칭되게 배치되는 다수의 제 1 감지 증폭기로 구성되며, 상기 제 2 감지 증폭기 그룹은 상기 제 2 글로벌 입출력 라인을 기준으로 양측에 대칭되게 배치되는 다수의 제 2 감지 증폭기로 구성됨을 특징으로 하는 반도체 메모리 장치.
  17. 입출력 패드들이 배치되는 센터 영역을 기준으로 업 뱅크 그룹과 다운 뱅크 그룹으로 나누어지는 반도체 메모리 장치에 있어서,
    상기 센터 영역에 배치되며, 리드 동작시 상기 업 뱅크 그룹의 뱅크들의 데이터 출력 상태에 대응되는 제 1 제어 신호를 출력하는 상부 제어부;
    상기 센터 영역에 배치되며, 리드 동작시 상기 다운 뱅크 그룹의 뱅크들의 데이터 출력 상태에 대응되는 제 2 제어 신호를 출력하는 하부 제어부; 및
    상기 센터 영역에 배치되며, 상기 제 1 및 제 2 제어 신호에 응답하여 상기 업 뱅크 그룹과 다운 뱅크 그룹 중 어느 하나를 선택하고, 상기 선택된 뱅크 그룹에서 전달된 데이터를 증폭 및 래치하여 해당 입출력 패드로 전달하는 리피터;를 포함함을 특징으로 하는 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 각 뱅크 그룹은 데이터를 상기 리피터로 전달하는 글로벌 입출력 라인 그룹을 각각 더 포함하며, 상기 각 뱅크 그룹을 이루는 뱅크들이 상기 각 글로벌 입출력 라인 그룹을 사이에 두고 대칭되게 배치됨을 특징으로 하는 반도체 메모리 장치.
  19. 제 17 항에 있어서,
    상기 상부 제어부는 상기 업 뱅크 그룹의 뱅크들의 리드 동작을 제어하는 제 1 리드 스트로브 신호들로써 상기 업 뱅크 그룹의 뱅크들의 데이터 출력 상태를 판단하여 상기 제 1 제어 신호의 상태를 제어하고, 상기 하부 제어부는 상기 다운 뱅 크 그룹의 뱅크들의 리드 동작을 제어하는 제 2 리드 스트로브 신호들로써 상기 다운 뱅크 그룹의 뱅크들의 데이터 출력 상태를 판단하여 상기 제 2 제어 신호의 상태를 제어함을 특징으로 하는 반도체 메모리 장치.
  20. 제 19 항에 있어서,
    상기 상부 제어부는 상기 제 1 리드 스트로브 신호들 중 어느 하나가 인에이블될 때 상기 제 1 제어 신호를 인에이블시키고, 상기 하부 제어부는 상기 제 2 리드 스트로브 신호들 중 어느 하나가 인에이블될 때 상기 제 2 제어 신호를 인에이블시킴을 특징으로 하는 반도체 메모리 장치.
  21. 제 17 항에 있어서,
    상기 리피터는,
    상기 제 1 제어 신호에 응답하여 상기 업 뱅크 그룹에서 전달된 데이터를 증폭하는 제 1 구동부;
    상기 제 2 제어 신호에 응답하여 상기 다운 뱅크 그룹에서 전달된 데이터를 증폭하는 제 2 구동부; 및
    상기 제 1 및 제 2 구동부에서 출력된 신호를 래치하는 래치부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  22. 제 21 항에 있어서,
    상기 제 1 구동부는,
    상기 업 뱅크 그룹에서 전달된 데이터에 응답하여 출력단을 풀 업시키는 제 1 풀 업부;
    상기 업 뱅크 그룹에서 전달된 데이터에 응답하여 상기 출력단을 풀 다운시키는 제 1 풀 다운부; 및
    상기 제 1 제어 신호에 응답하여 상기 제 1 풀 업부 및 제 1 풀 다운부와 출력단을 각각 연결하는 제 1 스위치;를 포함함을 특징으로 하는 반도체 메모리 장치.
  23. 제 21 항에 있어서,
    상기 제 2 구동부는,
    상기 다운 뱅크 그룹에서 전달된 데이터에 응답하여 출력단을 풀 업시키는 제 2 풀 업부;
    상기 다운 뱅크 그룹에서 전달된 데이터에 응답하여 상기 출력단을 풀 다운시키는 제 2 풀 다운부; 및
    상기 제 2 제어 신호에 응답하여 상기 제 2 풀 업부 및 제 2 풀 다운부와 출력단을 각각 연결하는 제 2 스위치;를 포함함을 특징으로 하는 반도체 메모리 장치.
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