KR100298585B1 - 반도체메모리장치및이장치를구비한시스템 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치 및 이 장치를 구비한 시스템을 공개한다. 그 장치는 소정수의 그룹의 데이터 입/출력 드라이버들, 외부로부터의 클럭신호, 리드/라이트 제어신호, 및 칩 선택 제어신호를 입력하여 이전 사이클에 리드 명령이 인가되고, 현재 사이클에 라이트 명령 또는 비선택 명령이 인가되면 다음 사이클의 제1상태의 클럭신호에 응답하여 제1상태의 제1제어신호를 발생하고, 이전 사이클에 라이트 명령 또는 비선택 명령이 인가되고, 현재 사이클에 리드 명령이 인가되면 다음 사이클의 제1상태의 클럭신호에 응답하여 제2상태의 제2제어신호를 발생하기 위한 제어회로, 및 제어회로로 부터의 제2제어신호의 제2상태로의 천이에 응답하여 제1상태로 천이하고, 제1제어신호의 제1상태로의 천이에 응답하여 제2상태로 천이하는 내부 출력 제어신호를 발생하여 소정수의 그룹의 데이터 입/출력 드라이버들을 그룹별로 제어하기 위한 소정수의 리피터들로 구성되어 있다. 따라서, 데이터 라인의 부하에 따른 내부 출력 제어신호의 전송 지연을 개선할 수 있다. 또한, 그 시스템은 데이터 버스를 공유하는 복수개의 반도체 메모리 장치들 및 프로세서를 구비하여 데이터 버스상에서 데이터의 충돌을 방지할 수 있다.

Description

반도체 메모리 장치 및 이 장치를 구비한 시스템
본 발명은 반도체 메모리 장치 및 이 장치를 구비한 시스템에 관한 것으로, 특히, 데이터 라인의 부하에 따른 내부 출력 제어신호의 전송 지연을 개선할 수 있는 반도체 메모리 장치 및 데이터 버스를 공유하는 반도체 메모리 장치들과 프로세서사이의 데이터 전송시에 데이터 버스상에서 데이터 충돌을 방지할 수 있는 반도체 메모리 장치를 구비한 시스템에 관한 것이다.
종래의 반도체 메모리 장치는 외부로부터 입력되는 출력 제어신호를 입력하여 내부 출력 제어신호를 발생하고, 이 신호를 각각의 데이터 입/출력 핀에 연결된 데이터 출력 드라이버로 인가하여 데이터의 출력을 인에이블 또는 디스에이블하게 된다. 즉, 하나의 내부 출력 제어신호를 복수개의 데이터 출력 드라이버들을 제어하기 위한 제어신호로 사용하게 된다.
그리고, 내부 출력 제어신호가 복수개의 데이터 출력 드라이버들로 전송되는 데이터 전송 라인의 부하로 인하여 내부 출력 제어신호가 데이터 출력 드라이버들로 전송되는 시간이 지연되게 된다.
따라서, 저속으로 동작하는 반도체 메모리 장치의 경우에는 입/출력 데이터간의 충분한 마아진(margin)이 확보되기 때문에 내부 출력 제어신호의 전송 지연을 무시하여도 되지만, 고속으로 동작하는 반도체 메모리 장치의 경우에는 입/출력 데이터간의 충분한 마아진이 확보되지 않기 때문에 고속의 동작을 수행할 수가 없게 된다.
또한, 이 반도체 메모리 장치들을 구비한 시스템은 데이터 버스를 공유하는 두 개의 반도체 메모리 장치들과 프로세서로 이루어진다. 이 시스템은 프로세서에 의해서 두 개의 반도체 메모리 장치의 인에이블 또는 디스에이블을 제어함으로써 데이터 버스를 통하여 데이터의 전송을 수행한다.
그런데, 종래의 데이터 버스를 공유하는 반도체 메모리 장치를 구비한 시스템이 저속으로 동작하는 경우에는 데이터 버스상에 전송되는 입/출력 데이터사이의 충분한 마아진이 확보되기 때문에 데이터 버스상에서 데이터 충돌이 발생하지 않는다. 그러나, 고속으로 동작하는 경우에는 데이터 버스상에 전송되는 입/출력 데이터사이의 충분한 마아진이 확보되지 않아 데이터 버스상에서 데이터 충돌이 발생하게 된다.
다시 말하면, 동일한 데이터 버스에 연결된 두 개의 반도체 메모리 장치의 데이터 출력동작에서, 하나의 반도체 메모리 장치의 데이터 출력핀으로 데이터를 전송하기 위한 데이터 출력 드라이버의 동작이 디스에이블된 후 데이터 버스로 전송된 데이터가 프로세서로 완전히 전송되기 전에 다른 하나의 반도체 메모리 장치의 데이터 출력핀으로 데이터를 전송하기 위한 데이터 출력 드라이버의 동작이 인에이블되어 데이터가 공유하는 데이터 버스로 데이터를 전송하게 되면 데이터 버스상에서 데이터 충돌 문제가 발생하게 된다.
이러한 문제를 해결하기 위한 종래의 미국특허 번호 제5,086,427호에 "공유 데이터 버스상에서 더블 드라이빙을 방지하기 위한 클럭드 로직 회로(clocked logic circuitry preventing double driving on shared data bus)"라는 명칭으로 공개된 기술은 공유 데이터 버스를 구동하는 드라이버가 바뀔때마다 더미 사이클(dummy cycle)을 추가하는 방법이다. 즉, 이전 사이클에 동작하던 드라이버의 동작을 디스에이블한 후에 더미 사이클을 추가하여 드라이버의 동작을 완전히 디스에이블하고, 현재 사이클에 동작하는 드라이버의 동작을 인에이블시키는 방법이다. 그러나, 이 방법은 더미 사이클이 추가됨으로 인해서 버스의 사용 효율성이 떨어지게 되어 고속으로 동작하는 시스템에 적용하기에는 적합하지 못하다는 문제점이 있었다.
그리고, 상술한 바와 같은 문제를 해결하기 위한 미국특허 번호 제5,646,553호에 "3상태 버스를 위한 드라이버(driver for tri-state bus)"라는 명칭으로 공개된 기술은 클럭신호의 반 사이클동안 데이터 버스로 데이터를 전송하고, 나머지 반 사이클동안은 데이터 버스에 전송된 데이터를 유지하는 동작을 수행하는 방법이다. 그래서, 이 방법은 데이터 버스에 전송된 데이터를 유지하기 위하여 래치의 구성을 가진 키퍼(keeper)를 모든 데이터 버스에 구비하여야 함으로써 시스템 설계시에 이점을 고려하여 설계하여야 한다는 문제점이 있었다.
본 발명은 상술한 바와 같은 종래 기술의 공유 데이터 버스상의 데이터 충돌 문제가 반도체 메모리 장치의 데이터 출력 드라이버를 제어하는 내부 출력 제어신호가 하나이고, 이 하나의 제어신호가 모든 데이터 입/출력핀에 연결된 데이터 출력 드라이버를 동시에 제어하기 때문에 데이터 라인상의 부하가 크게 되어 신호 전달 속도가 느려지게 되어 발생한 것으로 보고 이 문제를 해결하고자 한다.
물론, 이러한 문제를 해결하기 위하여 내부 출력 제어신호를 발생하기 위한 경로의 트랜지스터들의 크기를 비대칭(mismatch)으로 구성하여 내부 출력 제어신호의 인에이블 시간을 빠르게 하거나, 또는 디스에이블 시간을 빠르게 할 수는 있다. 그러나, 내부 출력 제어신호의 인에이블 시간을 빠르게하면 데이터 버스를 공유하는 이 장치들을 구비하는 시스템의 데이터 버스상에서 데이터 충돌을 야기하게 된다는 문제점이 있고, 반면에 내부 출력 제어신호의 디스에이블 시간을 빠르게하면 데이터 버스를 공유하는 이 장치들을 구비하는 시스템의 데이터 버스상에서 데이터 충돌은 방지되나 데이터 억세스 타임이 느려져서 고속 동작을 수행할 수 없다는 문제점이 있다. 그리고, 내부 출력 제어신호를 발생하기 위한 경로의 트랜지스터들의 크기를 모두 크게하여 내부 출력 제어신호의 인에이블 시간과 디스에이블 시간을 모두 빠르게 할 수 있다. 그러나, 이 경우에는 내부 출력 제어신호를 발생하기 위한 트랜지스터들의 크기가 모두 증가하게 되어 스위칭 전류가 증가하게 되고, 부하의 증가로 인하여 신호 전송 속도가 트랜지스터들을 비대칭으로 구성하는 경우보다 상대적으로 느려지게 된다는 문제점이 있다.
본 발명의 목적은 데이터 출력 드라이버를 제어하기 위한 내부 출력 제어신호의 전송 속도를 개선할 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 데이터 버스를 공유하는 반도체 메모리 장치들과 프로세서사이의 데이터 버스상에서 데이터 충돌 문제를 방지할 수 있는 반도체 메모리 장치를 구비한 시스템을 제공하는데 있다.
상기 목적을 달성하기 위한 반도체 메모리 장치는 외부로 부터의 데이터를 입력하고 내부 출력 제어신호에 응답하여 데이터를 외부로 출력하기 위한 소정수의 그룹의 데이터 입/출력 드라이버들, 외부로부터의 클럭신호, 리드/라이트 제어신호, 및 칩 선택 제어신호를 입력하여 이전 사이클에 리드 명령이 인가되고, 현재 사이클에 라이트 명령 또는 비선택 명령이 인가되면 다음 사이클의 제1상태의 클럭 신호에 응답하여 제1상태의 제1제어신호를 발생하고, 이전 사이클에 라이트 명령 또는 비선택 명령이 인가되고, 현재 사이클에 리드 명령이 인가되면 다음 사이클의 제1상태의 클럭신호에 응답하여 제2상태의 제2제어신호를 발생하기 위한 제어수단, 및 상기 제어수단으로 부터의 상기 제2제어신호의 제2상태로의 천이에 응답하여 제1상태로 천이하고, 상기 제1제어신호의 제1상태로의 천이에 응답하여 제2상태로 천이하는 내부 출력 제어신호를 발생하여 상기 소정수의 그룹의 데이터 입/출력 드라이버들을 그룹별로 제어하기 위한 소정수의 리피터들을 구비한 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 반도체 메모리 장치를 구비한 시스템은 데이터 입/출력 버스를 공유하는 제1, 2반도체 메모리 장치들, 및 상기 데이터 입/출력 버스를 공유하고 상기 클럭신호, 리드/라이트 제어신호, 및 칩 선택 제어신호를 상기 제1, 2반도체 메모리 장치들로 인가하여 상기 제1, 2반도체 메모리 장치들의 동작을 제어하기 위한 프로세서를 구비한 시스템에 있어서, 상기 제1, 2반도체 메모리 장치들 각각이 외부로 부터의 데이터를 입력하고 내부 출력 제어신호에 응답하여 데이터를 외부로 출력하기 위한 소정수의 그룹의 데이터 입/출력 드라이버들, 외부로부터의 클럭신호, 리드/라이트 인에이블 신호, 및 칩 선택 제어신호를 입력하여 이전 사이클에 리드 명령이 인가되고, 현재 사이클에 라이트 명령 또는 비선택 명령이 인가되면 다음 사이클의 제1상태의 클럭신호에 응답하여 제1상태의 제1제어신호를 발생하고, 이전 사이클에 라이트 명령 또는 비선택 명령이 인가되고, 현재 사이클에 리드 명령이 인가되면 다음 사이클의 제1상태의 클럭신호에 응답하여 제2상태의 제2제어신호를 발생하기 위한 제어수단, 및 상기 제어수단으로 부터의 상기 제2제어신호의 제2상태로의 천이에 응답하여 제1상태로 천이하고, 상기 제1제어신호의 제1상태로의 천이에 응답하여 제2상태로 천이하는 내부 출력 제어신호를 발생하여 상기 소정수의 그룹의 데이터 입/출력 드라이버들을 그룹별로 제어하기 위한 소정수의 리피터들을 구비한 것을 특징으로 한다.
제1도는 일반적인 데이터 버스를 공유하는 반도체 메모리 장치를 구비한 시스템의 블록도이다.
제2도는 종래의 반도체 메모리 장치의 내부 회로의 블록도이다.
제3도는 제2도에 나타낸 데이터 입/출력 드라이버를 나타내는 것이다.
제4도는 제2도에 나타낸 제어회로의 실시예의 회로도이다.
제5도는 제2도에 나타낸 반도체 메모리 장치를 제1도의 시스템에 적용하였을 경우의 동작 타이밍도이다.
제6도는 본 발명의 반도체 메모리 장치의 내부 회로의 블럭도이다.
제7도는 제6도에 나타낸 제어회로의 실시예의 회로도이다.
제8a,8b도는 제7도에 나타낸 자기 리셋회로의 실시예의 회로도이다.
제9도는 제6도에 나타낸 리피터의 실시예의 회로도이다.
제10도는 제9도에 나타낸 가변 지연회로의 실시예의 회로도이다.
제11도는 제6도에 나타낸 반도체 메모리 장치를 제1도의 시스템에 적용하였을 경우의 동작을 설명하기 위한 동작 타이밍도이다.
이하, 첨부한 도면을 참조하여 본 발명의 반도체 메모리 장치 및 그 장치를 구비한 시스템을 설명하기 전에 종래의 반도체 메모리 장치 및 그 장치를 구비한 시스템을 설명하면 다음과 같다.
도1은 일반적인 데이터 버스를 공유하는 반도체 메모리 장치를 구비한 시스템을 나타내는 것으로, 프로세서(10), 반도체 메모리 장치들(12, 14), 인버터(16), 데이터 버스(18), 및 제어 버스(20)로 구성되어 있다.
상술한 바와 같이 구성된 시스템의 데이터 입출력 동작을 설명하면 다음과 같다.
프로세서(10)는 반도체 메모리 장치들(12, 14)로 클럭신호(XCLK), 반전 라이트 인에이블 신호(/XWE), 및 반전 칩 선택신호(/XCS)와 같은 제어신호들을 인가하고, 데이터 버스(16)로 데이터를 전송하거나, 데이터 버스(16)에 전송된 데이터를 입력한다. 반도체 메모리 장치(12)는 프로세서(10)로 부터의 "로우"레벨의 반전 칩선택신호(/XCS)에 응답하여 인에이블되고 클럭신호(XCLK), 및 반전 라이트 인에이블 신호(/XWE)에 응답하여 데이터 버스(16)로 데이터를 전송하거나, 데이터 버스(16)에 전송된 데이터를 입력한다. 반도체 메모리 장치(14)는 프로세서(10)로부터의 "하이"레벨의 반전 칩 선택신호(/XCS)에 응답하여 인에이블되고 클럭신호(XCLK), 및 반전 라이트 인에이블 신호(/XWE)에 응답하여 데이터 버스(16)로 데이터를 전송하거나, 데이터 버스(16)에 전송된 데이터를 입력한다.
도2는 종래의 반도체 메모리 장치의 내부회로의 블록도로서, n개의 메모리 셀 어레이 블록들(30-1, 30-2, ..., 30-n), n개 그룹의 m개의 데이터 입/출력 드라이버들(32-11, ..., 32-1m), (32-21, ..., 32-2m), ..., (32-n1, ..., 32-nm)), 제어회로(36), 및 n개의 구동회로들(34-1, 34-2, ..., 34-n)로 구성되어 있다. 도2에서, 점선으로 표시한 블록은 반도체 메모리 장치 내부를 나타내는 것이다.
상술한 바와 같이 구성된 각 블록의 기능을 설명하면 다음과 같다.
데이터 입/출력 드라이버들(32-11, ..., 32-1m), (32-21, ..., 32-2m), (32-n1, ..., 32-nm)) 각각은 메모리 셀 어레이 블록들(30-1, 30-2, ..., 30-n) 각각의 m개의 데이터 입출력 라인들에 연결되어 데이터를 입출력한다. 제어회로(36)는 외부로 부터의 제어신호들(XCLK, /XCS, /XWE, /XOE)을 입력하여 n개 그룹의 m개의 데이터 입/출력 드라이버들의 인에이블, 디스에이블을 제어하기 위한 하나의 내부 출력 제어신호를 발생한다. n개의 구동회로들(34-1, 34-2, ..., 34-n)은 제어회로(36)의 내부 출력 제어신호(OE)에 응답하여 n개 그룹 각각의 m개의 데이터 입/출력 드라이버들을 제어하기 위한 제어신호들(IOE1, IOE2, ..., IOEn)을 발생한다.
도3은 도2에 나타낸 데이터 입/출력 드라이버의 구성을 나타내는 것으로, 데이터 입력 버퍼(DIB)와 데이터 출력 버퍼(DOB)로 구성되어 있다.
데이터 입력버퍼(DIB)는 외부로 부터의 데이터 입력신호를 버퍼하여 데이터 라인으로 전송하고, 데이터 출력버퍼(DOB)는 "하이"레벨의 제어신호(IOE)에 응답하여 데이터 라인으로 전송된 데이터를 버퍼하여 외부로 출력하고, "로우"레벨의 제어신호(IOE)에 응답하여 하이 임피이던스 상태의 출력신호를 발생한다. 즉, 데이터 출력버퍼는 3상태 버퍼의 구성을 가진다.
도4는 도2에 나타낸 제어회로의 실시예의 회로도로서, 인버터들(I1 ~I14), CMOS전송 게이트들(C1~C3), NAND게이트들(NA1, NA2), 및 D플립플롭(FF1)으로 구성되어 있다.
상술한 바와 같이 구성된 제어회로의 동작을 설명하면 다음과 같다.
데이터 리드시에 외부로부터 "로우"레벨의 반전 칩 선택신호(/XCS), "하이"레벨의 반전 라이트 인에이블 신호(/XWE), 클럭신호(XCLK), 및 "로우"레벨의 반전 출력 제어신호(/XOE)가 각각 인가되면, 인버터들(I10, I11)은 클럭신호(XCLK)를 버퍼하여 클럭신호(CLK)를 출력한다. 인버터(I12)는 클럭신호(CLK)를 반전하여 반전된 클럭신호(/CLK)를 출력한다. 인버터들(I1, I4)은 "로우"레벨의 반전 칩 선택신호(/XCS)와 "하이"레벨의 반전 라이트 인에이블 신호(/XWE)를 반전하여 각각 "하이"레벨과 "로우"레벨의 신호를 발생한다. CMOS전송 게이트들(C1, C2)은 각각 "로우"레벨의 클럭신호(CLK)에 응답하여 온되어 "하이"레벨과 "로우"레벨의 신호를 각각 전송한다. 인버터들(I2, I3)로 구성된 래치는 CMOS전송 게이트(C1)의 "하이"레벨의 출력신호를 래치한다. 인버터들(I5, I6)로 구성된 래치는 CMOS전송 게이트(C2)의 "로우"레벨의 출력신호를 래치한다. NAND게이트(NA1) 및 인버터(I7)는 "하이"레벨의 CMOS전송 게이트(C1)의 출력신호와 "하이"레벨의 인버터(I5)의 출력신호를 논리곱하여 "하이"레벨의 신호를 발생한다. CMOS전송 게이트(C3)는 "하이"레벨의 클럭신호(CLK)에 응답하여 "하이"레벨의 신호를 전송한다. 인버터들(I8, I9)로 구성된 래치는 CMOS전송 게이트(C3)의 "하이"레벨의 출력신호를 래치한다. D플립플롭(FF1)은 "로우"레벨의 클럭신호(CLK)에 응답하여 CMOS전송 게이트(C3)의 "하이"레벨의 신호(PLZ1)를 래치하고, "하이"레벨의 클럭신호(CLK)에 응답하여 "하이"레벨의 신호(PLZ1)를 출력한다. 즉, D플립플롭(FF1)은 신호(PLZ1)를 1사이클 지연하여 출력한다. NAND게이트(NA2)와 인버터(I14)는 "하이"레벨의 출력 제어신호(OE)를 발생한다.
데이터 라이트시에 외부로부터 "로우"레벨의 반전 칩 선택신호(/XCS), "로우"레벨의 반전 라이트 인에이블 신호(/XWE), 클럭신호(XCLK)가 각각 인가되면, 인버터들(I1, I4)은 "로우"레벨의 반전 칩 선택신호(/XCS)와 "로우"레벨의 반전 라이트 인에이블 신호(/XWE)를 반전하여 "하이"레벨의 신호를 각각 발생한다. CMOS전송 게이트들(C1, C2)은 각각 "로우"레벨의 클럭신호(CLK)에 응답하여 온되어 "하이"레벨의 신호를 각각 전송한다. 인버터들(I2, I3)로 구성된 래치는 CMOS전송 게이트(C1)를 통하여 출력되는 "하이"레벨의 출력신호를 래치한다. 인버터들(I5, I6)로 구성된 래치는 CMOS전송 게이트(C2)를 통하여 출력되는 "하이"레벨의 출력신호를 래치한다. NAND게이트(NA1) 및 인버터(I7)는 "하이"레벨의 CMOS전송 게이트(C1)의 출력 신호와 "로우"레벨의 인버터(I5)의 출력신호를 논리곱하여 "로우"레벨의 신호를 발생한다. CMOS전송 게이트(C3)는 "하이"레벨의 반전 클럭신호(/CLK)에 응답하여 "로우"레벨의 신호를 신호(PLZ1)로 발생한다. 인버터들(I8, I9)로 구성된 래치는 CMOS전송 게이트(C3)의 출력신호를 래치한다. D플립플롭(FF1)은 "로우"레벨의 신호(PLZ1)를 1사이클 지연하여 신호(PLZ2)로 발생한다. NAND게이트(NA2)와 인버터(I14)는 "로우"레벨의 신호를 출력 제어신호(OE)로 발생한다.
비선택시에는 외부로부터 "하이"레벨의 반전 칩 선택신호(/XCS), 및 클럭신호(XCLK)가 인가된다. 이 경우에는 라이트시와 마찬가지로 D플립플롭(FF1)에 "로우"레벨의 신호가 래치되고, 다음 사이클에서 "로우"레벨의 출력 제어신호(OE)를 발생한다.
리드시에는 외부로부터 입력되는 반전 출력 제어신호(/XOE)가 "로우"레벨로 되고, 라이트시와 비선택시에는 반전 출력 제어신호(/XOE)가 "로우"레벨 또는 "하이"레벨이 된다. 즉, 라이트시와 비선택시에는 반전 출력 제어신호(/XOE)의 상태에 관계없이 "로우"레벨의 출력 제어신호(OE)를 발생한다.
도5는 도2에 나타낸 종래의 반도체 메모리 장치를 도1에 나타낸 시스템에 적용하였을 경우의 동작을 설명하기 위한 동작 타이밍도로서, 그 동작을 사이클단위로 설명하면 다음과 같다. 도5의 타이밍도에서, B1으로 표시한 신호는 도1의 램(12)의 내부에서 발생되는 신호이고, B2로 표시한 신호는 도1의 램(14)의 내부에서 발생되는 신호를 각각 나타낸 것이다.
첫 번째 사이클(Ⅰ)에서, 도1에 나타낸 바와 같이 클럭신호의 상승엣지에서 "하이"레벨의 반전 칩 선택신호(/XCS)가 램(12)에 인가되고, "로우"레벨의 반전 칩선택신호(/XCS)가 램(14)에 인가되고, "로우"레벨의 반전 라이트 인에이블 신호(/XWE)가 인가되면, 램(12)의 제어회로(36)의 제어신호(OE(B1))와 램(14)의 제어회로(36)의 제어신호(OE(B2))는 "로우"레벨이 되어 내부 출력 제어신호들(IOE(B1), IOE(B2))이 "로우"레벨이 된다. 즉, 램(12)으로 비선택 명령이 인가되고, 램(14)으로 라이트 명령이 인가된다.
두 번째 사이클(Ⅱ)에서, 클럭신호(XCLK)의 상승엣지에서 "로우"레벨의 반전칩 선택신호(/XCS)가 램(12)에 인가되고, "하이"레벨의 반전 칩 선택신호(/XCS)가 램(14)에 인가되고, "하이"레벨의 반전 라이트 인에이블 신호(/XWE)가 인가되면, 램(12)의 제어회로(36)의 신호(PLZ1(B1)는 "하이"레벨로 상승한다. 그리고, 램(14)으로 데이터 버스(DB)를 통하여 라이트 데이터(D1(B2))가 입력된다.
세 번째 사이클(Ⅲ)에서, 클럭신호(XCLK)의 상승엣지에서 "로우"레벨의 반전 칩 선택신호(/XCS)가 램(12)에 인가되고, "하이"레벨의 반전 칩 선택신호(/XCS)가 램(14)에 인가되고, "로우"레벨의 반전 라이트 인에이블 신호(/XWE)가 인가되면, 램(12)의 제어회로(36)의 신호(PLZ1(B1))는 "로우"레벨로 천이하고, 신호(PLZ2(B1))는 신호(PLZ1(B1))가 1사이클 지연되어 "하이"레벨로 천이한다. 따라서, 램(12)의 제어회로(36)의 출력 제어신호(OE(B1))가 신호(PLZ2(B1))에 응답하여 "하이"레벨로 천이하여 내부 출력 제어신호(IOE(B1))가 "하이"레벨로 천이한다. 그래서, 내부 출력 제어신호(IOE(B1))에 응답하여 램(12)에 저장된 데이터(Q2(B1))가 데이터 버스(DB)로 출력된다.
네 번째 사이클(Ⅳ)에서, 클럭신호(XCLK)의 상승엣지에서 "로우"레벨의 반전칩 선택신호(/XCS)가 램(12)으로 인가되고, "하이"레벨의 반전 칩 선택신호(/XCS)가 램(14)으로 인가되고, "하이"레벨의 반전 라이트 인에이블 신호(/XWE)가 램(12) 및 램(14)에 인가되면, 램(12)의 제어회로(36)의 신호(PLZ1(B1))는 "하이"레벨이 되고, 신호(PLZ2(B2))는 "로우"레벨이 된다. 그리고, 램(12)으로 데이터 버스(DB)를 통하여 라이트 데이터(D3(B1))가 입력된다.
다섯 번째 사이클(Ⅴ)에서, 클럭신호(XCLK)의 상승엣지에서 "하이"레벨의 반전 칩 선택신호(/XCS)가 램(12)에 인가되고, "로우"레벨의 반전 칩 선택신호(/XCS)가 램(14)으로 인가되고, "하이"레벨의 반전 라이트 인에이블 신호(/XWE)가 인가되면, 램(12)의 제어회로(36)의 신호(PLZ1(B1))는 "로우"레벨로 되고, 신호(PLZ2)는 "하이"레벨로 되고, 출력 제어신호(OE1(B1))가 "하이"레벨로 천이한다. 따라서, 내부 출력 제어신호(IOE(B1))가 "하이"레벨로 천이한다. 그리고, 램(14)의 제어회로(36)의 신호(PLZ1(B1))는 "하이"레벨로 천이한다. 따라서, 램(12)은 내부 출력 제어신호(IOE(B1))에 응답하여 리드 데이터(Q4(B1))를 데이터 버스(DB)로 출력한다.
여섯 번째 사이클(Ⅵ)에서, 클럭신호(XCLK)의 상승엣지에서 "로우"레벨의 반전 칩 선택신호(/XCS)가 램(12)에 인가되고, "하이"레벨의 반전 칩 선택신호(/XCS)가 램(14)에 인가되고, "로우"레벨의 반전 라이트 인에이블 신호(/XWE)가 인가되면, 램(12)의 제어회로(36)의 신호(PLZ2(B1))는 "로우"레벨로 천이하고, 램(14)의 제어회로(36)의 신호(PLZ1(B2))는 "로우"레벨로 천이하고, 신호(PLZ2(B2))는 "하이"레벨로 천이한다. 그리고, 출력 제어신호(OE(B2))가 "하이"레벨로 천이하고, 따라서, 내부 출력 제어신호(IOE(B2))가 "하이"레벨로 천이한다. 따라서, 램(14)은 "하이"레벨의 내부 출력 제어신호(IOE(B2))에 응답하여 데이터 버스(DB)로 데이터(Q5(B2))를 전송한다.
일곱 번째 사이클(Ⅶ)은 네 번째 사이클(Ⅳ)과 동일한 제어신호가 인가되어 동일한 동작을 수행한다. 즉, 램(12)은 데이터 버스(DB)를 통하여 전송되는 라이트 데이터(D6(B1))를 라이트한다.
여덟 번째 사이클(Ⅷ)은 다섯 번째 사이클(Ⅵ)과 동일한 제어신호가 인가되어 동일한 동작을 수행한다. 즉, 램(12)에 저장된 데이터(Q7(B1))가 데이터 버스(DB)로 출력된다.
그런데, 상술한 바와 같은 종래의 시스템은 저속으로 동작하는 경우에는 라이트, 리드, 및 비선택 동작이 느리게 수행되므로 데이터 버스(DB)상에서 데이터의 충돌문제는 발생되지 않는다.
그러나, 시스템이 고속으로 동작하는 경우에는 반도체 메모리 장치들(12, 14)의 데이터 버스(DB)를 공유하는 데이터 출력핀에 연결된 반도체 메모리 장치(12)의 하나의 데이터 출력 드라이버가 디스에이블되어 데이터 버스(18)로 데이터를 전송한 후에 데이터 버스(18)로 전송된 데이터가 완전히 프로세서(10)로 전송되지 않은 상태에서 반도체 메모리 장치(14)의 다른 하나의 데이터 출력 드라이버가 인에이블되어 데이터 버스(18)로 데이터를 전송하게 되어 데이터 충돌 문제가 발생하게 된다.
도5의 타이밍도로부터 알 수 있듯이, 라이트 데이터(D1(B2))와 리드 데이터(Q2(B1))사이의 마아진이 충분히 확보되지 않게 되면 데이터 버스상에서 데이터 충돌이 발생할 수도 있다.
저속으로 동작하는 시스템의 경우에는 이러한 문제를 해결하기 위하여 내부 출력 제어신호(OE(B1))의 "하이"레벨로의 천이를 지연하면 된다. 그러나, 고속으로 동작하는 시스템에 이와같은 방법을 사용하게 되면 내부 출력 제어신호(OE(B1))의 "하이"레벨로의 천이가 지연됨으로 인해서 데이터 출력시간이 지연되어 고속의 동작을 수행할 수가 없게 된다.
즉, 시스템이 고속으로 동작하게 되면, 리드 데이터와 라이트 데이터사이의 시간 및 리드 데이터와 리드 데이터사이의 시간이 점점 줄어들게 되어, 데이터 버스상에서 리드 데이터와 라이트 데이터 및 리드 데이터와 리드 데이터의 충돌문제가 발생하게 된다.
도6은 본 발명의 반도체 메모리 장치의 내부회로의 블록도로서, n개의 메모리 셀 어레이 블록들(40-1, 40-2, ..., 40-n), n개 그룹의 m개의 데이터 입/출력 드라이버들((42-11, ..., 42-1n), (42-21, ..., 42-2n), ..., (42-n1, ..., 42-nm)), n개의 리피터들(44-1, 44-2, ..., 44-n), XOE버퍼(46), 및 제어회로(48)로 구성되어 있다. 도6에서, 점선으로 표시한 블록은 반도체 메모리 장치 내부를 나타내는 것이다.
상술한 바와 같이 구성된 각 블록의 기능을 설명하면 다음과 같다.
데이터 입/출력 드라이버들(32-11, ..., 32-1m), (32-21, ..., 32-2m), (32-n1, ..., 32-nm)) 각각은 메모리 셀 어레이 블록들(30-1, 30-2, ..., 30-n) 각각의 m개의 데이터 입/출력 라인들에 연결되어 데이터를 입출력한다. 제어회로(36)는 외부로 부터의 제어신호들(XCLK, /XCS, /XWE, /XOE)을 입력하여 n개 그룹의 m개의 데이터 입/출력 드라이버들을 제어하기 위한 신호들(KHZ, KLZB)을 발생한다. XOE버퍼(46)는 외부로 부터의 반전 출력 제어신호(/XOE)를 버퍼하여 제어신호(XOE)를 발생한다. 리피터들(44-1, 44-2, ..., 44-n) 각각은 제어회로(48)의 출력 신호들(KHZ, KLZB) 및 제어신호(XOE)를 입력하여 제어신호들(IOE1, IOE2, ..., IOEn)을 발생한다.
도7은 도6에 나타낸 제어회로(48)의 실시예의 회로도로서, 인버터들(I15~I39), CMOS전송 게이트들(C3~C7), NAND게이트들(NA3 ~NA5), NOR게이트들(NOR1, NOR2), D플립플롭(FF2), 및 자기 리셋 회로들(50, 52)로 구성되어 있다.
상술한 바와 같이 구성된 제어회로의 동작을 설명하면 다음과 같다.
도7에 나타낸 제어회로는 이전 사이클에서 리드 명령이 인가되고, 현재 사이클에서 라이트 명령 또는 비선택 명령이 인가되면 신호(HZ)를 발생하고, 이전 사이클에서 라이트 명령 또는 비선택 명령이 인가되고, 현재 사이클에서 리드 명령이 인가되면 신호(LZ)를 발생한다.
현재 사이클에서, 외부로부터 "로우"레벨의 반전 칩 선택신호(/XCS), "하이"레벨의 반전 라이트 인에이블 신호(/XWE), 및 클럭신호(XCLK)가 각각 인가되면, 인버터들(I15, I16)은 클럭신호(XCLK)를 버퍼하여 클럭신호(CLK)를 출력한다. 인버터들(I17, I29)은 각각 반전 칩 선택신호(/XCS)와 반전 라이트 인에이블 신호(/WE)를 각각 반전하여 "하이"레벨과 "로우"레벨의 신호를 각각 출력한다. CMOS전송 게이트들(C3, C5)은 각각 "로우"레벨의 클럭신호(CLK)에 응답하여 각각 "하이"레벨과 "로우"레벨의 신호를 전송한다. 인버터들(I19, I20)로 구성된 래치는 "하이"레벨의 신호를 래치한다. 인버터들(I31, I32)로 구성된 래치는 "로우"레벨의 신호를 래치한다. 인버터(I33)는 CMOS전송 게이트(C5)의 출력신호를 반전하여 "하이"레벨의 신호를 발생한다. NAND게이트(NA3)와 인버터(I21)는 "하이"레벨의 신호를 발생한다. CMOS전송 게이트(C4)는 "하이"레벨의 클럭신호(CLK)에 응답하여 "하이"레벨의 인버터(I21)의 출력신호를 전송한다. 인버터(I27)는 "하이"레벨의 CMOS전송 게이트(C4)의 출력신호를 반전하여 "로우"레벨의 신호를 발생한다. NAND게이트(NA5)와 인버터(I28)는 "로우"레벨의 신호(HZ)를 발생한다. D플립플롭(FF2)은 클럭신호(CLK)의 상승엣지에 응답하여 이전 사이클에서 래치되어 있던 "하이"레벨 또는 "로우"레벨의 신호를 출력한다. 인버터(I25)는 "하이"레벨 또는 "로우"레벨의 신호를 반전하여 "로우"레벨 또는 "하이"레벨의 신호를 발생한다. NAND게이트(NA4)와 인버터(I26)는 "로우"레벨 또는 "하이"레벨의 신호(LZ)를 발생한다. 즉, 만일 D플립플롭(FF2)에 래치되어 있던 신호가 "하이"레벨이면 "로우"레벨의 신호(LZ)를 발생하고, "로우"레벨이면 "하이"레벨의 신호(LZ)를 발생한다.
즉, 만일 이전 사이클에서 라이트 명령 또는 비선택 명령이 인가되어 D플립플롭(FF2)에 "로우"레벨의 신호가 래치되고, 현재 사이클에서 리드 명령이 인가되면 "하이"레벨의 신호(LZ)가 발생된다. 그리고, 이전 사이클에서 리드 명령이 인가되어 D플립플롭(FF2)에 "하이"레벨의 신호가 래치되고, 현재 사이클에서 리드 명령이 인가되면 "로우"레벨의 신호(LZ)가 발생된다. 이와같이 발생된 "로우"레벨의 신호(LZ)는 다음 사이클에서 클럭신호(CLK)의 상승엣지에 응답하여 "로우"레벨로 천이하게 된다.
그리고, 현재 사이클에서, "로우"레벨의 반전 라이트 인에이블 신호(/XWE), 및 클럭신호(XCLK)가 각각 인가되면, 인버터들(I17, I29)은 "로우"레벨의 반전 칩 선택신호(/XCS) 및 반전 라이트 인에이블 신호(/XWE)를 반전하여 "하이"레벨의 신호를 각각 발생한다. CMOS전송 게이트들(C3, C5)은 "로우"레벨의 클럭신호(CLK)에 응답하여 "하이"레벨의 신호를 각각 전송한다. 인버터들(I19, I20)로 구성된 래치는 CMOS전송 게이트(C3)를 통하여 출력되는 "하이"레벨의 신호를 래치한다. 인버터들(I31, I32)로 구성된 래치는 CMOS전송 게이트(C5)를 통하여 출력되는 "하이"레벨의 신호를 래치한다. 인버터(I33)는 CMOS전송 게이트(C5)를 통하여 출력되는 "하이"레벨의 신호를 반전하여 "로우"레벨의 신호를 발생한다. NAND게이트(NA3) 및 인버터(I21)는 CMOS전송 게이트(C3)를 통하여 출력되는 "하이"레벨의 신호와 "로우"레벨의 인버터(I33)의 출력신호를 입력하여 "로우"레벨의 신호를 발생한다. CMOS전송 게이트(C4)는 "로우"레벨의 반전 클럭신호(CLKB)에 응답하여 인버터(I21)를 통하여 출력되는 "로우"레벨의 신호를 전송한다. 인버터들(I23, I24)로 구성된 래치는 "로우"레벨의 신호를 래치한다. D플립플롭(FF2)은 클럭신호(CLK)의 상승엣지에 응답하여 "로우"레벨 또는 "하이"레벨의 신호를 발생한다. 인버터(I25)는 "로우"레벨 또는 "하이"레벨의 신호를 반전하여 "하이"레벨 또는 "로우"레벨의 신호를 발생한다. 인버터(I27)는 "로우"레벨의 신호를 반전하여 "하이"레벨의 신호를 발생한다. NAND게이트(NA4)와 인버터(I26)는 이전 사이클에 D플립플롭(FF2)에 래치되어 있던 데이터가 "로우"레벨이면 "로우"레벨의 신호(LZ)를 발생하고, NAND게이트(NA5)와 인버터(I28)는 이전 사이클에 D플립플롭(FF2)에 래치되어 있던 데이터가 "하이"레벨이면 "하이"레벨의 신호(HZ)를 발생한다.
즉, 만일 이전 사이클에서 리드 명령이 인가되어 D플립플롭(FF2)에 "하이"레벨의 신호가 래치되고, 현재 사이클에서 라이트 명령이 인가되면 "하이"레벨의 신호(HZ)가 발생된다. 이와같이 발생된 "하이"레벨의 신호(HZ)는 다음 사이클에서 클럭신호(CLK)의 상승엣지에 응답하여 "로우"레벨로 천이하게 된다.
그리고, 현재 사이클에서, 외부로부터 "하이"레벨의 반전 칩 선택신호(/XCS), "하이"레벨 또는 "로우"레벨의 반전 라이트 인에이블 신호(/XWE), 및 클럭신호(XCLK)가 각각 인가되면, 인버터(I17)는 "하이"레벨의 반전 칩 선택신호(/XCS)를 반전하여 "로우"레벨의 신호를 발생한다. CMOS전송 게이트(C3)는 "로우"레벨의 클럭신호(CLK)에 응답하여 "로우"레벨의 신호를 전송한다. 인버터들(I19, I20)로 구성된 래치는 "로우"레벨의 CMOS전송 게이트(C3)의 출력신호를 래치한다. NAND게이트(NA3) 및 인버터(I21)는 인버터(I33)의 출력신호에 상관없이 "로우"레벨의 CMOS전송 게이트(C3)의 출력신호에 응답하여 "로우"레벨의 신호를 발생한다. CMOS전송 게이트(C4)는 "하이"레벨의 클럭신호(CLK)에 응답하여 "로우"레벨의 신호를 전송한다. 인버터(I27)는 "로우"레벨의 신호를 반전하여 "하이"레벨의 신호를 발생한다. D플립플롭(FF2)은 클럭신호(CLK)에 응답하여 이전 사이클에 래치되어 있던 "하이"레벨 또는 "로우"레벨의 신호를 발생한다. NAND게이트(NA4)와 인버터(I26)는 "로우"레벨의 신호(LZ)를 발생하고, NAND게이트(NA5)와 인버터(I28)는 D플립플롭(FF2)의 출력신호가 "하이"레벨이면 "하이"레벨의 신호를 발생하고, D플립플롭(FF2)의 출력신호가 "로우"레벨이면 "로우"레벨의 신호를 발생한다.
즉, 만일 이전 사이클에서 리드 명령이 인가되어 D플립플롭(FF2)에 "하이"레벨의 신호가 래치되고, 현재 사이클에서 비선택 명령이 인가되면 "하이"레벨의 신호(HZ)가 발생된다. 이와같이 발생된 "하이"레벨의 신호(HZ)는 다음 사이클에서 클럭신호(CLK)의 상승엣지에 응답하여 "로우"레벨로 천이하게 된다.
다음으로, 신호들(HZ, LZ)을 입력하여 신호들(KHZ, KLZB)을 발생하는 동작을 설명하면 다음과 같다.
CMOS전송 게이트(C6)는 클럭신호(CLK)의 상승엣지에 응답하여 "하이"레벨 또는 "로우"레벨의 신호(HZ)를 전송한다. 인버터들(I35, I36)로 구성된 래치는 CMOS전송 게이트(C6)로부터 출력되는 "하이"레벨 또는 "로우"레벨의 신호를 반전하고 래치하여 "로우"레벨 또는 "하이"레벨의 신호를 발생한다. NOR게이트(NOR1)는 "하이"레벨의 클럭신호(CLK)에 응답하여 인버터들(I35, I36)로 구성된 래치에 래치된 "하이"레벨 또는 로우"레벨의 신호를 반전하여 "로우"레벨 또는 "하이"레벨의 신호를 발생한다.
즉, 이전 사이클에 래치되어 있던 신호(HZ)를 현재 사이클에서 "하이"레벨의 클럭신호(CLK)에 응답하여 신호(KHZ)를 발생한다. 그리고, 이전 사이클에 래치되어 있던 신호(LZ)를 현재 사이클에서 "하이"레벨의 클럭신호(CLK)에 응답하여 반전하여 신호(KLZB)를 발생한다.
도8a는 도7에 나타내 자기 리셋회로(50)의 실시예의 회로도로서, 인버터들(I40~I47), PMOS트랜지스터들(P1~P4), 및 NMOS트랜지스터들(N1~N6)로 구성되어 있다. 도8의 구성에서, PMOS트랜지스터들(P2, P3)은 크기가 큰 트랜지스터들이고, PMOS트랜지스터(P1)는 크기가 작은 트랜지스터이다. 그리고, NMOS트랜지스터들(N1, N2, N4)은 크기가 큰 트랜지스터들이고, NMOS트랜지스터(N3)는 크기가 작은 트랜지스터이다.
도8a에 나타낸 회로의 동작을 설명하면 다음과 같다.
출력신호(KHZ)가 "로우"레벨로 고정된 상태에서, 인버터들(I42, I43)로 구성된 래치는 "하이"레벨의 신호를 발생한다. 그러면, NMOS트랜지스터(N2)가 온되고, 인버터(I44)는 "로우"레벨의 신호를 발생한다. 즉, NOR게이트(NOR1)의 출력신호(IN1)를 입력하기 위한 대기 상태가 된다.
대기 상태에서, "로우"레벨의 NOR게이트(NOR1)의 출력신호(IN1)가 입력되면 PMOS트랜지스터(P1)가 온되어 "하이"레벨의 신호를 PMOS트랜지스터(P1)의 드레인으로 출력한다. 그러면, NMOS트랜지스터(N3)가 온되어 "로우"레벨의 신호(KHZ)를 발생한다.
그리고, 대기 상태에서, "하이"레벨의 NOR게이트(NOR1)의 출력신호(IN1)가 입력되면 NMOS트랜지스터(N1)가 온되어 "로우"레벨의 신호를 NMOS트랜지스터(N1)의 드레인으로 출력한다. 그러면, PMOS트랜지스터(P3)가 온되어 "하이"레벨의 신호(KHZ)를 발생한다. 이와같이 발생된 "하이"레벨의 신호(KHZ)는 인버터들(I45, I46, I47)을 통하여 지연되고 반전되어 "로우"레벨의 신호를 발생한다. 그러면, PMOS트랜지스터(P4)가 온되어 "하이"레벨의 신호를 PMOS트랜지스터(P4)의 드레인으로 출력한다. 인버터들(I42, I43)로 구성된 래치는 "하이"레벨의 신호를 반전하고 래치하여 "로우"레벨의 신호를 발생한다. 그러면, PMOS트랜지스터(P2)가 온되고, 인버터(I44)는 "하이"레벨의 신호가 발생한다. 그래서, NMOS트랜지스터(N4)가 온된다. 따라서, 출력신호(KHZ)는 "로우"레벨로 천이하게 된다.
즉, 초기에 출력신호(KHZ)가 "로우"레벨로 고정된 상태에서 NOR게이트(NOR1)의 출력신호(IN1)가 "로우"레벨이면 "로우"레벨의 신호를 그대로 유지하고, NOR게이트(NOR1)의 출력신호(IN1)가 "하이"레벨로 천이하면 "하이"레벨로 천이하고, 소정시간 후에 "로우"레벨로 리셋된다.
도8a의 구성에서, NMOS트랜지스터들(N1, N2) 및 PMOS트랜지스터(P3)의 크기가 크기 때문에 NOR게이트(NOR1)의 출력신호가 "하이"레벨로 천이하는 경우에 출력신호(KHZ)의 "하이"레벨로의 천이가 빨라지게 된다. 그리고, PMOS트랜지스터(P2) 및 NMOS트랜지스터(N4)의 크기가 크기 때문에 출력신호(KHZ)의 "로우"레벨로의 천이가 빨라지게 된다.
도8b는 도7에 나타낸 자기 리셋회로(52)의 실시예의 회로도로서, 인버터들(I48~I56), PMOS트랜지스터들(P5~P10), 및 NMOS트랜지스터들(N7~N13)로 구성되어 있다. 도8b의 구성에서, PMOS트랜지스터들(P5, P8)은 크기가 작은 트랜지스터들이고, PMOS트랜지스터들(P6, P7, P9)은 크기가 큰 트랜지스터들이다. 그리고, NMOS 트랜지스터(N9)는 크기가 작은 트랜지스터이고, NMOS트랜지스터들(N7, N8, N10, N11)은 크기가 큰 트랜지스터들이다.
도8b에 나타낸 회로의 동작을 설명하면 다음과 같다.
출력신호(KLZB)가 "하이"레벨로 고정된 상태에서, 인버터들(I53, I54, I55, I56)은 "하이"레벨의 신호를 지연하여 "하이"레벨의 신호를 발생한다. 인버터들(I49, I50)로 구성된 래치는 "하이"레벨의 신호를 발생한다. 그러면, NMOS트랜지스터(N8)가 온되고, 인버터(I51)는 "로우"레벨의 신호를 발생하고, 인버터(I52)는 "하이"레벨의 신호를 발생하여 NMOS트랜지스터(N10) 및 PMOS트랜지스터(P9)를 오프한다. 즉, NOR게이트(NOR2)의 출력신호(IN2)를 입력하기 위한 대기 상태가 된다.
대기 상태에서, "로우"레벨의 NOR게이트(NOR2)의 출력신호(IN2)가 입력되면 PMOS트랜지스터(N7)가 온되어 PMOS트랜지스터(N7)의 드레인으로 "하이"레벨의 신호를 발생한다. 그러면, NMOS트랜지스터(N9)가 온되어 "로우"레벨의 신호를 NMOS트랜지스터(N9)의 드레인으로 출력한다. 그리고, PMOS트랜지스터(P8)가 온되어 "하이"레벨의 신호를 PMOS트랜지스터(P8)의 드레인으로 발생하여 출력신호(KLZB)를 "하이"레벨로 한다.
대기 상태에서, "하이"레벨의 NOR게이트(NOR2)의 출력신호(IN2)가 입력되면, NMOS트랜지스터(N7)가 온되어 NMOS트랜지스터(N7)의 드레인으로 "로우"레벨의 신호를 발생한다. 그러면, PMOS트랜지스터(P7)가 온되어 "하이"레벨의 신호를 PMOS트랜지스터(P7)의 드레인으로 발생하고, NMOS트랜지스터(N11)가 온되어 "로우"레벨의 신호를 NMOS트랜지스터(N11)의 드레인으로 발생하여 출력신호(KLZB)를 "로우"레벨로 한다. 이와같이 발생된 "로우"레벨의 신호를 인버터들(I53, I54, I55, I56)을 통하여 지연되어 "로우"레벨의 신호를 발생한다. 그러면, PMOS트랜지스터(P10)가 온되어 PMOS트랜지스터(P10)의 드레인으로 "하이"레벨의 신호를 발생한다. 인버터들(I49, I50)로 구성된 래치는 "하이"레벨의 신호를 반전하여 래치하여 "로우"레벨의 신호를 발생한다. 그리고, 인버터(I51)의 출력신호는 "하이"레벨이 되고, 인버터(I52)의 출력신호는 "로우"레벨로 천이한다. 따라서, PMOS트랜지스터(P6), NMOS트랜지스터(N10), 및 PMOS트랜지스터(P9)가 온되어 출력신호(KLZB)가 "하이"레벨로 리셋된다.
즉, 도8b에 나타낸 회로는 초기에 "하이"레벨로 리셋된 상태에서, NOR게이트(NOR2)의 출력신호(IN2)가 "하이"레벨로 천이하면 "로우"레벨의 출력신호(KLZB)를 발생하고, 출력신호(KLZB)가 "로우"레벨로 천이한 후 소정시간 후에 "하이"레벨로 천이한다. 그리고, 출력신호(IN2)가 "로우"레벨로 천이하면 "하이"레벨의 상태를 그대로 유지한다.
도8b의 구성에서, NMOS트랜지스터들(N7, N8), PMOS트랜지스터(P7), 및 NMOS트랜지스터(N11)의 크기가 크기 때문에 출력신호(KLZB)의 "로우"레벨로의 천이가 빨라지게 되고, PMOS트랜지스터들(P6, P9), 및 NMOS트랜지스터(N10)의 크기가 크기 때문에 출력신호(KLZB)의 "하이"레벨로의 천이가 빨라지게 된다.
도9는 도7에 나타낸 리피터의 실시예의 회로도로서, 가변 지연회로(54), PMOS트랜지스터(P11), NMOS트랜지스터(N14), 인버터들(I57, I58, I59), 및 NAND게이트(NA6)로 구성되어 있다.
도9에 나타낸 회로의 동작을 설명하면 다음과 같다.
가변 지연회로(54)는 신호(KLZB)를 지연하여 출력한다. PMOS트랜지스터(P11)는 "로우"레벨의 가변 지연회로(54)의 출력신호(DKLZB)에 응답하여 PMOS트랜지스터(P1)의 드레인으로 "하이"레벨의 신호를 발생한다. NMOS트랜지스터(N14)는 "하이"레벨의 신호(KHZ)에 응답하여 "로우"레벨의 신호를 발생한다. 인버터들(I57, I58)로 구성된 래치는 PMOS트랜지스터(P11)와 NMOS트랜지스터(N14)의 공통 드레인을 통하여 출력되는 신호를 래치한다. NAND게이트(NA6)와 인버터(I59)는 리드시에는 "하이"레벨의 출력 제어신호(XOE)에 응답하여 PMOS트랜지스터(P11)와 NMOS트랜지스터(N14)의 공통 드레인으로 출력되는 신호를 내부 출력 제어신호(IOE)로 발생하고, 라이트시와 비선택시에는 "하이"레벨 또는 "로우"레벨의 출력 제어신호(XOE)에 응답하여 내부 출력 제어신호(IOE)를 발생한다. 즉, 출력 제어신호(XOE)는 리드시에는 "하이"레벨이 되고, 라이트시에 비선택시에는 "하이"레벨 또는 "로우"레벨이 되어 NAND게이트(NA6)와 인버터(I59)로 인가된다.
즉, 도9에 나타낸 회로는 "로우"레벨로 천이하는 신호(KLZB)에 응답하여 "하이"레벨로 천이하고, "하이"레벨로 천이하는 신호(KHZ)에 응답하여 "로우"레벨로 천이하는 출력 제어신호(IOE)를 발생한다. 출력 제어신호(IOE)의 "하이"레벨로의 천이는 가변 지연회로에 의해서 소정시간 지연되어 천이한다.
도10은 도9에 나타낸 가변 지연회로의 실시예의 회로도로서, 인버터들(I60~I67), 및 퓨즈들(F1~F4)로 구성되어 있다.
인버터들(I60~I67)은 직렬로 연결되어 신호(KLZB)를 입력하여 지연하여 신호(DKLZB)를 발생한다. 퓨즈들(F1~F4)은 신호(KLZB)의 지연시간을 조절하기 위하여 두 개의 직렬 연결된 인버터들((I60, I61), (I62, I63), (I64, I65), (I66, I67)) 각각에 병렬로 연결되어 있다.
만일, 신호(KLZB)의 지연시간을 늘리고자 하면 퓨즈들을 하나씩 절단하면 된다. 절단하는 퓨즈들의 개수를 늘리면 신호(KLZB)의 지연시간이 늘어나게 된다.
즉, 신호(KLZB)의 지연 시간을 늘리게 되면 내부 출력 제어신호(OE)의 "하이"레벨로 천이가 지연되게 된다. 다시 말하면, 가변 지연회로의 지연시간을 조절함으로써 신호(OE)의 인에이블 타임을 제어할 수 있다.
도11은 도6에 나타낸 반도체 메모리 장치를 도1의 시스템에 적용하였을 경우의 동작을 설명하기 위한 동작 타이밍도로서, 동작을 사이클 단위로 설명하면 다음과 같다. 도11의 타이밍도에서, B1으로 표시한 신호는 도1의 램(12)의 내부에서 발생되는 신호이고, B2로 표시한 신호는 도1의 램(14)의 내부에서 발생되는 신호를 각각 나타낸 것이다.
도11의 타이밍도에서, 각 사이클마다 외부로부터 인가되어 제어신호들은 도5의 타이밍도에서와 동일하므로, 외부로부터 인가되는 제어신호들에 대한 설명은 생략하기로 한다.
첫 번째 사이클(Ⅰ)에서, 램(12) 및 램(14)의 제어회로(36)의 신호들(LZ1, 2(B1), HZ1, 2(B2))은 모두 "로우"레벨이다.
두 번째 사이클(Ⅱ)에서, 램(12)의 제어회로(36)의 신호(LZ(B1))는 클럭신호(CLK)에 응답하여 "하이"레벨로 천이한다. 그리고, 램(14)은 데이터 버스(DB)를 통하여 전송되는 라이트 데이터(D1(B2)를 라이트한다.
세 번째 사이클(Ⅲ)에서, 램(12)의 제어회로(36)의 신호(LZ(B1))는 "로우"레벨로 되고 신호(HZ(B1))는 "하이"레벨로 천이한다. 그리고, 신호(KLZB(B1))는 클럭 신호의 "하이"레벨에서 "로우"레벨로 되고, 출력 제어신호(IOE(B1))는 신호(KLZB(B1))의 "로우"레벨로의 천이에 응답하여 "하이"레벨로 천이한다. 따라서, 램(12)은 데이터(Q2(B1))를 데이터 버스(DB)로 출력한다.
네 번째 사이클(Ⅳ)에서, 램(12)의 제어회로(36)의 신호(HZ(B1))는 "로우"레벨로 되고 신호(LZ(B1))는 "하이"레벨로 천이한다. 그리고, 신호(KHZ)는 클럭신호의 "하이"레벨에서 "하이"레벨로 천이한다. 출력 제어신호(IOE(B1))는 "로우"레벨로 천이한다. 따라서, 램(12)은 데이터 버스(DB)를 통하여 입력되는 라이트 데이터 (D3(B1))를 입력한다.
다섯 번째 사이클(Ⅴ)에서, 램(12)의 제어회로(36)의 신호(HZ(B1))는 "하이"레벨로 되고 신호(LZ(B1))는 "로우"레벨로 천이한다. 그리고, 신호(KLZB(B1))는 클럭신호의 "하이"레벨에서 "로우"레벨로 천이한다. 출력 제어신호(IOE(B1))는 신호(KLZB(B1))의 하강 천이에 응답하여 "하이"레벨로 천이한다. 램(14)의 제어회로(36)의 신호(LZ(B2))는 "하이"레벨로 천이한다. 따라서, 램(12)은 데이터(Q4(B1))를 데이터 버스(DB)로 출력한다.
여섯 번째 사이클(Ⅵ)에서, 램(12)의 제어회로(36)의 신호(HZ(B1))는 "로우"레벨로 되고, 신호(KHZ(B1))는 클럭신호의 "하이"레벨에서 "하이"레벨이 된다. 그리고, 출력 제어신호(IOE(B1))는 "로우"레벨로 천이한다. 램(14)의 제어회로(36)의 신호(HZ(B2))는 "하이"레벨로 되고, 신호(LZ(B2))는 "로우"레벨로 천이한다. 신호(KLZB(B2))는 클럭신호의 "하이"레벨에서 "로우"레벨로 천이한다. 출력 제어신호(IOE(B2))는 신호(KLZB(B2))의 하강 천이에 응답하여 "하이"레벨로 천이한다. 따라서, 램(14)은 데이터(Q5(B2))를 데이터 버스(DB)로 출력한다.
일곱 번째 사이클(Ⅶ)에서, 램(12)의 제어회로(36)의 신호(LZ(B1))는 "하이"레벨로 되고, 램(14)의 제어회로(36)의 신호(HZ(B2))는 "로우"레벨로 되고, 신호(KHZ(B2))는 클럭신호의 "하이"레벨에서 "하이"레벨로 천이한다. 그리고, 출력 제어신호(IOE(B2))는 "로우"레벨로 천이한다. 따라서, 램(12)은 데이터 버스(DB)를 통하여 입력되는 데이터(D6(B1))를 입력한다.
여덟 번째 사이클(Ⅷ)에서, 램(12)의 제어회로(36)의 신호(LZ(B1))가 "로우"레벨로 천이하고, 신호(KLZB(B1))가 클럭신호의 "하이"레벨에서 "로우"레벨로 천이한다. 출력 제어신호(IOE(B1))는 신호(KLZB(B1))의 "로우"레벨로의 천이에 응답하여 "하이"레벨로 천이한다. 따라서, 램(12)은 데이터(Q7(B1))를 데이터 버스(DB)로 출력한다.
본 발명의 반도체 메모리 장치는 내부 출력 제어신호의 "하이"레벨로의 천이를 제어하기 위한 신호(KLZB)와 내부 출력 제어신호의 "로우"레벨로의 천이를 제어하기 위한 신호(KHZ)를 분리하여 발생하고, 이 신호들을 이용하여 내부 출력 제어신호를 발생함으로써 데이터 라인의 부하에 의한 내부 출력 제어신호의 전송 지연을 방지할 수 있다.
그리고, 데이터 버스를 공유하는 이 반도체 메모리 장치들을 구비한 시스템은 반도체 메모리 장치 내부의 리피터들의 가변 지연회로를 사용하여 내부 출력 제어신호의 인에이블 타임을 조절함으로써 데이터 버스상에서 데이터 충돌 문제를 방지할 수 있다.
상술한 설명에서는 하나의 프로세서와 두 개의 반도체 메모리 장치들을 구비한 시스템에서 데이터 버스를 공유하는 경우에 대한 구성 및 동작에 대하여만 설명 하였으나, 하나의 프로세서가 복수개의 반도체 메모리 장치들을 구비하는 시스템에도 응용될 수 있다.
예를 들어, 하나의 프로세서와 네 개의 반도체 메모리 장치들을 구비한 시스템에서는 프로세서가 네 개의 반도체 메모리 장치들을 제어하기 위하여 두 개의 반전 칩 선택신호를 조합하여 네 개의 반도체 메모리 장치들중의 하나의 반도체 메모리 장치만 인에이블되도록 제어하면 된다. 즉, 이와같이 구성되는 경우에는 본 발명의 반도체 메모리 장치를 시스템에 적용하게 되면 데이터 버스상에서의 데이터 충돌 문제를 방지할 수 있다.
따라서, 본 발명은 상술한 실시예에만 국한되지 않으며, 본 발명의 사상과 범주를 벗어나지 않는 범위내에서 다양한 변경이 이루어질 수 있음을 주목하기 바란다.
본 발명의 반도체 메모리 장치는 내부 출력 제어신호의 "하이"레벨로의 상승과 "로우"레벨로의 하강을 제어하기 위한 제어신호를 발생함에 의해서 데이터 라인의 부하에 의해서 발생되는 제어신호의 지연을 감소할 수 있다.
또한, 본 발명의 반도체 메모리 장치를 구비한 시스템은 내부 출력 제어신호의 인에이블 타임을 제어함으로써 데이터 버스를 공유하는 반도체 메모리들과 프로세서간의 데이터 버스상에서 데이터 충돌을 방지할 수 있다.

Claims (36)

  1. 반도체 메모리 장치에 있어서: 상기 반도체 메모리 장치의 외부로부터의 데이터를 입력하고 내부 출력 제어신호에 응답하여 데이터를 외부로 출력하기 위한 소정수의 그룹의 데이터 입/출력 드라이버들; 상기 반도체 메모리 장치의 외부로부터의 클럭신호, 리드/라이트 제어신호, 및 칩 선택 제어신호를 입력하여 이전 사이클에 리드 명령이 인가되고 현재 사이클에 라이트 명령 또는 비선택 명령이 인가되면 다음 사이클의 제1상태의 클럭 신호에 응답하여 제1상태의 제1제어신호를 발생하고, 이전 사이클에 라이트 명령 또는 비선택 명령이 인가되고 현재 사이클에 리드 명령이 인가되면 다음 사이클의 제1상태의 클럭신호에 응답하여 제2상태의 제2제어신호를 발생하기 위한 제어수단; 및 상기 제어수단으로 부터의 상기 제2제어신호의 제2상태로의 천이에 응답하여 제1상태로 천이하고, 상기 제1제어신호의 제1상태로의 천이에 응답하여 제2상태로 천이하는 내부 출력 제어신호를 발생하여 상기 소정수의 그룹의 데이터 입/출력 드라이버들을 그룹별로 차등적으로 제어하기 위한 복수의 리피터들을 구비한 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서, 상기 제어수단은, 상기 클럭신호, 칩 선택 제어신호, 및 리드/라이트 제어신호를 입력하여 이전 사이클에 리드 명령이 인가되고, 현재 사이클에 라이트 명령 또는 비선택 명령이 인가되면 현재 사이클에서 클럭신호의 상승천이에 응답하여 제1상태로 천이하고 다음 사이클에서 클럭신호의 상승천이에 응답하여 제2상태로 천이하는 제1신호를 발생하고, 이전 사이클에 라이트 명령 또는 비선택 명령이 인가되고, 현재 사이클에서 리드 명령이 인가되면 현재 사이클에서 클럭신호의 상승천이에 응답하여 제1상태로 천이하고 다음 사이클에서 클럭신호의 상승천이에 응답하여 제2상태로 천이하는 제2신호를 발생하는 제1, 2신호 발생수단; 및 상기 제1신호의 하강 천이에 응답하여 제1상태로 천이하고 상기 클럭신호의 하강천이에 응답하여 제2상태로 천이하는 상기 제1제어신호를 발생하고, 상기 제2신호의 하강천이에 응답하여 제2상태로 천이하고 상기 클럭신호의 하강천이에 응답하여 제1상태로 천이하는 제2제어신호를 발생하는 제1, 2제어신호 발생수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 제1, 2신호 발생수단은 상기 칩 선택 제어신호 및 상기 리드/라이트 제어신호를 각각 반전하기 위한 제1, 2인버터들; 상기 제2상태의 클럭신호에 각각 응답하여 상기 제1, 2인버터들의 출력신호를 각각 전송하기 위한 제1, 2CMOS전송 게이트들; 상기 제1, 2CMOS전송 게이트들의 출력신호를 각각 래치하기 위한 제1, 2래치; 상기 제2CMOS전송 게이트의 출력신호를 반전하기 위한 제3인버터; 상기 제1CMOS전송 게이트의 출력신호와 상기 제3인버터의 출력신호를 논리곱하기 위한 제1논리곱 게이트; 상기 제1상태의 클럭신호에 응답하여 상기 제1논리곱 게이트의 출력신호를 전송하기 위한 제3CMOS전송 게이트; 상기 제3CMOS전송 게이트의 출력신호를 래치하기 위한 제3래치; 상기 클럭신호에 응답하여 상기 제3CMOS전송 게이트의 출력신호를 1사이클 지연하여 출력하기 위한 지연수단; 상기 제3CMOS전송 게이트 및 상기 지연수단의 출력신호를 각각 반전하기 위한 제4, 5인버터들; 상기 제3CMOS전송 게이트 및 상기 제4인버터의 출력신호를 논리곱하여 상기 제2신호를 발생하기 위한 제2논리곱 게이트; 및 상기 지연수단의 출력신호와 상기 제5인버터의 출력신호를 논리곱하여 상기 제1신호를 발생하기 위한 제3논리곱 게이트를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 지연수단은 D플립플롭으로 구성된 것을 특징으로 하는 반도체 메모리 장치.
  5. 제2항에 있어서, 상기 제1, 2제어신호 발생수단은 상기 제2상태의 클럭신호에 응답하여 상기 제1신호 및 제2신호를 각각 전송하기 위한 제4, 5전송 게이트; 상기 제4, 5전송 게이트의 출력신호들을 각각 래치하고 반전하여 출력하기 위한 제4, 5래치들; 상기 제2상태의 클럭신호에 응답하여 상기 제4, 5래치들의 출력신호를 각각 반전하여 출력하기 위한 제1, 2비논리합 게이트들; 상기 제1비논리합 게이트의 출력신호를 입력하여 상기 제1제어신호를 발생하기 위한 제1자기 리셋회로; 및 상기 제2비논리합 게이트의 출력신호를 입력하여 상기 제2제어신호들을 발생하기 위한 제2자기 리셋회로를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 제1자기 리셋회로는 초기에 상기 제1제어신호를 제2상태로 리셋하고 상기 제1비논리합 게이트의 출력신호가 제2상태로 천이하면 상기 제1제어신호를 제1상태로 천이하고, 상기 제1상태로 천이하고 소정시간 후에 상기 제1제어신호를 제2상태로 리셋하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 제1자기 리셋회로는 상기 제1비논리합 게이트의 출력신호를 반전하기 위한 제6인버터; 상기 제1제어신호를 반전하고 지연하기 위한 반전 및 지연회로; 상기 반전 및 지연회로의 제2상태의 출력신호에 응답하여 제1상태의 신호를 발생하고, 상기 반전 및 지연회로의 제1상태의 출력신호 및 상기 제6인버터의 제1상태의 출력신호에 응답하여 제2상태의 신호를 발생하기 위한 제1반전회로; 상기 제1반전회로의 출력신호를 래치하고 반전하여 출력하기 위한 제6래치; 상기 제6래치의 출력신호를 반전하기 위한 제7인버터; 상기 제6래치의 출력신호와 상기 제1비논리합 게이트의 출력신호를 비논리곱하기 위한 제1비논리곱 게이트; 상기 제1비논리곱 게이트의 출력신호를 반전하기 위한 제8인버터; 및 상기 제7인버터의 제1상태의 출력신호에 응답하여 상기 제1제어신호를 제2상태로 리셋하기 위한 제1리셋 트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 반전 및 지연회로는 3개의 직렬 연결된 제9, 10, 및 11인버터들로 구성된 것을 특징으로 하는 반도체 메모리 장치.
  9. 제7항에 있어서, 상기 제1리셋 트랜지스터는 제1NMOS트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치.
  10. 제5항에 있어서, 상기 제2자기 리셋회로는 초기에 상기 제2제어신호가 제1상태로 리셋하고 상기 제2비논리합 게이트의 출력신호가 제2상태로 천이하면 상기 제2제어신호를 제2상태로 천이하고, 상기 제2상태로 천이하고 소정시간 후에 상기 제2제어신호를 제1상태로 리셋하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 제2자기 리셋회로는 상기 제2비논리합 게이트의 출력신호를 반전하기 위한 제12인버터; 상기 제2제어신호를 반전하고 지연하기 위한 지연회로; 상기 지연회로의 제2상태의 출력신호에 응답하여 제1상태의 신호를 발생하고, 상기 지연회로의 제1상태의 출력신호 및 상기 제12인버터의 제1상태의 출력신호에 응답하여 제2상태의 신호를 발생하기 위한 제2반전회로; 상기 제2반전회로의 출력신호를 래치하고 반전하여 출력하기 위한 제7래치; 상기 제7래치의 출력신호를 반전하기 위한 제13인버터; 상기 제13인버터의 출력신호를 반전하기 위한 제14인버터; 상기 제7래치의 출력신호와 상기 제2비논리합 게이트의 출력신호를 비논리곱 하기 위한 제2비논리곱 게이트; 상기 제2비논리곱 게이트의 출력신호를 반전하기 위한 제15인버터; 상기 제15인버터의 제1상태의 출력신호에 응답하여 제2상태의 신호를 발생하기 위한 제2리셋 트랜지스터; 상기 제15인버터의 출력신호를 반전하기 위한 제16인버터; 및 상기 제16인버터의 출력신호에 응답하여 상기 제2제어신호를 제1상태로 리셋하기 위한 제3리셋 트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서, 상기 지연회로는 4개의 직렬 연결된 제17, 18, 19, 및 20인버터들로 구성된 것을 특징으로 하는 반도체 메모리 장치.
  13. 제11항에 있어서, 상기 제2리셋 트랜지스터는 제2NMOS트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치.
  14. 제11항에 있어서, 상기 제3리셋 트랜지스터는 제1PMOS트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치.
  15. 제1항에 있어서, 상기 소정수의 리피터들 각각은 상기 제2제어신호를 가변 지연하기 위한 가변 지연수단; 상기 가변 지연수단의 출력신호에 응답하여 제1상태의 신호를 발생하고, 상기 제1제어신호에 응답하여 제2상태의 신호를 발생하기 위한 구동수단; 상기 구동수단의 출력신호를 래치하기 위한 제8래치; 및 상기 구동수단의 출력신호를 상기 내부 출력 제어신호로 발생하기 위한 내부 출력 제어신호 발생수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  16. 제15항에 있어서, 상기 가변 지연수단은 직렬 연결된 소정수의 인버터들; 및 상기 소정수의 인버터들의 짝수개의 인버터들에 각각 병렬로 연결된 소정수의 퓨즈들을 구비하여, 상기 소정수의 퓨즈들을 절단함에 의해서 상기 내부 출력 제어신호의 상기 제1상태로의 천이를 지연하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제15항에 있어서, 상기 구동수단은 상기 가변 지연수단의 출력신호에 응답하여 제1상태의 신호를 발생하기 위한 제2PMOS트랜지스터; 및 상기 제1제어신호에 응답하여 제2상태의 신호를 발생하기 위한 제3NMOS트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치.
  18. 제15항에 있어서, 상기 내부 출력 제어신호 발생수단은 외부로 부터의 출력 제어신호와 상기 구동수단의 출력신호를 논리곱하기 위한 제4논리곱 게이트를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  19. 데이터 입/출력 버스를 공유하는 제1, 2반도체 메모리 장치들; 및 상기 데이터 입/출력 버스를 공유하고 상기 클럭신호, 리드/라이트 제어신호, 및 칩 선택 제어신호를 상기 제1, 2반도체 메모리 장치들로 인가하여 상기 제1, 2반도체 메모리 장치들의 동작을 제어하기 위한 프로세서를 구비한 시스템에 있어서, 상기 제1, 2반도체 메모리 장치들 각각은 상기 프로세서로부터의 데이터를 입력하고 내부 출력 제어신호에 응답하여 데이터를 외부로 출력하기 위한 소정수의 그룹의 데이터 입/출력 드라이버들; 상기 프로세서로부터의 클럭신호, 리드/라이트 인에이블 신호, 및 칩 선택 제어신호를 입력하여 이전 사이클에 리드 명령이 인가되고 현재 사이클에 라이트 명령 또는 비선택 명령이 인가되면 다음 사이클의 제1상태의 클럭신호에 응답하여 제1상태의 제1제어신호를 발생하고, 이전 사이클에 라이트 명령 또는 비선택 명령이 인가되고 현재 사이클에 리드 명령이 인가되면 다음 사이클의 제1상태의 클럭신호에 응답하여 제2상태의 제2제어신호를 발생하기 위한 제어수단; 및 상기 제어수단으로 부터의 상기 제2제어신호의 제2상태로의 천이에 응답하여 제1상태로 천이하고, 상기 제1제어신호의 제1상태로의 천이에 응답하여 제2상태로 천이하는 내부 출력 제어신호를 발생하여 상기 소정수의 그룹의 데이터 입/출력 드라이버들을 그룹별로 차등적으로 제어하기 위한 소정수의 리피터들을 구비한 것을 특징으로 하는 시스템.
  20. 제19항에 있어서, 상기 제어수단은 상기 클럭신호, 칩 선택 제어신호, 및 리드/라이트 제어신호를 입력하여 이전 사이클에 리드 명령이 인가되고, 현재 사이클에 라이트 명령 또는 비선택 명령이 인가되면 현재 사이클에서 클럭신호의 상승천이에 응답하여 제1상태로 천이하고 다음 사이클에서 클럭신호의 상승천이에 응답하여 제2상태로 천이하는 제1신호를 발생하고, 이전 사이클에 라이트 명령 또는 비선택 명령이 인가되고, 현재 사이클에서 리드 명령이 인가되면 현재 사이클에서 클럭신호의 상승천이에 응답하여 제1상태로 천이하고 다음 사이클에서 클럭신호의 상승천이에 응답하여 제2상태로 천이하는 제2신호를 발생하는 제1, 2신호 발생수단; 및 상기 제1신호의 하강 천이에 응답하여 제1상태로 천이하고 상기 클럭신호의 하강천이에 응답하여 제2상태로 천이하는 상기 제1제어신호를 발생하고, 상기 제2신호의 하강천이에 응답하여 제2상태로 천이하고 상기 클럭신호의 하강천이에 응답하여 제1상태로 천이하는 제2제어신호를 발생하는 제1, 2제어신호 발생수단을 구비한 것을 특징으로 하는 시스템.
  21. 제20항에 있어서, 상기 제1, 2신호 발생수단은 상기 칩 선택 제어신호 및 상기 리드/라이트 제어신호를 각각 반전하기 위한 제1, 2인버터들; 상기 제2상태의 클럭신호에 각각 응답하여 상기 제1, 2인버터들의 출력신호를 각각 전송하기 위한 제1, 2CMOS전송 게이트들; 상기 제1, 2CMOS전송 게이트들의 출력신호를 각각 래치하기 위한 제1, 2래치; 상기 제2CMOS전송 게이트의 출력신호를 반전하기 위한 제3인버터; 상기 제1CMOS전송 게이트의 출력신호와 상기 제3인버터의 출력신호를 논리곱하기 위한 제1논리곱 게이트; 상기 제1상태의 클럭신호에 응답하여 상기 제1논리곱 게이트의 출력신호를 전송하기 위한 제3CMOS전송 게이트; 상기 제3CMOS전송 게이트의 출력신호를 래치하기 위한 제3래치; 상기 클럭신호에 응답하여 상기 제3CMOS전송 게이트의 출력신호를 1사이클 지연하여 출력하기 위한 지연수단; 상기 제3CMOS전송 게이트 및 상기 지연수단의 출력신호를 각각 반전하기 위한 제4, 5인버터들; 상기 제3CMOS전송 게이트 및 상기 제4인버터의 출력신호를 논리곱하여 상기 제2신호를 발생하기 위한 제2논리곱 게이트; 및 상기 지연수단의 출력신호와 상기 제5인버터의 출력신호를 논리곱하여 상기 제1신호를 발생하기 위한 제3논리곱 게이트를 구비한 것을 특징으로 하는 시스템.
  22. 제21항에 있어서, 상기 지연수단은 D플립플롭으로 구성된 것을 특징으로 하는 시스템.
  23. 제20항에 있어서, 상기 제1, 2제어신호 발생수단은 상기 제2상태의 클럭신호에 응답하여 상기 제1신호 및 제2신호를 각각 전송하기 위한 제4, 5전송 게이트; 상기 제4, 5전송 게이트의 출력신호들을 각각 래치하고 반전하여 출력하기 위한 제4, 5래치들; 상기 제2상태의 클럭신호에 응답하여 상기 제4, 5래치들의 출력신호를 각각 반전하여 출력하기 위한 제1, 2비논리합 게이트들; 상기 제1비논리합 게이트의 출력신호를 입력하여 상기 제1제어신호를 발생하기 위한 제1자기 리셋회로; 및 상기 제2비논리합 게이트의 출력신호를 입력하여 상기 제2제어신호들을 발생하기 위한 제2자기 리셋회로를 구비한 것을 특징으로 하는 시스템.
  24. 제23항에 있어서, 상기 제1자기 리셋회로는 초기에 상기 제1제어신호를 제2상태로 리셋하고 상기 제1비논리합 게이트의 출력신호가 제2상태로 천이하면 상기 제1제어신호를 제1상태로 천이하고, 상기 제1상태로 천이하고 소정시간 후에 상기 제1제어신호를 제2상태로 리셋하는 것을 특징으로 하는 시스템.
  25. 제24항에 있어서, 상기 제1자기 리셋회로는 상기 제1비논리합 게이트의 출력신호를 반전하기 위한 제6인버터; 상기 제1제어신호를 반전하고 지연하기 위한 반전 및 지연회로; 상기 반전 및 지연회로의 제2상태의 출력신호에 응답하여 제1상태의 신호를 발생하고, 상기 반전 및 지연회로의 제1상태의 출력신호 및 상기 제6인버터의 제1상태의 출력신호에 응답하여 제2상태의 신호를 발생하기 위한 제1반전회로; 상기 제1반전회로의 출력신호를 래치하고 반전하여 출력하기 위한 제6래치; 상기 제6래치의 출력신호를 반전하기 위한 제7인버터; 상기 제6래치의 출력신호와 상기 제1비논리합 게이트의 출력신호를 비논리곱하기 위한 제1비논리곱 게이트; 상기 제1비논리곱 게이트의 출력신호를 반전하기 위한 제8인버터; 및 상기 제7인버터의 제1상태의 출력신호에 응답하여 상기 제1제어신호를 제2상태로 리셋하기 위한 제1리셋 트랜지스터를 구비한 것을 특징으로 하는 시스템.
  26. 제25항에 있어서, 상기 반전 및 지연회로는 3개의 직렬 연결된 제9, 10, 및 11인버터들로 구성된 것을 특징으로 하는 시스템.
  27. 제25항에 있어서, 상기 제1리셋 트랜지스터는 제1NMOS트랜지스터로 구성된 것을 특징으로 하는 시스템.
  28. 제23항에 있어서, 상기 제2자기 리셋회로는 초기에 상기 제2제어신호가 제1상태로 리셋하고 상기 제2비논리합 게이트의 출력신호가 제2상태로 천이하면 상기 제2제어신호를 제2상태로 천이하고, 상기 제2상태로 천이하고 소정시간 후에 상기 제2제어신호를 제1상태로 리셋하는 것을 특징으로 하는 시스템.
  29. 제28항에 있어서, 상기 제2자기 리셋회로는 상기 제2비논리합 게이트의 출력신호를 반전하기 위한 제12인버터; 상기 제2제어신호를 반전하고 지연하기 위한 지연회로; 상기 지연회로의 제2상태의 출력신호에 응답하여 제1상태의 신호를 발생하고, 상기 지연회로의 제1상태의 출력신호 및 상기 제12인버터의 제1상태의 출력신호에 응답하여 제2상태의 신호를 발생하기 위한 제2반전회로; 상기 제2반전회로의 출력신호를 래치하고 반전하여 출력하기 위한 제7래치; 상기 제7래치의 출력신호를 반전하기 위한 제13인버터; 상기 제13인버터의 출력신호를 반전하기 위한 제14인버터; 상기 제7래치의 출력신호와 상기 제2비논리합 게이트의 출력신호를 비논리곱하기 위한 제2비논리곱 게이트; 상기 제2비논리곱 게이트의 출력신호를 반전하기 위한 제15인버터; 상기 제15인버터의 제1상태의 출력신호에 응답하여 제2상태의 신호를 발생하기 위한 제2리셋 트랜지스터; 상기 제15인버터의 출력신호를 반전하기 위한 제16인버터; 및 상기 제16인버터의 출력신호에 응답하여 상기 제2제어신호를 제1상태로 리셋하기 위한 제3리셋 트랜지스터를 구비한 것을 특징으로 하는 시스템.
  30. 제29항에 있어서, 상기 지연회로는 4개의 직렬 연결된 제17, 18, 19, 및 20인버터들로 구성된 것을 특징으로 하는 시스템.
  31. 제29항에 있어서, 상기 제2리셋 트랜지스터는 제2NMOS트랜지스터로 구성된 것을 특징으로 하는 시스템.
  32. 제29항에 있어서, 상기 제3리셋 트랜지스터는 제1PMOS트랜지스터로 구성된 것을 특징으로 하는 시스템.
  33. 제19항에 있어서, 상기 소정수의 리피터들 각각은 상기 제2제어신호를 가변 지연하기 위한 가변 지연수단; 상기 가변 지연수단의 출력신호에 응답하여 제1상태의 신호를 발생하고, 상기 제1제어신호에 응답하여 제2상태의 신호를 발생하기 위한 구동수단; 상기 구동수단의 출력신호를 래치하기 위한 제8래치; 및 상기 구동수단의 출력신호를 상기 내부 출력 제어신호로 발생하기 위한 내부 출력 제어신호 발생수단을 구비한 것을 특징으로 하는 시스템.
  34. 제33항에 있어서, 상기 가변 지연수단은 직렬 연결된 소정수의 인버터들; 및 상기 소정수의 인버터들의 짝수개의 인버터들에 각각 병렬로 연결된 소정수의 퓨즈들을 구비하여, 상기 소정수의 퓨즈들을 절단함에 의해서 상기 내부 출력 제어신호의 상기 제1상태로 천이를 지연하는 것을 특징으로 하는 시스템.
  35. 제33항에 있어서, 상기 구동수단은 상기 가변 지연수단의 출력신호에 응답하여 제1상태의 신호를 발생하기 위한 제2PMOS트랜지스터; 및 상기 제1제어신호에 응답하여 제2상태의 신호를 발생하기 위한 제3NMOS트랜지스터로 구성된 것을 특징으로 하는 시스템.
  36. 제19항에 있어서, 상기 내부 출력 제어신호 발생수단은 외부로 부터의 출력 제어신호와 상기 구동수단의 출력신호를 논리곱하기 위한 제4논리곱 게이트를 구비한 것을 특징으로 하는 시스템.
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