JP2000149553A - 半導体メモリ装置及びその装置を具備したシステム - Google Patents

半導体メモリ装置及びその装置を具備したシステム

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Abstract

(57)【要約】 （修正有） 【課題】データ出力ドライバを制御するための内部出力
制御信号の伝送速度を改善し得る半導体メモリ装置 【解決手段】外部からのデータを入力し内部出力制御信
号に応じてデータを外部に出力する所定数のグループの
データ入出力ドライバ４２と、以前のサイクルでリード
命令が印加され、現在のサイクルでライト命令又は非選
択命令が印加されると次のサイクルの第１状態のクロッ
ク信号に応じて第１状態の第１制御信号を発生し、以前
のサイクルでライト命令又は非選択命令が印加され、現
在のサイクルでリード命令が印加されると次のサイクル
の第１状態のクロック信号に応じて第２状態の第２制御
信号を発生する制御手段４８と、前記第２制御信号の第
２状態への遷移に応じて第１状態に遷移し、前記第１制
御信号の第１状態への遷移に応じて第２状態に遷移する
内部出力制御信号を発生してデータ入出力ドライバをグ
ループ別に制御する所定数のレピータ４４とを備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
及びその装置を具備したシステムに係るもので、特に、
データラインの負荷に従う内部出力制御信号の伝送遅延
を改善できる半導体メモリ装置、及びデータバスを共有
する半導体メモリ装置とプロセッサとの間のデータ伝送
のときにデータバス上でのデータ衝突を防止し得る半導
体メモリ装置を具備したシステムに関する。
【０００２】
【従来の技術】従来の半導体メモリ装置は、外部から入
力される出力制御信号を受けて内部出力制御信号を発生
し、この信号をそれぞれのデータ入出力ピンに連結され
たデータ出力ドライバに印加してデータの出力をイネー
ブル又はディスエーブルさせる。即ち、従来の半導体メ
モリ装置は、一つの内部出力制御信号を複数個のデータ
出力ドライバを制御するための制御信号として用いる。
【０００３】そして、内部出力制御信号が複数個のデー
タ出力ドライバに伝送されるデータ伝送ラインの負荷の
ために、内部出力制御信号がデータ出力ドライバに伝送
される時間が遅延される。
【０００４】従って、低速で動作する半導体メモリ装置
の場合は、入出力データ間の充分なマージン(margin)が
確保されるため、内部出力制御信号の伝送遅延を無視し
てもよいが、高速で動作する半導体メモリ装置の場合
は、入出力データ間の十分なマージンが確保されないた
め、高速の動作を行うことができなかった。
【０００５】又、前記半導体メモリ装置を具備したシス
テムは、データバスを共有する２個の半導体メモリ装置
とプロセッサからなる。このシステムは、プロセッサに
より２個の半導体メモリ装置のイネーブル又はディスエ
ーブルを制御することによりデータバスを通じてデータ
の伝送を行う。
【０００６】図７は、通常のデータバスを共有する半導
体メモリ装置を具備したシステムを示しており、該シス
テムは、プロセッサ10、半導体メモリ装置12,14、イン
バーター16、データバス18、及び制御バス20から構成さ
れている。
【０００７】以下、このように構成されたシステムのデ
ータ入出力動作を説明する。
【０００８】プロセッサ10は、半導体メモリ装置12,14
にクロック信号XCLK、反転ライトイネーブル信号/XWE、
及び反転チップ選択信号/XCS等の制御信号を印加し、デ
ータバス18にデータを伝送し、又はデータバス16に伝送
されたデータを入力する。半導体メモリ装置12は、プロ
セッサ10からの"ロー"レベルの反転チップ選択信号/XCS
に応じてイネーブルされ、クロック信号XCLK及び反転ラ
イトイネーブル信号/XWEに応じてデータバス18にデータ
を伝送し、又はデータバス18に伝送されたデータを入力
する。半導体メモリ装置14は、プロセッサ10からの"ハ
イ"レベルの反転チップ選択信号/XCSに応じてイネーブ
ルされ、クロック信号XCLK及び反転ライトイネーブル信
号/XWEに応じてデータバス18に伝送を伝送し、データバ
ス18に伝送されたデータを入力する。
【０００９】図8は、従来の半導体メモリ装置の内部回
路のブロック図であって、n個のメモリセルアレイブロ
ック30-1,30-2,...,30-n、ｎ個のグループのm個のデー
タ入出力ドライバ(32-11,...,32-1m),(32-21,...,32-2
m),...,(32-n1,...,34-n)、制御回路36、及びｎ個の駆
動回路34-1,34-2,...,34-nから構成されている。図8に
おいて点線で表示したブロックは半導体メモリ装置の内
部を示す。
【００１０】以下、このように構成された各ブロックの
機能を説明する。
【００１１】データ入出力ドライバ(32-11,...,32-l1
m)、(32-21,...,32-2m)、(32-n1,...,32-nm)のそれぞれ
はメモリセルアレイブロック30-1,30-2,...,30-nのそれ
ぞれのm個のデータ入出力ラインに連結されてデータを
入出力する。制御回路36は、外部からの制御信号XCLK,/
XCS,/XWE,/XOEを入力してn個のグループのm個のデータ
入出力ドライバのイネーブル、ディスエーブルを制御す
るための一つの内部出力制御信号OEを発生する。n個の
駆動回路34-1,34-2,...,34-nは、制御回路36からの内部
出力制御信号OEに応じてn個グループのそれぞれのm個の
データ入出力ドライバを制御するための制御信号IOE1,I
OE2,...,IOEnを発生する。
【００１２】図9は、図8に示したデータ入出力ドライバ
の構成を示すものであって、データ入力バッファDIBと
データ出力バッファDOBからなっている。
【００１３】データ入力バッファDIBは、外部からのデ
ータ入力信号をバッファリングしてデータラインに伝送
し、データ出力バッファDOBは"ハイ"レベルの制御信号I
OEに応じてデータラインに伝送されたデータをバッファ
リングして外部に出力し、"ロー"レベルの制御信号IOE
に応じてハイインピダンス状態の出力信号を発生する。
即ち、データ出力バッファは３ステートバッファの構成
を有する。
【００１４】図10は、図8に示した制御回路の具体的な
構成を示す回路図であって、該制御回路は、インバータ
ーI1〜I14、CMOS伝送ゲートC1〜C3、NANDゲートNA1,NA
2、及びDフリップフロップFF1からなっている。
【００１５】以下、上述のように構成された制御回路の
動作を説明する。
【００１６】データリードのときに外部から"ロー"レベ
ルの反転チップ選択信号/XCS、"ハイ"レベルの反転ライ
トイネーブル信号/XWE、クロック信号XCLK、及び"ロー"
レベルの反転出力制御信号/XOEがそれぞれ印加される
と、インバーターI10,I11は、クロック信号XCLKをバッ
ファリングしてクロック信号CLKを出力する。インバー
ターI12は、バッファリングされたクロック信号CLKを反
転して反転されたクロック信号/CLKを出力する。インバ
ーターI1,I4は、それぞれ"ロー"レベルの反転チップ選
択信号/XCS、"ハイ"レベルの反転ライトイネーブル信号
/XWEを反転して、それぞれ"ハイ"レベルと"ロー"レベル
の信号を発生する。
【００１７】CMOS伝送ゲートC1,C2は、それぞれ"ロー"
レベルのクロック信号CLKに応じてオンされて"ハイ"レ
ベル、"ロー"レベルの信号をそれぞれ伝送する。インバ
ーターI2,I3からなるラッチは、CMOS伝送ゲートC1の"ハ
イ"レベルの出力信号をラッチする。インバーターI5,I6
からなるラッチは、CMOS伝送ゲートC2の"ロー"レベルの
出力信号をラッチする。
【００１８】NANDゲートNA1及びインバーターI7は、"ハ
イ"レベルのCMOS伝送ゲートC1の出力信号と"ハイ"レベ
ルのインバーターI5の出力信号との論理積を演算して"
ハイ"レベルの信号を発生する。CMOS伝送ゲートC3は、"
ハイ"レベルのクロック信号CLKに応じて"ハイ"レベルの
信号を伝送する。インバーターI8,I9からなるラッチ
は、CMOS伝送ゲートC3の"ハイ"レベルの出力信号をラッ
チする。
【００１９】DフリップフロップFF1は、"ロー"レベルか
ら"ロー"レベルへのクロック信号CLKの遷移に応じてCMO
S伝送ゲートC3の"ハイ"レベルの信号PLZ1をラッチして"
ハイ"レベルの信号PLZ1を出力する。即ち、Dフリップフ
ロップFF1は、信号PLZ1を１サイクルだけ遅延させて出
力する。NANDゲートNA2とインバーターI14は"ハイ"レベ
ルの出力制御信号OEを発生する。
【００２０】データライトのときに、外部から"ロー"レ
ベルの反転チップ選択信号(/XCS)、"ロー"レベルの反転
ライトイネーブル信号(/XWE)、及びクロック信号(XCLK)
がそれぞれ印加されると、インバーターI1,I4は、それ
ぞれ"ロー"レベルの反転チップ選択信号(/XCS)、"ロー"
レベルの反転ライトイネーブル信号(/XWE)を反転して"
ハイ"レベルの信号をそれぞれ発生する。CMOS伝送ゲー
トC1,C2は、それぞれ"ロー"レベルのクロック信号CLKに
応じてオンされて"ハイ"レベルの信号をそれぞれ伝送す
る。インバーターI2,I3からなるラッチは、CMOS伝送ゲ
ートC1を通じて出力される"ハイ"レベルの出力信号をラ
ッチする。インバーターI5,I6からなるラッチは、CMOS
伝送ゲートC2を通じて出力される"ハイ"レベルの出力信
号をラッチする。
【００２１】NANDゲートNA1及びインバーターI7は、"ハ
イ"レベルのCMOS伝送ゲートC1の出力信号と"ロー"レベ
ルのインバーターI5の出力信号との論理積を演算して"
ロー"レベルの信号を発生する。CMOS伝送ゲートC3は、"
ハイ"レベルの反転クロック信号(/CLK)に応じて"ロー"
レベルの信号を信号PLZ1として発生する。インバーター
I8,I9からなるラッチは、CMOS伝送ゲートC3の出力信号
をラッチする。DフリップフロップFF1は、"ロー"レベル
の信号PLZ1を１サイクルだけ遅延させて信号PLZ2として
発生する。NANDゲートNA2とインバーターI14は、"ロー"
レベルの信号を出力制御信号OEとして発生する。
【００２２】非選択のときは、外部から"ハイ"レベルの
反転チップ選択信号(/XCS)及びクロック信号(XCLK)が印
加される。この場合、ライトのときと同様にDフリップ
フロップFF1に"ロー"レベルの信号がラッチされ、次の
サイクルで"ロー"レベルの出力制御信号OEを発生する。
【００２３】リードのときは、外部から入力される反転
出力制御信号/XOEが"ロー"レベルとなり、ライトのとき
と非選択のときは、反転出力制御信号/XOEが"ロー"レベ
ル又は"ハイ"レベルとなる。即ち、ライトのときと非選
択のときは、反転出力制御信号/XOEの状態にかかわらず
に"ロー"レベルの出力制御信号OEを発生する。
【００２４】図１１は、図８に示した従来の半導体メモ
リ装置を図７に示したシステムに適用した場合の動作を
説明する動作タイミング図であって、以下、その動作を
サイクル単位に説明する。図１１のタイミング図におい
て、B1を付した信号は図７のRAM12の内部で発生される
信号であることを示し、B2を付した信号は図７のRAM14
の内部で発生される信号であることを示す。
【００２５】１番目のサイクルIで、図１１に示すよう
に、クロック信号の上昇エッジで"ハイ"レベルの反転チ
ップ選択信号/XCSがRAM12に印加され、"ロー"レベルの
反転チップ選択信号/XCSがRAM14に印加され、"ロー"レ
ベルの反転ライトイネーブル信号/XWEが印加されると、
RAM12の制御回路36の制御信号OE(B1)とRAM14の制御回路
36の制御信号OE(B2)は共に"ロー"レベルとなって内部出
力制御信号IOE(B1),IOE(B2)が共にローレベルになる。
即ち、この時、RAM12に非選択命令が印加され、RAM14に
ライト命令が印加される。
【００２６】２番目のサイクルIIで、クロック信号XCLK
の上昇エッジで"ロー"レベルの反転チップ選択信号/XCS
がRAM12に印加され、"ハイ"レベルの反転チップ選択信
号/XCSがRAM14に印加され、"ハイ"レベルの反転ライト
イネーブル信号/XWEが印加されると、RAM12の制御回路3
6の信号PLZ1(B1)は"ハイ"レベルに上昇する。そして、R
AM14にデータバスDBを通じてライトデータD1(B2)が入力
される。
【００２７】３番目のサイクルIIIで、クロック信号XCL
Kの上昇エッジで"ロー"レベルの反転チップ選択信号/XC
SがRAM12に印加され、"ハイ"レベルの反転チップ選択信
号/XCSがRAM14に印加され、"ロー"レベルの反転ライト
イネーブル信号/XWEが印加されると、RAM12の制御回路3
6の信号PLZ1(B1)は"ロー"レベルに遷移し、信号PLZ2(B
1)は信号PLZ1(B1)が１サイクルだけ遅延されて"ハイ"レ
ベルに遷移する。従って、RAM12の制御回路36の出力制
御信号OE(B1)が信号PLZ2(B1)に応じて"ハイ"レベルに遷
移して内部出力制御信号IOE(B1)が"ハイ"レベルに遷移
する。これにより、内部出力制御信号IOE(B1)に応じてR
AM12に貯蔵されたデータQ2(B1)がデータバスDBに出力さ
れる。
【００２８】４番目のサイクルIVで、クロック信号XCLK
の上昇エッジで"ロー"レベルの反転チップ選択信号/XCS
がRAM12に印加され、"ハイ"レベルの反転チップ選択信
号/XCSがRAM14に印加され、"ハイ"レベルの反転ライト
イネーブル信号/XWEがRAM12及びRAM14に印加されると、
RAM12の制御回路36の信号PLZ1(B1)は"ハイ"レベルとな
り、信号PLZ2(B2)は"ロー"レベルとなる。そして、RAM1
2にデータバスDBを通じてライトデータD3(B1)が入力さ
れる。
【００２９】５番目のサイクルVで、クロック信号XCLK
の上昇エッジで"ハイ"レベルの反転チップ選択信号/XCS
がRAM12に印加され、"ロー"レベルの反転チップ選択信
号/XCSがRAM14に印加され、"ハイ"レベルの反転ライト
イネーブル信号/XWEが印加されると、RAM12の制御回路3
6の信号PLZ1(B1)は"ロー"レベルとなり、信号PLZ2は"ハ
イ"レベルとなり、出力制御信号OE1(B1)が"ハイ"レベル
に遷移する。従って、内部出力制御信号IOE(B1)が"ハ
イ"レベルに遷移する。そして、RAM14の制御回路36の信
号PLZ1(B1)は"ハイ"レベルに遷移する。従って、RAM12
は内部出力制御信号IOE(B1)に応じてリードデータQ4(B
1)をデータバスDBに出力する。
【００３０】６番目のサイクルVIで、クロック信号XCLK
の上昇エッジで"ロー"レベルの反転チップ選択信号/XCS
がRAM12に印加され、"ハイ"レベルの反転チップ選択信
号/XCSがRAM14に印加され、"ロー"レベルの反転ライト
イネーブル信号/XWEが印加されると、RAM12の制御回路3
6の信号PLZ2(B2)は"ロー"レベルに遷移し、RAM14の制御
回路36の信号PLZ1(B2)は"ロー"レベルに遷移し、信号PL
Z2(B2)は"ハイ"レベルに遷移する。そして、出力制御信
号OE(B2)が"ハイ"レベルに遷移し、従って、内部出力制
御信号IOE(B2)が"ハイ"レベルに遷移する。そこで、RAM
14は"ハイ"レベルの内部出力制御信号IOE(B2)に応じて
データバスDBにデータQ5(B2)を伝送する。
【００３１】７番目のサイクルVIIは、４番目のサイク
ルIVと同一な制御信号が印加されて同様な動作を行う。
即ち、RAM12はデータバスDBを通じて伝送されるライト
データD6(B1)をライトする。
【００３２】８番目のサイクルVIIIは、５番目のサイク
ルVと同一な制御信号が印加されて同様な動作を行う。
即ち、RAM12に貯蔵されたデータQ7(B1)がデータバスDB
に出力される。
【００３３】
【発明が解決しようとする課題】ところが、上述のよう
な従来のシステムは、低速で動作する場合はライト、リ
ード、及び非選択動作が遅く行われるため、データバス
DB上でデータの衝突問題は発生しない。
【００３４】しかし、システムが高速で動作する場合
は、半導体メモリ装置12,14のデータバスDBを共有する
データ出力ピンに連結された半導体メモリ装置12の一つ
のデータ出力ドライバがディスエーブルされて、データ
バス18にデータを伝送した後にデータバス18に伝送され
たデータが完全にプロセッサ10に伝送されない状態で半
導体メモリ装置14の別の一つのデータ出力ドライバがイ
ネーブルされてデータバス18にデータを伝送することに
よりデータ衝突問題が発生する。
【００３５】図１０のタイミング図からわかるように、
ライトデータD1(B2)とリードデータQ2(B1)間のマージン
が充分に確保されないと、データバス上でデータ衝突が
発生することもできる。
【００３６】低速で動作するシステムの場合は、このよ
うな問題を解決するために内部出力制御信号OE(B1)の"
ハイ"レベルへの遷移を遅延すればよい。しかし、高速
で動作するシステムにこのような方法を使用すると、内
部出力制御信号OE(B1)の"ハイ"レベルへの遷移が遅延さ
れることにより、データ出力時間が遅延されて高速の動
作を行うことができない。
【００３７】即ち、システムが高速で動作すると、例え
ば、リードデータがデータバス上に出力されている期間
とその前後にライトデータがデータバス上に出力されて
いる期間との間（隙間）の時間や、１つのリードデータ
がデータバス上に出力されている期間とその前後に他の
リードデータがデータバス上に出力されている期間との
間（隙間）の時間が短くなる。従って、例えば、データ
バス上でリードデータとライトデータ、或いは、リード
データとリードデータとの間でデータが衝突するという
問題が発生する。
【００３８】つまり、同一（共通）のデータバスに連結
された２個の半導体メモリ装置のデータ出力動作におい
て、一つの半導体メモリ装置のデータ入／出力ピンから
データを伝送するためのデータ出力ドライバの動作がデ
ィスエーブルされてデータバスに伝送されたデータがプ
ロセッサに完全に伝送される前に、別の一つの半導体メ
モリ装置のデータ出力ピンからデータを伝送するための
データ出力ドライバの動作がイネーブルされて、共有の
データバスに２重にデータが出力されると、データバス
上でデータ衝突の問題が発生する。
【００３９】このような問題を解決するために、米国特
許第5,086,427号において、"共有データバス上でダブル
ドライビングを防止するためのクロックロジック回路(c
locked logic circuitry preventing double driving o
n shared data bus)"という名称で公開された技術は、
共有データバスを駆動するドライバが変更される都度、
ダミサイクル(dummy cycle)を追加する方法である。即
ち、以前のサイクルで動作していたドライバの動作をデ
ィスエーブルした後にダミーサイクルを追加して当該ド
ライバの動作を完全にディスエーブルし、その後、次の
サイクルで動作すべきドライバの動作をイネーブルさせ
る方法である。しかし、この方法は、ダミーサイクルが
追加されることにより、バスの使用効率が低下するた
め、高速で動作するシステムに適合しないという問題点
があった。
【００４０】そして、上述のような問題を解決するた
め、米国特許第5,646,553号において、"3ステートバス
のためのドライバ(driver for tri-state bus)"という
名称で公開された技術は、クロック信号の半サイクルの
間はデータバスにデータを伝送し、残りの半サイクルの
間はデータバスに伝送されたデータを維持する動作を行
う方法である。しかし、この方法では、データバスに伝
送されたデータを維持するために、ラッチの構成を有す
るキーパ(keeper)を全てのデータバスに具備すべきであ
り、システムの設計のときにこの点を考慮して設計しな
ければならないという問題点があった。
【００４１】そこで、本発明では、例えば、このような
従来技術の共有データバス上のデータ衝突問題が、半導
体メモリ装置のデータ出力ドライバを制御する内部出力
制御信号が一つで、該一つの制御信号がデータ入出力ピ
ンに連結された全てのデータ出力ドライバを同時に制御
するために、データライン上の負荷が大きくなって信号
伝達速度が遅くなることにより発生していることを踏ま
えて、この問題点を解決する。
【００４２】勿論、このような問題点を解決するために
内部出力制御信号を発生するための経路のトランジスタ
の大きさを非対称(mismatch)の構成として、内部出力制
御信号のイネーブルのタイミングを速くし、又はディス
エーブルのタイミングを速くすることはできる。しか
し、内部出力制御信号のイネーブルのタイミングを速く
すると、データバスを共有する装置を具備するシステム
のデータバス上でデータ衝突を引き起こすという問題点
があり、逆に、内部出力制御信号のディスエーブルのタ
イミングを速くすると、データバスを共有する装置を具
備したシステムのデータバス上でデータ衝突は防止され
るが、データアクセスタイムが遅くなって高速動作を行
うことができないという問題点があった。
【００４３】一方、内部出力制御信号を発生するための
経路のトランジスタの大きさを全て大きくして内部出力
制御信号のイネーブルのタイミングとディスエーブルの
タイミングを共に速くすることができる。しかし、この
場合は、内部出力制御信号を発生するためのトランジス
タの大きさが全て増加するため、スイッチング電流が増
加し、また、負荷の増加に起因して信号伝送速度がトラ
ンジスタを非対称で構成したことと比べて相対的に遅く
なるという問題点があった。
【００４４】本発明の目的は、例えば、データ出力ドラ
イバを制御するための内部出力制御信号の伝送速度を改
善し得る半導体メモリ装置を提供することにある。
【００４５】本発明の他の目的は、例えば、データバス
を共有する半導体メモリ装置とプロセッサとの間におけ
る該データバス上でデータ衝突問題を防止し得る半導体
メモリ装置を具備したシステムを提供することにある。
【００４６】
【課題を解決するための手段】前記目的を達成するため
半導体メモリ装置は、外部からのデータを入力し内部出
力制御信号に応じてデータを外部に出力する所定数のグ
ループのデータ入出力ドライバと、外部からのクロック
信号、リード/ライト制御信号、及びチップ選択制御信
号を入力して以前のサイクルでリード命令が印加され、
現在のサイクルでライト命令又は非選択命令が印加され
ると次のサイクルの第１状態のクロック信号に応じて第
１状態の第１制御信号を発生し、以前のサイクルでライ
ト命令又は非選択命令が印加され、現在のサイクルでリ
ード命令が印加されると次のサイクルの第１状態のクロ
ック信号に応じて第２状態の第２制御信号を発生する制
御手段と、前記制御手段からの前記第２制御信号の第２
状態への遷移に応じて第１状態に遷移し、前記第１制御
信号の第１状態への遷移に応じて第２状態に遷移する内
部出力制御信号を発生して前記所定数のグループのデー
タ入出力ドライバをグループ別に制御する所定数のレピ
ータとを具備したことを特徴とする。
【００４７】前記他の目的を達成するための半導体装置
を具備したシステムは、データ入出力バスを共有する第
１、第２半導体メモリ装置、及び前記データ入出力バス
を共有し、クロック信号、リード/ライト制御信号、及
びチップ選択制御信号を前記第１、第２半導体メモリ装
置に印加して前記第１、第２半導体メモリ装置の動作を
制御するためのプロセッサを具備したシステムであっ
て、前記第１、第２半導体メモリ装置のそれぞれが外部
からのデータを入力し内部出力制御信号に応じてデータ
を外部に出力する所定数のグループのデータ入出力ドラ
イバと、外部からのクロック信号、リード/ライトイネ
ーブル信号及びチップ選択制御信号を入力受けて以前の
サイクルでリード命令が印加され、現在のサイクルでラ
イト命令又は非選択命令が印加されると次のサイクルの
第１状態のクロック信号に応じて第１状態の第１制御信
号を発生し、以前のサイクルでライト命令又は非選択命
令が印加され、現在のサイクルでリード命令が印加され
ると次のサイクルの第１状態のクロック信号に応じて第
２状態の第２制御信号を発生する制御手段と、前記制御
手段からの前記第２制御信号の第２状態への遷移に応じ
て第１状態に遷移し、前記第１制御信号の第１状態への
遷移に応じて第２状態に遷移する内部出力制御信号を発
生して前記所定数のグループのデータ入出力ドライバを
グループ別に制御する所定数のレピータとを備えること
を特徴とする。
【００４８】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。
【００４９】図１は、本発明に係る半導体メモリ装置の
内部回路のブロック図である。この半導体メモリ装置
は、ｎ個のメモリセルアレイ40-1,40-2,...,40-n、ｎ個
のグループのｍ個のデータ入出力ドライバ(42-11,...,4
2-ln),(42-21,...,42-2n),...,(42-n1,...,42-nm)、ｎ
個のレピータ44-1,44-2,...,44-n、１つのXOEバッファ4
6及び制御回路48を備える。図１において点線で表示し
たブロックは、半導体メモリ装置の内部を示すものであ
る。以下、このように構成された各ブロックの機能を説
明する。
【００５０】データ入出力ドライバ(42-11,...,42-lm),
(42-21,...,42-2m),(42-n1,...,42-nm)のそれぞれは、
メモリセルアレイブロック(40-1,40-2,..,40-n)のそれ
ぞれのｍ個のデータ入出力ラインに連結されてデータを
入出力する。制御回路48は、外部からの制御信号XCLK,/
XCS,/XWE,/XOEを入力してｎ個のグループのｍ個のデー
タ入出力ドライバを制御するための信号KHZ,KLZBを発生
する。
【００５１】XOEバッファ46は、外部からの反転出力制
御信号/XOEをバッファリングして制御信号XOEを発生す
る。レピータ44-1,44-2,...,44-nのそれぞれは、制御回
路48の出力信号KHZ,KLZB及び制御信号XOEを入力して、
制御信号IOE1,IOE2,..,IOEnを発生する。
【００５２】図２は、図１に示した制御回路48の１つの
実施例の回路図である。この制御回路は、インバーター
I15〜I39、CMOS伝送ゲートC3〜C7、NANDゲートNA3〜NA
5、NORゲートNOR1,NOR2、DフリップフロップFF2、及び
自己リセット回路50,52からなっている。以下、このよ
うに構成された制御回路の動作を説明する。
【００５３】図２に示した制御回路は、以前のサイクル
でリード命令が印加され、現在のサイクルでライト命令
又は非選択命令が印加されると信号HZを発生し、以前の
サイクルでライト命令又は非選択命令が印加され、現在
のサイクルでリード命令が印加されると信号LZを発生す
る。
【００５４】現在のサイクルで、外部から"ロー"レベル
の反転チップ選択信号/XCS、"ハイ"レベルの反転ライト
イネーブル信号/XWE、及びクロック信号XCLKがそれぞれ
印加されると、インバーターI15,I16はクロック信号XCL
Kをバッファリングしてクロック信号CLKを出力する。イ
ンバーターI17,I29は、それぞれ反転チップ選択信号/XC
Sと反転ライトイネーブル信号/WEをそれぞれ反転し
て、"ハイ"レベル、"ロー"レベルの信号をそれぞれ出力
する。CMOS伝送ゲートC3,C5は、それぞれ"ロー"レベル
のクロック信号CLKに応じて、それぞれ"ハイ"レベル、"
ロー"レベルの信号を伝送する。
【００５５】インバーターI19,I20からなるラッチは、"
ハイ"レベルの信号をラッチする。インバーターI31,I32
からなるラッチは、"ロー"レベルの信号をラッチする。
インバーターI33は、CMOS伝送ゲートC5の出力信号を反
転して"ハイ"レベルの信号を発生する。
【００５６】NANDゲートNA3とインバーターI21は、"ハ
イ"レベルの信号を発生する。CMOS伝送ゲートC4は、"ハ
イ"レベルのクロック信号CLKに応じて"ハイ"レベルのイ
ンバーターI21の出力信号を伝送する。インバーターI27
は、"ハイ"レベルのCMOS伝送ゲートC4の出力信号を反転
して"ロー"レベルの信号を発生する。NANDゲートNA5と
インバーターI28は、"ロー"レベルの信号HZを発生す
る。
【００５７】DフリップフロップFF2は、クロック信号CL
Kの上昇エッジに応じて以前のサイクルでラッチされて
いる"ハイ"レベル又は"ロー"レベルの信号を出力する。
インバーターI25は、"ハイ"レベル又は"ロー"レベルの
信号を反転して"ロー"レベル又は"ハイ"レベルの信号を
発生する。NANDゲートNA4とインバーターI26は、"ロー"
レベル又は"ハイ"レベルの信号LZを発生する。即ち、CM
OS伝送ゲートC4の出力が"ハイ"レベルである場合、NAND
ゲートNA4とインバーターI26は、DフリップフロップFF2
にラッチされた信号が"ハイ"レベルであれば"ロー"レベ
ルの信号LZを発生し、"ロー"レベルであれば"ハイ"レベ
ルの信号LZを発生する。
【００５８】即ち、以前のサイクルでライト命令又は非
選択命令が印加されてDフリップフロップFF2に"ロー"レ
ベルの信号がラッチされ、現在のサイクルでリード命令
が印加される場合、"ハイ"レベルの信号LZが発生され
る。一方、以前のサイクルでリード命令が印加されてD
フリップフロップFF2に"ハイ"レベルの信号がラッチさ
れ、現在のサイクルでリード命令が印加される場合、"
ロー"レベルの信号LZが発生される。このように発生さ
れた"ロー"レベルの信号LZは、次のサイクルでクロック
信号CLKの上昇エッジに応じて"ロー"レベルに遷移す
る。
【００５９】そして、現在のサイクルで"ロー"レベルの
反転ライトイネーブル信号/XWE、クロック信号XCLKがそ
れぞれ印加されると、インバーターI17,I29は、"ロー"
レベルの反転チップ選択信号/XCS、反転ライトイネーブ
ル信号/XWEを反転して"ハイ"レベルの信号をそれぞれ発
生する。CMOS伝送ゲートC3,C5は、"ロー"レベルのクロ
ック信号CLKに応じて"ハイ"レベルの信号をそれぞれ伝
送する。
【００６０】インバーターI19,I20からなるラッチは、C
MOS伝送ゲートC3を通じて出力される"ハイ"レベルの信
号をラッチする。インバーターI31,I32からなるラッチ
は、CMOS伝送ゲートC5を通じて出力される"ハイ"レベル
の信号をラッチする。インバーターI33は、CMOS伝送ゲ
ートC5を通じて出力される"ハイ"レベルの信号を反転し
て"ロー"レベルの信号を発生する。
【００６１】NANDゲートNA3及びインバーターI21は、CM
OS伝送ゲートC3を通じて出力される"ハイ"レベルの信号
と"ロー"レベルのインバーターI33の出力信号を入力し
て"ロー"レベルの信号を発生する。CMOS伝送ゲートC4
は、"ロー"レベルの反転クロック信号CLKBに応じてイン
バーターI21を通じて出力される"ロー"レベルの信号を
伝送する。インバーターI23,I24からなるラッチは、"ロ
ー"レベルの信号をラッチする。
【００６２】DフリップフロップFF2は、クロック信号CL
Kの上昇エッジに応じて"ロー"レベル又は"ハイ"レベル
の信号を発生する。インバーターI25は、"ロー"レベル
又は"ハイ"レベルの信号を反転して"ハイ"レベル又は"
ロー"レベルの信号を発生する。インバーターI27は"ロ
ー"レベルの信号を反転して"ハイ"レベルの信号を発生
する。従って、NANDゲートNA4とインバーターI26は、以
前のサイクルにDフリップフロップFF2にラッチされてい
たデータが"ロー"レベルであると"ロー"レベルの信号LZ
を発生し、NANDゲートNA5とインバーターI28は、以前の
サイクルにDフリップフロップFF2にラッチされたデータ
が"ハイ"レベルであると、"ハイ"レベルの信号HZを発生
する。
【００６３】即ち、以前のサイクルでリード命令が印加
されてDフリップフロップFF2に"ハイ"レベルの信号がラ
ッチされ、現在のサイクルでライト命令が印加される
と"ハイ"レベルの信号HZが発生される。このように発生
された"ハイ"レベルの信号HZは、次のサイクルでクロッ
ク信号CLKの上昇エッジに応じて"ロー"レベルに遷移す
る。
【００６４】そして、現在のサイクルで、外部から"ハ
イ"レベルの反転チップ選択信号/XCS、"ハイ"レベル又
は"ロー"レベルの反転ライトイネーブル信号/XWE及びク
ロック信号/XCLKがそれぞれ印加されると、インバータ
ーI17は、"ハイ"レベルの反転チップ選択信号/XCSを反
転して"ロー"レベルの信号を発生する。
【００６５】CMOS伝送ゲートC3は、"ロー"レベルのクロ
ック信号CLKに応じて"ロー"レベルの信号を伝送する。
インバーターI19,I20からなるラッチは、"ロー"レベル
のCMOS伝送ゲートC3の出力信号をラッチする。
【００６６】NANDゲートNA3及びインバーターI21は、イ
ンバーターI33の出力信号にかかわらずに"ロー"レベル
のCMOS伝送ゲートC3の出力信号に応じて"ロー"レベルの
信号を発生する。CMOS伝送ゲートC4は、"ハイ"レベルの
クロック信号CLKに応じて"ロー"レベルの信号を伝送す
る。インバーターI27は、"ロー"レベルの信号を反転し
て"ハイ"レベルの信号を発生する。
【００６７】DフリップフロップFF2は、クロック信号CL
Kに応じて、以前のサイクルでラッチされていた"ハイ"
レベル又は"ロー"レベルの信号を発生する。NANDゲート
NA4とインバーターI26は、"ロー"レベルの信号LZを発生
し、NANDゲートNA5とインバーターI28は、Ｄフリップフ
ロップFF2の出力信号が"ハイ"レベルであれば"ハイ"レ
ベルの信号を発生し、DフリップフロップFF2の出力信号
が"ロー"レベルであれば"ロー"レベルの信号を発生す
る。
【００６８】即ち、以前のサイクルでリード命令が印加
されてDフリップフロップFF2に"ハイ"レベルの信号がラ
ッチされ、現在のサイクルで非選択命令が印加される
と"ハイ"レベルの信号HZが発生される。このように発生
された"ハイ"レベルの信号HZは次のサイクルでクロック
信号CLKの上昇エッジに応じて"ロー"レベルに遷移す
る。
【００６９】以下、信号HZ,LZを受けて信号KHZ,KLZBを
発生する動作を説明する。
【００７０】CMOS伝送ゲートC6は、クロック信号CLKの
上昇エッジに応じて"ハイ"レベル又は"ロー"レベルの信
号HZを伝送する。インバーターI35,I36からなったラッ
チは、CMOS伝送ゲートC6から出力される"ハイ"レベル又
は"ロー"レベルの信号を反転しラッチして"ロー"レベル
又は"ハイ"レベルの信号を発生する。
【００７１】NORゲートNOR1は、"ハイ"レベルのクロッ
ク信号CLKに応じてインバーターI35,I36からなるラッチ
によってラッチされた"ハイ"レベル又は"ロー"レベルの
信号を反転して"ロー"レベル又は"ハイ"レベルの信号を
発生する。
【００７２】即ち、以前のサイクルでラッチされた信号
HZを現在のサイクルで"ハイ"レベルのクロック信号CLK
に応じて信号KHZを発生する。そして、以前のサイクル
でラッチされた信号LZを現在のサイクルで"ハイ"レベル
のクロック信号LKに応じて反転して信号KLZBを発生す
る。
【００７３】図３(A)は、図２に示した自己リセット回
路50の実施例の回路図であって、インバーターI40〜I4
7、PMOSトランジスタP1〜P4、及びNMOSトランジスタN1
〜N6で構成されている。図３(A)の構成において、PMOS
トランジスタP2,P3はサイズの大きいトランジスタで、P
MOSトランジスタP1はサイズの小さいトランジスタであ
る。そして、NMOSトランジスタN1,N2,N4はサイズの大き
いトランジスタで、NMOSトランジスタN3はサイズの小さ
いトランジスタである。
【００７４】以下、図３(A)に示した回路の動作を説明
する。
【００７５】出力信号KHZが"ロー"レベルに固定された
状態で、インバーターI42,I43からなるラッチは"ハイ"
レベルの信号を発生する。この時、NMOSトランジスタN2
がオンになり、インバーターI44は"ロー"レベルの信号
を発生する。即ち、NORゲートNOR1の出力信号IN1を入力
するための待機状態となる。
【００７６】この待機状態で、"ロー"レベルのNORゲー
トNOR1の出力信号IN1が入力されると、PMOSトランジス
タP1がオンされて"ハイ"レベルの信号をPMOSトランジス
タP1のドレインに出力する。すると、NMOSトランジスタ
N3がオンされて"ロー"レベルの信号KHZを発生する。
【００７７】一方、この待機状態で、"ハイ"レベルのNO
RゲートNOR1の出力信号IN1が入力されると、NMOSトラン
ジスタN1がオンされて"ロー"レベルの信号をNMOSトラン
ジスタN1のドレインに出力する。すると、PMOSトランジ
スタP3がオンされて"ハイ"レベルの信号KHZを発生す
る。このように発生された"ハイ"レベルの信号KHZは、
インバーターI45,I46,I47を通じて遅延されると共に反
転されて"ロー"レベルの信号を発生する。すると、PMOS
トランジスタP4がオンされて"ハイ"レベルの信号をPMOS
トランジスタP4のドレインに出力する。インバーターI4
2,I43からなるラッチは、"ハイ"レベルの信号を反転し
ラッチして"ロー"レベルの信号を発生する。すると、PM
OSトランジスタP2がオンされ、インバーターI44は"ハ
イ"レベルの信号を発生する。これにより、NMOSトラン
ジスタN4がオンされる。従って、出力信号KHZは"ロー"
レベルに遷移する。
【００７８】即ち、初期に出力信号KHZが"ロー"レベル
に固定された状態でNORゲートNOR1の出力信号IN1が"ロ
ー"レベルであると、"ロー"レベルの信号をそのまま維
持し、NORゲートNOR1の出力信号IN1が"ハイ"レベルに遷
移すると、"ハイ"レベルに遷移し、所定時間の後に"ロ
ー"レベルにリセットされる。
【００７９】図３(A)の構成において、NMOSトランジス
タN1,N2及びPMOSトランジスタP3のサイズが大きいた
め、NORゲートNOR1の出力信号が"ハイ"レベルに遷移す
る場合、出力信号KHZの"ハイ"レベルへの遷移が速くな
る。そして、PMOSトランジスタP2及びNMOSトランジスタ
N4のサイズが大きいため、出力信号KHZの"ロー"レベル
への遷移が速くなる。
【００８０】図３(B)は、図２に示した自己リセット回
路52の実施例の回路図であって、インバーターI48〜I5
6、PMOSトランジスタP5〜P10、及びNMOSトランジスタN7
〜N13で構成されている。図３(B)の構成において、PMOS
トランジスタP5,P8はサイズの小さいトランジスタで、P
MOSトランジスタP6,P7,P9はサイズの大きいトランジス
タである。そして、NMOSトランジスタN9はサイズの小さ
いトランジスタで、NMOSトランジスタN7,N8,N10,N11は
サイズの大きいトランジスタである。
【００８１】以下、図３(B)に示した回路の動作を説明
する。
【００８２】出力信号KLZBが"ハイ"レベルに固定された
状態で、インバーターI53,I54,I55,I56は"ハイ"レベル
の信号を遅延させて"ハイ"レベルの信号を発生する。イ
ンバーターI49,I50からなるラッチは、"ハイ"レベルの
信号を発生する。すると、NMOSトランジスタN8がオンさ
れ、インバーターI51は"ロー"レベルの信号を発生し、
インバーターI52は"ハイ"レベルの信号を発生してNMOS
トランジスタN10及びPMOSトランジスタP9をオフする。
即ち、NORゲートNOR2の出力信号IN2を入力するための待
機状態になる。
【００８３】この待機状態で、"ロー"レベルのNORゲー
トNOR2の出力信号IN2が入力されると、PMOSトランジス
タN7がオンされてPMOSトランジスタN7のドレインに"ハ
イ"レベルの信号を発生する。すると、NMOSトランジス
タN9がオンされて"ロー"レベルの信号をNMOSトランジス
タN9のドレインに出力する。そして、PMOSトランジスタ
P8がオンされて"ハイ"レベルの信号をPMOSトランジスタ
P8のドレインに発生して出力信号KLZBを"ハイ"レベルに
する。
【００８４】一方、この待機状態で、"ハイ"レベルのNO
RゲートNOR2の出力信号IN2が入力されると、NMOSトラン
ジスタN7がオンされてNMOSトランジスタN7のドレイン
に"ロー"レベルの信号を発生させる。すると、PMOSトラ
ンジスタP7がオンされて"ハイ"レベルの信号をPMOSトラ
ンジスタP7のドレインに発生し、NMOSトランジスタN11
がオンされて"ロー"レベルの信号をNMOSトランジスタN1
1のドレインに発生して出力信号KLZBを"ロー"レベルに
する。このように発生された"ロー"レベルの信号がイン
バーター(I53,I54I55,I56)を通じて遅延されて"ロー"レ
ベルの信号を発生する。すると、PMOSトランジスタP10
がオンされてPMOSトランジスタP10のドレインに"ハイ"
レベルの信号を発生する。インバーターI49,I50からな
るラッチは、"ハイ"レベルの信号を反転してラッチし
て"ロー"レベルの信号を発生する。そして、インバータ
ーI51の出力信号は"ハイ"レベルになり、インバーターI
52の出力信号は"ロー"レベルに遷移する。従って、PMOS
トランジスタP6、NMOSトランジスタN10、及びPMOSトラ
ンジスタP9がオンされて出力信号KLZBが"ハイ"レベルに
リセットされる。
【００８５】即ち、図３(B)に示した回路は、初期に"ハ
イ"レベルにリセットされた状態でNORゲートNOR2の出力
信号IN2が"ハイ"レベルに遷移すると、"ロー"レベルの
出力信号KLZBを発生し、出力信号KLZBが"ロー"レベルに
遷移した後、所定時間の後に"ハイ"レベルに遷移する。
そして、出力信号IN2が"ロー"レベルに遷移すると"ハ
イ"レベルの状態をそのまま維持する。
【００８６】図３(B)の構成において、NMOSトランジス
タN7,N8、PMOSトランジスタP7及びNMOSトランジスタN11
のサイズが大きいので、出力信号KLZBの"ロー"レベルへ
の遷移が速くなり、PMOSトランジスタP6,P9及びNMOSト
ランジスタN10のサイズが大きいので、出力信号KLZBの"
ハイ"レベルへの遷移が速くなる。
【００８７】図４は、図２に示したレピータの実施例の
回路図であって、可変遅延回路54、PMOSトランジスタP1
1、NMOSトランジスタN14、インバーターI57,I58,I59、
及びNANDゲートNA6で構成されている。
【００８８】以下、図４に示した回路の動作を説明す
る。
【００８９】可変遅延回路54は、信号KLZBを遅延させて
出力する。PMOSトランジスタP11は、"ロー"レベルの可
変遅延回路54の出力信号DKLZBに応じて該PMOSトランジ
スタP1のドレインに"ハイ"レベルの信号を発生する。NM
OSトランジスタN14は、"ハイ"レベルの信号KHZに応じ
て"ロー"レベルの信号を発生する。インバーターI57，I
58からなるラッチは、PMOSトランジスタP11とNMOSトラ
ンジスタN14の共通ドレインを通じて出力される信号を
ラッチする。
【００９０】NANDゲートNA6とインバーターI59は、リー
ド時には"ハイ"レベルの出力制御信号XOEに応じてPMOS
トランジスタP11とNMOSトランジスタN14の共通ドレイン
から出力される信号を内部出力制御信号IOEとして発生
し、ライト時と非選択時は、"ハイ"レベル又は"ロー"レ
ベルの出力制御信号XOEに応じて内部出力制御信号IOEを
発生する。即ち、出力制御信号XOEは、リードの時は"ハ
イ"レベルとなり、ライトの時と非選択時は"ハイ"レベ
ル又は"ロー"レベルとなって、NANDゲートNA6に印加さ
れる。
【００９１】即ち、図４に示した回路は、"ロー"レベル
に遷移する信号KLZBに応じて"ハイ"レベルに遷移し、"
ハイ"レベルに遷移する信号KHZに応じて"ロー"レベルに
遷移する出力制御信号IOEを発生する。出力制御信号IOE
の"ハイ"レベルへの遷移は、可変遅延回路により所定時
間だけ遅延されて遷移する。
【００９２】図５は、図４に示した可変遅延回路の実施
例の回路図である。この可変遅延回路は、インバーター
I60〜I67及びヒューズF1〜F4で構成されている。
【００９３】インバーターI60〜I67は、直列に連結され
ており、信号KLZBを受けて、これを遅延させて信号DKLZ
Bを発生する。ヒューズF1〜F4は、信号KLZBの遅延時間
を調節するために、直列連結された２個のインバーター
(I60,I61)、(I62,I63)、(I64,I65)、(I66,I67)のそれぞ
れに並列に連結されている。
【００９４】信号KLZB遅延させる時間を長くする場合
は、ヒューズを一つずつ切断すればよい。切断されるヒ
ューズの個数を増加させると、信号KLZBを遅延させる時
間が長くなる。
【００９５】信号KLZBを遅延させる時間を長くすると、
内部出力制御信号OEの"ハイ"レベルへの遷移のタイミン
グが遅延される。言い換えると、可変遅延回路の遅延時
間を調節することにより、信号OEのイネーブルタイミン
グを制御することができる。
【００９６】図６は、図１に示した半導体メモリ装置を
RAM12及びRAM14として図７のシステムに適用した場合の
動作を説明するためのタイミング図である。以下、動作
をサイクル単位に説明する。図６のタイミング図におい
て、B1を付した信号は図７のRAM12の内部で発生される
信号であることを示し、B2を付した信号は図７のRAM14
の内部で発生される信号であることを示す。
【００９７】図６のタイミング図において、各サイクル
を単位として外部から印加される制御信号は図１１のタ
イミングと同様であるため、外部から印加される制御信
号に対する説明は省略する。
【００９８】１番目のサイクルIで、RAM12及びRAM14の
制御回路48（図１及び図２参照）の信号LZ(B1),LZ(B2),
HZ(B1),HZ(B2)は、全てが"ロー"レベルである。
【００９９】２番目のサイクルIIで、RAM12の制御回路4
8の信号LZ(B1)は、クロック信号CLKに応じて"ハイ"レベ
ルに遷移する。そして、RAM14はデータバスDBを通じて
伝送されるライトデータD1(B2)をライトする。
【０１００】３番目のサイクルIIIで、RAM12の制御回路
36の信号LZ(B1)は"ロー"レベルになり、信号HZ(B1)は"
ハイ"レベルに遷移する。そして、信号KLZB(B1)はクロ
ック信号の遷移に応じて"ハイ"レベルから"ロー"レベル
になり、出力制御信号IOE(B1)は信号KLZB(B1)の"ロー"
レベルへの遷移に応じて"ハイ"レベルに遷移する。従っ
て、RAM12はデータQ2(B1)をデータバスDBに出力する。
【０１０１】４番目のサイクルIVで、RAM12の制御回路3
6の信号HZ(B1)は"ロー"レベルになり、信号LZ(B1)は"ハ
イ"レベルに遷移する。そして、信号KHZはクロック信号
の遷移に応じて"ハイ"レベルから"ハイ"レベルに遷移す
る。出力制御信号IOE(B1)は"ロー"レベルに遷移する。
従って、RAM12はデータバスDBを通じて入力されるライ
トデータD3(B1)を入力する。
【０１０２】５番目のサイクルVで、RAM12の制御回路36
の信号HZ(B1)は"ハイ"レベルになり、信号LZ(B1)は"ロ
ー"レベルに遷移する。そして、信号KLZB(B1)はクロッ
ク信号の遷移に応じて"ハイ"レベルから"ロー"レベルに
遷移する。出力制御信号IOE(B1)は信号KLZB(B1)の下降
遷移に応じて"ハイ"レベルに遷移する。RAM14の制御回
路36の信号LZ(B2)は"ハイ"レベルに遷移する。従って、
RAM12はデータQ4(B1)をデータバスDBに出力する。
【０１０３】６番目のサイクルVIで、RAM12の制御回路3
6の信号HZ(B1)は"ロー"レベルになり、信号KHZ(B1)はク
ロック信号の遷移に応じて"ハイ"レベルから"ハイ"レベ
ルになる。そして、出力制御信号IOE(B1)は"ロー"レベ
ルに遷移する。RAM14の制御回路36の信号HZ(B2)は"ハ
イ"レベルになり、信号LZ(B2)は"ロー"レベルに遷移す
る。信号KLZB(B2)はクロック信号の"ハイ"レベルから"
ロー"レベルに遷移する。出力制御信号IOE(B2)は信号KL
ZB(B2)の下降遷移に応じて"ハイ"レベルに遷移する。従
って、RAM14はデータQ5(B2)をデータバスDBに出力す
る。
【０１０４】７番目のサイクルVIIで、RAM12の制御回路
36の信号LZ(B1)は"ハイ"レベルになり、RAM14の制御回
路36の信号HZ(B2)は"ロー"レベルになり、信号KHZ(B2)
はクロック信号の遷移に応じて"ハイ"レベルから"ハイ"
レベルに遷移する。そして、出力制御信号IOE(B2)は"ロ
ー"レベルに遷移する。従って、RAM12はデータバスDBを
通じて入力されるデータD6(B1)を入力する。
【０１０５】８番目のサイクルVIIIで、RAM12の制御回
路36の信号LZ(B1)が"ロー"レベルに遷移し、信号KLZB(B
1)がクロック信号の"ハイ"レベルから"ロー"レベルに遷
移する。出力制御信号IOE(B1)は信号KLZB(B1)の"ロー"
レベルへの遷移に応じて"ハイ"レベルに遷移する。従っ
て、RAM12はデータQ7(B1)をデータバスDBに出力する。
【０１０６】本発明に係る半導体メモリ装置は、内部出
力制御信号の"ハイ"レベルへの遷移を制御するための信
号KLZBと内部出力制御信号の"ロー"レベルへの遷移を制
御するための信号KHZとを分離して発生し、それらの信
号を用いて内部出力制御信号を発生することによって、
データラインの負荷による内部出力制御信号の伝送遅延
を防止することができる。
【０１０７】そして、データバスを共有する前記半導体
メモリ装置を具備したシステムは、半導体メモリ装置の
内部のレピータの可変遅延回路を用いて内部出力制御信
号のイネーブルタイミングを調節することによりデータ
バス上でデータ衝突問題を防止することができる。
【０１０８】上述の説明では、一つのプロセッサと２個
の半導体メモリ装置を具備したシステムにおいてデータ
バスを共有する場合についての構成及び動作に関しての
み説明したが、一つのプロセッサと複数個の半導体メモ
リ装置を具備するシステムにも応用することができる。
【０１０９】例えば、一つのプロセッサと４個の半導体
メモリ装置を具備したシステムでは、プロセッサが４個
の半導体メモリ装置を制御するために２個の反転チップ
選択信号を組み合わせて４個の半導体メモリ装置のうち
一つの半導体メモリ装置のみがイネーブルされるように
制御すればよい。即ち、このように構成される場合にお
いても、本発明に係る半導体メモリ装置をシステムに適
用すると、データバス上でのデータ衝突問題を防止する
ことができる。
【０１１０】従って、本発明は上述した実施の形態のみ
に限定されず、本発明の思想と範疇を逸脱しない範囲内
で多様な変更が可能である。
【０１１１】
【発明の効果】以上、説明したように本発明に係る半導
体メモリ装置は、例えば、内部出力制御信号の"ハイレ
ベルへの上昇を制御する第１制御信号と"ロー"レベルへ
の下降を制御するための第２制御信号とを発生すること
により、データラインの負荷による内部出力制御信号の
遅延を減少させることができる。
【０１１２】又、本発明に係る半導体メモリ装置を具備
したシステムは、内部出力制御信号のイネーブルタイミ
ングを制御することにより、データバスを共有する半導
体メモリとプロセッサとの間のデータバス上でのデータ
衝突を防止することができる。
【図面の簡単な説明】
【図１】本発明の好適な実施の形態に係る半導体メモリ
装置の内部回路のブロック図である。
【図２】図１に示した制御回路の実施例の回路図であ
る。
【図３】図２に示した各自己リセット回路の実施例の回
路図である。
【図４】図１に示したレピータの実施例の回路図であ
る。
【図５】図４に示した可変遅延回路の実施例の回路図で
ある。
【図６】図１に示した半導体メモリ装置を図７のシステ
ムに適用した場合の動作を説明するための動作タイミン
グ図である。
【図７】一般のデータバスを共有する半導体メモリ装置
を具備したシステムのブロック図である。
【図８】従来の半導体メモリ装置の内部回路のブロック
図である。
【図９】図８に示したデータ入出力ドライバを示したも
のである。
【図１０】図８に示した制御回路の実施例の回路図であ
る。
【図１１】図８に示した半導体メモリ装置を図７のシス
テムに適用した場合の動作タイミング図である。

Claims (37)

    【特許請求の範囲】
  1. 【請求項１】 外部からのデータを入力し内部出力制御
    信号に応じてデータを外部に出力する所定数のグループ
    のデータ入出力ドライバと、 外部からのクロック信号、リード/ライト制御信号、及
    びチップ選択制御信号を入力して、以前のサイクルでリ
    ード命令が印加され現在のサイクルでライト命令又は非
    選択命令が印加されると、次のサイクルの第１状態のク
    ロック信号に応じて第１状態の第１制御信号を発生し、
    以前のサイクルでライト命令又は非選択命令が印加され
    現在のサイクルでリード命令が印加されると、次のサイ
    クルの第１状態のクロック信号に応じて第２状態の第２
    制御信号を発生する制御手段と、 前記制御手段からの前記第２制御信号の第２状態への遷
    移に応じて第１状態に遷移し、前記第１制御信号の第１
    状態への遷移に応じて第２状態に遷移する内部出力制御
    信号を発生して前記所定数のグループのデータ入出力ド
    ライバをグループ別に制御する所定数のレピータと、 を備えたことを特徴とする半導体メモリ装置。
  2. 【請求項２】 前記制御手段は、前記クロック信号、チ
    ップ選択制御信号、及びリード/ライト制御信号を入力
    して、以前のサイクルでリード命令が印加され現在のサ
    イクルでライト命令又は非選択命令が印加されると、現
    在のサイクルでクロック信号の上昇遷移に応じて第１状
    態に遷移し、次のサイクルでクロック信号の上昇遷移に
    応じて第２状態に遷移する第１信号を発生し、以前のサ
    イクルでライト命令又は非選択命令が印加され現在のサ
    イクルでリード命令が印加されると、現在のサイクルで
    クロック信号の上昇遷移に応じて第１状態に遷移し、次
    のサイクルでクロック信号の上昇遷移に応じて第２状態
    に遷移する第２信号を発生する第１、第２信号発生手段
    と、 前記第１信号の下降遷移に応じて第１状態に遷移し前記
    クロック信号の下降遷移に応じて第２状態に遷移する前
    記第１制御信号を発生し、前記第２信号の下降遷移に応
    じて第２状態に遷移し前記クロック信号の下降遷移に応
    じて第１状態に遷移する第２制御信号を発生する第１、
    第２制御信号発生手段と、 を備えたことを特徴とする請求項１に記載の半導体メモ
    リ装置。
  3. 【請求項３】 前記第１、第２信号発生手段は、 前記チップ選択制御信号及び前記リード/ライト制御信
    号をそれぞれ反転させる第１、第２インバーターと、 前記第２状態のクロック信号に応じて前記第１、第２イ
    ンバーターの出力信号をそれぞれ伝送する第１、第２CM
    OS伝送ゲートと、 前記第１、第２CMOS伝送ゲートの出力信号をそれぞれラ
    ッチする第１、第２ラッチと、 前記第２CMOS伝送ゲートの出力信号を反転させる第３イ
    ンバーターと、 前記第１CMOS伝送ゲートの出力信号と前記第３インバー
    ターの出力信号との論理積を演算する第１論理積ゲート
    と、 前記第１状態のクロック信号に応じて前記第１論理積ゲ
    ートの出力信号を伝送する第３CMOS伝送ゲートと、 前記第３CMOS伝送ゲートの出力信号をラッチする第３ラ
    ッチと、 前記クロック信号に応じて前記第３CMOS伝送ゲートの出
    力信号を１サイクルだけ遅延させて出力する遅延手段
    と、 前記第３CMOS伝送ゲート、前記遅延手段の出力信号をそ
    れぞれ反転させる第４、第５インバーターと、 前記第３CMOS伝送ゲート及び前記第４インバーターの両
    出力信号の論理積を演算して第２信号を発生する第２論
    理積ゲートと、 前記遅延手段の出力信号と前記第５インバーターの出力
    信号との論理積を演算して前記第１信号を発生する第３
    論理積ゲートと、 を備えたことを特徴とする請求項２に記載の半導体メモ
    リ装置。
  4. 【請求項４】 前記遅延手段はDフリップフロップを含
    むことを特徴とする請求項３に記載の半導体メモリ装
    置。
  5. 【請求項５】 前記第１、第２制御信号発生手段は、 前記第２状態のクロック信号に応じて前記第１信号、第
    ２信号をそれぞれ伝送する第４、第５伝送ゲートと、 前記第４、第５伝送ゲートの出力信号をそれぞれラッチ
    し反転させて出力する第４、第５ラッチと、 前記第２状態のクロック信号に応じて前記第４、第５ラ
    ッチの出力信号をそれぞれ反転させて出力する第１、第
    ２非論理和ゲートと、 前記第１非論理和ゲートの出力信号を入力して前記第１
    制御信号を発生する第１自己リセット回路と、 前記第２非論理和ゲートの出力信号を入力して前記第２
    制御信号を発生する第２自己リセット回路と、 を備えたことを特徴とする請求項２に記載の半導体メモ
    リ装置。
  6. 【請求項６】 前記第１自己リセット回路は、初期に前
    記第１制御信号を第２状態にリセットし、前記第１非論
    理和ゲートの出力信号が第２状態に遷移すると、前記第
    １制御信号を第１状態に遷移させ、前記第１状態に遷移
    してから所定時間の後に前記第１制御信号を第２状態に
    リセットすることを特徴とする請求項５に記載の半導体
    メモリ装置。
  7. 【請求項７】 前記第１自己リセット回路は、 前記第１非論理和ゲートの出力信号を反転させる第６イ
    ンバーターと、 前記第１制御信号を反転し遅延させる反転及び遅延回路
    と、 前記反転及び遅延回路の第２状態の出力信号に応じて第
    １状態の信号を発生し、前記反転及び遅延回路の第１状
    態の出力信号及び前記第６インバーターの第１状態の出
    力信号に応じて第２状態の信号を発生する第１反転回路
    と、 前記第１反転回路の出力信号をラッチし反転させて出力
    する第６ラッチと、 前記第６ラッチの出力信号を反転させる第７インバータ
    ーと、 前記第６ラッチの出力信号と前記第１非論理和ゲートの
    出力信号との非論理積を演算する第１非論理積ゲート
    と、 前記第１非論理積ゲートの出力信号を反転させる第８イ
    ンバーターと、 前記第７インバーターの第１状態の出力信号に応じて前
    記第１制御信号を第２状態にリセットする第１リセット
    トランジスタと、 を備えたことを特徴とする請求項６に記載の半導体メモ
    リ装置。
  8. 【請求項８】 前記反転及び遅延回路は、三つの直列連
    結された第９、第１０、及び第１１インバーターを含む
    ことを特徴とする請求項７に記載の半導体メモリ装置。
  9. 【請求項９】 前記第１リセットトランジスタは、第１
    NMOSトランジスタを含むことを特徴とする請求項７に記
    載の半導体メモリ装置。
  10. 【請求項１０】 前記第２自己リセット回路は、初期に
    前記第２制御信号を第１状態にリセットし、前記第２非
    論理和ゲートの出力信号が第２状態に遷移すると、前記
    第２制御信号を第２状態に遷移させ、前記第２状態に遷
    移してから所定時間の後に前記第２制御信号を第１状態
    にリセットすることを特徴とする請求項５に記載の半導
    体メモリ装置。
  11. 【請求項１１】 前記第２自己リセット回路は、 前記第２非論理和ゲートの出力信号を反転させる第１２
    インバーターと、 前記第２制御信号を反転し遅延させる遅延回路と、 前記遅延回路の第２状態の出力信号に応じて第１状態の
    信号を発生し、前記遅延回路の第１状態の出力信号及び
    前記第１２インバーターの第１状態の出力信号に応じて
    第２状態の信号を発生する第２反転回路と、 前記第２反転回路の出力信号をラッチし反転させて出力
    する第７ラッチと、 前記第７ラッチの出力信号を反転する第１３インバータ
    ーと、 前記第１３インバーターの出力信号を反転させる第１４
    インバーターと、 前記第７ラッチの出力信号と前記第２非論理和ゲートの
    出力信号との論理積を演算する第２非論理積ゲートと、 前記第２非論理積ゲートの出力信号を反転させる第１５
    インバーターと、 前記第１５インバーターの第１状態の出力信号に応じて
    第２状態の信号を発生する第２リセットトランジスタ
    と、 前記第１５インバーターの出力信号を反転させる第１６
    インバーターと、 前記第１６インバーターの出力信号に応じて前記第２制
    御信号を第１状態にリセットする第３リセットトランジ
    スタと、 を備えたことを特徴とする請求項１０に記載の半導体メ
    モリ装置。
  12. 【請求項１２】 前記遅延回路は、４個の直列連結され
    た第１７、第１８、第１９及び第２０インバーターを含
    むことを特徴とする請求項１１に記載の半導体メモリ装
    置。
  13. 【請求項１３】 前記第２リセットトランジスタは、第
    ２NMOSトランジスタを含むことを特徴とする請求項１１
    に記載の半導体メモリ装置。
  14. 【請求項１４】 前記第３リセットトランジスタは、第
    １PMOSトランジスタを含むことを特徴とする請求項１１
    に記載の半導体メモリ装置。
  15. 【請求項１５】 前記所定数のレピータのそれぞれは、 前記第２制御信号を可変遅延させる可変遅延手段と、 前記可変遅延手段の出力信号に応じて第１状態の信号を
    発生し、前記第１制御信号に応じて第２状態の信号を発
    生する駆動手段と、 前記駆動手段の出力信号をラッチする第８ラッチと、 前記駆動手段の出力信号を前記内部出力制御信号として
    発生する内部出力制御信号発生手段と、 を備えたことを特徴とする請求項１に記載の半導体メモ
    リ装置。
  16. 【請求項１６】 前記可変遅延手段は、直列連結された
    所定数のインバーター、及び前記所定数のインバーター
    における偶数個のインバーターからなる各回路にそれぞ
    れ並列に連結された所定数のヒューズを具備しており、 前記所定数のヒューズを切断することにより前記内部出
    力制御信号の前記第１状態への遷移を遅延させることが
    可能であることを特徴とする請求項１５に記載の半導体
    メモリ装置。
  17. 【請求項１７】 前記駆動手段は、 前記可変遅延手段の出力信号に応じて第１状態の信号を
    発生する第２PMOSトランジスタと、 前記第１制御信号に応じて第２状態の信号を発生する第
    ３NMOSトランジスタと、 を含むことを特徴とする請求項１５に記載の半導体メモ
    リ装置。
  18. 【請求項１８】 前記内部出力制御信号発生手段は、外
    部からの出力制御信号と前記駆動手段の出力信号との論
    理積を演算する第４論理積ゲートを備えたことを特徴と
    する請求項１５に記載の半導体メモリ装置。
  19. 【請求項１９】 データ入出力バスを共有する第１、第
    ２半導体メモリ装置と、 前記データ入出力バスを共有し、クロック信号、リード
    /ライト制御信号、及びチップ選択制御信号を前記第
    １、第２半導体メモリ装置に印加して前記第１、第２半
    導体メモリ装置の動作を制御するプロセッサと、を具備
    したシステムであって、 前記第１、第２半導体メモリ装置のそれぞれは、外部か
    らのデータを入力し内部出力制御信号に応じてデータを
    外部に出力する所定数のグループのデータ入出力ドライ
    バと、 外部からのクロック信号、リード/ライトイネーブル信
    号、及びチップ選択制御信号を入力して、以前のサイク
    ルでリード命令が印加され、現在のサイクルでライト命
    令又は非選択命令が印加されると、次のサイクルの第１
    状態のクロック信号に応じて第１状態の第１制御信号を
    発生し、以前のサイクルでライト命令又は非選択命令が
    印加され、現在のサイクルでリード命令が印加される
    と、次のサイクルの第１状態のクロック信号に応じて第
    ２状態の第２制御信号を発生する制御手段と、 前記制御手段からの前記第２制御信号の第２状態への遷
    移に応じて第１状態に遷移し、前記第１制御信号の第１
    状態への遷移に応じて第２状態に遷移する内部出力制御
    信号を発生して前記所定数のグループのデータ入出力ド
    ライバをグループ別に制御する所定数のレピータと、 を備えたことを特徴とするシステム。
  20. 【請求項２０】 前記制御手段は、 前記クロック信号、チップ選択制御信号、及びリード/
    ライト制御信号を入力して、以前のサイクルでリード命
    令が印加され現在のサイクルでライト命令又は非選択命
    令が印加されると、現在のサイクルでクロック信号の上
    昇遷移に応じて第１状態に遷移し次のサイクルでクロッ
    ク信号の上昇遷移に応じて第２状態に遷移する第１信号
    を発生し、以前のサイクルでライト命令又は非選択命令
    が印加され現在のサイクルでリード命令が印加される
    と、現在のサイクルでクロック信号の上昇遷移に応じて
    第１状態に遷移し次のサイクルでクロック信号の上昇遷
    移に応じて第２状態に遷移する第２信号を発生する第
    １、第２信号発生手段と、 前記第１信号の下降遷移に応じて第１状態に遷移し前記
    クロック信号の下降遷移に応じて第２状態に遷移する前
    記第１制御信号を発生し、前記第２信号の下降遷移に応
    じて第２状態に遷移し前記クロック信号の下降遷移に応
    じて第１状態に遷移する第２制御信号を発生する第１、
    第２制御信号発生手段と、 を備えたことを特徴とする請求項１９に記載のシステ
    ム。
  21. 【請求項２１】 前記第１、第２信号発生手段は、 前記チップ選択制御信号及び前記リード/ライト制御信
    号をそれぞれ反転する第１、第２インバーターと、 前記第２状態のクロック信号に応じて前記第１、第２イ
    ンバーターの出力信号をそれぞれ伝送する第１、第２CM
    OS伝送ゲートと、 前記第１、第２CMOS伝送ゲートの出力信号をそれぞれラ
    ッチする第１、第２ラッチと、 前記第２CMOS伝送ゲートの出力信号を反転させる第３イ
    ンバーターと、 前記第１CMOS伝送ゲートの出力信号と前記第３インバー
    ターの出力信号との論理積を演算する第１論理積ゲート
    と、 前記第１状態のクロック信号に応じて前記第１論理積ゲ
    ートの出力信号を伝送する第３CMOS伝送ゲートと、 前記第３CMOS伝送ゲートの出力信号をラッチする第３ラ
    ッチと、 前記クロック信号に応じて前記第３CMOS伝送ゲートの出
    力信号を１サイクルだけ遅延させて出力する遅延手段
    と、 前記第３CMOS伝送ゲート及び前記遅延手段の出力信号を
    それぞれ反転させる第４、第５インバーターと、 前記第３CMOS伝送ゲート及び前記第４インバーターの両
    出力信号の論理積を演算して第２信号を発生する第２論
    理積ゲートと、 前記遅延手段の出力信号と前記第５インバーターの出力
    信号との論理積を演算して前記第１信号を発生する第３
    論理積ゲートと、 を備えたことを特徴とする請求項２０に記載のシステ
    ム。
  22. 【請求項２２】 前記遅延手段はＤフリップフロップを
    含むことを特徴とする請求項２１に記載のシステム。
  23. 【請求項２３】 前記第１、第２制御信号発生手段は、 前記第２状態のクロック信号に応じて前記第１信号及び
    第２信号をそれぞれ伝送する第４、第５伝送ゲートと、 前記第４、第５伝送ゲートの出力信号をそれぞれラッチ
    し反転させて出力する第４、第５ラッチと、 前記第２状態のクロック信号に応じて前記第４、第５ラ
    ッチの出力信号をそれぞれ反転させて出力する第１、第
    ２非論理和ゲートと、 前記第１非論理和ゲートの出力信号を入力して前記第１
    制御信号を発生する第１自己リセット回路と、 前記第２非論理和ゲートの出力信号を入力して前記第２
    制御信号を発生する第２自己リセット回路と、 を備えたことを特徴とする請求項２０に記載のシステ
    ム。
  24. 【請求項２４】 前記第１自己リセット回路は、初期に
    前記第１制御信号を第２状態にリセットし、前記第１論
    理和ゲートの出力信号が第２状態に遷移すると前記第１
    制御信号を第１状態に遷移し、前記第１状態に遷移して
    から所定時間後に前記第１制御信号を第２状態にリセッ
    トすることを特徴とする請求項２３に記載のシステム。
  25. 【請求項２５】 前記第１自己リセット回路は、 前記第１非論理和ゲートの出力信号を反転させる第６イ
    ンバーターと、 前記第１制御信号を反転し遅延させる反転及び遅延回路
    と、 前記反転及び遅延回路の第２状態の出力信号に応じて第
    １状態の信号を発生し、前記反転及び遅延回路の第１状
    態の出力信号及び前記第６インバーターの第１状態の出
    力信号に応じて第２状態の信号を発生する第１反転回路
    と、 前記第１反転回路の出力信号をラッチし反転させて出力
    する第６ラッチと、 前記第６ラッチの出力信号を反転させる第７インバータ
    ーと、 前記第６ラッチの出力信号と前記第１非論理和ゲートの
    出力信号との非論理積を演算する第１非論理積ゲート
    と、 前記第１非論理積ゲートの出力信号を反転させる第８イ
    ンバーターと、 前記第７インバーターの第１状態の出力信号に応じて前
    記第１制御信号を第２状態にリセットする第１リセット
    トランジスタと、 を備えたことを特徴とする請求項２４に記載のシステ
    ム。
  26. 【請求項２６】 前記反転及び遅延回路は、３個の直列
    連結された第９、第１０及び第１１インバーターを含む
    ことを特徴とする請求項２５に記載のシステム。
  27. 【請求項２７】 前記第１リセットトランジスタは、第
    １NMOSトランジスタを含むことを特徴とする請求項２５
    に記載のシステム。
  28. 【請求項２８】 前記第２自己リセット回路は、初期に
    前記第２制御信号を第１状態にリセットし、前記第２非
    論理和ゲートの出力信号が第２状態に遷移すると前記第
    ２制御信号を第２状態に遷移し、前記第２状態に遷移さ
    れてから所定時間の後に前記第２制御信号を第１状態に
    リセットすることを特徴とする請求項２３に記載のシス
    テム。
  29. 【請求項２９】 前記第２自己リセット回路は、 前記第２非論理和ゲートの出力信号を反転させる第１２
    インバーターと、 前記第２制御信号を反転し遅延させる遅延回路と、 前記遅延回路の第２状態の出力信号に応じて第１状態の
    信号を発生し、前記遅延回路の第１状態の出力信号及び
    前記第１２インバーターの第１状態の出力信号に応じて
    第２状態の信号を発生する第２反転回路と、 前記第２反転回路の出力信号をラッチし反転させて出力
    する第７ラッチと、 前記第７ラッチの出力信号を反転させる第１３インバー
    ターと、 前記第１３インバーターの出力信号を反転させる第１４
    インバーターと、 前記第７ラッチの出力信号と前記第２非論理和ゲートの
    両出力信号の非論理積を演算する第２非論理積ゲート
    と、 前記第２非論理積ゲートの出力信号を反転させる第１５
    インバーターと、 前記第１５インバーターの第１状態の出力信号に応じて
    第２状態の信号を発生する第２リセットトランジスタ
    と、 前記第１５インバーターの出力信号を反転させる第１６
    インバーターと、 前記第１６インバーターの出力信号に応じて前記第２制
    御信号を第１状態にリセットする第３リセットトランジ
    スタと、 を備えたことを特徴とする請求項２８に記載のシステ
    ム。
  30. 【請求項３０】 前記遅延回路は４個の直列連結された
    第１７、第１８、第１９及び第２０インバーターを含む
    ことを特徴とする請求項２９に記載のシステム。
  31. 【請求項３１】 前記第２リセットトランジスタは、第
    ２NMOSトランジスタを含むことを特徴とする請求項２９
    に記載のシステム。
  32. 【請求項３２】 前記第３リセットトランジスタは、第
    １PMOSトランジスタを含むことを特徴とする請求項２９
    に記載のシステム。
  33. 【請求項３３】 前記所定数のレピータのそれぞれは、 前記第２制御信号を可変遅延させる可変遅延手段と、 前記可変遅延手段の出力信号に応じて第１状態の信号を
    発生し、前記第１制御信号に応じて第２状態の信号を発
    生する駆動手段と、 前記駆動手段の出力信号をラッチする第８ラッチと、 前記駆動手段の出力信号を前記内部出力制御信号として
    発生する内部出力制御信号発生手段と、 を備えたことを特徴とする請求項１９に記載のシステ
    ム。
  34. 【請求項３４】 前記可変遅延手段は、直列連結された
    所定数のインバーターと、前記所定数のインバーターに
    おける偶数個のインバーターからなる各回路にそれぞれ
    並列連結された所定数のヒューズとを具備しており、
    前記所定数のヒューズを切断することにより前記内部出
    力制御信号の前記第１状態への遷移を遅延させることが
    可能であることを特徴とする請求項３３に記載のシステ
    ム。
  35. 【請求項３５】 前記駆動手段は、 前記可変遅延手段の出力信号に応じて第１状態の信号を
    発生する第２PMOSトランジスタと、 前記第１制御信号に応じて第２状態の信号を発生する第
    ３PMOSトランジスタと、 を含むことを特徴とする請求項３３に記載のシステム。
  36. 【請求項３６】 前記内部出力制御信号発生手段は、外
    部からの出力制御信号と前記駆動手段の出力信号との論
    理積を演算する第４論理積ゲートを備えたことを特徴と
    する請求項１９に記載のシステム。
  37. 【請求項３７】 データ入出力バスを共有する所定数の
    半導体メモリ装置と、 前記データ入出力バスを共有し、クロック信号、リード
    /ライト制御信号、及びチップ選択制御信号を前記所定
    数の半導体メモリ装置に印加して前記所定数の半導体メ
    モリ装置の動作を制御するプロセッサと、を具備したシ
    ステムであって、 前記所定数の半導体メモリ装置のそれぞれは、外部から
    のデータを入力し内部出力制御信号に応じてデータ外部
    に出力する所定数のグループのデータ入出力ドライバ
    と、 外部からのクロック信号、リード/ライトイネーブル信
    号、及びチップ選択制御信号を入力して以前のサイクル
    でリード命令が印加され、現在のサイクルでライト命令
    又は非選択命令が印加されると、次のサイクルの第１状
    態のクロック信号に応じて第１状態の第１制御信号を発
    生し、以前のサイクルでライト命令又は非選択命令が印
    加され現在のサイクルでリード命令が印加されると、次
    のサイクルの第１状態のクロック信号に応じて第２状態
    の第２制御信号を発生する制御手段と、 前記制御手段からの前記第２制御信号の第２状態への遷
    移に応じて第１状態に遷移し、前記第１制御信号の第１
    状態への遷移に応じて第２状態に遷移する内部出力制御
    信号を発生して前記所定数のグループのデータ入出力ド
    ライバをグループ別に制御する所定数のレピータと、 を備えたことを特徴とするシステム。
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