KR100278651B1 - 프로그래머블출력드라이버및이를구비하는반도체메모리장치 - Google Patents

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Abstract

출력패드에 걸리는 부하의 차이에 따라 구동능력이 프로그래머블하게 조절될 수 있는 프로그래머블 출력 드라이버 및 이를 구비하는 반도체 메모리장치가 개시된다. 상기 프로그래머블 출력 드라이버는, 복수개의 제어신호들중 해당 제어신호에 의해 독립적으로 제어되는 복수개의 출력 구동부를 구비함으로써 프로그래머블하게 구동능력이 조절될 수 있다. 또한 상기 반도체 메모리장치는, 상기 프로그래머블 출력 드라이버와, 외부에서 인가되는 모드선택을 위한 명령신호들과 어드레스에 응답하여 상기 복수개의 제어신호들을 발생하는 제어부를 구비하며, 상기 명령신호들이 엑티브될 때 상기 어드레스를 인가함으로써 상기 프로그래머블 출력 드라이버의 구동능력이 결정되는 것을 특징으로 한다. 따라서 상기 반도체 메모리장치들로 모듈이 구성될 경우, 각각의 메모리장치에 해당되는 어드레스를 인가함으로써 각각의 메모리장치의 출력 드라이버의 구동능력이 서로 다르게 조절될 수 있으며, 이에 따라 모듈의 위치와 모듈 라인의 길이의 차이에 의하여, 즉 메모리장치의 출력패드에 걸리는 부하의 차이에 의하여 발생되는 신호의 스큐가 효과적으로 감소될 수 있다.

Description

프로그래머블 출력 드라이버 및 이를 구비하는 반도체 메모리장치{Programmable output driver and semiconductor memory device including the same}
본 발명은 반도체 메모리장치에 관한 것으로, 특히 출력 드라이버 및 이를 구비하는 반도체 메모리장치에 관한 것이다.
반도체장치가 씨스템에 채용될 경우에 반도체장치의 출력단, 즉 출력패드는 큰 부하를 갖게 되므로, 반도체장치에는 출력패드를 구동하기 위한 출력 드라이버가 포함된다. 특히 반도체 메모리장치는 씨스템이 대용량의 메모리를 요구하므로 통상 도 1에 도시된 바와 같이 다수개의 메모리장치(101 내지 107)로 구성된 모듈 형태로 응용되며, 이에 따라 반도체 메모리장치의 출력 드라이버는 모듈 라인의 부하를 충분히 고려하여 설계되어야 한다. 또한 도 1에 도시된 바와 같이 씨스템 보드에 포함되는 모듈(111 내지 117)의 수가 증가될 경우, 모듈 라인의 길이 차이에 의하여 부하의 차이가 발생하게 되며 이에 따라 신호의 스큐(Skew)가 발생될 수 있다. 이러한 신호의 스큐는 고주파 씨스템을 구현하는 데 있어서 큰 장애가 되므로, 반도체 메모리장치의 출력 드라이버는 모듈 라인의 부하를 충분히 고려하여 설계되어야 한다.
종래의 출력 드라이버는 도 2에 도시된 바와 같이 제1출력신호(DOKP)가 게이트에 인가되며 드레인에 출력패드(DOUT)이 접속되는 피모스 풀업 트랜지스터(P1)과 제2출력신호(DOKN)이 게이트에 인가되며 드레인에 상기 출력패드(DOUT)이 접속되는 엔모스 풀다운 트랜지스터(N1)으로 구성된다. 또는 종래의 출력 드라이버는 도 3에 도시된 바와 같이 제1출력신호(DOKP)가 게이트에 인가되며 소오스에 출력패드(DOUT)이 접속되는 엔모스 풀업 트랜지스터(N2)와 제2출력신호(DOKN)이 게이트에 인가되며 드레인에 상기 출력패드(DOUT)이 접속되는 엔모스 풀다운 트랜지스터(N3)로 구성된다. 상기 제1 및 제2출력신호(DOKP,DOKN)은 상기 출력 드라이버의 입력단에 접속되는 데이터 출력버퍼(도시되지 않았음)가 칩 내부로부터 전달된 출력데이터를 받아 발생하는 신호이다.
그런데 상기 종래의 출력 드라이버의 구동능력은 상기 풀업 트랜지스터및 풀다운 트랜지스터의 크기에 의해 미리 고정되어진다. 따라서 종래의 출력 드라이버는, 다수개의 모듈을 포함하는 씨스템 보드에서 모듈 라인의 길이 차이에 의하여, 즉 출력패드에 걸리는 부하의 차이에 의하여 발생되는 신호의 스큐를 효과적으로 줄이지 못하는 단점이 있다.
따라서 본 발명의 목적은, 출력패드에 걸리는 부하의 차이에 따라 구동능력이 프로그래머블하게 조절될 수 있는 프로그래머블 출력 드라이버를 제공하는 데 있다.
본 발명의 다른 목적은, 출력패드에 걸리는 부하의 차이에 따라 구동능력이 프로그래머블하게 조절될 수 있는 프로그래머블 출력 드라이버를 구비하는 반도체 메모리장치를 제공하는 데 있다.
도 1은 씨스템 보드에 있어서 메모리 모듈의 구성도를 나타내는 도면
도 2는 종래의 출력 드라이버의 회로도
도 3은 종래의 출력 드라이버의 또 다른 구성의 회로도
도 4는 본 발명에 따른 반도체 메모리장치의 블락도
도 5는 도 4에 도시된 프로그램버블 출력 드라이버의 제1실시예의 회로도
도 6은 도 4에 도시된 프로그램버블 출력 드라이버의 제2실시예의 회로도
도 7은 도 4에 도시된 제어부의 블락도
도 8은 도 7에 도시된 제어신호 발생부의 일실시예의 회로도
도 9는 도 7의 제어부의 동작 타이밍도
상기 목적을 달성하기 위한 본 발명에 따른 프로그래머블 출력 드라이버는, 출력단; 및 상기 출력단에 공통 연결되고 제1출력신호 및 제2출력신호를 공통으로 수신하고 각각의 해당 제어신호에 의해 선택적으로 인에이블되며, 인에이블된 상태에서는 각각 상기 제1출력신호에 응답하여 상기 출력단을 풀업하고 상기 제2출력신호에 응답하여 상기 출력단을 풀다운하는 복수개의 풀업/풀다운 회로들을 구비하는 것을 특징으로 한다.
상기 본 발명에 따른 프로그래머블 출력 드라이버는, 상기 출력단에 연결되고 상기 제어신호와 무관하게 항상 인에이블되며, 상기 제1출력신호에 응답하여 상기 출력단을 풀업하고 상기 제2출력신호에 응답하여 상기 출력단을 풀다운하는 다른 풀업/풀다운 회로를 더 구비할 수 있다.
상기 다른 목적을 달성하기 위한 본 발명에 따른 반도체 메모리장치는, 메모리셀 어레이 블락과, 데이터 출력버퍼와, 패드와, 프로그래머블 출력 드라이버와, 제어부를 구비하는 것을 특징으로 한다.
상기 데이터 출력버퍼는 상기 메모리셀 어레이 블락으로부터 데이터버스를 통해 전달된 출력데이터를 받아 제1 및 제2출력신호를 발생하며, 상기 프로그래머블 출력 드라이버는 복수개의 제어신호들에 의해 프로그래머블하게 구동능력이 결정되며 상기 제1 및 제2출력신호에 응답하여 상기 패드를 구동한다. 상기 제어부는 모드선택을 위한 명령신호들과 어드레스에 응답하여 상기 복수개의 제어신호들을 발생한다.
상기 프로그래머블 출력 드라이버는, 상기 패드에 공통 연결되고 상기 제1 및 제2출력신호를 공통으로 수신하고 상기 복수개의 제어신호들중 각각의 해당 제어신호에 의해 선택적으로 인에이블되며, 인에이블된 상태에서는 각각 상기 제1출력신호에 응답하여 상기 패드를 풀업하고 상기 제2출력신호에 응답하여 상기 패드를 풀다운하는 복수개의 풀업/풀다운 회로들을 구비한다. 또한 상기 프로그래머블 출력 드라이버는, 상기 패드에 연결되고 상기 제어신호들과 무관하게 항상 인에이블되며, 상기 제1출력신호에 응답하여 상기 패드를 풀업하고 상기 제2출력신호에 응답하여 상기 패드를 풀다운하는 다른 풀업/풀다운 회로를 더 구비할 수 있다.
상기 제어부는, 상기 모드선택을 위한 명령신호들에 응답하여 모드 제어신호를 발생하는 모드레지스터 셋트 제어부와, 상기 모드 제어신호와 상기 어드레스에 응답하여 상기 복수개의 제어신호들을 발생하는 제어신호 발생부를 구비한다. 상기 모드선택을 위한 명령신호들은 로우어드레스 스트로브 신호, 칼럼어드레스 스트로브 신호, 및 라이트 인에이블 신호이며, 이들이 모두 엑티브될 때 상기 모드 제어신호가 엑티브된다. 상기 제어신호 발생부는, 상기 모드 제어신호가 엑티브될 때 상기 어드레스의 각 비트를 상기 각 제어신호로서 출력한다.
이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 4는 본 발명에 따른 반도체 메모리장치의 블락도이다.
도 4를 참조하면, 본 발명에 따른 반도체 메모리장치는, 메모리셀 어레이 블락(401)과, 데이터 출력버퍼(403)과, 프로그래머블 출력 드라이버(405)와, 제어부(407), 및 패드(DOUT)을 구비한다.
상기 데이터 출력버퍼(403)은 상기 메모리셀 어레이 블락(401)로부터 데이터버스(DB,
Figure pat00001
)를 통해 전달된 출력데이터를 받아 제1 및 제2출력신호(DOKP,DOKN)을 발생하며 이는 통상의 데이터 출력버퍼와 동일하다. 상기 프로그래머블 출력 드라이버(405)는 복수개의 제어신호들(MRS1/
Figure pat00002
내지 MRS4/
Figure pat00003
)에 의해 프로그래머블하게 구동능력이 조절되며 상기 제1 및 제2출력신호(DOKP,DOKN)에 응답하여 상기 패드(DOUT), 즉 출력단을 구동한다. 상기 제어부(407)은 상기 반도체 메모리장치의 모드선택을 위한 명령신호들, 즉 로우어드레스 스트로브 신호(
Figure pat00004
), 칼럼어드레스 스트로브 신호(
Figure pat00005
), 및 라이트 인에이블 신호(
Figure pat00006
)과 어드레스(A1 내지 A4)에 응답하여 상기 복수개의 제어신호들(MRS1/
Figure pat00007
내지 MRS4/
Figure pat00008
)을 발생한다.
좀더 설명하면, 상기 반도체 메모리장치에서 상기 프로그래머블 출력 드라이버(405)의 구동능력을 결정하고자 할 때는 외부에서 인가되는 상기 명령신호들(
Figure pat00009
,
Figure pat00010
,
Figure pat00011
)을 모두 엑티브시킨 다음 상기 어드레스(A1 내지 A4)를 인가한다. 이에 따라 상기 제어부(407)은 상기 어드레스(A1 내지 A4)에 응답하여 상기 복수개의 제어신호들(MRS1/
Figure pat00012
내지 MRS4/
Figure pat00013
)중 선택되는 것들을 엑티브시키고, 상기 엑티브된 제어신호들에 의해 상기 프로그래머블 출력 드라이버(405)의 구동능력이 결정된다. 즉 상기 어드레스(A1 내지 A4)에 의해 상기 프로그래머블 출력 드라이버(405)의 구동능력이 결정된다.
따라서, 도 1에 도시된 바와 같이 씨스템 보드에 다수개의 모듈이 포함되고 각 모듈은 상기 본 발명에 따른 다수개의 반도체 메모리장치로 구성되며 또한 각 모듈은 어드레스 또는 뱅크선택 신호(CS)에 의해 각각 독립적으로 제어되는 뱅크로 구성될 경우, 각각의 메모리장치에 해당되는 어드레스를 인가함으로써 각각의 메모리장치의 출력 드라이버의 구동능력이 서로 다르게 조절될 수 있다. 즉 모듈의 위치와 모듈 라인의 길이의 차이에 기인하는 각각의 메모리장치의 패드에 걸리는 부하의 차이를 고려하여 각각의 메모리장치의 출력 드라이버의 크기가 서로 다르게 조절될 수 있다. 상기 모듈은 하나의 뱅크로 구성될 수도 있고 또는 다수개의 뱅크로 구성될 수 있으며, 동일한 뱅크에 속하는 메모리장치의 출력 드라이버의 크기는 동일해 지도록, 즉 구동능력이 동일해 지도록 제어된다.
이에 따라 모듈의 위치와 모듈 라인의 길이의 차이에 의하여, 즉 메모리장치의 패드에 걸리는 부하의 차이에 의하여 발생되는 신호의 스큐가 효과적으로 감소될 수 있다.
이하 상기 프로그래머블 출력 드라이버(405)의 구성 및 동작을 도 5 및 도 6을 참조하여 설명하겠다.
도 5는 도 4에 도시된 프로그램버블 출력 드라이버의 제1실시예의 회로도이다.
도 5를 참조하면, 상기 제1실시예에 따른 프로그래머블 출력 드라이버(405)는, 상기 제1 및 제2출력신호(DOKP,DOKN)에 응답하여 패드(DOUT), 즉 출력단을 각각 구동하는 4개의 출력 구동부(501,503,505,507)을 구비하고, 상기 각 출력 구동부(501,503,505,507)은 4개의 제어신호들(MRS1 내지 MRS4)중 대응되는 제어신호와 이들의 반전신호들(
Figure pat00014
내지
Figure pat00015
)중 대응되는 반전신호에 의해 독립적으로 제어된다. 여기에서는 4개의 프로그래머블 출력 구동부(501,503,505,507)이 도시되어 있지만, 필요에 따라 출력 구동부의 수가 확장되거나 축소되어 연결될 수 있다.
좀더 상세하게는 상기 출력 구동부(501,503,505,507)는 일종의 풀업/풀다운 회로로서, 상기 패드(DOUT)에 공통 연결되고 상기 제1출력신호(DOKP) 및 제2출력신호(DOKN)를 공통으로 수신하고 상기 제어신호들(MRS1 내지 MRS4)중 해당되는 제어신호와 이들의 반전신호들(
Figure pat00016
내지
Figure pat00017
)중 해당되는 반전신호에 의해 선택적으로 인에이블된다. 상기 출력 구동부(501,503,505,507)는 인에이블된 상태에서 각각 상기 제1출력신호(DOKP)에 응답하여 상기 패드(DOUT)를 풀업하고 상기 제2출력신호(DOKN)에 응답하여 상기 패드(DOUT)를 풀다운한다.
상기 각 출력 구동부(501,503,505,507)은, 소오스에 전원전압(VCC)가 인가되고 게이트에 상기 반전신호들(
Figure pat00018
내지
Figure pat00019
)중 대응되는 반전신호가 인가되는 피모스 스위치 트랜지스터(501a,503a,505a,507a)와, 소오스에 상기 피모스 스위치 트랜지스터(501a,503a,505a,507a)의 드레인이 접속되고 게이트에 상기 제1출력신호(DOKP)가 인가되며 드레인에 상기 패드(DOUT), 즉 출력단이 접속되는 피모스 풀업 트랜지스터(501b,503b,505b,507b)와, 드레인에 상기 패드(DOUT)가 접속되고 게이트에 상기 제2출력신호(DOKN)이 인가되는 엔모스 풀다운 트랜지스터(501c,503c,505c,507c), 및 드레인에 상기 엔모스 풀다운 트랜지스터(501c,503c,505c,507c)의 소오스가 접속되고 게이트에 상기 제어신호들(MRS1 내지 MRS4)중 대응되는 제어신호가 인가되며 소오스에 접지전압(VSS)가 인가되는 엔모스 스위치 트랜지스터(501d,503d,505d,507d)를 포함하여 구성된다.
좀더 설명하면, 상기 반전신호들(
Figure pat00020
내지
Figure pat00021
)에 의해 제어되는 상기 피모스 스위치 트랜지스터들(501a,503a,505a,507a) 및 상기 제어신호들(MRS1 내지 MRS4)에 의해 제어되는 상기 엔모스 스위치 트랜지스터들(501d,503d,505d,507d)의 턴온 및 턴오프에 의해, 상기 제1실시예에 따른 출력 드라이버의 크기, 즉 구동능력이 조절된다. 예컨데 상기 제어신호들(MRS1 내지 MRS4)가 논리(1,1,1,1)인 경우, 상기 출력 구동부들(501,503,505,507)의 상기 피모스 스위치 트랜지스터들(501a,503a,505a,507a) 및 상기 엔모스 스위치 트랜지스터들(501d,503d,505d,507d)이 모두 턴온된다. 이에 따라 상기 출력 구동부들(501,503,505,507)은 모두 상기 제1 및 제2출력신호(DOKP,DOKN)에 응답하여 상기 패드(DOUT)을 구동한다. 상기 제어신호들(MRS1 내지 MRS4)가 논리(0,0,0,1)인 경우에는, 상기 출력 구동부들(501,503,505)의 상기 피모스 스위치 트랜지스터들(501a,503a,505a) 및 상기 엔모스 스위치 트랜지스터들(501d,503d,505d)는 모두 턴오프되고, 상기 출력 구동부(507)의 상기 피모스 스위치 트랜지스터(507a) 및 상기 엔모스 스위치 트랜지스터(507d)만이 턴온된다. 이에 따라 상기 출력 구동부(507)만이 상기 제1 및 제2출력신호(DOKP,DOKN)에 응답하여 상기 패드(DOUT)을 구동한다.
따라서 상기 프로그래머블 출력 드라이버는 상술한 바와 같은 동작에 따라 상기 제어신호들(MRS1/
Figure pat00022
내지 MRS4/
Figure pat00023
)에 의해 프로그래머블하게 구동능력이 조절된다.
도 6은 도 4에 도시된 프로그램버블 출력 드라이버의 제2실시예의 회로도이다.
도 6을 참조하면, 상기 제2실시예에 따른 프로그래머블 출력 드라이버(405)는, 도 5에 도시된 상기 제1실시예와 마찬가지로 상기 제1 및 제2출력신호(DOKP,DOKN)에 응답하여 패드(DOUT), 즉 출력단을 각각 구동하는 4개의 출력 구동부(601,603,605,607)을 구비하고, 상기 각 출력 구동부(601,603,605,607)은 4개의 제어신호들(MRS1 내지 MRS4)중 대응되는 제어신호와 이들의 반전신호들(
Figure pat00024
내지
Figure pat00025
)중 대응되는 반전신호에 의해 독립적으로 제어된다. 또한 상기 제2실시예에 따른 프로그래머블 출력 드라이버는 구동능력이 고정되어 있고 상기 패드(DOUT)을 구동하는 출력 구동부(609)를 더 구비하며, 상기 출력 구동부(609)는 상기 제어신호들(MRS1 내지 MRS4) 및 반전신호들(
Figure pat00026
내지
Figure pat00027
)에 의해 제어되지 않으면서 상기 제1 및 제2출력신호(DOKP,DOKN)에 응답하여 상기 패드(DOUT)을 구동한다. 여기에서는 4개의 프로그래머블 출력 구동부(601,603,605,607)과 1개의 구동능력이 고정된 출력 구동부(609)가 도시되어 있지만, 필요에 따라 출력 구동부의 수가 확장되거나 축소되어 연결될 수 있다.
상기 각 출력 구동부(601,603,605,607)은, 도 5에 도시된 출력 구동부와 동일하게 구성되며, 소오스에 전원전압(VCC)가 인가되고 게이트에 상기 반전신호들(
Figure pat00028
내지
Figure pat00029
)중 대응되는 반전신호가 인가되는 피모스 스위치 트랜지스터(601a,603a,605a,607a)와, 소오스에 상기 피모스 스위치 트랜지스터(601a,603a,605a,607a)의 드레인이 접속되고 게이트에 상기 제1출력신호(DOKP)가 인가되며 드레인에 상기 패드(DOUT), 즉 출력단이 접속되는 피모스 풀업 트랜지스터(601b,603b,605b,607b)와, 드레인에 상기 패드(DOUT)가 접속되고 게이트에 상기 제2출력신호(DOKN)이 인가되는 엔모스 풀다운 트랜지스터(601c,603c,605c,607c), 및 드레인에 상기 엔모스 풀다운 트랜지스터(601c,603c,605c,607c)의 소오스가 접속되고 게이트에 상기 제어신호들(MRS1 내지 MRS4)중 대응되는 제어신호가 인가되며 소오스에 접지전압(VSS)가 인가되는 엔모스 스위치 트랜지스터(601d,603d,605d,607d)를 포함하여 구성된다.
상기 출력 구동부(609)는, 소오스에 전원전압(VCC)가 인가되고 게이트에 상기 제1출력신호(DOKP)가 인가되고 드레인에 상기 패드(DOUT)이 접속되는 피모스 풀업 트랜지스터(609a)와, 드레인에 상기 패드(DOUT)이 접속되고 게이트에 상기 제2출력신호(DOKN)이 인가되고 소오스에 접지전압(VSS)가 인가되는 엔모스 풀다운 트랜지스터(609b)를 포함하여 구성된다.
상기 제2실시예에 따른 프로그래머블 출력 드라이버의 크기, 즉 구동능력은, 상기 피모스 스위치 트랜지스터들(601a,603a,605a,607a) 및 상기 엔모스 스위치 트랜지스터들(601d,603d,605d,607d)의 턴온 및 턴오프에 의해 조절되며, 그 동작은 도 5에 도시된 제1실시예에 따른 프로그래머블 출력 드라이버의 동작과 동일하므로 여기에서 상세한 설명은 생략하겠다.
도 7은 도 4에 도시된 제어부의 블락도이다.
도 7을 참조하면, 상기 제어부는, 모드레지스터 셋트 제어부(701)과, 제어신호 발생부(703), 및 어드레스 버퍼부(705)를 구비한다.
상기 모드레지스터 셋트 제어부(701)은 상기 모드선택을 위한 명령신호들, 즉 로우어드레스 스트로브 신호(
Figure pat00030
), 칼럼어드레스 스트로브 신호(
Figure pat00031
), 및 라이트 인에이블 신호(
Figure pat00032
)에 응답하여 모드 제어신호(ΦMRS)를 발생한다. 상기 명령신호들이 모두 엑티브된 후 상기 모드 제어신호(ΦMRS)가 엑티브된다. 상기 제어신호 발생부(703)은 상기 모드 제어신호(ΦMRS)와 버퍼링된 어드레스(ADD1 내지 ADD4)에 응답하여 상기 제어신호들(MRS1 내지 MRS4) 및 상기 제어신호들의 반전신호들(
Figure pat00033
내지
Figure pat00034
)를 발생한다. 상기 어드레스 버퍼부(705)는 외부에서 인가되는 어드레스(A1 내지 A4)를 버퍼링하여 상기 버퍼링된 어드레스(ADD1 내지 ADD4)를 출력한다. 참고로 도 9에 상기 제어부의 동작 타이밍도가 도시되어 있다.
도 8은 도 7에 도시된 제어신호 발생부의 일실시예의 회로도이다.
도 8을 참조하면, 상기 제어신호 발생부는, 낸드게이트들(803a 내지 803d)와, 인버터들(803e 내지 803l)을 포함하여 구성되며, 상기 모드 제어신호(ΦMRS)가 엑티브될 때 상기 어드레스(ADD1 내지 ADD4)의 각 비트를 상기 각 제어신호(MRS1 내지 MRS4)로서 출력하고 상기 어드레스(ADD1 내지 ADD4)의 각 반전 비트를 상기 제어신호들의 반전신호들(
Figure pat00035
내지
Figure pat00036
)로서 출력한다. 상기 제어신호 발생부는 필요에 따라 다른 논리게이트들로 구성될 수 있다.
결론적으로, 상술한 본 발명에 따른 프로그래머블 출력 드라이버는, 복수개의 제어신호들중 해당 제어신호에 의해 독립적으로 제어되는 복수개의 출력 구동부를 구비함으로써 프로그래머블하게 구동능력이 조절된다. 또한 상술하였듯이 본 발명에 따른 다수개의 반도체 메모리장치들로 모듈이 구성되고 씨스템 보드에 다수개의 모듈이 포함되며 각 모듈은 어드레스 또는 뱅크선택 신호에 의해 각각 독립적으로 제어되는 뱅크로 구성될 경우, 각각의 메모리장치에 해당되는 어드레스를 인가함으로써 각각의 메모리장치의 출력 드라이버의 구동능력이 서로 다르게 조절될 수 있다. 즉 모듈의 위치와 모듈 라인의 길이의 차이에 기인하는 각각의 메모리장치의 출력패드에 걸리는 부하의 차이를 고려하여 각각의 메모리장치의 출력 드라이버의 크기가 서로 다르게 조절될 수 있다.
이상과 같이, 본 발명을 일실시예를 들어 한정적으로 설명하였으나 이에 한정되지 않으며 본 발명의 사상의 범위 내에서 당해 분야의 통상의 지식을 가진 자에 의해 본원 발명에 대한 각종 변형이 가능함은 자명하다.
따라서 본 발명에 따른 반도체 메모리장치들로 모듈을 구성할 경우, 모듈의 위치와 모듈 라인의 길이의 차이에 의하여, 즉 메모리장치의 출력패드에 걸리는 부하의 차이에 의하여 발생되는 신호의 스큐가 효과적으로 감소될 수 있는 장점이 있다.

Claims (13)

  1. 출력단; 및
    상기 출력단에 공통 연결되고 제1출력신호 및 제2출력신호를 공통으로 수신하고 각각의 해당 제어신호에 의해 선택적으로 인에이블되며, 인에이블된 상태에서는 각각 상기 제1출력신호에 응답하여 상기 출력단을 풀업하고 상기 제2출력신호에 응답하여 상기 출력단을 풀다운하는 복수개의 풀업/풀다운 회로들을 구비하는 것을 특징으로 하는 출력 드라이버.
  2. 제1항에 있어서, 상기 출력단에 연결되고 상기 제어신호와 무관하게 항상 인에이블되며, 상기 제1출력신호에 응답하여 상기 출력단을 풀업하고 상기 제2출력신호에 응답하여 상기 출력단을 풀다운하는 다른 풀업/풀다운 회로를 더 구비하는 것을 특징으로 하는 출력 드라이버.
  3. 제1항에 있어서, 상기 각 풀업/풀다운 회로는, 소오스에 전원전압이 인가되고 게이트에 상기 해당 제어신호의 반전신호가 인가되는 피모스 스위치 트랜지스터; 소오스에 상기 피모스 스위치 트랜지스터의 드레인이 접속되고 게이트에 상기 제1출력신호가 인가되며 드레인에 상기 출력단이 접속되는 피모스 풀업 트랜지스터; 드레인에 상기 출력단이 접속되고 게이트에 상기 제2출력신호가 인가되는 엔모스 풀다운 트랜지스터; 및 드레인에 상기 엔모스 풀다운 트랜지스터의 소오스가 접속되고 게이트에 상기 해당 제어신호가 인가되며 소오스에 접지전압이 인가되는 엔모스 스위치 트랜지스터를 구비하는 것을 특징으로 하는 출력 드라이버.
  4. 제2항에 있어서, 상기 다른 풀업/풀다운 회로는, 소오스에 전원전압이 인가되고 게이트에 상기 제1출력신호가 인가되고 드레인에 상기 출력단이 접속되는 피모스 풀업 트랜지스터; 및 드레인에 상기 출력단이 접속되고 게이트에 상기 제2출력신호가 인가되고 소오스에 접지전압이 인가되는 엔모스 풀다운 트랜지스터를 구비하는 것을 특징으로 하는 출력 드라이버.
  5. 메모리셀 어레이 블락;
    상기 메모리셀 어레이 블락으로부터 데이터버스를 통해 전달된 출력데이터를 받아 제1 및 제2출력신호를 발생하는 데이터 출력버퍼;
    패드; 및
    복수개의 제어신호들에 의해 프로그래머블하게 구동능력이 조절되며 상기 제1 및 제2출력신호에 응답하여 상기 패드를 구동하는 프로그래머블 출력 드라이버를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  6. 제5항에 있어서, 모드선택을 위한 명령신호들과 어드레스에 응답하여 상기 복수개의 제어신호들을 발생하는 제어부를 더 구비하는 것을 특징으로 하는 반도체 메모리장치.
  7. 제5항에 있어서, 상기 프로그래머블 출력 드라이버는,
    상기 패드에 공통 연결되고 상기 제1 및 제2출력신호를 공통으로 수신하고 상기 복수개의 제어신호들중 각각의 해당 제어신호에 의해 선택적으로 인에이블되며, 인에이블된 상태에서는 각각 상기 제1출력신호에 응답하여 상기 패드를 풀업하고 상기 제2출력신호에 응답하여 상기 패드를 풀다운하는 복수개의 풀업/풀다운 회로들을 구비하는 것을 특징으로 하는 반도체 메모리장치.
  8. 제7항에 있어서, 상기 프로그래머블 출력 드라이버는,
    상기 패드에 연결되고 상기 제어신호들과 무관하게 항상 인에이블되며, 상기 제1출력신호에 응답하여 상기 패드를 풀업하고 상기 제2출력신호에 응답하여 상기 패드를 풀다운하는 다른 풀업/풀다운 회로를 더 구비하는 것을 특징으로 하는 반도체 메모리장치.
  9. 제7항에 있어서, 상기 각 풀업/풀다운 회로는, 소오스에 전원전압이 인가되고 게이트에 상기 복수개의 제어신호들중 해당 제어신호의 반전신호가 인가되는 피모스 스위치 트랜지스터; 소오스에 상기 피모스 스위치 트랜지스터의 드레인이 접속되고 게이트에 상기 제1출력신호가 인가되며 드레인에 상기 패드가 접속되는 피모스 풀업 트랜지스터; 드레인에 상기 패드가 접속되고 게이트에 상기 제2출력신호가 인가되는 엔모스 풀다운 트랜지스터; 및 드레인에 상기 엔모스 풀다운 트랜지스터의 소오스가 접속되고 게이트에 상기 해당 제어신호가 인가되며 소오스에 접지전압이 인가되는 엔모스 스위치 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  10. 제8항에 있어서, 상기 다른 풀업/풀다운 회로는, 소오스에 전원전압이 인가되고 게이트에 상기 제1출력신호가 인가되고 드레인에 상기 패드가 접속되는 피모스 풀업 트랜지스터; 및 드레인에 상기 패드가 접속되고 게이트에 상기 제2출력신호가 인가되고 소오스에 접지전압이 인가되는 엔모스 풀다운 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  11. 제6항에 있어서, 상기 제어부는,
    상기 모드선택을 위한 명령신호들에 응답하여 모드 제어신호를 발생하는 모드레지스터 셋트 제어부; 및
    상기 모드 제어신호와 상기 어드레스에 응답하여 상기 복수개의 제어신호들을 발생하는 제어신호 발생부를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  12. 제11항에 있어서, 상기 모드선택을 위한 명령신호들은 로우어드레스 스트로브 신호, 칼럼어드레스 스트로브 신호, 및 라이트 인에이블 신호이며, 이들이 모두 엑티브된 후 상기 모드 제어신호가 엑티브되는 것을 특징으로 하는 반도체 메모리장치.
  13. 제11항에 있어서, 상기 제어신호 발생부는, 상기 모드 제어신호가 엑티브될 때 상기 어드레스의 각 비트를 상기 각 제어신호로서 출력하는 것을 특징으로 하는 반도체 메모리장치.
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