KR20040007228A

KR20040007228A - 기억 장치

Info

Publication number: KR20040007228A
Application number: KR1020030005816A
Authority: KR
Inventors: 쯔다노부히로; 니이고지; 오꾸다쇼지
Original assignee: 미쓰비시덴키 가부시키가이샤
Priority date: 2002-07-15
Filing date: 2003-01-29
Publication date: 2004-01-24
Also published as: CN1469380A; US20040008564A1; JP2004047003A; TW579517B; TW200401287A; DE10307272A1; US6807124B2

Abstract

메모리 셀의 선택에 있어서 불필요한 전력 소비가 생기지 않는 기억 장치를 제공하고, 또한 동작의 고속화와 소형화, 저비용화를 도모할 수 있는 기억 장치를 제공한다. 메모리 셀로부터의 정보의 판독 시에, 판독용 워드선에 의해 하나의 로컬 블록 내의 하나의 메모리 셀만의 활성화를 행한다. 구체적으로는, AND 회로를 전체 메모리 셀에 대응하여 설치한다. 그리고, 로컬 블록의 하나를 선택하는 블록 선택 신호와, 로컬 블록 사이에서 공통으로 로컬 블록 내의 메모리 셀의 하나를 선택하는 블록 내 메모리 셀 선택 신호를 AND 회로의 입력으로 한다. AND 회로의 출력은 판독용 워드선에 공급한다. 지정되지 않은 그 밖의 메모리 셀의 활성화는 행해지지 않아, 이들 메모리 셀로부터 로컬 판독용 비트선에 전류가 흐르지 않기 때문에 불필요한 전력 소비가 생기지 않는다.

Description

기억 장치{MEMORY DEVICE}

본 발명은 다치(예를 들면, 2치)의 정보를 기억하는 메모리 셀을 복수 갖는 기억 장치에 관한 것이다.

예를 들면, 2치의 정보를 기억하는 메모리 셀을 복수 갖는 기억 장치로서, 예를 들면 SRAM(Static Random Access Memory)이 있다.

SRAM의 메모리 어레이 구성예를 도 4에 도시한다. 도 4에 도시한 바와 같이 이 SRAM 메모리 어레이는 복수의 메모리 셀 MC가 일렬로 연속해서 배치된 메모리 어레이이다. 그리고, 각 메모리 셀 MC에는 기입용 비트선 WBL, 반전 데이터 기입용 비트선 /WBL 및 판독용 비트선 RBL이 각각 접속되어 있다. 또, 명세서 내에서의 기호 「/」는 논리 반전 신호인 것을 의미한다(이하 마찬가지임).

각 메모리 셀 MC는 기입용 비트선 WBL과, 반전 데이터 기입용 비트선 /WBL 및 판독용 비트선 RBL 사이에 끼워져 배치되어 있다. 또, 메모리 셀 MC에는 이들 선 이외에도 판독용 워드선 및 기입용 워드선(이들은 모두 도 4에서는 도시하지 않음)이 접속되어 있다.

도 4의 SRAM 메모리 어레이에서는, 기입 데이터 또는 판독 데이터가 전달되는 비트선 및 메모리 셀 선택용 워드선이 기입용 및 판독용의 각각에 설치된다. 따라서, 이 SRAM 메모리 어레이는 동일한 클럭 사이클 내에서 기입 동작 및 판독 동작이 동시에 가능한 멀티포트형이다.

또, 기입용 비트선 WBL 및 반전 데이터 기입용 비트선 /WBL에는 양방의 기입용 비트선을 구동하기 위한 기입 드라이버(1)를 통하여 입력 데이터 DI가 주어진다. 구체적으로는, 기입용 비트선 WBL에는 입력 데이터 DI가 기입 드라이버(1) 내의 인버터 I1을 통하여 주어진다. 또한, 반전 데이터 기입용 비트선 /WBL에는 입력 데이터 DI가 기입 드라이버(1) 내의 직렬 접속된 인버터 I2, I3을 통하여 주어진다.

한편, 판독용 비트선 RBL로부터는 데이터 출력선을 구동하는 판독 드라이버인 인버터 I4를 통하여, 출력 데이터 DO가 출력된다.

도 4의 메모리 셀 MC의 SRAM 회로 구성예를 도시한 것이 도 5이다. 도 5에 도시한 바와 같이, 이 메모리 셀 MC는 인버터 MI1, MI2의 서로의 입력부와 출력부를 접속한 구성의 래치 회로와, 인버터 MI2의 출력부에 소스가 접속된 N 채널 MOS 트랜지스터 MN1과, 인버터 MI1의 출력부에 소스가 접속된 N 채널 MOS 트랜지스터 MN2를 포함한다.

또, N 채널 MOS 트랜지스터 MN1의 드레인에는 기입용 비트선 WBL이 접속되고, N 채널 MOS 트랜지스터 MN2의 드레인에는 반전 데이터 기입용 비트선 /WBL이 접속된다. 또한, N 채널 MOS 트랜지스터 MN1, MN2의 게이트에는 공통으로 기입용 워드선 WWL이 접속된다.

메모리 셀 MC는 래치 회로로부터 데이터를 판독하기 위한, N 채널 MOS 트랜지스터 MN1의 소스에 접속된 인버터 MI3도 포함한다. 또한, 인버터 MI3의 출력부에는 N 채널 MOS 트랜지스터 MN3의 소스가 접속된다. N 채널 MOS 트랜지스터 MN3의 드레인에는 판독용 비트선 RBL이 접속되고, 그 게이트에는 판독용 워드선 RWL이 접속된다.

메모리 셀 MC는 이상과 같이 하여 복수의 인버터 및 트랜지스터를 이용하여 구성된다.

그런데, 도 4에 도시한 SRAM 메모리 어레이에서는, 기입용 비트선 WBL에는 각 메모리 셀 MC 내의 N 채널 MOS 트랜지스터 MN1이 접속되고, 반전 데이터 기입용 비트선 /WBL에는 각 메모리 셀 MC 내의 N 채널 MOS 트랜지스터 MN2가 접속되고, 판독용 비트선 RBL에는 각 메모리 셀 MC 내의 N 채널 MOS 트랜지스터 MN3이 접속되어 있다.

일반적으로, MOS 트랜지스터 내에는 기생 용량이 존재한다. 따라서, N 채널 MOS 트랜지스터 MN1∼MN3 중 어느 하나의 드레인에 접속된, 기입용 비트선 WBL, 반전 데이터 기입용 비트선 /WBL 및 판독용 비트선 RBL 중 적어도 하나를 구동할 때에는, 각 메모리 셀 MC 내의 MOS 트랜지스터의 드레인-기판간 용량이 비트선의 부하로서 가해진다.

그래서, 부하 용량을 저감시키기 위해서, 기억 장치 내에 포함되는 전체 메모리 셀을 복수의 로컬 블록으로 분할한다. 즉, 몇 개의 메모리 셀을 통합하여 1블록으로 하고, 복수의 블록을 모아 기억 장치를 구성하는 방법이 채용된다. 도 6은 SRAM 메모리 어레이의 블록화 구성예를 도시하는 도면이다.

도 6에 도시한 바와 같이, 여기서는 몇 개의 메모리 셀 MC를 포함하는 로컬 블록 LB0∼LBm(m은 양의 수)이 일렬로 연속해서 배치되어 있다. 그리고, 로컬 블록 LB0∼LBm에는 공통으로 글로벌 기입용 비트선 GWBL 및 글로벌 판독용 비트선 GRBL이 접속된다. 또, 각 로컬 블록 LB0∼LBm은 글로벌 기입용 비트선 GWBL과 글로벌 판독용 비트선 GRBL 사이에 끼워져 배치되어 있다.

또, 글로벌 기입용 비트선 GWBL에는 입력 데이터 DI가 주어지고, 한편 글로벌 판독용 비트선 GRBL로부터는 데이터 출력선을 구동하는 판독 드라이버인 인버터 I4를 통하여, 출력 데이터 DO가 출력된다.

각 로컬 블록 LB0∼LBm 내에서는 각각 복수의 메모리 셀 MC가 일렬로 연속해서 배치된다. 그리고, m번째 블록 내의 각 메모리 셀 MC에는 로컬 기입용 비트선 LWBLm, 로컬 반전 데이터 기입용 비트선 /LWBLm 및 로컬 판독용 비트선 LRBLm이 각각 접속되어 있다.

m번째 블록 내에서, 각 메모리 셀 MC는 로컬 기입용 비트선 LWBLm과, 로컬 반전 데이터 기입용 비트선 /LWBLm 및 로컬 판독용 비트선 LRBLm 사이에 끼워져 배치되어 있다. 또, 메모리 셀 MC에는 이들 선 이외에도 로컬 판독용 워드선 및 로컬 기입용 워드선(이들은 모두 도 6에서는 도시하지 않음)이 접속되어 있다.

또, m번째 블록 내에서, 로컬 기입용 비트선 LWBLm 및 로컬 반전 데이터 기입용 비트선 /LWBLm에는 양방의 기입용 비트선을 구동하기 위한 로컬 기입 드라이버(1m)를 통하여 글로벌 기입용 비트선 GWBL로부터의 입력 데이터 DI가 주어진다. 구체적으로는, 로컬 기입용 비트선 LWBLm에는 입력 데이터 DI가 로컬 기입 드라이버(1m) 내의 인버터 I1m을 통하여 주어진다. 또한, 로컬 반전 데이터 기입용 비트선 /LWBLm에는 입력 데이터 DI가 로컬 기입 드라이버(1m) 내의 직렬 접속된 인버터I2m, I3m을 통하여 주어진다.

또, 글로벌 기입용 비트선 GWBL과 기입 드라이버(1m) 사이에는 기입용 셀렉터 SWm이 설치된다. 기입용 셀렉터 SWm은 글로벌 기입용 비트선 GWBL에 주어진 입력 데이터 DI를 적절한 블록에 공급하기 위한 스위치 회로이다. 기입용 셀렉터 SWm은, 예를 들면 글로벌 기입용 비트선 GWBL이 한쪽의 입력단에 접속되고, 기입용 블록 선택 신호 BWm이 다른 쪽의 입력단에 주어진 AND 회로로 구성된다.

한편, 로컬 판독용 비트선 LRBLm은 판독용 셀렉터 SRm을 통하여 글로벌 판독용 비트선 GRBL에 접속된다. 판독용 셀렉터 SRm도, 적절한 블록으로부터 기억 데이터를 글로벌 판독용 비트선 GRBL에 공급하기 위한 스위치 회로이다. 판독용 셀렉터 SRm도, 예를 들면 로컬 판독용 비트선 LRBLm이 한쪽의 입력단에 접속되고, 판독용 블록 선택 신호 BRm이 다른 쪽의 입력단에 주어진 AND 회로로 구성된다.

또, 상기에서는 m번째 블록의 구성에 대하여 설명하였지만, 0번째 블록 및 그 밖의 블록에 있어서도 마찬가지의 구성이다.

상기한 바와 같은 블록화를 행하면, 각 메모리 셀 MC 내의 MOS 트랜지스터의 드레인-기판간 용량이 부하로서 가해지는 것은, 이들 메모리 셀 MC가 속하는 블록 내의 로컬 기입용 비트선 LWBLm, 로컬 반전 데이터 기입용 비트선 /LWBLm 및 로컬 판독용 비트선 LRBLm만이다. 따라서, 예를 들면 도 4과 도 6에서 메모리 셀 MC의 총수를 동일하게 하고, 도 6의 각 블록 내의 메모리 셀 MC 수를 동일하게 한 경우에는, 도 6의 로컬 기입용 비트선 LWBLm, 로컬 반전 데이터 기입용 비트선 /LWBLm 및 로컬 판독용 비트선 LRBLm이 부담하는 부하 용량은, 도 4의 기입용 비트선 WBL,반전 데이터 기입용 비트선 /WBL 및 판독용 비트선 RBL이 부담하는 부하 용량의 1/(m+1)로 된다.

각 비트선이 부담하는 부하 용량이 적어지면, 배선 지연은 억제되므로, 상기한 블록화를 행함으로써, 각 메모리 셀 MC에 대한 기입 동작 및 판독 동작의 고속화를 실현할 수 있다.

도 6에서는 각 블록 내의 메모리 셀 MC에의 로컬 판독용 워드선 및 로컬 기입용 워드선은 도시하지 않았지만, 정보의 기입 시 또는 판독 시에 행해져야 되는 기억 장치 내의 하나의 메모리 셀 MC의 선택은, 예를 들면 다음과 같이 하여 실행하는 것이 생각된다.

즉, 각 로컬 블록 LB0∼LBm에 포함되는 메모리 셀 MC의 수를 동일하게 하고, 각 로컬 블록 사이에서 공통으로 블록 내의 메모리 셀 MC의 하나를 선택하는 블록 내 메모리 셀 선택 신호를 생성하면 된다. 그리고, 로컬 블록의 선택에 대해서는 기입용 블록 선택 신호 BWm 또는 판독용 블록 선택 신호 BRm을 이용하면 된다. 예를 들면, 이러한 기술은 일본 특개평8-96579호 공보에 기재되어 있다(해당 공보에 있어서의 도 1 내의 부호 14로 표시된 신호가 상기 블록 내 메모리 셀 선택 신호에 상당하고, 부호 15로 표시된 신호가 상기 판독용 블록 선택 신호 BRm에 상당함).

그러나, 각 로컬 블록 사이에서 공통으로 블록 내의 메모리 셀 MC의 하나를 선택한 경우에는, 각 로컬 블록마다 하나의 메모리 셀 MC가 활성화하게 되어, 불필요한 전력 소비가 생긴다. 즉, 예를 들면 도 6의 경우, 각 로컬 블록 LB0∼LBm의각각에 있어서, 블록 사이에서 공통으로 하나의 메모리 셀 MC 내의 판독용 워드선 RWL이 활성화하면, 각 로컬 블록 LB0∼LBm 내의 하나의 메모리 셀 MC 내의 인버터 MI3으로부터 로컬 판독용 비트선 LRBL0∼LRBLm의 각각에 전류가 흐른다. 이것은 즉, 선택되지 않는 로컬 블록에 있어서도, 로컬 판독용 비트선에 전류가 흘러 불필요한 전력 소비가 생기는 것을 의미한다.

또한, 도 6과 같은 블록화를 행한 경우, 기입용 및 판독용 중 어느 하나의 로컬의 비트선과 글로벌의 비트선 사이의 인터페이스가 되는 회로(도 6의 경우, 로컬 기입 드라이버(1m), 기입용 셀렉터 SWm, 판독용 셀렉터 SRm)가 각 블록 내에서 필요하였다. 이러한 인터페이스 회로의 증가는 칩 면적의 증대를 초래하는 요인이 되어, 기억 장치의 소형화, 저비용화의 장해가 된다.

기억 장치의 기입 동작 및 판독 동작의 고속화를 위해서는, 각 블록에 포함되는 메모리 셀 수를 감소시키면 되지만, 기억 용량을 유지하면서 각 블록에 포함되는 메모리 셀 수를 감소시키기 위해서는 블록 수의 증가가 필연적으로 따른다. 블록 수의 증가는 인터페이스 회로의 증가를 의미한다. 따라서, 기억 장치의 고속화와 소형화, 저비용화는 트레이드-오프의 관계에 있었다.

따라서, 본 발명의 과제는 메모리 셀의 선택에 있어서 불필요한 전력 소비가 생기지 않는 기억 장치를 제공하고, 또한 동작의 고속화와 소형화, 저비용화를 도모할 수 있는 기억 장치를 제공하는 데 있다.

도 1은 제1 실시예에 따른 기억 장치를 도시하는 도면.

도 2는 제2 실시예에 따른 기억 장치를 도시하는 도면.

도 3은 제3 실시예에 따른 기억 장치를 도시하는 도면.

도 4는 종래의 기억 장치의 예로서 SRAM 메모리 어레이의 구성예를 도시하는 도면.

도 5는 SRAM 메모리 셀의 회로 구성을 도시하는 도면.

도 6은 SRAM 메모리 어레이의 종래의 블록화 구성예를 도시하는 도면.

〈도면의 주요 부분에 대한 부호의 설명〉

MC : 메모리 셀

LB0∼LBm : 로컬 블록

NA00∼NAn0, NA0m∼NAnm AND : 회로

I50, I60, I5m, I6m : 인버터

LRBL0∼LRBLm : 로컬 판독용 비트선

GRBL : 글로벌 판독용 비트선

WBL : 기입용 비트선

/WBL : 반전 데이터 기입용 비트선

본 발명은 정보를 기억하는 메모리 셀을 복수 구비하는 기억 장치로서, 복수의 상기 메모리 셀은 복수의 로컬 블록으로 분할되고, 상기 복수의 로컬 블록의 각각에는 모두 동수의 상기 메모리 셀이 포함되고, 상기 메모리 셀에의 상기 정보의 기입 시, 또는 상기 메모리 셀로부터의 상기 정보의 판독 시에, 상기 복수의 로컬 블록의 하나를 지정하고, 또한 상기 로컬 블록의 각각에 있어서 공통으로 동수의 상기 메모리 셀 중의 하나를 지정함으로써, 하나의 상기 로컬 블록 내의 하나의 상기 메모리 셀만의 활성화를 행하는 기억 장치이다.

또한, 본 발명에 따른 기억 장치는, 복수의 상기 메모리 셀의 각각에 대응하여 형성된 복수의 AND 회로를 더 구비하고, 상기 복수의 로컬 블록의 하나의 지정, 및 동수의 상기 메모리 셀의 하나의 지정은 상기 복수의 로컬 블록의 하나를 선택하는 블록 선택 신호와, 상기 복수의 로컬 블록 사이에서 공통으로 동수의 상기 메모리 셀의 하나를 선택하는 블록 내 메모리 셀 선택 신호가 생성되고, 대응하는 상기 복수의 AND 회로의 각각에 있어서 양 신호가 논리 연산됨으로써 행해지는 기억 장치이다.

또한, 본 발명에 따른 기억 장치는, 상기 복수의 로컬 블록의 각각에 있어서 하나씩 설치되고, 각각은 하나의 상기 로컬 블록 내의 모든 상기 메모리 셀에 공통으로 접속된, 복수의 로컬 판독용 비트선과, 상기 복수의 로컬 판독용 비트선의 각각에 대응하여 설치되고, 대응하는 상기 로컬 판독용 비트선에 각각이 접속된 복수의 래치 회로와, 판독 동작 시에, 상기 래치 회로를 통하여 상기 복수의 로컬 판독용 비트선 중 어느 하나에 선택적으로 접속되는 글로벌 판독용 비트선을 더 구비하는 기억 장치이다.

또한, 본 발명에 따른 기억 장치는, 상기 래치 회로는 입력부 및 출력부를 갖는 제1 및 제2 인버터를 포함하고, 상기 제1 및 제2 인버터의 서로의 상기 입력부와 상기 출력부가 접속된 기억 장치이다.

또한, 본 발명에 따른 기억 장치는, 복수의 상기 메모리 셀은 복수의 로컬 블록으로 분할되고, 상기 복수의 로컬 블록은 제1 방향 및 상기 제1 방향과 다른 제2 방향의 각각에 있어서 복수 배열되고, 상기 복수의 로컬 블록의 각각에 있어서 하나씩 설치되고, 각각은 하나의 상기 로컬 블록 내의 모든 상기 메모리 셀에 공통으로 접속된, 복수의 로컬 판독용 비트선과, 판독 동작 시에, 상기 제2 방향으로 연장하는 지선에 의해 상기 복수의 로컬 판독용 비트선 중 어느 하나에 선택적으로 접속되고, 상기 제1 방향으로 연장하는 글로벌 판독용 비트선과, 상기 제2 방향으로 연장하는 지선에 의해 복수의 상기 메모리 셀의 전체에 접속되고, 상기 제1 방향으로 연장하는 기입용 비트선을 더 포함하는 기억 장치이다.

〈제1 실시예〉

본 실시예는 기입 시 또는 판독 시에, 복수의 로컬 블록의 하나를 지정하고, 또한 로컬 블록의 각각에 있어서 공통으로 동수의 메모리 셀 중의 하나를 지정함으로써, 하나의 로컬 블록 내의 하나의 메모리 셀만의 활성화를 행하도록 한 기억 장치이다. 이에 의해, 지정되지 않은 그 밖의 메모리 셀의 활성화는 행해지지 않아, 메모리 셀의 선택에 있어서 불필요한 전력 소비가 생기지 않는 기억 장치를 실현할 수 있다.

도 1은 본 실시예에 따른 기억 장치를 도시하는 도면이다. 도 1에 도시한바와 같이 이 기억 장치에 각각이 동수(0번째부터 n번째(n은 양의 수)까지의 n+1개)의 메모리 셀 MC를 포함하는 로컬 블록 LB0∼LBm(m은 양의 수)이 도 6의 기억 장치에서와 마찬가지로, 일렬로 연속해서 배치되어 있다. 또, 메모리 셀 MC는, 예를 들면 도 5에 도시한, 인버터 MI1∼MI3 및 N 채널 MOS 트랜지스터 MN1∼MN3을 포함하는 SRAM 회로이다.

그리고, 도 6의 기억 장치에서와 마찬가지로, 로컬 블록 LB0∼LBm에는 공통으로, 글로벌 판독용 비트선 GRBL이 접속된다. 또한, 각 로컬 블록 LB0∼LBm 내에서는, 각각 복수의 메모리 셀 MC가 일렬로 연속해서 배치된다. 그리고, m번째 블록 내의 각 메모리 셀 MC에는 공통으로 로컬 판독용 비트선 LRBLm이 접속되어 있다.

로컬 판독용 비트선 LRBLm은 판독용 셀렉터 SRm을 통하여 글로벌 판독용 비트선 GRBL에 접속된다. 판독용 셀렉터 SRm은 도 6의 기억 장치에서와 마찬가지로, 적절한 블록으로부터 기억 데이터를 글로벌 판독용 비트선 GRBL에 공급하기 위한 스위치 회로이다. 판독용 셀렉터 SRm은, 상기한 바와 같이 예를 들면, 로컬 판독용 비트선 LRBLm이 한쪽의 입력단에 접속되고, 판독용 블록 선택 신호 BRm이 다른 쪽의 입력단에 주어지는 AND 회로로 구성된다. 또, 상기에서는 m번째 블록의 구성에 대하여 설명하였지만, 0번째 블록 및 그 밖의 블록에 있어서도 마찬가지의 구성이다.

한편, 본 실시예에서는 기입용 비트선 WBL 및 반전 데이터 기입용 비트선 /WBL에 대해서는 도 4의 기억 장치와 마찬가지로 하여, 로컬과 글로벌로 나누지 않고 전체 메모리 셀에 공통으로 접속시키고 있다. 즉, 각 메모리 셀 MC의 전체에, 한 개의 기입용 비트선 WBL, 및 한 개의 반전 데이터 기입용 비트선 /WBL이 각각 접속되어 있다.

그리고, 전체 메모리 셀 MC는 기입용 비트선 WBL과, 반전 데이터 기입용 비트선 /WBL 및 글로벌 판독용 비트선 GRBL 사이에 끼워져 배치되어 있다. 즉, 각 로컬 블록 LB0∼LBm이, 기입용 비트선 WBL과, 반전 데이터 기입용 비트선 /WBL 및 글로벌 판독용 비트선 GRBL 사이에 끼워져 배치되어 있다.

또, 기입용 비트선 WBL 및 반전 데이터 기입용 비트선 /WBL에는 양방의 기입 용 비트선을 구동하기 위한 기입 드라이버(1)를 통하여 입력 데이터 DI가 주어진다. 구체적으로는, 기입용 비트선 WBL에는 입력 데이터 DI가 기입 드라이버(1) 내의 인버터 I1을 통하여 주어진다. 또한, 반전 데이터 기입용 비트선 /WBL에는 입력 데이터 DI가 기입 드라이버(1) 내의 직렬 접속된 인버터 I2, I3을 통하여 주어진다.

한편, 글로벌 판독용 비트선 GRBL로부터는 데이터 출력선을 구동하는 판독 드라이버인 인버터 I4를 통하여, 출력 데이터 DO가 출력된다.

본 실시예에서는 판독용 비트선에 대해서는 로컬과 글로벌로 나누고, 기입용 비트선에 대해서는 전체 메모리 셀에 공통으로 접속시키고 있다.

판독용 비트선에 대해서는, 각 메모리 셀 MC 내의 N 채널 MOS 트랜지스터 MN3에 구동시킬 필요가 있기 때문에, 로컬 판독용 비트선 LRBLm을 채용함으로써 비트선의 부하 용량을 작게 할 수 있어, 신호 전달의 고속화를 도모할 수 있다.

한편, 기입용 비트선에 대해서는 구동력이 큰 버퍼(즉, 드라이버(1) 내의 인버터 I1∼I3)로 구동함으로써, 공통 접속시킨 전체 메모리 셀 MC의 부하 용량에 대처할 수 있다. 따라서, 로컬 블록마다 로컬 기입용 비트선과 구동용의 버퍼를 설치할 필요는 없어, 회로 규모의 증대를 초래하지는 않는다.

또, 메모리 셀 MC에는 이들 선 이외에도, 판독용 워드선 RWL0_0∼RWLn_0, …, RWL0_m∼RWLn_m 및 기입용 워드선(기입용 워드선에 대해서는 도 1에서는 도시하지 않음)이 접속되어 있다.

본 실시예에서는, 메모리 셀 MC로부터의 정보의 판독 시에, 로컬 블록 LB0∼LBm의 하나를 지정하고, 또한 로컬 블록 LB0∼LBm의 각각에 있어서 공통으로 메모리 셀 MC 중의 하나를 지정한다. 이들의 지정은 판독용 워드선 RWL0_0∼RWLn_0, …, RWL0_m∼RWLn_m에 의해 행해진다. 이에 의해, 하나의 로컬 블록 내의 하나의 메모리 셀만의 활성화를 행한다.

구체적으로는, 기억 장치 내의 전체 메모리 셀 MC의 각각에 대응하여, AND 회로 NA00∼NAn0, …, NA0m∼NAnm을 형성한다. 그리고, 로컬 블록 LB0∼LBm의 하나를 선택하는 블록 선택 신호(2치의 신호임) BS0∼BSm을 대응하는 AND 회로 NA00∼NAn0, …, NA0m∼NAnm의 각각의 한쪽 입력단에 공급한다. 보다 상세하게는, 예를 들면 로컬 블록 LBm 내의 메모리 셀 MC에 대응하여 형성된 AND 회로 NA0m∼NAnm의 모든 한쪽 입력단에, 공통으로 로컬 블록 LBm을 선택하는 블록 선택 신호 BSm을 공급한다.

마찬가지로 하여, 로컬 블록 LB0∼LBm 사이에서 공통으로 로컬 블록 내의 메모리 셀 MC의 하나를 선택하는 블록 내 메모리 셀 선택 신호(2치의 신호임) Row_sel_0∼Row_sel_n을 대응하는 AND 회로 NA00∼NAn0, …, NA0m∼NAnm의 각각의 다른쪽 입력단에 공급한다. 보다 상세하게는, 예를 들면 각 로컬 블록 LB0∼LBm 내의 제1행째 메모리 셀 MC에 대응하여 형성된 AND 회로 NA00, NA01, …, NA0m의 모든 다른쪽 입력단에, 공통으로 제1행째 메모리 셀을 선택하는 블록 내 메모리 셀 선택 신호 Row_sel_0을 공급한다.

그리고, 각 AND 회로 NA00∼NAn0, …, NA0m∼NAnm에서, 양 입력 신호의 논리곱의 연산을 행한다. 그리고, 각 AND 회로 NA00∼NAn0, …, NA0m∼NAnm의 출력이, 각각 판독용 워드선 RWL0_0∼RWLn_0, …, RWL0_m∼RWLn_m에 주어져, 각 메모리 셀 MC 내의 N 채널 MOS 트랜지스터 MN3의 게이트에 전달된다.

이에 의해, 로컬 블록 LB0∼LBm의 하나의 지정, 및 로컬 블록에 포함되는 메모리 셀 MC의 하나의 지정이 행해지고, 하나의 로컬 블록 내의 하나의 메모리 셀만의 활성화가 가능하게 된다.

따라서, 메모리 셀 MC의 각각에 AND 회로를 설치하는 것만으로, 용이하게, 하나의 로컬 블록 내의 하나의 메모리 셀만의 활성화를 행하는 기억 장치를 실현할 수 있다. 이에 의해, 지정되지 않은 그 밖의 메모리 셀의 활성화는 행해지지 않아, 이들 메모리 셀로부터 로컬 판독용 비트선에 전류가 흐르지 않는다.

따라서, 메모리 셀의 선택에 있어서 불필요한 전력 소비가 생기지 않는 기억 장치를 실현할 수 있다.

또, 본 실시예에서는 판독용 워드선 RWL0_0∼RWLn_0, …, RWL0_m∼RWLn_m에각 AND 회로 NA00∼NAn0, …, NA0m∼NAnm의 출력을 공급하는 구성을 도시하였지만, 이 밖에도 예를 들면 각 메모리 셀 내의 기입용 워드선(도 1에서는 도시하지 않음)에 각 AND 회로 NA00∼NAn0, …, NA0m∼NAnm의 출력을 공급하는 구성으로 해도 된다. 예를 들면, 도 6의 기억 장치에 있어서 그와 같은 구성을 채용하면, 기입 시에 상기와 마찬가지의 전력 소비 삭감의 효과가 있는 기억 장치를 실현할 수 있다.

〈제2 실시예〉

본 실시예는 제1 실시예에 따른 기억 장치의 변형예로서, 로컬 판독용 비트선 LRBL0∼LRBLm의 각각에 대응하여, 2개의 인버터의 서로의 입력부와 출력부를 접속한 구성의 래치 회로를 판독용 셀렉터 SR0∼SRm의 각각의 전단에 설치한 것이다.

도 2는 본 실시예에 따른 기억 장치를 도시하는 도면이다. 도 2에 도시한 바와 같이, 이 기억 장치에 있어서는 제1 실시예에 따른 기억 장치 중, 예를 들면 로컬 블록 LBm에서, 로컬 판독용 비트선 LRBLm의 종단부이고, 판독용 셀렉터 SRm의 전단에, 인버터 I5m, I6m의 서로의 입력부와 출력부가 접속된 구성의 래치 회로가 설치되어 있다. 그리고, 다른 로컬 블록에 있어서도, 마찬가지의 구성의 래치 회로가 설치되어 있다.

그리고, 판독 동작 시에는 이 래치 회로를 통하여 복수의 로컬 판독용 비트선 LRBL0∼LRBLm 중 어느 하나에 글로벌 판독용 비트선 GRBL이 선택적으로 접속된다.

그 밖의 구성은 제1 실시예에 따른 기억 장치와 마찬가지이므로, 설명을 생략한다.

제1 실시예에 기재된 기억 장치에서는, 지정되지 않은 그 밖의 메모리 셀의 활성화는 행해지지 않지만, 그 경우, 로컬 판독용 비트선의 전위가 부유 상태로 된다.

그런데, 로컬 판독용 비트선에 버퍼를 설치하여 신호 증폭을 행하는 것(예를 들면, 도 2에서 인버터 I60∼I6m은 설치하지 않고 인버터 I50∼I5m만을 설치하여 이들을 버퍼로서 이용하고, 신호 증폭을 행하는 것)이 생각된다. 그러나, 로컬 판독용 비트선의 전위가 부유 상태로 되면, 로컬 판독용 비트선에 설치한 버퍼에 관통 전류(즉, 인버터 I50∼I5m을 구성하는 CMOS(Complementary MOS)의 NMOS, PMOS를 관통하는 전류)가 흐를 가능성이 있다.

본 실시예에 따른 기억 장치에 따르면, 래치 회로가 로컬 판독용 비트선의 각각에 대응하여 설치된다. 따라서, 로컬 판독용 비트선의 전위가 Hi 또는 Low 중 어느 하나에 고정되기 때문에 부유 상태로 되지 않고, 로컬 판독용 비트선에 버퍼를 설치하여 신호 증폭을 행하는 경우에서도, 버퍼에 관통 전류가 흐르지 않는다는 이점이 있다.

〈제3 실시예〉

본 실시예도, 제1 실시예에 따른 기억 장치의 변형예로서, 복수의 로컬 블록을 제1 방향 및 제1 방향과 다른 제2 방향의 각각에 있어서 복수 배열한 것이다.

도 3은 본 실시예에 따른 기억 장치를 도시하는 도면이다. 도 3에 도시한 바와 같이, 이 기억 장치에 있어서는 로컬 블록이 LB0∼LB2j+1(j는 양의 수)의 2j+2 갯수분 설치된다. 그리고, 각 로컬 블록은 방향 X 및 방향 X와 직교하는 방향 Y의 각각에 있어서 복수 배열된다. 구체적으로는, 로컬 블록은 방향 Y에 있어서 2열분 배열되고, 부호 LB 다음의 수가 짝수이면 도 3에서 우측의 열(A 컬럼)에, 홀수이면 도 3에서 좌측의 열(B 컬럼)에 각각 배열된다.

그리고, 글로벌 판독용 비트선 GRBL, 기입용 비트선 WBL 및 반전 데이터 기입용 비트선 /WBL은 2열의 로컬 블록 사이에 끼워져 배치되어 있다. 또, 글로벌 판독용 비트선 GRBL도, 기입용 비트선 WBL 및 반전 데이터 기입용 비트선 /WBL도 모두 방향 X로 연장하고 있으며, 로컬 판독용 비트선 GRBL은 방향 Y로 연장하는 복수의 지선에 의해 로컬 판독용 비트선 LRBL0∼LRBL2j+1의 각각에, 판독용 셀렉터 SR0∼SR2j+1 중 어느 하나를 통하여 접속된다. 또한, 기입용 비트선 WBL 및 반전 데이터 기입용 비트선 /WBL은 방향 Y로 연장하는 복수의 지선에 의해 메모리 셀 MC의 전체에 접속된다.

또, 본 실시예에서는 제1 실시예에서의 AND 회로 NA00∼NAn0, …, NA0m∼NAnm은 생략되고, 그 대신에 각 메모리 셀 MC에의 판독용 워드선으로서 RWL0∼RWLn이 A 컬럼 및 B 컬럼의 양방의 로컬 블록에 공통으로 접속되어 있다.

또한, 본 실시예에서는 기입용 워드선으로서 WWL00_0∼WWLn0_0, …, WWL0j_0∼WWLnj_0이, 각각 A 컬럼의 로컬 블록에 접속되어 있다. 그리고, 마찬가지로, 기입용 워드선으로서 WWL00_1∼WWLn0_1, …, WWL0j_1∼WWLnj_1이 B 컬럼의 로컬 블록에 접속되어 있다.

이와 같이 복수의 로컬 블록이 방향 X 및 Y의 각각에 있어서 복수 배열되면, 복수의 로컬 블록의 모두를, 예를 들면 방향 X로 일렬로 배열하고, 방향 X로 연장하는 글로벌 판독용 비트선 GRBL, 기입용 비트선 WBL 및 반전 데이터 기입용 비트선 /WBL을 설치할 뿐인 경우에 비하여, 모든 비트선을 짧게 할 수 있다. 이에 의해, 각 비트선 상에서의 신호 전달의 고속화를 도모할 수 있다.

또한, 본 실시예에 따른 기억 장치에 따르면, 판독용 비트선에 대해서는 로컬과 글로벌로 나누고, 기입용 비트선에 대해서는 전체 메모리 셀에 공통 접속시키고 있다.

판독용 비트선에 대해서는, 각 메모리 셀 MC에 구동시킬 필요가 있기 때문에, 로컬 판독용 비트선 LRBL0∼LRBL2j+1을 채용함으로써 비트선의 부하 용량을 작게 할 수 있어, 신호 전달의 고속화를 도모할 수 있다.

한편, 기입용 비트선 WBL 및 반전 데이터 기입용 비트선 /WBL에 대해서는 구동력이 큰 버퍼 I1∼I3으로 구동함으로써, 공통 접속시킨 전체 메모리 셀의 부하 용량에 대처할 수 있다. 따라서, 로컬 블록마다 로컬 기입용 비트선과 구동용 버퍼를 설치할 필요는 없어, 회로 규모의 증대를 초래하지 않는다.

또한, 본 실시예에 따른 기억 장치에 따르면, 로컬 블록을 방향 X뿐만 아니라 방향 Y로도 복수 배열하고, 글로벌 판독용 비트선 GRBL 및 기입용 비트선 WBL, 반전 데이터 기입용 비트선 /WBL을 방향 Y로 연장하는 지선에 의해 로컬 판독용 비트선 LRBL0∼LRBL2j+1 및 메모리 셀 MC에 각각 접속시키고 있다.

따라서, 복수의 로컬 블록의 모두를 방향 X로 일렬로 배열하고, 방향 X로 연장하는 글로벌 판독용 비트선 GRBL, 기입용 비트선 WBL 및 반전 데이터 기입용 비트선 /WBL을 설치한 기억 장치를 복수열분 병치한 것뿐인 경우에 비하여, 각 비트선을 공통화시켜 방향 Y에서의 배선 수를 감소시킬 수 있다. 그 결과, 비트선 간의 배선간 용량을 저감시킬 수 있어, 신호 전달의 고속화를 도모할 수 있다.

따라서, 본 발명에 따르면, 기입 시 또는 판독 시에 복수의 로컬 블록의 하나를 지정하고, 또한 로컬 블록의 각각에 있어서 공통으로 동수의 메모리 셀 중의 하나를 지정함으로써, 하나의 로컬 블록 내의 하나의 메모리 셀만의 활성화를 행한다. 따라서, 지정되지 않은 그 밖의 메모리 셀의 활성화는 행해지지 않아, 메모리 셀의 선택에 있어서 불필요한 전력 소비가 생기지 않는 기억 장치를 실현할 수 있다.

또한, 본 발명에 따르면, 복수의 로컬 블록의 하나의 지정, 및 동수의 메모리 셀의 하나의 지정은, 블록 선택 신호와 블록 내 메모리 셀 선택 신호가 생성되고, 대응하는 복수의 AND 회로의 각각에 있어서 양 신호가 논리 연산됨으로써 행해진다. 따라서, 메모리 셀의 각각에 AND 회로를 형성하는 것만으로, 용이하게 기억 장치를 실현할 수 있다.

또한, 본 발명에 따르면, 래치 회로가 로컬 판독용 비트선의 각각에 대응하여 형성된다. 본 발명의 기억 장치에서는, 지정되지 않은 그 밖의 메모리 셀의 활성화는 행해지지 않지만, 그 경우, 로컬 판독용 비트선의 전위가 부유 상태로 된다. 부유 상태로 되면, 로컬 판독용 비트선에 버퍼를 설치하여 신호 증폭을 행하는 경우에, 버퍼에 관통 전류가 흐를 가능성이 있다. 그러나, 래치 회로가 설치되어 있으면, 로컬 판독용 비트선의 전위가 Hi 또는 Low 중 어느 하나로 고정되기 때문에 부유 상태로 되지 않고, 로컬 판독용 비트선에 버퍼를 설치하여 신호 증폭을 행하는 경우에, 버퍼에 관통 전류가 흐르지 않는다.

또한, 본 발명에 따르면, 래치 회로는 제1 및 제2 인버터를 포함한다. 따라서, 제1 및 제2 인버터의 한쪽을 로컬 판독용 비트선 상의 신호의 증폭을 행하는 버퍼로서 이용할 수 있다. 그리고, 버퍼로서 이용하는 인버터에 관통 전류를 생기게 하지 않도록 할 수 있다.

또한, 본 발명에 따르면, 복수의 로컬 블록은 제1 및 제2 방향의 각각에 있어서 복수 배열된다. 따라서, 복수의 로컬 블록의 모두를 제1 방향으로 일렬로 배열하고, 제1 방향으로 연장하는 글로벌 판독용 비트선 및 기입용 비트선을 설치할 뿐인 경우에 비하여, 양 비트선을 짧게 할 수 있다. 이에 의해, 양 비트선 상에서의 신호 전달의 고속화를 도모할 수 있다. 또한, 본 발명에 따르면, 판독용 비트선에 대해서는 로컬과 글로벌로 나누고, 기입용 비트선에 대해서는 전체 메모리 셀에 공통 접속시키고 있다. 판독용 비트선에 대해서는 각 메모리 셀에 구동시킬 필요가 있기 때문에, 로컬 판독용 비트선을 채용함으로써 비트선의 부하 용량을 작게 할 수 있어, 신호 전달의 고속화를 도모할 수 있다. 한편, 기입용 비트선에 대해서는 구동력이 큰 버퍼로 구동함으로써, 공통 접속시킨 전체 메모리 셀의 부하 용량에 대처할 수 있다. 따라서, 로컬 블록마다 로컬 기입용 비트선과 구동용의 버퍼를 설치할 필요가 없어, 회로 규모의 증대를 초래하지 않는다. 또한, 본 발명에따르면, 복수의 로컬 블록을 제1 방향뿐만 아니라 제2 방향으로도 복수 배열하여, 글로벌 판독용 비트선 및 기입용 비트선을 제2 방향으로 연장하는 지선에 의해 로컬 판독용 비트선 및 메모리 셀에 각각 접속시키고 있다. 따라서, 복수의 로컬 블록의 모두를 제1 방향으로 일렬로 배열하고, 제1 방향으로 연장하는 글로벌 판독용 비트선 및 기입용 비트선을 설치한 기억 장치를 복수 열분 병치한 것뿐인 경우에 비하여, 비트선을 공통화시켜 배선 수를 감소시킬 수 있다. 그 결과, 비트선 간의 배선간 용량을 저감시킬 수 있어, 신호 전달의 고속화를 도모할 수 있다.

Claims

정보를 기억하는 메모리 셀을 복수 구비하는 기억 장치로서,

복수의 상기 메모리 셀은 복수의 로컬 블록으로 분할되고,

상기 복수의 로컬 블록의 각각에는 모두 동수의 상기 메모리 셀이 포함되고,

상기 메모리 셀에의 상기 정보의 기입 시, 또는 상기 메모리 셀로부터의 상기 정보의 판독 시에, 상기 복수의 로컬 블록의 하나를 지정하고, 또한 상기 로컬 블록의 각각에 있어서 공통으로 동수의 상기 메모리 셀 중의 하나를 지정함으로써, 하나의 상기 로컬 블록 내의 하나의 상기 메모리 셀만의 활성화를 행하는 기억 장치.
제1항에 있어서,

상기 복수의 로컬 블록의 각각에 있어서 하나씩 설치되고, 각각은 하나의 상기 로컬 블록 내의 모든 상기 메모리 셀에 공통으로 접속된, 복수의 로컬 판독용 비트선과,

상기 복수의 로컬 판독용 비트선의 각각에 대응하여 설치되고, 대응하는 상기 로컬 판독용 비트선에 각각이 접속된 복수의 래치 회로와,

판독 동작 시에, 상기 래치 회로를 통하여 상기 복수의 로컬 판독용 비트선 중 어느 하나에 선택적으로 접속되는 글로벌 판독용 비트선

을 더 구비하는 기억 장치.
정보를 기억하는 메모리 셀을 복수 구비하는 기억 장치로서,

복수의 상기 메모리 셀은 복수의 로컬 블록으로 분할되고,

상기 복수의 로컬 블록은 제1 방향 및 상기 제1 방향과 다른 제2 방향의 각각에 있어서 복수 배열되고,

상기 복수의 로컬 블록의 각각에 있어서 하나씩 설치되고, 각각은 하나의 상기 로컬 블록 내의 모든 상기 메모리 셀에 공통으로 접속된, 복수의 로컬 판독용 비트선과,

판독 동작 시에, 상기 제2 방향으로 연장하는 지선에 의해 상기 복수의 로컬 판독용 비트선 중 어느 하나에 선택적으로 접속되고, 상기 제1 방향으로 연장하는 글로벌 판독용 비트선과,

상기 제2 방향으로 연장하는 지선에 의해 복수의 상기 메모리 셀의 전체에 접속되고, 상기 제1 방향으로 연장하는 기입용 비트선을 더 구비하는 기억 장치.