CN110033811B - 半导体存储装置 - Google Patents

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Abstract

本发明提供一种半导体存储装置，实现被选择的存储芯片的动作电压的稳定化。本发明的闪速存储器包含主芯片与至少一个从芯片。主芯片的电荷泵电路的电压输出部连接于主芯片的内部衬垫，从芯片的电荷泵电路的电压输出部连接于从芯片的内部衬垫，主芯片的内部衬垫与从芯片的内部衬垫通过配线而连接。当使主芯片进行动作时，将主芯片的电荷泵电路断开，将从芯片的电荷泵电路导通，且由从芯片的电荷泵电路生成的电压被供给至主芯片。

Description

半导体存储装置
技术领域
本发明涉及一种堆叠有多个裸片(die)或芯片(chip)的半导体存储装置，尤其涉及一种搭载有串行外部接口(SPI)功能的闪速存储器。
背景技术
多芯片封装是在一个封装内堆叠多个相同种类或不同种类的裸片或芯片，例如，可通过堆叠多个相同种类的存储芯片来扩大存储容量、或者通过堆叠多个不同种类的存储芯片来提供不同的储存功能。例如，日本专利特开2008-300469号公报的非易失性半导体存储装置是将多个存储阵列芯片及其控制芯片层叠，并将存储阵列芯片的贯通电极和控制芯片的贯通电极对准，而进行两贯通电极的电性连接。另外，日本专利特开2014-57077号公报的半导体器件是将主闪速存储芯片和从闪速存储芯片层叠，并使从闪速存储芯片不具有非核心(core)电路，而自主闪速存储芯片对从闪速存储芯片供给器件操作所需要的信号及电压。
在堆叠有多个存储芯片的存储器件中，有如下者：各个存储芯片监控自主计算机输出的地址，并检测自身是否为被选择的存储芯片。主计算机不需要用以选择存储芯片的特定的指令，只要像处理单片(monolithic)的存储芯片那样对存储器件输出指令或地址即可。或者，也存在如下者：主计算机将用以选择存储芯片的芯片选择信号输出至存储器件，且存储芯片基于芯片选择信号来检测自身是否被选择。
另外，还能够将经堆叠的存储芯片的其中一个设定为主(master)，将另一个设定为从(slave)，以进行主芯片或从芯片的识别。主/从的设定例如可通过熔丝(fuse)或金属选件(metal option)来进行。例如，将主侧的存储芯片的标识(ID)设定为“00”，将从侧的存储芯片的ID设定为“01”，主侧的存储芯片可在块地址“10”为低逻辑电平(BA10＝L)时被选择，且从侧的存储芯片可在块地址“10”为高逻辑电平(BA10＝H)时被选择。
闪速存储器为了进行读出、编程、擦除等动作而需要比较高的电压，因而需配备用以将自外部端子供给的电源电压Vcc升压的电荷泵电路。图1是表示现有的堆叠有多个存储芯片的闪速存储器的内部构成的图。如图1所示，闪速存储器10例如包含具有相同构成的主芯片20及从芯片30。主芯片20及从芯片30分别包含电荷泵电路22、电荷泵电路32，电荷泵电路22、电荷泵电路32分别耦接至内部衬垫(pad)24、内部衬垫34。另外，内部衬垫24、内部衬垫34经由配线14而共同连接于耦接至电源电压Vcc的外部端子12。
自外部端子12供给的电源电压Vcc经由配线14及内部衬垫24、34而被供给于电荷泵电路22、32，电荷泵电路22、可将电源电压Vcc升压成所需的目标电压。这里，电荷泵电路22、32在被选择的存储芯片中被使能(导通)，在未被选择的存储芯片中被禁能(断开)。例如，在主芯片20被选择的情况下，使能电荷泵电路22，且禁能电荷泵电路32，相反，在从芯片30被选择的情况下，使能电荷泵电路32，且禁能电荷泵电路22。
这里，例如，搭载有SPI功能的与非(NAND)型的存储芯片具备连续读取模式。在连续读取模式中是并行地自存储单元阵列读出页面且将所读出的数据连续地输出。在进行页面读出的动作过程中，当主机电脑发出数据输出指令，则与串行时钟(serial clock)信号同步地，闪速存储器从输出电路串行地输出存储单元阵列读出的页面数据。于自存储单元阵列的页面读出中，受到电荷泵电路22/32的动作的影响，电源电压Vcc在读出时存在噪声，因此，所述读出动作与相对低速的内部时钟信号同步地进行。但是，自输出电路进行的连续地数据输出与高速的串行时钟信号同步地进行，因此，若由电荷泵电路的动作引起的电源电压Vcc的噪声或变动被诱发至输出电路，则恐无法保证输出电路的性能，进而无法准确地输出数据。尤其在操作于低电压的存储芯片中，若对输出电路供给的电压降低，则容易产生上述问题。
发明内容
本发明是解决这种现有课题者，目的在于提供一种实现被选择的存储芯片的操作电压的稳定化的半导体存储装置。
本发明的半导体存储装置包含多个存储芯片，各存储芯片包括：存储单元阵列；升压电路，能够基于自外部供给的电压来生成升压后的电压；周边电路，使用由升压电路生成的电压来进行动作；控制部件，控制升压电路；以及内部接口，提供升压电路与其他存储芯片之间的电性连接，且所述控制部件使未被选择的存储芯片的升压电路进行动作，并将由未被选择的存储芯片的升压电路生成的电压经由内部接口供给至被选择的存储芯片。
在一实施形态中，所述控制部件使被选择的存储芯片的升压电路不进行动作。在一实施形态中，升压电路包括并联连接的n组升压电路部分，所述控制部件使被选择的存储芯片的p组升压电路部分进行动作，且使未被选择的存储芯片的n-p组升压电路部分进行动作。在一实施形态中，控制部件使被选择的存储芯片的升压电路进行动作的期间比未被选择的存储芯片的升压电路进行动作的期间短。在一实施形态中，内部接口包含用以使多个存储芯片的升压电路相互电性连接的内部衬垫。在一实施形态中，内部衬垫是测试用的内部衬垫。在一实施形态中，存储芯片包含搭载有串行外部接口功能的与非型的闪速存储器。在一实施形态中，与非型的闪速存储器包括在使用由升压电路生成的电压自存储单元阵列进行页面读出的期间，将所读出的页面数据经由输出电路输出至外部的功能。在一实施形态中，控制部件响应于接收到用以自输出电路连续读出页面数据的指令，使被选择的存储芯片的升压电路不进行动作。
根据本发明，由于使未被选择的存储芯片的升压电路进行动作，并将由未被选择的存储芯片的升压电路升压后的电压供给至被选择的存储芯片，因此可实现被选择的存储芯片的动作电压的稳定化。进而，通过部分地使被选择的存储芯片及未被选择的存储芯片的升压电路进行动作，可抑制各个存储芯片的消耗电流的峰值。
附图说明
图1是表示现有的堆叠有多个存储芯片的闪速存储器的内部构成的图。
图2是表示本发明的实施例的闪速存储器的整体构成的图。
图3是表示本发明的实施例的闪速存储器的外部电源端子与存储芯片的内部衬垫的连接关系的图。
图4是表示本发明的实施例的主芯片的概略构成的框图。
图5(A)、图5(B)是表示本发明的实施例的电荷泵电路的一例的图。
图6是表示本发明的实施例的电荷泵电路与内部衬垫的连接关系的图。
图7是表示用以对本发明的实施例的泵电路部分进行选择的构成的图。
图8是对本发明的第一实施例的电荷泵电路的动作进行说明的图。
图9是对本发明的第二实施例的电荷泵电路的动作进行说明的图。
附图标记说明：
10、100：闪速存储器；
50：主计算机；
12：外部端子；
14、16：配线；
20、200：主芯片；
22、32、CP_M、CP_S：电荷泵电路；
24、26、34、36：内部衬垫；
30、300：从芯片；
210、310：存储单元阵列；
220、320：周边电路；
221：输入输出缓冲器；
222：地址寄存器；
223：字线选择电路；
224：页面缓冲器/感测电路；
225：列选择电路；
226：内部电压产生电路；
230、330：控制器；
240、340：内部接口部；
400：比较器；
410、420：与门；
430：逆变器；
BLK(0)、BLK(1)、…、BLK(m-1)：存储块；
CLK、CLK1、CLK2：时钟信号；
CMP_out：比较结果；
CP-1、CP-2、…、CP-n：泵电路部分；
Figure BDA0001940358960000051
芯片选择信号；
EN：使能信号；
SEL_1：选择信号；
Vcc：电源电压；
Vcp：电压输出部；
Vers：擦除电压；
Vin：电压输入部；
Vpgm：写入电压；
Vpass：通过电压；
Vread：读出通过电压；
Vref、Vs：电压；
Vout：输出电压。
具体实施方式
以下，参照附图对本发明的实施方式进行详细说明。本发明的半导体存储装置搭载有多个存储芯片，例如为将主侧的存储芯片与一个或多个从侧的存储芯片堆叠而成的NAND型或者或非(NOR)型的闪速存储器。但是，本发明的半导体存储装置也可以是包含与闪速存储器为不同种类的动态随机存取存储器(dynamic random access memory，DRAM)等存储芯片或者其他存储芯片或逻辑芯片的堆叠者。进而，闪速存储器还能搭载能够与时钟信号同步地进行数据的输入输出的SPI功能。
图2中示出本发明的实施例的闪速存储器的概略构成。闪速存储器100包含经堆叠的多个存储芯片。这里，将被选择的存储芯片称为主侧的存储芯片200(以下简称主芯片)，将未被选择的存储芯片称为从侧的存储芯片300(以下简称从芯片)。本例中，例示了一个从芯片300，但闪速存储器100也可以包含两个以上的从芯片。
闪速存储器100例如包括球栅阵列(ball grid array，BGA)封装或芯片级封装(chip scale package，CSP)封装，例如，BGA封装是将经堆叠的主芯片和从芯片覆晶安装在柔性电路基板上，或者通过打线接合(wire-bonding)而连接于电路基板。
主芯片200包括：存储单元阵列210，包含多个NAND串单元；周边电路220，包含进行存储单元阵列210的行或列的选择的译码器(例如行译码器XDec)或页面缓冲器/感测电路等；控制器230，控制主芯片200整体的动作；内部接口部240，包含多个内部衬垫。从芯片300具有与主芯片200相同的构成，即，包括：存储单元阵列310，包含多个NAND串单元；周边电路320，包含进行存储单元阵列310的行或列的选择的译码器或页面缓冲器/感测电路等；控制器330，控制从芯片300整体的动作；内部接口部340，包含多个内部衬垫。
闪速存储器100的外部端子可为主芯片200与从芯片300所共用，即，多个外部端子中的每一个分别连接于内部接口部240、内部接口部340所对应的内部衬垫。闪速存储器100例如可包含：电源电压Vcc用的外部端子、接地(GND)用的外部端子、数据输入输出用的外部端子、用以输入控制信号(例如地址锁存使能信号、指令锁存使能信号等)的外部端子、输出忙碌信号/就绪(ready)信号的外部端子、用以输入时钟信号的端子等。然而，由于搭载有SPI功能的闪速存储器的操作是与NOR型闪速存储器相容，因此，也可以包含输入数据的输入端子、输出数据的输出端子、输入时钟信号的时钟端子、芯片选择端子、写保护(writeprotect)端子等，而未必具备输出忙碌信号或就绪信号的端子这一点。
主芯片200及从芯片300经由内部接口部240/内部接口部340及外部端子而连接于主计算机50，主计算机50对闪速存储器100赋予读出、编程、擦除等的指令或地址等。在一个实施形态中，控制器230/控制器330监视自主计算机50经由内部接口部240/内部接口部340所输入的地址，并判定自身是否被选择。主芯片200或从芯片300在自身被选择时，执行由主计算机50赋予的指示。在另一实施形态中，主计算机50输出用以选择芯片的芯片选择信号CS，控制器230/330基于芯片选择信号CS来判定自身是否被选择，被选择的芯片执行由主计算机50赋予的指示。
图3中示出本实施例的主芯片200与从芯片300及其电荷泵电路。闪速存储器100的电源电压Vcc用的外部端子12与以往同样地，经由配线14而共同连接于主芯片200的内部衬垫24与从芯片300的内部衬垫34，内部衬垫24/34分别连接于电荷泵电路CP_M/CP_S的电压输入部Vin。进而，主芯片200的电荷泵电路CP_M的电压输出部Vcp经由配线而连接于内部衬垫26，从芯片300的电荷泵电路CP_S的电压输出部Vcp经由配线而连接于内部衬垫36，内部衬垫26与内部衬垫36通过配线16而电性连接。
图4是表示本实施例的主芯片的内部构成的图。存储单元阵列210例如在字线选择电路223的两侧具有两个存储平面(memory plane)或存储库(memory bank)，在各存储平面的列方向具有m个存储块BLK(0)、BLK(1)、…、BLK(m-1)。在一个存储块中形成有多个将多个存储单元串联连接而成的NAND串单元。
周边电路220包括：输入输出缓冲器221，经由内部接口部240而进行数据等的收发；地址寄存器222，经由输入输出缓冲器221而接收地址数据；字线选择电路223，基于来自地址寄存器222的行地址信息Ax来进行块的选择及字线的选择等；页面缓冲器/感测电路224，保持自由字线选择电路223所选择的页面中读出的数据，或者保持应在所选择的页面编程的输入数据；列选择电路225，基于来自地址寄存器222的列地址信息Ay来选择页面缓冲器/感测电路224内的列地址的数据；以及内部电压产生电路226，生成读出、编程和擦除等所需的各种电压(写入电压Vpgm、通过电压Vpass、读出通过电压Vread、擦除电压Vers等)。内部电压产生电路226包括图3所示的电荷泵电路CP_M，并基于被供给至内部衬垫24的电源电压Vcc来生成所需电压。
控制器230经由内部接口部240及输入输出缓冲器221来接收指令等，并控制主芯片200的动作。另外，如上所述，控制器230基于来自主计算机50的地址或芯片选择信号CS来判定自身是否被选择。
在存储单元阵列210的读出动作时，对位线施加正电压，对被选择的字线施加例如0V，对未被选择的字线施加通过电压，对共用源极线施加0V。在编程动作时，对被选择的字线施加高电压的写入电压Vpgm，对未被选择的字线施加中间电位，将与数据“0”或“1”相应的电位供给至位线GBL。在擦除动作时，对块内的被选择的字线施加0V，对P阱施加高电压，将浮动栅极的电子抽出至基板，由此以块为单位来擦除数据。
在搭载有SPI功能的闪速存储器中，能够在进行存储单元阵列210的被选择的页面的读出期间，将已读出的页面数据自输入输出缓冲器221连续地输出。当存储单元阵列210被分割为两个存储平面时，能够在自其中一个存储平面读出页面数据的期间，将已自另一个存储平面读出的页面数据与被供给至外部端子的串行时钟信号SCLK同步地串行输出。存储单元阵列的读出速度例如为20MHz，利用串行时钟信号SCLK进行的读出速度例如为166MHz。另外，输入输出数据用的外部端子例如为×1、×4或×8。
内部电压产生电路226包括电荷泵电路CP，如图3所示，经由内部衬垫24来接收通过外部端子12被供给至闪速存储器100的电源电压Vcc并生成所需电压。由电荷泵电路CP_M/电荷泵电路CP_S生成的电压被供给至主芯片200的周边电路220或从芯片300的周边电路320。
图5(A)中示出电荷泵电路的构成例。电荷泵电路包含连接多个二极管的金属氧化物半导体(metal oxide semiconductor，MOS)晶体管，且各MOS晶体管串联连接。另外，在MOS晶体管的栅极连接有电容器，对第奇数个MOS晶体管的各电容器施加时钟信号CLK1，对第偶数个MOS晶体管的各电容器施加时钟信号CLK2。如图5(B)所示，时钟信号CLK1与时钟信号CLK2处于相位相差180度的关系。经由内部衬垫24/内部衬垫34将电源电压Vcc供给于电荷泵电路CP_M/电荷泵电路CP_S的电压输入部Vin，并将升压后的电压自电压输出部Vcp输出。
在一个实施形态中，电荷泵电路CP_M/电荷泵电路CP_S包括多个泵电路部分，且能够使多个泵电路部分的被选择的泵电路部分进行动作。图6中示出本实施例的电荷泵电路CP_M/电荷泵电路CP_S的一例。如图6所示，电荷泵电路CP_M/电荷泵电路CP_S包含n组泵电路部分CP-1、CP-2、…、CP-n(n为2以上的整数)。一个泵电路部分具有图5(A)、图5(B)所示的电路，泵电路部分CP-1、CP-2、…、CP-n的电压输入部Vin与电压输出部Vcp分别并联连接。若使一个泵电路部分进行动作时的消耗电流为Ip，则使全部泵电路部分进行动作时的消耗电流为Ip×n。
电荷泵电路CP_M的n组泵电路部分的电压输出部Vcp连接于主芯片200的周边电路220，电荷泵电路CP_S的n组泵电路部分的电压输出部Vcp连接于从芯片300的周边电路320，以对周边电路220/周边电路320供给所需电压。另外，电荷泵电路CP_M的电压输出部Vcp连接于内部衬垫26，电荷泵电路CP_S的电压输出部Vcp连接于内部衬垫36，藉此能够将在电荷泵电路CP_M中生成的电压提供至从芯片300，或者将在电荷泵电路CP_S中生成的电压提供至主芯片200。
电荷泵电路CP_M/电荷泵电路CP_S能够使被选择的泵电路部分进行动作，例如，当选择存储芯片时，能够将一部分泵电路部分导通，或者将全部泵电路部分断开。图7中示出用以使泵电路部分CP-1选择性地进行动作的电路例。比较器400将目标电压Vref与自电压输出部Vcp输出的电压Vout进行比较，若为Vout＜Vref，则作为比较结果CMP_out，将H电平输出至与门(AND gate)410，若为Vout≥Vref，则将L电平输出至与门410。
进而，自控制器230将反向的芯片选择信号
Figure BDA0001940358960000091
与用以选择泵电路部分CP-1的选择信号SEL_1输入至与门410。当主芯片200未被选择时，反向的芯片选择信号
Figure BDA0001940358960000092
为H电平，当使泵电路部分CP-1进行动作时，选择信号SEL_1为H电平，当输出电压Vout低于目标电压Vref时，比较结果为H电平，则与门410输出的使能信号EN为H电平。与门420输入自与门410所输出的使能信号EN和时钟信号CLK，并生成时钟信号CLK1。逆变器430生成将时钟信号CLK1反转而成的时钟信号CLK2。
继而，对本发明的第一实施例的电荷泵电路的操作方法进行说明。在第一实施例中，如表1所示，将被选择的存储芯片(主芯片200)的电荷泵电路断开，将未被选择的存储芯片(从芯片300)的电荷泵电路导通。然后，将在未被选择的存储芯片(从芯片300)的电荷泵电路中生成的电压提供至被选择的存储芯片(主芯片200)。
表1
存储芯片 电荷泵电路
选择 断开
未被选择 导通
图8示出将从芯片300的电荷泵电路CP_S导通、将主芯片200的电荷泵电路CP_M断开的情形。自电荷泵电路CP_S的电压输出部Vcp输出的电压Vs经由内部衬垫36、配线16、内部衬垫26而被供给于主芯片200的电荷泵电路CP_M的电压输出部Vcp。
在进行所述动作的情况下，在主芯片200中，反向的芯片选择信号
Figure BDA0001940358960000093
成为L电平，或者将选择信号SEL_1～SEL_n设为L电平，由此将电荷泵电路CP_M内的n组泵电路部分CP-1～CP～n全部断开。另一方面，在从芯片300中，反向的芯片选择信号
Figure BDA0001940358960000102
成为H电平，并将选择信号SEL_1～SEL_n设为H电平，从而将电荷泵电路CP_S的n组泵电路部分CP-1～CP～n全部导通。
在从芯片300中，电源电压Vcc由于使电荷泵电路CP_S进行动作而发生电力消耗而降低或存在，但由于从芯片300未被选择，因此这种Vcc噪声不会对从芯片300的电路带来不良影响。另一方面，在主芯片200中，由于电荷泵电路CP_M断开，因此，电荷泵电路CP_M不会产生电力消耗。因此，在主芯片200中不会产生大的电源电压Vcc噪声或压降，从而使电源电压Vcc稳定化。就一个封装的观点来看，消耗电流Icc与以往的情况相同，但若就一个存储芯片的观点来看，在被选择的存储芯片中，由于使其内部的电荷泵电路不进行动作，因此，消耗电流Icc显著减少，峰值电流也大幅减少。
继而，参照表2、图9对本发明的第二实施例进行说明。在第一实施例中，将被选择的存储芯片的电荷泵电路完全断开，但在第二实施例中，将被选择的存储芯片的电荷泵电路的一部分导通，并将未被选择的存储芯片的电荷泵电路的一部分导通。在一个优选例中，如表2所示，将电荷泵电路的1/2分别导通。
表2
存储芯片 电荷泵电路
选择 1/2导通
未被选择 1/2导通
在主芯片200中，控制器230将反向的芯片选择信号
Figure BDA0001940358960000101
自L电平翻转为H电平，且将n组泵电路部分中的一半泵电路部分的选择信号SEL_1、SEL_2、…、SEL_n/2设为H电平，从而将n/2组的泵电路部分导通。在从芯片300中也同样地，将电荷泵电路CP_S的一半泵电路部分导通。
这里，若电荷泵电路CP_M的电压输出部Vcp的电压Vm与电荷泵电路CP_S的电压输出部Vcp的电压Vs相等，则由于主芯片200与从芯片300之间所存在的内部衬垫26、内部衬垫36、配线16等的电阻，而难以将电压Vs供给至主芯片200。因此，也可以将电荷泵电路CP_S或电荷泵电路CP_M控制成由电荷泵电路CP_S生成的电压Vs比由电荷泵电路CP_M生成的电压Vm高一些。
本实施例中，在主芯片200中使电荷泵电路CP_M的1/2进行动作，因此，与第一实施例的情况相比，产生一些Vcc噪声，但相比以往的情况，可抑制Vcc噪声。另外，在所述例子中，使电荷泵电路CP_M/电荷泵电路CP_S的1/2分别进行动作，但例如，也可以使主芯片200的电荷泵电路CP_M的m个进行动作，且使从芯片300的电荷泵电路CP_S的n-m个进行动作。所述情况下，理想的是使主芯片中进行动作的泵电路部分的数量比从芯片中进行动作的泵电路部分的数量少，由此抑制主芯片的Vcc噪声。
继而，对本发明的第三实施例进行说明。第三实施例中，在主芯片200中，在自存储单元阵列进行页面读出的期间，也可以使主芯片200的电荷泵电路CP_M的一部分或全部导通，在之后进行的页面数据的连续读出期间，使电荷泵电路CP_M断开。所述情况下，控制器230/控制器330响应于接收来自主计算机50的连续读出的指令，使主芯片200的电荷泵电路CP_M断开，使从芯片300的电荷泵电路CP_S导通。由此，当在主芯片200中将页面数据连续输出时，可抑制Vcc噪声被诱导至输出电路。
继而，对本发明的第四实施例进行说明。第一实施例至第三实施例中，使用主芯片200与从芯片300专用的内部衬垫26、内部衬垫36，但若如此，则需要追加内部衬垫。因此，第四实施例中，将在通常的动作时不使用的内部衬垫共享为电荷泵电路用途。例如，在内部衬垫中包含测试用端子，测试用端子在将存储芯片封装前的测试时被使用，之后不被使用。因此，测试结束后，在进行封装前，将各存储芯片的测试用端子连接于电荷泵电路CP_M/电荷泵电路CP_S的电压输出部Vcp，且利用配线16将测试用端子连接。由此，可避免内部衬垫数量的增加，从而实现存储芯片的小型化。
在所述实施例中，主芯片及从芯片均例示了NAND型闪速存储器，但本发明还能够应用于NOR型的主芯片及从芯片。
对本发明的优选实施方式进行了详细叙述，但本发明并不限定于特定的实施方式，在权利要求书所记载的发明主旨的范围内，能够进行各种变形、变更。

Claims (8)

1.一种半导体存储装置，包含多个存储芯片，所述半导体存储装置的特征在于，
各所述存储芯片包括：
存储单元阵列；
升压电路，被配置为能够基于自外部供给的电压来生成升压后的电压；
周边电路，被配置为使用由所述升压电路生成的电压来进行动作；
控制部件，被配置为控制所述升压电路；以及
内部接口，被配置为提供所述升压电路与其他存储芯片之间的电性连接，
所述控制部件被配置为使未被选择的所述存储芯片的所述升压电路进行动作，并将由未被选择的所述存储芯片的所述升压电路生成的所述升压后的电压经由所述内部接口供给至被选择的所述存储芯片，
所述升压电路包括并联连接的n组升压电路部分，所述控制部件被配置为使被选择的所述存储芯片的所述n组升压电路部分的一部分进行动作，且使未被选择的所述存储芯片的所述n组升压电路部分的一部分进行动作。
2.根据权利要求1所述的半导体存储装置，其特征在于，
所述控制部件被配置为使被选择的所述存储芯片的p组所述升压电路部分进行动作，且使未被选择的所述存储芯片的n-p组所述升压电路部分进行动作。
3.根据权利要求1至2中任一项所述的半导体存储装置，其特征在于，
所述控制部件被配置为使被选择的所述存储芯片的所述升压电路进行动作的期间比未被选择的所述存储芯片的所述升压电路进行动作的期间短。
4.根据权利要求1所述的半导体存储装置，其特征在于，
所述内部接口包含用以使所述多个存储芯片的所述升压电路相互电性连接的内部衬垫。
5.根据权利要求4所述的半导体存储装置，其特征在于，
所述内部衬垫是测试用的内部衬垫。
6.根据权利要求1至2中任一项所述的半导体存储装置，其特征在于，
所述存储芯片包含搭载有串行外部接口功能的与非型的闪速存储器。
7.根据权利要求6所述的半导体存储装置，其特征在于，所述与非型的闪速存储器包括在使用由所述升压电路生成的所述升压后的电压自所述存储单元阵列进行页面读出的期间，将所读出的页面数据经由输出电路输出至外部的功能。
8.一种半导体存储装置，包含多个存储芯片，其特征在于，
各所述存储芯片包括：
存储单元阵列；
升压电路，被配置为能够基于自外部供给的电压来生成升压后的电压；
周边电路，被配置为使用由所述升压电路生成的电压来进行动作；
控制部件，被配置为控制所述升压电路；以及
内部接口，被配置为提供所述升压电路与其他存储芯片之间的电性连接，
所述控制部件被配置为使未被选择的所述存储芯片的所述升压电路进行动作，并将由未被选择的所述存储芯片的所述升压电路生成的所述升压后的电压经由所述内部接口供给至被选择的所述存储芯片，
其中，被选择的所述存储芯片的所述控制部件被配置为执行以下操作的至少一者以稳定化被选择的所述存储芯片中的所述升压后的电压：使被选择的所述存储芯片的所述升压电路进行动作的期间比未被选择的所述存储芯片的所述升压电路进行动作的期间短的第一操作；及
响应于接收到用以自输出电路连续读出页面数据的指令，使被选择的所述存储芯片的所述升压电路不进行动作的第二操作。
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