JP4817615B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
前記ゲート長方向を第1の方向、該第1の方向と直交する、チャネル幅方向を第2の方向とした場合、前記ソース高濃度領域端と前記素子分離領域端との距離は、前記ドレイン高濃度領域端と前記素子分離領域端との距離よりも小である不揮発性半導体記憶装置であることを要旨とする。
本発明の第1の実施の形態に係る不揮発性半導体記憶装置は、メモリセルアレイをNAND型EEPROMで構成する場合、例えば、図1に示すように、行方向に延伸する複数のワード線WL0〜WLm,列方向に延伸する複数のビット線BL0〜BLnの交差部に配置されるメモリセルトランジスタMCを備えるメモリセルアレイ100と、メモリセルアレイ100の周辺に配置されるロウデコーダ5と、センスアンプ6とから構成される。ロウデコーダ5は、ワード線転送トランジスタ部3と、ブースタ回路9と、アドレスデコーダ1とを備える。メモリセルアレイ100は、ビット線BL側の選択ゲートトランジスタS2と、ソース線SL側の選択ゲートトランジスタS1との間に直列に接続された複数のメモリセルトランジスタMC0〜MCmにより構成されるNANDセルユニット24を備える。NANDセルユニット24が行方向にn個並列に配列されて1つのメモリセルブロックを構成する。メモリセルブロックが複数個、列方向及び行方向にマトリックス状に配置されて、実際のメモリセルアレイ100が構成される。図1においては、NANDセルユニット24がn個、行方向に並列に配列された様子が示されている。
本発明の第1の実施の形態に係る不揮発性半導体記憶装置として、書き込み選択ブロックのNAND型EEPROMの書き込み動作は、図3に示すように、各部の電位が設定される。即ち、書き込み選択ブロックの場合、“1”書き込みのビット線に対して2.5V程度の電源電圧Vdd,“0”書き込みのビット線に対して0Vを与える。ワード線転送トランジスタ部3の転送ゲート線7の電位をVpgm+Vth(25V程度)にして、選択ゲート線SGD,SGSに対しては例えば、電源電圧Vdd或いは0Vが転送され、ワード線WL0〜WLmに対しては、書き込み電圧Vpgm或いは中間電圧Vpassを転送する。
本発明の第1の実施の形態に係る不揮発性半導体記憶装置として、消去選択ブロックにおけるNAND型EEPROMの消去動作は、図10に示すように、各部の電位が設定される。即ち、消去選択ブロックのビット線はフローティング状態にあり、ワード線転送トランジスタ部3の転送ゲート線7に対しては2.5V程度の電源電圧Vddが与えられ、ワード線WL0〜WLmにはワード線転送トランジスタWT0〜WTmを介して0Vが与えられ、一方、選択ゲート線SGD,SGSにはワード線転送トランジスタWTD,WTSがカットオフ状態であることから、フローティング電位が与えられる。消去時にはpウェル領域25に20V程度の高電圧の消去電圧Veraが印加される。
ワード線転送トランジスタの等価回路を示す図16(a)において、ワード線転送トランジスタのソース・ドレイン拡散層の一方がワード線駆動信号線CGに、他方がワード線WLに接続されている。ゲート電極は転送ゲート線7に接続されている。
本発明の第1の実施の形態に係る不揮発性半導体記憶装置において、メモリセルアレイ100とブロック切り替え部102との接続関係は、図17に示すように表される。メモリセルアレイ100は、複数のメモリセルブロック10−1,10−2,10−3,…,10−jに分割され、各メモリセルブロック10−1,10−2,10−3,…,10−j内には、メモリセルユニット120が行方向に並列に配列されている。各メモリセルブロック10−1,10−2,10−3,…,10−jとブロック切り替え部102の間にはワード線20−1,20−2,20−3,…,20−jが配線されており、ブロック切り替え部102内で発生された書き込み電圧Vpgm等の比較的高い電圧パルスがワード線20−1,20−2,20−3,…,20−jを介してメモリセルユニット120内のメモリセルトランジスタのコントロールゲート2に転送される。
本発明の第1の実施の形態に係る不揮発性半導体記憶装置におけるワード線転送トランジスタ部3のレイアウトパターン構成として、8個のメモリセルトランジスタで図17のNANDメモリセルブロック10を構成する場合を例とすると、図18に示すように、2列に配列された複数のワード線転送トランジスタ22−1,22−2,22−3,22−4;23−1,23−2,23−3,23−4と、複数のワード線転送トランジスタ22−1,22−2,22−3,22−4;23−1,23−2,23−3,…,23−4の活性化領域16−1,16−2,16−3,16−4;17−1,17−2,17−3,17−4と、活性化領域16−1,16−2,16−3,16−4;17−1,17−2,17−3,17−4内に形成されたワード線接続コンタクトプラグ48及びCG線接続コンタクトプラグ(ワード線駆動信号線接続コンタクトプラグ)49と、行方向に配列された複数のワード線転送トランジスタ22−1,22−2,22−3,22−4;23−1,23−2,23−3,23−4のゲートに共通に接続されたゲート電極15a,15bと、メモリセルアレイ100内のメモリセルブロック10を構成するメモリセルユニット120に対して共通に配線されるワード線WL0〜WL7とから構成される。尚、図18において、周辺回路30等から活性化領域16−1,16−2,16−3,16−4;17−1,17−2,17−3,17−4内のCG線接続コンタクトプラグ49に与えられる電極配線等については省略している。
本発明の第1の実施の形態に係る不揮発性半導体記憶装置におけるワード線転送トランジスタ部3の別のレイアウトパターン構成として、2つのNANDブロック間でワード線駆動信号線CGに接続されるコンタクト及び拡散層を共有する例は、図19に示すように、3列に配列された複数のワード線転送トランジスタと、複数のワード線転送トランジスタの活性化領域16−1,16−2,16−3,16−4;17−1,17−2,17−3,17−4と、活性化領域16−1,16−2,16−3,16−4;17−1,17−2,17−3,17−4内に形成されたワード線接続コンタクトプラグ48及びCG線接続コンタクトプラグ49と、行方向に配列された複数のワード線転送トランジスタのゲートに共通に接続されたゲート電極15と、ワード線WL0〜WL7とから構成される。尚、図19において、周辺回路30等から複数のワード線転送トランジスタのCG線接続コンタクトプラグ49に与えられる電極配線等については省略している。図19のように2つのNANDブロック間でワード線駆動信号線CGに接続されるコンタクト及び拡散層を共有することで、ワード線転送トランジスタの面積を縮小することができる。又、NAND長の整数倍のピッチで、ワード線転送トランジスタの配置が繰り返されるようにする。ワード線転送トランジスタは素子分離領域28によって分離され、分離能力を高めるために、素子分離領域28の底部にはフィールドストッパとなるフィールドストッパp+層34を配置するが、図19では図示を省略している。
(ワード線転送トランジスタ部のレイアウトパターン例3)
本発明の第1の実施の形態に係る不揮発性半導体記憶装置における隣接する4つのワード線転送トランジスタのレイアウトパターン構成は、図20に示すように、2列に配列されたワード線転送トランジスタの活性化領域16−1,16−2;17−1,17−2と、活性化領域16−1,16−2;17−1,17−2内にそれぞれ2個ずつ形成されたワード線接続コンタクトプラグ48及びCG線接続コンタクトプラグ49と、行方向に配列されたワード線転送トランジスタのゲートに共通に接続されたゲート電極15と、活性化領域16−1,16−2;17−1,17−2を互いに分離する素子分離領域28と、素子分離領域28の底部に配置されるフィールドストッパp+層34とを備える。
本発明の第1の実施の形態に係る不揮発性半導体記憶装置では、ブレークダウン耐圧が高く、ワード線転送トランジスタの面積を小さくするために、以下の寸法についての指針を提供する。
本発明の第1の実施の形態の変形例に係る不揮発性半導体記憶装置において、チャネル幅Wに平行な方向であるI−I線に沿うワード線転送トランジスタの模式的断面構造は、図28に示すように、pウェル領域25と、pウェル領域25内に形成された素子分離領域28と、素子分離領域28の底部に配置されたフィールドストッパp+層34と、活性化領域16−1,16−2を定義するn-拡散層52と、n-拡散層52内に形成されるn+拡散層50と、n+拡散層50に対して2個配置されるワード線接続コンタクトプラグ48とを備える。
(ワード線転送トランジスタ部のレイアウトパターン例4)
本発明の第2の実施の形態に係る不揮発性半導体記憶装置における隣接する4つのワード線転送トランジスタのレイアウトパターン構成は、図30に示すように、2列に配列されたワード線転送トランジスタの活性化領域16−1,16−2;17−1,17−2と、活性化領域16−1,16−2;17−1,17−2内に形成されたワード線接続コンタクトプラグ48及びCG線接続コンタクトプラグ49と、行方向に配列されたワード線転送トランジスタのゲートに共通に接続されたゲート電極15a,15bと、活性化領域16−1,16−2;17−1,17−2を互いに分離する素子分離領域28と、素子分離領域28の底部に配置されるフィールドストッパp+層34とを備える。
本発明の第2の実施の形態の変形例に係る不揮発性半導体記憶装置において、チャネル幅Wに平行な方向であるIII−III線に沿うワード線転送トランジスタの模式的断面構造は、図33に示すように、pウェル領域25と、pウェル領域25内に形成された素子分離領域28と、素子分離領域28の底部に配置されたフィールドストッパp+層34と、活性化領域16−1,16−2を定義するn-拡散層52と、n-拡散層52内に形成されるn+拡散層50と、n+拡散層50に対して配置されるワード線接続コンタクトプラグ48とを備える。
本発明の第3の実施の形態に係る不揮発性半導体記憶装置は、メモリセルアレイをNAND型EEPROMで構成する場合、例えば、図35に示すように、行方向に延伸する複数のワード線WL0〜WLm,列方向に延伸する複数のビット線BL0〜BLnの交差部に配置されるメモリセルトランジスタMCを備えるメモリセルアレイ100と、メモリセルアレイ100の周辺に配置される2個のビット線スイッチトランジスタ部90と、センスアンプ6と、シールド電源110とから構成される。
ビット線スイッチトランジスタの等価回路を示す図37(a)において、ビット線スイッチトランジスタのソース・ドレイン拡散層の一方がセンスアンプ6又はシールド電源110に接続され、他方がビット線BLに接続されている。HVスイッチゲートのゲート電極はビット線スイッチゲート線11に接続されている。
本発明の第3の実施の形態に係る不揮発性半導体記憶装置において、ビット線スイッチトランジスタ部90のレイアウトパターン構成として、ゲートを共有して複数個配置し、コンタクトプラグの一方はビット線BLに、他方はセンスアンプ6又はシールド電源110に接続する例は、図38に示すように、2列に配列されたビット線スイッチトランジスタ70−1,70−2,70−3;72−1,72−2,72−3と、ビット線スイッチトランジスタ70−1,70−2,70−3;72−1,72−2,72−3の活性化領域12−1,12−2,12−3;13−1,13−2,13−3と、活性化領域12−1,12−2,12−3;13−1,13−2,13−3内に形成されたn+ 拡散層60と、n+ 拡散層60内に形成されるビット線接続コンタクトプラグ64及びセンスアンプ/シールド電源コンタクトプラグ66と、行方向に配列されたビット線スイッチトランジスタ70−1,70−2,70−3;72−1,72−2,72−3のゲートに共通に接続されたゲート電極14a;14bとから構成される。尚、図38において、ビット線スイッチトランジスタ70−1,70−2,70−3;72−1,72−2,72−3の活性化領域12−1,12−2,12−3;13−1,13−2,13−3に与えられる電極配線等については記載を省略している。
本発明の第3の実施の形態に係る不揮発性半導体記憶装置において、ビット線スイッチトランジスタ部90の別のレイアウトパターン構成として、チャネル幅に垂直な第1の方向に、ソース・ドレイン拡散層を隣り合うビット線スイッチトランジスタで共有するように、複数個配置することで面積を削減する例は、図39に示すように、ビット線スイッチトランジスタ70−1,70−2,70−3;72−1,72−2,72−3と、ビット線スイッチトランジスタの活性化領域12−1,12−2,12−3;13−1,13−2,13−3と、活性化領域12−1,12−2,12−3;13−1,13−2,13−3内に形成されたn+ 拡散層60と、n+ 拡散層60内に形成されるビット線接続コンタクトプラグ64及びセンスアンプ/シールド電源コンタクトプラグ66と、行方向に配列されたビット線スイッチトランジスタ70−1,70−2,70−3;72−1,72−2,72−3のゲートに共通に接続されたゲート電極14とから構成される。尚、図39において、活性化領域12−1,12−2,12−3;13−1,13−2,13−3に与えられる電極配線等については記載を省略している。
本発明の第3の実施の形態に係る不揮発性半導体記憶装置において、ビット線スイッチトランジスタ部90の更に別のレイアウトパターン構成として、センスアンプ6若しくはシールド電源110に接続される拡散層のみを共有し、ビット線BLに接続される拡散層は各ビット線スイッチトランジスタで独立になるように配置し、ひとつの拡散層を2つのビット線スイッチトランジスタで共有して面積を削減する例は、図40に示すように、ビット線スイッチトランジスタ70−1,70−2,70−3;72−1,72−2,72−3と、ビット線スイッチトランジスタ70−1,70−2,70−3;72−1,72−2,72−3の活性化領域12−1,12−2,12−3;13−1,13−2,13−3と、活性化領域12−1,12−2,12−3;13−1,13−2,13−3内に形成されたn+ 拡散層60と、n+ 拡散層60内に形成されるビット線接続コンタクトプラグ64及びセンスアンプ/シールド電源コンタクトプラグ66と、行方向に配列されたビット線スイッチトランジスタ70−1,70−2,70−3;72−1,72−2,72−3のゲートに共通に接続されたゲート電極14a,14bとから構成される。尚、図40において、ビット線スイッチトランジスタ70−1,70−2,70−3;72−1,72−2,72−3の活性化領域12−1,12−2,12−3;13−1,13−2,13−3に与えられる電極配線等については記載を省略している。
図38において、チャネル幅に垂直な方向であるV−V線に沿うビット線スイッチトランジスタの模式的断面構造は、図41に示すように、pウェル領域25と、pウェル領域25内に形成された素子分離領域28と、活性化領域13−2を定義するn-拡散層62と、n-拡散層62内に形成されるn+拡散層60と、n+拡散層60に対してそれぞれ配置されるビット線接続コンタクトプラグ64及びセンスアンプ/シールド電源コンタクトプラグ66と、ビット線スイッチトランジスタのゲート絶縁膜33と、ゲート絶縁膜33上に配置されるゲート電極14とを備える。
図38乃至図40に対応する第3の実施の形態の第1の変形例を、それぞれ図43乃至図45に示す。
本発明の第3の実施の形態の第1の変形例に係る不揮発性半導体記憶装置において、ビット線スイッチトランジスタ部90のレイアウトパターン構成として、チャネル幅に平行な第2の方向にゲート電極14a,14bをそれぞれ共有して複数個配置し、ビット線接続コンタクトプラグ64はビット線BLに、センスアンプ/シールド電源コンタクトプラグ66はセンスアンプ6又はシールド電源110に接続する例は、図43に示される。
本発明の第3の実施の形態の第1の変形例に係る不揮発性半導体記憶装置において、ビット線スイッチトランジスタ部90の別のレイアウトパターン構成としてチャネル幅に垂直な第1の方向に、ソース・ドレイン拡散層を隣り合うビット線スイッチトランジスタで共有するように、複数個配置することで面積を削減する例は、図44に示される。
本発明の第3の実施の形態の第1の変形例に係る不揮発性半導体記憶装置において、ビット線スイッチトランジスタ部90の更に別のレイアウトパターン構成として、センスアンプ6に接続される拡散層のみ共有し、ビット線BLに接続される拡散層は各ビット線スイッチトランジスタで独立になるように配置し、ひとつの拡散層を2つのビット線スイッチトランジスタで共有して面積を削減する例は、図45に示される。
図38乃至図40に対応する第3の実施の形態の第2の変形例を、それぞれ図50乃至図52に示す。
本発明の第3の実施の形態の第2の変形例に係る不揮発性半導体記憶装置において、ビット線スイッチトランジスタ部90の更に別のレイアウトパターン構成として、チャネル幅に平行な第2の方向にゲート電極14a,14bをそれぞれ共有して複数個配置し、ビット線接続コンタクトプラグ64はビット線BLに、センスアンプ/シールド電源コンタクトプラグ66はセンスアンプ6又はシールド電源110に接続すると共に、E>G,E’>G’,G=0と設定する例は、図50に示される。
本発明の第3の実施の形態の第2の変形例に係る不揮発性半導体記憶装置において、ビット線スイッチトランジスタ部90の更に別のレイアウトパターン構成として、チャネル幅に垂直な第1の方向に、ソース・ドレイン拡散層を隣り合うビット線スイッチトランジスタで共有するように、複数個配置することで面積を削減すると共に、E>G,E’>G’,G=0と設定する例は、図51に示される。
本発明の第3の実施の形態の第2の変形例に係る不揮発性半導体記憶装置において、ビット線スイッチトランジスタ部90の更に別のレイアウトパターン構成として、センスアンプ6又はシールド電源110に接続する拡散層のみ共有し、ビット線BLに接続される拡散層は各ビット線スイッチトランジスタで独立になるように配置し、1つの拡散層を2つの各ビット線スイッチトランジスタで共有して面積を削減すると共に、E>G,E’>G’,G=0と設定する例は、図52に示される。
チャネル幅に垂直な方向であるVII−VII線に沿うビット線スイッチトランジスタの別の模式的断面構造として、ソース側拡散層はn+拡散層60のみで形成し、n-拡散層62を形成しない構造は、図55に示すように、pウェル領域25と、pウェル領域25内に形成された素子分離領域28と、ドレイン側にのみ形成されるn-拡散層62と、n-拡散層62内に形成されるn+拡散層60と、ソース側に形成されるn+拡散層60と、n+拡散層60に対してそれぞれ配置されるビット線接続コンタクトプラグ64及びセンスアンプ/シールド電源コンタクトプラグ66と、ビット線スイッチトランジスタのゲート絶縁膜33と、ゲート絶縁膜33上に配置されるゲート電極14とを備える。
図38乃至図40に対応する第3の実施の形態の第4の変形例を、それぞれ図57乃至図59に示す。
本発明の第3の実施の形態の第4の変形例に係る不揮発性半導体記憶装置において、ビット線スイッチトランジスタ部90の更に別のレイアウトパターン構成として、チャネル幅に平行な第2の方向にゲート電極14a,14bをそれぞれ共有して複数個配置し、ビット線接続コンタクトプラグ64はビット線BLに、センスアンプ/シールド電源コンタクトプラグ66はセンスアンプ6又はシールド電源110に接続すると共に、E>G,E’>G’,G=0,F=0と設定する例は、図57に示される。
本発明の第3の実施の形態の第4の変形例に係る不揮発性半導体記憶装置において、ビット線スイッチトランジスタ部90の更に別のレイアウトパターン構成として、第1の方向に、ソース・ドレイン拡散層を隣り合うトランジスタで共有するように、複数個配置することで面積を削減すると共に、E>G,E’>G’,G=0,F=0と設定する例は、図58に示される。
本発明の第3の実施の形態の第4の変形例に係る不揮発性半導体記憶装置において、ビット線スイッチトランジスタ部90の更に別のレイアウトパターン構成として、センスアンプ6若しくはシールド電源110に接続される拡散層のみ共有し、ビット線BLに接続される拡散層は各ビット線スイッチトランジスタで独立になるように配置し、1つの拡散層を2つのビット線スイッチトランジスタで共有して面積を削減すると共に、E>G,E’>G’,G=0,F=0と設定する例は、図59に示される。
チャネル幅に垂直な方向であるIX−IX線に沿うビット線スイッチトランジスタの別の模式的断面構造として、ソース側拡散層はn+拡散層60のみで形成し、n-拡散層62を形成しない構造は、図62に示すように、pウェル領域25と、pウェル領域25内に形成された素子分離領域28と、ドレイン側にのみ形成されるn-拡散層62と、n-拡散層62内に形成されるn+拡散層60と、ソース側に形成されるn+拡散層60と、n+拡散層60に対してそれぞれ配置されるビット線接続コンタクトプラグ64及びセンスアンプ/シールド電源コンタクトプラグ66と、ビット線スイッチトランジスタのゲート絶縁膜33と、ゲート絶縁膜33上に配置されるゲート電極14とを備える。
(AND構成)
本発明の不揮発性半導体記憶装置は、電気的に書き換え可能な半導体メモリをメモリセルアレイとして備え、高耐圧系トランジスタにより構成される周辺回路を有する。ワード線に接続されたワード線転送トランジスタと、ビット線に接続されたビット線スイッチトランジスタの高耐圧を保ちつつ、素子の寸法を縮小する不揮発性半導体記憶装置において、メモリセルアレイ100の回路構成はNAND型に限定されるものではなく他の回路構成を適用することもできる。
(NOR構成)
本発明の第5の実施の形態に係る不揮発性半導体記憶装置として、メモリセルアレイ100に適用するNOR型回路構成のEEPROMは、図65に示すように、点線で囲まれた複数のNORセルユニット29が行方向に配列された構成を有する。
(2トランジスタ/セル構成)
本発明の第6の実施の形態に係る不揮発性半導体記憶装置として、メモリセルアレイ100に適用する2トランジスタ/セル構成のEEPROMは、図66に示すように、点線で囲まれた複数のメモリセルブロック36が列方向に配列された構成を有する。本発明の第6の実施の形態に係る不揮発性半導体記憶装置の例では、2トランジスタ/セル方式の構造を基本構造としている。pウェル若しくは半導体基板上に形成されたゲート絶縁膜をトンネル絶縁膜とし、更にゲート絶縁膜上に配置されたフローティングゲート、ゲート間絶縁膜、コントロールゲートからなるスタックゲート構造のメモリセルトランジスタMTを備えている。メモリセルトランジスタMTのドレイン領域は拡散層を介してビット線コンタクト(CB)に接続され、メモリセルトランジスタMTのソース領域は拡散層を介して選択ゲートトランジスタSTのドレイン領域に接続されている。又、選択ゲートトランジスタSTのソース領域は、拡散層を介してソース線コンタクト(CS)に接続されている。このような2トランジスタ/セル方式のメモリセルがワード線方向に並列に配置されて、図66に示すように、メモリセルブロック36が構成される。1つのメモリセルブロック36内ではワード線WLi-2がメモリセルトランジスタMTのコントロールゲートに共通に接続され、ページ単位35を構成している。尚、複数メモリセルブロック36内のページをまとめてページ単位35とすることもあることは勿論である。更に、選択ゲートトランジスタSTのゲートに対しては選択ゲート線SGSが共通に接続されている。一方、列方向においては、2トランジスタ/セル方式のメモリセルトランジスタMT及び選択ゲートトランジスタSTが、列方向において、ソース線SLを中心に折り返されている。2トランジスタ/セル方式のメモリセルトランジスタMT及び選択ゲートトランジスタSTは、ビット線コンタクトCBを介して、ビット線BL0,BL1,BL2,…,BLnに接続され、ソース線コンタクトCSを介して、ソース線SLされて、図66に示すようなメモリセルアレイ100を構成している。
(3トランジスタ/セル構成)
本発明の第7の実施の形態に係る不揮発性半導体記憶装置として、メモリセルアレイ100に適用する3トランジスタ/セル構成のEEPROMは、図67に示すように、点線で囲まれた複数のメモリセルブロック36が列方向に配列された構成を有する。本発明の第7の実施の形態に係る不揮発性半導体記憶装置の例では、3トランジスタ/セル方式の構造を基本構造としている。pウェル若しくは半導体基板上に形成されたゲート絶縁膜をトンネル絶縁膜とし、更にゲート絶縁膜上に配置されたフローティングゲート、ゲート間絶縁膜、コントロールゲートからなるスタックゲート構造のメモリセルトランジスタMTを備えている。
(応用例)
本発明の第1乃至第7の実施の形態に係る不揮発性半導体記憶装置の応用例を本発明の第8の実施の形態として図68に示す。図68は、本実施の形態に係るフラッシュメモリ装置及びシステムの主要構成要素の概略的なブロック図である。図68に示すように、フラッシュメモリシステム142はホストプラットホーム144、及びユニバーサル・シリアル・バス(USB)フラッシュ装置146より構成される。
上記のように、本発明は第1乃至第8の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施の形態及び運用技術が明らかとなろう。
6…センスアンプ
12,13,16,17…活性化領域
14,15…ゲート電極
22,23…ワード線転送トランジスタ
28…素子分離領域(STI)
34…フィールドストッパp+層
48…ワード線接続コンタクトプラグ
49…CG線(ワード線駆動信号線)接続コンタクトプラグ
50,60…n+拡散層
52,62…n-拡散層
64…ビット線接続コンタクトプラグ
66…センスアンプ/シールド電源コンタクトプラグ
70,72…ビット線スイッチトランジスタ
100…メモリセルアレイ
110…シールド電源
MC,MC0〜MCm…メモリセルトランジスタ
BL,BL0〜BLn…ビット線
WL,WL0〜WLm…ワード線
WTS,WT0〜WTm,WTD…ワード線転送トランジスタ
BT0〜BTn…ビット線スイッチトランジスタ
Claims (7)
- 複数のワード線,複数のビット線,及び前記ワード線と前記ビット線の交点に配置されトンネル絶縁膜を有する電気的に書き込み消去可能なメモリセルトランジスタからなるメモリセルアレイと、
ゲート電極、ソース拡散層,チャネル領域及び該チャネル領域上のゲート絶縁膜,及びドレイン拡散層を備え、前記ドレイン拡散層に配置されそれぞれ1個または2個のワード線接続コンタクトプラグを介して前記ワード線に接続され、前記ドレイン拡散層は前記ワード線接続コンタクトプラグ直下にドレイン高濃度領域と前記ドレイン高濃度領域を囲むドレイン低濃領域を有し、ゲート長方向が同じ方向になるように配置された複数のワード線転送トランジスタと、
前記ワード線転送トランジスタは半導体基板上に形成され、前記ワード線転送トランジスタ間の前記素子分離領域の底部に配置されるフィールドストッパ不純物層
とを備え、
前記ワード線転送トランジスタのドレイン拡散層は、隣接するワード線転送トランジスタのドレイン拡散層と素子分離領域を挟んで形成され、
前記ワード線転送トランジスタのチャネル幅は前記ワード線接続コンタクトプラグの幅の6倍より大であり、前記ゲート長の方向を第1の方向、該第1の方向と直交する、チャネル幅方向を第2の方向とした場合に、前記第2の方向における前記ワード線接続コンタクトプラグと前記素子分離領域端との距離は、前記第1の方向における前記ワード線接続コンタクトプラグと前記素子分離領域端との距離よりも大であり、かつ、前記第1の方向における素子分離領域幅は、前記第2の方向における素子分離領域幅よりも大であることを特徴とする不揮発性半導体記憶装置。 - 前記ワード線転送トランジスタのゲート絶縁膜の膜厚が前記メモリセルトランジスタのトンネル絶縁膜の膜厚の2倍よりも大きく、かつ前記フィールドストッパ不純物層の不純物密度は、前記半導体基板領域の不純物密度よりも100倍以上高く、前記前記第2の方向における前記フィールドストッパ不純物層端と前記素子分離領域端との距離は、前記第1の方向における前記フィールドストッパ不純物層端と前記素子分離領域端との距離よりも小であることを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 複数のワード線,複数のビット線,及び前記ワード線と前記ビット線の交点に配置される電気的に書き込み消去可能なメモリセルトランジスタからなるメモリセルアレイと、
ゲート電極、ソース拡散層,チャネル領域及びドレイン拡散層を備え、ゲート長方向が同じ方向になるように配置された複数のワード線転送トランジスタと、
前記ワード線転送トランジスタのドレイン拡散層は、隣接するワード線転送トランジスタのドレイン拡散層と素子分離領域を挟んで形成され、
前記ドレイン拡散層及び前記ソース拡散層に対してそれぞれ1個だけ配置されるワード線接続コンタクトプラグ及びワード線駆動信号線コンタクトプラグ
とを備え、前記ドレイン拡散層は前記ワード線接続コンタクトプラグ直下にドレイン高濃度領域と前記ドレイン高濃度領域を囲むドレイン低濃領域を有し、前記ゲート長方向を第1の方向、該第1の方向と直交する、チャネル幅方向を第2の方向とした場合に、前記第2の方向における前記ワード線接続コンタクトプラグと前記素子分離領域端との距離は、前記第1の方向における前記ワード線接続コンタクトプラグと前記素子分離領域端との距離よりも大であり、かつ、前記第1の方向における素子分離領域幅は、前記第2の方向における素子分離領域幅よりも大であることを特徴とし、前記ワード線転送トランジスタは半導体基板上に形成され、前記ワード線転送トランジスタ間の前記素子分離領域の底部に配置されるフィールドストッパ不純物層を更に備え、前記ワード線転送トランジスタのゲート絶縁膜の膜厚が前記メモリセルトランジスタのトンネル絶縁膜の膜厚の2倍よりも大きく、かつ前記フィールドストッパ不純物層の不純物密度は、前記半導体基板領域の不純物密度よりも100倍以上高く、前記前記第2の方向における前記フィールドストッパ不純物層端と前記素子分離領域端との距離は、前記第1の方向における前記フィールドストッパ不純物層端と前記素子分離領域端との距離よりも小であることを特徴とする不揮発性半導体記憶装置。 - 複数のワード線,複数のビット線,前記ワード線と前記ビット線の交点に配置される電気的に書き込み消去可能なメモリセルトランジスタからなるメモリセルアレイと、
ゲート電極、ソース高濃度領域を有するソース拡散層,ゲート電極,ドレイン拡散層を備え、
前記ドレイン拡散層に配置されるビット線接続コンタクトプラグを介して前記ビット線に接続され、前記ソース拡散層に配置されるセンスアンプコンタクトプラグを介してセンスアンプに接続され、前記ドレイン拡散層は前記ビット線接続コンタクトプラグ直下にドレイン高濃度領域と前記ドレイン高濃度領域を囲むドレイン低濃領域を有し、ゲート長方向が同じ方向になるように配置された複数のビット線スイッチトランジスタ
とを備え、前記ゲート電極と前記ビット線接続コンタクトプラグとの間の距離は、前記ゲート電極と前記センスアンプコンタクトプラグとの間の距離よりも大であり、かつ、
前記ゲート長方向を第1の方向、該第1の方向と直交する、チャネル幅方向を第2の方向とした場合、前記ソース高濃度領域端と前記素子分離領域端との距離は、前記ドレイン高濃度領域端と前記素子分離領域端との距離よりも小であることを特徴とする不揮発性半導体記憶装置。 - 前記ゲート電極と前記ビット線接続コンタクトプラグとの間の距離は、前記ゲート電極と前記センスアンプコンタクトプラグとの間の距離の1.5倍よりも大であり、前記ソース拡散層には前記メモリセルの消去時に5V以下の正の電圧が印加されることを特徴とする請求項4記載の不揮発性半導体記憶装置。
- 前記複数のワード線転送トランジスタはマトリクス状に配置され、
前記第2の方向に隣接する前記複数のワード線転送トランジスタの前記ゲート電極は共通接続されることを特徴とする請求項1〜3の内、いずれか1項に記載の不揮発性半導体記憶装置。 - 前記複数のビット線スイッチトランジスタはマトリクス状に配置され、
前記第2の方向に隣接する前記複数のビット線スイッチトランジスタの前記ゲート電極は共通接続されることを特徴とする請求項4または5に記載の不揮発性半導体記憶装置。
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