JP2004055617A - 半導体記憶装置 - Google Patents
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Abstract
【課題】面積効率を低下させることなくビット線選択トランジスタを配置した半導体記憶装置を提供する。
【解決手段】一様なピッチで配列されたビット線を有するセルアレイと、ビット線を選択的にセンスアンプに接続するための各ビット線端部に接続されたビット線選択トランジスタとを備え、ビット線選択トランジスタは、ビット線と直交する方向に、ビット線のピッチの整数倍からずれた平均配列ピッチをもって並進配列される。
【選択図】 図２
【解決手段】一様なピッチで配列されたビット線を有するセルアレイと、ビット線を選択的にセンスアンプに接続するための各ビット線端部に接続されたビット線選択トランジスタとを備え、ビット線選択トランジスタは、ビット線と直交する方向に、ビット線のピッチの整数倍からずれた平均配列ピッチをもって並進配列される。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に係り、特にセルアレイ端にビット線選択トランジスタが配置された、電気的書き込み及び消去が可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に関する。
【０００２】
【従来の技術】
大容量のＮＡＮＤ型ＥＥＰＲＯＭでは、微細ピッチで配列されるビット線を奇数番と偶数番に分けて、そのいずれか一方を選択してセンスアンプに接続するように構成される。この場合、セルアレイのビット線端には、奇偶のビット線を選択するためのビット線選択トランジスタが配置される。
【０００３】
図１０は、その様なＮＡＮＤ型ＥＥＰＲＯＭにおける隣接する奇数番ビット線ＢＬｏと偶数番ビット線ＢＬｅに着目して、セルアレイ１からセンスアンプ（Ｓ／Ａ）２までの構成を示している。セルアレイ１は、複数（図の例では１６個）の不揮発性メモリセルＭＣ０〜ＭＣ１５が直列接続されたＮＡＮＤセルユニットを配列して構成される。各ＮＡＮＤセルユニットの一端は、選択トランジスタＳ１を介してビット線ＢＬｏ又はＢＬｅに接続され、他端は選択トランジスタＳ２を介して共通ソース線ＣＥＬＳＲＣに接続される。
【０００４】
メモリセルＭＣ０〜ＭＣ１５の制御ゲートはそれぞれ、ビット線ＢＬｏ，ＢＬｅと交差して配設されるワード線ＷＬ０〜ＷＬ１５に接続される。選択トランジスタＳ１，Ｓ２のゲートはワード線と並行する選択ゲート線ＳＧＤ，ＳＧＳに接続される。このセルアレイ１のビット線ＢＬｏ，ＢＬｅ端部は、選択信号ＢＬＳｏ，ＢＬＳｅにより制御されるビット線選択トランジスタＱ０，Ｑ１を介して、共通のセンス用ビット線ＳＢＬに接続され、このセンス用ビット線ＳＢＬにセンスアンプ２が接続される。
【０００５】
ビット線選択トランジスタＱ０，Ｑ１は、高耐圧トランジスタであることが要求される。これは、データ消去時にビット線に高電圧の消去電圧がかかるためである。この事情を具体的に説明する。ＮＡＮＤ型ＥＥＰＲＯＭでは、データ書き込みは、ｐ型ウェルを０Ｖに保持して、選択されたワード線に２０Ｖ程度の書き込み電圧を与えて、チャネル領域から選択セルの浮遊ゲートに電子を注入させる。これにより、セルのしきい値が高くなった状態が書き込み状態（例えば、“０”データ状態）である。一方、データ消去は、ｐ型ウェルを共有するセルブロック単位での一括消去が行われる。この消去時は、セルブロック内の全ワード線を０Ｖ、ビット線をフローティングとして、ｐ型ウェルには、２０Ｖ程度の消去電圧を印加して、各メモリセルの浮遊ゲートの電荷を基板側に放出させる。これにより、メモリセルは、しきい値の低い消去状態となる。
【０００６】
データ消去時、ビット線が接続されたｎ型拡散層とｐ型ウェルの間は順バイアスになるためには、フローティングに保持されるビット線にまで消去電圧２０Ｖが現れることになる。ビット線選択トランジスタは、セルアレイのｐ型ウェルとは別のｐ型ウェルに形成されるが、ビット線が２０Ｖにまでなったときに、ビット線選択トランジスタのｎ型ソース／ドレイン拡散層とｐ型ウェルとの間で接合破壊が生じると、周辺回路の破壊につながる。従って周辺回路保護のためには、ビット線選択トランジスタは高耐圧でなければならない。
【０００７】
以上のように、ビット線選択トランジスタは高耐圧トランジスタである必要から、その小型化には制約があり、セルアレイのビット線をより微細ピッチで配列したときに、ビット線選択トランジスタのレイアウトが問題になる。具体的にこの問題を説明する。
【０００８】
図１１は、あるカラムアドレス＜ｋ＞で８ビット単位でデータ入出力を行う場合の、奇偶８本ずつの１６本のビット線ＢＬｏ０＜ｋ＞，ＢＬｅ０＜ｋ＞，…，ＢＬｏ７＜ｋ＞，ＢＬｅ７＜ｋ＞と、これに対応する１６個のビット線選択トランジスタＱ０〜Ｑ１５のレイアウト例を示している。図示のように、ビット線選択トランジスタは、隣接する奇偶ビット線対応の２個ずつがソース／ドレイン拡散層を共有して、ビット線方向に８段ずつの２列が配置される。ビット線選択トランジスタのゲート（斜線で示す）は、ビット線と交差する方向に連続的にパターン形成されて、選択信号ＢＬＳｏ，ＢＬＳｅが与えられることになる。
【０００９】
８段のビット線選択トランジスタは、ビット線ピッチをａとして、８ビット線分のピッチｂ（＝８ａ）で配列される。拡散層を共有する各トランジスタ対の共有拡散層がセンス用ビット線ＳＢＬ０〜ＳＢＬ７に接続される。即ち、８段×２列のビット線選択トランジスタから８本のセンス用ビット線ＳＢＬ０＜ｋ＞〜ＳＢＬ７＜ｋ＞が引き出されて、これが８個のセンスアンプＳ／Ａ０〜Ｓ／Ａ７に接続される。この８個のセンスアンプＳ／Ａ０〜Ｓ／Ａ７の８ビットデータが、１カラムアドレスで同時に入出力バッファを介して入出力されることになる。
【００１０】
【発明が解決しようとする課題】
図１１のレイアウトにおいて、ビット線ピッチａが更に微細化された場合に、ビット線選択トランジスタの配列ピッチｂ＝８ａを確保することが難しくなる。これに対して、ビット線選択トランジスタの配列ピッチを１６ビット線分のピッチｂ＝１６ａとすることが考えられる。この場合、ビット線選択トランジスタの配列は、１６ビット線に対して１６段１列となる。しかしこれは、ビット線選択トランジスタの配置に必要以上の周期を与える結果となり、チップの面積効率を著しく低下させることになる。
【００１１】
この発明は、上記事情を考慮してなされたもので、面積効率を低下させることなくビット線選択トランジスタを配置した半導体記憶装置を提供することを目的としている。
【００１２】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、一様なピッチで配列されたビット線を有するセルアレイと、前記ビット線を選択的にセンスアンプに接続するための各ビット線端部に接続されたビット線選択トランジスタとを備え、前記ビット線選択トランジスタは、前記ビット線と直交する方向に、前記ビット線のピッチの整数倍からずれた平均配列ピッチをもって並進配列されていることを特徴とする。
この発明はまた、前記ビット線選択トランジスタが、前記ビット線と直交する方向に、前記ビット線のピッチの８倍より大きな整数倍（より具体的には、２のべき乗倍以外の整数倍であって、例えば１０倍）の平均配列ピッチをもって並進配列されていることを特徴とする。
【００１３】
この発明によると、ビット線選択トランジスタを、そのビット線と直交する方向の平均配列ピッチがビット線ピッチの整数倍からずれた状態に、或いはビット線ピッチの８倍より大きな整数倍になるようにレイアウトすることによって、面積効率を低下させることなく、ビット線選択トランジスタの配置が可能になる。
【００１４】
この発明において具体的に、ビット線選択トランジスタのビット線と直交する方向の配列に２種以上の配列ピッチを有するものとする。また、ビット線選択トランジスタは、ビット線の長手方向に複数段配列され且つ、ビット線位置に応じて２種以上の配列段数を有するものとする。
【００１５】
ビット線選択トランジスタは、ゲート幅方向がビット線と直交するようにレイアウトしてもよいし、或いはゲート長方向がビット線と直交するようにレイアウトしてもよい。
【００１６】
この発明において、ビット線選択トランジスタは具体的には、奇数番のビット線と偶数番のビット線を選択するものであって、偶数番目のビット線を選択するビット線選択トランジスタとこれと隣接する奇数番目のビット線を選択するビット線選択トランジスタは共通のソース／ドレイン拡散層を持って形成される。そして共通のソース／ドレイン拡散層は、隣接する奇数番目と偶数番目のビット線で共有されるセンスアンプにつながるセンス用ビット線に接続される。
【００１７】
この発明が適用される半導体記憶装置は好ましくは、セルアレイが、電気的書き込み及び消去が可能な不揮発性メモリセルを配列して構成されている。更に好ましくは、セルアレイは、電気的書き込み及び消去が可能な不揮発性メモリセルを配列して構成され、不揮発性メモリセルは、複数個ずつ隣接するもの同士でソース／ドレイン拡散層を共有して直列接続されたＮＡＮＤセルユニットを構成する。
【００１８】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図１は、一実施の形態によるＮＡＮＤ型ＥＥＰＲＯＭのビット線選択トランジスタのレイアウトを示している。図１０に示したように、セルアレイ１は、複数（図の例では１６個）の不揮発性メモリセルＭＣ０〜ＭＣ１５が、隣接するもの同士でソース／ドレイン拡散層を共有する形で直列接続されたＮＡＮＤセルユニットを構成して、マトリクス配列されている。各ＮＡＮＤセルユニットの一端は、選択トランジスタＳ１を介してビット線ＢＬｏ又はＢＬｅに接続され、他端は選択トランジスタＳ２を介して共通ソース線ＣＥＬＳＲＣに接続される。メモリセルＭＣ０〜ＭＣ１５の制御ゲートはそれぞれ、ビット線ＢＬｏ，ＢＬｅと交差して配設されるワード線ＷＬ０〜ＷＬ１５に接続される。選択トランジスタＳ１，Ｓ２のゲートはワード線と並行する選択ゲート線ＳＧＤ，ＳＧＳに接続される。
【００１９】
図１では、セルアレイの奇偶ビット線ＢＬｏ，ＢＬｅがピッチａで配置される場合のビット線端部に配置されるビット線選択トランジスタを、１６ビット線分で８段×２列に配置することは出来ないが、２０ビット線分を１０段×２列に配置する例を示している。ビット線総数は通常、１６の整数倍１６ｎである。ビット線総数が８０ｎである場合には、図示のようにビット線８０本毎に、ビット線選択トランジスタを、１０段×８列配置すればよい。
【００２０】
即ちこのビット線トランジスタの配列は、通常ビット線ピッチの２のべき乗倍のピッチで配列されるところを、２のべき乗倍以外の整数倍の平均配列ピッチとしたことに特徴がある。
【００２１】
ビット線選択トランジスタは、ビット線方向に、（Ｑ０，Ｑ１），（Ｑ２，Ｑ３），（Ｑ１４，Ｑ１５）のように、隣接する奇偶ビット線に接続される２段ずつが、ソース／ドレイン拡散層を共有して形成される。トランジスタはチャネル幅方向（即ちゲート幅方向）がビット線と直交する方向にレイアウトされており、ビット線と直交する方向に並ぶビット線選択トランジスタのゲートは、奇偶のビット線選択信号ＢＬＳｏ，ＢＬＳｅが供給される共通のゲート配線１１ｏ，１１ｅとして形成される。
【００２２】
ビット線選択トランジスタのゲート幅方向（ゲート配線方向）の配列ピッチｂは、ｂ＝１０ａとすればよい。１０段×８列のビット線選択トランジスタは、１６本のビット線毎に１６個ずつ必要であり、図示のように、８０ビット線の範囲に、１６個ずつの５ブロックＢ０〜Ｂ４のビット線選択トランジスタが配置される。センスアンプ列１２は、各ブロックＢ０〜Ｂ４に対応して８個ずつのセンスアンプ群Ｓ／Ａ＜０＞〜Ｓ／Ａ＜４＞が配置され、各センスアンプ群に１６個のビット線選択トランジスタＱ０〜Ｑ１５の共通のソース／ドレイン拡散層から引き出される８本のセンス用ビット線が接続される。
【００２３】
図１は、ビット線総数が、１６と１０の最小公倍数である８０の整数倍である例を示しており、このときビット線選択トランジスタは、上述のように１０段×８ｎ列に配置すればよい。そしてこのとき、ビット線選択トランジスタの配列ピッチはｂ＝１０ａとすればよい。しかし一般にビット線総数が８０ｎではない場合には、ビット線選択トランジスタの段数が１０段ではない部分を織り込むことが必要になる。
【００２４】
図２は、ビット線総数が８０ｎ＋１６である場合のビット線選択トランジスタのレイアウトを、図１に対応させて示している。前述のように、ビット線８０ｎ本の範囲については、ビット線選択トランジスタは、２０ビット線分ずつ１０段×２列の配置とすることができ、残り１６本については、８段×２列の配置とすればよい。このとき、ビット線選択トランジスタのゲート幅方向の配列ピッチｂは、全体にわたって一定でもよいが、必ずしも一定である必要はない。図２に示すように、２０ビット線分ずつの領域では平均トランジスタ配列ピッチは、ｂ１＝１０ａ−α／４ｎであり、１６ビット線分の領域では平均トランジスタ配列ピッチは、ｂ２＝８ａ＋αとなる。全体では、ビット線選択トランジスタの平均配列ピッチは、ｂ＝（８０ｎ＋１６）ａ／（８ｎ＋２）＝１０ａ−２ａ／（４ｎ＋１）となる。即ち、ビット線選択トランジスタのビット線と直交する方向の平均配列ピッチは、ビット線ピッチａの整数倍からずれた値になる。
【００２５】
図３〜図７は、図２或いは図１におけるビット線選択トランジスタのレイアウトをより具体的に、配線部分を含めて、８０ビット線部分についての１６ビット線毎のブロックＢ０〜Ｂ４毎に示したものである。これらの各ブロックＢ０〜Ｂ４は、１カラムアドレスで８ビットデータを入出力するカラムアドレス＜０＞〜＜４＞に対応し、従って、各ブロック毎に８個ずつのセンスアンプ群Ｓ／Ａ＜０＞〜＜４＞が配置される。
【００２６】
図３〜図７に示すように、ビット線ＢＬｏ，ＢＬｅは、セルアレイ領域から、接続されるべきビット線選択トランジスタの領域まで延長して配線され、対応するソース／ドレイン拡散層に対して破線で示す横方向配線により接続される。横方向配線は、ビット線ＢＬｏ，ＢＬｅとは異なる層のメタル配線である。８個ずつのセンスアンプ群Ｓ／Ａには、それぞれセンス用ビット線ＳＢＬ０〜７がセルアレイのビット線ＢＬｏ，ＢＬｅと並行して配設され、これらも破線で示す横方向配線により、各トランジスタ対の共通拡散層に接続される。
【００２７】
図２は、ビット線総数が８０ｎ＋１６の場合であるが、その他ビット線総数が８０ｎ＋３２，８０ｎ＋４８，８０ｎ＋６４等の場合にも、ビット線選択トランジスタの段数が１０段ではない部分を織り込むことが必要である。図８は、ビット線総数が８０ｎ＋４８の場合を示している。この場合、８０ｎビット線部分は、微妙なビット線部とトランジスタ部とのピッチのずれを別にすれば、図１で説明したと同様に、１０段×８ｎ列のビット線選択トランジスタ配置とする。残り４８ビット線部分に対応して、図８に示すように、１０段×４列＋８段１列のトランジスタ配置とする。このときビット線選択トランジスタのゲート幅方向の配列ピッチｂは、平均すれば、ｂ＝（８０ｎ＋４８）ａ／（８ｎ＋５）＝１０ａ−２ａ／（８ｎ＋５）となる。
【００２８】
以下、図には示さないが、ビット線総数が８０ｎ＋３２の場合には、１０段×８ｎ列と８段×４列のトランジスタ配置とする。このときビット線選択トランジスタのゲート幅方向の配列ピッチｂは、平均すれば、ｂ＝１０ａ−２ａ／（２ｎ＋１）となる。またビット線総数が８０ｎ＋６４の場合には、１０段×（８ｎ＋４）列と８段×３列のトランジスタ配置とする。このときビット線選択トランジスタのゲート幅方向の配列ピッチｂは、平均すれば、ｂ＝１０ａ−６ａ／（８ｎ＋７）となる。
【００２９】
以上をまとめるとこの実施の形態においては、ビット線選択トランジスタのビット線と直交する方向の配列ピッチは、平均して、８ビット線分より大きく１０ビット線分以下である。即ちこのトランジスタの平均配列ピッチをビット線ピッチの１０倍或いは整数倍からずれた値にする設定することで、８ビット線分の周期に収められない場合にも余裕を持ってビット線選択トランジスタを配置することができる。しかも、１６ビット線分の周期で配置する場合のような無駄な面積をとらない。トランジスタ配列に一部、段数の異なる部分が生じるものの、高いチップ面積効率が期待できる。
【００３０】
ここまでの実施の形態では、隣接する奇偶ビット線ＢＬｏ，ＢＬｅに接続されるビット線選択トランジスタの対を、ビット線方向に並ぶようにレイアウトしている。これに対して、トランジスタを９０°回転させて、隣接する奇偶ビット線ＢＬｏ，ＢＬｅに接続されるビット線選択トランジスタの対を、ビット線と直交する方向に並ぶように、言い換えればゲート長方向がビット線と直交するようにレイアウトすることもできる。その様な実施の形態のビット線選択トランジスタのレイアウトを、図９に示す。
【００３１】
ここでは、トランジスタ対のゲート長方向の幅が４０ビット線分に収まる場合を示している。ビット線総数が４０の整数倍であれば、４０ビット線分の幅ｂ１（＝４０ａ）内に２０段のトランジスタ対を配置することにより、面積の無駄なく、ビット線選択トランジスタのレイアウトができる。但し図９では、ビット線総数が４０の整数倍と４２の整数倍の和として表させる場合を示している。このとき、４２ビット線分の幅ｂ２（＝４２ａ）内には、２１段のトランジスタ対を配置する。この結果、ビット線と直交する方向のビット線選択トランジスタの配列ピッチの平均は、ｂ１より大きく、ｂ２より小さいものとなる。
【００３２】
ビット線ＢＬｏ，ＢＬｅ及びセンス用ビット線ＳＢＬと各トランジスタ拡散層の接続は、先の実施の形態と同様に、破線で示す横方向の交差配線を利用して行うことができる。
この実施の形態によっても、ビット線方向のビット線選択トランジスタの段数が一部異なるものの、面積効率のよいトランジスタ配置が可能になる。
【００３３】
上記実施の形態では、センスアンプをビット線の片側にのみ配置する場合を説明したが、ビット線ピッチの微細化が更に進むと、この様なセンスアンプ配置が困難になる場合もある。その場合には、例えば８Ｉ／Ｏのうち、４Ｉ／Ｏずつをビット線の両端に振り分けて配置することが有効になる。
【００３４】
【発明の効果】
以上述べたようにこの発明によれば、面積効率を低下させることなくビット線選択トランジスタを配置した半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態によるビット線選択トランジスタのレイアウトを示す図である。
【図２】他の実施の形態によるビット線選択トランジスタのレイアウトを示す図である。
【図３】図２のトランジスタブロックＢ０とその配線レイアウトを示す図である。
【図４】図２のトランジスタブロックＢ１とその配線レイアウトを示す図である。
【図５】図２のトランジスタブロックＢ２とその配線レイアウトを示す図である。
【図６】図２のトランジスタブロックＢ３とその配線レイアウトを示す図である。
【図７】図２のトランジスタブロックＢ４とその配線レイアウトを示す図である。
【図８】他の実施の形態によるビット線選択トランジスタのレイアウトを示す図である。
【図９】他の実施の形態によるビット線選択トランジスタのレイアウトを示す図である。
【図１０】ＮＡＮＤ型ＥＥＰＲＯＭのセルアレイ構成を示す図である。
【図１１】従来のＮＡＮＤ型ＥＥＰＲＯＭにおけるビット線選択トランジスタのレイアウトを示す図である。
【符号の説明】
ＢＬｏ，ＢＬｅ…ビット線、Ｑ０〜Ｑ１５…ビット線選択トランジスタ、ＢＬＳｏ，ＢＬＳｅ…ビット線選択信号、１１ｏ，１１ｅ…ゲート配線、１２…センスアンプ列。
【発明の属する技術分野】
この発明は、半導体記憶装置に係り、特にセルアレイ端にビット線選択トランジスタが配置された、電気的書き込み及び消去が可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に関する。
【０００２】
【従来の技術】
大容量のＮＡＮＤ型ＥＥＰＲＯＭでは、微細ピッチで配列されるビット線を奇数番と偶数番に分けて、そのいずれか一方を選択してセンスアンプに接続するように構成される。この場合、セルアレイのビット線端には、奇偶のビット線を選択するためのビット線選択トランジスタが配置される。
【０００３】
図１０は、その様なＮＡＮＤ型ＥＥＰＲＯＭにおける隣接する奇数番ビット線ＢＬｏと偶数番ビット線ＢＬｅに着目して、セルアレイ１からセンスアンプ（Ｓ／Ａ）２までの構成を示している。セルアレイ１は、複数（図の例では１６個）の不揮発性メモリセルＭＣ０〜ＭＣ１５が直列接続されたＮＡＮＤセルユニットを配列して構成される。各ＮＡＮＤセルユニットの一端は、選択トランジスタＳ１を介してビット線ＢＬｏ又はＢＬｅに接続され、他端は選択トランジスタＳ２を介して共通ソース線ＣＥＬＳＲＣに接続される。
【０００４】
メモリセルＭＣ０〜ＭＣ１５の制御ゲートはそれぞれ、ビット線ＢＬｏ，ＢＬｅと交差して配設されるワード線ＷＬ０〜ＷＬ１５に接続される。選択トランジスタＳ１，Ｓ２のゲートはワード線と並行する選択ゲート線ＳＧＤ，ＳＧＳに接続される。このセルアレイ１のビット線ＢＬｏ，ＢＬｅ端部は、選択信号ＢＬＳｏ，ＢＬＳｅにより制御されるビット線選択トランジスタＱ０，Ｑ１を介して、共通のセンス用ビット線ＳＢＬに接続され、このセンス用ビット線ＳＢＬにセンスアンプ２が接続される。
【０００５】
ビット線選択トランジスタＱ０，Ｑ１は、高耐圧トランジスタであることが要求される。これは、データ消去時にビット線に高電圧の消去電圧がかかるためである。この事情を具体的に説明する。ＮＡＮＤ型ＥＥＰＲＯＭでは、データ書き込みは、ｐ型ウェルを０Ｖに保持して、選択されたワード線に２０Ｖ程度の書き込み電圧を与えて、チャネル領域から選択セルの浮遊ゲートに電子を注入させる。これにより、セルのしきい値が高くなった状態が書き込み状態（例えば、“０”データ状態）である。一方、データ消去は、ｐ型ウェルを共有するセルブロック単位での一括消去が行われる。この消去時は、セルブロック内の全ワード線を０Ｖ、ビット線をフローティングとして、ｐ型ウェルには、２０Ｖ程度の消去電圧を印加して、各メモリセルの浮遊ゲートの電荷を基板側に放出させる。これにより、メモリセルは、しきい値の低い消去状態となる。
【０００６】
データ消去時、ビット線が接続されたｎ型拡散層とｐ型ウェルの間は順バイアスになるためには、フローティングに保持されるビット線にまで消去電圧２０Ｖが現れることになる。ビット線選択トランジスタは、セルアレイのｐ型ウェルとは別のｐ型ウェルに形成されるが、ビット線が２０Ｖにまでなったときに、ビット線選択トランジスタのｎ型ソース／ドレイン拡散層とｐ型ウェルとの間で接合破壊が生じると、周辺回路の破壊につながる。従って周辺回路保護のためには、ビット線選択トランジスタは高耐圧でなければならない。
【０００７】
以上のように、ビット線選択トランジスタは高耐圧トランジスタである必要から、その小型化には制約があり、セルアレイのビット線をより微細ピッチで配列したときに、ビット線選択トランジスタのレイアウトが問題になる。具体的にこの問題を説明する。
【０００８】
図１１は、あるカラムアドレス＜ｋ＞で８ビット単位でデータ入出力を行う場合の、奇偶８本ずつの１６本のビット線ＢＬｏ０＜ｋ＞，ＢＬｅ０＜ｋ＞，…，ＢＬｏ７＜ｋ＞，ＢＬｅ７＜ｋ＞と、これに対応する１６個のビット線選択トランジスタＱ０〜Ｑ１５のレイアウト例を示している。図示のように、ビット線選択トランジスタは、隣接する奇偶ビット線対応の２個ずつがソース／ドレイン拡散層を共有して、ビット線方向に８段ずつの２列が配置される。ビット線選択トランジスタのゲート（斜線で示す）は、ビット線と交差する方向に連続的にパターン形成されて、選択信号ＢＬＳｏ，ＢＬＳｅが与えられることになる。
【０００９】
８段のビット線選択トランジスタは、ビット線ピッチをａとして、８ビット線分のピッチｂ（＝８ａ）で配列される。拡散層を共有する各トランジスタ対の共有拡散層がセンス用ビット線ＳＢＬ０〜ＳＢＬ７に接続される。即ち、８段×２列のビット線選択トランジスタから８本のセンス用ビット線ＳＢＬ０＜ｋ＞〜ＳＢＬ７＜ｋ＞が引き出されて、これが８個のセンスアンプＳ／Ａ０〜Ｓ／Ａ７に接続される。この８個のセンスアンプＳ／Ａ０〜Ｓ／Ａ７の８ビットデータが、１カラムアドレスで同時に入出力バッファを介して入出力されることになる。
【００１０】
【発明が解決しようとする課題】
図１１のレイアウトにおいて、ビット線ピッチａが更に微細化された場合に、ビット線選択トランジスタの配列ピッチｂ＝８ａを確保することが難しくなる。これに対して、ビット線選択トランジスタの配列ピッチを１６ビット線分のピッチｂ＝１６ａとすることが考えられる。この場合、ビット線選択トランジスタの配列は、１６ビット線に対して１６段１列となる。しかしこれは、ビット線選択トランジスタの配置に必要以上の周期を与える結果となり、チップの面積効率を著しく低下させることになる。
【００１１】
この発明は、上記事情を考慮してなされたもので、面積効率を低下させることなくビット線選択トランジスタを配置した半導体記憶装置を提供することを目的としている。
【００１２】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、一様なピッチで配列されたビット線を有するセルアレイと、前記ビット線を選択的にセンスアンプに接続するための各ビット線端部に接続されたビット線選択トランジスタとを備え、前記ビット線選択トランジスタは、前記ビット線と直交する方向に、前記ビット線のピッチの整数倍からずれた平均配列ピッチをもって並進配列されていることを特徴とする。
この発明はまた、前記ビット線選択トランジスタが、前記ビット線と直交する方向に、前記ビット線のピッチの８倍より大きな整数倍（より具体的には、２のべき乗倍以外の整数倍であって、例えば１０倍）の平均配列ピッチをもって並進配列されていることを特徴とする。
【００１３】
この発明によると、ビット線選択トランジスタを、そのビット線と直交する方向の平均配列ピッチがビット線ピッチの整数倍からずれた状態に、或いはビット線ピッチの８倍より大きな整数倍になるようにレイアウトすることによって、面積効率を低下させることなく、ビット線選択トランジスタの配置が可能になる。
【００１４】
この発明において具体的に、ビット線選択トランジスタのビット線と直交する方向の配列に２種以上の配列ピッチを有するものとする。また、ビット線選択トランジスタは、ビット線の長手方向に複数段配列され且つ、ビット線位置に応じて２種以上の配列段数を有するものとする。
【００１５】
ビット線選択トランジスタは、ゲート幅方向がビット線と直交するようにレイアウトしてもよいし、或いはゲート長方向がビット線と直交するようにレイアウトしてもよい。
【００１６】
この発明において、ビット線選択トランジスタは具体的には、奇数番のビット線と偶数番のビット線を選択するものであって、偶数番目のビット線を選択するビット線選択トランジスタとこれと隣接する奇数番目のビット線を選択するビット線選択トランジスタは共通のソース／ドレイン拡散層を持って形成される。そして共通のソース／ドレイン拡散層は、隣接する奇数番目と偶数番目のビット線で共有されるセンスアンプにつながるセンス用ビット線に接続される。
【００１７】
この発明が適用される半導体記憶装置は好ましくは、セルアレイが、電気的書き込み及び消去が可能な不揮発性メモリセルを配列して構成されている。更に好ましくは、セルアレイは、電気的書き込み及び消去が可能な不揮発性メモリセルを配列して構成され、不揮発性メモリセルは、複数個ずつ隣接するもの同士でソース／ドレイン拡散層を共有して直列接続されたＮＡＮＤセルユニットを構成する。
【００１８】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図１は、一実施の形態によるＮＡＮＤ型ＥＥＰＲＯＭのビット線選択トランジスタのレイアウトを示している。図１０に示したように、セルアレイ１は、複数（図の例では１６個）の不揮発性メモリセルＭＣ０〜ＭＣ１５が、隣接するもの同士でソース／ドレイン拡散層を共有する形で直列接続されたＮＡＮＤセルユニットを構成して、マトリクス配列されている。各ＮＡＮＤセルユニットの一端は、選択トランジスタＳ１を介してビット線ＢＬｏ又はＢＬｅに接続され、他端は選択トランジスタＳ２を介して共通ソース線ＣＥＬＳＲＣに接続される。メモリセルＭＣ０〜ＭＣ１５の制御ゲートはそれぞれ、ビット線ＢＬｏ，ＢＬｅと交差して配設されるワード線ＷＬ０〜ＷＬ１５に接続される。選択トランジスタＳ１，Ｓ２のゲートはワード線と並行する選択ゲート線ＳＧＤ，ＳＧＳに接続される。
【００１９】
図１では、セルアレイの奇偶ビット線ＢＬｏ，ＢＬｅがピッチａで配置される場合のビット線端部に配置されるビット線選択トランジスタを、１６ビット線分で８段×２列に配置することは出来ないが、２０ビット線分を１０段×２列に配置する例を示している。ビット線総数は通常、１６の整数倍１６ｎである。ビット線総数が８０ｎである場合には、図示のようにビット線８０本毎に、ビット線選択トランジスタを、１０段×８列配置すればよい。
【００２０】
即ちこのビット線トランジスタの配列は、通常ビット線ピッチの２のべき乗倍のピッチで配列されるところを、２のべき乗倍以外の整数倍の平均配列ピッチとしたことに特徴がある。
【００２１】
ビット線選択トランジスタは、ビット線方向に、（Ｑ０，Ｑ１），（Ｑ２，Ｑ３），（Ｑ１４，Ｑ１５）のように、隣接する奇偶ビット線に接続される２段ずつが、ソース／ドレイン拡散層を共有して形成される。トランジスタはチャネル幅方向（即ちゲート幅方向）がビット線と直交する方向にレイアウトされており、ビット線と直交する方向に並ぶビット線選択トランジスタのゲートは、奇偶のビット線選択信号ＢＬＳｏ，ＢＬＳｅが供給される共通のゲート配線１１ｏ，１１ｅとして形成される。
【００２２】
ビット線選択トランジスタのゲート幅方向（ゲート配線方向）の配列ピッチｂは、ｂ＝１０ａとすればよい。１０段×８列のビット線選択トランジスタは、１６本のビット線毎に１６個ずつ必要であり、図示のように、８０ビット線の範囲に、１６個ずつの５ブロックＢ０〜Ｂ４のビット線選択トランジスタが配置される。センスアンプ列１２は、各ブロックＢ０〜Ｂ４に対応して８個ずつのセンスアンプ群Ｓ／Ａ＜０＞〜Ｓ／Ａ＜４＞が配置され、各センスアンプ群に１６個のビット線選択トランジスタＱ０〜Ｑ１５の共通のソース／ドレイン拡散層から引き出される８本のセンス用ビット線が接続される。
【００２３】
図１は、ビット線総数が、１６と１０の最小公倍数である８０の整数倍である例を示しており、このときビット線選択トランジスタは、上述のように１０段×８ｎ列に配置すればよい。そしてこのとき、ビット線選択トランジスタの配列ピッチはｂ＝１０ａとすればよい。しかし一般にビット線総数が８０ｎではない場合には、ビット線選択トランジスタの段数が１０段ではない部分を織り込むことが必要になる。
【００２４】
図２は、ビット線総数が８０ｎ＋１６である場合のビット線選択トランジスタのレイアウトを、図１に対応させて示している。前述のように、ビット線８０ｎ本の範囲については、ビット線選択トランジスタは、２０ビット線分ずつ１０段×２列の配置とすることができ、残り１６本については、８段×２列の配置とすればよい。このとき、ビット線選択トランジスタのゲート幅方向の配列ピッチｂは、全体にわたって一定でもよいが、必ずしも一定である必要はない。図２に示すように、２０ビット線分ずつの領域では平均トランジスタ配列ピッチは、ｂ１＝１０ａ−α／４ｎであり、１６ビット線分の領域では平均トランジスタ配列ピッチは、ｂ２＝８ａ＋αとなる。全体では、ビット線選択トランジスタの平均配列ピッチは、ｂ＝（８０ｎ＋１６）ａ／（８ｎ＋２）＝１０ａ−２ａ／（４ｎ＋１）となる。即ち、ビット線選択トランジスタのビット線と直交する方向の平均配列ピッチは、ビット線ピッチａの整数倍からずれた値になる。
【００２５】
図３〜図７は、図２或いは図１におけるビット線選択トランジスタのレイアウトをより具体的に、配線部分を含めて、８０ビット線部分についての１６ビット線毎のブロックＢ０〜Ｂ４毎に示したものである。これらの各ブロックＢ０〜Ｂ４は、１カラムアドレスで８ビットデータを入出力するカラムアドレス＜０＞〜＜４＞に対応し、従って、各ブロック毎に８個ずつのセンスアンプ群Ｓ／Ａ＜０＞〜＜４＞が配置される。
【００２６】
図３〜図７に示すように、ビット線ＢＬｏ，ＢＬｅは、セルアレイ領域から、接続されるべきビット線選択トランジスタの領域まで延長して配線され、対応するソース／ドレイン拡散層に対して破線で示す横方向配線により接続される。横方向配線は、ビット線ＢＬｏ，ＢＬｅとは異なる層のメタル配線である。８個ずつのセンスアンプ群Ｓ／Ａには、それぞれセンス用ビット線ＳＢＬ０〜７がセルアレイのビット線ＢＬｏ，ＢＬｅと並行して配設され、これらも破線で示す横方向配線により、各トランジスタ対の共通拡散層に接続される。
【００２７】
図２は、ビット線総数が８０ｎ＋１６の場合であるが、その他ビット線総数が８０ｎ＋３２，８０ｎ＋４８，８０ｎ＋６４等の場合にも、ビット線選択トランジスタの段数が１０段ではない部分を織り込むことが必要である。図８は、ビット線総数が８０ｎ＋４８の場合を示している。この場合、８０ｎビット線部分は、微妙なビット線部とトランジスタ部とのピッチのずれを別にすれば、図１で説明したと同様に、１０段×８ｎ列のビット線選択トランジスタ配置とする。残り４８ビット線部分に対応して、図８に示すように、１０段×４列＋８段１列のトランジスタ配置とする。このときビット線選択トランジスタのゲート幅方向の配列ピッチｂは、平均すれば、ｂ＝（８０ｎ＋４８）ａ／（８ｎ＋５）＝１０ａ−２ａ／（８ｎ＋５）となる。
【００２８】
以下、図には示さないが、ビット線総数が８０ｎ＋３２の場合には、１０段×８ｎ列と８段×４列のトランジスタ配置とする。このときビット線選択トランジスタのゲート幅方向の配列ピッチｂは、平均すれば、ｂ＝１０ａ−２ａ／（２ｎ＋１）となる。またビット線総数が８０ｎ＋６４の場合には、１０段×（８ｎ＋４）列と８段×３列のトランジスタ配置とする。このときビット線選択トランジスタのゲート幅方向の配列ピッチｂは、平均すれば、ｂ＝１０ａ−６ａ／（８ｎ＋７）となる。
【００２９】
以上をまとめるとこの実施の形態においては、ビット線選択トランジスタのビット線と直交する方向の配列ピッチは、平均して、８ビット線分より大きく１０ビット線分以下である。即ちこのトランジスタの平均配列ピッチをビット線ピッチの１０倍或いは整数倍からずれた値にする設定することで、８ビット線分の周期に収められない場合にも余裕を持ってビット線選択トランジスタを配置することができる。しかも、１６ビット線分の周期で配置する場合のような無駄な面積をとらない。トランジスタ配列に一部、段数の異なる部分が生じるものの、高いチップ面積効率が期待できる。
【００３０】
ここまでの実施の形態では、隣接する奇偶ビット線ＢＬｏ，ＢＬｅに接続されるビット線選択トランジスタの対を、ビット線方向に並ぶようにレイアウトしている。これに対して、トランジスタを９０°回転させて、隣接する奇偶ビット線ＢＬｏ，ＢＬｅに接続されるビット線選択トランジスタの対を、ビット線と直交する方向に並ぶように、言い換えればゲート長方向がビット線と直交するようにレイアウトすることもできる。その様な実施の形態のビット線選択トランジスタのレイアウトを、図９に示す。
【００３１】
ここでは、トランジスタ対のゲート長方向の幅が４０ビット線分に収まる場合を示している。ビット線総数が４０の整数倍であれば、４０ビット線分の幅ｂ１（＝４０ａ）内に２０段のトランジスタ対を配置することにより、面積の無駄なく、ビット線選択トランジスタのレイアウトができる。但し図９では、ビット線総数が４０の整数倍と４２の整数倍の和として表させる場合を示している。このとき、４２ビット線分の幅ｂ２（＝４２ａ）内には、２１段のトランジスタ対を配置する。この結果、ビット線と直交する方向のビット線選択トランジスタの配列ピッチの平均は、ｂ１より大きく、ｂ２より小さいものとなる。
【００３２】
ビット線ＢＬｏ，ＢＬｅ及びセンス用ビット線ＳＢＬと各トランジスタ拡散層の接続は、先の実施の形態と同様に、破線で示す横方向の交差配線を利用して行うことができる。
この実施の形態によっても、ビット線方向のビット線選択トランジスタの段数が一部異なるものの、面積効率のよいトランジスタ配置が可能になる。
【００３３】
上記実施の形態では、センスアンプをビット線の片側にのみ配置する場合を説明したが、ビット線ピッチの微細化が更に進むと、この様なセンスアンプ配置が困難になる場合もある。その場合には、例えば８Ｉ／Ｏのうち、４Ｉ／Ｏずつをビット線の両端に振り分けて配置することが有効になる。
【００３４】
【発明の効果】
以上述べたようにこの発明によれば、面積効率を低下させることなくビット線選択トランジスタを配置した半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態によるビット線選択トランジスタのレイアウトを示す図である。
【図２】他の実施の形態によるビット線選択トランジスタのレイアウトを示す図である。
【図３】図２のトランジスタブロックＢ０とその配線レイアウトを示す図である。
【図４】図２のトランジスタブロックＢ１とその配線レイアウトを示す図である。
【図５】図２のトランジスタブロックＢ２とその配線レイアウトを示す図である。
【図６】図２のトランジスタブロックＢ３とその配線レイアウトを示す図である。
【図７】図２のトランジスタブロックＢ４とその配線レイアウトを示す図である。
【図８】他の実施の形態によるビット線選択トランジスタのレイアウトを示す図である。
【図９】他の実施の形態によるビット線選択トランジスタのレイアウトを示す図である。
【図１０】ＮＡＮＤ型ＥＥＰＲＯＭのセルアレイ構成を示す図である。
【図１１】従来のＮＡＮＤ型ＥＥＰＲＯＭにおけるビット線選択トランジスタのレイアウトを示す図である。
【符号の説明】
ＢＬｏ，ＢＬｅ…ビット線、Ｑ０〜Ｑ１５…ビット線選択トランジスタ、ＢＬＳｏ，ＢＬＳｅ…ビット線選択信号、１１ｏ，１１ｅ…ゲート配線、１２…センスアンプ列。
Claims (10)
- 一様なピッチで配列されたビット線を有するセルアレイと、前記ビット線を選択的にセンスアンプに接続するための各ビット線端部に接続されたビット線選択トランジスタとを備え、
前記ビット線選択トランジスタは、前記ビット線と直交する方向に、前記ビット線のピッチの整数倍からずれた平均配列ピッチをもって並進配列されている
ことを特徴とする半導体記憶装置。 - 一様なピッチで配列されたビット線を有するセルアレイと、前記ビット線を選択的にセンスアンプに接続するための各ビット線端部に接続されたビット線選択トランジスタとを備え、
前記ビット線選択トランジスタは、前記ビット線と直交する方向に、前記ビット線のピッチの８倍より大きな平均配列ピッチをもって並進配列されている
ことを特徴とする半導体記憶装置。 - 前記平均配列ピッチが前記ビット線ピッチの２のべき乗倍以外の整数である
ことを特徴とする請求項２記載の半導体記憶装置。 - 前記ビット線選択トランジスタの前記ビット線と直交する方向の配列に２種以上の配列ピッチを有する
ことを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。 - 前記ビット線選択トランジスタは、前記ビット線の長手方向に複数段配列され且つ、ビット線位置に応じて２種以上の配列段数を有する
ことを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。 - 前記ビット線選択トランジスタは、そのゲート幅方向が前記ビット線と直交するようにレイアウトされている
ことを特徴とする請求項１乃至５のいずれかに記載の半導体記憶装置。 - 前記ビット線選択トランジスタは、そのゲート長方向が前記ビット線と直交するようにレイアウトされている
ことを特徴とする請求項１乃至５のいずれかに記載の半導体記憶装置。 - 偶数番目のビット線を選択するビット線選択トランジスタとこれと隣接する奇数番目のビット線を選択するビット線選択トランジスタは共通のソース／ドレイン拡散層を持って形成され、前記共通のソース／ドレイン拡散層は、隣接する奇数番目と偶数番目のビット線で共有されるセンスアンプにつながるセンス用ビット線に接続されている
ことを特徴とする請求項１乃至７のいずれかに記載の半導体記憶装置。 - 前記セルアレイは、電気的書き込み及び消去が可能な不揮発性メモリセルを配列して構成されている
ことを特徴とする請求項１乃至８のいずれかに記載の半導体記憶装置。 - 前記不揮発性メモリセルは、複数個ずつ隣接するもの同士でソース／ドレイン拡散層を共有して直列接続されたＮＡＮＤセルユニットを構成している
ことを特徴とする請求項９記載の半導体記憶装置。
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