JP2002313090A5 - - Google Patents

Description

メモリセルアレイ領域は、行方向で分割された複数のセクタ領域を有する。この複数のセクタ領域の各々は、行方向に沿った複数の各列にそれぞれ配列された複数のメモリセルを有する。

Claims (16)

1. １つのワードゲートと、第１，第２のコントロールゲートにより制御される第１，第２の不揮発性メモリ素子とを有するメモリセルを、列方向及び行方向にそれぞれ複数配列してなるメモリセルアレイ領域と、
   前記メモリセルアレイ領域内の前記複数のメモリセルの各々の前記第１，第２のコントロールゲートを駆動するコントロールゲート駆動部と、
   を有し、
   前記メモリセルアレイ領域は、前記行方向で分割された複数のセクタ領域を有し、
   前記複数のセクタ領域の各々は、前記行方向で複数に分割された複数のブロックを有し、
   前記コントロールゲート駆動部は、前記複数のセクタ領域の各一つについてそれぞれ複数のコントロールゲートドライバを有し、前記複数のコントロールドライバの各々は、前記複数のブロックのうち１以上のブロックに対応して配置され、かつ、対応ブロック内の全メモリセルの前記第１及び第２のコントロールゲートの電位を設定することを特徴とする不揮発性半導体記憶装置。
2. 請求項１において、
   前記複数のブロックは、前記列方向で複数に分割された複数のラージブロックと、前記複数のラージブロックの各々を前記列方向でさらに細分割された複数のスモールブロックを有し、
   前記複数のコントロールドライバの各々は、前記複数のラージブロックの各々に対応して配置され、かつ対応するラージブロックに設けられた前記複数のスモールブロック内に配置された全メモリセルの前記第１及び第２のコントロールゲートの電位を設定することを特徴とする不揮発性半導体記憶装置。
3. 請求項１において、
   前記複数のブロックは、前記列方向で複数に分割された複数のラージブロックと、前記複数のラージブロックの各々を前記列方向でさらに細分割された複数のスモールブロックを有し、
   前記複数のコントロールドライバの各々は、前記複数のラージブロックの各々に設けられた前記複数のスモールブロックの各々に対応して設けられ、かつ、対応するスモールブロックに配置された全メモリセルの前記第１及び第２のコントロールゲートの電位を設定することを特徴とする不揮発性半導体記憶装置。
4. 請求項１乃至３のいずれかにおいて、
   前記複数のコントロールゲートドライバは、一つのセクタ領域内のデータ消去時に、該一つのセクタ領域内の全ての前記第１，第２のコントロールゲートに第１の消去用高電位を供給して、前記複数のセクタ領域の各々にて一括してデータを消去することを特徴とする不揮発性半導体記憶装置。
5. 請求項４において、
   前記複数のセクタ領域の各々には、前記列方向に沿って形成された複数のコントロールゲート線が設けられ、
   前記コントロールゲート駆動部は、前記複数のセクタ領域の各々に配置された前記複数のコントロールゲート線の各々に、ゲート回路を経由せずに直接接続されていることを特徴とする不揮発性半導体記憶装置。
6. 請求項５において、
   前記複数のコントロールゲート線は、
   前記コントロールゲート駆動部に直接接続された複数のメインコントロールゲート線と、
   前記複数のメインコントロールゲート線と前記複数のメモリセルの前記第１，第２のコントロールゲートとを接続する複数のサブコントロールゲート線と、
   を含むことを特徴とする不揮発性半導体記憶装置。
7. 請求項６において、
   前記複数のセクタ領域の各々に設けられた偶数のメインコントロールゲート線には、偶数列の前記複数メモリセルの各々の前記第２のコントロールゲートと奇数列の前記複数メモリセルの各々の前記第１のコントロールゲートとが共通接続された複数のサブコントロールゲートが接続され、前記複数のセクタ領域の各々に設けられた奇数のメインコントロールゲート線には、奇数列の前記複数メモリセルの各々の前記第２のコントロールゲートと偶数列の前記複数メモリセルの各々の前記第１のコントロールゲートとが共通接続された複数のサブコントロールゲート線が接続されていることを特徴とする不揮発性半導体記憶装置。
8. 請求項７において、
   前記複数のセクタ領域の各々に対応して設けられた前記複数のコントロールゲートドライバの各々には、ｋ本のメインコントロールゲート線が接続され、
   前記複数のセクタ領域の各々には、ｋ本のサブコントロールゲート線が接続されるメモリセル群からなる各入出力ビットに対応したメモリブロックが、前記行方向に複数配置され、
   前記行方向に沿って延びる複数の配線が設けられ、前記ｋ本のメインコントロールゲート線の各々と、それと対応する前記ｋ本のサブコントロールゲート線の各々とが、前記複数の配線の各々を介してそれぞれ接続されていることを特徴とする不揮発性半導体記憶装置。
9. 請求項８において、
   前記メモリブロックの前記行方向に沿ったメモリセル数を４とし、ｋ＝４に設定したことを特徴とする不揮発性半導体記憶装置。
10. 請求項１乃至９のいずれかにおいて、
    前記複数のセクタ領域の各々には、
    前記列方向に沿って形成された複数のビット線と、
    少なくともデータのプログラム時及び読み出し時に、前記複数のビット線を駆動するビット線駆動部と、
    がさらに設けられていることを特徴とする不揮発性半導体記憶装置。
11. 請求項１０において、
    一つのセクタ領域毎のデータ消去時に、該一つのセクタ領域に形成された前記複数のビット線に第２の消去用高電位を供給する消去用ビット線駆動部がさらに設けられていることを特徴とする不揮発性半導体記憶装置。
12. 請求項１０または１１において、
    前記複数のビット線は、不純物層にて形成されていることを特徴とする不揮発性半導体記憶装置。
13. 請求項１２において、
    前記複数のセクタ領域の各々は、他のセクタと分離された一つのウェル領域に形成され、前記ウェル領域に第２の消去用高電位を供給する消去用ウェル駆動部が設けられていることを特徴とする不揮発性半導体記憶装置。
14. 請求項１２または１３において、
    前記不純物層にて形成された前記複数のビット線の各々にそれぞれ接続される複数のメインビット線が設けられ、前記複数のメインビット線から前記複数のビット線にそれぞれ至る各経路途中に、ゲート回路が設けられていないことを特徴とする不揮発性半導体記憶装置。
15. 請求項１乃至１４のいずれかにおいて、
    前記メモリセルアレイ領域には、前記行方向に沿って配列された前記複数のメモリセルの各々の前記ワードゲートにそれぞれ共通接続された複数のワード線が、前記行方向に沿って設けられ、
    前記メモリセルアレイ領域の前記行方向の一端には、前記複数のワード線を駆動するワード線駆動部が設けられていることを特徴とする不揮発性半導体記憶装置。
16. 請求項１乃至１５のいずれかにおいて、
    前記第１，第２の不揮発性メモリ素子の各々は、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）からなるＯＮＯ膜を電荷のトラップサイトとして有することを特徴とする不揮発性半導体記憶装置。