JPH10150112A

JPH10150112A - 不揮発性半導体記憶装置

Info

Publication number: JPH10150112A
Application number: JP8308066A
Authority: JP
Inventors: Natsuo Ajika; 夏夫味香
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1996-11-19
Filing date: 1996-11-19
Publication date: 1998-06-02

Abstract

(57)【要約】【課題】チップ内で高電圧を発生させる不揮発性半導
体記憶装置および高電圧を扱うトランジスタを含む不揮
発性半導体記憶装置を提供することを主要な目的とす
る。【解決手段】当該不揮発性半導体記憶装置は、半導体
素子が形成されたシリコン基板１を備える。シリコン基
板１中の不純物濃度は１０¹⁴ａｔｏｍｓ／ｃｍ³以下に
されている。シリコン基板１の表面中には、低濃度ウェ
ル８が設けられており、低濃度ウェル８の不純物濃度は
１０¹⁵ａｔｏｍｓ／ｃｍ³程度にされている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、一般に、不揮発
性半導体記憶装置に関し、より特定的には、外部単一電
源で動作し、チップ内で高電圧を発生させる不揮発性半
導体記憶装置（以下、フラッシュメモリと称す）に関す
る。

【０００２】

【従来の技術】図４は、従来のフラッシュメモリに用い
られる一般的なスタックゲート型メモリセル（メモリト
ランジスタ）の断面図である。Ｐ型半導体基板１の主面
に、所定の間隔を隔てて、２つのＮ⁺型不純物領域
（２，３）が形成されている。一方の不純物領域がたと
えばドレイン２を構成し、他方の不純物領域がソース３
を構成する。半導体基板１の上であって、ドレイン２と
ソース３との間に挟まれた領域の上に、約１００Å程度
の極めて薄い酸化膜とからなる絶縁膜（トンネル酸化
膜）４が設けられている。トンネル酸化膜４の上にフロ
ーティングゲート５が形成され、さらにその上に絶縁膜
６を介してコントロールゲート７が形成されている。こ
のように、フラッシュメモリのメモリセルは二重ゲート
構造を有する。なお、Ｐ型半導体基板１を、Ｐウェルで
置換えてもよい。

【０００３】フラッシュメモリでは、フローティングゲ
ート５に電子が注入されているか、またはフローティン
グゲート５から電子が放出されているかにより、情報
（データ）がメモリセルに記憶される。

【０００４】フローティングゲート５に電子が注入され
ている状態では、コントロールゲート７から見たメモリ
セルの閾値電圧は高く、図５に示すように、コントロー
ルゲート電圧がＶｇ１以上にならなければ、ドレイン２
およびソース３間に電流は流れない。これは、フローテ
ィングゲート５に蓄積されている電子の負電荷によって
正の電圧が打消されるからである。この状態をＤＩＮＯ
Ｒ型フラッシュメモリの場合には消去状態と呼ぶ。この
場合、メモリセルにはデータ“１”が記憶される。フロ
ーティングゲート５に蓄積された電子は、そのままでは
半永久的に消えないため、記憶されたデータも半永久的
に保持される。

【０００５】またフローティングゲート５から電子が放
出されている状態では、コントロールゲート７から見た
メモリセルの閾値電圧は低く、図５に示すように、コン
トロールゲート電圧がＶｇ０以上になると、ドレイン２
およびソース３間に電流が流れる。この状態をＤＩＮＯ
Ｒ型フラッシュメモリの場合には、プログラム状態と呼
ぶ。この場合、メモリセルには、データ“０”が記憶さ
れる。

【０００６】このような２つの状態を検出することによ
り、メモリセルに記憶されているデータを読取ることが
できる。

【０００７】次に、メモリセルのプログラムおよび消去
を、図６を用いて説明する。図６（ａ）は、従来のＤＩ
ＮＯＲ型フラッシュメモリのメモリセルのプログラム時
の電圧印加条件を示す図であり、図６（ｂ）はメモリセ
ルの消去時の電圧印加条件を示す図である。

【０００８】プログラム時には、ドレイン２に書込電圧
（正の高電圧）Ｖｗ（通常６Ｖ程度）を印加し、コント
ロールゲート７に負の高電圧−Ｖｐｐ（−１０Ｖ程度）
を印加し、ソース３をオープンにする。これにより、ド
レインＮ⁺拡散層とフローティングゲートの重なった領
域を介してＦＮトンネル現象により、フローティングゲ
ートからドレインＮ⁺拡散層へ電子が引抜かれる。その
結果、メモリセルの閾値が低下する。

【０００９】消去時には、ドレイン２をフローティング
状態にし、ソース３とｐウェルに負の高電圧−Ｖｐｐを
印加し、コントロールゲート７に正の高電圧＋Ｖｐｐを
印加する。これにより、薄い絶縁膜４に高電界が印加さ
れ、トンネル現象により、基板からフローティングゲー
ト５に電子が注入される。その結果、メモリセルの閾値
電圧が上昇する。

【００１０】

【発明が解決しようとする課題】上述したように、一般
的にフラッシュメモリにおいては、通常の半導体記憶装
置とは異なり、書込、消去動作時に電源電圧（Ｖｃｃ）
と比べて高い電圧（Ｖｐｐ）を用いる。したがって、通
常より高い電圧を扱うトランジスタを必要とする。

【００１１】フラッシュメモリには、このような高電圧
を外部から与えるものと、内部で発生するものとがある
が、内部で発生する場合には、図７に示すようなＭＯＳ
ダイオードを直列に接続したチャージポンプと呼ばれる
高電圧発生回路を用いるのが一般的である。

【００１２】チャージポンプ回路において高電圧を発生
する効率は、ＭＯＳダイオードとして使用するトランジ
スタの基板定数に強く依存する。効率を高めるために
は、できるだけ基板定数の小さいトランジスタを用いる
必要がある。

【００１３】基板定数はトランジスタのゲート酸化膜容
量Ｃｏｘと、基板の不純物濃度Ｎ_Aとの間に次の式で示
される関係があることが知られている。

【００１４】

【数１】

【００１５】基板定数を小さくするためには、基板の不
純物濃度をできる限り薄くする必要がある。

【００１６】この発明の目的は、フラッシュメモリの動
作時に必要な高電圧をチップ内部で発生する際に必要と
なる低基板定数のトランジスタを含む不揮発性半導体記
憶装置を提供することにある。

【００１７】この発明の他の目的は、フラッシュメモリ
の書込消去動作時に必要な高電圧を取扱うトランジス
タ、言い換えれば、耐圧の高いトランジスタを含む不揮
発性半導体記憶装置を提供することにある。

【００１８】

【課題を解決するための手段】この発明の第１の局面に
従う不揮発性半導体記憶装置は、チップ内で高電圧を発
生させる不揮発性半導体記憶装置に係る。当該装置は、
半導体素子が形成されたシリコン基板を備える。上記シ
リコン基板中の不純物濃度は、１０¹⁴ａｔｏｍｓ／ｃｍ
³以下にされている。

【００１９】この発明の好ましい実施態様によれば、上
記シリコン基板の表面中に設けられたＮウェルとＰウェ
ルとをさらに備え、該ＮウェルおよびＰウェルの少なく
とも一方の不純物濃度は１０¹⁵ａｔｏｍｓ／ｃｍ³程度
にされている。

【００２０】この発明の第２の局面に従う不揮発性半導
体記憶装置は、高電圧を扱うトランジスタを含むもので
ある。当該装置は、シリコン基板を備える。上記シリコ
ン基板の表面中に、上記トランジスタのソース／ドレイ
ン領域が形成されている。チャネル領域を残して、上記
ソース／ドレイン領域のみを、逆導電型の、不純物濃度
が１０¹⁵ａｔｏｍｓ／ｃｍ³の低濃度ウェルが囲んでい
る。

【００２１】この発明の好ましい実施態様によれば、上
記シリコン基板中の不純物濃度は１０¹⁴ａｔｏｍｓ／ｃ
ｍ³以下にされている。

【００２２】また、上記ウェルは、高エネルギイオン注
入法により形成されるのが好ましい。

【００２３】この発明の第３の局面に従う不揮発性半導
体記憶装置は、チップ内で高電圧を発生させるものであ
る。当該装置はシリコン基板を備える。シリコン基板の
上に、不純物濃度が１０¹⁴ａｔｏｍｓ／ｃｍ³以下にさ
れたエピタキシャル層が設けられている。このエピタキ
シャル層には、半導体素子が形成される。

【００２４】この発明の好ましい実施態様によれば、上
記エピタキシャル層中に設けられたＮウェルとＰウェル
とをさらに備え、上記ＮウェルおよびＰウェルの少なく
とも一方の不純物濃度は１０¹⁵ａｔｏｍｓ／ｃｍ³程度
にされている。

【００２５】この発明の第４の局面に従う不揮発性半導
体記憶装置は、高電圧を扱うトランジスタを含む。当該
装置は、シリコン基板を備える。シリコン基板の上に、
不純物濃度が１０¹⁴ａｔｏｍｓ／ｃｍ³以下にされたエ
ピタキシャル層が設けられている。このエピタキシャル
層には、半導体素子が形成される。上記エピタキシャル
層中に、上記トランジスタのソース／ドレイン領域が形
成されている。チャネル領域を残して、上記ソース／ド
レイン領域のみを、逆導電型の、不純物濃度が１０¹⁵ａ
ｔｏｍｓ／ｃｍ³の低濃度ウェルが囲んでいる。

【００２６】この発明の好ましい実施態様によれば、上
記ウェルは高エネルギイオン注入法で形成される。

【００２７】

【発明の実施の形態】以下、本発明の実施の形態を、図
について説明する。

【００２８】実施の形態１図１は、実施の形態１に係る不揮発性半導体記憶装置の
断面図である。実施例１に係るものは、チップ内で高電
圧を発生させる不揮発性半導体記憶装置に係るものであ
る。当該装置は、半導体素子が形成されたシリコン基板
１を備える。シリコン基板１中の不純物濃度は１０¹⁴ａ
ｔｏｍｓ／ｃｍ³以下にされている。シリコン基板１の
上に、不純物濃度が１０¹⁵ａｔｏｍｓ／ｃｍ³程度にさ
れた、低濃度ウェル８（Ｎチャネルトランジスタの場合
にはＰ型ウェルであり、Ｐチャネルトランジスタの場合
はｎ型ウェルである。）が形成されている。

【００２９】本発明の特徴は、低不純物濃度領域を得る
ために、基板不純物濃度を現状より薄くすることを特徴
とする。

【００３０】半導体デバイス形成においては、それぞれ
の状況において不純物濃度を高くしたい場合や低くした
い場合がある。これらの要求のうち、スケーリングによ
るゲート長の縮小の要求により、現在に至るまで、一般
的には、ウェル濃度は高くなる方向で推移してきた。本
発明に係る不揮発性半導体記憶装置においては、一般的
に高電圧を用いるために、高い接合耐圧、小さな基板定
数に対する要求が強い。この場合、不純物濃度は低い方
が望ましい。現在、一般的には、シリコン基板の不純物
濃度としては、１０¹⁵ａｔｏｍｓ／ｃｍ³程度のものが
用いられている。たとえばＰ型基板について考えればＰ
ウェルの低濃度の下限はこの基板濃度となる。一方、Ｎ
型不純物領域の低濃度の下限は、実用上は、これより１
桁程度高濃度の１０¹⁶ａｔｏｍｓ／ｃｍ³程度となる。
この理由は、Ｐ型不純物領域にＮ型不純物をカウンタド
ープして低濃度Ｎ型領域を形成することを考えることで
理解できる。すなわち、原理的には、１０¹⁵ａｔｏｍｓ
／ｃｍ³のＰ型基板に対して、２×１０¹⁵ａｔｏｍｓ／
ｃｍ³のＮ型不純物を導入することができれば１０ ¹⁵ａ
ｔｏｍｓ／ｃｍ³のＮ型不純物層が得られる訳である
が、実際には、プロセスの安定性（導入した不純物が深
さ方向に濃度勾配を持つことや、導入する不純物量のば
らつき等）等を考えて、カウンタドープは１桁程度の濃
度の高い不純物を導入する。カウンタドープ量と予め存
在する不純物量のオーダが同じであると、その二者の差
が得られる不純物量であるために、両者のばらつきが、
結果に与える影響の割合が大きくなってしまうためであ
る。

【００３１】いずれにしても、低濃度拡散層を得たい場
合においては、予め存在する基板不純物の量が少ない方
が望ましい。ＣＭＯＳツインウェル（Ｐ、Ｎ両方ともに
ウェルを形成する）プロセスが一般的となっている現
在、基板不純物濃度に対する制限はほとんどないと言っ
てもよい。したがって、基板不純物濃度をいくらでも下
げることが可能である。

【００３２】本発明の実施の形態１によれば、基板１の
不純物濃度を、予め、通常のシリコン基板の１／１０以
下に設定することで、ウェル８の低濃度限界を１／１０
にまで低めることができる。その結果、基板定数の低い
トランジスタができる。

【００３３】なお、図１を参照して、ソース／ドレイン
領域２，３には、ｎチャネルトランジスタの場合、Ａｓ
またはＰ、あるいはこれら双方が注入される。ｐチャネ
ルトランジスタの場合、ソース／ドレイン領域２，３に
は、ボロンが注入される。

【００３４】実施の形態２図２は、実施の形態２に係る、高電圧を扱うトランジス
タを含む不揮発性半導体記憶装置の部分断面図である。
当該装置は、不純物濃度が１０¹⁴ａｔｏｍｓ／ｃｍ³以
下にされたシリコン基板１を備える。シリコン基板１の
主表面中に、トランジスタのソース／ドレイン領域２，
３が形成されている。チャネル領域を残して、ソース／
ドレイン領域２，３のみを、逆導電型の、不純物濃度が
１０¹⁵ａｔｏｍｓ／ｃｍ³の低濃度ウェル９が囲んでい
る。チャネル領域１０は、通常ウェル１１内に形成され
ている。低濃度ウェル９は、低濃度基板であってもよ
い。

【００３５】低濃度ウェル９および通常ウェル１１は、
ｎチャネルトランジスタの場合Ｐ型ウェル（ボロン拡散
層）で形成され、ｐチャネルトランジスタの場合、ｎ型
ウェル（リン拡散層）で形成される。

【００３６】実施の形態２によれば、少なくともチャネ
ル中央部では、通常のトランジスタと同様の基板不純物
プロファイルを有し、ソース／ドレイン領域２，３を囲
む低濃度ウェル９において、チャネル中央部における不
純物濃度よりも薄い不純物領域を形成している。そのた
め、全体としてのトランジスタ特性（閾値）は通常のト
ランジスタと同等の値（チャネル中央部での基板不純物
プロファイルで規定される）を示しながら、ソース／ド
レインの耐圧（ソース／ドレイン領域近傍での基板不純
物濃度で規定される）を高めることが可能となる。

【００３７】なお、上記ウェルは、高エネルギイオン注
入で形成される。高エネルギイオン注入法によるウェル
形成については、現在一般的な術語として用いられてい
るが、その意味するところは通常の熱拡散によるウェル
形成法では、イオン注入法により所望の量の不純物を導
入した後に、高温（通常１２００℃前後）長時間（通常
数時間程度）のアニールにより、所望の深さ（１μｍ〜
数μｍ）の不純物拡散層を形成する。これに対して高エ
ネルギイオン注入法によるウェル形成とは、通常のイオ
ン注入（注入エネルギは〜２００ｋｅＶ以下）に比べ、
非常に高いエネルギ（１Ｍ〜数ＭｅＶ）のイオン注入を
行なうことで熱拡散を行なわずに、直接所望の深さに所
望の濃度の不純物拡散層を形成するというものである。
これにより、任意の不純物プロファイル（縦方向）の
ウェルを得ることができる（たとえば基板表面から奥に
入るに従って不純物濃度が高くなるようないわゆるレト
ログレードウェル等）。熱拡散ウェルにおいては、表面
付近に導入した不純物を熱拡散により追い込むために、
常に表面付近で濃度が高く、基板奥に入るに従って濃度
が下がるような構造しかとり得ない。熱拡散工程が省
略されているので、不純物の横方向拡散を同時に抑えら
れ、したがって、熱拡散ウェルと比較してファインなパ
ターンを形成することができる。

【００３８】実施の形態３図３は、実施の形態３に係る、チップ内で高電圧を発生
させる不揮発性半導体記憶装置の部分断面図である。当
該装置は、通常のシリコン基板１２を備える。シリコン
基板１２の上に、不純物濃度１０¹⁴ａｔｏｍｓ／ｃｍ³
以下にされたエピタキシャル層１３が設けられている。
低濃度エピタキシャル層１３に、実施の形態１で示した
ような、低濃度ウェルおよびソース／ドレイン領域を形
成すると、フラッシュメモリの動作時に必要な高電圧を
チップ内部で発生する際に必要となる低基板定数のトラ
ンジスタを得ることができる。

【００３９】また、エピタキシャル層１３内に、実施の
形態２に示すような、低濃度ウェル、通常ウェル、ソー
ス／ドレイン領域を形成すると、フラッシュメモリの書
込消去動作時に必要な高電圧を取扱うトランジスタ、言
い換えれば耐圧の高いトランジスタを含む不揮発性半導
体記憶装置が得られる。

【００４０】

【発明の効果】この発明の第１の局面に従う不揮発性半
導体記憶装置によれば、基板の不純物濃度を、予め、通
常のシリコン基板の１／１０以下に設定しているので、
該基板に形成されるウェルの濃度限界を１／１０にまで
低めることができるという効果を奏する。

【００４１】この発明の好ましい実施態様によれば、シ
リコン基板の表面中に設けられたＮウェルおよびＰウェ
ルの少なくとも一方の不純物濃度が、１０¹⁵ａｔｏｍｓ
／ｃｍ³程度に低くされているので、基板定数の低いト
ランジスタができるという効果を奏する。

【００４２】この発明の第２の局面に従う不揮発性半導
体記憶装置によれば、チャネル領域を残して、ソース／
ドレイン領域のみを、逆導電型の、不純物濃度が１０¹⁵
ａｔｏｍｓ／ｃｍ³の低濃度ウェルが囲んでいるので、
少なくともチャネル中央部では、通常のトランジスタと
同様の基板不純物プロファイルを有し、ソース／ドレイ
ン領域を囲む低濃度ウェルにおいて、チャネル中央部に
おける不純物濃度よりも薄い不純物領域を形成してい
る。その結果、全体としてのトランジスタ特性は通常の
トランジスタと同等の値を示しながら、ソース／ドレイ
ンの耐圧を高めることができるという効果を奏する。

【００４３】また、この発明の好ましい実施態様によれ
ば、シリコン基板中の不純物濃度は１０¹⁴ａｔｏｍｓ／
ｃｍ³以下にされているので、上記ウェルの低濃度限界
を、上述のように、１／１０にまで低めることができ
る。

【００４４】また、上記ウェルは高エネルギイオン注入
法で形成されているので、任意の不純物プロファイルの
ウェルを得ることができる。

【００４５】この発明の第３の局面に従う不揮発性半導
体記憶装置によれば、シリコン基板の上に、不純物濃度
が１０¹⁴ａｔｏｍｓ／ｃｍ³以下にされたエピタキシャ
ル層が設けられているので、このエピタキシャル層中
に、さらに低濃度のウェルを形成することができる。

【００４６】この発明の好ましい実施態様によれば、エ
ピタキシャル層中に設けられたＮウェルおよびＰウェル
の少なくとも一方の不純物濃度が１０¹⁵ａｔｏｍｓ／ｃ
ｍ³程度にされているので、フラッシュメモリの動作時
に必要な高電圧をチップ内部で発生する際に必要となる
低基板定数のトランジスタを得ることができる。

【００４７】この発明の第４の局面に従う不揮発性半導
体記憶装置によれば、チャネル領域を残して、ソース／
ドレイン領域のみを、逆導電型の、不純物濃度が１０¹⁵
ａｔｏｍｓ／ｃｍ³の低濃度ウェルが取囲んでいるの
で、全体としてトランジスタ特性は通常のトランジスタ
と同等の値を示しながら、ソース／ドレインの耐圧を高
めることが可能となる。

【００４８】この発明の好ましい実施態様によれば、上
記ウェルは高エネルギイオン注入法で形成されているの
で、任意の不純物プロファイルのウェルを得ることがで
きる。また、熱拡散工程が省略されているので、不純物
の横方向拡散を同時に抑えられ、したがって、熱拡散ウ
ェルと比較して安易なパターンを形成することができ
る。

【図面の簡単な説明】

【図１】この発明の実施の形態１に係るフラッシュメ
モリの部分断面図である。

【図２】この発明の実施の形態２に係るフラッシュメ
モリの部分断面図である。

【図３】この発明の実施の形態３に係るフラッシュメ
モリの部分断面図である。

【図４】従来のフラッシュメモリに用いられる一般的
なスタックゲート型メモリセルの断面図である。

【図５】コントロールゲート電圧とドレイン電流との
関係を示す図である。

【図６】図６（ａ）は従来のＤＩＮＯＲ型フラッシュ
メモリのメモリセルのプログラム時の電圧印加条件を示
す図であり、図６（ｂ）はメモリセルの消去時の電圧印
加条件を示す図である。

【図７】ＭＯＳダイオードを直列に接続したチャージ
ポンプと呼ばれる高電圧発生回路の概念図である。

【符号の説明】

１低濃度シリコン基板、２，３ソース／ドレイン領
域、８低濃度ウェル。

Claims

【特許請求の範囲】

【請求項１】チップ内で高電圧を発生させる不揮発性
半導体記憶装置であって、半導体素子が形成されたシリコン基板を備え、前記シリコン基板中の不純物濃度は１０¹⁴ａｔｏｍｓ／
ｃｍ³以下にされている不揮発性半導体記憶装置。
【請求項２】前記シリコン基板の表面中に設けられた
ＮウェルとＰウェルとをさらに備え、前記ＮウェルおよびＰウェルの少なくとも一方の不純物
濃度は１０¹⁵ａｔｏｍｓ／ｃｍ³程度にされている、請
求項１に記載の不揮発性半導体記憶装置。
【請求項３】高電圧を扱うトランジスタを含む不揮発
性半導体記憶装置であって、シリコン基板と、前記シリコン基板の表面中に形成された、前記トランジ
スタのソース／ドレイン領域と、を備え、チャネル領域を残して、前記ソース／ドレイン領域のみ
を、逆導電型の、不純物濃度が１０¹⁵ａｔｏｍｓ／ｃｍ
³程度の低濃度ウェルが囲んでいる、不揮発性半導体記
憶装置。
【請求項４】前記シリコン基板中の不純物濃度は１０
¹⁴ａｔｏｍｓ／ｃｍ ³以下にされている、請求項３に記
載の不揮発性半導体記憶装置。
【請求項５】前記ウェルは、高エネルギイオン注入法
により形成されている、請求項２または３に記載の不揮
発性半導体記憶装置。
【請求項６】チップ内で高電圧を発生させる不揮発性
半導体記憶装置であって、シリコン基板と、半導体素子が形成される層であり、前記シリコン基板の
上に設けられた、不純物濃度が１０¹⁴ａｔｏｍｓ／ｃｍ
³以下にされたエピタキシャル層と、を備えた不揮発性
半導体記憶装置。
【請求項７】前記エピタキシャル層中に設けられたＮ
ウェルとＰウェルとをさらに備え、前記ＮウェルおよびＰウェルの少なくとも一方の不純物
濃度は１０¹⁵ａｔｏｍｓ／ｃｍ³程度にされている、請
求項６に記載の不揮発性半導体記憶装置。
【請求項８】高電圧を扱うトランジスタを含む不揮発
性半導体記憶装置であって、シリコン基板と、半導体素子が形成される層であり、前記シリコン基板の
上に設けられた、不純物濃度が１０¹⁴ａｔｏｍｓ／ｃｍ
³以下にされたエピタキシャル層と、前記エピタキシャル層中に形成された前記トランジスタ
のソース／ドレイン領域と、を備え、チャネル領域を残して、前記ソース／ドレイン領域のみ
を、逆導電型の、不純物濃度が１０¹⁵ａｔｏｍｓ／ｃｍ
³程度の低濃度ウェルが囲んでいる、不揮発性半導体記
憶装置。
【請求項９】前記ウェルは、高エネルギイオン注入法
で形成されている、請求項７または８に記載の不揮発性
半導体記憶装置。