KR100834831B1 - 반도체 칩 패키지, 칩셋 및 반도체 칩 제조방법 - Google Patents

반도체 칩 패키지, 칩셋 및 반도체 칩 제조방법 Download PDF

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Abstract

본 발명은 반도체 칩 패키지, 칩셋 및 반도체 칩 제조방법에 관한 것으로, 본 발명에 따른 반도체 칩 패키지는 DC칩과 적어도 하나 이상의 메인 칩의 적층구조를 가지되, 상기 DC칩은 상기 메인 칩의 동작에 필요한 DC 전압들을 발생하기 위한 DC발생회로들만을 구비하고, 상기 메인 칩은 상기 DC 발생회로들 중 적어도 하나 이상의 회로에서 발생되는 DC신호에 응답하는 회로들을 적어도 하나 이상 구비한다. 본 발명에 따르면, 안정적인 DC공급확보 및 레벨 트리밍 범위의 확장 및 생산성 향상에 기여할 수 있다.
DC 칩, 메인칩, DLL, 패키지, 칩셋

Description

반도체 칩 패키지, 칩셋 및 반도체 칩 제조방법{Semiconductor chip package, chip set and method for fabricating semiconductor chip}
도 1은 본 발명의 일 실시예에 따른 DC칩의 블록도이고,
도 2 내지 도 5는 본 발명의 실시예들에 따른 반도체 칩 패키지의 구조도이고,
도 6 내지 도 7은 본 발명의 실시예들에 따른 반도체 칩셋의 구조도이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 패키지 기판 20, 20a,20b : 메인칩
30 : DC칩 40 : DLL칩
50 : 솔더볼 60 : 칩셋 기판
본 발명은 반도체 칩 패키지, 칩셋 및 반도체 칩 제조방법에 관한 것으로, 더욱 구체적으로는, DC 발생회로들 또는 DLL 회로만을 별도의 칩으로 구비하는 반도체 칩 패키지, 칩셋 및 반도체 칩 제조방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 메모리 셀들, 코어 회로 및 주변회로들을 구비하여 하나의 칩으로 제조된다. 이들 중 주변회로 영역 등에 구비되는 DC발생회로들은 다수의 DC 레벨 전원을 공급하기 위한 회로들로써, 상기 반도체 메모리 장치의 기본 동작을 위해 필수적으로 구비되어야 한다.
상기 DC발생회로들에는 초기화 회로인 VCCH 발생회로, 기준전압 생성을 위한 기준전압 발생회로, 어레이 전압 및 페리 전압 생성을 위한 어레이 전압 및 페리전압 발생회로, 워드라인 승압을 위한 VPP 발생회로, 메모리 셀의 바이어스를 위한 VBB 발생회로 등이 있다. 이러한 DC발생회로들은 원하는 출력레벨을 얻기 위한 다수의 퓨즈들이나 펌핑 커패시턴스들을 구비하기도 한다.
상기 DC 발생회로들은 특성상 비교적 많은 저항을 필요로 하며, 큰 사이즈의 트랜지스터 들을 구비하여 구성되므로 상기 반도체 메모리 장치의 면적을 제한하는 요소로 작용하는 문제점이 있다. 또한 상기 DC발생회로들은 반도체 메모리 장치마다 필수적으로 구비되기 때문에, 다수의 칩들이 하나의 패키지 구조를 이루는 경우에는 하나의 칩에 구비되어 있는 DC발생회로들 만으로 다수의 칩들에 DC전원을 공급할 수 있는데도, 각각의 칩들에 구비된 DC발생회로들이 각각 구동되므로 낭비적인 요소가 있다. 또한 전력소모도 크게 된다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 극복할 수 있는 반도체 칩 패키지, 칩셋 및 반도체 칩 제조방법을 제공하는 데 있다.
본 발명의 다른 목적은, DC칩을 별도로 구성하여 메인 칩의 수평면적을 줄일 수 있는 반도체 칩 패키지, 칩셋 및 반도체 칩 제조방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 안정적으로 DC 전압 또는 전류를 공급할 수 있는 반도체 칩 패키지, 칩셋 및 반도체 칩 제조방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 DLL 회로를 별도의 칩으로 구성하는 반도체 칩 패키지, 칩셋 및 반도체 칩 제조방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 생산 비용을 절감할 수 있는 반도체 칩 패키지, 칩셋 및 반도체 칩 제조방법을 제공하는 데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 구체화에 따라, 본 발명에 따른 반도체 칩 패키지는,상기 반도체 칩 패키지는 DC칩과 적어도 하나 이상의 메인 칩의 적층구조를 가지되, 상기 DC칩은 상기 메인 칩의 동작에 필요한 DC 전압들을 발생하기 위한 DC발생회로들만을 구비하고, 상기 메인 칩은 상기 DC 발생회로들 중 적어도 하나 이상의 회로에서 발생되는 DC신호에 응답하는 회로들을 적어도 하나 이상 구비한다.
상기 DC 발생회로들은, 초기화를 위한 VCCH 발생회로, 기준전압 생성을 위한 기준전압 발생회로, 어레이 전압 및 페리 전압 생성을 위한 어레이 전압 및 페리전압 발생회로, 워드라인 승압을 위한 VPP 발생회로, 및 메모리 셀의 바이어스를 위한 VBB 발생회로 중 적어도 하나 이상을 포함할 수 있다. 그리고, 상기 DC칩은 하 나가 구비되고, 상기 메인 칩은 복수개로 구비되어 멀티칩 패키지 구조를 가질 수 있다. 또한 상기 DC칩과 상기 메인 칩은 적어도 하나 이상의 비아(via)를 통하여 연결될 수 있다.
그리고, 상기 DC 칩은 DLL회로를 더 구비할 수 있다. 이와 달리, DLL회로를 구비하는 DLL칩을 더 구비할 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 다른 구체화에 따라, 본 발명에 따른 반도체 칩셋은, 동작에 필요한 DC 전압들을 발생하기 위한 DC발생회로들을 모두 구비하는 DC칩과; 상기 DC 발생회로들 중 적어도 하나 이상의 회로에서 발생되는 DC신호에 응답하는 회로를 적어도 하나 이상 구비하는 적어도 하나 이상의 메인칩을 구비한다.
상기 DC 발생회로들은, 초기화 회로인 VCCH 발생회로, 기준전압 생성을 위한 기준전압 발생회로, 어레이 전압 및 페리 전압 생성을 위한 어레이 전압 및 페리전압 발생회로, 워드라인 승압을 위한 VPP 발생회로, 메모리 셀의 바이어스를 위한 VBB 발생회로 중 적어도 하나 이상을 포함할 수 있다.
그리고, 상기 DC 칩은 DLL회로를 더 구비할 수 있고, 상기 반도체 칩 패키지는, DLL회로를 구비하는 DLL칩을 더 구비할 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 또 다른 구체화에 따라, 본 발명에 따른 반도체 칩 제조방법은, 상기 반도체 칩의 동작에 필요한 DC전원 발생을 위한 DC 발생회로들만을 구비하는 DC 칩과, 상기 DC 발생회로들 중 적어도 하나 이상의 회로에서 발생되는 DC신호에 응답하는 회로를 적어도 하나 이상 구비하는 적어도 하나 이상의 메인 칩을 서로 분리하여 제조하고, 이들 칩들을 별도의 공정을 통하여 서로 연결하는 것을 특징으로 한다.
상기 DC 발생회로들은, 초기화 회로인 VCCH 발생회로, 기준전압 생성을 위한 기준전압 발생회로, 어레이 전압 및 페리 전압 생성을 위한 어레이 전압 및 페리전압 발생회로, 워드라인 승압을 위한 VPP 발생회로, 및 메모리 셀의 바이어스를 위한 VBB 발생회로 중 적어도 하나 이상을 포함할 수 있으며, 상기 DC 칩과 상기 메인 칩은 적층구조로써 하나의 반도체 칩 패키지 형태로 제조될 수 있다.
상기 DC칩은 하나가 구비되고, 상기 메인 칩은 복수개로 구비되어 멀티칩 패키지 구조를 가지도록 제조될 수 있다. 그리고, 상기 DC칩과 상기 메인 칩은 적어도 하나 이상의 비아(via)를 통하여 연결될 수 있다.
상기 DC 칩은 DLL회로를 더 구비할 수 있으며, 상기 DC 칩과 상기 적어도 하나 이상의 메인 칩은 하나의 칩셋을 구성할 수 있다. 또한, 상기 칩셋은, DLL회로를 구비하는 DLL칩을 더 구비할 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 또 다른 구체화에 따라, 본 발명에 따른 반도체 칩은, 초기화 회로인 VCCH 발생회로, 기준전압 생성을 위한 기준전압 발생회로, 어레이 전압 및 페리 전압 생성을 위한 어레이 전압 및 페리전압 발생회로, 워드라인 승압을 위한 VPP 발생회로, 및 메모리 셀의 바이어스를 위한 VBB 발생회로 중 적어도 하나 이상의 DC 발생회로만을 구비한다.
상기 반도체 칩은 DLL회로를 포함할 수 있다.
상기한 구성에 따르면, 안정적인 DC공급확보 및 레벨 트리밍 범위의 확장 및 생산성 향상에 기여할 수 있다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다.
도 1은 본 발명의 일 실시예에 따른 DC 칩의 블록도를 나타낸 것이다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 DC 칩(30)은, 초기화를 위한 VCCH회로(30a), 센스앰프 등에 사용되는 기준(reference)전압 발생을 위한 기준전압 발생회로(30b), 어레이(array) 전압 및 페리(peri) 전압 발생회로(30c), 워드라인 승압전압(VPP) 발생회로(30d), 및 백바이어스 전압(VBB)발생회로(30e) 들 의 DC 발생회로들 중에서 적어도 하나 이상의 DC 발생회로만을 구비할 수 있다. 추가적으로 비트라인(BL)의 프리차아지를 위한 비트라인 프리차아지전압(VBL) 발생회로(30f)를 구비할 수 있다. 상기 DC칩(30)에 구비되는 DC발생회로는 상술한 DC발생회로들 외에도 DC 전원을 발생시킬 수 있는 모든 DC관련회로를 포함할 수 있다.
상기 DC 칩(30)에는 이들 DC발생회로들 외에 다른 회로들은 구비되지 않는다. 다만, DLL(Delay Lock Loop) 회로(40a)나 PLL(Phase Lock Loop) 회로의 경우에 상기 DC 칩(30)에 구비될 수 있다. DLL(Delay Lock Loop) 회로(40a)나 PLL(Phase Lock Loop) 회로가 별도의 칩으로 제조되는 경우에는 상기 DC칩(30)에 DLL(Delay Lock Loop) 회로(40a)나 PLL(Phase Lock Loop) 회로가 구비되지 않는다.
일반적으로, DLL 회로란 반도체 기억 소자에서 클럭을 사용하는 동기식 메모리의 내부 클럭을 에러 없이 외부클럭과 일치되게 하기 위해서 사용하는 회로이다. 즉 외부에서 들어오는 클럭이 내부에서 사용될 때 지연 시간이 발생하는데, 이 지연 시간을 제어하여 내부에서 사용하는 클럭이 외부에서 들어오는 클럭과 동일하게 동기되도록 하기 위해서 사용한다.
상기 DC발생회로들 및 DLL회로는 일반적인 반도체 메모리 장치에 필수적 또는 선택적으로 구비되는 것으로, 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 그 구성 및 역할이 잘 알려져 있으므로 이들 각각에 대한 자세한 동작이나 구성의 설명을 생략한다.
상기 DC발생회로들은 외부의 요인(예를 들면, PVT(Power, Voltage, Temptation))에 영향을 적게 받고 항상 일정한 출력을 보장하는 특성이 있으며, 원하는 출력전압 레벨을 가지지 못했을 경우에 트리밍을 위한 다수의 퓨즈들을 구비하며, 충분한 승압을 위해 다수의 펌핑 커패시터들을 구비할 수 있다.
상기 DC발생회로들은 비교적 많은 저항 및 큰 사이즈의 트랜지스터들을 구비하므로, 메모리 셀이나 다른 회로들과 같은 초미세 공정이 필요치 않아 비교적 싼 비용으로 상기 DC 칩(30)의 생산이 가능하다. 또한, 독립적으로 동작이 가능하고, 면적의 제한으로부터 비교적 자유로우므로 더 많은 퓨즈나 펌핑 커패시턴스를 구비하여 전압 트리밍 범위의 확장을 통해 타겟 레벨 확보의 가능성을 높일 수 있다.
상기 DC 칩(30)이 별도로 구성되는 경우, 상기 DC발생회로들에서 발생되는 DC 신호에 응답하는 회로들을 적어도 하나 이상 포함하고 있는 반도체 칩들(이하 상기 DC 칩과 구분하기 위하여 '메인칩'이라 함)에는 상기 DC발생회로는 전혀 구비되지 않을 수 있다. 따라서, 상기 메인칩은 기존의 DC발생회로가 차지하던 면적을 줄일 수 있게 된다. 또한 상기 메인칩과 별도의 기판을 사용하므로 DC 펌핑 등에 따른 노이즈 등을 차단하여 안정적인 동작을 수행할 수 있는 장점이 있다.
도 2 내지 도 5는 도 1이 이용된 반도체 칩 패키지를 구현한 본 발명의 실시예들이다.
도 2는 종래에 하나의 칩으로 구현되었던 패키지를 두 개의 칩을 이용하여 구현한 본 발명의 다른 실시예에 따른 반도체 칩 패키지 구조를 나타낸 것이다.
도 2에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 칩 패키지(100)는 웨이퍼 레벨의 두 개의 칩들(20,30)의 적층구조를 가진다.
즉 기판(10) 상에 메인칩(20)이 배치되고, 상기 메인칩(20) 상부에 DC칩(30)이 배치되는 구조를 가진다. 상기 기판(10)에는 솔더볼(50)들이 부착되는 구조를 가질 수 있다.
상기 DC 칩(30)은 도 1에서 이미 설명한바와 동일하다.
상기 메인칩(20)은, 상기 DC 칩(30)에 구비되는 상기 DC발생회로들에서 발생되는 DC 신호들에 응답하는 회로들을 적어도 하나 이상 포함하고 있는 모든 반도체 칩 종류를 포함할 수 있다. 상기 메인칩(20)에는 상기 DC발생회로는 전혀 구비되지 않는다.
상기 DC 칩(20)과 상기 메인칩(20)은 비아(25)를 통해 연결될 수 있으며, 하 나의 칩의 포트들은 볼록하게 돌출되고, 다른 하나의 칩의 포트들은 동일 위치에서 오목하게 리세스형으로 구비되어, 별도의 와이어 연결없이 적층하는 것만으로 두 개의 칩이 서로 연결되는 구조를 가질 수 있다. 이는 'through VIA connection' 기법으로 알려져 있다.
상기 메인칩(20), 및 상기 DC칩(30) 배치위치는 서로 바뀌어 질 수 있으며, 편의에 따라 다양하게 변화시킬 수 있다.
도 3은 본 발명의 또 다른 실시예에 따른 것으로, 도 2에서 DLL회로를 구비한 별도의 DLL칩(40)이 추가로 구비되는 경우의 반도체 칩 패키지 구조를 나타낸 것이다.
도 3에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지(200)는 웨이퍼 레벨의 세 개의 칩들(20,30,40)의 적층구조를 가진다.
즉 기판(10) 상에 메인칩(20)이 배치되고, 상기 메인칩(20) 상부에 DC칩(30)이 배치되고, 상기 DC칩(30) 상부에 DLL칩(40)이 배치되는 구조를 가진다.
상기 DC 칩(30)은 도 1에서 이미 설명한 바와 동일하다. 다만 상기 DC칩(30)에는 DLL 회로가 구비되지 않는다.
상기 메인칩(20)은, 상기 DC 칩(30)에 구비되는 상기 DC발생회로들에서 발생되는 DC 신호들에 응답하는 회로들을 적어도 하나 이상 포함하고 있는 모든 반도체 칩 종류를 포함할 수 있다. 상기 메인칩(20)에는 상기 DC발생회로 및 DLL회로는 전혀 구비되지 않는다.
상기 DLL 칩(40)은 DLL회로를 구비한다.
상기 DC 칩(20), 상기 메인칩(20), 상기 DLL칩(40)은 비아(25)를 통해 연결될 수 있으며, 하나의 칩의 포트들은 볼록하게 돌출되고, 다른 하나의 칩의 포트들은 동일 위치에서 오목하게 리세스형으로 구비되어, 별도의 와이어 연결없이 적층하는 것만으로 두 개의 칩이 서로 연결되는 구조를 가질 수 있다.
상기 메인칩(20), 상기 DC칩(30), 및 상기 DLL칩(40)의 배치위치는 서로 바뀌어 질 수 있으며, 편의에 따라 다양하게 변화시킬 수 있다. 예를 들어 상기 DC칩(30)의 하부에 상기 DLL칩(40)이 배치되도록 할 수도 있고, 상기 메인칩(20)의 하부에 상기 DC칩(30) 또는 상기 DLL칩(40)을 배치할 수도 있다.
도 4는 본 발명의 또 다른 실시예에 따른 것으로, 메인칩이 복수로 구비되어 멀티칩 패키지 구조(MCP;Multi-Chip Package)를 가지는 경우의 반도체 칩 패키지 구조를 나타낸 것이다.
도 4에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지(300)는 도 2의 구조에서 메인칩(20a,20b)이 복수로 구비되는 경우를 가정한 것이다. 이는 하나의 DC칩(30)을 이용하여 복수의 메인칩들(20a,20b)을 구동할 수 있는 장점이 있다.
상기 메인칩은 n 개(MC1~MCn)(n은 1이상의 자연수)로 구비되어 적층구조를 가질 수 있다. 상기 n 개의 메인칩들(20a,20b)은 동일한 종류이거나 서로 다른 종류의 반도체 칩일 수 있다. 가령 메인칩들(20a,20b) 모두가 상기 DC발생회로들이 구비되지 않은 DRAM칩일 수도 있고, 일부는 DRAM칩, 일부는 SRAM칩 일 수 있다. 상기 메인칩들(20a,20b)은 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 알려져 있는 반도체 칩들 중에서 적어도 하나 이상 선택된 반도체 칩일 수 있다.
기판(10) 상에 복수의 메인칩들(20a,20b)이 적층되어 배치되고, 상기 메인칩들(20a,20b) 상부에 DC칩(30)이 배치된다. 상기 메인칩들(20a,20b) 및 상기 DC칩(30)의 배치위치는 서로 바뀌어 질 수 있으며, 편의에 따라 다양하게 변화시킬 수 있다. 예를 들어 상기 메인칩들(20a,20b)의 중간의 상기 DC칩(30)을 배치할 수도 있다.
상기 DC 칩(30)은 도 1에서 이미 설명한바와 동일하다.
상기 메인칩들(20a,20b) 상기 DC 칩(30)에 구비되는 상기 DC발생회로들에서 발생되는 DC 신호들에 응답하는 회로들을 적어도 하나 이상 포함하고 있는 모든 반도체 칩 종류를 포함할 수 있다. 상기 메인칩들(20a,20b)에는 상기 DC칩(30)에 구비된 상기 DC발생회로들은 전혀 구비되지 않는다.
상기 DC 칩(20)과 상기 메인칩들(20a,20b)은 비아(25)를 통해 연결될 수 있으며, 하나의 칩의 포트들은 볼록하게 돌출되고, 다른 하나의 칩의 포트들은 동일 위치에서 오목하게 리세스형으로 구비되어, 별도의 와이어 연결없이 적층하는 것만으로 두 개의 칩이 서로 연결되는 구조를 가질 수 있다.
도 5는 본 발명의 또 다른 실시예에 따른 것으로, 도 4에서 DLL칩(40)이 별도로 구비되어 적층되는 구조를 나타낸 것이다.
도 5에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지(400)는 도 4에 DLL칩(40)이 추가로 적층되는 구조를 가진다.
이는 하나의 DC칩(30) 및 DLL 칩(40)을 이용하여 복수의 메인칩들(20a,20b) 을 구동할 수 있는 장점이 있다.
상기 DC칩(30)에는 DLL 회로가 구비되지 않으며, 상기 메인칩들(20a,20b)에는 상기 DC발생회로 및 DLL회로는 전혀 구비되지 않는다는 것을 제외하고는 도 4의 DC칩(30) 및 메인칩들(20a,20b)의 구성과 동일하다. 그리고, 상기 DLL 칩(40)은 DLL회로를 구비한다.
적층구조는 기판(10) 상에 복수의 메인칩들(20a,20b)이 적층되어 배치되고, 상기 메인칩들(20a,20b) 상부에 DC칩(30)이 배치된다. 그리고 상기 DC칩(30)의 상부에 상기 DLL칩(40)이 배치된다.
상기 메인칩들(20a,20b), 상기 DC칩(30), 및 상기 DLL칩(40)의 배치위치는 서로 바뀌어 질 수 있으며, 편의에 따라 다양하게 변화시킬 수 있다. 예를 들어 상기 DC칩(30)의 하부에 상기 DLL칩(40)이 배치되도록 할 수도 있고, 상기 메인칩들(20a,20b)의 중간의 상기 DC칩(30) 또는 상기 DLL칩(40)을 배치할 수도 있다.
상기 DC 칩(20), 상기 메인칩들(20a,20b), 상기 DLL칩(40)은 비아(25)를 통해 연결될 수 있으며, 하나의 칩의 포트들은 볼록하게 돌출되고, 다른 하나의 칩의 포트들은 동일 위치에서 오목하게 리세스형으로 구비되어, 별도의 와이어 연결없이 적층하는 것만으로 두 개의 칩이 서로 연결되는 구조를 가질 수 있다.
도 6 및 도 7은 본 발명의 실시예들에 따른 반도체 칩셋 구조를 나타낸 것들이다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 칩셋 구조(500)를 나타낸 것으로, 하나의 DC칩(30), 복수의 메인칩들(20a,20b)이 배치되는 구조를 나타낸 것 이다.
도 6에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 반도체 칩셋(500)은 하나의 DC칩(30) 및 복수의 메인칩들(20a,20b)이 기판(60)의 칩 배치영역들에 배치된다.
상기 메인칩은 n 개(MC1~MCn)(n은 1이상의 자연수)로 구비될 수 있다. 상기 n 개의 메인칩들(20a,20b)은 동일한 종류이거나 서로 다른 종류의 반도체 칩일 수 있다. 가령 메인칩들(20a,20b) 모두가 상기 DC발생회로들이 구비되지 않은 DRAM칩일 수도 있고, 일부는 DRAM칩, 일부는 SRAM칩 일 수 있다. 상기 메인칩들(20a,20b) 기타 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 알려져 있는 반도체 칩들 중에서 적어도 하나 이상 선택된 반도체 칩일 수 있다.
상기 메인칩들(20a,20b) 및 상기 DC칩(30)의 배치위치는 서로 바뀌어 질 수 있으며, 편의에 따라 다양하게 변화시킬 수 있다. 예를 들어 상기 메인칩들(20a,20b)의 중간에 상기 DC칩(30)을 배치할 수도 있다.
상기 DC 칩(30)은 도 1에서 이미 설명한바와 동일하다.
상기 메인칩들(20a,20b) 상기 DC 칩(30)에 구비되는 상기 DC발생회로들에서 발생되는 DC 신호들에 응답하는 회로들을 적어도 하나 이상 포함하고 있는 모든 반도체 칩 종류를 포함할 수 있다. 상기 메인칩들(20a,20b)에는 상기 DC칩(30)에 구비된 상기 DC발생회로들은 전혀 구비되지 않는다.
상기 DC 칩(20)과 상기 메인칩들(20a,20b)은 상기 기판(60)에 라우팅되어있는 배선들을 통하여 서로 연결되는 구조를 가질 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 칩셋 구조(600)를 나타낸 것으로, 도 6에 DLL칩(40)이 추가로 적층되는 구조를 가진다.
도 7에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 반도체 칩셋(500)은 하나의 DC칩(30), 하나의 DLL 칩(40), 및 복수의 메인칩들(20a,20b)이 기판(60)의 칩 배치영역들에 배치된다.
상기 DC칩(30)에는 DLL 회로가 구비되지 않으며, 상기 메인칩들(20a,20b)에는 상기 DC발생회로 및 DLL회로는 전혀 구비되지 않는다는 것을 제외하고는 도 6의 DC칩(30) 및 메인칩들(20a,20b)의 구성과 동일하다. 그리고, 상기 DLL 칩(40)은 DLL회로를 구비한다.
상기 메인칩들(20a,20b), 상기 DC칩(30), 및 상기 DLL칩(40)의 배치위치는 서로 바뀌어 질 수 있으며, 편의에 따라 다양하게 변화시킬 수 있다. 예를 들어 상기 메인칩들(20a,20b)의 중간에 상기 DC칩(30) 또는 상기 DLL칩(40)을 배치할 수도 있다.
상기 DC 칩(20), 상기 DLL칩(40), 상기 메인칩들(20a,20b)은 상기 기판(60)에 라우팅 되어 있는 배선들을 통하여 서로 연결되는 구조를 가질 수 있다.
상술한 바와 같은 본 발명의 실시예들에 따르면, 페리영역의 큰 면적을 차지하는 DC발생회로들 및/또는 DLL회로를 각각 별도의 칩으로 구성하고, 이를 멀티칩 패키지 구조, 웨이퍼 레벨 패키지구조등을 이용하여 패키지 하거나 칩셋에 구현함에 의해 동일칩에 구현하는 것과 같은 효과를 얻을 수 있게 된다. 이에 따라 메인칩의 수평면적감소, 안정적인 DC 공급확보, 전압레벨 트리밍 범위 확장, 생산효율 증대 등의 효과를 얻을 수 있게 된다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.
이상 설명한 바와 같이, 본 발명에 따르면, 별도의 DC칩을 구비함에 따라 비교적 싼 비용으로 DC 칩의 생산이 가능하다. 또한, 독립적으로 동작이 가능하고, 면적의 제한으로부터 비교적 자유로우므로 더 많은 퓨즈나 펌핑 커패시턴스를 구비하여 전압 트리밍 범위의 확장을 통해 타겟 레벨 확보의 가능성을 높일 수 있다. 또한, 메인칩은 DC발생회로가 차지하던 면적을 줄일 수 있게 되며, 특히 하나의 DC칩을 이용하여 복수의 메인칩들을 구동할 수 있는 장점이 있다.

Claims (20)

  1. 반도체 칩 패키지에 있어서:
    상기 반도체 칩 패키지는 DC칩과 적어도 하나 이상의 메인 칩의 적층구조를 가지되,
    상기 DC칩은 상기 메인 칩의 동작에 필요한 DC 전압들을 발생하기 위한 DC발생회로들만을 구비하고,
    상기 메인 칩은 상기 DC 발생회로들 중 적어도 하나 이상의 회로에서 발생되는 DC신호에 응답하는 회로들을 적어도 하나 이상 구비함을 특징으로 하는 반도체 칩 패키지.
  2. 제1항에 있어서, 상기 DC 발생회로들은,
    초기화를 위한 VCCH 발생회로, 기준전압 생성을 위한 기준전압 발생회로, 어레이 전압 및 페리 전압 생성을 위한 어레이 전압 및 페리전압 발생회로, 워드라인 승압을 위한 VPP 발생회로, 및 메모리 셀의 바이어스를 위한 VBB 발생회로 중 적어도 하나 이상을 포함함을 특징으로 하는 반도체 칩 패키지.
  3. 제2항에 있어서,
    상기 DC칩은 하나가 구비되고, 상기 메인 칩은 복수개로 구비되어 멀티칩 패키지 구조를 가짐을 특징으로 하는 반도체 칩 패키지.
  4. 제2항에 있어서,
    상기 DC칩과 상기 메인 칩은 적어도 하나 이상의 비아(via)를 통하여 연결됨을 특징으로 하는 반도체 칩 패키지.
  5. 제4항에 있어서,
    상기 DC 칩은 DLL회로를 더 구비함을 특징으로 하는 반도체 칩 패키지.
  6. 제4항에 있어서, 상기 반도체 칩 패키지는,
    DLL회로를 구비하는 DLL칩을 더 구비함을 특징으로 하는 반도체 칩 패키지.
  7. 반도체 칩셋에 있어서:
    동작에 필요한 DC 전압들을 발생하기 위한 DC발생회로들을 모두 구비하는 DC칩과;
    상기 DC 발생회로들 중 적어도 하나 이상의 회로에서 발생되는 DC신호에 응답하는 회로를 적어도 하나 이상 구비하는 적어도 하나 이상의 메인 칩을 구비하는 것을 특징으로 하는 반도체 칩셋.
  8. 제7항에 있어서, 상기 DC 발생회로들은,
    초기화 회로인 VCCH 발생회로, 기준전압 생성을 위한 기준전압 발생회로, 어레이 전압 및 페리 전압 생성을 위한 어레이 전압 및 페리전압 발생회로, 워드라인 승압을 위한 VPP 발생회로, 메모리 셀의 바이어스를 위한 VBB 발생회로 중 적어도 하나 이상을 포함함을 특징으로 하는 반도체 칩셋.
  9. 제8항에 있어서,
    상기 DC 칩은 DLL회로를 더 구비함을 특징으로 하는 반도체 칩셋.
  10. 제8항에 있어서, 상기 반도체 칩 패키지는,
    DLL회로를 구비하는 DLL칩을 더 구비함을 특징으로 하는 반도체 칩셋.
  11. 반도체 칩 제조방법에 있어서:
    상기 반도체 칩의 동작에 필요한 DC전원 발생을 위한 DC 발생회로들만을 구비하는 DC 칩과, 상기 DC 발생회로들 중 적어도 하나 이상의 회로에서 발생되는 DC신호에 응답하는 회로를 적어도 하나 이상 구비하는 적어도 하나 이상의 메인 칩을 서로 분리하여 제조하고, 이들 칩들을 별도의 공정을 통하여 서로 연결하는 것을 특징으로 하는 반도체 칩 제조방법.
  12. 제11항에 있어서, 상기 DC 발생회로들은,
    초기화 회로인 VCCH 발생회로, 기준전압 생성을 위한 기준전압 발생회로, 어레이 전압 및 페리 전압 생성을 위한 어레이 전압 및 페리전압 발생회로, 워드라인 승압을 위한 VPP 발생회로, 및 메모리 셀의 바이어스를 위한 VBB 발생회로 중 적어도 하나 이상을 포함함을 특징으로 하는 반도체 칩 제조방법.
  13. 제12항에 있어서,
    상기 DC 칩과 상기 메인 칩은 적층구조로써 하나의 반도체 칩 패키지 형태로 제조됨을 특징으로 하는 반도체 칩 제조방법.
  14. 제13항에 있어서,
    상기 DC칩은 하나가 구비되고, 상기 메인 칩은 복수개로 구비되어 멀티칩 패키지 구조를 가지도록 제조됨을 특징으로 하는 반도체 칩 제조방법.
  15. 제14항에 있어서,
    상기 DC칩과 상기 메인 칩은 적어도 하나 이상의 비아(via)를 통하여 연결됨을 특징으로 하는 반도체 칩 제조방법.
  16. 제15항에 있어서,
    상기 DC 칩은 DLL회로를 더 구비함을 특징으로 하는 반도체 칩 제조방법.
  17. 제12항에 있어서,
    상기 DC 칩과 상기 적어도 하나 이상의 메인 칩은 하나의 칩셋을 구성함을 특징으로 하는 반도체 칩 제조방법.
  18. 제17항에 있어서, 상기 칩셋은,
    DLL회로를 구비하는 DLL칩을 더 구비함을 특징으로 하는 반도체 칩 제조방법.
  19. 초기화 회로인 VCCH 발생회로, 기준전압 생성을 위한 기준전압 발생회로, 어레이 전압 및 페리 전압 생성을 위한 어레이 전압 및 페리전압 발생회로, 워드라인 승압을 위한 VPP 발생회로, 및 메모리 셀의 바이어스를 위한 VBB 발생회로 중 적어도 하나 이상의 DC 발생회로만을 구비하는 것을 특징으로 하는 반도체 칩.
  20. 제19항에 있어서,
    상기 반도체 칩은 DLL회로를 포함함을 특징으로 하는 반도체 칩.
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