JP6260998B2 - 積層型半導体装置 - Google Patents

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Description

本発明は複数のコアチップを積層した積層型半導体装置に関し、例えば、内部回路に安定した電源を提供する回路を内蔵する積層型半導体装置に好適に利用できるものである。
半導体集積回路装置が安定動作するためには、そのコアチップの内部で安定した内部電源を生成することが非常に重要である。
内部電源が安定した電源を生成するためには、一般的に次の二つの方法が知られている。一つには、電源回路の動作電流を増加させることで、電源回路の応答速度を向上させる技術が知られている。ただし、この場合は、消費電力の増加を伴う。
もう一つには、半導体装置に補償容量を配置することで、蓄積される電荷を増やし、動作電流の変動に対する動作電圧の変動を抑制する技術が知られている。ただし、この場合は、チップ面積の増加を伴う。
消費電流およびチップ面積の増加を最小限に抑えながら内部電源を設計することは、半導体装置の製品設計において常に求められている課題である。
その一方で、半導体装置の実装面積の拡大は抑えつつ、集積回路の規模を増大する手法として、一つの半導体装置に複数のコアチップを積層する技術が知られている。
上記に関連して、特許文献１（特開２０１２−２０９４９７号公報）には、貫通電極を用いた積層型の半導体装置に係る技術が開示されている。特許文献１に開示された技術によると、インターフェースチップと、コアチップとで、双方に設けられた貫通電極の位置を合わせて、平面方向の高抵抗配線を無くすことで、外部電源電圧の低下を抑制し、各コアチップに安定した外部電源電圧を供給することが出来る。
特開２０１２−２０９４９７号公報
貫通電極を用いた積層型半導体装置の構造を有効に利用し、積層される各チップの消費電流および面積を増加させることなく、安定した内部電源電圧を得ることを可能にする。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
一実施の形態によれば、積層された複数のコアチップ（４０−１〜４０−Ｎ）のそれぞれに設けられた内部電源生成回路（４４）の出力を、これらのコアチップ（４０−１〜４０−Ｎ）を貫通する電極（４４０）を介して共通接続する。
前記一実施の形態によれば、それぞれのコアチップにおける内部電源生成回路の出力を、積層したコアチップを貫通する電極を介して共通接続することが出来る。
図１Ａは、従来技術による積層型半導体装置の構成例を示す俯瞰図である。 図１Ｂは、従来技術による積層型半導体装置の構成例を示す、図１Ａに示した断面線Ａ−Ａによる断面図である。 図２Ａは、第１実施形態による積層型半導体装置の構成例を示す俯瞰図である。 図２Ｂは、第１実施形態による積層型半導体装置の構成例を示す、図２Ａに示した断面線Ｂ−Ｂによる断面図である。 図２Ｃは、第１実施形態による積層型半導体装置の構成例を示すブロック回路図である。 図３Ａは、第２実施形態による積層型半導体装置の構成例を示す俯瞰図である。 図３Ｂは、第２実施形態による積層型半導体装置の構成例を示す、図３Ａに示した断面線Ｂ−Ｂによる断面図である。 図４Ａは、第３実施形態による積層型半導体装置の構成例を示す俯瞰図である。 図４Ｂは、第３実施形態による積層型半導体装置の構成例を示す、図４Ａに示した断面線Ｂ−Ｂによる断面図である。 図５は、第４実施形態による積層型半導体装置の構成例を示す断面図である。 図６は、第５実施形態による積層型半導体装置の構成例を示す断面図である。
添付図面を参照して、本発明による積層型半導体装置を実施するための形態を以下に説明する。ただし、各実施形態をよりよく理解するために、比較対象となり得る従来技術による積層型半導体装置の構成例について説明する。
（従来技術）
図１Ａは、従来技術による積層型半導体装置の構成例を示す俯瞰図である。図１Ｂは、従来技術による積層型半導体装置の構成例を示す、図１Ａに示した断面線Ａ−Ａによる断面図である。
図１Ａおよび図１Ｂに示した構成例による積層型半導体装置の構成要素について説明する。図１Ａに示した積層型半導体装置は、基板１０と、第１コアチップ２０−１と、第２コアチップ２０−２と、…、第Ｎコアチップ２０−Ｎとを有している。ここで、番号「Ｎ」は所定の整数であり、積層されるコアチップの総数に等しい。以下、１〜Ｎの範囲に含まれる任意の整数を「ｉ」で示し、第１コアチップ２０−１〜第Ｎコアチップ２０−Ｎのそれぞれについて、「コアチップ２０−ｉ」と記す。それぞれのコアチップ２０−ｉは、全て同じ構成を有している。
基板１０は、その下面に、外部第１電源バンプ１１２と、外部第２電源バンプ１２２と、複数の信号バンプ１３２とを有している。また、基板１０は、その上面に、外部第１電源端子１１３と、外部第２電源端子１２３と、図示しない複数の信号端子とを有している。基板１０は、さらに、外部第１電源配線１１１と、外部第２電源配線１２１と、図示しない複数の信号配線とを有している。
それぞれのコアチップ２０−ｉは、外部第１電源貫通電極２１０と、外部第２電源貫通電極２２０と、基準電圧生成回路２３と、内部電源生成回路２４と、内部回路２５と、外部第１電源配線２１１と、外部第２電源配線２２１と、基準電圧配線２３１と、内部電源配線２４１とを有している。
それぞれのコアチップ２０−ｉにおいて、外部第１電源貫通電極２１０は、コアチップ２０−ｉの下面に設けられた外部第１電源バンプ２１２と、コアチップ２０−ｉの上面に設けられた外部第１電源端子２１３とを有している。同様に、それぞれのコアチップ２０−ｉにおいて、外部第２電源貫通電極２２０は、コアチップ２０−ｉの下面に設けられた外部第２電源バンプ２２２と、コアチップ２０−ｉの上面に設けられた外部第２電源端子２２３とを有している。
図１Ａおよび図１Ｂに示した構成要素の接続関係について説明する。それぞれのコアチップ２０−ｉは、枝番号が若い順に下から上に積層されており、第１コアチップ２０−１〜第Ｎコアチップ２０−Ｎの集合体は、基板１０の上に実装されている。なお、ここで言う上下方向は、図１Ａおよび図１Ｂに示した座標のＺ方向を意味しており、この座標におけるＸ−Ｙ方向に配置された基板１０の平面方向に直交している。
基板１０において、外部第１電源バンプ１１２は、外部第１電源配線１１１を介して、外部第１電源端子１１３に接続している。同様に、外部第２電源バンプ１２２は、外部第２電源配線１２１を介して、外部第２電源端子１２３に接続している。
第１コアチップ２０−１の外部第１電源貫通電極２１０は、外部第１電源バンプ２１２を介して、基板１０の外部第１電源端子１１３に接続されている。同様に、第１コアチップ２０−１の外部第２電源貫通電極２２０は、外部第２電源バンプ２２２を介して、基板１０の外部第２電源端子１２３に接続されている。
また、第１コアチップ２０−１の外部第１電源貫通電極２１０は、外部第１電源端子２１３を介して、第２コアチップ２０−２の外部第１電源貫通電極２１０に接続されている。同様に、第１コアチップ２０−１の外部第２電源貫通電極２２０は、外部第２電源端子２２３を介して、第２コアチップ２０−２の外部第２電源貫通電極２２０に接続されている。
隣接するコアチップ間の貫通電極に係る下方向への接続関係を、２〜Ｎの範囲に含まれる番号ｉを用いた表現で一般化すると、第ｉコアチップ２０−ｉの外部第１電源貫通電極２１０は、外部第１電源バンプ２１２を介して、第（ｉ−１）コアチップ２０−（ｉ−１）の外部第１電源貫通電極２１０に接続されている。同様に、第ｉコアチップ２０−ｉの外部第２電源貫通電極２２０は、外部第２電源バンプ２２２を介して、第（ｉ−１）コアチップ２０−（ｉ−１）の外部第２電源貫通電極２２０に接続されている。
また、隣接するコアチップ間の貫通電極に係る上方向への接続関係を、１〜Ｎ−１の範囲に含まれる番号ｉを用いた表現で一般化すると、第ｉコアチップ２０−ｉの外部第１電源貫通電極２１０は、外部第１電源端子２１３を介して、第（ｉ＋１）コアチップ２０−（ｉ＋１）の外部第１電源貫通電極２１０に接続されている。同様に、第ｉコアチップ２０−ｉの外部第２電源貫通電極２２０は、外部第２電源端子２２３を介して、第（ｉ＋１）コアチップ２０−（ｉ＋１）の外部第２電源貫通電極２２０に接続されている。
したがって、それぞれのコアチップ２０−ｉにおける外部第１電源バンプ２１２および外部第１電源端子２１３は、複数のコアチップ２０−ｉを積層した際に互いの位置が対応するように配置されていることが肝要となる。このことは、外部第２電源バンプ２２２および外部第２電源端子２２３の位置関係についても同様である。
それぞれのコアチップ２０−ｉにおいて、外部第１電源配線２１１は、外部第１電源貫通電極２１０と、基準電圧生成回路２３と、内部電源生成回路２４とに接続されている。同様に、外部第２電源配線２２１は、外部第２電源貫通電極２２０と、基準電圧生成回路２３と、内部電源生成回路２４とに接続されている。
基準電圧配線２３１は、基準電圧生成回路２３と、内部電源生成回路２４とに接続されている。内部電源配線２４１は、内部電源生成回路２４と、内部回路２５とに接続されている。
図１Ｂに示した構成要素の動作について説明する。外部第１電源バンプ１１２は、外部から第１電源電圧を入力する。同様に、外部第２電源バンプ１２２は、外部から第２電源電圧を入力する。ここで、第１電源電圧とは、いわゆるＶＤＤ電源電圧などであっても良い。また、第２電源電圧とは、いわゆるグランドであっても良い。
外部第１電源配線１１１および外部第１電源端子１１３は、外部第１電源電圧を第１コアチップ２０−１の外部第１電源貫通電極２１０に伝達する。同様に、外部第２電源配線１２１および外部第２電源端子１２３は、外部第２電源電圧を第１コアチップ２０−１の外部第２電源貫通電極２２０に伝達する。
１〜Ｎ−１の範囲に含まれる番号ｉにおいて、第ｉコアチップ２０−ｉの外部第１電源貫通電極２１０は、外部第１電源電圧を、第（ｉ＋１）コアチップ２０−（ｉ＋１）の外部第１電源貫通電極２１０に伝達する。同様に、第ｉコアチップ２０−ｉの外部第２電源貫通電極２２０は、外部第２電源電圧を、第（ｉ＋１）コアチップ２０−（ｉ＋１）の外部第２電源貫通電極２２０に伝達する。
それぞれのコアチップ２０−ｉにおいて、外部第１電源配線２１１は、外部第１電源電圧を、基準電圧生成回路２３および内部電源生成回路２４に伝達する。同様に、外部第２電源配線２２１は、外部第２電源電圧を、基準電圧生成回路２３および内部電源生成回路２４に伝達する。
それぞれのコアチップ２０−ｉにおいて、基準電圧生成回路２３は、外部第１電源電圧および外部第２電源電圧から、基準電圧を生成する。同様に、基準電圧配線２３１は、基準電圧を内部電源生成回路２４に伝達する。
それぞれのコアチップ２０−ｉにおいて、内部電源生成回路２４は、外部第１電源電圧、外部第２電源電圧および基準電圧に基づいて、内部電源電圧を生成する。同様に、内部電源配線２４１は、内部電源電圧を内部回路２５に伝達する。
それぞれのコアチップ２０−ｉにおいて、内部回路２５は所定の動作を行い、この動作は信号の入出力を伴っても良い。このような信号の入出力は、図示しない信号貫通電極や、基板１０の信号バンプ１３２などを介して、積層半導体の外部との通信に用いられても良い。
図１Ａおよび図１Ｂに示した従来技術による積層半導体では、それぞれのコアチップ２０−ｉに外部第１電源貫通電極２１０および外部第２電源貫通電極２２０を設けたことで、外部電源電圧を各コアチップに伝達するために必要だった平面方向の高抵抗配線の規模を縮小させている。
（従来技術に残されている課題）
外部から供給される外部電源電圧に対して、内部回路用の降圧電圧や昇圧電圧などを半導体装置内部で発生させる場合には、半導体チップごとに降圧回路や昇圧回路などが設けられて、所望の内部電源電圧が生成される。したがって、半導体装置において安定して供給すべき電源電圧は、外部電源電圧に限らない。半導体装置の機能を実現する内部回路への内部電源電圧の安定供給こそ、外部電源電圧の安定供給に勝るとも劣らず重要である。
所望の内部電源電圧を、低消費電力化のために安定して内部回路に供給するためには、応答性および補償容量に係る課題がある。
まず、応答性に係る課題は、例えば以下のとおりである。内部回路による電力消費が変動すると、内部電圧のアンダーシュートやオーバーシュートが発生し得る。内部電圧のアンダーシュートやオーバーシュートを抑制するためには、内部電圧が所望のレベルにあるかどうかを判定して内部電圧を制御する差動比較器において、その応答速度を高速化する必要がある。しかしながら、差動比較器の応答速度を高速化すると、その消費電力が増加し、半導体装置全体の消費電力が増加してしまう。
次に、補償容量に係る課題は、例えば以下のとおりである。半導体装置の内部に補償容量を配置することで、単位時間当たりの内部電圧の変動量を小さくすることが出来る。その結果、差動比較器の消費電流を増加させなくても、アンダーシュートやオーバーシュートによる、内部電圧の所望レベルからの変動を抑制することが出来る。しかしながら、内部電圧の変動を抑制するために補償容量をさらに追加すると、半導体装置のチップ面積がそれだけ拡大して、コストアップにつながってしまう。
（第１実施形態）
図２Ａは、第１実施形態による積層型半導体装置の構成例を示す俯瞰図である。図２Ｂは、第１実施形態による積層型半導体装置の構成例を示す、図２Ａに示した断面線Ｂ−Ｂによる断面図である。
図２Ａおよび図２Ｂに示した構成例による積層型半導体装置の構成について説明する。図２Ａに示した積層型半導体装置は、基板３０と、第１コアチップ４０−１と、第２コアチップ４０−２と、…、第Ｎコアチップ４０−Ｎとを有している。ここで、番号「Ｎ」は、上述した従来技術の場合と同様に所定の整数であり、積層されるコアチップの総数に等しい。また、１〜Ｎの範囲に含まれる任意の整数を「ｉ」についても、上述した従来技術の場合と同様に、以下の説明で用いる。それぞれのコアチップ４０−ｉは、全て同じ構成を有していることが望ましいが、その一部または全てが部分的に異なる構成を有することを阻害しない。
基板３０は、その下面に、外部第１電源バンプ３１２と、外部第２電源バンプ３２２と、複数の信号バンプ３３２とを有している。また、基板３０は、その上面に、外部第１電源端子３１３と、外部第２電源端子３２３と、図示しない複数の信号端子とを有している。基板３０は、さらに、外部第１電源配線３１１と、外部第２電源配線３２１と、図示しない複数の信号配線とを有している。なお、基板３０は、複数のコアチップを平面上に実装するインターポーザであっても良い。
それぞれのコアチップ４０−ｉは、外部第１電源貫通電極４１０と、外部第２電源貫通電極４２０と、内部電源貫通電極４４０と、基準電圧生成回路４３と、内部電源生成回路４４と、内部回路４５と、外部第１電源配線４１１と、外部第２電源配線４２１と、基準電圧配線４３１と、内部電源配線４４１とを有している。
それぞれのコアチップ４０−ｉにおいて、外部第１電源貫通電極４１０は、コアチップ４０−ｉの下面に設けられた外部第１電源バンプ４１２と、コアチップ４０−ｉの上面に設けられた外部第１電源端子４１３とを有している。同様に、外部第２電源貫通電極４２０は、コアチップ４０−ｉの下面に設けられた外部第２電源バンプ４２２と、コアチップ４０−ｉの上面に設けられた外部第２電源端子４２３とを有している。内部電源貫通電極４４０は、コアチップ４０−ｉの下面に設けられた内部電源バンプ４４２と、コアチップ４０−ｉの上面に設けられた内部電源端子４４３とを有している。
言い換えれば、図２Ａおよび図２Ｂに示した本実施形態による積層型半導体装置は、図１Ａおよび図１Ｂに示した従来技術による積層型半導体装置と比較して、以下の点で相違している。
まず、図２Ａおよび図２Ｂに示した積層型半導体装置では、それぞれのコアチップ４０−ｉに内部電源貫通電極４４０が設けられている。
次に、内部電源配線４４１は内部電源貫通電極４４０にも接続している。
さらに、隣接するコアチップ間の内部電源貫通電極４４０に係る下方向への接続関係を、２〜Ｎの範囲に含まれる番号ｉを用いた表現で一般化すると、第ｉコアチップ４０−ｉの内部電源貫通電極４４０は、内部電源バンプ４４２を介して、第（ｉ−１）コアチップ４０−（ｉ−１）の内部電源貫通電極４４０に接続されている。
また、隣接するコアチップ間の内部電源貫通電極４４０に係る上方向への接続関係を、１〜Ｎ−１の範囲に含まれる番号ｉを用いた表現で一般化すると、第ｉコアチップ４０−ｉの内部電源貫通電極４４０は、内部電源端子４４３を介して、第（ｉ＋１）コアチップ４０−（ｉ＋１）の内部電源貫通電極４４０に接続されている。
したがって、それぞれのコアチップ４０−ｉにおける内部電源バンプ４４２および内部電源端子４４３は、複数のコアチップ４０−ｉを積層した際に互いの位置が対応するように配置されていることが肝要となる。このことは、外部第１電源バンプ４１２および外部第１電源端子４１３の位置関係についても、外部第２電源バンプ４２２および外部第２電源端子４２３の位置関係についても、同様である。
なお、図２Ａおよび図２Ｂでは、それぞれのコアチップ４０−ｉが１つの内部電源生成回路４４および１つの内部電源貫通電極４４０を有する構成例を示したが、これらの数値はあくまでも一例に過ぎず、本実施形態を限定しない。他の例として、それぞれのコアチップ４０−ｉが複数の内部電源生成回路４４および複数の内部電源貫通電極４４０を有しても良いし、内部電源生成回路４４および内部電源貫通電極４４０の数が異なっていても良い。
ここで、図２Ａおよび図２Ｂに示した本実施形態による積層型半導体装置に含まれるその他の構成要素と、図１Ａおよび図１Ｂに示した従来技術による各構成要素との間には、以下のような対応関係があり、対応関係にある構成要素は、同様の構成、接続関係および機能を有している。
まず、本実施形態による基板３０は、従来技術による基板１０に対応している。本実施形態による外部第１電源バンプ３１２と、外部第１電源配線３１１と、外部第１電源端子３１３とは、従来技術による外部第１電源バンプ１１２と、外部第１電源配線１１１と、外部第１電源端子１１３とに、それぞれ対応している。本実施形態による外部第２電源バンプ３２２と、外部第２電源配線３２１と、外部第２電源端子３２３とは、従来技術による外部第２電源バンプ１２２と、外部第２電源配線１２１と、外部第２電源端子１２３とに、それぞれ対応している。
次に、本実施形態によるそれぞれのコアチップ４０−ｉは、従来技術によるそれぞれのコアチップ２０−ｉに、内部電源貫通電極４４０および内部電源配線４４１に係る構成以外において、それぞれ対応している。
本実施形態による基準電圧生成回路４３と、基準電圧配線４３１とは、従来技術による基準電圧生成回路２３と、基準電圧配線２３１とに、それぞれ対応している。本実施形態による内部電源生成回路４４と、内部回路４５とは、従来技術による内部電源生成回路２４と、内部回路２５とに、それぞれ対応している。
本実施形態による外部第１電源貫通電極４１０と、外部第１電源バンプ４１２と、外部第１電源端子４１３と、外部第１電源配線４１１とは、従来技術による外部第１電源貫通電極２１０と、外部第１電源バンプ２１２と、外部第１電源端子２１３と、外部第１電源配線２１１とに、それぞれ対応している。本実施形態による外部第２電源貫通電極４２０と、外部第２電源バンプ４２２と、外部第２電源端子４２３と、外部第２電源配線４２１とは、従来技術による外部第２電源貫通電極２２０と、外部第２電源バンプ２２２と、外部第２電源端子２２３と、外部第２電源配線２２１とに、それぞれ対応している。
以上の対応関係を有する本実施形態による各構成要素については、対応する従来技術による各構成要素と同様の構成、接続関係および機能を有するので、さらなる詳細な説明を省略する。
なお、最下位に積層されている第１コアチップ４０−１において、外部第１電源バンプ４１２および外部第２電源バンプ４２２は、基板３０の上面に設けられた外部第１電源端子３１３および外部第２電源端子３２３に、それぞれ接続されている。しかしながら、第１コアチップ４０−１の下面に設けられた内部電源バンプ４４２は、基板３０に設けられたいかなる端子にも接続されておらず、言い換えれば基板３０から電気的に絶縁されている。そのため、基板３０の上面の、第１コアチップ４０−１の内部電源バンプ４４２に対応する位置には、何の端子も設ける必要が無い。
本実施形態による内部電源貫通電極４４０および内部電源配線４４１の動作について説明する。内部電源配線４４１は、内部電源生成回路４４の出力と、内部電源貫通電極４４０と、内部回路４５の入力とに接続されている。また、内部電源配線４４１は、内部電源生成回路４４が出力する内部電源電圧を、内部電源貫通電極４４０と、内部回路４５とに伝達する。内部電源貫通電極４４０は、積層された複数のコアチップ４０−ｉの間で、それぞれの内部電源生成回路４４の出力を共通接続することによって、その電荷の共有が実現する。その結果、積層型半導体装置全体としての内部電源消費量を最適化し、内部電源電圧の変動を抑制することが出来る。
このように、本実施形態の積層型半導体装置によれば、それぞれの内部電源生成回路４４の出力に、複数のコアチップ４０−ｉが有する補償容量の総量を見せることが出来るので、内部電源電圧変動の抑制を図ることが出来る。また、複数のコアチップが有する補償容量の総量を見せることができるため、各コアチップに設けられる補償容量を、単独のコアチップを動作させるにあたって必要な補償容量よりも小さくすることができ、面積増大を抑制することもできる。また、補償容量によって内部電源電圧の変動を抑制しているので、内部電源生成回路４４を高速化させる必要性が減少し、または無くなるので、積層型半導体装置全体としての消費電流を削減することが出来る。
ここで、より具体的な一例として、それぞれのコアチップ４０−ｉにおいて内部回路４５が記憶回路として機能し、積層型半導体装置の全体としてはバンク切り替え式のメモリ装置として機能する場合について説明する。
図２Ｃは、第１実施形態による積層型半導体装置の構成例を示すブロック回路図である。図２Ｃに示した構成例によるブロック回路図の構成要素について説明する。
図２Ｃに示したブロック回路図は、第１バンク５０−１と、第２バンク５０−２と、…、第Ｎバンク５０−Ｎを含んでいる。これら複数のバンク５０−ｉは、それぞれ、複数のコアチップ４０−ｉに対応している。
それぞれのバンク５０−ｉは、データ制御回路５３１と、カラム制御回路５３２と、ロウ制御回路５３３と、第１内部電源生成回路５４１〜第３内部電源生成回路５４３と、第１内部電源配線５５１〜第３内部電源配線５５３と、カラムデコーダ５６１と、センスアンプ５６２と、ロウデコーダ５６３と、メモリセルアレイ５７１とを有している。
メモリセルアレイ５７１は、複数のワード線５７２と、複数のビット線５７３と、複数のメモリセル５７４とを有している。
図２Ｃに示したブロック回路図は、さらに、第１入出力回路５１と、データ入出力端子５１１と、第２入出力回路５２と、ロウアドレス入出力端子５２１と、クロック入出力端子５２２と、カラムアドレス入出力端子５２３とを有している。これらの構成要素は、それぞれのコアチップ４０−ｉに設けられていても良いし、基板３０に設けられていても良い。
図２Ｃに示した構成要素の接続関係について説明する。データ入出力端子５１１は、第１入出力回路５１に接続されている。第１入出力回路５１は、それぞれのコアチップ４０−ｉが有するデータ制御回路５３１に共通接続されている。データ制御回路５３１は、カラムデコーダ５６１に接続されている。カラムデコーダ５６１は、センスアンプ５６２を介してメモリセルアレイ５７１のビット線５７３に接続されている。
ロウアドレス入出力端子５２１と、クロック入出力端子５２２と、カラムアドレス入出力端子５２３とは、第２入出力回路５２に接続されている。第２入出力回路５２は、カラム制御回路５３２と、ロウ制御回路５３３とに接続されている。カラム制御回路５３２は、カラムデコーダ５６１に接続されている。ロウ制御回路５３３は、ロウデコーダ５６３に接続されている。ロウデコーダ５６３は、メモリセルアレイ５７１のワード線５７２に接続されている。
メモリセルアレイ５７１において、複数のワード線５７２と、複数のビット線５７３との交点の全てに、複数のメモリセル５７４が配置されている。
第１内部電源生成回路５４１は、第１内部電源配線５５１を介して、データ制御回路５３１と、カラム制御回路５３２と、ロウ制御回路５３３とに、第１内部電源電圧を供給している。第２内部電源生成回路５４２は、第２内部電源配線５５２を介して、ロウデコーダ５６３に第２内部電源電圧を供給している。第３内部電源生成回路５４３は、第３内部電源配線５５３を介して、カラムデコーダ５６１と、センスアンプ５６２とに、第３内部電源電圧を供給している。
なお、図２Ｃに示した構成例では、図示しない電源入力端子などを介して、外部第１電源電圧および外部第２電源電圧が入出力回路５１、５２に供給されている。
図２Ｃに示した構成例では、それぞれのコアチップ４０−ｉに設けられた複数の内部電源生成回路は、内部回路４５に含まれる回路部ごとに異なる内部電源電圧を供給している。これら複数の内部電源生成回路の出力は、図示しない複数の内部電源貫通電極をそれぞれ介して、ほかのコアチップ４０−ｉの複数の内部電源生成回路の出力と接続されている。
図２Ｃに示した構成例に係る、本実施形態による積層型半導体装置の一動作例について説明する。図２Ｃの構成例では、積層型半導体装置がバンク切り替え式記憶装置として機能する。メモリセルアレイ５７１を中心とするメモリ装置の機能自体は周知技術であるのでここでは省略する。バンク切り替え式の記憶装置では、同じメモリアドレス空間を複数のメモリ装置で共有する関係上、基本的には一度に１つのバンク５０−ｉだけが動作し、その期間中、他のバンク５０−ｉはアイドリング状態になる。したがって、複数のコアチップ４０−ｉを跨ぐ内部電源貫通電極４４０を介して複数の内部電源生成回路４４の出力が共通接続されていれば、複数のコアチップ４０−ｉの間で電荷を共有し、積層型半導体装置全体の内部電力消費量を最適化し、それぞれの内部電源電圧の変動を抑制することが出来る。
図２Ｃに示した構成例に係る、本実施形態による積層型半導体装置の別の動作例について説明する。この動作例では、図２Ｃに示した構成例による積層型半導体装置が、上記の動作例よりも高速なバンク切り替え式記憶装置として機能する。多くの場合、第１入出力回路５１、第２入出力回路５２などの入出力回路は、メモリセルアレイ５７１よりも高速で動作できる。そこで、１つのバンクのデータ出力にかかる待ち時間を有効活用するために、各バンク５０−ｉの動作を少しずつずらすことで、メモリセルアレイ５７１および入出力回路５１、５２が両方とも最速で動作することが可能となる。このような場合でも、各バンク５０−ｉで電流が発生して電力が消費されるタイミングは異なるので、本実施形態による作用効果が得られる。
また、バンク切り替え方式以外のメモリ装置の場合でも、すなわち全ての内部回路４５が同時に動作する場合でも、複数のバンク間で全ての内部回路の信号変化が同一である可能性は低く、各バンク毎に消費電流は異なるため、消費電流が少ないコアチップの内部電源生成回路と、各バンクに対応するコアチップが有する補償容量の総量を見せることで、消費電流が大きいコアチップの内部電源電圧の変動を補うことができ、結果、内部電源電圧の安定した供給を図ることができる。コアチップ４０−ｉごとの内部回路４５における、こうした意味での多様性は、メモリ装置以外の場合でも有効であると考えられる。したがって、バンク切り替え式記憶装置の場合と同様の作用効果が、その規模は違うとしても、この場合でも得られる。
（第２実施形態）
図３Ａは、第２実施形態による積層型半導体装置の構成例を示す俯瞰図である。図３Ｂは、第２実施形態による積層型半導体装置の構成例を示す、図３Ａに示した断面線Ｂ−Ｂによる断面図である。
図３Ａおよび図３Ｂに示した本実施形態による積層型半導体装置の構成について説明する。本実施形態による積層型半導体装置は、図２Ａおよび図２Ｂに示した第１実施形態による積層半導体装置に、以下の変更を加えたものに等しい。すなわち、それぞれのコアチップ４０−ｉに、基準電圧貫通電極４３０を追加する。
それぞれのコアチップ４０−ｉにおいて、基準電圧貫通電極４３０は、コアチップ４０−ｉの下面に設けられた基準電圧バンプ４３２と、コアチップ４０−ｉの上面に設けられた基準電圧端子４３３とを有している。また、それぞれのコアチップ４０−ｉにおいて、基準電圧貫通電極４３０は、基準電圧配線４３１に接続されている。
さらに、隣接するコアチップ間の基準電圧貫通電極４３０に係る下方向への接続関係を、２〜Ｎの範囲に含まれる番号ｉを用いた表現で一般化すると、第ｉコアチップ４０−ｉの基準電圧貫通電極４３０は、基準電圧バンプ４３２を介して、第（ｉ−１）コアチップ４０−（ｉ−１）の基準電圧貫通電極４３０に接続されている。
また、隣接するコアチップ間の基準電圧貫通電極４３０に係る上方向への接続関係を、１〜Ｎ−１の範囲に含まれる番号ｉを用いた表現で一般化すると、第ｉコアチップ４０−ｉの基準電圧貫通電極４３０は、基準電圧端子４３３を介して、第（ｉ＋１）コアチップ４０−（ｉ＋１）の基準電圧貫通電極４３０に接続されている。
したがって、それぞれのコアチップ４０−ｉにおける基準電圧バンプ４３２および基準電圧端子４３３は、複数のコアチップ４０−ｉを積層した際に互いの位置が対応するように配置されていることが肝要となる。このことは、外部第１電源バンプ４１２および外部第１電源端子４１３の位置関係についても、外部第２電源バンプ４２２および外部第２電源端子４２３の位置関係についても、内部電源バンプ４４２および内部電源端子４４３の位置関係についても、同様である。
図３Ａおよび図３Ｂに示したその他の構成要素については、その構成、接続関係および動作が、図２Ａおよび図２Ｂに示した第１実施形態の場合と同様であるので、さらなる詳細な説明を省略する。
なお、本実施形態でも、第１実施形態の場合と同様に、第１コアチップ４０−１の下面に設けられた内部電源バンプ４４２は、基板３０に設けられたいかなる端子にも接続されておらず、言い換えれば基板３０から電気的に絶縁されている。そのため、本実施形態でも、基板３０の上面の、第１コアチップ４０−１の内部電源バンプ４４２に対応する位置には、何の端子も設ける必要が無い。
図３Ａおよび図３Ｂに示した本実施形態による基準電圧貫通電極４３０の動作について説明する。基準電圧配線４３１は、基準電圧生成回路４３が出力する基準電圧を、基準電圧貫通電極４３０と、内部電源生成回路４４とに伝達する。基準電圧貫通電極４３０は、積層された複数のコアチップ４０−ｉの間で、それぞれの基準電圧生成回路４３の出力を共通接続することによって、接続された全てのコアチップ４０−ｉの間で基準電圧を均一化する。
本実施形態では、基準電圧生成回路４３の出力を、複数のコアチップ４０−ｉを跨ぐ基準電圧貫通電極４３０を介して接続することによって、コアチップ４０−ｉの間に基準電圧のばらつきがあっても、このばらつきを抑制することが出来る。
（第３の実施形態）
図４Ａは、第３実施形態による積層型半導体装置の構成例を示す俯瞰図である。図４Ｂは、第３実施形態による積層型半導体の構成例を示す、図４Ａに示した断面線Ｂ−Ｂによる断面図である。
図４Ａおよび図４Ｂに示した本実施形態による積層型半導体装置は、図３Ａおよび図３Ｂに示した第２実施形態による積層型半導体装置に、以下の変更を加えたものに等しい。
まず、基板３０は、その上面に、外部第３電源端子３６３をさらに有している。また、基板３０の下面に設けられた外部第１電源バンプ３１２は、外部第１電源配線３１１を介して、外部第３電源端子３６３にさらに接続されている。
次に、それぞれのコアチップ４０−ｉは、外部第３電源上面側電極４６０および外部第３電源下面側電極４６１をさらに有している。また、それぞれのコアチップ４０−ｉにおいて、基準電圧生成回路４３は、外部第１電源貫通電極４１０および外部第１電源配線４１１から絶縁されている。ここで、外部第３電源上面側電極４６０は、コアチップ４０−ｉの上面に設けられた外部第３電源端子４６３を有しており、外部第２電源貫通電極４２０に接続されている。また、外部第３電源下面側電極４６１は、コアチップ４０−ｉの下面に設けられた外部第３電源バンプ４６２を有しており、基準電圧生成回路４３に接続されている。
さらに、隣接するコアチップ間の外部第３電源下面側電極４６１に係る下方向への接続関係を、２〜Ｎの範囲に含まれる番号ｉを用いた表現で一般化すると、第ｉコアチップ４０−ｉの外部第３電源下面側電極４６１は、外部第３電源バンプ４６２を介して、第（ｉ−１）コアチップ４０−（ｉ−１）の外部第３電源上面側電極４６０に接続されている。
また、隣接するコアチップ間の外部第３電源上面側電極４６０に係る上方向への接続関係を、１〜Ｎ−１の範囲に含まれる番号ｉを用いた表現で一般化すると、第ｉコアチップ４０−ｉの外部第３電源上面側電極４６０は、外部第３電源端子４６３を介して、第（ｉ＋１）コアチップ４０−（ｉ＋１）の外部第３電源下面側電極４６１に接続されている。
したがって、それぞれのコアチップ４０−ｉにおける外部第３電源バンプ４６２および外部第３電源端子４６３は、複数のコアチップ４０−ｉを積層した際に互いの位置が対応するように配置されていることが肝要となる。このことは、外部第１電源バンプ４１２および外部第１電源端子４１３の位置関係についても、外部第２電源バンプ４２２および外部第２電源端子４２３の位置関係についても、内部電源バンプ４４２および内部電源端子４４３の位置関係についても、基準電圧バンプ４３２および基準電圧端子４３３の位置関係についても、同様である。
図４Ａおよび図４Ｂに示した本実施形態による積層型半導体装置の動作について説明する。
まず、基板３０は、外部第１電源バンプ３１２と、外部第１電源配線３１１と、外部第３電源端子３６３とを介して、第１コアチップ４０−１の外部第３電源バンプ４６２に外部第１電圧を供給する。また、基板３０は、外部第２電源バンプ３２２と、外部第２電源配線３２１と、外部第２電源端子３２３とを介して、第１コアチップ４０−１の外部第２電源バンプ４２２に外部第２電圧を供給する。
次に、第１コアチップ４０−１は、外部第３電源バンプ４６２から供給された外部第１電圧を、外部第３電源下面側電極４６１を介して、基準電圧生成回路４３に供給する。第１コアチップ４０−１は、外部第２電源バンプ４２２から供給された外部第２電圧を、外部第２電源貫通電極４２０、外部第２電源配線４２１を介して、基準電圧生成回路４３に供給する。第１コアチップ４０−１は、外部第２電源バンプ４２２から供給された外部第２電圧を、外部第２電源貫通電極４２０および外部第２電源端子４２３を介して、第２コアチップ４０−２の外部第２電源バンプ４２２に伝達する。第１コアチップ４０−１は、外部第２電源バンプ４２２から供給された外部第２電圧を、外部第２電源貫通電極４２０、外部第３電源上面側電極４６０および外部第３電源端子４６３を介して、第２コアチップ４０−２の外部第３電源バンプ４６２に伝達する。
さらに、隣接するコアチップ間の、外部第３電源上面側電極４６０および外部第３電源下面側電極４６１に係る上方向への電源伝達を、１〜Ｎ−１の範囲に含まれる番号ｉを用いた表現で一般化すると、第ｉコアチップ４０−ｉの外部第３電源上面側電極４６０は、外部第３電源端子４６３を介して、第（ｉ＋１）コアチップ４０−（ｉ＋１）の外部第３電源下面側電極４６１に伝達する。
ここで、第１コアチップ４０−１の基準電圧生成回路４３だけは、外部第１電源および外部第２電源を供給されるので、第２実施形態の場合と同様に正常動作して、基準電圧を生成する。その一方で、その他の、第２コアチップ４０−２〜第Ｎコアチップ４０−Ｎのそれぞれに含まれる基準電圧生成回路４３は、グランドに接地された外部第２電源のみが電源電圧として供給されるので、実質的に動作せず、基準電圧の生成も行われない。ただし、全てのコアチップ４０−ｉにおける内部電源生成回路４４は、全てのコアチップ４０−ｉに設けられた基準電圧貫通電極４３０を介して、第１コアチップ４０−１で生成された基準電圧を供給されて、第２実施形態の場合と同様に正常動作する。
図４Ａおよび図４Ｂに示した本実施形態による積層型半導体装置の、その他の構成要素については、その構成、接続関係及び動作が、図３Ａおよび図３Ｂに示した第２の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。
なお、本実施形態でも、第１実施形態の場合と同様に、第１コアチップ４０−１の下面に設けられた内部電源バンプ４４２は、基板３０に設けられたいかなる端子にも接続されておらず、言い換えれば基板３０から電気的に絶縁されている。そのため、本実施形態でも、基板３０の上面の、第１コアチップ４０−１の内部電源バンプ４４２に対応する位置には、何の端子も設ける必要が無い。
本実施形態の積層型半導体装置によれば、第２の実施形態の場合に得られる作用効果に加えて、複数設けられた基準電圧生成回路４３のうち、１つだけが動作して、残りは動作しないので、その分の消費電流を低減出来るという効果が得られる。また、本実施形態では、全ての内部電源生成回路４４は同じ基準電圧を供給されて動作するので、コアチップ４０−ｉごとに生成される内部電源のばらつきも抑制される効果も期待される。
（第４実施形態）
図５は、第４実施形態による積層型半導体装置の構成例を示す断面図である。なお、図５に示した構成例による積層型半導体装置の俯瞰図は、図２Ａに示した第１実施形態の場合と同様であるので、ここでは省略する。
図５に示した本実施形態による積層型半導体装置は、図２Ｂに示した第１実施形態による積層型半導体装置に、以下の変更を加えたものに等しい。
基板３０に、容量３４２を設ける。ここで、容量３４２は、複数の容量素子を並列または直列に接続した容量群として形成されても良い。容量３４２の一方の端部は、第１コアチップ４０−１の下面に設けられた内部電源バンプ４４２に接続しており、他方の端部は、グランドに接地された外部第２電源配線３２１に接続している。
図５に示した本実施形態による積層半導体装置の、その他の構成要素については、その構成、接続関係および動作が、図２Ｂに示した第１実施形態の場合と同様であるので、さらなる詳細な説明を省略する。
図５に示した本実施形態の積層型半導体装置によれば、基板３０に設けられた容量３４２が、内部電源生成回路４４の出力から見て、補償容量として機能するので、チップサイズを増加させることなく、内部電源電圧の変動を抑制する効果が得られる。
（第５実施形態）
図６は、第５実施形態による積層型半導体装置の構成例を示す断面図である。なお、図６に示した構成例による積層型半導体装置の俯瞰図は、図２Ａに示した第１実施形態の場合と同様であるので、ここでは省略する。
図６に示した本実施形態による積層型半導体装置は、図２Ｂに示した第１実施形態による積層型半導体装置に、以下の変更を加えたものに等しい。
それぞれのコアチップ４０−ｉの下面に、メタル層４４４を平面方向に配置する。それぞれのコアチップ４０−ｉにおいて、メタル層４４４は、内部電源配線４４１、内部電源貫通電極４４０および内部電源バンプ４４２等を介して、内部電源生成回路４４の出力に接続されている。
メタル層４４４を配置する位置は、コアチップ４０−ｉの下面に限定されず、上面であっても良いし、両方の組み合わせであっても良い。また、メタル層４４４は、外部第１電源貫通電極４１０、外部第２電源貫通電極４２０や、その他の貫通電極、特に図示しない信号の貫通電極などに干渉しないような位置および形状に形成されることが望ましい。
図６に示した本実施形態による積層型半導体装置の、その他の構成要素については、その構成、接続関係および動作が、図２Ｂに示した第１実施形態の場合と同様であるので、さらなる詳細な説明を省略する。
なお、本実施形態でも、第１実施形態の場合と同様に、第１コアチップ４０−１の下面に設けられた内部電源バンプ４４２は、基板３０に設けられたいかなる端子にも接続されておらず、言い換えれば基板３０から電気的に絶縁されている。そのため、本実施形態でも、基板３０の上面の、第１コアチップ４０−１の内部電源バンプ４４２に対応する位置には、何の端子も設ける必要が無い。
図６に示した本実施形態の積層型半導体装置によれば、メタル層４４４が、内部電源生成回路４４の出力から見て補償容量として機能することで、チップサイズを増加させることなく、内部電源電圧の変動を抑制する効果が得られる。
以上、発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。また、前記実施の形態に説明したそれぞれの特徴は、技術的に矛盾しない範囲で自由に組み合わせることが可能である。
１０ 基板（またはインターポーザ）
１１１ 外部第１電源配線
１１２ 外部第１電源バンプ
１１３ 外部第１電源端子
１２１ 外部第２電源配線
１２２ 外部第２電源バンプ
１２３ 外部第２電源端子
１３２ 信号バンプ
２０−１〜２０−Ｎ コアチップ
２１０ 外部第１電源貫通電極
２１１ 外部第１電源配線
２１２ 外部第１電源バンプ
２１３ 外部第１電源端子
２２０ 外部第２電源貫通電極
２２１ 外部第２電源配線
２２２ 外部第２電源バンプ
２２３ 外部第２電源端子
２３ 基準電圧生成回路
２３１ 基準電圧配線
２４ 内部電源生成回路
２４１ 内部電源配線
２５ 内部回路
３０ 基板（またはインターポーザ）
３１１ 外部第１電源配線
３１２ 外部第１電源バンプ
３１３ 外部第１電源端子
３２１ 外部第２電源配線
３２２ 外部第２電源バンプ
３２３ 外部第２電源端子
３３２ 信号バンプ
３４１ 内部電源配線
３４２ 容量
３６３ 外部第３電源端子
４０−１〜４０−Ｎ コアチップ
４１０ 外部第１電源貫通電極
４１１ 外部第１電源配線
４１２ 外部第１電源バンプ
４１３ 外部第１電源端子
４２０ 外部第２電源貫通電極
４２１ 外部第２電源配線
４２２ 外部第２電源バンプ
４２３ 外部第２電源端子
４３ 基準電圧生成回路
４３０ 基準電圧貫通電極
４３１ 基準電圧配線
４３２ 基準電圧バンプ
４３３ 基準電圧端子
４４ 内部電源生成回路
４４０ 内部電源貫通電極
４４１ 内部電源配線
４４２ 内部電源バンプ
４４３ 内部電源端子
４４４ メタル層
４５ 内部回路
４６０ 外部第３電源上面側電極
４６１ 外部第３電源下面側電極
４６２ 外部第３電源バンプ
４６３ 外部第３電源端子
５０−１〜５０−Ｎ バンク
５１ 入出力回路
５１１ データ入出力端子
５２ 入出力回路
５２１ ロウアドレス入出力端子
５２２ クロック入出力端子
５２３ カラムアドレス入出力端子
５３１ データ制御回路
５３２ カラム制御回路
５３３ ロウ制御回路
５４１〜５４３ 内部電源生成回路
５５１〜５５３ 内部電源配線
５６１ カラムデコーダ
５６２ センスアンプ
５６３ ロウデコーダ
５７１ メモリセルアレイ
５７２ ワード線
５７３ ビット線
５７４ メモリセル

Claims (10)

  1. 基板と、
    前記基板上に、前記基板の平面方向に対する上下方向に積層された複数のコアチップと
    を具備し、
    前記複数のコアチップのそれぞれは、
    内蔵された内部回路に向けて供給される内部電源電圧を生成する内部電源生成回路と、
    前記内部電源生成回路の出力を前記複数のコアチップの間で共有する内部電源貫通電極と
    を具備し、
    前記それぞれのコアチップが有する前記内部電源貫通電極は、
    前記コアチップの上面に設けられた内部電源端子と、
    前記コアチップの下面に設けられて、かつ、前記複数のコアチップが積層される際に前記上面の前記内部電源端子の位置に対応する位置に設けられた内部電源バンプと
    を具備する
    積層型半導体装置。
  2. 請求項１に記載の積層型半導体装置において、
    前記それぞれのコアチップは、
    基準電圧を生成する基準電圧生成回路と、
    前記基準電圧生成回路の出力を前記複数のコアチップの間で共有する基準電圧貫通電極と
    をさらに具備し、
    前記それぞれのコアチップが有する前記基準電圧貫通電極は、
    前記コアチップの上面に設けられた基準電圧端子と、
    前記コアチップの下面に設けられて、かつ、前記複数のコアチップが積層される際に前記上面の前記基準電圧端子の位置に対応する位置に設けられた基準電圧バンプと
    を具備する
    積層型半導体装置。
  3. 請求項２に記載の積層型半導体装置において、
    前記基板は、
    外部から供給される外部第１電源電圧を前記複数のコアチップに供給する外部第１電源端子と、
    外部から供給される外部第２電源電圧を前記複数のコアチップに供給する外部第２電源端子と、
    前記外部第１電源電圧を前記複数のコアチップに供給する外部第３電源端子と
    を具備し、
    前記それぞれのコアチップは、
    直下のコアチップまたは基板から直上のコアチップに前記外部第１電源電圧を伝達する外部第１電源貫通電極と、
    直下のコアチップまたは基板から直上のコアチップに前記外部第２電源電圧を伝達する外部第２電源貫通電極と、
    前記外部第２電源貫通電極に接続され、直上のコアチップに前記外部第２電源電圧を伝達する外部第３電源上面側電極と、
    直下の基板からは前記外部第３電源端子から供給される前記外部第１電源電圧を入力し、直下のコアチップからは前記外部第３電源上面側電極から伝達される前記外部第２電源電圧を入力する外部第３電源下面側電極と
    をさらに具備し、
    前記それぞれのコアチップにおいて、前記基準電圧生成回路は、前記外部第２電源貫通電極および前記外部第３電源下面側電極から供給される電源に応じて前記基準電圧の生成を実行または停止する
    積層型半導体装置。
  4. 請求項３に記載の積層型半導体装置において、
    前記基板は、
    一方の端が前記内部電源バンプに接続されて、かつ、他方の端が前記外部第２電源端子に接続されている容量
    を含む
    積層型半導体装置。
  5. 請求項１に記載の積層型半導体装置において、
    前記それぞれのコアチップは、
    前記コアチップの平面に設けられて、かつ、前記内部電源バンプに接続されたメタル層をさらに具備する
    積層型半導体装置。
  6. 請求項１に記載の積層型半導体装置において、
    前記それぞれのコアチップは、
    複数の前記内部電源電圧をそれぞれ生成する複数の前記内部電源生成回路と、
    前記複数の内部電源生成回路の出力にそれぞれ接続された複数の前記内部電源貫通電極と
    をさらに具備する
    積層型半導体装置。
  7. 請求項１〜６のいずれかに記載の積層型半導体装置を含み、
    前記それぞれのコアチップは、
    前記内部電源電圧を供給されて動作する記憶回路
    をさらに具備する
    積層型半導体装置。
  8. 請求項７に記載の積層型半導体記憶装置において、
    前記記憶回路は、
    コアチップごとに切り替え可能なメモリバンクに対応するメモリアドレス
    を有する
    積層型半導体装置。
  9. 請求項２に記載の積層型半導体装置において、
    前記基板は、
    外部から供給される外部第１電源を前記複数のコアチップに供給する第１基板電源端子と、
    外部から供給される外部第２電源を前記複数のコアチップに供給する第２基板電源端子と、
    前記外部第１電源を前記複数のコアチップに供給する第３基板電源端子と
    を具備し、
    前記それぞれのコアチップは、
    前記コアチップの下面に設けられ、前記第１基板電源端子、前記第２基板電源端子および前記第３基板電源端子とそれぞれ平面的な位置が一致する第１電源バンプ、第２電源バンプおよび第３電源バンプと、
    前記コアチップの上面に設けられ、前記第１電源バンプ、前記第２電源バンプおよび前記第３電源バンプとそれぞれ平面的な位置が一致する第１電源端子、第２電源端子および第３電源端子と、
    前記第１電源バンプおよび前記第１電源端子を接続する第１電源貫通電極と、
    前記第２電源バンプおよび前記第２電源端子を接続する第２電源貫通電極と
    を具備し、
    前記第３電源端子は、前記第２電源貫通電極に接続され、
    前記基準電圧生成回路は、前記第２電源バンプおよび前記第３電源バンプを介して供給される電圧を電源電圧とする
    積層型半導体装置。
  10. 前記内部電源バンプは、前記基板上に設けられた端子から絶縁されている
    請求項１に記載の積層型半導体装置。
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