JP6759874B2 - 電力変換装置 - Google Patents
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Description
本発明の実施形態は、電力変換装置に関する。
従来、直流−交流変換回路又は交流−直流変換回路を備える電力変換装置において、半導体スイッチの駆動回路と半導体スイッチとを接続する配線にプリント配線基板を用いることにより、配線作業を省力化する技術が知られている（例えば、特許文献１を参照）。
ここで、半導体スイッチの駆動回路と半導体スイッチとを接続する配線にプリント配線基板を用いる場合には、誘導ノイズや寄生容量の充放電によるノイズなどのプリント配線基板の配線パターンに起因するノイズによって、半導体スイッチが誤動作することがある。しかしながら、上述したような従来技術においては、このようなノイズを低減するためのプリント配線基板の配線パターンが開示されていない。つまり、上述したような従来技術によると、プリント配線基板の配線パターンに起因するノイズによる半導体スイッチの誤動作を低減することまではできないという問題があった。
本発明は、プリント配線基板の配線パターンに起因するノイズによる半導体スイッチの誤動作を低減することができる電力変換装置を提供することを目的とする。
本発明の一実施形態は、半導体スイッチの導通状態を制御する複数の駆動回路に、複数の半導体スイッチが接続される電力変換装置において、第１半導体スイッチと、基準電位が前記第１半導体スイッチの基準電位とは異なる第２半導体スイッチと、前記第１半導体スイッチの導通状態を制御する第１駆動回路と、前記第２半導体スイッチの導通状態を制御する第２駆動回路と、前記第１駆動回路と前記第１半導体スイッチとを接続する基準電位配線と導通制御信号配線とを含む第１配線と、前記第２駆動回路と前記第２半導体スイッチを接続する基準電位配線と導通制御信号配線とを含む第２配線とが、それぞれ基板の積層方向に重なる部分を有して配置される多層基板と、を備え、前記多層基板には、前記第１配線の基準電位配線と導通制御信号配線とが、前記積層方向に重なる位置にして互いに異なる層に配置され、前記第２配線の基準電位配線と導通制御信号配線とが、前記積層方向に重なる位置にして互いに異なる層に配置され、前記第１配線と前記第２配線とが前記積層方向に互いに重なる部分の配線長が、前記第１配線の基準電位配線と導通制御信号配線とが前記積層方向に重なる部分の配線長と、前記第２配線の基準電位配線と導通制御信号配線とが前記積層方向に重なる部分の配線長とのいずれの配線長よりも短くして配置される電力変換装置である。
また、本発明の一実施形態の電力変換装置は、基準電位が前記第１半導体スイッチの基準電位と同じ第３半導体スイッチを更に備え、前記第１駆動回路は、前記第３半導体スイッチの導通状態を更に制御し、前記多層基板には、前記第１駆動回路と前記第３半導体スイッチとを接続する基準電位配線と前記第１配線の基準電位配線とが同じ層に配置され、前記第１駆動回路と前記第３半導体スイッチとを接続する導通制御信号配線と前記第１配線の導通制御信号配線とが同じ層に配置される。
また、本発明の一実施形態の電力変換装置は、基準電位が前記第２半導体スイッチの基準電位と同じ第４半導体スイッチを更に備え、前記第２駆動回路は、前記第４半導体スイッチの導通状態を更に制御し、前記多層基板には、前記第２駆動回路と前記第４半導体スイッチとを接続する基準電位配線と前記第２配線の基準電位配線とが同じ層に配置され、前記第２駆動回路と前記第４半導体スイッチとを接続する導通制御信号配線と前記第２配線の導通制御信号配線とが同じ層に配置され、各半導体スイッチは、前記第１半導体スイッチ、前記第２半導体スイッチ、前記第３半導体スイッチ、前記第４半導体スイッチの順に並べて配置される。
また、本発明の一実施形態の電力変換装置は、前記基準電位配線と前記導通制御信号配線とが前記積層方向に重なる部分の、前記基準電位配線の配線形状と前記導通制御信号配線の配線形状とが基板の積層方向視において一致する。
また、本発明の一実施形態の電力変換装置は、前記第１配線と前記第２配線とが前記積層方向に互いに重なる部分について、前記第１配線と前記第２配線とのうち一方の配線の配線長と他方の配線の配線幅とが一致する。
本発明によれば、プリント配線基板の配線パターンに起因するノイズによる半導体スイッチの誤動作を低減することができる電力変換装置を提供することができる。
［実施形態］
以下、図を参照して本実施形態による電力変換装置の実施形態について説明する。
図１は、本実施形態の電力変換装置１の回路構成の一例を示す図である。本実施形態の電力変換装置１は、いわゆる２レベルインバータ回路を備えている。図１には、電力変換装置１が備える複数相の２レベルインバータ回路のうちの、１相分（例えば、Ｕ相）の回路構成を示す。電力変換装置１は、第１モジュール１０と、第２モジュール２０と、駆動回路１００と、直流電源５０とを備える。
以下、図を参照して本実施形態による電力変換装置の実施形態について説明する。
図１は、本実施形態の電力変換装置１の回路構成の一例を示す図である。本実施形態の電力変換装置１は、いわゆる２レベルインバータ回路を備えている。図１には、電力変換装置１が備える複数相の２レベルインバータ回路のうちの、１相分（例えば、Ｕ相）の回路構成を示す。電力変換装置１は、第１モジュール１０と、第２モジュール２０と、駆動回路１００と、直流電源５０とを備える。
第１モジュール１０及び第２モジュール２０は、それぞれ２つの半導体スイッチＳＳを備える。
具体的には、第１モジュール１０は、上アームの半導体スイッチ１０−１と、下アームの半導体スイッチ１０−２とを備える。第２モジュール２０は、上アームの半導体スイッチ２０−１と、下アームの半導体スイッチ２０−２とを備える。これらの半導体スイッチＳＳは、それぞれＭＯＳＦＥＴ及びダイオードを備える。
具体的には、第１モジュール１０は、上アームの半導体スイッチ１０−１と、下アームの半導体スイッチ１０−２とを備える。第２モジュール２０は、上アームの半導体スイッチ２０−１と、下アームの半導体スイッチ２０−２とを備える。これらの半導体スイッチＳＳは、それぞれＭＯＳＦＥＴ及びダイオードを備える。
以下の説明において、上アームの半導体スイッチ１０−１及び上アームの半導体スイッチ２０−１を単に上アームと、下アームの半導体スイッチ１０−２及び下アームの半導体スイッチ２０−２を単に下アームとも記載する。
また、上アームの半導体スイッチ１０−１を第１半導体スイッチＳＳ１と、下アームの半導体スイッチ１０−２を第２半導体スイッチＳＳ２とも記載する。上アームの半導体スイッチ２０−１を第３半導体スイッチＳＳ３と、下アームの半導体スイッチ２０−２を第４半導体スイッチＳＳ４とも記載する。
また、上アームの半導体スイッチ１０−１を第１半導体スイッチＳＳ１と、下アームの半導体スイッチ１０−２を第２半導体スイッチＳＳ２とも記載する。上アームの半導体スイッチ２０−１を第３半導体スイッチＳＳ３と、下アームの半導体スイッチ２０−２を第４半導体スイッチＳＳ４とも記載する。
第１モジュール１０及び第２モジュール２０は、直流電源５０の正側電位Ｐと負側電位Ｎに並列に接続される。第１モジュール１０の上アーム及び下アームの接続点、及び第２モジュール２０の上アーム及び下アームの接続点は、それぞれ交流出力（Ｕ相出力）に接続される。
駆動回路１００は、半導体スイッチＳＳに導通制御信号（ゲート信号）を与える。駆動回路１００は、上アームに導通制御信号を与える第１駆動回路１００−１と、下アームに導通制御信号を与える第２駆動回路１００−２とを備える。
第１駆動回路１００−１は、導通制御信号配線及び基準電位配線によって、上アームの半導体スイッチ１０−１及び上アームの半導体スイッチ２０−１と接続される。第１駆動回路１００−１は、第１半導体スイッチＳＳ１の導通状態及び第３半導体スイッチＳＳ３の導通状態を制御する。
第２駆動回路１００−２は、導通制御信号配線及び基準電位配線によって、下アームの半導体スイッチ１０−２及び下アームの半導体スイッチ２０−２と接続される。第２駆動回路１００−２は、第２半導体スイッチＳＳ２の導通状態及び第４半導体スイッチＳＳ４の導通状態を制御する。
第１駆動回路１００−１は、導通制御信号配線及び基準電位配線によって、上アームの半導体スイッチ１０−１及び上アームの半導体スイッチ２０−１と接続される。第１駆動回路１００−１は、第１半導体スイッチＳＳ１の導通状態及び第３半導体スイッチＳＳ３の導通状態を制御する。
第２駆動回路１００−２は、導通制御信号配線及び基準電位配線によって、下アームの半導体スイッチ１０−２及び下アームの半導体スイッチ２０−２と接続される。第２駆動回路１００−２は、第２半導体スイッチＳＳ２の導通状態及び第４半導体スイッチＳＳ４の導通状態を制御する。
これらの導通制御信号配線及び基準電位配線には、駆動回路１００から配線の分岐点までの共通配線部分と、分岐点からそれぞれの半導体スイッチＳＳまでの分岐配線部分とがある。
具体的には、第１駆動回路１００−１と上アームとを接続する導通制御信号配線は、導通制御信号共通配線１１０−Ｇ１と、導通制御信号第１分岐配線１１０−Ｇ１１と、導通制御信号第２分岐配線１１０−Ｇ１２とを備える。導通制御信号共通配線１１０−Ｇ１とは、第１駆動回路１００−１から配線の分岐点までの共通配線部分である。導通制御信号第１分岐配線１１０−Ｇ１１とは、分岐点から上アームの半導体スイッチ１０−１までの分岐配線部分である。導通制御信号第２分岐配線１１０−Ｇ１２とは、分岐点から上アームの半導体スイッチ２０−１までの分岐配線部分である。
また、第１駆動回路１００−１と上アームとを接続する基準電位配線は、基準電位共通配線１１０−Ｓ１と、基準電位第１分岐配線１１０−Ｓ１１と、基準電位第２分岐配線１１０−Ｓ１２とを備える。基準電位共通配線１１０−Ｓ１とは、第１駆動回路１００−１から配線の分岐点までの共通配線部分である。基準電位第１分岐配線１１０−Ｓ１１とは、分岐点から上アームの半導体スイッチ１０−１までの分岐配線部分である。基準電位第２分岐配線１１０−Ｓ１２とは、分岐点から上アームの半導体スイッチ２０−１までの分岐配線部分である。
具体的には、第１駆動回路１００−１と上アームとを接続する導通制御信号配線は、導通制御信号共通配線１１０−Ｇ１と、導通制御信号第１分岐配線１１０−Ｇ１１と、導通制御信号第２分岐配線１１０−Ｇ１２とを備える。導通制御信号共通配線１１０−Ｇ１とは、第１駆動回路１００−１から配線の分岐点までの共通配線部分である。導通制御信号第１分岐配線１１０−Ｇ１１とは、分岐点から上アームの半導体スイッチ１０−１までの分岐配線部分である。導通制御信号第２分岐配線１１０−Ｇ１２とは、分岐点から上アームの半導体スイッチ２０−１までの分岐配線部分である。
また、第１駆動回路１００−１と上アームとを接続する基準電位配線は、基準電位共通配線１１０−Ｓ１と、基準電位第１分岐配線１１０−Ｓ１１と、基準電位第２分岐配線１１０−Ｓ１２とを備える。基準電位共通配線１１０−Ｓ１とは、第１駆動回路１００−１から配線の分岐点までの共通配線部分である。基準電位第１分岐配線１１０−Ｓ１１とは、分岐点から上アームの半導体スイッチ１０−１までの分岐配線部分である。基準電位第２分岐配線１１０−Ｓ１２とは、分岐点から上アームの半導体スイッチ２０−１までの分岐配線部分である。
また、第２駆動回路１００−２と下アームとを接続する導通制御信号配線は、導通制御信号共通配線１１０−Ｇ２と、導通制御信号第１分岐配線１１０−Ｇ２１と、導通制御信号第２分岐配線１１０−Ｇ２２とを備える。導通制御信号共通配線１１０−Ｇ２とは、第２駆動回路１００−２から配線の分岐点までの共通配線部分である。導通制御信号第１分岐配線１１０−Ｇ２１とは、分岐点から下アームの半導体スイッチ１０−２までの分岐配線部分である。導通制御信号第２分岐配線１１０−Ｇ２２とは、分岐点から下アームの半導体スイッチ２０−２までの分岐配線部分である。
また、第２駆動回路１００−２と下アームとを接続する基準電位配線は、基準電位共通配線１１０−Ｓ２と、基準電位第１分岐配線１１０−Ｓ２１と、基準電位第２分岐配線１１０−Ｓ２２とを備える。基準電位共通配線１１０−Ｓ２とは、第２駆動回路１００−２から配線の分岐点までの共通配線部分である。基準電位第１分岐配線１１０−Ｓ２１とは、分岐点から下アームの半導体スイッチ１０−２までの分岐配線部分である。基準電位第２分岐配線１１０−Ｓ２２とは、分岐点から下アームの半導体スイッチ２０−２までの分岐配線部分である。
また、第２駆動回路１００−２と下アームとを接続する基準電位配線は、基準電位共通配線１１０−Ｓ２と、基準電位第１分岐配線１１０−Ｓ２１と、基準電位第２分岐配線１１０−Ｓ２２とを備える。基準電位共通配線１１０−Ｓ２とは、第２駆動回路１００−２から配線の分岐点までの共通配線部分である。基準電位第１分岐配線１１０−Ｓ２１とは、分岐点から下アームの半導体スイッチ１０−２までの分岐配線部分である。基準電位第２分岐配線１１０−Ｓ２２とは、分岐点から下アームの半導体スイッチ２０−２までの分岐配線部分である。
なお、以下の説明において、第１駆動回路１００−１と第１半導体スイッチＳＳ１とを接続する配線を、第１配線ＰＷ１と記載することがある。第１配線ＰＷ１には、基準電位共通配線１１０−Ｓ１と、導通制御信号共通配線１１０−Ｇ１とが含まれる。また、第２駆動回路１００−２と第２半導体スイッチＳＳ２を接続する配線を、第２配線ＰＷ２と記載することがある。第２配線ＰＷ２には、基準電位共通配線１１０−Ｓ２と、導通制御信号共通配線１１０−Ｇ２とが含まれる。
上述した構成によって、電力変換装置１は、並列接続された複数の半導体スイッチＳＳに対して駆動回路１００から導通制御信号（ゲート信号）を与えることにより、複数の半導体スイッチＳＳを並列動作させる。
次に、図２を参照して第１モジュール１０の回路接続について説明する。なお、第２モジュール２０の回路接続は、第１モジュール１０の回路接続と同様であるため、その説明を省略する。
次に、図２を参照して第１モジュール１０の回路接続について説明する。なお、第２モジュール２０の回路接続は、第１モジュール１０の回路接続と同様であるため、その説明を省略する。
図２は、本実施形態の半導体スイッチモジュールの回路接続の一例を示す図である。
第１モジュール１０は、高電位接続端子１０−Ｄ１と、低電位接続端子１０−Ｓ２Ａと、第１交流出力端子１０−Ｓ１Ｄ２と、第１ゲート接続端子１０−Ｇ１と、第２ゲート接続端子１０−Ｇ２と、第１補助ソース接続端子１０−Ｓ１と、第２補助ソース接続端子１０−Ｓ２とを備える。
高電位接続端子１０−Ｄ１は、直流電源５０の正側電位Ｐに接続される。低電位接続端子１０−Ｓ２Ａは、直流電源５０の負側電位Ｎに接続される。第１交流出力端子１０−Ｓ１Ｄ２は、第２モジュール２０の第２交流出力端子２０−Ｓ１Ｄ２と接続されて、交流を出力する。
第１ゲート接続端子１０−Ｇ１は、導通制御信号共通配線１１０−Ｇ１を介して第１駆動回路１００−１から導通制御信号（ゲート信号）が供給される。第１補助ソース接続端子１０−Ｓ１は、基準電位共通配線１１０−Ｓ１を介して第１駆動回路１００−１から基準電位が供給される。
第２ゲート接続端子１０−Ｇ２は、導通制御信号共通配線１１０−Ｇ２を介して第２駆動回路１００−２から導通制御信号（ゲート信号）が供給される。第２補助ソース接続端子１０−Ｓ２は、基準電位共通配線１１０−Ｓ２を介して第２駆動回路１００−２から基準電位が供給される。
第１モジュール１０は、高電位接続端子１０−Ｄ１と、低電位接続端子１０−Ｓ２Ａと、第１交流出力端子１０−Ｓ１Ｄ２と、第１ゲート接続端子１０−Ｇ１と、第２ゲート接続端子１０−Ｇ２と、第１補助ソース接続端子１０−Ｓ１と、第２補助ソース接続端子１０−Ｓ２とを備える。
高電位接続端子１０−Ｄ１は、直流電源５０の正側電位Ｐに接続される。低電位接続端子１０−Ｓ２Ａは、直流電源５０の負側電位Ｎに接続される。第１交流出力端子１０−Ｓ１Ｄ２は、第２モジュール２０の第２交流出力端子２０−Ｓ１Ｄ２と接続されて、交流を出力する。
第１ゲート接続端子１０−Ｇ１は、導通制御信号共通配線１１０−Ｇ１を介して第１駆動回路１００−１から導通制御信号（ゲート信号）が供給される。第１補助ソース接続端子１０−Ｓ１は、基準電位共通配線１１０−Ｓ１を介して第１駆動回路１００−１から基準電位が供給される。
第２ゲート接続端子１０−Ｇ２は、導通制御信号共通配線１１０−Ｇ２を介して第２駆動回路１００−２から導通制御信号（ゲート信号）が供給される。第２補助ソース接続端子１０−Ｓ２は、基準電位共通配線１１０−Ｓ２を介して第２駆動回路１００−２から基準電位が供給される。
上述したように、第１モジュール１０の第１補助ソース接続端子１０−Ｓ１には、第１駆動回路１００−１から基準電位が供給される。第１モジュール１０の第２補助ソース接続端子１０−Ｓ２には、第２駆動回路１００−２から基準電位が供給される。この第１補助ソース接続端子１０−Ｓ１に供給される基準電位と、第２補助ソース接続端子１０−Ｓ２に供給される基準電位とは互いに電位が異なる。
第１モジュール１０と並列接続される第２モジュール２０においても、第１モジュール１０と同様に、第１補助ソース接続端子２０−Ｓ１には、第１駆動回路１００−１から基準電位が供給される。また、第２モジュール２０の第２補助ソース接続端子２０−Ｓ２には、第２駆動回路１００−２から基準電位が供給される。この第１補助ソース接続端子２０−Ｓ１に供給される基準電位と、第２補助ソース接続端子２０−Ｓ２に供給される基準電位とは互いに電位が異なる。
つまり、上アームの半導体スイッチＳＳと、下アームの半導体スイッチＳＳとは、互いに基準電位が異なる。
第１モジュール１０と並列接続される第２モジュール２０においても、第１モジュール１０と同様に、第１補助ソース接続端子２０−Ｓ１には、第１駆動回路１００−１から基準電位が供給される。また、第２モジュール２０の第２補助ソース接続端子２０−Ｓ２には、第２駆動回路１００−２から基準電位が供給される。この第１補助ソース接続端子２０−Ｓ１に供給される基準電位と、第２補助ソース接続端子２０−Ｓ２に供給される基準電位とは互いに電位が異なる。
つまり、上アームの半導体スイッチＳＳと、下アームの半導体スイッチＳＳとは、互いに基準電位が異なる。
換言すれば、第２半導体スイッチＳＳ２の基準電位は、第１半導体スイッチＳＳ１の基準電位とは電位が異なる。つまり、電力変換装置１は、基準電位が第１半導体スイッチＳＳ１の基準電位とは異なる第２半導体スイッチＳＳ２を備える。
また、第３半導体スイッチＳＳ３の基準電位は、第１半導体スイッチＳＳ１の基準電位と電位が同じである。つまり、電力変換装置１は、基準電位が第１半導体スイッチＳＳ１の基準電位と同じ第３半導体スイッチＳＳ３を備える。
また、第４半導体スイッチＳＳ４の基準電位は、第２半導体スイッチＳＳ２の基準電位と電位が同じである。つまり、電力変換装置１は、基準電位が第２半導体スイッチＳＳ２の基準電位と同じ第４半導体スイッチＳＳ４を備える。
また、第３半導体スイッチＳＳ３の基準電位は、第１半導体スイッチＳＳ１の基準電位と電位が同じである。つまり、電力変換装置１は、基準電位が第１半導体スイッチＳＳ１の基準電位と同じ第３半導体スイッチＳＳ３を備える。
また、第４半導体スイッチＳＳ４の基準電位は、第２半導体スイッチＳＳ２の基準電位と電位が同じである。つまり、電力変換装置１は、基準電位が第２半導体スイッチＳＳ２の基準電位と同じ第４半導体スイッチＳＳ４を備える。
図３は、本実施形態の半導体スイッチモジュールの外観の一例を示す図である。以下、方向及び位置を示す場合には、必要に応じてＸＹＺ直交座標系を用いて説明する。このＸＹＺ直交座標系において、ＸＹ平面は半導体スイッチモジュールが載置される面を示す。Ｚ軸は、半導体スイッチモジュールの底面から天面の方向を示す。この半導体スイッチモジュールは、天面からＺ軸方向に各端子が突出する。Ｙ軸は、半導体スイッチモジュールが備える複数の半導体スイッチＳＳのうち、１つの半導体スイッチＳＳの端子が配列される方向を示す。Ｘ軸は、複数の半導体スイッチモジュールが順に並べられる方向を示す。
第１モジュール１０と第２モジュール２０とはＸ軸方向に順に並べて配置される。第１モジュール１０の第１半導体スイッチＳＳ１及び第２半導体スイッチＳＳ２と、第２モジュール２０の第３半導体スイッチＳＳ３及び第４半導体スイッチＳＳ４とは、記載順にＸ軸方向に順に並べて配置される。つまり、各半導体スイッチＳＳは、第１半導体スイッチＳＳ１、第２半導体スイッチＳＳ２、第３半導体スイッチＳＳ３、第４半導体スイッチＳＳ４の順に並べて配置される。
同図に示すように、互いに並列接続される第１モジュール１０と第２モジュール２０とは、隣接して配置される。また、第１モジュール１０と、第２モジュール２０とは、同一の半導体スイッチモジュールが使用されている。このため、第１モジュール１０の端子配列と、第２モジュール２０の端子配列とは一致している。
第１モジュール１０と第２モジュール２０とはＸ軸方向に順に並べて配置される。第１モジュール１０の第１半導体スイッチＳＳ１及び第２半導体スイッチＳＳ２と、第２モジュール２０の第３半導体スイッチＳＳ３及び第４半導体スイッチＳＳ４とは、記載順にＸ軸方向に順に並べて配置される。つまり、各半導体スイッチＳＳは、第１半導体スイッチＳＳ１、第２半導体スイッチＳＳ２、第３半導体スイッチＳＳ３、第４半導体スイッチＳＳ４の順に並べて配置される。
同図に示すように、互いに並列接続される第１モジュール１０と第２モジュール２０とは、隣接して配置される。また、第１モジュール１０と、第２モジュール２０とは、同一の半導体スイッチモジュールが使用されている。このため、第１モジュール１０の端子配列と、第２モジュール２０の端子配列とは一致している。
第１モジュール１０の各端子、すなわち高電位接続端子１０−Ｄ１、低電位接続端子１０−Ｓ２Ａ、第１交流出力端子１０−Ｓ１Ｄ２、第１ゲート接続端子１０−Ｇ１、第２ゲート接続端子１０−Ｇ２、第１補助ソース接続端子１０−Ｓ１、及び第２補助ソース接続端子１０−Ｓ２は、いずれも半導体スイッチモジュールの天面から突出したピン端子として形成される。
これらの端子のうち、高電位接続端子１０−Ｄ１、低電位接続端子１０−Ｓ２Ａ、及び第１交流出力端子１０−Ｓ１Ｄ２は、１対のピン端子として形成される。
次に、この半導体スイッチモジュールに対して、多層プリント配線基板３０と駆動回路１００とが組み合わされた電力変換装置１の構造について、図４を参照して説明する。
これらの端子のうち、高電位接続端子１０−Ｄ１、低電位接続端子１０−Ｓ２Ａ、及び第１交流出力端子１０−Ｓ１Ｄ２は、１対のピン端子として形成される。
次に、この半導体スイッチモジュールに対して、多層プリント配線基板３０と駆動回路１００とが組み合わされた電力変換装置１の構造について、図４を参照して説明する。
図４は、本実施形態のＺ軸方向から見た電力変換装置１の構成の一例を示す図である。電力変換装置１において、駆動回路１００は、多層プリント配線基板３０を介して第１モジュール１０及び第２モジュール２０と接続される。なお、以下の説明において多層プリント配線基板３０を単に多層基板とも記載する。
多層プリント配線基板３０には、図４の実線で示すように、第１駆動回路１００−１と、第１モジュール１０の第１ゲート接続端子１０−Ｇ１及び第１補助ソース接続端子１０−Ｓ１と、第２モジュール２０の第１ゲート接続端子２０−Ｇ１及び第１補助ソース接続端子２０−Ｓ１とを接続する配線パターンが形成されている。また、多層プリント配線基板３０には、図４の破線で示すように、第２駆動回路１００−２と、第１モジュール１０の第２ゲート接続端子１０−Ｇ２及び第２補助ソース接続端子１０−Ｓ２と、第２モジュール２０の第２ゲート接続端子２０−Ｇ２及び第２補助ソース接続端子２０−Ｓ２とを接続する配線パターンが形成されている。
また、多層プリント配線基板３０は、第１モジュール１０及び第２モジュール２０の各端子をそれぞれ挿入実装するスルーホールを備える。多層プリント配線基板３０は、スルーホールを備えることにより、例えば、電線によって各端子に接続する場合に比べ、駆動回路１００と半導体スイッチＳＳとの間の配線長を短くすることができる。
また、多層プリント配線基板３０は、第１モジュール１０及び第２モジュール２０の各端子をそれぞれ挿入実装するスルーホールを備える。多層プリント配線基板３０は、スルーホールを備えることにより、例えば、電線によって各端子に接続する場合に比べ、駆動回路１００と半導体スイッチＳＳとの間の配線長を短くすることができる。
ここで、Ｚ軸方向とは、多層プリント配線基板３０の各層の積層方向である。図５から図７を参照して、多層プリント配線基板３０の各層における配線パターンの配置及び配線パターンの形状について説明する。
図５は、本実施形態の多層プリント配線基板３０の各層の配線パターンの一例を示す図である。この一例において、多層プリント配線基板３０は、４層の配線パターンを有する。これら４層の配線パターンの具体例を、図６及び図７に示す。
図６は、本実施形態の多層プリント配線基板３０の第１層３０−１及び第２層３０−２の配線パターンの一例を示す図である。
図７は、本実施形態の多層プリント配線基板３０の第３層３０−３及び第４層３０−４の配線パターンの一例を示す図である。
図６は、本実施形態の多層プリント配線基板３０の第１層３０−１及び第２層３０−２の配線パターンの一例を示す図である。
図７は、本実施形態の多層プリント配線基板３０の第３層３０−３及び第４層３０−４の配線パターンの一例を示す図である。
[第１層の配線パターン]
図６（Ａ）に示すように、第１層３０−１には、第１駆動回路１００−１と、第１モジュール１０の第１ゲート接続端子１０−Ｇ１及び第２モジュール２０の第１ゲート接続端子２０−Ｇ１とを接続する導通制御信号配線の配線パターンが形成される。具体的には、第１層３０−１には、導通制御信号共通配線１１０−Ｇ１、導通制御信号第１分岐配線１１０−Ｇ１１、及び導通制御信号第２分岐配線１１０−Ｇ１２の配線パターンがそれぞれ形成される。導通制御信号共通配線１１０−Ｇ１は、第１層３０−１において第１駆動回路１００−１から分岐点ＢＰＧ１を経由して分岐点ＢＰＧ１１及び分岐点ＢＰＧ１２までの配線パターンとして形成される。導通制御信号第１分岐配線１１０−Ｇ１１は、分岐点ＢＰＧ１１から第１ゲート接続端子１０−Ｇ１までの配線パターンとして形成される。導通制御信号第２分岐配線１１０−Ｇ１２は、分岐点ＢＰＧ１２から第１ゲート接続端子２０−Ｇ１までの配線パターンとして形成される。
図６（Ａ）に示すように、第１層３０−１には、第１駆動回路１００−１と、第１モジュール１０の第１ゲート接続端子１０−Ｇ１及び第２モジュール２０の第１ゲート接続端子２０−Ｇ１とを接続する導通制御信号配線の配線パターンが形成される。具体的には、第１層３０−１には、導通制御信号共通配線１１０−Ｇ１、導通制御信号第１分岐配線１１０−Ｇ１１、及び導通制御信号第２分岐配線１１０−Ｇ１２の配線パターンがそれぞれ形成される。導通制御信号共通配線１１０−Ｇ１は、第１層３０−１において第１駆動回路１００−１から分岐点ＢＰＧ１を経由して分岐点ＢＰＧ１１及び分岐点ＢＰＧ１２までの配線パターンとして形成される。導通制御信号第１分岐配線１１０−Ｇ１１は、分岐点ＢＰＧ１１から第１ゲート接続端子１０−Ｇ１までの配線パターンとして形成される。導通制御信号第２分岐配線１１０−Ｇ１２は、分岐点ＢＰＧ１２から第１ゲート接続端子２０−Ｇ１までの配線パターンとして形成される。
[第２層の配線パターン]
図６（Ｂ）に示すように、第２層３０−２には、第１駆動回路１００−１と、第１モジュール１０の第１補助ソース接続端子１０−Ｓ１及び第２モジュール２０の第１補助ソース接続端子２０−Ｓ１とを接続する基準電位配線の配線パターンが形成される。具体的には、第２層３０−２には、基準電位共通配線１１０−Ｓ１、基準電位第１分岐配線１１０−Ｓ１１、及び基準電位第２分岐配線１１０−Ｓ１２の配線パターンがそれぞれ形成される。基準電位共通配線１１０−Ｓ１は、第２層３０−２において第１駆動回路１００−１から分岐点ＢＰＳ１を経由して分岐点ＢＰＳ１１及び分岐点ＢＰＳ１２までの配線パターンとして形成される。基準電位第１分岐配線１１０−Ｓ１１は、分岐点ＢＰＳ１１から第１補助ソース接続端子１０−Ｓ１までの配線パターンとして形成される。基準電位第２分岐配線１１０−Ｓ１２は、分岐点ＢＰＳ１２から第１補助ソース接続端子２０−Ｓ１までの配線パターンとして形成される。
図６（Ｂ）に示すように、第２層３０−２には、第１駆動回路１００−１と、第１モジュール１０の第１補助ソース接続端子１０−Ｓ１及び第２モジュール２０の第１補助ソース接続端子２０−Ｓ１とを接続する基準電位配線の配線パターンが形成される。具体的には、第２層３０−２には、基準電位共通配線１１０−Ｓ１、基準電位第１分岐配線１１０−Ｓ１１、及び基準電位第２分岐配線１１０−Ｓ１２の配線パターンがそれぞれ形成される。基準電位共通配線１１０−Ｓ１は、第２層３０−２において第１駆動回路１００−１から分岐点ＢＰＳ１を経由して分岐点ＢＰＳ１１及び分岐点ＢＰＳ１２までの配線パターンとして形成される。基準電位第１分岐配線１１０−Ｓ１１は、分岐点ＢＰＳ１１から第１補助ソース接続端子１０−Ｓ１までの配線パターンとして形成される。基準電位第２分岐配線１１０−Ｓ１２は、分岐点ＢＰＳ１２から第１補助ソース接続端子２０−Ｓ１までの配線パターンとして形成される。
[第３層の配線パターン]
図７（Ａ）に示すように、第３層３０−３には、第２駆動回路１００−２と、第１モジュール１０の第２ゲート接続端子１０−Ｇ２及び第２モジュール２０の第２ゲート接続端子２０−Ｇ２とを接続する導通制御信号配線の配線パターンが形成される。具体的には、第３層３０−３には、導通制御信号共通配線１１０−Ｇ２、導通制御信号第１分岐配線１１０−Ｇ２１、及び導通制御信号第２分岐配線１１０−Ｇ２２の配線パターンがそれぞれ形成される。導通制御信号共通配線１１０−Ｇ２は、第３層３０−３において第２駆動回路１００−２から分岐点ＢＰＧ２を経由して分岐点ＢＰＧ２１及び分岐点ＢＰＧ２２までの配線パターンとして形成される。導通制御信号第１分岐配線１１０−Ｇ２１は、分岐点ＢＰＧ２１から第２ゲート接続端子１０−Ｇ２までの配線パターンとして形成される。導通制御信号第２分岐配線１１０−Ｇ２２は、分岐点ＢＰＧ２２から第２ゲート接続端子２０−Ｇ２までの配線パターンとして形成される。
図７（Ａ）に示すように、第３層３０−３には、第２駆動回路１００−２と、第１モジュール１０の第２ゲート接続端子１０−Ｇ２及び第２モジュール２０の第２ゲート接続端子２０−Ｇ２とを接続する導通制御信号配線の配線パターンが形成される。具体的には、第３層３０−３には、導通制御信号共通配線１１０−Ｇ２、導通制御信号第１分岐配線１１０−Ｇ２１、及び導通制御信号第２分岐配線１１０−Ｇ２２の配線パターンがそれぞれ形成される。導通制御信号共通配線１１０−Ｇ２は、第３層３０−３において第２駆動回路１００−２から分岐点ＢＰＧ２を経由して分岐点ＢＰＧ２１及び分岐点ＢＰＧ２２までの配線パターンとして形成される。導通制御信号第１分岐配線１１０−Ｇ２１は、分岐点ＢＰＧ２１から第２ゲート接続端子１０−Ｇ２までの配線パターンとして形成される。導通制御信号第２分岐配線１１０−Ｇ２２は、分岐点ＢＰＧ２２から第２ゲート接続端子２０−Ｇ２までの配線パターンとして形成される。
[第４層の配線パターン]
図７（Ｂ）に示すように、第４層３０−４には、第２駆動回路１００−２と、第１モジュール１０の第２補助ソース接続端子１０−Ｓ２及び第２モジュール２０の第２補助ソース接続端子２０−Ｓ２とを接続する基準電位配線の配線パターンが形成される。具体的には、第４層３０−４には、基準電位共通配線１１０−Ｓ２、基準電位第１分岐配線１１０−Ｓ２１、及び基準電位第２分岐配線１１０−Ｓ２２の配線パターンがそれぞれ形成される。基準電位共通配線１１０−Ｓ２は、第４層３０−４において第２駆動回路１００−２から分岐点ＢＰＳ２を経由して分岐点ＢＰＳ２１及び分岐点ＢＰＳ２２までの配線パターンとして形成される。基準電位第１分岐配線１１０−Ｓ２１は、分岐点ＢＰＳ２１から第２補助ソース接続端子１０−Ｓ２までの配線パターンとして形成される。基準電位第２分岐配線１１０−Ｓ２２は、分岐点ＢＰＳ２２から第２補助ソース接続端子２０−Ｓ２までの配線パターンとして形成される。
図７（Ｂ）に示すように、第４層３０−４には、第２駆動回路１００−２と、第１モジュール１０の第２補助ソース接続端子１０−Ｓ２及び第２モジュール２０の第２補助ソース接続端子２０−Ｓ２とを接続する基準電位配線の配線パターンが形成される。具体的には、第４層３０−４には、基準電位共通配線１１０−Ｓ２、基準電位第１分岐配線１１０−Ｓ２１、及び基準電位第２分岐配線１１０−Ｓ２２の配線パターンがそれぞれ形成される。基準電位共通配線１１０−Ｓ２は、第４層３０−４において第２駆動回路１００−２から分岐点ＢＰＳ２を経由して分岐点ＢＰＳ２１及び分岐点ＢＰＳ２２までの配線パターンとして形成される。基準電位第１分岐配線１１０−Ｓ２１は、分岐点ＢＰＳ２１から第２補助ソース接続端子１０−Ｓ２までの配線パターンとして形成される。基準電位第２分岐配線１１０−Ｓ２２は、分岐点ＢＰＳ２２から第２補助ソース接続端子２０−Ｓ２までの配線パターンとして形成される。
[共通配線及び分岐配線について]
図５に示す一例の場合、導通制御信号共通配線１１０−Ｇ１の配線パターンのうち、分岐点ＢＰＧ１１から分岐点ＢＰＧ１２までの配線パターンを、単に共通配線とも称する。すなわち共通配線とは、駆動回路から半導体スイッチモジュールに至る配線パターンのうち、半導体スイッチモジュールの配列方向、すなわちＸ軸方向に延在する配線パターンである。
また、この一例の場合、導通制御信号第１分岐配線１１０−Ｇ１１の配線パターン、及び導通制御信号第２分岐配線１１０−Ｇ１２の配線パターンを、単に分岐配線とも称する。すなわち分岐配線とは、駆動回路から半導体スイッチモジュールに至る配線パターンのうち、共通配線から半導体スイッチモジュールに向かう方向、すなわちＹ軸方向に延在する配線パターンである。
図５に示す一例の場合、導通制御信号共通配線１１０−Ｇ１の配線パターンのうち、分岐点ＢＰＧ１１から分岐点ＢＰＧ１２までの配線パターンを、単に共通配線とも称する。すなわち共通配線とは、駆動回路から半導体スイッチモジュールに至る配線パターンのうち、半導体スイッチモジュールの配列方向、すなわちＸ軸方向に延在する配線パターンである。
また、この一例の場合、導通制御信号第１分岐配線１１０−Ｇ１１の配線パターン、及び導通制御信号第２分岐配線１１０−Ｇ１２の配線パターンを、単に分岐配線とも称する。すなわち分岐配線とは、駆動回路から半導体スイッチモジュールに至る配線パターンのうち、共通配線から半導体スイッチモジュールに向かう方向、すなわちＹ軸方向に延在する配線パターンである。
上述した分岐点ＢＰとは、配線パターン上の位置のうち、１つの配線パターンが複数の配線パターンに分かれる位置、又は配線パターン上の位置のうち、共通配線の配線パターンから分かれる位置である。例えば、図５に示す分岐点ＢＰＧ１とは、導通制御信号配線の配線パターン上の位置のうち、１つの配線パターンが複数の配線パターンに分かれる位置の一例である。また、図５に示す分岐点ＢＰＧ１１及び分岐点ＢＰＧ１２とは、導通制御信号配線の配線パターン上の位置のうち、共通配線の配線パターンから配線パターンが分かれる位置の一例である。
つまり、多層プリント配線基板３０に形成される配線パターンには、共通配線と分岐配線とがある。共通配線とは、駆動回路１００から分岐点ＢＰまでの配線パターンをいい、分岐配線とは、分岐点ＢＰにおいて共通配線から分岐する配線パターンであり、分岐点ＢＰから半導体スイッチＳＳの各端子に至るまでの配線パターンをいう。
[配線パターンの配線長について]
図５に示す一例の場合、導通制御信号共通配線１１０−Ｇ１の配線パターンのうち分岐点ＢＰＧ１１から分岐点ＢＰＧ１２までの配線パターンの配線長Ｌ、すなわち共通配線の配線長Ｌは、長さｘ１である。
また、この一例の場合、導通制御信号第１分岐配線１１０−Ｇ１１の配線パターンの配線長Ｌは、長さｙ１である。導通制御信号第２分岐配線１１０−Ｇ１２の配線パターンの配線長Ｌは、長さｙ２である。この一例において、長さｙ１と長さｙ２とは一致する。
図５に示す一例の場合、導通制御信号共通配線１１０−Ｇ１の配線パターンのうち分岐点ＢＰＧ１１から分岐点ＢＰＧ１２までの配線パターンの配線長Ｌ、すなわち共通配線の配線長Ｌは、長さｘ１である。
また、この一例の場合、導通制御信号第１分岐配線１１０−Ｇ１１の配線パターンの配線長Ｌは、長さｙ１である。導通制御信号第２分岐配線１１０−Ｇ１２の配線パターンの配線長Ｌは、長さｙ２である。この一例において、長さｙ１と長さｙ２とは一致する。
また、この一例の場合、共通配線の配線パターンのうち、分岐点ＢＰＧ１から分岐点ＢＰＧ１１までの配線長Ｌと、分岐点ＢＰＧ１から分岐点ＢＰＧ１２までの配線長Ｌとは、一致する。つまり、分岐点ＢＰＧ１とは、共通配線の配線パターンの中点である。
また、導通制御信号第１分岐配線１１０−Ｇ１１の配線パターンの配線長Ｌと、導通制御信号第２分岐配線１１０−Ｇ１２の配線パターンの配線長Ｌとは、一致する。つまり、分岐配線どうしの配線パターンの配線長Ｌは互いに一致する。
この一例の場合、駆動回路１００から複数の半導体スイッチモジュールのそれぞれに至る配線パターンは、配線長Ｌが互いに一致する。つまり、駆動回路１００から複数の半導体スイッチモジュールのそれぞれに至る配線パターンは、等長配線である。また、駆動回路１００から複数の半導体スイッチモジュールのそれぞれに至る配線パターンは、分岐点ＢＰＧ１、すなわち共通配線の配線パターンの中点を挟んで対称構造である。
また、導通制御信号第１分岐配線１１０−Ｇ１１の配線パターンの配線長Ｌと、導通制御信号第２分岐配線１１０−Ｇ１２の配線パターンの配線長Ｌとは、一致する。つまり、分岐配線どうしの配線パターンの配線長Ｌは互いに一致する。
この一例の場合、駆動回路１００から複数の半導体スイッチモジュールのそれぞれに至る配線パターンは、配線長Ｌが互いに一致する。つまり、駆動回路１００から複数の半導体スイッチモジュールのそれぞれに至る配線パターンは、等長配線である。また、駆動回路１００から複数の半導体スイッチモジュールのそれぞれに至る配線パターンは、分岐点ＢＰＧ１、すなわち共通配線の配線パターンの中点を挟んで対称構造である。
なお、第１層３０−１の配線パターンを一例にして説明したが、多層プリント配線基板３０の他の層の配線パターンの配線長Ｌも、第１層の配線パターンと同様である。つまり、多層プリント配線基板３０の各層について、駆動回路１００から複数の半導体スイッチモジュールのそれぞれに至る配線パターンは、等長配線である。また、多層プリント配線基板３０の各層について、駆動回路１００から複数の半導体スイッチモジュールのそれぞれに至る配線パターンは、共通配線の配線パターンの中点を挟んで対称構造である。
[配線パターンの積層方向の配置について]
図５（Ａ）〜（Ｃ）に示すように、第１層３０−１の配線パターンと、第２層３０−２の配線パターンとは、多層プリント配線基板３０の積層方向ＡＺに重なる位置にして配置される。また、第３層３０−３の配線パターンと、第４層３０−４の配線パターンとは、多層プリント配線基板３０の積層方向ＡＺに重なる位置にして配置される。
ここで、多層プリント配線基板３０の積層方向ＡＺとは、多層プリント配線基板３０の各層が積層される方向、すなわち同図のＺ軸方向である。
図５（Ａ）〜（Ｃ）に示すように、第１層３０−１の配線パターンと、第２層３０−２の配線パターンとは、多層プリント配線基板３０の積層方向ＡＺに重なる位置にして配置される。また、第３層３０−３の配線パターンと、第４層３０−４の配線パターンとは、多層プリント配線基板３０の積層方向ＡＺに重なる位置にして配置される。
ここで、多層プリント配線基板３０の積層方向ＡＺとは、多層プリント配線基板３０の各層が積層される方向、すなわち同図のＺ軸方向である。
具体的には、第１層３０−１の導通制御信号配線の配線パターンと、第２層３０−２の基準電位配線の配線パターンとは、積層方向ＡＺに重なる位置にして配置される。
より具体的には、第１層３０−１の導通制御信号共通配線１１０−Ｇ１の配線パターンと、第２層３０−２の基準電位共通配線１１０−Ｓ１の配線パターンとは、積層方向ＡＺに重なる位置にして配置される。第１層３０−１の導通制御信号第１分岐配線１１０−Ｇ１１の配線パターンと、第２層３０−２の基準電位第１分岐配線１１０−Ｓ１１の配線パターンとは、積層方向ＡＺに重なる位置にして配置される。第１層３０−１の導通制御信号第２分岐配線１１０−Ｇ１２の配線パターンと、第２層３０−２の基準電位第２分岐配線１１０−Ｓ１２の配線パターンとは、積層方向ＡＺに重なる位置にして配置される。
より具体的には、第１層３０−１の導通制御信号共通配線１１０−Ｇ１の配線パターンと、第２層３０−２の基準電位共通配線１１０−Ｓ１の配線パターンとは、積層方向ＡＺに重なる位置にして配置される。第１層３０−１の導通制御信号第１分岐配線１１０−Ｇ１１の配線パターンと、第２層３０−２の基準電位第１分岐配線１１０−Ｓ１１の配線パターンとは、積層方向ＡＺに重なる位置にして配置される。第１層３０−１の導通制御信号第２分岐配線１１０−Ｇ１２の配線パターンと、第２層３０−２の基準電位第２分岐配線１１０−Ｓ１２の配線パターンとは、積層方向ＡＺに重なる位置にして配置される。
すなわち、多層プリント配線基板３０は、１つの半導体スイッチＳＳの導通制御信号配線と基準電位配線とが絶縁層Ｒを挟んで配置された、いわゆるラミネート構造を有する。具体的には、図５（Ｂ）及び図５（Ｃ）に示すように、多層プリント配線基板３０は、第１半導体スイッチＳＳ１について、導通制御信号第１分岐配線１１０−Ｇ１１と、基準電位第１分岐配線１１０−Ｓ１１とが絶縁層Ｒを挟んで配置されたラミネート構造を有する。また、多層プリント配線基板３０は、第２半導体スイッチＳＳ２について、導通制御信号第１分岐配線１１０−Ｇ２１と、基準電位第１分岐配線１１０−Ｓ２１とが絶縁層Ｒを挟んで配置されたラミネート構造を有する。第３半導体スイッチＳＳ３及び第４半導体スイッチＳＳ４についても同様に、多層プリント配線基板３０は、ラミネート構造を有する。
なお、絶縁層ＲのＺ軸方向の厚さは、各配線パターンを流れる電流の絶縁を確保できる厚さが選択されている。
なお、絶縁層ＲのＺ軸方向の厚さは、各配線パターンを流れる電流の絶縁を確保できる厚さが選択されている。
導通制御信号配線には、駆動回路１００から半導体スイッチＳＳに向かう方向にゲート駆動電流が流れる。また、基準電位配線には、半導体スイッチＳＳから駆動回路１００に向かう方向に、上述したゲート駆動電流と同じ電流値の電流が流れる。つまり、導通制御信号配線と基準電位配線とには、対向する方向に互いに同じ電流値の電流が、すなわち往復電流が流れる。このため、多層プリント配線基板３０がラミネート構造を有する場合には、一方の配線に流れる電流によって生じる磁束と、他方の配線に流れる電流によって生じる磁束とが互いに打ち消しあう。したがって、多層プリント配線基板３０がラミネート構造を有する場合には、導通制御信号配線及び基準電位配線の配線インダクタンスを低減することができる。
換言すれば、第１配線ＰＷ１の基準電位配線と導通制御信号配線とが、多層プリント配線基板３０の積層方向ＡＺに重なる位置にして互いに異なる層に配置される。この一例において、第１配線ＰＷ１とは、第１駆動回路１００−１と第１半導体スイッチＳＳ１及び第３半導体スイッチＳＳ３とを接続する基準電位配線及び導通制御信号配線である。
また、第２配線ＰＷ２の基準電位配線と導通制御信号配線とが、多層プリント配線基板３０の積層方向ＡＺに重なる位置にして互いに異なる層に配置される。この一例において、第２配線ＰＷ２とは、第２駆動回路１００−２と第２半導体スイッチＳＳ２及び第４半導体スイッチＳＳ４を接続する基準電位配線及び導通制御信号配線である。
また、第２配線ＰＷ２の基準電位配線と導通制御信号配線とが、多層プリント配線基板３０の積層方向ＡＺに重なる位置にして互いに異なる層に配置される。この一例において、第２配線ＰＷ２とは、第２駆動回路１００−２と第２半導体スイッチＳＳ２及び第４半導体スイッチＳＳ４を接続する基準電位配線及び導通制御信号配線である。
また換言すれば、多層プリント配線基板３０には、第１駆動回路１００−１と第３半導体スイッチＳＳ３とを接続する基準電位第２分岐配線１１０−Ｓ１２と第１配線ＰＷ１の基準電位第１分岐配線１１０−Ｓ１１とが同じ層に配置される。
多層プリント配線基板３０には、第１駆動回路１００−１と第３半導体スイッチＳＳ３とを接続する導通制御信号第２分岐配線１１０−Ｇ１２と第１配線ＰＷ１の導通制御信号第１分岐配線１１０−Ｇ１１とが同じ層に配置される。
多層プリント配線基板３０には、第２駆動回路１００−２と第４半導体スイッチＳＳ４とを接続する基準電位第２分岐配線１１０−Ｓ２２と第２配線ＰＷ２の基準電位第１分岐配線１１０−Ｓ２１とが同じ層に配置される。
多層プリント配線基板３０には、第２駆動回路１００−２と第４半導体スイッチＳＳ４とを接続する導通制御信号第２分岐配線１１０−Ｇ２２と第２配線ＰＷ２の導通制御信号第１分岐配線１１０−Ｇ２１とが同じ層に配置される。
多層プリント配線基板３０には、第１駆動回路１００−１と第３半導体スイッチＳＳ３とを接続する導通制御信号第２分岐配線１１０−Ｇ１２と第１配線ＰＷ１の導通制御信号第１分岐配線１１０−Ｇ１１とが同じ層に配置される。
多層プリント配線基板３０には、第２駆動回路１００−２と第４半導体スイッチＳＳ４とを接続する基準電位第２分岐配線１１０−Ｓ２２と第２配線ＰＷ２の基準電位第１分岐配線１１０−Ｓ２１とが同じ層に配置される。
多層プリント配線基板３０には、第２駆動回路１００−２と第４半導体スイッチＳＳ４とを接続する導通制御信号第２分岐配線１１０−Ｇ２２と第２配線ＰＷ２の導通制御信号第１分岐配線１１０−Ｇ２１とが同じ層に配置される。
さらに換言すれば、多層プリント配線基板３０には、基準電位配線と導通制御信号配線とが積層方向ＡＺに重なる部分の、基準電位配線の配線形状と導通制御信号配線の配線形状とが多層プリント配線基板３０の積層方向視において一致するように配置される。
つまり、１つの半導体スイッチＳＳにそれぞれ接続される基準電位配線と導通制御信号配線とについて、これらの配線の配線パターンの形状が同一である。なお、ここでいう配線パターンの形状が同一であることには、互いの形状が完全に同一であることのほか、配線パターンの配線幅Ｗが互いに異なっている場合や、多層プリント配線基板３０の積層方向視においてＸ軸方向又はＹ軸方向にずれて配置されている場合をも含む。
つまり、１つの半導体スイッチＳＳにそれぞれ接続される基準電位配線と導通制御信号配線とについて、これらの配線の配線パターンの形状が同一である。なお、ここでいう配線パターンの形状が同一であることには、互いの形状が完全に同一であることのほか、配線パターンの配線幅Ｗが互いに異なっている場合や、多層プリント配線基板３０の積層方向視においてＸ軸方向又はＹ軸方向にずれて配置されている場合をも含む。
[配線パターンどうしの積層長について]
図５（Ａ）〜（Ｃ）に示すように、第１層３０−１の配線パターン及び第２層３０−２の配線パターンと、第３層３０−３の配線パターン及び第４層３０−４の配線パターンとは、多層プリント配線基板３０の積層方向ＡＺに重なる位置を避けて配置される。
ここで、図５（Ａ）に示す交差部分ＩＳにおいて、第１層３０−１の配線パターン及び第２層３０−２の配線パターンと、第３層３０−３の配線パターン及び第４層３０−４の配線パターンとは、多層プリント配線基板３０の積層方向ＡＺに交差する。
具体的には、第１配線ＰＷ１（導通制御信号第２分岐配線１１０−Ｇ１２及び基準電位第２分岐配線１１０−Ｓ１２）と、第２配線ＰＷ２（導通制御信号第１分岐配線１１０−Ｇ２１及び基準電位第１分岐配線１１０−Ｓ２１）とが、交差部分ＩＳにおいて積層方向ＡＺに交差する。
図５（Ａ）〜（Ｃ）に示すように、第１層３０−１の配線パターン及び第２層３０−２の配線パターンと、第３層３０−３の配線パターン及び第４層３０−４の配線パターンとは、多層プリント配線基板３０の積層方向ＡＺに重なる位置を避けて配置される。
ここで、図５（Ａ）に示す交差部分ＩＳにおいて、第１層３０−１の配線パターン及び第２層３０−２の配線パターンと、第３層３０−３の配線パターン及び第４層３０−４の配線パターンとは、多層プリント配線基板３０の積層方向ＡＺに交差する。
具体的には、第１配線ＰＷ１（導通制御信号第２分岐配線１１０−Ｇ１２及び基準電位第２分岐配線１１０−Ｓ１２）と、第２配線ＰＷ２（導通制御信号第１分岐配線１１０−Ｇ２１及び基準電位第１分岐配線１１０−Ｓ２１）とが、交差部分ＩＳにおいて積層方向ＡＺに交差する。
多層プリント配線基板３０の配線パターンは、この交差部分ＩＳにおいて第１配線ＰＷ１の配線パターンと、第２配線ＰＷ２の配線パターンとが交差する配線長Ｌが極力短くなるようにして配置される。
例えば、交差する配線長Ｌは、第１配線ＰＷ１の基準電位配線と導通制御信号配線とが積層方向ＡＺに互いに重なる部分の配線長Ｌよりも短い。また、交差する配線長Ｌは、第２配線ＰＷ２の基準電位配線と導通制御信号配線とが積層方向ＡＺに互いに重なる部分の配線長Ｌよりも短い。
例えば、交差する配線長Ｌは、第１配線ＰＷ１の基準電位配線と導通制御信号配線とが積層方向ＡＺに互いに重なる部分の配線長Ｌよりも短い。また、交差する配線長Ｌは、第２配線ＰＷ２の基準電位配線と導通制御信号配線とが積層方向ＡＺに互いに重なる部分の配線長Ｌよりも短い。
ここで、図５（Ａ）に示すように、第１配線ＰＷ１と第２配線ＰＷ２とが交差部分ＩＳにおいて直交するように配線パターンが配置されれば、直交しない場合に比べて、交差する配線長Ｌが短くなる。なお、ここでいう直交には、配線パターンどうしのなす角が９０[°]である場合のほか、例えば、なす角が８０[°]である場合など、９０[°]以外の場合も含む。
第１配線ＰＷ１と第２配線ＰＷ２とが交差部分ＩＳにおいて直交する場合、第１配線ＰＷ１の交差部分ＩＳにおける配線長Ｌ１と、第２配線ＰＷ２の交差部分ＩＳにおける配線幅Ｗ２とは一致する。また、第１配線ＰＷ１と第２配線ＰＷ２とが交差部分ＩＳにおいて直交する場合、第２配線ＰＷ２の交差部分ＩＳにおける配線長Ｌ２と、第１配線ＰＷ１の交差部分ＩＳにおける配線幅Ｗ１とは一致する。
すなわち、第１配線ＰＷ１と第２配線ＰＷ２とが積層方向ＡＺに互いに重なる部分について、第１配線ＰＷ１と第２配線ＰＷ２とのうち一方の配線の配線長Ｌと他方の配線の配線幅Ｗとが一致する。
第１配線ＰＷ１と第２配線ＰＷ２とが交差部分ＩＳにおいて直交する場合、第１配線ＰＷ１の交差部分ＩＳにおける配線長Ｌ１と、第２配線ＰＷ２の交差部分ＩＳにおける配線幅Ｗ２とは一致する。また、第１配線ＰＷ１と第２配線ＰＷ２とが交差部分ＩＳにおいて直交する場合、第２配線ＰＷ２の交差部分ＩＳにおける配線長Ｌ２と、第１配線ＰＷ１の交差部分ＩＳにおける配線幅Ｗ１とは一致する。
すなわち、第１配線ＰＷ１と第２配線ＰＷ２とが積層方向ＡＺに互いに重なる部分について、第１配線ＰＷ１と第２配線ＰＷ２とのうち一方の配線の配線長Ｌと他方の配線の配線幅Ｗとが一致する。
ここで、半導体スイッチモジュールの上アームと下アームとは、半導体スイッチＳＳの動作する基準電位及びスイッチング動作のタイミングが互いに異なる。
具体的には、第１モジュール１０の、上アームの半導体スイッチ１０−１と下アームの半導体スイッチ１０−２とは、基準電位及びスイッチング動作のタイミングが互いに異なる。また、第２モジュール２０の、上アームの半導体スイッチ２０−１と下アームの半導体スイッチ２０−２とは、基準電位及びスイッチング動作のタイミングが互いに異なる。
具体的には、第１モジュール１０の、上アームの半導体スイッチ１０−１と下アームの半導体スイッチ１０−２とは、基準電位及びスイッチング動作のタイミングが互いに異なる。また、第２モジュール２０の、上アームの半導体スイッチ２０−１と下アームの半導体スイッチ２０−２とは、基準電位及びスイッチング動作のタイミングが互いに異なる。
仮に、多層プリント配線基板３０において、上アームに接続される配線パターンと下アームに接続される配線パターンとが互いに近接して配置されると、互いに離隔して配置される場合に比べ、配線間の寄生容量が増大する。したがって、上アームに接続される配線パターンと下アームに接続される配線パターンとが互いに近接して配置されると、半導体スイッチＳＳのスイッチングに伴う電位変動によって生じる、寄生容量の充放電電流に起因するノイズが増大する。ノイズの増大は、半導体スイッチＳＳの安定動作に悪影響を与える。
本実施形態の電力変換装置１は、多層プリント配線基板３０において、上アームに接続される配線パターンと下アームに接続される配線パターンとが、積層方向ＡＺに互いに重ならない位置に配置される。すなわち、本実施形態の電力変換装置１は、上アームに接続される配線パターンと下アームに接続される配線パターンとが、多層プリント配線基板３０において互いに離隔して配置される。
したがって、本実施形態の電力変換装置１によれば、上下アーム配線間の寄生容量の増大が抑止され、寄生容量の充放電電流に起因するノイズを低減することができる。すなわち、本実施形態の電力変換装置１によれば、プリント配線基板の配線パターンに起因するノイズによる半導体スイッチの誤動作を低減することができる。
したがって、本実施形態の電力変換装置１によれば、上下アーム配線間の寄生容量の増大が抑止され、寄生容量の充放電電流に起因するノイズを低減することができる。すなわち、本実施形態の電力変換装置１によれば、プリント配線基板の配線パターンに起因するノイズによる半導体スイッチの誤動作を低減することができる。
また、本実施形態の電力変換装置１は、多層プリント配線基板３０がラミネート構造を有する。したがって、本実施形態の電力変換装置１によれば、導通制御信号配線及び基準電位配線の配線インダクタンスを低減することができる。すなわち、本実施形態の電力変換装置１によれば、プリント配線基板の配線インダクタンスに起因するノイズによる半導体スイッチの誤動作を低減することができる。
また、本実施形態の電力変換装置１は、多層プリント配線基板３０が半導体スイッチモジュールの端子にスルーホールによって接続される。したがって、本実施形態の電力変換装置１によれば、駆動回路１００と半導体スイッチモジュールとの間の配線長を、スルーホールによって接続しない場合に比べて短くすることができる。すなわち、本実施形態の電力変換装置１によれば、駆動回路１００と半導体スイッチモジュールとの間の配線長が長い場合に生じるゲート信号の振動や誘導ノイズを低減することができる。つまり、本実施形態の電力変換装置１によれば、ゲート信号の振動や誘導ノイズに起因する半導体スイッチの誤動作を低減することができる。
また、本実施形態の電力変換装置１は、多層プリント配線基板３０の配線パターンが等長配線である。したがって、本実施形態の電力変換装置１によれば、複数の半導体スイッチＳＳを並列接続する場合に生じる過渡的な電流のアンバランスを低減することができる。つまり、本実施形態の電力変換装置１によれば、過渡的な電流のアンバランスに起因する半導体スイッチの誤動作を低減することができる。
なお、上述の説明において電力変換装置１は、半導体スイッチモジュールが２並列になっている場合について説明したがこれに限られない。例えば、電力変換装置１は、３並列以上の半導体スイッチモジュールを備えていてもよい。
また、上述の説明において電力変換装置１は、４層の多層プリント配線基板３０によって配線される場合について説明したがこれに限られない。例えば、電力変換装置１は、正負の電源層を備えた６層の多層プリント配線基板３０によって配線されていてもよい。
以上、本発明の実施形態及びその変形を説明したが、これらの実施形態及びその変形は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態及びその変形は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態及びその変形は、発明の範囲や要旨に含まれると同時に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１ 電力変換装置
１０ 第１モジュール
２０ 第２モジュール
３０ 多層プリント配線基板
５０ 直流電源
１００ 駆動回路
１００−１ 第１駆動回路
１００−２ 第２駆動回路
ＳＳ 半導体スイッチ
ＰＷ１ 第１配線
ＰＷ２ 第２配線
ＡＺ 積層方向
Ｌ 配線長
Ｗ 配線幅
１０ 第１モジュール
２０ 第２モジュール
３０ 多層プリント配線基板
５０ 直流電源
１００ 駆動回路
１００−１ 第１駆動回路
１００−２ 第２駆動回路
ＳＳ 半導体スイッチ
ＰＷ１ 第１配線
ＰＷ２ 第２配線
ＡＺ 積層方向
Ｌ 配線長
Ｗ 配線幅
Claims (5)
- 半導体スイッチの導通状態を制御する複数の駆動回路に、複数の半導体スイッチが接続される電力変換装置において、
第１半導体スイッチと、
基準電位が前記第１半導体スイッチの基準電位とは異なる第２半導体スイッチと、
前記第１半導体スイッチの導通状態を制御する第１駆動回路と、
前記第２半導体スイッチの導通状態を制御する第２駆動回路と、
前記第１駆動回路と前記第１半導体スイッチとを接続する基準電位配線と導通制御信号配線とを含む第１配線と、前記第２駆動回路と前記第２半導体スイッチを接続する基準電位配線と導通制御信号配線とを含む第２配線とが、それぞれ基板の積層方向に重なる部分を有して配置される多層基板と、
を備え、
前記多層基板には、
前記第１配線の基準電位配線と導通制御信号配線とが、前記積層方向に重なる位置にして互いに異なる層に配置され、
前記第２配線の基準電位配線と導通制御信号配線とが、前記積層方向に重なる位置にして互いに異なる層に配置され、
前記第１配線と前記第２配線とが前記積層方向に互いに重なる部分の配線長が、前記第１配線の基準電位配線と導通制御信号配線とが前記積層方向に重なる部分の配線長と、前記第２配線の基準電位配線と導通制御信号配線とが前記積層方向に重なる部分の配線長とのいずれの配線長よりも短くして配置される
電力変換装置。 - 基準電位が前記第１半導体スイッチの基準電位と同じ第３半導体スイッチ
を更に備え、
前記第１駆動回路は、前記第３半導体スイッチの導通状態を更に制御し、
前記多層基板には、
前記第１駆動回路と前記第３半導体スイッチとを接続する基準電位配線と前記第１配線の基準電位配線とが同じ層に配置され、
前記第１駆動回路と前記第３半導体スイッチとを接続する導通制御信号配線と前記第１配線の導通制御信号配線とが同じ層に配置される
請求項１に記載の電力変換装置。 - 基準電位が前記第２半導体スイッチの基準電位と同じ第４半導体スイッチ
を更に備え、
前記第２駆動回路は、前記第４半導体スイッチの導通状態を更に制御し、
前記多層基板には、
前記第２駆動回路と前記第４半導体スイッチとを接続する基準電位配線と前記第２配線の基準電位配線とが同じ層に配置され、
前記第２駆動回路と前記第４半導体スイッチとを接続する導通制御信号配線と前記第２配線の導通制御信号配線とが同じ層に配置され、
各半導体スイッチは、前記第１半導体スイッチ、前記第２半導体スイッチ、前記第３半導体スイッチ、前記第４半導体スイッチの順に並べて配置される
請求項２に記載の電力変換装置。 - 前記基準電位配線と前記導通制御信号配線とが前記積層方向に重なる部分の、前記基準電位配線の配線形状と前記導通制御信号配線の配線形状とが基板の積層方向視において一致する
請求項１から請求項３のいずれか一項に記載の電力変換装置。 - 前記第１配線と前記第２配線とが前記積層方向に互いに重なる部分について、前記第１配線と前記第２配線とのうち一方の配線の配線長と他方の配線の配線幅とが一致する
請求項１から請求項４のいずれか一項に記載の電力変換装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016171287A JP6759874B2 (ja) | 2016-09-01 | 2016-09-01 | 電力変換装置 |
| CN201710607632.8A CN107800304B (zh) | 2016-09-01 | 2017-07-24 | 电力转换装置 |
| US15/658,465 US10014795B2 (en) | 2016-09-01 | 2017-07-25 | Power converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016171287A JP6759874B2 (ja) | 2016-09-01 | 2016-09-01 | 電力変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2018038215A JP2018038215A (ja) | 2018-03-08 |
| JP6759874B2 true JP6759874B2 (ja) | 2020-09-23 |
Family
ID=61243666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2016171287A Active JP6759874B2 (ja) | 2016-09-01 | 2016-09-01 | 電力変換装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US10014795B2 (ja) |
| JP (1) | JP6759874B2 (ja) |
| CN (1) | CN107800304B (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20220173043A1 (en) * | 2019-03-29 | 2022-06-02 | Mitsubishi Electric Corporation | Semiconductor module parallel circuit and semiconductor module connection substrate |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3149648B2 (ja) * | 1992-11-18 | 2001-03-26 | 富士電機株式会社 | 半導体変換装置 |
| JP5051349B2 (ja) * | 2006-02-28 | 2012-10-17 | 東芝ライテック株式会社 | 放電ランプ点灯装置および照明装置 |
| JP4769784B2 (ja) * | 2007-11-05 | 2011-09-07 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| EP2224423A4 (en) * | 2007-12-28 | 2010-12-22 | Sharp Kk | AUXILIARY CAPACITY WIRING CONTROL CIRCUIT AND DISPLAY DEVICE |
| JP2010252490A (ja) | 2009-04-14 | 2010-11-04 | Toshiba Corp | ゲート駆動基板及び電力変換装置 |
| JP2011082450A (ja) * | 2009-10-09 | 2011-04-21 | Elpida Memory Inc | 半導体装置及びこれを備える情報処理システム |
| CN104081646A (zh) * | 2012-01-31 | 2014-10-01 | 株式会社安川电机 | 电力变换装置和用于制造电力变换装置的方法 |
| JP5789576B2 (ja) * | 2012-09-14 | 2015-10-07 | 日立オートモティブシステムズ株式会社 | 電力変換装置 |
| JP6260998B2 (ja) * | 2014-04-07 | 2018-01-17 | ルネサスエレクトロニクス株式会社 | 積層型半導体装置 |
| JP2016139648A (ja) * | 2015-01-26 | 2016-08-04 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US9589946B2 (en) * | 2015-04-28 | 2017-03-07 | Kabushiki Kaisha Toshiba | Chip with a bump connected to a plurality of wirings |
-
2016
- 2016-09-01 JP JP2016171287A patent/JP6759874B2/ja active Active
-
2017
- 2017-07-24 CN CN201710607632.8A patent/CN107800304B/zh active Active
- 2017-07-25 US US15/658,465 patent/US10014795B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US10014795B2 (en) | 2018-07-03 |
| CN107800304A (zh) | 2018-03-13 |
| JP2018038215A (ja) | 2018-03-08 |
| US20180062532A1 (en) | 2018-03-01 |
| CN107800304B (zh) | 2021-02-05 |
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