KR20150094595A - 감소된 칩-상 노이즈를 갖는 메모리 디바이스 - Google Patents

감소된 칩-상 노이즈를 갖는 메모리 디바이스 Download PDF

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KR20150094595A
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에버스핀 테크놀러지스, 인크.
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Abstract

일부 예시들에서, 메모리 디바이스는 분리 스위치 및 전용 전원 핀들을 갖추고 있는 다수의 메모리 뱅크들을 포함한다. 각 메모리 뱅크의 분리 스위치는 메모리 뱅크를 글로벌 신호들로부터 분리하도록 구성된다. 전용 전원 핀들은 메모리뱅크들의 각각을 패키지 기판 상의 전용 로컬 전원 패드들에 연결하도록 구성되고 로컬 전용 전원들을 메모리 뱅크들의 각각에 제공하도록 구성되며 및 디바이스 상의 컨덕터들, 디바이스 기판, 또는 메모리 디바이스의 패키지 기판을 거쳐서 메모리 뱅크들 사이의 전압 이동을 감소하도록 구성된다.

Description

감소된 칩-상 노이즈를 갖는 메모리 디바이스{MEMORY DEVICE WITH REDUCED ON-CHIP NOISE}
본 출원은 2012년 10월 12일에 출원된 Andre 등에 의한 "칩-상 노이즈 커플링을 감소하기 위한 바이어스 신호 분리 및 커플링 방식"라는 제목이 붙은 미국 가출원 제 61/712,843으로 우선권을 주장하고, 본 출원의 내용들은 참고에 의해 명세서에 포함된다.
현대 메모리 디바이스 구조들에서, 메모리 디바이스들은 다수의 메모리 뱅크들로 설계된다. 메모리 뱅크들의 각각은 나머지 것들로부터 독립적이며 다수의 메모리 뱅크들이 동시에 동작될 수 있는 설계들을 고려한다.
공교롭게도, 판독 및 기록 액세스 동작들은 메모리 뱅크들을 동작하는 메모리 회로들의 내부 전원들(power supply) 상에 노이즈를 생성하고 이러한 노이즈는 공통 바이어스를 통해 상이한 메모리 뱅크들의 내부회로들 사이에서 전달될 수 있거나 디바이스 내의 또는 패키지 기반 상의 공급 컨덕터들 사이에서 전달될 수 있다. 자성 메모리들과 같은 메모리 디바이스들의 일부 유형들에서, 판독 또는 기록에 의해 생성된 하나의 메모리 뱅크에서 가동중인 노이즈는 다른 뱅크들의 동작들을 방해할 수 있다.
상세한 설명은 첨부된 도면들을 참조하여 설명된다. 도면들에서, 참조 번호의 가장 왼쪽의 자리 숫자(들)는 참조 번호가 처음으로 나타난 도면과 동일하다. 상이한 도면들에서의 동일한 참조 번호들의 사용은 유사한 또는 동일한 구성요소들 또는 특징들을 나타낸다.
도 1은 일부 구현들에 따른 칩-상 노이즈를 줄이기 위한 메모리 디바이스의 선택 구성요소들의 예시적인 구조를 도시한 도면.
도 2는 일부 구현들에 따른 칩-상 노이즈를 줄이기 위한 메모리 디바이스의 선택 구성요소들의 또 다른 예시적인 구조를 도시한 도면.
도 3은 일부 구현들에 따른 각 메모리 뱅크에 대한 개별적인 전원(power supply) 패드들을 갖는 기판의 예시적인 구조를 도시한 도면.
도 4는 일부 구현들에 따른 분리회로를 포함하는 메모리 디바이스의 예시적인 다이어그램을 도시한 도면.
도 5는 일부 구현들에 따른 분리회로를 포함하는 메모리 디바이스의 예시적인 다이어그램을 도시한 도면.
도 6은 일부 구현들에 따른 분리회로를 포함하는 메모리 디바이스의 예시적인 다이어그램을 도시한 도면.
본 명세서는 다중-뱅크 메모리 디바이스의 메모리 뱅크들 사이의 칩-상 노이즈 전달을 감소하는 기술들 및 구현들을 포함한다. 동시 판독 및/또는 기록 동작들을 단일 메모리 디바이스의 다수의 메모리 뱅크들에 대해 수행할 때, 하나의 메모리 뱅크에 의해 생성된 노이즈는 다른 뱅크들과 연관된 메모리 회로의 내부 전원들(power supply) 상에 노이즈를 생성할 수 있다. 예를 들어, 노이즈는 판독 동작들 동안에 감지 증폭기들에 의해 구해진 작은 전류 및 전압 신호들뿐만 아니라, 각 메모리 뱅크들 내의 렌퍼런스들로서 사용된 민감한 바이어스 전압들을 방해할 수 있다. 일부 경우들에서, 하나의 메모리 뱅크로부터 생성된 노이즈는 에러들이 다른 뱅크들에 의해 수행되는 판독 또는 기록 동작 동안에 발생하는 것을 야기할 수 있다.
일 실시예에서, 메모리 디바이스의 각 메모리 뱅크는 개별적인 전원 패드들에 의해 패키지 기판 내의 전력 평면들로 연결된 전용 외부 전원 핀들을 갖추고 있을 수 있다. 다른 실시예에서, 메모리 디바이스는, 각 메모리 뱅크의 전기회로를 분리하기 위해, 전용 전원과 관련하여 분리 스위치와 저장커패시터를 포함하는 분리회로(예로서, 샘플 홀드 회로)를 갖추고 있을 수 있다. 일부 예시들에서, 각 메모리 뱅크들과 연관된 회로는 서로로부터 메모리 뱅크들을 또한 분리하기 위해서 메모리 디바이스의 패키지 기판 상의 분리 웰들(예로서, 트리플 웰에 파묻힌) 내에 위치할 수 있다. 일부 구현들에서, 각 메모리 뱅크의 내부회로는 전용 전원 핀들을 통하여 패키지 기판상의 전력 평면들로부터 전력을 수신하고 분리회로를 활용함으로써 공유회로에 의해 생성된 노이즈를 예방한다.
예시적이고 비-제한적 예로서, 메모리 디바이스의 메모리 뱅크는 내부회로 예를 들어, 전하 펌프들, 감지 증폭기들 및/또는 로컬 바이어스 생성기들을 포함할 수 있다. 내부회로는 패키지 기판 상의 전용 전원 패드들에 연결된 메모리 뱅크의 전용 외부 전원 핀들로 연결되어 메모리 뱅크의 내부회로에 국부적이고 전용의 전원을 수신한다. 이런 식으로, 내부회로는 메모리 디바이스의 다른 메모리 뱅크들에 의해 수행된 판독 및 기록 동작들에 의해 생성된 노이즈 및 전원 또는 패키지 기판을 통해 전달된 노이즈로부터 분리된다. 게다가, 본 명세서에 기술된 바와 같이 감지 증폭기들과 같은 특정 내부회로는 감지 증폭기 또는 국부적으로 생성된 전원에 연결된 다른 잡음에 민감한 회로를 구비함으로써 제공될 수 있는 낮은 노이즈 로컬 생성된 공급 전압으로부터 이점이 있을 수 있다.
일부 실시예들에서, 글로벌 바이어스 시스템은 메모리 뱅크들에 의해 사용되는 글로벌 바이어스 전압들을 제공한다. 예를 들어, 글로벌 바이어스 시스템은, 메모리 뱅크들의 각각에 대한 액세스 동작들(예를 들어, 판독 또는 기록 동작들)동안에 메모리 비트를 가로지르는 전압 또는 전류의 크기를 제어하기 위한 정보(예를 들어, 전압 또는 전류)를 전달하기 위해, 바이어스 전압들을 메모리 뱅크들로 제공하도록 구성될 수 있다. 그러나, 글로벌 바이어스 시스템에의해 생성되고 메모리 뱅크들 중 하나로 보내지는 바이어스 전압들은 메모리 디바이스의 다른 메모리 뱅크들로 옮길 수 있거나 메모리 디바이스의 다른 메모리 뱅크들과 커플링할 수 있다. 전압 이동은 또 다른 메모리 뱅크가 판독 동작과 같은 노이즈에 민감한 동작을 수행한다면 노이즈가 오류를 일으키는 뱅크들 사이에서 이동하는 것을 야기할 수 있다. 게다가, 글로벌 바이어스 시스템이 피드백에 대한 보상을 하려고 시도할 때, 전압 이동은 전압으로 하여금 글로벌 바이어스 시스템의 불규칙한 행동을 야기하는 글로벌 바이어스 시스템으로 피드백을 일으키도록 할 수 있다. 그러므로, 일부 경우들에서, 메모리 뱅크들의 각각은 글로벌 시스템들(예를 들어, 글로벌 바이어스 시스템) 및 메모리 뱅크의 내부회로 사이에 위치한 분리회로를 포함한다.
분리회로는 분리 스위치와 적어도 하나의 커패시터를 포함한다. 일부 실시예들에서, 분리 스위치들의 각각은 전달 게이트들을 사용하여 형성될 수 있다. 다른 실시예들에서, 분리 스위치들의 각각은 금속 산화물 반도체(MOS:metal-oxide semiconductor) 예를 들어, P형 금속 산화물 반도체(PMOS:positive metal-oxide semiconductor) 디바이스 또는 n형 금속 산화물 반도체(NMOS:negative metal-oxide semiconductor) 디바이스를 사용하여 형성될 수 있다. 분리 스위치들은 하나 이상의 분리신호들(예를 들어, 높은 전압 신호, 낮은 전압 신호, 또는 높은 전압 신호 및 낮은 전압 신호와 같은 복합 신호)에 응답하도록 구성될 수 있다. 분리 스위치는 또한 메모리 뱅크의 내부회로(예를 들어, 감지 증폭기 또는 기록 드라이버)로의 입력으로서 활용될 수 있는 로컬 바이어스 전압을 메모리 뱅크 상에 생성하는 하나 이상의 커패시터들을 통해 로컬 전원으로 연결될 수 있다.
도 1은 일부 구현들에 따른 칩-상 노이즈를 줄이기 위한 메모리 디바이스(100)의 선택 구성요소들의 예시적인 구조를 도시한다. 메모리 디바이스(100)는 실체적인 비-일시적 컴퓨터 저장 매체의 예시이고 휘발성 및 비휘발성 기억장치 및/또는 컴퓨터-판독가능한 지시들 또는 모듈들, 데이터 구조들, 프로그램 모듈들 또는 다른 데이터와 같은 정보의 저장을 위한 기술의 임의의 유형에서 구현되는 제거할 수 있는 및 제거할 수 없는 매체를 포함할 수 있다. 이러한 컴퓨터-판독가능한 매체는 RAM, ROM, EEPROM, 플래시메모리 또는 다른 컴퓨터-판독가능한 매체 기술, 고체 상태 저장, 마그네틱 디스크 저장, RAID 저장 시스템들, 저장 배열들, 네트워크 저장 장치, 저장 영역 네트워크들, 클라우드 저장장치, 또는 정보를 저장하기 위해 사용될 수 있고 프로세서에 의해 액세스될 수 있는 다른 임의의 매체를 포함할 수 있으나 이에 제한되지는 않는다.
메모리 디바이스(100)는 메모리 뱅크들 102(0),102(1) 및 102(N)와 같은 다수의 메모리 뱅크들을 포함한다. 메모리 뱅크들의 각각은 데이터를 저장하는 메모리 배열(104)을 포함하고 메모리 배열(104)의 동작과 연관된 충전 펌프들(108) 및 로컬 바이어스 생성기(110)와 같은 다른 내부회로뿐만 아니라 메모리 뱅크 회로(106)를 포함한다. 예를 들어, 메모리 디바이스들의 일부 유형들에서, 로컬 바이어스 생성기(110)는 메모리 배열(104)에서 판독, 기록, 또는 데이터를 유지하는 것과 연관된 로컬 레퍼런스 전압들 또는 바이어스 전압들을 제공하도록 구성될 수 있다.
메모리 디바이스(100)는 또한 메모리 뱅크들(120(0)-(N))에 대한 액세스 동작들을 제어하기 위해 글로벌 바이어스 시스템(112)과 같은 많은 글로벌 회로들을 포함한다. 바이어스 시스템(112)과 같은 글로벌 시스템들은 메모리 뱅크들(120(0)-(N))의 각각 내의 부품들의 복제를 줄이기 위해 활용된다. 예를 들어, 바이어스 시스템(112)은 다양한 메모리 뱅크들(120(0)-(N))에 대한 판독 및 기록 동작들과 관련된 입력 전압들을 수신하도록 구성될 수 있고 바이어스 전압들(114)이 이에 대응하여 메모리 뱅크들(120(0)-(N))의 각각에 대한 동작들을 제어하도록 구성될 수 있다. 그러나, 글로벌 바이어스 시스템(112)을 활용함으로써, 하나 이상의 메모리 뱅크들 (102(0)-(N))을 향한 바이어스 전압들(114)은 다른 이웃 메모리 뱅크들과 연관된 회로로 커플링할 수 있다. 예를 들어, 메모리 뱅크(102(0))를 향한 바이어스 전압은 메모리 뱅크(102(1))로 커플링할 수 있다. 메모리 뱅크들(102(0)-(N)) 중 하나 사이에서 하나 이상의 바이어스 전압들(114)의 커플링은 메모리 디바이스의 다른 메모리 뱅크 중 하나에 대해 실행되는 판독 및/또는 기록 동작에서 발생하는 에러를 일으킬 수 있거나 바이어스 시스템(112)으로 피드백하는 전압을 일으킬 수 있다. 전압이 바이어스 시스템(112)으로 피드백할 때, 바이어스 시스템(112)이 초과 전압에 보상하는 것을 시도하기 때문에 바이어스 시스템(112)은 예측할 수 없게 되고 불규칙적으로 반응할 수 있다.
그러므로, 메모리 뱅크들(102(0)-(N))의 각각은 글로벌 시스템들과 메모리 뱅크들(102(0)-(N))의 내부회로 사이에 연결된 분리회로(116)를 포함한다. 분리회로(116)는, 동시에 데이터를 판독 및/또는 기록하는 하나 이상의 메모리 뱅크들(102(0)-(N))에 의해 야기된 노이즈를 감소하기 위해, 메모리 뱅크(102(0))를 바이어스 시스템(112)에 의해 생성된 바이어스 전압들(114)로부터 분리하도록 구성될 수 있다. 분리회로(116)는 제 1 단자 상의 메모리 뱅크(102(0))의 내부회로 및 제 2 단자 상의 글로벌 바이어스 시스템(112)에 연결된 분리 스위치(118)를 포함한다. 이런 식으로, 메모리 뱅크 회로(106) 내의 분리회로(116)의 분리 스위치(118)가 분리된 상태로 놓여져 있거나 연결되지 않은 상태로 있을 때, 메모리 뱅크 회로(106), 충전 펌프들(108), 및 로컬 바이어스 생성기(110)는 바이어스 시스템(112)에 의해 생성된 바이어스 전압들(114)로부터 분리되고, 분리 스위치(118)가 전도성을 가진 상태이거나 온 상태일 때, 메모리 뱅크 회로(106), 충전 펌프들(108), 및 로컬 바이어스 생성기(110)는 바이어스 시스템(112)으로부터 바이어스 전압들(114)을 수신할 수 있다. 분리 스위치(116)는 다른 구성요소들 사이에서 전달 게이트, 스위치, PMOS, NMOS, 또는 저역 통과 필터처럼 행동하는 저항 소자와 같은 다양한 구성요소들을 사용하여 형성될 수 있다.
도 1에 도시된 실시예에서, 분리회로(116)는 또한 전용 전원 핀들(122 및 124)을 통해 메모리 디바이스(100)의 패키지 기판 상에 분리 스위치(118)의 제 1 단자 및 로컬 전원에 연결된 하나 이상의 커패시터들(120)을 포함한다. 예를 들어, 분리 스위치(116), 커패시터(들)(120) 및 메모리 뱅크(102(0))의 내부회로(예를 들어, 메모리 뱅크 회로(106), 충전 펌프들(108) 및 로컬 바이어스 생성기(110))를 이런식으로 연결함으로써, 로컬 바이어스 전압은 다른 메모리 뱅크들(102(1)-(N)) 상에서 생성된 로컬 바이어스 전압들과 상이할 수 있는 메모리 뱅크(102(0)) 상에서 생성될 수 있거나 유지될 수 있다. 일부 특정 실시예들에서, 이런 방식으로 생성된 로컬 바이어스 전압들은 메모리 뱅크들(102(0)-(N))의 내부회로로의 입력으로서 또한 사용될 수 있다. 예를 들어, 로컬 바이어스 전압은 메모리 뱅크들(102(0)-(N)) 중 하나에 대한 판독 동작을 수행하기 위해 감지 증폭기(도시되지 않음)로의 입력으로서 사용될 수 있다.
분리 스위치(118)가 글로벌 시스템들에 의해 생성된 바이어스 전압들로부터 충전 펌프들(108), 로컬 바이어스 생성기(110) 및 메모리 뱅크 회로(106)를 분리할 수 있는 반면에, 메모리 뱅크들(102(0)-(N)) 중 하나로부터의 판독 또는 메모리 뱅크들(102(0)-(N)) 중 하나로의 기록에 의해 발생된 노이즈는 또한 디바이스 내의 전원 컨덕터들을 통하여, 디바이스 기판을 거쳐서, 또는 메모리 디바이스(100)의 패키지 기판을 거쳐서 이웃 메모리 뱅크들(102(0)-(N))로 옮겨갈 수 있다. 전원을 통한 디바이스 내의 디바이스 기판 또는 컨덕터들을 거쳐서 전달된 노이즈를 줄이기 위해, 메모리 뱅크들(102(0)-(N))의 각각은 분리된 웰 내에 놓여지고, 메모리 뱅크들(102(0)-(N))의 각각을 전용 로컬 전원으로 연결하기 위해 전용 외부 전원 핀들(122 및 124)을 갖추고 있다. 예를 들어, 전용 로컬 전원으로부터 전력을 수신하는 동안에, 메모리 뱅크들(102(0)-(N))의 각각은 메모리 디바이스(100)의 디바이스 기판을 거쳐 전달된 노이즈로부터 메모리 뱅크들(102(0)-(N))의 내부회로를 보호하기 위해 3중 웰 또는 n중 웰에 파묻혀질 수 있다.
전용 외부 전원 핀들(122 및 124)은 로컬 전원을 메모리 뱅크(102(0))에 제공하는 메모리 디바이스(100)의 패키지 기판 상의 전용 전원 패드들에 연결된다. 다른 메모리 뱅크들(102(1)-(N))의 각각은 또한 전용 로컬 전원들을 메모리 뱅크들(102(1)-(N))의 각각에 제공하기 위한 전원 핀들(122 및 124)과 같은 전용 외부 전원 핀들을 포함한다. 예를 들어, 전용 외부 전원 핀들(122)은 전원(즉, VDD)에 연결될 수 있고 전용 외부 전원 핀들(124)은 그라운드(즉, VSS)에 연결될 수 있다. 전용 외부 전원 핀들(122 및 124)은 또한 전용 로컬 전원을 메모리 뱅크들(102(0)-(N))의 각각의 내부회로에 제공하기 위해 메모리 뱅크 회로(106), 충전 펌프들(108), 로컬 바이어스 생성기(110) 및 분리회로(116)에 연결된다. 예를 들어, 상술된 바와 같이, 전용 외부 전원 핀들(122 및 124)은 커패시터(들)(120)에 연결되어 메모리 뱅크(102(0))의 내부회로에 의해 사용될 수 있는 로컬 바이어스들을 생성할 수 있다.
하나의 예시에서, 판독 또는 기록 액세스 동작이 메모리 뱅크(102(0))에 대해 수행될 때, 분리 스위치(118)는 분리된 상태 또는 연결되지 않은 상태에 놓이게 되고, 바이어스 시스템(112)에 의해 생성된 바이어스 전압들(114)은 메모리 뱅크(102(0))의 메모리 뱅크 회로(106)로부터 분리된다. 예를 들어, 바이어스 전압들(114)은 충전 펌프들(108) 또는 로컬 바이어스 생성기(110)로의 입력을 저장하는 커패시터(들)(120)로부터 분리될 수 있다. 일부 특정 실시예들에서, 바이어스 전압들(114)은 메모리 뱅크 회로(106)로의 제어 입력으로 사용하기 위한 레퍼런스 전압을 생성할 수 있는 로컬 바이어스 생성기(110)로의 입력을 저장하는 커패시터들(120)로부터 분리될 수 있다. 이러한 예시에서, 디바이스 또는 패키지 기판상의 컨덕터들을 거쳐서 이동하는 노이즈를 막는 동안에, 전용 외부 전원 핀들(122 및 124)은 전원 신호를 메모리 뱅크 회로(106), 충전 펌프들(108) 및 로컬 바이어스 생성기(110)로 제공한다.
또 다른 예시에서, 기록 동작이 메모리 뱅크(102(0))에 대해 수행되지 않을 때, 분리 스위치(118)는 전도성을 가진 상태이거나 온 상태에 놓여져서 커패시터들(120) 상의 바이어스 시스템(112)에 의해 생성된 바이어스 전압들(114)을 유지하거나 복원할 수 있다. 이러한 예시에서, 전용 외부 전원 핀들(122 및 124)은 바이어스 시스템(112)으로 제공된 전원 신호와 대체로 동일한 것이고, 그러므로 노이즈에 의해 영향을 받지 않는 전원 신호를 메모리 뱅크 회로(106)에 제공한다. 전용 외부 전원 핀들(122 및 124)은 또한 전원 신호를 분리회로(116)로 제공한다. 하나 이상의 커패시터들(120)을 분리회로(116) 안에 포함함으로써, 로컬 바이어스 전압은 메모리 뱅크(102(0))내에서 유지될 수 있다. 하나의 특정 예에서, 메모리 뱅크(102(1))가 기록 동작을 수행하는 동안에, 로컬 바이어스 전압은 메모리 뱅크(102(0))에 대한 판독 동작으로의 입력으로서 메모리 뱅크(102(0))의 메모리 뱅크 회로(106)로 제공될 수 있다.
도시된 예시에서, 메모리 뱅크(102(0))의 내부회로가 도시된다. 그러나, 분리회로(116) 및 전용 외부 전원 핀들(122 및 124)을 포함하는 내부회로가 메모리 뱅크들(102(1)-(N))에서 반복될 수 있고, 그 결과 메모리 뱅크들(102(1)-(N))의 각각이 글로벌 시스템들로부터 분리될 수 있고 로컬 전원에 의해 동력이 공급되어서 동시에 동작하는 다수의 메모리 뱅크들(102(1)-(N))과 관련된 노이즈에 의해 야기된 장애들을 감소할 수 있다는 것이 이해되어야 한다.
도 2는 일부 실시예들에 따른 칩-상 노이즈를 줄이기 위한 메모리 디바이스(200)의 선택 구성요소들의 또 다른 예시적인 구조를 도시한다. 도 1의 메모리 디바이스(100)에서와 같이, 도 2의 메모리 디바이스(200)는 또한 다수의 메모리 뱅크들(202(0),202(1), 및 202(N))을 포함한다. 메모리 뱅크들(202(0)-(N))의 각각은 유사한 구성요소들을 포함한다. 예를 들어, 메모리 뱅크(202(0))는 데이터를 저장하는 메모리 배열(204) 및 메모리 뱅크(202(0))의 동작과 연관된 내부 메모리 뱅크 회로, 예를 들어 감지 증폭기(228), 충전 펌프들(208) 및 로컬 바이어스 생성기(210)를 포함한다.
메모리 디바이스(200)는 또한 메모리 뱅크들(202(0)-(N))을 제어하기 위한 바이어스 시스템(212)과 같은 다수의 글로벌 회로들을 포함한다. 바이어스 시스템(212)과 같은 글로벌 시스템들은 메모리 뱅크들(202(0)-(N))의 각각 내의 부품들의 복제를 줄이기 위해 활용된다. 예를 들어, 바이어스 시스템(212)은 다양한 메모리 뱅크들(202(0)-(N))에 대한 판독 및 기록 동작들과 관련된 입력 전압들을 수신하도록 구성될 수 있고 바이어스 전압들(214)이 이에 대응하여 메모리 뱅크들(220(0)-(N))의 각각에 대한 동작들을 제어하도록 구성될 수 있다. 그러나, 글로벌 바이어스 시스템(212)을 활용함으로써, 메모리 뱅크들(220(0)-(N)) 중 하나 전용의 바이어스 전압들(214)은 메모리 뱅크들(220(1)-(N))과 같은 메모리 뱅크들과 또 다른 것과 연관된 회로로 이동할 수 있다. 바이어스 전압들(214) 또는 바이어스 시스템(212)이 전압 피드백에 보상하는 것을 시도하기 때문에, 불규칙적으로 반응하는 바이어스 시스템(212)을 유래하는 바이어스 시스템(212)으로의 피드백에 대한 전압의 이동은 이웃 메모리 뱅크에 대해 수행되는 판독 및/또는 기록 동작에서 발생하는 하나의 뱅크의 동작에서의 바람직하지 않은 변화를 야기할 수 있다.
그러므로, 메모리 뱅크들(202(0)-(N))의 각각은 글로벌 시스템들과 메모리 뱅크들(202(0)-(N))의 내부회로 사이에 연결된 분리회로(216)를 포함한다. 분리회로(216)는 바이어스 시스템(212)에 의해 생성된 바이어스 전압들(214)로부터 메모리 뱅크(202(0))를 분리하도록 구성될 수 있어서 데이터를 동시에 판독 및/또는 기록하는 하나 이상의 메모리 뱅크들(202(0)-(N))에 의해 발생한 노이즈를 감소한다.
분리회로(216)는 제 1 단자 상의 메모리 뱅크(202(0))의 내부회로에 연결되고 제 2 단자 상의 글로벌 바이어스 시스템(212)에 연결된 분리 스위치(118)를 포함한다. 이런 식으로, 분리 스위치(218)가 분리된 상태로 놓여져 있거나 연결되지 않은 상태로 있을 때, 메모리 뱅크(202(0))의 내부회로는 바이어스 시스템(212)에 의해 생성된 바이어스 전압들(214)로부터 분리되고, 분리 스위치(218)가 전도성을 가진 상태이거나 온 상태일 때, 메모리 뱅크(202(0))의 내부회로는 바이어스 시스템(212)으로부터 바이어스 전압들(214)을 수신할 수 있다. 도 1에 관하여 상술된 바와 같이, 분리 스위치(218)는 다른 구성요소들 사이에서 전달 게이트, 스위치, PMOS, NMOS와 같은 다양한 구성요소들을 사용하여 형성될 수 있다.
분리회로(216)는 또한 분리 스위치(218)의 제 1 단자에 연결되고 및 전용 전원 핀들(222 및 224)을 통해 메모리 디바이스(200)의 패키지 기반 상의 로컬 전원에 연결된 하나 이상의 커패시터들(220)을 포함한다. 예를 들어, 이런식으로 분리 스위치(218), 커패시터(들)(220) 및 메모리 뱅크(202(0))의 내부회로(예를 들어, 충전 펌프들(208) 및/또는 로컬 바이어스 생성기(210))를 연결함으로써, 다른 메모리 뱅크들(202(1)-(N)) 상에서 생성된 로컬 바이어스 전압들과 상이할 수 있는 로컬 바이어스 전압은 메모리 뱅크(202(0)) 상에서 생성될 수 있거나 유지될 수 있다.
일부 특정 실시예들에서, 이런 방식으로 생성된 로컬 바이어스 전압들은 또한 메모리 뱅크들(202(0)-(N))의 내부회로로의 입력으로서 사용될 수 있다. 예를 들어, 로컬 바이어스 전압은 메모리 뱅크들(202(0)-(N)) 중 하나에 대한 판독 동작을 수행하기 위한 감지 증폭기(228)로의 입력으로서 사용될 수 있다. 다른 예시들에서, 분리 스위치(218)가 전도성을 가진 상태이거나 분리된 상태인지 아닌지에 따라서, 로컬 바이어스 생성기(210)는 바이어스 전압들(214) 또는 로컬 바이어스 전압을 입력으로서 수신할 수 있고, 이에 대응하여, 입력, 예를 들어 판독 동작을 수행하기 위한 감지 증폭기(228)로의 전원 입력으로서 제공될 수 있는 전압 레퍼런스(Vref)(226)를 생성할 수 있다.
분리 스위치(218)가 충전 펌프들(208) 및 로컬 바이어스 생성기(210)를 글로벌 시스템들에 의해 생성된 전압들로부터 분리할 수 있는 반면에, 메모리 뱅크들(202(0)-(N)) 중 하나를 판독하거나 기록함으로써 발생된 노이즈는 또한, 디바이스 상의 컨덕터들, 디바이스 기판, 또는 메모리 디바이스(200)의 패키지 기판을 거쳐서 전원을 통해 이웃 메모리 뱅크들로 옮겨갈 수 있다. 전원을 통해 디바이스 상의 디바이스 기판 또는 컨덕터들을 거쳐서 전달된 노이즈를 줄이기 위해, 메모리 뱅크들(202(0)-(N))의 각각은 분리된 웰 내에 놓여지고 메모리 뱅크들(202(0)-(N))의 각각을 로컬 전용 전원으로 연결하기 위한 전용 외부 전원 핀들(222 및 224)을 갖추고 있다. 예를 들어, 메모리 뱅크들(202(0)-(N))의 각각은 메모리 디바이스(200)의 디바이스 기판을 거쳐 전달된 노이즈로부터 메모리 뱅크들(202(0)-(N))의 내부회로를 보호하기 위해 3중 웰 또는 n중 웰에 파묻혀질 수 있다.
전용 외부 전원 핀들(222 및 224)은 메모리 디바이스(200)의 패키지 기판상의 전용 전원 패드들에 연결되어서 로컬 전원을 메모리 뱅크들(202(0)-(N))의 각각에 제공할 수 있다. 예를 들어, 전용 외부 전원 핀들(222)은 전원(예를 들어, VDD)에 연결될 수 있고, 전용 외부 전원 핀들(224)은 그라운드(예를 들어, VSS)에 연결될 수 있다. 전용 외부 전원 핀들(222 및 224)은 또한 로컬 전원을 메모리 뱅크들(202(0)-(N))의 각각의 내부회로에 제공하기 위한 충전 펌프들(208) 및 로컬 바이어스 생성기(210)와 같은 내부 메모리 뱅크 회로에 연결된다. 예를 들어, 상술된 바와 같이, 전용 외부 전원 핀들(222 및 224)은 커패시터(들)(220)에 연결되어 메모리 뱅크(202(0))의 내부회로에 의해 사용될 수 있는 로컬 바이어스들을 생성할 수 있다.
하나의 예시에서, 판독 또는 기록 액세스 동작이 메모리 뱅크(202(0))에 대해 수행되고 분리 스위치(218)가 바이어스 시스템(212)에 의해 생성된 바이어스 전압들(214)을 메모리 뱅크(202(0))의 내부 메모리 뱅크 회로로부터 분리하는, 분리된 상태 또는 연결이 되지 않은 상태가 된다. 예를 들어, 바이어스 전압들(214)은, 감지 증폭기(228)로의 입력으로 사용하기 위한 커패시터들(220) 상에 저장된 전압을 기초로 하여, 전압 레퍼런스(226)를 생성할 수 있는 로컬 바이어스 생성기(210)로의 입력을 저장하는 커패시터들(220)로부터 분리될 수 있다.
또 다른 예시에서, 어떠한 판독 또는 기록 동작도 메모리 뱅크(202(0))에 대해 수행되지 않는 반면, 판독 또는 기록 액세스 동작이 메모리 뱅크(202(0))의 이웃인 메모리 뱅크(202(1))에 대해 수행될 수 있다. 이러한 예시에서, 메모리 뱅크(202(0))가 전용 외부 전원 핀들(222 및 224)을 통해 로컬 전원을 수신하는 반면, 분리 스위치(218)는 전도성을 가진 상태에 놓이거나 가능 상태에(enabled state) 놓여서 바이어스 시스템(212)에 의해 생성된 바이어스 전압들(214)로 하여금 메모리 뱅크(202(0))의 내부 메모리 뱅크 회로로 연결할 수 있게 한다. 전용 외부 전원 핀들(222 및 224)은 또한 전원 신호를 분리회로(216)로 제공한다. 분리회로(216) 내에 하나 이상의 커패시터들(220)을 포함함으로써, 로컬 바이어스 전압은 메모리 뱅크(202(0))내에서 유지될 수 있거나 복원될 수 있고, 일부 특정 예시들에서, 메모리 뱅크(202(0))의 내부 메모리 뱅크 회로로의 입력들로서 제공될 수 있다.
도시된 예시에서, 메모리 뱅크(202(0))의 내부회로가 설명된다. 그러나, 일부 예시들에서, 분리회로(216)를 포함하는 내부회로 및 전용 외부 전원 핀들(222 및 224)이 메모리 뱅크들(204(1)-(N))에서 반복되어, 그 결과 동시에 동작하는 다수의 메모리 뱅크들(202(0)-(N))과 연관된 노이즈에 의해 야기된 장애들을 감소하기 위해 메모리 뱅크들(202(0)-(N))의 각각이 글로벌 시스템들로부터 분리될 수 있고 로컬 전원에 의해 동력을 받을 수 있다는 것이 이해되어야 한다.
도 1 및 도 2는 메모리 디바이스 기판상의 로컬 전원에 연결된 분리회로들 및 전용 전원 핀들을 갖는 다수의 메모리 뱅크들을 가진 메모리 디바이스의 예시적인 구조들을 제공한다. 도 3은 일부 구현들에 따른 각 메모리 뱅크를 위한 전용 전원들 및 전원 패드들을 가진 패키지 기판(300)의 예시적인 구조를 도시한다.
패키지 기판(300)은 전반에 걸쳐 (302)에 의해 나타내어진 복수의 본드 패드들을 포함한다. 복수의 본드 패드들(302)은 전용 전원 패드들(304 및 306) 및 글로벌 서플라이 패드(308)와 같은 전원 패드들을 포함한다. 글로벌 서플라이 패드(308)는 글로벌 바이어스 시스템(112)과 같은 도 1 및 도 2의 메모리 디바이스와 연관된 글로벌 회로로 전력을 제공하도록 구성된다. 전용 전원 패드(304)는 로컬 전원을 도 1의 메모리 뱅크(102(0))와 같은 메모리 뱅크에 제공하기 위해 전원(310)과 연결되고 전용 전원 패드(306)는 그라운드(312)와 연결된다.
도시된 예시에서, 복수의 패키지 기판 본드 패드들(302)은 복수의 본드 와이어들(316)에 의한 메모리 디바이스의 메모리 뱅크와 연관된 복수의 칩 본드 패드들(314)에 연결된다. 이런 식으로, 메모리 뱅크들의 각각은 패키지 기판(300) 내의 전용 로컬 전원 트레이스에 연결되어 판독 및/또는 기록 액세스 동작들을 동시에 수행하는 다수의 메모리 뱅크들에 의해 야기된 패키지 기판(300)을 통한 노이즈 전달을 줄인다.
도시된 예시에서, 단일 메모리 뱅크와 연관된 본드 패드들(302)이 도시된다. 그러나, 일부 예시들에서, 전용 전원 패드들(304 및 306), 로컬 전원(310) 및 그라운드(312)를 포함하는 상술된 구조가 패키지 기판(300)에 연결된 메모리 뱅크들의 각각에 대해 반복되어, 그 결과 메모리 뱅크들의 각각이 전용 로컬 전원을 수신한다는 것이 이해되어야 한다.
도 1 및 도 2는 분리회로를 포함하는 메모리 디바이스의 메모리 뱅크의 예시적인 다이어그램들을 제공한다. 도 4 내지 도 6은 메모리 디바이스의 메모리 뱅크들 각각과 연관된 분리회로의 예시적인 구현들을 제공한다.
도 4는 일부 실시예들에 따른 분리회로(416)를 포함하는 메모리 디바이스(400)의 예시적인 다이어그램을 도시한다. 분리회로(416)는 다수의 전달 게이트들(404(0)-(N))을 포함하고, 전달 게이트들 (404(0)-(N))의 각각은 메모리 뱅크들(402(0)-(N)) 중 하나에 연결된다. 예를 들어, 도시된 바와 같이, 전달 게이트(404(0))는 메모리 뱅크(402(0))에 연결되고, 전달 게이트(404(1))는 메모리 뱅크(402(1))에 연결되며, 전달 게이트(404(N))는 메모리 뱅크(402(N))에 연결된다. 전달 게이트들(404(0)-(N))의 각각은 또한 글로벌 바이어스 시스템(412)에 연결되며, 상응하는 메모리 뱅크(402(0)-(N))가 노이즈를 생성할 수 있는 판독 또는 기록 동작을 수행할 때, 상응하는 메모리 뱅크(402(0)-(N))를 글로벌 바이어스 시스템(412)에 의해 생성된 글로벌 바이어스 전압들(414)로부터 분리하도록 구성된다. 이런 식으로, 전달 게이트들(404(0)-(N))은 메모리 뱅크(402(0)) 및 메모리 뱅크(402(1))와 같이 가까운 메모리 뱅크들에 커플링한 전압에 의해 야기된 노이즈를 감소할 수 있다.
전달 게이트들(404(0)-(N))은 또한 제 1 분리전압(406(1)) 및 제 2 분리전압(406(2))을 수신하고 이것들에 응답하도록 구성된다. 예를 들어, 제 1 분리전압(406(1))이 낮고 제 2 분리전압(406(2))이 높을 때, 전달 게이트들(404(0)-(N))은 연결되지 않은 상태이고 메모리 뱅크들(402(0)-(N))은 글로벌 바이어스 전압들(414)로부터 분리된다. 제 1 분리전압(406(1))이 높고 제 2 분리전압(406(2))이 낮을 때, 전달 게이트들(404(0)-(N))은 전도성을 가진 상태이고 메모리 뱅크들(402(0)-(N))은 글로벌 바이어스 전압들(414)을 수신할 수 있다.
전달 게이트들(404(0)-(N))및 메모리 뱅크들(402(0)-(N))의 각각은 또한 도시된 바와 같이, 적어도 하나의 커패시터(420(0)-(N))의 동일한 전극에 연결된다. 예를 들어, 전달 게이트(404(0)) 및 메모리 뱅크(402(0))는 커패시터(420(0))에 연결되고, 전달 게이트(404(1)) 및 메모리 뱅크(402(1))는 커패시터(420(1))에 연결되며 전달 게이트(404(N)) 및 메모리 뱅크(402(N))는 커패시터(420(N))에 연결된다. 상응하는 전달 게이트(404(0)-(N))가 턴 오프될 때, 커패시터들(420(0)-(N))의 각각은, 로컬 바이어스 전압(408(0)-(N))을 유지하기 위해 상응하는 로컬 전원(410(0)-(N))에 반대편 전극에 또한 연결된다.
도 1-3에 관하여 상기 설명된 바와 같이, 로컬 전원들(410(0)-(N))의 각각은 상응하는 메모리 뱅크(402(0)-(N)) 전용의 개별적인 전원들이고, 그 결과 각 메모리 뱅크(402(0)(N))는 하나하나의 전원(separate power supply)으로부터 전력(power)을 수신할 수 있다. 로컬 전원들(410(0)(N)) 및 전용 커패시터들(420(0)(N))을 활용함으로써, 로컬 바이어스 전압들(408(0)-(N))은 메모리 뱅크들(402(0)(N))의 각각에 맞춤형이 될 수 있고, 그 결과 로컬 바이어스 전압들(408(0)-(N))은 로컬 전원 전압 및 커패시터(420(0)-(N))의 크기 중 하나 또는 둘 모두에 기초하여 서로 다를 수 있다.
일반적으로, 메모리 디바이스(400)가 메모리 뱅크들(402(0)-(N))의 제 1 메모리 뱅크(402(0))에 기록할 때, 메모리 디바이스(400)는 다른 메모리 뱅크들(402(1)-(N))로의 입력으로서 의도된 글로벌 바이어스 전압들(414)을 생성한다. 제 1 메모리 뱅크(402(0))로의 기록 동안 생성된 노이즈가, 글로벌 바이어스 전압들(414)로 커플링하는 것 및 하나 이상의 다른 메모리 뱅크들(402(1)-(N))에 대한 바람직하지 않은 영향을 갖는 것 및/또는 글로벌 바이어스 시스템(412)으로의 피드백을 야기시키는 것을 막기 위해, 메모리 디바이스(400)는 메모리 뱅크(402(0))와 관련된 전달 게이트들(404(1)-(N))을 제 1 분리전압(406(1)) 및 제 2 분리전압(406(2))을 조종함으로써 턴오프 한다.
이런 식으로, 제 1 메모리 뱅크 (402(0))는 뱅크(402(0)) 전용의 로컬 바이어스 전압(408(0))을 수신하고 다른 메모리 뱅크들(402(1)-(N))은 글로벌 바이어스 전압들(414)을 수신한다. 예를 들어, 어떠한 동작도 메모리 뱅크(402(0))에 대해 수행되지 않는다면, 기록이 메모리 뱅크(402(1))에 대해 수행되고, 전달 게이트(404(0))는 전도성을 가진 상태가 되고 전달 게이트(404(1))는 턴오프 된다. 이러한 예에서, 메모리 뱅크(402(0))는 커패시터들(420(0)) 상에 저장된 전압 레벨을 유지하거나 복원하기 위해, 글로벌 바이어스 전압들(414)을 내부 바이어스 생성기(예로서, 도 1에 도시된 로컬 바이어스 생성기(110))로의 입력으로서 수신할 수 있고 메모리 뱅크(402(1))는 기록 동작의 파트로서 로컬 바이어스 전압(418(1))을 내부 바이어스 생성기(예로서, 도 1에 도시된 로컬 바이어스 생성기(110))로의 입력으로서 수신할 수 있다.
도 4는 메모리 뱅크들을 글로벌 시스템들로부터 분리하기 위해 메모리 디바이스의 메모리 뱅크들의 각각으로 통합될 수 있는 분리 회로의 하나의 예시를 제공한다. 도 5는 분리회로의 제 2 예시를 제공한다.
도 5는 일부 실시예들에 따른 분리회로(516)를 포함하는 메모리 디바이스(500)의 예시적인 다이어그램을 도시한다. 분리회로(516)는 다수의 NMOS 디바이스들(504(0)-(N))을 포함하고, NMOS 디바이스들(504(0)-(N))의 각각은 다수의 메모리 뱅크들(502(0)-(N)) 중 하나의 메모리 뱅크에 연결된다. 예를 들어, 도시된 바와 같이, NMOS(504(0))는 메모리 뱅크(502(0))에 연결되고, NMOS(504(1))는 메모리 뱅크(502(1))에 연결되고, 및 NMOS(504(N))은 메모리 뱅크(502(N))에 연결된다. 상응하는 메모리 뱅크(502(0)-(N))가 노이즈를 생성할 수 있는 판독 또는 기록 동작을 수행할 때, NMOS 디바이스들(504(0)-(N))의 각각은 또한 글로벌 바이어스 시스템(512)에 연결되고 상응하는 메모리 뱅크(502(0)-(N))를 글로벌 바이어스 시스템(512)에 의해 생성된 글로벌 바이어스 전압들(514)로부터 분리하도록 구성된다. 이런 식으로, NMOS 디바이스들(504(0)-(N))은 글로벌 바이어스 시스템(512) 상에 커플링한 전압 및 메모리 뱅크(502(0))와 메모리 뱅크(502(1))와 같이 가까운 메모리 뱅크들 상에 커플링한 전압에 의해 야기된 노이즈를 감소할 수 있다.
NMOS 디바이스들(504(0)-(N))은 또한 분리전압(506) 및 바디전압(518(0)-(N))에 수신하고 응답하도록 구성된다. 일반적으로, 분리전압(506)은 NMOS 디바이스들(504(0)-(N))을 동작하기 위한 제어 전압이고 바디전압들(518(0)-(N))의 각각은 상응하는 NMOS 디바이스들(504(0)-(N))을 활동시키기 위한 발단전압들을 제어한다. 예를 들어, 글로벌 바이어스 전압들(514) 및 바디전압들(518(0)-(N))이 접지 아래에 있고 분리 전압(506)이 글로벌 바이어스 전압들(514)의 전압만큼 낮은 레벨로 구동될 때, NMOS 디바이스들(504(0)-(N))은 턴오프 되고 메모리 뱅크들(502(0)-(N))은 글로벌 바이어스 전압들(514)로부터 분리된다. 대안적으로, 분리전압(506)이 글로벌 바이어스 전압들(514)의 전압보다 더 높을 때, NMOS 디바이스들(504(0)-(N))은 전도성을 가진 상태이고 메모리 뱅크들(502(0)-(N))은 글로벌 바이어스 전압들(514)을 수신할 수 있다. 다른 실시예들에서, 예를 들어, 바디전압들(518(0)-(N))의 각각이 상응하는 메모리 뱅크(502(0)-(N))에 맞춤형이 될 수 있고, 상응하는 로컬 전원(510(0)-(N))에 연결될 수 있고 그리하여 서로 다를 수도 있는 반면에, 일부 실시예들에서, 바디전압들(518(1)-(N))이 동일할 수 있다는 것이 이해되어야 한다.
도시된 바와 같이, NMOS 디바이스들(504(0)-(N)) 및 메모리 뱅크들(502(0)-(N))의 각각은 또한 적어도 하나의 커패시터(520(0)-(N))의 같은 전극에 연결된다. 예를 들어, NMOS(504(0)) 및 메모리 뱅크(502(0))는 커패시터(520(0))에 연결되고, NMOS(504(1)) 및 메모리 뱅크(502(1))는 커패시터(520(1))에 연결되며 NMOS(504(N)) 및 메모리 뱅크(502(N))는 커패시터(520(N))에 연결된다. 상응하는 NMOS(504(0)-(N))가 분리되는 반면에, 커패시터들(520(0)(N))의 각각은 로컬 바이어스 전압(508(0)-(N))을 유지하기 위해 상응하는 로컬 전원(510(0)-(N))에 반대편 전극에 또한 연결된다.
도 1-3에 관하여 상기 설명된 바와 같이, 로컬 전원들(510(0)-(N))의 각각은 상응하는 메모리 뱅크(502(0)-(N)) 전용의 개별적인 전원들이고, 그 결과 각 메모리 뱅크(502(0)(N))는 하나하나의 전원(separate power supply)을 수신할 수 있다. 로컬 전원들(510(0)-(N)) 및 전용 커패시터들(520(0)-(N))을 활용함으로써, 로컬 바이어스 전압들(508(0)-(N))은 메모리 뱅크들(502(0)(N))의 각각에 맞춤형이 될 수 있고, 그 결과 로컬 바이어스 전압들(508(0)-(N))은 로컬 전원 전압 및 커패시터(520(0)-(N))의 크기 중 하나 또는 둘 모두에 기초하여 서로 다를 수 있다.
일반적으로, 메모리 디바이스(500)가 메모리 뱅크들(502(0)-(N))의 제 1 메모리 뱅크(502(0))에 기록할 때, 메모리 디바이스(500)는 다른 메모리 뱅크(502(1)-(N)) 입력으로서 의도된 글로벌 바이어스 전압들(514)을 생성한다. 메모리 뱅크(502(0))에 의해 생성된 노이즈가, 글로벌 바이어스 전압들(514)로 커플링하고 그것으로 다른 메모리 뱅크들(502(1)-(N))에 커플링 하는 것 및/또는 글로벌 바이어스 시스템(512)으로의 피드백을 야기시키는 것을 막기 위해, 메모리 디바이스(500)는 분리전압(506)을 조종함으로써 메모리 뱅크(502(0))와 관련된 NMOS(504턴오프 한다.
이런 식으로, 제 1 메모리 뱅크(502(0))는 메모리 뱅크(502(0)) 전용의 로컬 바이어스 전압(508(0))을 수신하고 다른 메모리 뱅크들(504(1)-(N))은 글로벌 바이어스 전압들(514)을 수신한다. 예를 들어, 어떠한 동작도 메모리 뱅크(502(0))에 대해 수행되지 않는다면, 기록 동작은 메모리 뱅크(502(1))에 대해 수행되고, NMOS(504(0))는 전도성을 가진 상태가 되고 NMOS(504(1))는 분리된 상태가 된다. 이러한 예에서, 기록 동작의 파트로서, 메모리 뱅크(502(0))는 로컬 바이어스 생성기(예로서, 도 1에 도시된 로컬 바이어스 생성기(110))로의 입력으로서 글로벌 바이어스 전압들(514)을 수신할 수 있고 메모리 뱅크(502(1))는 로컬 바이어스 생성기(예로서, 도 1에 도시된 로컬 바이어스 생성기(110))로의 입력으로서 로컬 바이어스 전압(518(1))을 수신할 수 있다.
도 4 및 도 5는 메모리 뱅크들을 글로벌 시스템들로부터 분리하기 위해 메모리 디바이스의 메모리 뱅크들의 각각으로 통합될 수 있는 예시적인 회로들을 제공한다. 도 6은 분리회로의 또 다른 예시를 제공한다.
도 6은 일부 실시예들에 따른 분리회로(616)를 포함하는 메모리 디바이스(600)의 예시적인 다이어그램을 도시한다. 분리회로(616)는 다수의 PMOS 디바이스들(604(0)-(N))을 포함하고, PMOS 디바이스들(604(0)-(N))의 각각은 메모리 뱅크들(602(0)-(N)) 중 하나에 연결된다. 예를 들어, 도시된 바와 같이, PMOS(604(0))는 메모리 뱅크(602(0))에 연결되고, PMOS(604(1))는 메모리 뱅크(602(1))에 연결되고, 및 PMOS(604(N))는 메모리 뱅크(602(N))에 연결된다. 상응하는 메모리 뱅크(602(0)-(N))가 노이즈를 생성할 수 있는 판독 또는 기록 동작을 수행할 때, PMOS 디바이스들(604(0)-(N))의 각각은 또한 글로벌 바이어스 시스템(612)에 연결되고 상응하는 메모리 뱅크(602(0)-(N))를 글로벌 바이어스 시스템(612)에 의해 생성된 글로벌 바이어스 전압들(614)로부터 분리하도록 구성된다. 이런 식으로, PMOS 디바이스들(604(0)-(N))은 메모리 뱅크(602(0)) 및 (602(1))와 같이 가까운 메모리 뱅크들에 커플링한 전압에 의해 야기된 노이즈를 감소할 수 있다.
PMOS 디바이스들(604(0)-(N))은 또한 분리전압(606) 및 바디전압(618(0)-(N))에 수신하고 응답하도록 구성된다. 일반적으로, 분리전압(606)은 PMOS 디바이스들(604(0)-(N))을 동작하기 위한 제어 전압이고 바디전압들(618(0)-(N))은 PMOS 디바이스들(604(0)-(N))을 활동시키기 위한 발단전압들을 제어한다. 예를 들어, 글로벌 바이어스 전압들(614) 및 바디전압들(618(0)-(N))이 전원 전압보다 위에 있고 분리전압(606)이 글로벌 바이어스 전압들(614)의 전압만큼 높은 레벨로 구동될 때, PMOS 디바이스들(604(0)-(N))은 연결되지 않은 상태로 있고 메모리 뱅크들(602(0)-(N))은 글로벌 바이어스 전압들(614)로부터 분리되며 분리전압(606)이 글로벌 바이어스 전압들(614)의 전압보다 낮을 때, PMOS 디바이스들(604(0)-(N))은 전도성을 가진 상태이고 메모리 뱅크들(602(0)-(N))은 글로벌 바이어스 전압들(614)을 수신할 수 있다.
도시된 바와 같이, PMOS 디바이스들(604(0)-(N)) 및 메모리 뱅크들(602(0)-(N))의 각각은 또한 적어도 하나의 커패시터(620(0)-(N))의 같은 전극에 연결된다. 예를 들어, PMOS(604(0)) 및 메모리 뱅크(602(0))는 커패시터(620(0))에 연결되고, PMOS(604(1)) 및 메모리 뱅크(602(1))는 커패시터(620(1))에 연결되며 PMOS(604(N)) 및 메모리 뱅크(602(N))는 커패시터(620(N))에 연결된다. 상응하는 PMOS(604(0)-(N))가 턴오프 될 때, 커패시터들(620(0)-(N))의 각각은 로컬 바이어스 전압(608(0)-(N))을 유지하기 위해 상응하는 로컬 전원(610(0)-(N))에 반대편 전극에 또한 연결된다.
도 1-3에 관하여 상기 설명된 바와 같이, 로컬 전원들(610(0)-(N))의 각각은 상응하는 메모리 뱅크(602(0)-(N)) 전용의 개별적인 전원들이고, 그 결과 각 메모리 뱅크(602(0)-(N))는 하나하나의 전용 전원(separate dedicated power supply)을 수신할 수 있다. 로컬 전원들(610(0)-(N)) 및 전용 커패시터들(620(0)-(N))을 활용함으로써, 로컬 바이어스 전압들(608(0)-(N))은 메모리 뱅크들(602(0)-(N))의 각각에 맞춤형이 될 수 있고, 그 결과 로컬 바이어스 전압들(608(0)-(N))은 로컬 전원 전압 및 커패시터(620(0)-(N))의 크기 중 하나 또는 둘 모두에 기초하여 서로 다를 수 있다.
일반적으로, 메모리 디바이스(600)가 메모리 뱅크들(602(0)-(N))의 제 1 메모리 뱅크(602(0))에 기록할 때, 메모리 디바이스(600)는 제 1 메모리 뱅크(602(0))로의 입력으로서 의도된 글로벌 바이어스 전압들(614)을 생성한다. 글로벌 바이어스 전압들(614)이 다른 메모리 뱅크들(602(1)-(N))에 커플링 하는 것 및/또는 글로벌 바이어스 시스템(612)으로의 피드백을 야기시키는 것을 막기 위해, 메모리 디바이스(600)는 분리전압(606)을 조종함으로써 다른 메모리 뱅크들(602(1)-(N))과 연관된 PMOS(604(1)-(N))를 턴오프한다.
이런 식으로, 제 1 메모리 뱅크 (602(0))는 글로벌 바이어스 전압들(614)를 수신하고 다른 메모리 뱅크들(602(1)-(N))은 다른 메모리 뱅크들(602(1)-(N))의 각각 전용의 로컬 바이어스 전압(608(1)-(N))을 수신한다. 예를 들어, 어떠한 동작도 메모리 뱅크(602(0))에 대해 수행되지 않는다면, 기록 동작은 메모리 뱅크(602(1))에 대해 수행되고, PMOS(604(0))는 전도성을 가진 상태가 되고 PMOS(604(1))은 분리된 상태가 된다. 이러한 예에서, 기록 동작의 파트로서, 메모리 뱅크(602(0))는 전하 펌프(예로서, 도 1에 도시된 전하 펌프(108))로의 입력으로서 글로벌 바이어스 전압들(614)을 수신할 수 있고 메모리 뱅크(602(1))는 감지 증폭기(예로서, 도 2에 도시된 감지 증폭기(228))로의 입력 안에서와 같은 로컬 바이어스 전압(608(1))을 수신할 수 있다.
비록 주제가 구조적 특징들에 특정한 언어로 설명되었지만, 첨부된 청구항들에서 정의된 주제가 반드시 기재된 특정한 특징들에 한정되지 않는 것으로 이해되어야 한다. 오히려, 특정 특징들이 청구항들을 실시하는 도시적인 형태들로 개시된다.

Claims (20)

  1. 메모리 디바이스에 있어서:
    적어도 제 1 메모리 뱅크 및 제 2 메모리 뱅크를 포함하는 다수의 메모리 뱅크들; 및
    상기 다수의 메모리 뱅크들을 제어하기 위한 전압 바이어스를 생성하는 적어도 하나의 글로벌 바이어스 시스템을 포함하고,
    상기 제 1 메모리 뱅크는:
    상기 제 1 메모리 뱅크를 상기 제 1 메모리 뱅크 전용의 제 1 로컬 전원(power supply)에 커플링하기 위한 하나 이상의 전용 전원 핀들;
    상기 제 1 메모리 뱅크를 상기 글로벌 바이어스 시스템으로부터 디커플링하기 위해 적어도 하나의 글로벌 바이어스 시스템에 커플링된 제 1 분리 스위치; 및
    상기 글로벌 바이어스 시스템이 상기 제 1 메모리 뱅크로부터 디커플링될 때, 상기 제 1 메모리 뱅크 상의 제 1 로컬 바이어스를 유지하기 위해 상기 제 1 분리 스위치 및 상기 제 1 로컬 전원에 커플링된 제 1 커패시터를 포함하고,
    상기 제 2 메모리 뱅크는:
    상기 제 2 메모리 뱅크를 상기 제 2 메모리 뱅크 전용의 제 2 로컬 전원에 커플링하기 위한 하나 이상의 전용 전원 핀들;
    상기 제 2 메모리 뱅크를 상기 글로벌 바이어스 시스템으로부터 디커플링하기 위해 상기 적어도 하나의 글로벌 바이어스 시스템에 커플링된 제 2 분리 스위치; 및
    상기 글로벌 바이어스 시스템이 상기 제 2 메모리 뱅크로부터 디커플링될 때, 상기 제 2 메모리 뱅크 상의 제 2 로컬 바이어스를 유지하기 위해 상기 제 2 분리 스위치 및 상기 제 2 로컬 전원에 커플링된 제 2 커패시터를 포함하는, 메모리 디바이스.
  2. 제 1 항에 있어서,
    상기 제 1 메모리 뱅크는 또한 상기 제 1 메모리 뱅크 전용의 상기 제 1 로컬 전원을 수신하기 위해 상기 제 1 로컬 전원에 커플링된 내부 메모리 뱅크 회로를 포함하는, 메모리 디바이스.
  3. 제 2 항에 있어서,
    상기 제 1 분리 스위치는 상기 내부 메모리 뱅크 회로에 커플링되어 상기 제 1 분리 스위치가 턴 온(turn on)될 때 상기 전압 바이어스를 상기 내부 메모리 뱅크 회로에 제공하고, 상기 제 1 분리 스위치가 턴 오프(turn off)될 때 상기 전압 바이어스가 상기 내부 메모리 뱅크 회로에 도달하지 못하게 하는, 메모리 디바이스.
  4. 제 1 항에 있어서,
    상기 제 1 분리 스위치는:
    전달 게이트;
    PMOS; 또는
    NMOS 중 적어도 하나인, 메모리 디바이스.
  5. 제 1 항에 있어서,
    상기 제 1 메모리 뱅크는 입력으로서 상기 전압 바이어스를 수신하는 감지 증폭기를 포함하는, 메모리 디바이스.
  6. 제 1 항에 있어서,
    상기 제 1 메모리 뱅크는 입력으로서 상기 제 1 로컬 바이어스를 수신하는 감지 증폭기를 포함하는, 메모리 디바이스.
  7. 제 1 항에 있어서,
    상기 제 1 메모리 뱅크는:
    상기 바이어스 전압 또는 상기 제 1 로컬 바이어스를 입력으로서 수신하고 전압 레퍼런스를 출력으로서 생성하는 로컬 바이어스 생성기를 포함하는, 메모리 디바이스.
  8. 제 1 항에 있어서,
    분리된 웰 바이어싱이 상기 제 1 및 제 2 메모리 뱅크들에 적용되는, 메모리 디바이스.
  9. 메모리 디바이스에 있어서,
    제 1 메모리 뱅크 및 제 2 메모리 뱅크를 포함하고,
    상기 제 1 메모리 뱅크는:
    상기 제 1 메모리 뱅크 상에서 액세스 동작들을 제어하기 위한 제 1 메모리 뱅크 회로; 및
    상기 제 1 메모리 뱅크 회로를 상기 제 1 메모리 뱅크 전용의 제 1 로컬 전원(power supply)에 커플링하기 위한 하나 이상의 전용 전원 핀들을 포함하고,
    상기 제 2 메모리 뱅크는:
    상기 제 2 메모리 뱅크 상에서 액세스 동작들을 제어하기 위한 제 2 메모리 뱅크 회로; 및
    상기 제 2 메모리 뱅크 회로를 상기 제 2 메모리 뱅크 전용의 제 2 로컬 전원에 커플링하기 위한 하나 이상의 전용 전원 핀들을 포함하는, 메모리 디바이스.
  10. 제 9 항에 있어서,
    전압 바이어스를 생성하는 글로벌 바이어스 시스템을 더 포함하고,
    상기 제 1 메모리 뱅크는 분리전압을 수신하는 것에 응답하여 상기 제 1 메모리 뱅크 회로를 상기 글로벌 바이어스 시스템으로부터 디커플링하도록 상기 글로벌 바이어스 시스템에 커플링된 제 1 분리 스위치를 포함하고,
    상기 제 2 메모리 뱅크는 분리전압을 수신하는 것에 응답하여 상기 제 2 메모리 뱅크 회로를 상기 글로벌 바이어스 시스템으로부터 디커플링하도록 적어도 하나의 글로벌 바이어스 시스템에 커플링된 제 2 분리 스위치를 포함하는, 메모리 디바이스.
  11. 제 10 항에 있어서,
    상기 제 1 메모리 뱅크는 상기 글로벌 바이어스 시스템이 상기 제 1 메모리 뱅크로부터 디커플링될 때 상기 제 1 메모리 뱅크 상의 제 1 로컬 바이어스를 유지하기 위해 상기 제 1 분리 스위치 및 상기 제 1 로컬 전원에 커플링된 제 1 커패시터를 포함하고;
    상기 제 2 메모리 뱅크는 상기 글로벌 바이어스 시스템이 상기 제 2 메모리 뱅크로부터 디커플링될 때 상기 제 2 메모리 뱅크 상의 제 2 로컬 바이어스를 유지하기 위해 상기 제 2 분리 스위치 및 상기 제 2 로컬 전원에 커플링된 제 2 커패시터를 포함하는, 메모리 디바이스.
  12. 제 10 항에 있어서,
    상기 글로벌 바이어스 시스템이 상기 제 1 메모리 뱅크로부터 디커플링될 때, 상기 제 1 메모리 뱅크 상의 제 1 로컬 바이어스를 유지하기 위해 상기 제 1 분리 스위치 및 상기 제 1 로컬 전원에 커플링된 제 1 커패시터; 및
    상기 글로벌 바이어스 시스템이 상기 제 2 메모리 뱅크로부터 디커플링될 때, 상기 제 2 메모리 뱅크 상의 제 2 로컬 바이어스를 유지하기 위해 상기 제 2 분리 스위치 및 상기 제 2 로컬 전원에 커플링된 제 2 커패시터를 더 포함하는, 메모리 디바이스.
  13. 제 9 항에 있어서,
    전압 바이어스를 생성하는 글로벌 바이어스 시스템을 더 포함하고, 상기 제 1 메모리 뱅크 회로는 상기 전압 바이어스를 입력으로서 수신하는 감지 증폭기를 포함하는, 메모리 디바이스.
  14. 제 9 항에 있어서,
    전압 바이어스를 생성하는 글로벌 바이어스 시스템을 더 포함하고;
    상기 제 1 메모리 뱅크 회로는 상기 전압 바이어스를 입력으로서 수신하고 레퍼런스 전압을 출력으로서 생성하는 로컬 바이어스 생성기를 포함하는, 메모리 디바이스.
  15. 제 9 항에 있어서,
    상기 제 1 로컬 전원과 상기 제 2 로컬 전원은 상기 메모리 디바이스의 패키지 기판상에 위치해 있고;
    상기 제 1 메모리 뱅크의 상기 하나 이상의 전용 전원 핀들은 상기 패키지 기판상의 본드 패드들의 제 1 세트, 상기 제 1 메모리 뱅크 전용의 본드 패드들의 제 1 세트 및 상기 제 1 로컬 전원에 커플링된 본드 패드들의 제 1 세트 중 적어도 하나에 커플링되고;
    상기 제 2 메모리 뱅크의 상기 하나 이상의 전용 전원 핀들은 상기 패키지 기판상의 본드 패드들의 제 2 세트, 상기 제 2 메모리 뱅크 전용의 본드 패드들의 제 2 세트 및 상기 제 2 로컬 전원에 커플링된 본드 패드들의 제 2 세트 중 적어도 하나에 커플링되는, 메모리 디바이스.
  16. 회로에 있어서,
    제 1 분리 스위치, 제 2 분리 스위치, 제 1 메모리 뱅크, 제 2 메모리 뱅크, 제 1 커패시터 및 제 2 커패시터를 포함하고,
    상기 제 1 분리 스위치는 전압 바이어스를 수신하기 위한 제 1 단자, 제 2 단자, 제 1 분리전압을 수신하기 위한 제 3 단자 및 제 2 분리전압을 수신하기 위한 제 4 단자를 포함하고;
    상기 제 2 분리 스위치는 상기 전압 바이어스를 수신하기 위한 제 1 단자, 제 2 단자, 상기 분리전압을 수신하기 위한 제 3 단자 및 상기 제 2 분리전압을 수신하기 위한 제 4 단자를 포함하고;
    상기 제 1 메모리 뱅크는 상기 제 1 분리 스위치가 턴 온될 때 상기 전압 바이어스를 수신하기 위해 상기 제 1 분리 스위치의 상기 제 2 단자에 커플링되고;
    상기 제 2 메모리 뱅크는 상기 제 2 분리 스위치가 턴 온될 때 상기 전압 바이어스를 수신하기 위해 상기 제 2 분리 스위치의 상기 제 2 단자에 커플링되고;
    상기 제 1 커패시터는 상기 제 1 분리 스위치의 상기 제 2 단자에 커플링된 제 1 전극 및 제 1 전원에 커플링된 제 2 전극을 포함하고;
    상기 제 2 커패시터는 상기 제 2 분리 스위치의 상기 제 2 단자에 커플링된 제 1 전극 및 제 2 전원에 커플링된 제 2 전극을 포함하는, 회로.
  17. 제 16 항에 있어서,
    상기 제 1 분리 스위치 및 상기 제 2 분리 스위치는 전달 게이트들이고, 상기 제 1 분리전압이 높고 상기 제 2 분리전압이 낮을 때, 상기 제 1 분리 스위치는 상기 제 1 메모리 뱅크를 상기 전압 바이어스로부터 분리하고 상기 제 2 분리 스위치는 상기 제 2 메모리 뱅크를 상기 전압 바이어스로부터 분리하는, 회로.
  18. 제 16 항에 있어서,
    상기 제 1 분리 스위치 및 상기 제 2 분리 스위치는 NMOS 디바이스들이고, 상기 제 1 분리전압 및 상기 제 2 분리전압이 상기 제 1 분리전압 이하의 전압일 때, 상기 제 1 분리 스위치는 상기 제 1 메모리 뱅크를 상기 전압 바이어스로부터 분리하고 상기 제 2 분리 스위치는 상기 제 2 메모리 뱅크를 상기 전압 바이어스로부터 분리하는, 회로.
  19. 제 16 항에 있어서,
    상기 제 1 분리 스위치 및 상기 제 2 분리 스위치는 PMOS 디바이스들이고, 상기 제 1 분리전압 및 상기 제 2 분리전압이 상기 제 1 분리전압 이상의 전압일 때, 상기 제 1 분리 스위치는 상기 제 1 메모리 뱅크를 상기 전압 바이어스로부터 분리하고 상기 제 2 분리 스위치는 상기 제 2 메모리 뱅크를 상기 전압 바이어스로부터 분리하는, 회로.
  20. 제 16 항에 있어서,
    상기 제 1 분리 스위치가 턴 오프 될 때 상기 제 1 메모리 뱅크는 상기 제 1 전원 및 상기 제 1 커패시터에 의해 적어도 부분적으로 생성된 제 1 로컬 바이어스를 수신하고;
    상기 제 2 분리 스위치가 턴 오프 될 때 상기 제 2 메모리 뱅크는 상기 제 2 전원 및 상기 제 2 커패시터에 의해 적어도 부분적으로 생성된 제 2 로컬 바이어스를 수신하는, 회로.
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