JP6994067B2 - 多接合メモリデバイスにおける並行メモリ動作 - Google Patents

多接合メモリデバイスにおける並行メモリ動作 Download PDF

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Description

ポータブル消費者向け電子機器に対する需要の大きな高まりは、高容量記憶デバイスの必要性を推進している。フラッシュメモリ記憶カードなどの不揮発性半導体メモリデバイスは、デジタル情報の記憶及び交換に対するますます高まる要求を満たすために広く使用されている。それらの携帯性、汎用性、及び頑丈な設計は、それらの高い信頼性及び大きな容量と共に、このようなメモリデバイスを、例えば、デジタルカメラ、デジタル音楽プレーヤ、ビデオゲームコンソール、ＰＤＡ、及び携帯電話を含む、多種多様な電子デバイスにおける使用に理想的なものにした。
近年、３次元（three-dimensional、３Ｄ）構造を使用した超高密度メモリデバイスが提案されている。３Ｄ構造の一例は、層に形成されたメモリセルのストリングを有する積層メモリ構造である。そのような記憶デバイスの１つは、Ｂｉｔ Ｃｏｓｔ Ｓｃａｌａｂｌｅ（ＢｉＣＳ）アーキテクチャと呼ばれることがある。３Ｄメモリ構造は、高面密度を可能にし、高面密度は、本明細書で使用される用語として、表面積当たりに記憶され得るビット数を指す。メモリセルに加えて、３Ｄメモリデバイスは、メモリセルへの読み出し／書き込みを制御するための論理回路を含む。
３Ｄアーキテクチャにかかわらず、密度（例えば、面密度）の増加が望ましい。面密度を増加させる１つの技法は、３Ｄ構造でメモリセル層の数を増加させることである。しかしながら、現在の半導体製造技法は、確実に形成することができるメモリセルの層の数を制限する。また、メモリセルの非常に多数の層を有する構造体を形成することは、製造コストを劇的に増加させ得る。
高いプログラム及び読み出しスループットを有することも望ましい。高いプログラム及び読み出しスループットを増加させるための１つの技法は、ダイ当たりのメモリセルの平面数を増加させることである。しかしながら、これはダイサイズを増加させ、これは重要な仕様である。半導体製造技法にとって、コストは、典型的には、ダイサイズと直線的にスケーリングされない。例えば、半導体ダイのサイズを２倍にすると、製造コストが２倍を超え得る。
メモリデバイスの機能ブロック図である。 本技術の実施形態による、複数の制御半導体ダイが形成される半導体ウェハの上面図である。 本技術の実施形態による、複数の第１のメモリ半導体ダイが形成される半導体ウェハの上面図である。 本技術の実施形態による、複数の第２のメモリ半導体ダイが形成される半導体ウェハの上面図である。 集積メモリモジュールの一実施形態のブロック図である。 集積メモリモジュールの別の実施形態のブロック図である。 センスブロックの一実施形態を示すブロック図である。 メモリシステムの一実施形態を示すブロック図である。 モノリシック３次元メモリアレイの一例示的実施形態の一部の斜視図である。 アレイに編成されたメモリセルのＮＡＮＤストリングをプログラミングするためのプロセスの一実施形態を説明するフローチャートである。 集積メモリモジュールの一実施形態の詳細を示す図である。 集積メモリモジュールの別の実施形態の詳細を示す図である。 半導体ダイの平面上のボンドパッドの例示的パターンを示す。 図６の実施形態と一致する集積メモリモジュールの実施形態の側面図を示す。 図７の実施形態と一致する集積メモリモジュールの実施形態の側面図を示す。 集積メモリモジュールを含む不揮発性メモリを動作させるプロセスの一実施形態のフローチャートである。 集積メモリモジュールにおける並行プログラミングのプロセスの一実施形態のフローチャートである。 集積メモリモジュールにおける並行センシングのプロセスの一実施形態のフローチャートである。
ここで、本技術が、図面を参照して説明され、それは実施形態において、集積メモリモジュールを含む半導体デバイスに関する。集積メモリモジュールの実施形態は、面密度を含む高い記憶密度を有する。集積メモリモジュールの実施形態は、高いプログラム及び読み出しスループットを有する。集積メモリモジュールの実施形態は、プログラム又は読み出しスループットを犠牲にすることなく、高い記憶密度（例えば、面密度）を有する。
一部の実施形態では、集積メモリモジュールは、３つの半導体ダイを含んでもよく、それは一緒になって単一の集積不揮発性メモリとして動作する。１つの半導体ダイは、センス増幅器及びドライバを含み得る制御回路を内に含んでもよい。２つの半導体ダイは、不揮発性メモリセルを内に含んでもよい。３つの半導体ダイは、単一の集積不揮発性メモリとして一緒に接合されてもよい。
本明細書に記載される集積メモリモジュールの実施形態は、半導体ダイサイズを増加させることなく、高い記憶密度（例えば、面密度）を有する。半導体ダイのうちの１つに制御回路を配置することは、メモリセルを内に含む２つの半導体ダイ上の空間を解放し得、それにより、メモリセルダイ上に追加のメモリセルが載置され得る。各々不揮発性メモリセルを備えた２つの半導体ダイを有することは、集積不揮発性メモリの面密度を増加し得る。更に、集積型不揮発性メモリは、単一の半導体ダイ上のメモリセルの層の数を増加させることに関連する問題なしに、メモリセルの層の数を増加させ得る。
概して、プログラムスループットは、より多くの数のメモリセルを並行してプログラミングすることによって増加され得る。同様に、読み出しスループットは、より多くの数のメモリセルを並行して読み出すことによって増加され得る。いくつかのメモリアーキテクチャでは、同じワード線に接続されたメモリセルは、並行してプログラム又は読み出しされ得る。プログラミング及び／又は読み出しスループットを増加させるための１つの可能な技法は、ワード線のサイズを増加させることである。しかしながら、この解決策は、ワード線上の負荷を増加させる傾向があり、これは性能に悪影響を及ぼす可能性がある。本明細書に記載される集積メモリモジュールの実施形態は、ワード線のサイズを大幅に増加させることなく、高いプログラミングスループットを有する。一部の実施形態では、第１の半導体ダイ上の第１の選択されたワード線に接続された第１の群のメモリセルは、第２の半導体ダイ上の第２の選択されたワード線に接続された第２の群のメモリセルと並行してプログラムされる。任意選択的に、第３の半導体ダイ上の同じワード線ドライバを使用して、第１及び第２の選択されたワード線の両方にプログラミング電圧を提供し得る。このため、ワード線のサイズを大幅に増加させることなく、プログラミングスループットを増加させ得る。更に、ワード線上の負荷を大幅に増加させることなく、プログラミングスループットを増加させ得る。加えて、一部の実施形態では、第１、第２、及び第３の半導体ダイは、集積メモリデバイスに一緒に接合される。したがって、集積メモリデバイスは、全体にわたる高いプログラミング及び高い面密度の両方を有する。
同様に、一部の実施形態では、第１の半導体ダイ上の第１の選択されたワード線に接続された第１の群のメモリセルは、第２の半導体ダイ上の第２の選択されたワード線に接続された第２の群のメモリセルと並行して読み出され得る。このため、ワード線のサイズを大幅に増加させることなく、読み出しスループットを増加させ得る。更に、ワード線上の負荷を大幅に増加させることなく、読み出しスループットを増加させ得る。加えて、一部の実施形態では、第１、第２、及び第３の半導体ダイは、集積メモリデバイスに一緒に接合される。したがって、集積メモリデバイスの実施形態は、全体にわたる高い読み出し及び高い面密度の両方を有する。
ダイ当たりのメモリセルの数を増加させる１つの可能な方法は、平面内のメモリセルのブロックの数を増加させることである。しかしながら、そのような解決策は、ビット線上の負荷を増加させる傾向があり、これは性能に影響を与える可能性がある。本明細書に記載される集積メモリモジュールの実施形態は、ビット線上の負荷を増加させることなく、高い記憶容量、高いプログラミングスループット、及び高い読み出しスループットを有する。
本発明は、多くの異なる形態で具現化され得、本明細書に記載される実施形態に限定されるものとして解釈されるべきではないことが理解される。むしろ、これらの実施形態は、本開示が完璧かつ完全であり、本発明を当業者に十分に伝えるように提供される。実際、本発明は、添付の特許請求の範囲によって定義される本発明の範囲及び趣旨内に含まれる、これらの実施形態の代替物、修正、及び均等物を網羅することが意図される。更に、本発明の以下の詳細な説明において、本発明の完璧な理解を提供するために、数多くの具体的な詳細が記載される。しかしながら、本発明が、そのような具体的な詳細を伴わずに実施され得ることは、当業者には明らかであろう。
本明細書で使用する場合、「頂部」及び「底部」、「上方」及び「下方」、並びに「垂直」及び「水平」という用語、並びにそれらの形態は、単に例として、及び例解目的のためであるに過ぎず、参照された項目が位置及び配向において交換され得る限り、本技術の説明を限定することを意図するものではない。また、本明細書で使用するとき、「実質的に」及び／又は「約」という用語は、指定された寸法又はパラメータが、所与の用途の許容可能な製造許容範囲内で変化し得ることを意味する。一実施形態において、許容可能な製造許容範囲は、所与の寸法の±２５％である。
図１Ａ～図４は、本明細書で提案する技術を実装するために使用することができるメモリシステムの一例を説明する。図１Ａは、集積メモリモジュール１００の一実施形態を含む例示的なシステムの機能ブロック図である。図１Ａはまた、コントローラ１２２及びホストデバイス１４０を示す。集積メモリモジュール１００は、実施形態では、３つの半導体ダイ（又は、より簡潔には「ダイ」）を含む。第１のメモリダイ１０２ａはメモリ構造１２６ａを含み、第２のメモリダイ１０２ｂはメモリ構造１２６ｂを含む。制御ダイ１０４は、制御回路１５０を含む。一部の実施形態では、以下でより詳細に説明するように、第１のメモリダイ１０２ａ、第２のメモリダイ１０２ｂ、及び制御ダイ１０４は一緒に接合される。
制御回路１１０は、メモリ構造１２６上でメモリ動作（例えば、書き込み、読み出し、消去、及びその他）を実施する。制御回路１１０は、ステートマシン１１２、オンチップアドレスデコーダ１１４、電力制御回路１１６、記憶領域１１８、及び読み出し／書き込み回路１２８を含む。別の実施形態では、読み出し／書き込み回路１２８の一部は、第１のメモリダイ１０２ａ上に位置付けされ、他の読み出し／書き込み回路１２８は、第２のメモリダイ１０２ｂ上に位置付けされる。一部の実施形態では、制御回路１１０は、メモリ構造１２６ｂ内のメモリ動作と並行してメモリ構造１２６ａ内のメモリ動作を制御するように構成される。本明細書では、「メモリダイ」、「メモリ半導体ダイ」などの用語は、記憶用の不揮発性メモリセルを内に含む半導体ダイを意味する。本明細書では、「制御ダイ」、「制御半導体ダイ」などの用語は、メモリダイ上の不揮発性メモリセル上でメモリ動作を実施するための制御回路を内に含む半導体ダイを意味する。典型的には、多数の半導体ダイは、単一の半導体（例えば、シリコン）ウェハから形成される。
オンチップアドレスデコーダ１１４は、ホスト１４０又はコントローラ１２２によって使用されるアドレスと、行デコーダ及び列デコーダ（図１Ａには明示的に示されていない）によって使用されるハードウェアアドレスとの間のアドレスインターフェースを提供する。電力制御回路１１６は、メモリ動作中にワード線、ビット線、及び選択線に供給される電力及び電圧を制御する。電力制御回路１１６は、一実施形態では、電圧回路を含む。電力制御回路１１６は、電圧を生成するためのチャージポンプを含み得る。電力制御回路１１６は、一実施形態では、ステートマシン１１２の制御下で実行する。
読み出し／書き込み回路１２８は、一部の実施形態では、センスブロック（センス増幅（sense amplifire、ＳＡ）を内に含み得る）を含む。センス増幅は、一部の実施形態では、ビット線ドライバを含む。読み出し／書き込み回路１２８は、一実施形態では、ステートマシン１１２の制御下で実行する。各メモリ構造１２６は、一部の実施形態では、行デコーダ（図１Ａには図示せず）を介してワード線によって、及び列デコーダ（図１Ａには図示せず）を介してビット線によってアドレス可能である。
図１Ａに示される他の回路の全て又はサブセットと組み合せた、ステートマシン１１２及び／又はコントローラ１２２（又は同等に機能する回路）は、１つ以上の制御回路と見なすことができる。１つ以上の制御回路は、ハードウェアのみ、又はハードウェアとソフトウェア（ファームウェアを含む）との組み合せを含むことができる。例えば、ファームウェアによってプログラムされたコントローラは、制御回路の一例である。１つ以上の制御回路は、プロセッサ、ＰＧＡ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ、プログラマブルゲートアレイ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ、フィールドプログラマブルゲートアレイ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ、特定用途向け集積回路）、集積回路、又は他のタイプの回路を含むことができる。一部の実施形態では、１つ以上の制御回路は、メモリ構造１２６ｂ．内のメモリ動作と並行してメモリ構造１２６ａ内のメモリ動作を制御するように構成される。
経路１５２は、制御回路１１０内の１つ以上の構成要素とメモリダイ１０２ａ．上のメモリ構造との間の経路である。経路は、信号（例えば、電圧、電流）を提供又は受信するために使用され得る。経路は、導電性経路を含む。経路は、ボンドパッド、金属相互接続、ビア、トランジスタ、導電性材料、及び電気信号を転送又は搬送し得る他の材料のうちの１つ以上を含み得るが、これらに限定されない。経路１５２は、一実施形態では、制御回路１１０がメモリダイ１０２ａ上のワード線、選択線、及びビット線に電圧を提供することを可能にする。経路１５４は、制御回路１１０内の１つ以上の構成要素とメモリダイ１０２ｂ上のメモリ構造との間の経路である。経路１５４は、一実施形態では、制御回路１１０がメモリダイ１０２ｂ上のワード線、選択線、及びビット線に電圧を提供することを可能にする。経路１５２、１５４は、例えばビット線から信号を受信するために使用され得る。
一部のシステムでは、コントローラ１２２は、集積メモリモジュール１００と同じパッケージ（例えば、リムーバブルストレージカード）に含まれる。コントローラ１２２と同じパッケージ内にいくつかの集積メモリモジュール１００が存在し得ることに留意されたい。しかしながら、他のシステムでは、コントローラは集積メモリモジュール１００とは別のパッケージ内に存在し得る。図１Ａの実施形態では、コントローラ１２２は、集積メモリモジュール１００とは異なるダイ上にある。一部の実施形態では、１つのコントローラ１２２は、複数の集積メモリモジュール１００と通信することになる。他の実施形態では、各集積メモリモジュール１００はそれ自体のコントローラを有する。コマンド及びデータは、データバス１２０を介してホスト１４０とコントローラ１２２との間で、また、線１２４を介してコントローラ１２２と１つ以上の集積メモリモジュール１００との間で転送される。一実施形態では、集積メモリモジュール１００は、線１２４に接続する１組の入力及び／又は出力（Ｉ／Ｏ）ピンを含む。線１２４は、一般性のために集積メモリモジュール１００に接続されているものとして示されている。線１２４は、ダイ１０２ａ、１０２ｂ及び／又は１０４のいずれか又は全てに接続し得る。一実施形態では、線１２４は、コントローラ１２２をメモリダイ１０４に直接接続する。一実施形態では、線１２４は、コントローラ１２２をメモリダイ１０２ａに直接接続する。一実施形態では、線１２４は、コントローラ１２２をメモリダイ１０２ａに直接接続する。線１２４がコントローラをメモリダイ１０２ａ又は１０２ｂのいずれかに直接接続する場合、経路１５２又は１５４のうちの１つを使用して、コントローラ１２２と制御回路１１０との間の通信を可能にし得る。
（オンチップ又はオフチップの）コントローラ１２２（一実施形態では電気回路である）は、１つ以上のプロセッサ１２２ｃ、ＲＯＭ１２２ａ、ＲＡＭ１２２ｂ、メモリインターフェース（memory interface、ＭＩ）１２２ｄ、及びホストインターフェース（host interface、ＨＩ）１２２ｅを含んでもよく、これらの全ては、相互接続されている。記憶デバイス（ＲＯＭ１２２ａ、ＲＡＭ１２２ｂ）は、１組の命令（ファームウェアを含む）等のコード（ソフトウェア）を記憶し、１つ以上のプロセッサ１２２ｃは、この１組の命令を実行して本明細書に記載する機能を提供するように動作可能である。代替的に又は追加的に、１つ以上のプロセッサ１２２ｃは、１つ以上のワード線に接続されたメモリセルの予約領域などの、メモリ構造内の記憶デバイスからコードにアクセスすることができる。ＲＡＭ１２２ｂは、プログラムデータのキャッシングを含む、コントローラ１２２のためのデータを記憶するためのものであり得る。ＲＯＭ１２２ａ、ＲＡＭ１２２ｂ及びプロセッサ１２２ｃと通信するメモリインターフェース１２２ｄは、コントローラ１２２と１つ以上の集積メモリモジュール１００との間の電気的インターフェースを提供する電気回路である。例えば、メモリインターフェース１２２ｄは、信号のフォーマット又はタイミングを変更すること、バッファを提供すること、サージから隔離すること、Ｉ／Ｏをラッチすること等が可能である。１つ以上のプロセッサ１２２ｃは、メモリインターフェース１２２ｄを介して、制御回路１１０（又は集積メモリモジュール１００の別の構成要素）にコマンドを発することができる。ホストインターフェース１２２ｅは、ホスト１４０からコマンド、アドレス及び／又はデータを受信して、ホスト１４０にデータ及び／又はステータスを提供するために、ホスト１４０データバス１２０との電気的インターフェースを提供する。
一実施形態では、メモリ構造１２６は、ウェハ等の単一の基板上に複数のメモリレベルが形成される不揮発性メモリセルの３次元メモリアレイを含む。メモリ構造は、シリコン（又は他のタイプの）基板上に配置された活性領域を有するメモリセルのアレイの１つ以上の物理レベルに、モノリシックに形成される任意のタイプの不揮発性メモリを含み得る。一実施例では、不揮発性メモリセルは、電荷トラップ材料を有する垂直ＮＡＮＤストリングを備える。
別の実施形態では、メモリ構造１２６は、不揮発性メモリセルの２次元メモリアレイを含む。一実施例では、不揮発性メモリセルは、フローティングゲートを利用するＮＡＮＤフラッシュメモリセルである。他のタイプのメモリセル（例えば、ＮＯＲ型フラッシュメモリ）も使用することができる。
メモリ構造１２６に含まれるメモリアレイアーキテクチャ又はメモリセルの正確なタイプは、上記の例に限定されない。多くの異なるタイプのメモリアレイアーキテクチャ又はメモリ技術を使用して、メモリ構造１２６を形成することができる。本明細書で提案された新たに特許請求される実施形態の目的には、特定の不揮発性メモリ技術は必要とされない。メモリ構造１２６のメモリセルのための好適な技術の他の例としては、相変化メモリ（例えば、ＰＣＭ）などが挙げられる。メモリ構造１２６のメモリセルアーキテクチャのための好適な技術の例として、２次元アレイ、３次元アレイ、クロスポイントアレイ、積層型２次元アレイ、垂直ビット線アレイなどが挙げられる。
当業者であれば、本明細書に記載されるこの技術は単一の特定のメモリ構造に限定されず、本明細書に記載され、当業者によって理解されるように、技術の趣旨及び範囲内で、多くの関連するメモリ構造をカバーすることを、理解するであろう。
記憶デバイスは、１組の命令などのコードを含み、プロセッサは、この１組の命令セットを実行して本明細書に記載する機能を提供するように動作可能である。代替的に又は追加的に、プロセッサは、１つ以上のワード線内のメモリセルの予約領域からコードにアクセスすることができる。
例えば、コードは、プログラミング、読み出し、及び消去動作のためなど、メモリ構造にアクセスするためにコントローラによって使用され得る。コードは、ブートコード及び制御コード（例えば、１組の命令）を含むことができる。ブートコードは、ブーティング又は起動プロセス中にコントローラを初期化し、コントローラがメモリ構造にアクセスするのを可能にするソフトウェアである。コードは、１つ以上のメモリ構造を制御するためにコントローラによって使用され得る。電源投入されると、プロセッサ１２２ｃは、実行のためにＲＯＭ１２２ａ又はメモリ構造１２６からブートコードをフェッチし、ブートコードはシステム構成要素を初期化し、制御コードをＲＡＭ１２２ｂにロードする。制御コードがＲＡＭにロードされると、プロセッサによって実行される。制御コードは、メモリの制御及び割り当て、命令の処理の優先順位付け、並びに入力及び出力ポートの制御などの基本タスクを実施するためのドライバを含む。
概して、制御コードは、更に以下で考察されるフローチャートのステップを含む本明細書に記載される機能を実施する命令を含むことができ、更に以下で考察されるものを含む電圧波形を提供することができる。制御回路は、本明細書に記載される機能を実施する命令を実行するように構成され得る。
図１Ｂは、半導体ウェハ１３５ａの上面図である。ウェハ１３５ａは、集積回路１０３の多数のコピーを有する。集積回路１０３の各々は、一実施形態では、制御回路１１０（図１Ａを参照）を内に含む。ウェハ１３５ａは、一部の実施形態では、各々が集積回路１０３のコピーのうちの１つを内に含む半導体ダイにダイシングされる。したがって、多数の制御半導体ダイ１０４が、ウェハ１３５ａから形成され得る。また、ウェハ１３５ａがダイシングされる前であっても、「制御半導体ダイ」という用語が本明細書で使用されるとき、集積回路１０３が存在する各領域は、制御半導体ダイ１０４と呼ばれる場合があることに留意されたい。
図１Ｃは、半導体ウェハ１３５ｂの上面図である。ウェハ１３５ｂは、集積回路１０５ａの多数のコピーを有する。集積回路１０５ａの各々は、一実施形態では、メモリ構造１２６ａ（図１Ａを参照）を内に含む。ウェハ１３５ｂは、一部の実施形態では、各々が集積回路１０５ａのコピーのうちの１つを内に含む半導体ダイにダイシングされる。したがって、多数の第１のメモリ半導体ダイ１０２ａが、ウェハ１３５ｂから形成され得る。また、ウェハ１３５ｂがダイシングされる前であっても、「メモリ半導体ダイ」という用語が本明細書で使用されるとき、集積回路１０５ａが存在する各領域は、メモリ半導体ダイ１０２ａと呼ばれる場合があることに留意されたい。
図１Ｄは、半導体ウェハ１３５ｃの上面図である。ウェハ１３５ｃは、集積回路１０５ｂの多数のコピーを有する。集積回路１０５ｂの各々は、一実施形態では、メモリ構造１２６ｂ（図１Ａを参照）を内に含む。ウェハ１３５ｃは、一部の実施形態では、各々が集積回路１０５ｂのコピーのうちの１つを内に含む半導体ダイにダイシングされる。したがって、多数の第２のメモリ半導体ダイ１０２ｂが、ウェハ１３５ｃから形成され得る。また、ウェハ１３５ｃがダイシングされる前であっても、「メモリ半導体ダイ」という用語が本明細書で使用されるとき、集積回路１０５ｂが存在する各領域は、メモリ半導体ダイ１０２ｂと呼ばれる場合があることに留意されたい。
半導体ウェハ１３５は、ＣＺ、ＦＺ又は他のプロセスのいずれかに従って成長させた単結晶シリコンのインゴットとして開始し得る。半導体ウェハ１３５は、滑らかな表面を提供するために、主面上で切断及び研磨され得る。集積回路１０３、１０５ａ、１０５ｂは、主面上及び／又は主面内に形成され得る。ウェハ１３５の半導体ダイへのダイシングは、接合の前又は後に起こり得る。一実施形態では、３つのウェハ１３５ａ、１３５ｂ、１３５ｃは一緒に接合される。３つのウェハを一緒に接合した後、ダイシングが行われる。したがって、多数の集積メモリモジュール１００は、３つのウェハ１３５から形成され得る。別の実施形態では、３つのウェハ１３５ａ、１３５ｂ、１３５ｃは、半導体ダイ１０４、１０２ａ、１０２ｂにダイシングされる。次いで、半導体ダイ１０４、１０２ａ、１０２ｂの各々の１つが、一緒に接合されて集積メモリモジュール１００を形成する。接合前又は接合後にダイシングが行われるかどうかにかかわらず、集積メモリモジュール１００は、一緒に接合された制御半導体ダイ１０４、第１のメモリ半導体ダイ１０２ａ、及び第２のメモリ半導体ダイ１０２ｂを内に含むと述べることができる。
図２Ａは、集積メモリモジュール１００の一実施形態のブロック図である。メモリダイ１０２ａは、メモリセルの第１の平面２２０を内に含む。メモリダイ１０２ｂは、メモリセルの第２の平面２３０を内に含む。各メモリダイ１０２ａ、１０２ｂは、追加の平面を有してもよい。各平面は、Ｍ個のブロックに分割される。一実施例では、各平面は、約２０００個のブロックを有する。しかしながら、異なる数のブロックを使用することもできる。一実施形態では、メモリセルを含むブロックは、消去のユニットである。すなわち、ブロックの全てのメモリセルは、一緒に消去される。他の実施形態では、メモリ構造１２６を編成して信号化及び選択回路を有効にするなど、他の理由でメモリセルをブロックにグループ化することができる。１つの代表的なビット線（bit line、ＢＬ）が、各平面に対して描かれている。各平面当たり数千又は数万のそのようなビット線が存在し得る。各ブロックは、以下により完全に記載されるように、多数のワード線に分割されてもよい。一実施形態では、ブロックは、ブロックのメモリセルが、切れ目のないワード線及び切れ目のないビット線の共通セットを共有するように、接続されたメモリセルの群を表す。図２Ａの構造では、両方の平面２２０及び２３０のブロック０及びブロックＭ－１が、メモリ構造のエッジにある（又は、さもなければメモリ構造のエッジ領域／セクションに位置すると称される）。
制御ダイ１０４は、一実施形態では、多数のセンス増幅器（ＳＡ）２５０を含む。各センス増幅器２５０は、この例では、１つのビット線に接続されている。センス増幅器は、一実施形態では、ビット線ドライバを内に含む。このため、センス増幅器は、それが接続されるビット線に電圧を提供し得る。センス増幅器は、ビット線の状態を感知するように構成されている。一実施形態では、センス増幅器は、ビット線に流れる電流を感知するように構成されている。一実施形態では、センス増幅器は、ビット線上の電圧を感知するように構成されている。
制御ダイ１０４は、多数のワード線ドライバ２６０（１）～２６０（ｎ）を含む。ワード線ドライバ２６０は、ワード線に電圧を提供するように構成されている。この例では、メモリセルのブロック当たり「ｎ」ワード線が存在する。一実施形態では、各平面２２０、２３０内のブロックのうちの１つが、メモリアレイ動作のために一度に選択される。メモリ動作がプログラム又は読み出しである場合、一実施形態では、選択されたブロック内の１つのワード線がメモリ動作のために選択される。メモリ動作が消去である場合、一実施形態では、選択されたブロック内のワード線の全てが消去のために選択される。ワード線ドライバ２６０は、メモリダイ１０２ａ内の第１の選択されたブロック（例えば、ブロック２）内のワード線に、またメモリダイ１０２ｂ内の第２の選択されたブロック（例えば、ブロック２）内のワード線に電圧を提供する。一部の実施形態では、単一のワード線ドライバが、メモリダイ１０２ａ内の第１のワード線及びメモリダイ１０２ｂ内の第２のワード線に対して電圧を同時に提供する。したがって、ワード線ドライバ２６０の数を低減することができる。
制御ダイ１０４はまた、ワード線ドライバ２６０及び／又はビット線ドライバに電圧を提供するために使用され得るチャージポンプ、電圧発生器などを含み得る。図２Ａのアーキテクチャは、そのようなチャージポンプ、電圧発生器などが、メモリダイ１０２ａ、１０２ｂの両方に同時に送達される電圧を生成することを可能にする。
第１のメモリダイ１０２ａは、第１のメモリダイ１０２ａの第１の主面２８２上に、多数のボンドパッド２７０（ａ）、２７０（ｂ）を有する。対応する「ｎ」ワード線ドライバ２６０（１）～２６０（ｎ）から電圧を受け取るために、「ｎ」ボンドパッド２７０（ａ）が存在し得る。平面２２０に関連付けられた各ビット線に対して１つのボンドパッド２７０（ｂ）が存在し得る。参照番号２７０は、一般に、主面２８２上のボンドパッドを参照するために使用される。
制御ダイ１０４は、制御ダイ１０４の第１の主面２８４上に、多数のボンドパッド２７４（ａ）、２７４（ｂ）を有する。対応する「ｎ」ワード線ドライバ２６０（１）～２６０（ｎ）からメモリダイ１０２ａに電圧を送達するために、「ｎ」ボンドパッド２７４（ａ）が存在し得る。平面２２０に関連付けられた各ビット線に対して１つのボンドパッド２７４ｂが存在し得る。参照番号２７４は、一般に、主面２８２上のボンドパッドを参照するために使用される。ボンドパッド対２７０（ａ）／２７４（ａ）及びボンドパッド対２７０（ｂ）／２７４（ｂ）が存在し得ることに留意されたい。一部の実施形態では、ボンドパッド２７０及び／又は２７４は、フリップチップボンドパッドである。
制御ダイ１０４は、制御ダイ１０４の第２の主面２８８上に、多数のボンドパッド２７６（ａ）、２７６（ｂ）を有する。対応する「ｎ」ワード線ドライバ２６０（１）～２６０（ｎ）からメモリダイ１０２ｂに電圧を送達するために、「ｎ」ボンドパッド２７６（ａ）が存在し得る。メモリダイ１０２ｂ上の平面２３０に関連付けられた各ビット線に対して１つのボンドパッド２７６ｂが存在し得る。参照番号２７６は、一般に、主面２８８上のボンドパッドを参照するために使用される。
第２のメモリダイ１０２ｂは、第２のメモリダイ１０２ｂの第１の主面２８６上に多数のボンドパッド２７２（ａ）、２７２（ｂ）を有する。対応する「ｎ」ワード線ドライバ２６０（１）～２６０（ｎ）から電圧を受け取るために、「ｎ」ボンドパッド２７２（ａ）が存在し得る。平面２３０に関連付けられた各ビット線に対して１つのボンドパッド２７２（ｂ）が存在し得る。参照番号２７２は、一般に、主面２８６上のボンドパッドを参照するために使用される。ボンドパッド対２７２（ａ）／２７６（ａ）及びボンドパッド対２７２（ｂ）／２７６（ｂ）が存在し得ることに留意されたい。一部の実施形態では、ボンドパッド２７２及び／又は２７６は、フリップチップボンドパッドである。
ボンドパッド２７０のパターンは、一実施形態では、ボンドパッド２７４のパターンと一致する。ボンドパッド２７０は、一実施形態では、ボンドパッド２７４に接合される（例えば、フリップチップ接合される）。このため、ボンドパッド２７０、２７４は、第１のメモリダイ１０２ａを制御ダイ１０４に電気的及び物理的に結合する。また、ボンドパッド２７０、２７４は、第１のメモリダイ１０２ａと制御ダイ１０４との間の内部信号転送を可能にする。ボンドパッド２７２のパターンは、一実施形態では、ボンドパッド２７６のパターンと一致する。ボンドパッド２７２は、一実施形態では、ボンドパッド２７６に接合される（例えば、フリップチップ接合される）。このため、ボンドパッド２７２、２７６は、第２のメモリダイ１０２ｂを制御ダイ１０４に電気的及び物理的に結合する。また、ボンドパッド２７２、２７６は、第２のメモリダイ１０２ｂと制御ダイ１０４との間の内部信号転送を可能にする。このため、第１のメモリダイ１０２ａ、第２のメモリダイ１０２ｂ、及び制御ダイ１０４は、一緒に接合される。
本明細書では、「内部信号転送」は、ダイ１０２（ａ）、１０２（ｂ）、１０４のうちの２つの間の信号転送を意味する。内部信号転送は、制御ダイ１０４と第１のメモリダイ１０２（ａ）との間、又は制御ダイ１０４と第２のメモリダイ１０２（ｂ）との間であってもよい。内部信号転送は、場合によっては、第１のメモリダイ１０２（ａ）と第２のメモリダイ１０２（ｂ）との間である。内部信号転送は、制御ダイ１０４上の回路が、第２のメモリダイ１０２ｂと並行して第１の第１のメモリダイ１０２ａ内のメモリ動作を制御することを可能にする。したがって、ボンドパッド２７０、２７２、２７４、２７６は、メモリ動作信号転送のために使用され得る。本明細書では、「メモリ動作信号転送」は、メモリダイ１０２内のメモリ動作に関係する任意の信号を参照する。メモリ動作信号転送は、電圧を提供すること、電流を提供すること、電圧を受け取ること、電流を受け取ること、電圧を感知すること、及び／又は電流を感知することを含み得るが、これらに限定されない。
ボンドパッド２７０～２７６は、例えば、銅、アルミニウム、及びこれらの合金から形成されてもよい。ボンドパッド２７２～２７８と主面（２８２～２８８）との間にライナーが存在してもよい。ライナーは、例えば、チタン／窒化チタンスタックで形成されてもよい。ボンドパッド２７０～２７６及びライナーは、蒸着及び／又はめっき技術によって適用されてもよい。ボンドパッド及びライナーは共に７２０ｎｍの厚さを有してもよいが、更なる実施形態では、この厚さはより大きくても小さくてもよい。
金属相互接続及び／又はビアは、ダイ内の様々な要素をボンドパッド２７０～２７６に電気的に接続するために使用され得る。金属相互接続及び／又はビアによって実装され得るいくつかの導電経路が示されている。例えば、センス増幅器２５０は、経路２１２によってボンドパッド２７４（ｂ）に、又は経路２１４によってボンドパッド２７６（ｂ）に電気的に接続され得る。数千のそのようなセンス増幅器、経路、及びボンドパッドが存在し得る。ワード線ドライバ２６０は、経路２０２によってボンドパッド２７４（ａ）に電気的に接続され得る。経路２０２は、各ワード線ドライバ２６０（１）～２６０（ｎ）に対して別個の導電経路を備えてもよいことに留意されたい。同様に、各ワード線ドライバ２６０（１）～２６０（ｎ）に対して別個のボンドパッド２７４（ａ）が存在してもよい。メモリダイ１０２ａのブロック２内のワード線は、経路２０４によってボンドパッド２７０（ａ）に電気的に接続され得る。メモリダイ１０２ｂのブロック２内のワード線は、経路２０８によってボンドパッド２７２（ａ）に電気的に接続され得る。図２Ａでは、ブロック内の対応する「ｎ」ワード線に対して「ｎ」経路２０４及び「ｎ」経路２０８が存在する。同様に、「ｎ」ワード線ドライバ２６０、「ｎ」経路２０２、及び「ｎ」経路２０６が存在し得る。各経路２０４に対して、ボンドパッド２７０（ａ）、２７４（ａ）の別個の対が存在し得る。各経路２０８に対して、ボンドパッド２７２（ａ）、２７６（ａ）の別個の対が存在し得る。図６は、金属相互接続及び／又はビアを有する集積メモリモジュール１００の一実施形態の更なる詳細を示す。
図２Ｂは、集積メモリモジュール１００の別の実施形態を示す。センス増幅器（ＳＡ）２５０は、図２Ｂに示す実施形態では、第１のメモリダイ１０２ａ及び第２のメモリダイ１０２ｂ上に位置する。このため、ボンドパッド２７０（ｂ）、２７２（ｂ）、２７４（ｂ）、及び２７６（ｂ）は、集積メモリモジュール１００の実施形態では必要ではない。しかしながら、ボンドパッド２７０（ａ）、２７２（ａ）、２７４（ａ）、及び２７６（ａ）に加えて、他のボンドパッドが存在し得る。こうして、ボンドパッド２７０、２７４は、第１のメモリダイ１０２ａを制御ダイ１０４に電気的及び物理的に結合する。また、ボンドパッド２７０（ａ）、２７４（ａ）は、第１のメモリダイ１０２ａと制御ダイ１０４との間の内部信号転送を可能にする。更に、ボンドパッド２７２、２７６は、第２のメモリダイ１０２ｂを制御ダイ１０４に電気的及び物理的に結合する。また、ボンドパッド２７２（ａ）、２７６（ａ）は、第１のメモリダイ１０２ａと制御ダイ１０４との間の内部信号転送を可能にする。
図３Ａは、センスブロック３５０の一実施形態を示すブロック図である。読み出し／書き込み回路１２８は、一部の実施形態では、多数のセンスブロックを含む。個別のセンスブロック３５０は、センス回路２５０（１）～２５０（４）又はセンスアンプとして参照される１つ以上のコア部分と、管理回路１９０として参照される共通部分とに区画化されてもよい。一実施形態では、各ビット線／ＮＡＮＤストリングに対して別個のセンス回路と、複数、例えば、４つ又は８つ、のセンス回路のセットに対して１つの共通の管理回路１９０とが存在する。群内のセンス回路の各々は、データバス１７２を介して関連付けられた管理回路と通信し得る。このため、１組の記憶素子（メモリセル）のセンス回路と通信する１つ以上の管理回路が存在する。
一例として、センス回路２５０（１）は、接続されたビット線における伝導電流が所定の閾値レベルを上回るか下回るかを判定することによって感知を行うセンス回路１７０を備える。感知は、読み出し又は検証動作において発生することができる。センス回路はまた、プログラム動作におけるプログラム電圧の印加中にビット線電圧を供給する。
センス回路は、Ｖｂｌセレクタ１７３、センスノード１７１、比較回路１７５、及びトリップラッチ１７４を含み得る。プログラム電圧の印加中、Ｖｂｌセレクタ１７３は、プログラムイネーブル電圧（例えば、Ｖ＿ｐｇｍ＿ｅｎａｂｌｅ）又はプログラム禁止電圧（例えば、Ｖｂｌ＿ｉｎｈ）をメモリセルに接続されたビット線に渡すことができる。本明細書では、「プログラムイネーブル電圧」は、メモリセルに印加される電圧として定義され、それは、メモリセルのプログラミングを可能にする一方で、プログラム電圧（例えばＶｐｇｍ）もメモリセルに印加される。特定の実施形態では、プログラム電圧がメモリセルの制御ゲートに印加されている間に、プログラムイネーブル電圧がメモリセルに結合されたビット線に印加される。本明細書では、「プログラム禁止電圧」は、メモリセルに結合されたビット線に印加されてメモリセルのプログラミングを禁止する電圧として定義され、一方でプログラム電圧（例えば、Ｖｐｇｍ）もメモリセルに印加される（例えば、メモリセルの制御ゲートに印加される）。ブースト電圧（例えば、Ｖｐａｓｓ）が、ビット線に印加されるプログラム禁止電圧と共に、非選択ワード線に印加されてもよいことに留意されたい。
プログラム禁止電圧は、プログラムされないメモリセルに結合されたビット線及び／又はプログラミングプロセスの実行を通じてそれぞれのターゲット閾値電圧に到達したメモリセルを有するプログラムビット線に印加される。これらは、「非選択ビット線」と呼ばれる場合がある。プログラム禁止電圧は、プログラムされるメモリセルを有するビット線（「選択ビット線」）には印加されない。プログラム禁止電圧が非選択ビット線に印加されると、一実施形態では、ビット線はＮＡＮＤチャネルから遮断される。したがって、一実施形態では、プログラム禁止電圧は、ＮＡＮＤチャネルに渡されない。ブースト電圧が非選択ワード線に印加されて、ＮＡＮＤチャネルの電位を上昇させ、その制御ゲートにおいてプログラム電圧を受け取るメモリセルのプログラミングを禁止する。
トランジスタ５５（例えば、ｎＭＯＳ）は、トランジスタの制御ゲート電圧を十分に高く、例えば、Ｖｂｌセレクタから渡されたＶｂｌよりも高く、設定することによって、Ｖｂｌセレクタ１７３からＶｂｌを渡すためのパスゲートとして構成され得る。例えば、セレクタ５６は、電源電圧Ｖｄｄ、例えば、３～４Ｖをトランジスタ５５の制御ゲートに渡し得る。
読み出し及び検証動作などの感知動作中、ビット線電圧は、セレクタ５６によって渡される電圧に基づいてトランジスタ５５によって設定される。ビット線電圧は、トランジスタの制御ゲート電圧からそのＶｔ（例えば、１Ｖ）を引いたものとほぼ等しい。例えば、Ｖｂｌ＋Ｖｔがセレクタ５６によって渡される場合、ビット線電圧はＶｂｌとなる。これは、ソース線が０Ｖにあると仮定する。トランジスタ５５は、制御ゲート電圧に従ってビット線電圧をクランプし、パスゲートではなくソースフォロワとして作用する。Ｖｂｌセレクタ１７３は、トランジスタ５５の制御ゲート電圧よりも高いＶｄｄなどの比較的高い電圧を渡して、ソースフォロワモードを提供し得る。感知中、トランジスタ５５は、こうしてビット線を充電する。
１つのアプローチでは、各センス回路のセレクタ５６は、Ｖｂｌ又はＶｄｄを渡すために、他のセンス回路のセレクタとは別個に制御することができる。各センス回路のＶｂｌセレクタ１７３はまた、他のセンス回路のＶｂｌセレクタとは別個に制御することができる。
感知中、センスノード１７１は、Ｖｓｅｎｓｅ＿ｉｎｉｔ＝３Ｖなどの初期電圧まで充電される。センスノードは次に、トランジスタ５５を介してビット線に接続され、センスノードの減衰量が、メモリセルが導電又は非導電状態にあるかどうかを判定するために使用される。比較回路１７５は、センスノード電圧を感知時にトリップ電圧と比較するために使用される。センスノード電圧がトリップ電圧Ｖｔｒｉｐを下回って減衰する場合、メモリセルは、導電状態にあり、そのＶｔは、検証信号の電圧以下となる。センスノード電圧がＶｔｒｉｐ未満に減衰しない場合、メモリセルは非導電状態にあり、そのＶｔは検証信号の電圧を上回る。センス回路１７０は、メモリセルが導電又は非導電状態にあるかどうかに基づいて、比較回路１７５によって設定されるトリップラッチ１７４を含む。トリップラッチ内のデータは、プロセッサ１９２によって読み出されるビットであり得る。
管理回路１９０は、プロセッサ１９２、４組の例示的データラッチ１９４、１９５、１９６、１９７、及び１組のデータラッチ１９４とデータバス１２０との間に結合されたＩ／Ｏインターフェース１９６を備える。例えば、個々のラッチＬＤＬ、ＭＤＬ、及びＵＤＬを備えた１組のデータラッチが、各センス回路に対して提供され得る。場合によっては、追加のデータラッチが使用されてもよい。ＬＤＬは、下位データページのビットを記憶し、ＭＤＬは、中間のデータページのビットを記憶し、ＵＤＬは、上位のデータページのビットを記憶する。これは、メモリセルメモリデバイス毎に８レベル又は３ビットである。
データページは、所定の時間にプログラムされるデータのユニットである。一実施形態では、１つのデータページが１つのブロックの一部にプログラムされる。例えば、ページは、ブロック内の選択されたワード線に接続されたメモリセルにプログラムされ得る。他の実施形態では、１ページが、複数のブロックにわたってプログラムされてもよい。例えば、ページの第１の部分は、第１のメモリダイ１０２ａ上の第１のブロック内の第１の選択されたワード線に接続されたメモリセルにプログラムされてもよく、ページの第２の部分は、第２のメモリダイ１０２ｂ上の第２のブロック内の第２の選択されたワード線に接続されたメモリセルにプログラムされてもよい。ページの正確なサイズ、ブロックの正確なサイズは全て、特定の実装に基づいて変化する。一実施例では、ページは２０４８ビットのデータを記憶し、データページは、各ブロック内に１０２４ビットのデータを有する２つのブロックに記憶され、データページを記憶する２つのブロックは、異なるメモリダイ１０２ａ、１０２ｂ内にある。
プロセッサ１９２は、感知されたメモリセルに記憶されているデータを判定し、判定されたデータを１組のデータラッチ内に記憶するように、計算を行う。データラッチ１９４～１９７の各組は、読み出し動作中にプロセッサ１９２によって判定されたデータビットを記憶し、プログラム動作中にメモリにプログラムされることを意図した書き込みデータを表すデータバス１２０からインポートされたデータビットを記憶するために使用される。Ｉ／Ｏインターフェース１９６は、データラッチ１９４～１９７とデータバス１２０との間のインターフェースを提供する。
プロセッサ１９２はまた、ラッチの状態に基づいて、ビット線に印加する電圧を判定するために使用され得る。これは、弱いプログラムイネーブル電圧がビット線に印加される時間の大きさ及び／又は長さを管理するために使用され得る。
読み出し中、システムの動作は、アドレスされたメモリセルへの異なる制御ゲート電圧の供給を制御するステートマシン１１２の制御下にある。メモリによってサポートされる様々なメモリ状態に対応する様々な既定の制御ゲート電圧をステップスルーすると、センス回路はこれらの電圧のうちの１つでトリップする場合があり、対応する出力が、データバス１７２を介してプロセッサ１９２にセンス回路から提供されることになる。その時点で、プロセッサ１９２は、センス回路のトリップイベント及び入力線１９３を介してステートマシンから印加された制御ゲート電圧に関する情報を考慮することによって、結果としてのメモリ状態を判定する。次いで、メモリ状態の２進コード化を計算し、結果として得られたデータビットをデータラッチ１９４～１９７に記憶する。
いくつかの実装形態は、複数のチップ１９２を含むことができる。一実施形態では、各プロセッサ１９２は、出力線の各々がワイヤードＯＲとなるような出力線（図示せず）を含む。一部の実施形態では、出力線は、ワイヤードＯＲ線に接続される前に反転される。この構成により、ワイヤードＯＲを受信するステートマシンが、プログラムされている全てのビットが所望のレベルに到達したときを判定することができるため、プログラミングプロセスが完了したときのプログラム検証試験中の迅速な判定が可能になる。例えば、各ビットがその所望のレベルに到達したとき、そのビットの論理ゼロが、ワイヤードＯＲ線に送信される（又は、データ１が反転される）。全てのビットがデータ０（又は反転されたデータ１）を出力すると、ステートマシンはプログラミングプロセスを終了することを認識する。各プロセッサは８つのセンス回路と通信するため、ステートマシンは、ワイヤードＯＲ線を８回読み取る必要があり、又は、論理がプロセッサ１９２に追加されて、関連付けられたビット線の結果を蓄積し、それによりステートマシンはワイヤードＯＲ線を一回読み取るだけで済む。同様に、論理レベルを正しく選択することによって、グローバルステートマシンは、いつ第１のビットがその状態を変えるかを検出することができ、それに応じてアルゴリズムを変更する。
メモリセルのプログラム又は動作を検証する間、プログラムされるデータ（書き込みデータ）は、データバス１２０から１組のデータラッチ１９４～１９７に、ＬＤＬ、ＭＤＬ、及びＵＤＬラッチに、メモリセルあたり３ビットの実装で記憶される。
プログラム動作は、ステートマシンの制御下で、１組のプログラミング電圧パルスをアドレスされたメモリセルの制御ゲートに印加する。各電圧パルスは、増分ステップパルスプログラミングと呼ばれる処理におけるステップサイズによって、前のプログラムパルスから大きさがステップアップされてもよい。各プログラム電圧の後に、メモリセルが所望のメモリ状態にプログラムされているかどうかを判定するための検証動作が続く。場合によっては、プロセッサ１９２は、所望のメモリ状態に対するリードバックメモリ状態を監視する。２つが一致しているとき、プロセッサ１９２は、そのラッチを更新するなどによって、ビット線をプログラム禁止モードに設定する。これにより、追加のプログラムパルスがその制御ゲートに印加されても、ビット線に結合されたメモリセルの更なるプログラミングが禁止される。
データラッチ１９４～１９７の各組は、各センス回路に対するデータラッチのスタックとして実装されてもよい。一実施形態では、センス回路２５０当たり３つのデータラッチが存在する。いくつかの実施態様では、その中に記憶されたパラレルデータがデータバス１２０のシリアルデータに変換されるように、データラッチはシフトレジスタとして実装され、逆もまた同様である。メモリセルの読み出し／書き込みブロックに対応する全てのデータラッチは、データのブロックがシリアル転送によって入力又は出力され得るように、一緒にリンクしてブロックシフトレジスタを形成することができる。具体的には、読み出し／書き込み回路のバンクは、データラッチの組の各々が、読み出し／書き込みブロック全体のシフトレジスタの一部であるかのように、データバスに出入りするデータをシーケンスでシフトさせるように適合される。
データラッチは、関連付けられたメモリセルがプログラム動作における特定のマイルポストに到達したときを識別する。例えば、ラッチは、メモリセルのＶｔが特定の検証電圧を下回っていることを識別し得る。データラッチは、メモリセルがデータページから１つ以上のビットを現在記憶しているかどうかを示す。例えば、ＬＤＬラッチを使用して、下位のデータページを記憶することができる。下位ページビットが関連付けられたメモリセルに記憶されるとき、ＬＤＬラッチはフリップされる（例えば、０～１へ）。ＭＤＬ又はＵＤＬラッチは、中間又は上位ページビットがそれぞれ関連付けられたメモリセルに記憶されるときにフリップされる。これは、関連付けられたメモリセルがプログラミングを完了するときに生じる。
図３Ｂは、例示的メモリシステム３００のブロック図であり、コントローラ１２２の一実施形態のより詳細を示す。図３Ｂのコントローラはフラッシュメモリコントローラであるが、集積メモリモジュール１００はフラッシュに限定されないことに留意されたい。このため、コントローラ１２２は、フラッシュメモリコントローラの例に限定されない。本明細書で使用するように、フラッシュメモリコントローラは、フラッシュメモリに記憶されたデータを管理し、コンピュータ又は電子デバイス等のホストと通信するデバイスである。フラッシュメモリコントローラは、本明細書に記載する特定の機能に加えて、様々な機能を有することができる。例えば、フラッシュメモリコントローラは、フラッシュメモリをフォーマットしてメモリが適切に動作していることを確実にし、不良のフラッシュメモリセルを打ち出し、将来の故障セルと置換される予備メモリセルを割り当てることができる。予備セルの一部は、フラッシュメモリコントローラを動作させ、他の機能を実装するためのファームウェアを保持するために使用することができる。動作面では、ホストがデータをフラッシュメモリから読み出すか又はデータをフラッシュメモリに書き込む必要があるとき、ホストはフラッシュメモリコントローラと通信する。ホストがデータを読み出し／書き込むべき論理アドレスを提供する場合、フラッシュメモリコントローラは、ホストから受信される論理アドレスをフラッシュメモリの物理アドレスに変換することができる（代替的に、ホストが物理アドレスを提供することもできる）。フラッシュメモリコントローラはまた、これだけに限定されないが、ウェアレベリング（さもなければ繰り返し書き込まれる特定のメモリブロックの消耗を回避するために書き込みを分散させること）及びガーベッジコレクション（ブロックが満杯となった後、全ブロックを消去し再利用することができるように有効なデータページのみを新たなブロックに移すこと）等の様々なメモリ管理機能も実施することができる。
コントローラ１２２と集積メモリモジュール１００との間のインターフェースは、トグルモード２００、４００、又は８００などの任意の好適なフラッシュインターフェースであってもよい。一実施形態では、メモリシステム３００は、セキュアデジタル（secure digital、ＳＤ）又はマイクロセキュアデジタル（マイクロＳＤ）カードなどのカードベースのシステムであってもよい。代替の実施形態では、メモリシステム３００は、埋め込みメモリシステムの一部であってもよい。例えば、フラッシュメモリは、ホスト内に埋め込まれてもよい。他の例では、メモリシステム３００は、固体ドライブ（solid-state drive、ＳＳＤ）の形態であり得る。
一部の実施形態では、不揮発性メモリシステム３００は、コントローラ１２２と集積メモリモジュール１００との間に単一のチャネルを含み、本明細書に記載する主題は単一のメモリチャネルを有することに限定されない。例えば、一部のメモリシステムアーキテクチャでは、コントローラの能力に応じて、コントローラとメモリダイとの間に２、４、８、又はそれ以上のチャネルが存在してもよい。本明細書に記載する実施形態のいずれにおいても、たとえ単一のチャネルが図面に示されていたとしても、コントローラとメモリダイとの間に単一より多いチャネルが存在することがある。
集積メモリモジュール１００上のメモリセルは、１つ以上の平面内に配置することができる。一実施形態では、メモリ動作は、同じメモリダイ上の異なる平面上のメモリセル群上で並行して実施される。一実施形態では、メモリ動作は、同じ集積メモリモジュール１００内の異なるメモリダイ上の異なる平面上のメモリセル群上で並行して実施される。一実施形態では、メモリ動作は、異なる集積メモリモジュール１００上のメモリセル群上で並行して実施される。
図３Ｂに示すように、コントローラ１２２は、ホストとインターフェースするフロントエンドモジュール３０８、１つ以上の集積メモリモジュール１００とインターフェースするバックエンドモジュール３１０、及びここで詳細に説明することになる機能を実施する様々な他のモジュールを含む。
図３Ｂに示すコントローラ１２２の構成要素は、例えば、他の構成要素と共に使用するように設計されたパッケージ化された機能ハードウェアユニット（例えば、電気回路）、関連機能の特定の機能を通常実施する（マイクロ）プロセッサ又は処理回路によって実行可能なプログラムコード（例えば、ソフトウェア又はファームウェア）の一部、若しくは、より大きいシステムとインターフェースする自己完結型のハードウェア又はソフトウェア構成要素、の形態を取り得る。例えば、各モジュールは、特定用途向け集積回路（ＡＳＩＣ）、書替え可能ゲートアレイ（ＦＰＧＡ）、回路、デジタル論理回路、アナログ回路、ディスクリート回路の組み合せ、ゲート、他の任意のタイプのハードウェア、又はそれらの組み合せを含み得る。代替的に又は追加的に、各モジュールは、コントローラ１２２が本明細書に記載する機能を実施するようにプロセッサをプログラムするための、プロセッサ可読デバイス（例えば、メモリ）に記憶されたソフトウェアを含んでもよい。図３Ｂに示すアーキテクチャは、図１Ａに示したコントローラ１２２の構成要素（すなわち、ＲＡＭ、ＲＯＭ、プロセッサ、インターフェース）を使用してもよい（又は使用しなくてもよい）実装形態の一例である。
コントローラ１２２のモジュールを再び参照し、バッファマネージャ／バスコントローラ３１４が、ランダムアクセスメモリ（random access memory、ＲＡＭ）３１６内のバッファを管理し、コントローラ１２２の内部バス調停を制御する。読み出し専用メモリ（read only memory、ＲＯＭ）３１８は、システムブートコードを記憶する。図３Ｂではコントローラ１２２から離れて位置しているものとして図示するが、他の実施形態では、ＲＡＭ３１６及びＲＯＭ３１８の一方又は両方がコントローラ内に位置し得る。更に、他の実施形態では、ＲＡＭ及びＲＯＭの一部がコントローラ１２２内及びコントローラ外の両方に位置し得る。更に、いくつかの実装形態では、コントローラ１２２、ＲＡＭ３１６、及びＲＯＭ３１８が別個の半導体ダイ上に位置し得る。
フロントエンドモジュール３０８は、ホスト又は次のレベルの記憶コントローラとの電気的インターフェースを提供するホストインターフェース３２０及び物理層インターフェース（physical layer interface、ＰＨＹ）３２２を含む。ホストインターフェース３２０のタイプの選択は、使用されているメモリのタイプに依存し得る。ホストインターフェース３２０の例としては、これだけに限定されないが、ＳＡＴＡ、ＳＡＴＡ Ｅｘｐｒｅｓｓ、ＳＡＳ、ファイバチャネル、ＵＳＢ、ＰＣＩｅ、及びＮＶＭｅが挙げられる。ホストインターフェース３２０は、典型的には、データ、制御信号、及びタイミング信号の転送を容易にする。
バックエンドモジュール３１０は、ホストから受信したデータバイトを符号化し、不揮発性メモリから読み出したデータバイトを復号してエラーを訂正するエラー訂正コード（error correction code、ＥＣＣ）エンジン３２４を含む。一部の実施形態では、ＥＣＣエンジン３２４は、一度に記憶されているデータの各ユニット（例えば、ページ）についてパリティビットを計算する。パリティビット（エラー訂正コードとも呼ばれる）は、データのユニット（例えば、ページ）と共に記憶され得る。一実施形態において、パリティビットは、データのユニット（例えば、ページ）から離れて記憶される。一実施形態では、コントローラ１２２は、第２のメモリダイ１０２ｂ上のページの第２の部分をプログラムすることと並行して、第１のメモリダイ１０２ａ上のページの第１の部分をプログラムするように、集積メモリモジュール１００に命令する。ページのパリティビットは、メモリダイ１０２ａ、１０２ｂのいずれかに記憶されてもよく、メモリダイ１０２ａ、１０２ｂの間で分割してもよく、又は他の場所に記憶されてもよい。一実施形態では、コントローラ１２２は、第２のメモリダイ１０２ｂ上の第２のページをプログラムすることと並行して、第１のメモリダイ１０２ａ上の第１のページをプログラムするように、集積メモリモジュール１００に命令する。第１のページのパリティビットは、第１のメモリダイ１０２ａ上に記憶されてもよく、第２のページのパリティビットは、第２のメモリダイ１０２ｂ上に記憶されてもよい。あるいは、第１及び第２のページのパリティビットは、他の場所に記憶されてもよい。
コマンドシーケンサ３２６は、集積メモリモジュール１００に伝送されるプログラムコマンドシーケンス及び消去コマンドシーケンスなどのコマンドシーケンスを生成する。ＲＡＩＤ（Ｒｅｄｕｎｄａｎｔ Ａｒｒａｙ ｏｆ Ｉｎｄｅｐｅｎｄｅｎｔ Ｄｉｅｓ、独立ダイの冗長アレイ）モジュール３２８は、ＲＡＩＤパリティの生成及び障害データの回復を管理する。ＲＡＩＤパリティは、不揮発性メモリシステム３００内に書き込まれているデータのための完全性保護の更なるレベルとして使用してもよい。場合によっては、ＲＡＩＤモジュール３２８がＥＣＣエンジン３２４の一部であってもよい。ＲＡＩＤパリティは、通称によって暗示されるように追加のダイとして加えてもよいが、例えば、追加の平面、追加のブロック、又はブロック内の追加のワード線として既存のダイ中に加えてもよいことに留意されたい。集積メモリモジュール１００に接続されるように構成されているメモリインターフェース３３０は、集積メモリモジュール１００にコマンドシーケンスを提供し、集積メモリモジュール１００からステータス情報を受信する。一実施形態では、メモリインターフェース３３０は、トグルモード２００、４００、又は８００インターフェースなどのダブルデータレート（double data rate、ＤＤＲ）インターフェースであり得る。フラッシュ制御層２３２は、バックエンドモジュール２１０の全体的な動作を制御する。
図３Ｂに図示するシステム３００の追加の構成要素は、集積メモリモジュール１００のメモリセルのウェアレベリングを実施するメディア管理層３３８を含む。システム３００はまた、外部の電気的インターフェース、外部のＲＡＭ、抵抗、コンデンサ、又はコントローラ１２２とインターフェースし得る他の構成要素などの他のディスクリート構成要素３４０も含む。代替の実施形態では、物理層インターフェース３２２、ＲＡＩＤモジュール３２８、メディア管理層３３８、及びバッファ管理／バスコントローラ３１４のうちの１つ以上が、コントローラ１２２内で不要である任意選択的な構成要素である。
フラッシュエラー及びホストとのインターフェースを扱い得るフラッシュ管理の一部として、フラッシュ変換層（Flash Translation Layer、ＦＴＬ）又はメディア管理層（Media Management Layer、ＭＭＬ）３３８が集積され得る。具体的には、ＭＭＬはフラッシュ管理内のモジュールであってもよく、ＮＡＮＤ管理の内部的特性に関与してもよい。具体的には、ＭＭＬ３３８は、ホストからの書き込みを集積メモリモジュール１００のメモリ１２６への書き込みに変換するメモリデバイスファームウェア内のアルゴリズムを含み得る。ＭＭＬ３３８は、１）メモリの耐久性が限られている場合があること、３）メモリ１２６がページの倍数でのみ書き込むことができること、及び／又は３）メモリ１２６はブロック（又は、一部の実施形態ではブロック内の層）として消去されない限り書き込むことができないこと、を理由に必要とされ得る。ＭＭＬ３３８は、ホストにとって可視でない可能性があるメモリ１２６のこれらの潜在的制約を理解する。したがって、ＭＭＬ３３８は、ホストからの書き込みをメモリ１２６内への書き込みに変換しようと試みる。
コントローラ１２２は、１つ以上の集積メモリモジュール１００とインターフェースし得る。一実施形態では、コントローラ１２２及び複数の集積メモリモジュール１００（共に不揮発性記憶システム３００を含む）が、固体ドライブ（ＳＳＤ）を実装し、ＳＳＤは、ＮＡＳデバイスとして、ラップトップ、タブレット、サーバ等のホスト内のハードディスクドライブをエミュレートし、置換し、又はその代わりに使用され得る。加えて、ＳＳＤはハードドライブとして機能するように作られなくてもよい。
ＥＣＣ３２４、シーケンサ３２６、ＲＡＩＤ３２８、フラッシュ制御層３３２、メディア管理層３３８、及び／又はバッファ管理／バスコントローラ３１４のうちの１つ以上は、プロセッサ回路と称されてもよい。プロセッサ回路は、ハードウェアのみ、又はハードウェアとソフトウェア（ファームウェアを含む）との組み合せを含むことができる。例えば、本明細書に記載する機能を実施するためにファームウェアによってプログラムされたコントローラは、制御回路の一例である。プロセッサ回路は、プロセッサ、ＰＧＡ（プログラマブルゲートアレイ、ＦＰＧＡ（フィールドプログラマブルゲートアレイ）、ＡＳＩＣ（特定用途向け集積回路）、集積回路、又は他のタイプの回路を含むことができる。
不揮発性記憶システムのうちの一部の実施形態は、１つのコントローラ１２２に接続された１つの集積メモリモジュール１００を含むことになる。しかしながら、他の実施形態は、１つ以上のコントローラ１２２と通信する複数の集積メモリモジュール１００を含み得る。一例では、集積メモリモジュール１００を１組のメモリパッケージにグループ化することができる。各メモリパッケージは、コントローラ１２２と通信する１つ以上の集積メモリモジュール１００を含む。一実施形態では、メモリパッケージは、１つ以上の集積メモリモジュール１００が搭載されたプリント回路基板（又は同様の構造）を含む。一部の実施形態では、メモリパッケージは、メモリパッケージのメモリダイを収容するための成形材料を含むことができる。一部の実施形態では、コントローラ１２２は、メモリパッケージのいずれかから物理的に分離されている。
図４は、複数の不揮発性メモリセルを含む、メモリ構造１２６を備え得るモノリシック３次元メモリアレイの例示的な一実施形態の一部の斜視図である。例えば、図４は、メモリを備える１つのブロックの一部を示す。図示された構造は、交互の誘電体層及び導電層のスタックの上方に位置決めされた１組のビット線ＢＬを含み、誘電体層及び導電層を通って延在する垂直柱の材料を備えている。例として、誘電体層のうちの１つがＤとしてマークされ、導電層（ワード線層とも呼ばれる）のうちの１つがＷとしてマークされている。交互の誘電体層及び導電層の数は、特定の実装要件に基づいて変化し得る。１組の実施形態は、１０８～３００の交互の誘電体層及び導電層を含む。一例示的実施形態は、９６個のデータワード線層、８個の選択層、６個のダミーワード線層、及び１１０の誘電体層を含む。１０８～３００個よりも多いか又は少ない層を使用することもできる。実施形態では、交互の誘電体層及び導電層は、ローカルインターコネクトＬＩによって、４つの「フィンガ」又はサブブロックに分割される。図４は、２つのフィンガ及び２つのローカルインターコネクトＬＩを示している。交互の誘電体層及びワード線層の下には、ソース線層ＳＬがある。垂直柱の材料（メモリホールとしても知られている）は、交互の誘電体層及び導電層のスタック内に形成される。例えば、垂直柱／メモリホールのうちの１つがＭＨとしてマークされている。図４では、誘電体層がシースルーとして描画されているので、読者は交互の誘電体層及び導電層のスタックに位置決めされたメモリホールを見ることができることに留意されたい。一実施形態では、メモリセルの垂直柱を生成するために、垂直柱／メモリホールを電荷トラップ材料を含む材料で充填することによって、ＮＡＮＤストリングが形成される。各メモリセルは、１つ以上のビットのデータを記憶することができる。
図５は、アレイに編成されたメモリセルのＮＡＮＤストリングをプログラミングするためのプロセス５００の一実施形態を説明するフローチャートである。一例示的実施形態では、図５のプロセスは、制御ダイ１０４．上の制御回路１１０を使用して、第２のメモリダイ１０２ｂと並行して第１のメモリダイ１０２ａ上で実施される。例えば、図５のプロセスは、制御ダイ１０４上のステートマシン１１２の方向で実施することができる。
典型的には、プログラム動作中に（選択されたワード線を介して）制御ゲートに印加されるプログラム電圧は、一連のプログラムパルスとして印加される。プログラミングパルスの少なくとも一部の間には、１組の検証パルスが存在して検証を実施する。一部の実施形態では、プログラムパルス後に全ての状態が検証されるわけではない。多くの実装では、プログラムパルスの大きさは、所定のステップサイズだけ、各連続するパルスにあわせて増加する。図５のステップ５４０において、プログラミング電圧（Ｖｐｇｍ）が開始量（例えば、約１２～１６Ｖ又は別の好適なレベル）に初期化され、ステートマシン１１２によって維持されるプログラムカウンタＰＣが、１に初期化される。
一実施形態では、プログラムされるように選択されたメモリセル群（本明細書では選択されたメモリセルと呼ぶ）は、同時にプログラムされ、メモリダイ１０２ａ内の第１の選択されたワード線に接続された第１のメモリセルと、メモリダイ１０２ｂ内の第２の選択されたワード線に接続された第２のメモリセルとを含む。プログラミングのために選択されていない他のメモリセル（選択されていないメモリセル）が存在する可能性があり、これらのメモリセルも第１及び第２の選択されたワード線に接続されている。すなわち、選択されたワード線は、プログラミングが禁止されると想定されるメモリセルにも接続されている。例えば、データが１組のメモリセルに書き込まれるとき、メモリセルの一部は消去状態に留まる必要があり、そのためプログラムされない。加えて、メモリセルがそれらの意図されたターゲットデータ状態に到達すると、更なるプログラミングが禁止されることになる。プログラミングが禁止される選択されたワード線に接続されたメモリセルを含むそれらのＮＡＮＤストリング（例えば、非選択ＮＡＮＤストリング）は、プログラミングを禁止するためにそれらのチャネルがブーストされる。チャネルがブースト電圧を有する場合、チャネルとワード線との間の電圧差は、プログラミングを引き起こすのに十分に大きくない。ブーストを支援するために、ステップ５４２において、メモリシステムは、プログラミングが禁止される選択されたワード線に接続されたメモリセルを含むＮＡＮＤストリングのチャネルをプリチャージする。
ステップ５４４において、プログラミングが禁止される選択されたワード線（複数可）に接続されたメモリセルを含むＮＡＮＤストリングは、プログラミングを禁止するためにそれらのチャネルがブーストされる。このようなＮＡＮＤストリングは、本明細書では「非選択ＮＡＮＤストリング」と称される。一実施形態では、非選択ワード線は、１つ以上のブースト電圧（例えば、約７～１１ボルト）を受け取って、ブーストスキームを実施する。プログラム禁止電圧が、非選択ＮＡＮＤストリングに結合されたビット線に印加される。
ステップ５４６において、プログラム信号Ｖｐｇｍのプログラムパルスが、選択されたワード線（複数可）に印加される。ＮＡＮＤストリング上のメモリセルがプログラムされるべきであれば、一実施形態では、対応するビット線はプログラムイネーブル電圧でバイアスされる。本明細書では、このようなＮＡＮＤストリングは、「選択されたＮＡＮＤストリング」と称される。
ステップ５４６において、プログラムパルスが、選択されたワード線（複数可）に接続された全てのメモリセルに同時に印加され、その結果、選択されたワード線に接続された全てのメモリセルが同時にプログラムされる（プログラミングが禁止されていない限り）。例えば、制御ダイ１０４上のワード線ドライバ２６０は、第１のメモリダイ１０２ａ内の第１の選択されたワード線及び第２のメモリダイ１０２ｂ内の第２の選択されたワード線の両方にプログラムパルスを提供するために使用される。このため、第１の選択されたワード線に接続されたメモリセルは、第２の選択されたワード線に接続されたメモリセルと同時にプログラムされる。したがって、プログラミングスループットは高い。更に、第１及び第２の選択されたワード線が別個のメモリダイ１０２ａ、１０２ｂ上にあるため、ワード線負荷は低く保たれる。
ステップ５４８において、それらのターゲット状態に到達したメモリセルは、更なるプログラミングからロックアウトされる。ステップ５４８は、１つ以上の検証基準レベルで検証を実施することを含み得る。一実施形態では、検証プロセスは、プログラミングのために選択されたメモリセルの閾値電圧が適切な検証基準電圧に到達したどうかを試験することによって、実施される。ステップ５４８において、メモリセルがそのターゲット状態に到達したことをメモリセルが（Ｖｔの試験によって）検証した後、メモリセルはロックアウトされ得る。
ステップ５５０において、全てのメモリセルがターゲット閾値電圧に到達した（合格）と判定される場合、全ての選択されたメモリセルがそれらのターゲット状態にプログラム及び検証されたため、プログラミングプロセスは完了し、成功である。ステップ５５２において、「合格」の状態が報告される。そうではなく、ステップ５５０において、全てのメモリセルがそれらのターゲット閾値電圧に到達していない（不合格）という判定がなされる場合、プログラミングプロセスはステップ５５４に続く。
ステップ５５４において、メモリシステムは、それぞれのターゲット閾値電圧分布にまだ到達していないメモリセルの数をカウントする。すなわち、システムは、これまでターゲット状態に到達するのに失敗したメモリセルの数をカウントする。このカウントは、ステートマシン、コントローラ１２２、又は他の論理部品によって行うことができる。一実施形態では、センスブロックの各々が、それぞれのセルの状態（合格／不合格）を記憶することになる。一実施形態では、１つの合計カウントが存在し、これは、最後の検証ステップを失敗した現在プログラムされているメモリセルの総数を反映している。別の実施形態では、データ状態毎に別個のカウントが維持される。
ステップ５５６において、ステップ５５４でのカウントが所定の限界値以下であるかどうかの判定がなされる。一実施形態では、所定の限界値は、メモリセルのページについての読み出しプロセスの間に、エラー訂正コード（ＥＣＣ）によって訂正することができるビットの数である。失敗したセルの数が所定の限界値以下である場合、プログラミングプロセスは停止することができ、「合格」の状態がステップ５５２で報告される。この状況では、十分な数のメモリセルが正確にプログラムされており、その結果、完全にプログラムされていない残りの僅かのメモリセルは、読み出しプロセスの間に、ＥＣＣを使用して訂正することができる。一部の実施形態では、ステップ５５６で使用される所定の限界値は、将来の／追加のエラーを見越して、読み出しプロセスの間にエラー訂正コード（ＥＣＣ）によって訂正することができるビット数未満である。１ページに対する全てのメモリセルよりも少ないメモリセルをプログラムする場合、又は、１つのデータ状態のみ（又は全ての状態よりも少ない状態）に対するカウントを比較する場合、所定の限界値は、メモリセルのページの読み出しプロセスの間にＥＣＣによって訂正することができるビットの数の（比例した、又は比例しない）一部とすることができる。一部の実施形態では、限界値は予め決められていない。代わりに、限界値は、そのページについて既にカウントされた誤りの数、実施されるプログラム－消去のサイクル数、又は他の基準に基づいて変化する。
失敗したメモリセルの数が所定の限界値以上である場合、プログラミングプロセスはステップ５５８に進み、プログラムカウンタＰＣはプログラム限界値（program limit value、ＰＬ）と照合される。プログラム限界値の例としては、６、１２、１６、１９及び３０が挙げられるが、他の値を使用することもできる。プログラムカウンタＰＣがプログラム限界値ＰＬ以上である場合、プログラムプロセスは失敗したと見なされ、不合格の状態がステップ５６２で報告される。プログラムカウンタＰＣがプログラム限界値ＰＬ未満である場合、プロセスはステップ５６０に進み、このステップの間に、プログラムカウンタＰＣは１だけインクリメントされ、プログラム電圧Ｖｐｇｍは次の大きさにステップアップされる。例えば、次のパルスは、１ステップサイズだけ（例えば、０．１～１．０ボルトのステップサイズ）、前のパルスよりも大きな大きさを有する。ステップ５６０の後、このプロセスはステップ５４２にループして戻り、別のプログラムパルスが選択されたワード線に印加され、その結果、図５のプログラミングプロセスの別の反復（ステップ５４２～５６０）が実施される。
図６は、集積メモリモジュール１００の一実施形態の図である。図６に示す実施形態では、第１のメモリダイ１０２ａが制御ダイ１０４に接合され、制御ダイ１０４が第２のメモリダイ１０２ｂに接合されている。こうして、第１、第２、及び第３の半導体ダイは、一緒に接合される。この接合構成は、図２Ａに示される実施形態と同様である。隣接するダイの対の間に間隙が示されているが、このような間隙は、エポキシ又は他の樹脂若しくはポリマーで充填されてもよいことに留意されたい（例えば、図９を参照）。
各メモリダイ１０２ａ、１０２ｂは、メモリ構造１２６を含む。メモリ構造１２６ａは、メモリダイ１０２ａの基板６７２に隣接する。メモリ構造１２６ｂは、メモリダイ１０２ｂの基板６７４に隣接する。基板６７２、６７４は、一部の実施形態では、シリコンウェハの一部分から形成される。この例では、メモリ構造１２６は各々、３次元メモリアレイを含む。メモリ構造１２６は、図４に示される例と同様の構造を有する。多数のワード線層（word line layer、ＷＬ）が存在し、それらは誘電体層によって分離されている。誘電体層は、ワード線層の間の間隙によって表されている。こうして、ワード線層及び誘電体層は、スタックを形成する。図６に示されるものよりも多くのワード線層が存在してもよい。図４の例と同様に、スタックを通って延在する多数の柱が存在する。１つの柱６０２が、参照番号６０２で各スタックにおいて参照されている。柱は、メモリセルを内に含む。例えば、各柱は、ＮＡＮＤストリングを内に含んでもよい。スタックに隣接して多数のビット線（ＢＬ）が存在する。
ワード線ドライバ２６０は、メモリダイ１０２ａ内の第１のワード線６４２及びメモリダイ１０２ｂ内の第２のワード線６４４に電圧を同時に提供する。ワード線ドライバ２６０から第１のワード線６４２への経路は、導電経路６３２、ボンドパッド２７４ａ１、ボンドパッド２７０ａ１、及び導電経路６３４を含む。ワード線ドライバ２６０から第２のワード線６４４への経路は、導電経路６３２、貫通シリコンビア（through silicon via、ＴＳＶ）６６８、ボンドパッド２７６ａ１、ボンドパッド２７２ａ１、及び導電経路６３６を含む。導電経路６３２、６３４、及び６３６は各々、１つ以上のビア（ダイの主面に対して垂直に延在し得る）、及び１つ以上の金属相互接続（ダイの主面に対して水平に延在し得る）を含み得る。導電経路６３２、６３４、及び６３６は、トランジスタ又は他の回路要素を含み得る。一実施形態では、トランジスタは、実際において、経路を開閉するために使用され得る。したがって、同じワード線ドライバ２６０が、第１のワード線６４２及び第２のワード線６４４の両方に電圧を同時に提供するために使用され得る。他のワード線ドライバ（図６には図示せず）が、他のワード線に電圧を提供する。このため、ボンドパッド２７４ａ１、２７０ａ１に加えて、追加のボンドパッド２７４ａ、２７０ａが存在する。同様に、ボンドパッド２７６ａ１、２７２ａ１に加えて、追加のボンドパッド２７６ａ、２７２ａが存在する。当該技術分野において既知であるように、ボンドパッドは、例えば、銅、アルミニウム、及びこれらの合金から形成されてもよい。
センス増幅器２５０ａは、メモリダイ１０２ａ内のビット線と通信する。センス増幅器２５０ａからビット線への経路は、導電経路６５２、ボンドパッド２７４ｂ、ボンドパッド２７０ｂ、及び導電経路６３４を含む。センス増幅器２５０ｂは、メモリダイ１０２ｂ内のビット線と通信する。センス増幅器２５０ｂからビット線への経路は、導電経路６５４、ＴＳＶ６５６、ボンドパッド２７６ｂ、ボンドパッド２７２ｂ、及び導電経路６４８を含む。導電経路６５２、６５４、及び６４８は各々、１つ以上のビア（ダイの主面に対して垂直に延在し得る）、及び１つ以上の金属相互接続（ダイの主面に対して水平に延在し得る）を含み得る。金属相互接続は、当該技術分野において既知であるように、例えば銅及び銅合金を含む様々な導電性金属から形成されてもよく、ビアは、当該技術分野において既知であるように、例えばタングステン、銅及び銅合金を含む様々な導電性金属で裏打ち及び／又は充填されてもよい。導電経路６５２、６５４、６４８は、トランジスタ又は他の回路要素を含み得る。一実施形態では、トランジスタは、実際において、経路を開閉するために使用され得る。
制御ダイ１０４は、基板６７６を有し、それはシリコンウェハから形成され得る。センス増幅器２５０、ワード線ドライバ（複数可）２６０、及び他の回路６２０は、基板６７６上及び／又は基板６７６内に形成され得る。回路６２０は、制御回路１１０の一部又は全てを含むことができる（図１Ａを参照）。一部の実施形態では、センス増幅器２５０、ワード線ドライバ（複数可）２６０、及び／又は他の回路６２０は、ＣＭＯＳ回路を備える。
制御ダイ１０４上の回路が、集積メモリモジュール１００の外部のエンティティと通信することを可能にする外部信号経路が存在する。したがって、制御ダイ１０４上の回路６２０は、例えば、コントローラ１２２（図１Ａを参照）と通信し得る。任意選択的に、制御ダイ１０４上の回路は、例えば、ホスト１４０と通信し得る。外部経路は、制御ダイ１０４内のビア６５８、ボンドパッド２７４ｃ、ボンドパッド２７０ｃ、貫通シリコンビア（ＴＳＶ）６６０、及び外部パッド６７８を含む。ＴＳＶ６６０は、基板６７２を通って延在する。
ＴＳＶ６５６、６６０は、半導体ダイ１０２、１０４内の集積回路の形成前、形成中、又は形成後に形成されてもよい。ＴＳＶは、ウェハを貫通する孔をエッチングすることによって形成されてもよい。例えば、孔は、基板６７２、６７６を通してエッチングされてもよい。孔はまた、ウェハに隣接する材料を通してエッチングされてもよい。次いで、孔は、金属拡散に対するバリアで裏打ちされてもよい。バリア層は、次にシード層で裏打ちされてもよく、シード層は、銅などの導電体でめっきされてもよいが、アルミニウム、スズ、ニッケル、金、ドープポリシリコン、及びこれらの合金又は組み合わせなどの他の好適な材料を使用することができる。
図６に示される実施形態に対する数多くの修正が可能である。１つの修正は、センス増幅器２５０ａが、第１のメモリダイ１０２ａ上に位置付けされ、センス増幅器２５０ｂが、第２のメモリダイ１０２ｂ上に位置付けされることである。
図７は、集積メモリモジュール１００の一実施形態の図である。図７に示す実施形態では、第１のメモリダイ１０２ａは第２のメモリダイ１０２ｂに接合され、第１のメモリダイ１０２ａは制御ダイ１０４に接合されている。具体的には、第２のメモリダイ１０２ｂの第１の主面７８６上のボンドパッド７０２は、第１のメモリダイ１０２ａの第１の主面７８２上のボンドパッド７０４に接合される。また、第１のメモリダイ１０２ａの第２の主面７９０上のボンドパッド７０６は、制御ダイ１０４の第１の主面７８４上のボンドパッド７０８に接合される。こうして、第１、第２、及び第３の半導体ダイは、一緒に接合される。図７に示されるものよりも多くの他のボンドパッドが存在し得ることに留意されたい。また、隣接するダイの対の間に間隙が示されているが、このような間隙は、エポキシ又は他の樹脂若しくはポリマーで充填されてもよいことに留意されたい（例えば、図１０を参照）。一部の実施形態では、ボンドパッド７０２、７０４、７０６及び／又は７０８は、フリップチップボンドパッドである。
制御ダイ１０４上のワード線ドライバ２６０がメモリダイ１０２ａ、１０２ｂ内のワード線に電圧を送達することを可能にする内部信号経路が存在する。内部信号経路は、制御ダイ１０４内の経路７３２、ボンドパッド７０８ａ、ボンドパッド７０６ａ、ＴＳＶ ７３４、及び第１のメモリダイ１０２ａ内のワード線７４４への経路７３６を含む。内部信号経路は、経路７３７、ボンドパッド７０４ａ、ボンドパッド７０２ａ、及び第２のメモリダイ１０２ｂ内のワード線７４２への経路７３８を更に含む。ＴＳＶ７３４は、基板６７４を通って延在する。
制御ダイ１０４上の回路６２０が、集積メモリモジュール１００の外部のエンティティと通信することを可能にする外部信号経路が存在する。したがって、制御ダイ１０４上の回路６２０は、例えば、コントローラ１２２（図１Ａを参照）と通信し得る。任意選択的に、制御ダイ１０４上の回路は、例えば、ホスト１４０と通信し得る。外部経路は、制御ダイ１０４内のビア７４０、パッド７０８ｂ、パッド７０６ｂ、貫通シリコンビア（ＴＳＶ）７４６、及び外部パッド７７８を含む。ＴＳＶ７４６は、基板６７４を通って延在する。
図７に示される実施形態に対する数多くの修正が可能である。１つの修正は、センス増幅器２５０が制御ダイ１０４上に位置付けされることである。
図８は、半導体ダイの平面上のボンドパッドの例示的パターンを示す。半導体ダイは、第１のメモリダイ１０２ａ、第２のメモリダイ１０２ｂ、又は制御ダイ１０４のうちのいずれかであり得る。ボンドパッドは、半導体ダイに適切なボンドパッド２７０、２７２、２７４、又は２７６のいずれかであり得る。あるいは、ボンドパッドは、ボンドパッド７０２、７０４、７０６、又は７０８のいずれかであり得る（図７を参照）。図８に示されるものよりも多くのより多くのボンドパッドが存在し得る。一例として、半導体ダイのうちの２つの間に、１００，０００以上の相互接続が必要とされる場合がある。このような多数の電気的相互接続をサポートするために、ボンドパッドには小さな面積及びピッチが提供され得る。一部の実施形態では、ボンドパッドはフリップチップボンドパッドである。
一部の実施形態では、ボンドパッドは、はんだ又は他の追加材料なしで、いわゆるＣｕ～Ｃｕ接合プロセスにおいて互いに直接接合される。Ｃｕ～Ｃｕ接合プロセスでは、ボンドパッドは、高度に平坦であるように制御され、周囲の微粒子がほとんどない高度に制御された環境で形成され、微粒子は、そうしないと、ボンドパッド上に沈降し、密接な接合を妨げる可能性がある。このような適切に制御された条件下で、ボンドパッドは、互いに位置合わせされ、互いに押し付けられて、表面張力に基づいて相互接合を形成する。このような接合は室温で形成されてもよいが、熱が適用されてもよい。Ｃｕ～Ｃｕ接合を使用する実施形態では、ボンドパッドは、約５μｍ平方であり得、３μｍ～５μｍのピッチで互いに離間され得る。このプロセスは、本明細書ではＣｕ～Ｃｕ接合と称されるが、この用語はまた、ボンドパッドがＣｕ以外の材料で形成される場合にも適用され得る。
ボンドパッドの面積が小さい場合、第２の半導体ダイを一緒に接合することは困難であり得る。ボンドパッドのサイズ及びボンドパッド間ピッチは、ボンドパッドを含む半導体ダイの表面上にフィルム層を提供することによって、更に低減され得る。フィルム層は、ボンドパッドの周囲に設けられる。ダイが一緒になると、ボンドパッドは互いに接合し得、それぞれのダイ上のフィルム層が互いに接合し得る。このような接合技法は、ハイブリッド接合と呼ばれることがある。ハイブリッド接合を使用する実施形態では、ボンドパッドは、約３μｍ平方であり得、１μｍ～５μｍのピッチで互いに離間され得る。いっそうより小さいサイズ及びピッチを有するボンドパッドを提供する接合技法が使用されてもよい。
上述したように、一部の実施形態は、ダイ１０２、１０４の表面上にフィルムを含み得る。このようなフィルムが最初に提供されない場合、ダイ間の空間は、エポキシ又は他の樹脂若しくはポリマーでアンダーフィルされてもよい。アンダーフィル材料は液体として塗布されてもよく、それはその後固体層に固化する。このアンダーフィルステップは、ダイ１０２、１０４間の電気的接続を保護し、ダイを一緒に更に固定する。様々な材料をアンダーフィル材料として使用し得るが、実施形態では、米国カリフォルニア州にオフィスを構える、Ｈｅｎｋｅｌ社のＨｙｓｏｌエポキシ樹脂であってもよい。
集積メモリモジュール１００内の半導体ダイ１０２、１０４は、それぞれのダイ１０２、１０４上のボンドパッドを互いに最初に位置合わせすることによって、互いに接合され得る。その後、ボンドパッドは、ボンドパッドサイズ及びボンドパッド間隔（すなわち、ボンドパッドピッチ）に一部依存して、様々な接合技法のいずれかによって一緒に接合され得る。ボンドパッドのサイズ及びピッチは、順に、第１及び第２の半導体ダイ１０２及び１０４の間に必要とされる電気的相互接続の数によって規定され得る。一部の実施形態では、ダイ１０２ａ、１０２ｂ、１０４の接合は、ウェハをダイシングする前に実施される。こうして、いくつかのウェハ１３５ａ、１３５ｂ、１３５ｃが一緒に接合され、その後ダイシングされ得る。一部の実施形態では、ダイ１０２ａ、１０２ｂ、１０４の接合は、ウェハをダイシングした後に実施される。
図９は、集積メモリモジュール１００の実施形態の側面図を示す。集積メモリモジュール１００は、図２Ａ及び図６の例と一致している。第１のメモリダイ１０２ａは、制御ダイ１０４に接合されて示されており、制御ダイ１０４は、第２のメモリダイ１０２ｂに接合されて示されている。こうして、第１のメモリダイ１０２ａ、第２のメモリダイ１０２ｂ、及び制御ダイ１０４は、一緒に接合される。ボンドパッド２７０、２７２、２７４、及び２７６の一部が示されている。更に多くのボンドパッドが存在し得る。ダイ１０２、１０４の間の空間は、前述のエポキシ又は他の樹脂若しくはポリマーから形成され得る固体層１４８で充填される。
図１０は、集積メモリモジュール１００の実施形態の側面図を示す。集積メモリモジュール１００は、図７の例と一致している。第１のメモリダイ１０２ａは、第２のメモリダイ１０２ｂに接合されて示されており、制御ダイ１０４は、第１のメモリダイ１０２ａに接合されて示されている。こうして、第１のメモリダイ１０２ａ、第２のメモリダイ１０２ｂ、及び制御ダイ１０４は、一緒に接合される。ボンドパッド７０２、７０４、７０６、及び７０８の一部が示されている。更に多くのボンドパッドが存在し得る。ダイ１０２、１０４の間の空間は、前述のエポキシ又は他の樹脂若しくはポリマーから形成され得る固体層１４８で充填される。
図１１は、集積メモリモジュール１００を含む不揮発性メモリを動作させるプロセス１１００の一実施形態のフローチャートである。プロセス１１００は、第１のメモリダイ１０２ａ及び第２のメモリ１０２ｂ内で並行してメモリ動作を実施するために使用され得る。メモリ動作は、プログラム、読み出し、又は消去であり得る。プロセス１１００は、ダイ１０２（ａ）、１０２（ｂ）、１０４の間で信号（例えば、電圧、電流）を転送するために、本明細書に記載される内部信号経路のいずれかを使用し得るが、本明細書に記載される実施例に限定されない。
ステップ１１０２は、第１の対のボンドパッドを介して、制御半導体ダイ１０４から第１の半導体ダイ１０２ａ上の不揮発性メモリセルの第１の３次元アレイ内の第１の選択されたブロックに、１組のメモリ動作電圧を提供することを含む。ボンドパッドの第１のパッドは、第１の半導体ダイを第２の半導体ダイに電気的及び物理的に結合する。
図６と一致する一実施形態では、ステップ１１０２は、ボンドパッド対２７２（ａ）／２７６（ａ）を介して、制御ダイ１０４上のＷＬドライバ２６０（１）～２６０（ｎ）から第１のメモリダイ１０２ａ内の選択されたブロック内のワード線に電圧を提供することを含む。電圧は、一部の実施形態では、選択されたワード線への電圧及び選択されていないワード線への電圧を含む。
図７と一致する別の実施形態では、ステップ１１０２は、ボンドパッド対７０８（ａ）／７０６（ａ）を介して、制御ダイ１０４上のＷＬドライバ２６０（１）～２６０（ｎ）から第１のメモリダイ１０２ａ内の選択されたブロック内のワード線に電圧を提供することを含む。電圧は、一部の実施形態では、選択されたワード線への電圧及び選択されていないワード線への電圧を含む。
ステップ１１０４は、第２の対のボンドパッドを介して、制御半導体ダイ１０４から第２のメモリ半導体ダイ１０２（ｂ）上の不揮発性メモリセルの第２の３次元アレイ内の第２の選択されたブロックに、１組のメモリ動作電圧を提供することを含む。１組のメモリ動作電圧は、第１の選択されたブロック及び第２の選択されたブロック内で並行してメモリ動作を制御するために、第１のメモリダイ１０２（ａ）及び第２のメモリダイ１０２（ｂ）に並行して提供される。
図６と一致する一実施形態では、ステップ１１０４は、ボンドパッド対２７６（ａ）／２７２（ａ）を介して、制御ダイ１０４上のＷＬドライバ２６０（１）～２６０（ｎ）から第２のメモリダイ１０２ｂ内の選択されたブロック内のワード線に電圧を提供することを含む。電圧は、一部の実施形態では、選択されたワード線への電圧及び選択されていないワード線への電圧を含む。
図７と一致する別の実施形態では、ステップ１１０４は、ボンドパッド対７０４（ａ）／７０２（ａ）を介して、制御ダイ１０４上のＷＬドライバ２６０（１）～２６０（ｎ）から第２のメモリダイ１０２ｂ内の選択されたブロック内のワード線に電圧を提供することを含む。電圧は、一部の実施形態では、選択されたワード線への電圧及び選択されていないワード線への電圧を含む。
図６と一致する一実施形態では、第２の組のボンドパッドの対は、制御ダイ１０４を第２のメモリダイ１０２ｂに電気的及び物理的に結合する。図７と一致する一実施形態では、第２の対のボンドパッドは、第１のメモリダイ１０２ａを第２のメモリダイ１０２ｂに電気的及び物理的に結合する。
図１２は、集積メモリモジュールにおける並行プログラミングのプロセス１２００の一実施形態のフローチャートである。プロセス１２００は、第２のメモリ１０２ｂ上の第２の組のメモリセルと並行して、第１のメモリダイ１０２ａ上の第１の組のメモリセルをプログラムするために使用され得る。プロセス１２００は、ダイ１０２（ａ）、１０２（ｂ）、１０４の間で信号（例えば、電圧、電流）を転送するために、本明細書に記載される内部信号経路のいずれかを使用し得るが、本明細書に記載される実施例に限定されない。一部の実施形態では、第１のメモリダイ１０２ａ上のメモリセルが、第２のメモリダイ１０２ｂ上のメモリセルと並行してプログラムされるとしても、制御ダイ１０４は、第２のメモリダイ１０２ｂ上のメモリセルとは独立して、第１のメモリダイ１０２ａ上のメモリセルを消去し得る。
ステップ１２０２は、制御ダイ１０４でデータのユニットを受信することを含む。プロセスは、メモリセル毎に１ビット、又はメモリセル毎に複数ビットをプログラムするために使用することができる。１ビットがメモリセル毎にプログラムされる一実施形態では、データのユニットはデータページである。この場合、ページの第１の部分は、第１のメモリダイ１０２ａ上のメモリセルにプログラミングされ、ページの第２の部分は、第２のメモリダイ１０２ｂ上のメモリセルにプログラムされる。１ビットがメモリセル毎にプログラムされる一実施形態では、データユニットのユニットは２ページのデータである。この場合、第１のページは、第１のメモリダイ１０２ａ上のメモリセルにプログラムされ、第２のページは、第２のメモリダイ１０２ｂ上のメモリセルにプログラムされる。
各メモリダイ１０２に全ページ又は部分ページのいずれかをプログラミングするという概念は、複数ビットがメモリセル毎にプログラムされる場合に拡張され得る。メモリセル毎に２ビットをプログラミングするとき、一実施形態では、２つの全ページが第１のメモリダイ１０２ａ上のメモリセル内にプログラミングされ、２つの全ページが第２のメモリダイ１０２ｂ上のメモリセル内にプログラムされる。メモリセル毎に２ビットをプログラミングするとき、一実施形態では、２つの部分ページが第１のメモリダイ１０２ａ上のメモリセル内にプログラムされ、２つの部分ページが第２のメモリダイ１０２ｂ上のメモリセル内にプログラムされる。部分ページの例では、ページサイズがより大きくてもよいことに留意されたい。
ステップ１２０４は、データの一部（例えば、半分）をメモリダイ１０２ａに関連付けられたセンス増幅器２５０内のラッチに転送することを含む。センス増幅器は、制御ダイ１０４上に位置する。上述したように、データのこの部分は、ページ全体又はページの一部であり得る。ステップ１２０４はまた、ページのパリティビットをセンス増幅器２５０内のラッチに転送することを含み得る。
ステップ１２０６は、データの一部（例えば、半分）をメモリダイ１０２ｂに関連付けられたセンス増幅器２５０内のラッチに転送することを含む。センス増幅器は、制御ダイ１０４上に位置する。ステップ１２０６はまた、ページのパリティビットをセンス増幅器２５０内のラッチに転送することを含み得る。
ステップ１２０８は、第２のメモリダイ１０２ｂ内の第２の選択されたワード線に１つ以上のプログラム電圧を印加すると同時に、第１のメモリダイ１０２ａ内の第１の選択されたワード線に１つ以上のプログラム電圧を印加することを含む。プログラム電圧は、一実施形態では、制御ダイ１０４上の同じワード線ドライバによって提供される。このため、プロセス１２００は、第１のメモリダイ１０２（ａ）及び第２のメモリダイ１０２（ｂ）内のメモリセル上で並行してメモリ動作を制御する一実施形態である。
図１３は、集積メモリモジュールにおける並行センシングのプロセス１３００の一実施形態のフローチャートである。プロセス１３００は、第２のメモリ１０２ｂ上の第２の組のメモリセルと並行して、第１のメモリダイ１０２ａ上の第１の組のメモリセルを感知するために使用され得る。感知動作は、一実施形態では、読み出し動作である。感知動作は、一実施形態では、プログラム検証である。プロセス１３００は、ダイ１０２（ａ）、１０２（ｂ）、１０４の間で信号（例えば、電圧、電流）を転送するために、本明細書に記載される内部信号経路のいずれかを使用し得るが、本明細書に記載される実施例に限定されない。
ステップ１３０２は、ＷＬドライバ２６０を使用して、第２のメモリダイ１０２ｂ内の第２の選択されたワード線に１つ以上の読み出し比較電圧を印加することと並行して、第１のメモリダイ１０２ａ内の第１の選択されたワード線に１つ以上の読み出し比較電圧を印加することを含む。ＷＬドライバ２６０は、実施形態では、制御ダイ１０４上に位置する。
ステップ１３０４は、制御ダイ１０４上の第１の組のセンス増幅器２５０を使用して、第１のメモリダイ１０２ａ内のビット線を感知することを含む。ステップ１３０４は、一実施形態では、ボンドパッド２７０ｂを介して、第１のメモリダイ１０２（ａ）内の第１の選択されたブロックのビット線を感知することを含む。ステップ１３０４は、一実施形態では、ボンドパッド２７４ｂを介して、第１のメモリダイ１０２（ａ）内の第１の選択されたブロックのビット線を感知することを含む。ステップ１３０４は、一実施形態では、ボンドパッド２７０ｂ及びボンドパッド２７４ｂを介して、第１のメモリダイ１０２（ａ）内の第１の選択されたブロックのビット線を感知することを含む。
ステップ１３０６は、制御ダイ１０４上の第２の組のセンス増幅器２５０を使用して、第２のメモリダイ１０２ｂ内のビット線を感知することを含む。ステップ１３０６は、一実施形態では、ボンドパッド２７２ｂを介して、第２のメモリダイ１０２（ｂ）内の第２の選択されたブロックのビット線を感知することを含む。ステップ１３０６は、一実施形態では、ボンドパッド２７６ｂを介して、第２のメモリダイ１０２（ｂ）内の第２の選択されたブロックのビット線を感知することを含む。ステップ１３０６は、一実施形態では、ボンドパッド２７２ｂ及びボンドパッド２７６ｂを介して、第２のメモリダイ１０２（ｂ）内の第２の選択されたブロックのビット線を感知することを含む。
ステップ１３０４及び１３０６は、並行して実施される。このため、プロセス１３００は、第１のメモリダイ１０２（ａ）及び第２のメモリダイ１０２（ｂ）内のメモリセル上で並行してメモリ動作を制御する一実施形態である。
第１の実施形態は、第１の不揮発性メモリセルを備える第１の半導体ダイと、第２の不揮発性メモリセルを備える第２の半導体ダイと、制御回路を備える第３の半導体ダイと、を備える装置を含む。第１、第２、及び第３の半導体ダイは、一緒に接合される。制御回路は、第２のメモリセルと並行して第１のメモリセルにおけるメモリ動作を制御するように構成されている。
第２の実施形態では、第１の実施形態を推進するために、制御回路は、第２の半導体ダイ内の第２のワード線に接続された第２の群の第２の不揮発性メモリセルにデータをプログラムすることと並行して、第１の半導体ダイ内の第１のワード線に接続された第１の群の第１の不揮発性メモリセルにデータをプログラムするように更に構成されている。
第３の実施形態では、第１又は第２の実施形態を推進するために、制御回路は、第２の群にページの第２の部分をプログラミングすることと並行して、第１の群にページの第１の部分をプログラムするように更に構成されている。
第４の実施形態では、第１～第３の実施形態のいずれかを推進するために、制御回路は、第２の半導体ダイ内の第２のワード線に接続されたメモリセルからデータを読み出すことと並行して、第１の半導体ダイ内の第１のワード線に接続されたメモリセルからデータを読み出すように更に構成されている。
第５の実施形態では、第１～第４の実施形態のいずれかを推進するために、制御回路は、第１の半導体ダイ及び第２の半導体ダイの両方に、メモリ動作のための電圧を提供するように構成された回路を備える。
第６の実施形態では、第１～第５の実施形態のいずれかを推進するために、第３の半導体ダイは、第１の半導体ダイに接合され、第３の半導体ダイは、第２の半導体ダイに接合されている。
第７の実施形態では、第１～第５の実施形態のいずれかを推進するために、第３の半導体ダイは、第１の半導体ダイに接合され、第１の半導体ダイは、第２の半導体ダイに接合されている。
第８の実施形態では、第１～第７の実施形態のいずれかを推進するために、制御回路は、第１の群のボンドパッドを介して第１の半導体ダイ上の第１のビット線に接続された第１の複数のセンス増幅器と、第２の群のボンドパッドを介して第２の半導体ダイ上の第２のビット線に接続された第２の複数のセンス増幅器と、を備える。
第９の実施形態では、第１～第８の実施形態のいずれかを推進するために、制御回路は、第１の半導体ダイ上の第１のワード線及び第２の半導体ダイ上の第２のワード線に接続されたワード線ドライバを備える。制御回路は、ワード線ドライバを制御して、第１のワード線及び第２のワード線に電圧を同時に送達するように構成されている。
第１０の実施形態では、第１～第６、第８、又は第９の実施形態のいずれかを推進するために、第１の半導体ダイは、第１の群のボンドパッドを備え、第２の半導体ダイは、第２の群のボンドパッドを備え、第３の半導体ダイは、第３の半導体ダイを第１の半導体ダイに電気的及び物理的に結合し、第１の半導体ダイと第３の半導体ダイとの間の内部信号転送を可能にするために、第１の群のボンドパッドに接合された第３の群のボンドパッドを備え、第３の半導体ダイは、第３の半導体ダイを第２の半導体ダイに電気的及び物理的に結合し、第２の半導体ダイと第３の半導体ダイとの間の内部信号転送を可能にするために、第２の群のボンドパッドに接合された第４の群のボンドパッドを備える。
第１１の実施形態では、第１～第５、又は第７～第９の実施形態のいずれかを推進するために、第１の半導体ダイは、第１の群のボンドパッドを備え、第２の半導体ダイは、第２の群のボンドパッドを備え、第３の半導体ダイは、第３の半導体ダイを第１の半導体ダイに電気的及び物理的に結合し、第１の半導体ダイと第３の半導体ダイとの間の内部信号転送を可能にするために、第１の群のボンドパッドに接合された第３の群のボンドパッドを備え、第１の半導体ダイは、第２の半導体ダイを第１の半導体ダイに電気的及び物理的に結合し、第２の半導体ダイと第１の半導体ダイとの間の内部信号転送を可能にするために、第２の群のボンドパッドに接合された第４の群のボンドパッドを更に備える。
実施形態は、不揮発性メモリを動作させる方法を含む。本方法は、第１の対のボンドパッドを介して、制御半導体ダイから第１のメモリ半導体ダイ上の不揮発性メモリセルの第１の３次元アレイ内の第１の選択されたブロックに１組のメモリ動作電圧を提供することを含む。第１の対のボンドパッドは、制御半導体ダイを第１のメモリ半導体ダイに電気的及び物理的に結合する。本方法はまた、第２の対のボンドパッドを介して、制御半導体ダイから第２のメモリ半導体ダイ上の不揮発性メモリセルの第２の３次元アレイ内の第２の選択されたブロックに１組のメモリ動作電圧を提供することを含む。１組のメモリ動作電圧は、第１の選択されたブロック及び第２の選択されたブロック内で並行してメモリ動作を制御するために、第１のメモリ半導体ダイ及び第２のメモリ半導体ダイに並行して提供される。第２の対のボンドパッドは、制御半導体ダイを第２のメモリ半導体ダイに電気的及び物理的に結合するか、又は第１のメモリ半導体ダイを第２のメモリ半導体ダイに電気的及び物理的に結合するか、のいずれかを行う。
実施形態は、不揮発性メモリセルの第１の３次元アレイを備える第１の半導体ダイと、不揮発性メモリセルの第２の３次元アレイを備える第２の半導体ダイと、第２の３次元アレイと並行して第１の３次元アレイ内のメモリ動作を制御するように構成された制御回路を備える第３の半導体ダイと、を備える、集積メモリモジュールを含む。集積メモリモジュールは、第１の半導体ダイを第３の半導体ダイに電気的及び物理的に結合するように構成された第１の対のボンドパッドを更に備える。第１の対のボンドパッドは、第１の半導体ダイと第３の半導体ダイとの間のメモリ動作信号転送を可能にするように構成されている。集積メモリモジュールは、第２の半導体ダイを第３の半導体ダイに電気的及び物理的に結合するか、又は第１の半導体ダイを第２の半導体ダイに電気的及び物理的に結合するか、のいずれかを行うように構成された第２の対のボンドパッドを更に備える。第２の対のボンドパッドは、第２の半導体ダイと第３の半導体ダイとの間、又は第１の半導体ダイと第２の半導体ダイとの間、のいずれかのメモリ動作信号転送を可能にするように更に構成されている。
本発明の前述の詳細な説明は、例示及び説明の目的のために提示されている。本発明の前述の詳細な説明は、網羅的であること、又は本発明を開示された正確な形態に限定することを意図するものではない。上記の教示に鑑みて多くの修正及び変形が可能である。説明した実施形態は、提案した本発明の原理及びその実際の用途を最良に説明するために選択されたものであり、それによって、当業者が様々な実施形態で、企図される特定の使用法に適するように様々な修正を伴って、本発明を最良に利用することを可能にする。本発明の範囲は、本明細書に添付の特許請求の範囲によって定義されることが意図されている。
以下の項目は、出願時の特許請求の範囲に記載の要素である。
（項目１）
装置であって、
第１の不揮発性メモリセルを備える第１の半導体ダイと、
第２の不揮発性メモリセルを備える第２の半導体ダイと、
制御回路を備える第３の半導体ダイと、を備え、前記第１、前記第２、及び前記第３の半導体ダイが、一緒に接合され、前記制御回路が、前記第２のメモリセルと並行して前記第１のメモリセルにおけるメモリ動作を制御するように構成されている、装置。
（項目２）
前記制御回路が、
前記第２の半導体ダイ内の第２のワード線に接続された第２の群の前記第２の不揮発性メモリセルにデータをプログラムすることと並行して、前記第１の半導体ダイ内の第１のワード線に接続された第１の群の前記第１の不揮発性メモリセルにデータをプログラムするように更に構成されている、項目１に記載の装置。
（項目３）
前記制御回路が、
前記第２の群にページの第２の部分をプログラムすることと並行して、前記第１の群に前記ページの第１の部分をプログラムするように更に構成されている、項目２に記載の装置。
（項目４）
前記制御回路が、
前記第２の半導体ダイ内の第２のワード線に接続されたメモリセルからデータ読み出すことと並行して、前記第１の半導体ダイ内の第１のワード線に接続されたメモリセルからデータを読み出すように更に構成されている、項目１に記載の装置。
（項目５）
前記制御回路が、
前記第１の半導体ダイ及び前記第２の半導体ダイの両方に、メモリ動作のための電圧を提供するように構成された回路を備える、項目１に記載の装置。
（項目６）
前記第３の半導体ダイが、前記第１の半導体ダイに接合され、
前記第３の半導体ダイが、前記第２の半導体ダイに接合されている、項目１に記載の装置。
（項目７）
前記第３の半導体ダイが、前記第１の半導体ダイに接合され、
前記第１の半導体ダイが、前記第２の半導体ダイに接合されている、項目１に記載の装置。
（項目８）
前記制御回路が、
第１の群のボンドパッドを介して前記第１の半導体ダイ上の第１のビット線に接続された第１の複数のセンス増幅器と、
第２の群のボンドパッドを介して前記第２の半導体ダイ上の第２のビット線に接続された第２の複数のセンス増幅器と、を備える、項目１に記載の装置。
（項目９）
前記制御回路が、
前記第１の半導体ダイ上の第１のワード線及び前記第２の半導体ダイ上の第２のワード線に接続されたワード線ドライバを備え、前記制御回路が、前記ワード線ドライバを制御して、前記第１のワード線及び前記第２のワード線に電圧を同時に送達するように構成されている、項目１に記載の装置。
（項目１０）
前記第１の半導体ダイが、第１の群のボンドパッドを備え、
前記第２の半導体ダイが、第２の群のボンドパッドを備え、
前記第３の半導体ダイが、前記第３の半導体ダイを前記第１の半導体ダイに電気的及び物理的に結合し、前記第１の半導体ダイと前記第３の半導体ダイとの間の内部信号転送を可能にするために、前記第１の群のボンドパッドに接合された第３の群のボンドパッドを備え、
前記第３の半導体ダイが、前記第３の半導体ダイを前記第２の半導体ダイに電気的及び物理的に結合し、前記第２の半導体ダイと前記第３の半導体ダイとの間の内部信号転送を可能にするために、前記第２の群のボンドパッドに接合された第４の群のボンドパッドを備える、項目１に記載の装置。
（項目１１）
前記第１の半導体ダイが、第１の群のボンドパッドを備え、
前記第２の半導体ダイが、第２の群のボンドパッドを備え、
前記第３の半導体ダイが、前記第３の半導体ダイを前記第１の半導体ダイに電気的及び物理的に結合し、前記第１の半導体ダイと前記第３の半導体ダイとの間の内部信号転送を可能にするために、前記第１の群のボンドパッドに接合された第３の群のボンドパッドを備え、
前記第１の半導体ダイが、前記第２の半導体ダイを前記第１の半導体ダイに電気的及び物理的に結合し、前記第２の半導体ダイと前記第１の半導体ダイとの間の内部信号転送を可能にするために、前記第２の群のボンドパッドに接合された第４の群のボンドパッドを更に備える、項目１に記載の装置。
（項目１２）
不揮発性メモリを動作させる方法であって、
第１の対のボンドパッドを介して、制御半導体ダイから第１のメモリ半導体ダイ上の不揮発性メモリセルの第１の３次元アレイ内の第１の選択されたブロックに１組のメモリ動作電圧を提供することであって、前記第１の対のボンドパッドは、前記制御半導体ダイを前記第１のメモリ半導体ダイに電気的及び物理的に結合している、提供することと、
第２の対のボンドパッドを介して、前記制御半導体ダイから第２のメモリ半導体ダイ上の不揮発性メモリセルの第２の３次元アレイ内の第２の選択されたブロックに前記１組のメモリ動作電圧を提供することであって、前記１組のメモリ動作電圧は、前記第１の選択されたブロック及び前記第２の選択されたブロック内で並行してメモリ動作を制御するために、前記第１のメモリ半導体ダイ及び前記第２のメモリ半導体ダイに並行して提供され、前記第２の対のボンドパッドは、前記制御半導体ダイを前記第２のメモリ半導体ダイに電気的及び物理的に結合するか、又は前記第１のメモリ半導体ダイを前記第２のメモリ半導体ダイに電気的及び物理的に結合するか、のいずれかを行っている、提供することと、を含む、方法。
（項目１３）
前記第１の対のボンドパッドを介して、前記制御半導体ダイから前記第１の選択されたブロックに前記１組のメモリ動作電圧を提供することが、前記制御半導体ダイ上のワード線ドライバから前記第１の選択されたブロック内の第１の選択されたワード線に電圧を提供することを含み、
前記第２の対のボンドパッドを介して、前記制御半導体ダイから前記第２の選択されたブロックに前記１組のメモリ動作電圧を提供することが、前記制御半導体ダイ上の前記ワード線ドライバから前記第２の選択されたブロック内の第２の選択されたワード線に前記電圧を提供することを含む、項目１２に記載の方法。
（項目１４）
前記第１の対のボンドパッドを介して、前記第１のメモリ半導体ダイ内の前記第１の選択されたブロックの第１のビット線を感知することと、
前記第２の対のボンドパッドを介して、前記第２のメモリ半導体ダイ内の前記第２の選択されたブロックの第２のビット線を感知することと、を更に含む、項目１２に記載の方法。
（項目１５）
集積メモリモジュールであって、
不揮発性メモリセルの第１の３次元アレイを備える第１の半導体ダイと、
不揮発性メモリセルの第２の３次元アレイを備える第２の半導体ダイと、
前記第２の３次元アレイと並行して前記第１の３次元アレイ内のメモリ動作を制御するように構成された制御回路を備える第３の半導体ダイと、
前記第１の半導体ダイを前記第３の半導体ダイに電気的及び物理的に結合するように構成された第１の対のボンドパッドであって、前記第１の対のボンドパッドが、前記第１の半導体ダイと前記第３の半導体ダイとの間のメモリ動作信号転送を可能にするように構成されている、第１の対のボンドパッドと、
前記第２の半導体ダイを前記第３の半導体ダイに電気的及び物理的に結合するか、又は前記第１の半導体ダイを前記第２の半導体ダイに電気的及び物理的に結合するか、のいずれかを行うように構成された第２の対のボンドパッドであって、前記第２の対のボンドパッドが、前記第２の半導体ダイと前記第３の半導体ダイとの間、又は前記第１の半導体ダイと前記第２の半導体ダイとの間、のいずれかのメモリ動作信号転送を可能にするように更に構成されている、第２の対のボンドパッドと、を備える、集積メモリモジュール。
（項目１６）
前記第１の対のボンドパッドのうちの１つの第１の部材に接続された、前記第３の半導体ダイ上のワード線ドライバであって、前記ワード線ドライバが、前記第２の対のボンドパッドのうちの１つの第１の部材に接続されている、ワード線ドライバと、
前記第１の対のボンドパッドのうちの前記１つの第２の部材に接続された、前記第１の３次元メモリアレイ内の第１の選択されたワード線と、
前記第２の対のボンドパッドのうちの前記１つの第２の部材に接続された、前記第２の３次元メモリアレイ内の第２の選択されたワード線と、を更に備える、項目１５に記載の集積メモリモジュール。
（項目１７）
前記第１の対のボンドパッドの第１の部材に接続された、前記第３の半導体ダイ上の第１のセンス増幅器と、
前記第１の対のボンドパッドの第２の部材に接続された、前記第１の半導体ダイ内の第１のビット線と、
前記第２の対のボンドパッドの第１の部材に接続された、前記第３の半導体ダイ上の第２のセンス増幅器と、
前記第２の対のボンドパッドの第２の部材に接続された、前記第２の半導体ダイ内の第２のビット線と、を更に備える、項目１５に記載の集積メモリモジュール。
（項目１８）
前記第２の対のボンドパッドが、前記第２の半導体ダイと前記第３の半導体ダイとの間のメモリ動作信号転送を可能にするために、前記第２の半導体ダイを前記第３の半導体ダイに電気的及び物理的に結合するように更に構成されている、項目１５に記載の集積メモリモジュール。
（項目１９）
前記第２の対のボンドパッドが、前記第１の半導体ダイと前記第２の半導体ダイとの間のメモリ動作信号転送を可能にするために、前記第１の半導体ダイを前記第２の半導体ダイに電気的及び物理的に結合するように更に構成されている、項目１５に記載の集積メモリモジュール。
（項目２０）
前記制御回路が、データページの第２の部分を前記第２の３次元アレイ内に記憶することと並行して、前記データページの第１の部分を前記第１の３次元アレイ内に記憶するように更に構成されている、項目１５に記載の集積メモリモジュール。

Claims (18)

  1. 装置であって、
    不揮発性メモリセルの第１の群と、第１のワード線と、を備える第１の半導体ダイであって、前記不揮発性メモリセルの前記第１の群が前記第１のワード線に接続されている、前記第１の半導体ダイと、
    不揮発性メモリセルの第２の群と、第２のワード線と、を備える第２の半導体ダイであって、前記不揮発性メモリセルの前記第２の群が前記第２のワード線に接続されている、前記第２の半導体ダイと、
    制御回路を備える第３の半導体ダイと、を備え、
    前記第３の半導体ダイが、前記第１の半導体ダイに接合され、前記第３の半導体ダイが、前記第２の半導体ダイに接合され、ページの第１の部分を前記不揮発性メモリセルの前記第１の群内にプログラミングし、並行して、前記ページの第２の部分を前記不揮発性メモリセルの前記第２の群内にプログラミングするように構成されており、
    前記制御回路が、
    第１の群のボンドパッドを介して前記第１の半導体ダイ上の第１のビット線に接続された第１の複数のセンス増幅器と、
    第２の群のボンドパッドを介して前記第２の半導体ダイ上の第２のビット線に接続された第２の複数のセンス増幅器と、を備える、装置。
  2. 装置であって、
    不揮発性メモリセルの第１の群と、第１のワード線と、を備える第１の半導体ダイであって、前記不揮発性メモリセルの前記第１の群が前記第１のワード線に接続されている、前記第１の半導体ダイと、
    不揮発性メモリセルの第２の群と、第２のワード線と、を備える第２の半導体ダイであって、前記不揮発性メモリセルの前記第２の群が前記第２のワード線に接続されている、前記第２の半導体ダイと、
    制御回路を備える第３の半導体ダイと、を備え、
    前記第３の半導体ダイが、前記第１の半導体ダイに接合され、前記第３の半導体ダイが、前記第２の半導体ダイに接合され、ページの第１の部分を前記不揮発性メモリセルの前記第１の群内にプログラミングし、並行して、前記ページの第２の部分を前記不揮発性メモリセルの前記第２の群内にプログラミングするように構成されており、
    前記制御回路が、
    前記第１の半導体ダイ上の前記第１のワード線及び前記第２の半導体ダイ上の前記第２のワード線に接続されたワード線ドライバを備え、
    前記制御回路が、前記ワード線ドライバを制御して、前記第１のワード線及び前記第２のワード線に電圧を同時に送達するように構成されている、装置。
  3. 前記制御回路が、
    前記第２の半導体ダイ内の第２のワード線に接続された不揮発性メモリセルからデータ読み出すことと並行して、前記第１の半導体ダイ内の第１のワード線に接続された不揮発性メモリセルからデータを読み出すように更に構成されている、請求項１または２に記載の装置。
  4. 前記制御回路が、
    前記第１の半導体ダイ及び前記第２の半導体ダイの両方に、メモリ動作のための電圧を提供するように構成された回路を備える、請求項１から３のいずれか一項に記載の装置。
  5. 前記第１の半導体ダイが、第１の群のボンドパッドを備え、
    前記第２の半導体ダイが、第２の群のボンドパッドを備え、
    前記第３の半導体ダイが、前記第３の半導体ダイを前記第１の半導体ダイに電気的及び物理的に結合し、前記第１の半導体ダイと前記第３の半導体ダイとの間の内部信号転送を可能にするために、前記第１の群のボンドパッドに接合された第３の群のボンドパッドを備え、
    前記第３の半導体ダイが、前記第３の半導体ダイを前記第２の半導体ダイに電気的及び物理的に結合し、前記第２の半導体ダイと前記第３の半導体ダイとの間の内部信号転送を可能にするために、前記第２の群のボンドパッドに接合された第４の群のボンドパッドを備える、請求項１から４のいずれか一項に記載の装置。
  6. 不揮発性メモリを動作させる方法であって、
    第１の対のボンドパッドを介して、制御半導体ダイから第１のメモリ半導体ダイ上の不揮発性メモリセルの第１の３次元アレイ内の第１の選択されたブロックに１組のメモリ動作電圧を提供することであって、前記第１の対のボンドパッドは、前記制御半導体ダイを前記第１のメモリ半導体ダイに電気的及び物理的に結合しており、前記第１の選択されたブロックに前記１組のメモリ動作電圧を提供することは、前記制御半導体ダイ上のワード線ドライバから前記第１の選択されたブロック内の第１の選択されたワード線に電圧を提供することを含む、提供することと、
    第２の対のボンドパッドを介して、前記制御半導体ダイから第２のメモリ半導体ダイ上の不揮発性メモリセルの第２の３次元アレイ内の第２の選択されたブロックに前記１組のメモリ動作電圧を提供することであって、前記第２の選択されたブロックに前記１組のメモリ動作電圧を提供することは、前記制御半導体ダイ上の前記ワード線ドライバから前記第２の選択されたブロック内の第２の選択されたワード線に電圧を提供することを含み、前記１組のメモリ動作電圧は、前記第１の選択されたブロック及び前記第２の選択されたブロック内で並行してメモリ動作を制御するために、前記第１のメモリ半導体ダイ及び前記第２のメモリ半導体ダイに並行して提供され、前記第２の対のボンドパッドは、前記制御半導体ダイを前記第２のメモリ半導体ダイに電気的及び物理的に結合するか、又は前記第１のメモリ半導体ダイを前記第２のメモリ半導体ダイに電気的及び物理的に結合するか、のいずれかを行っている、提供することと、を含む、方法。
  7. 前記第１の対のボンドパッドを介して、前記第１のメモリ半導体ダイ内の前記第１の選択されたブロックの第１のビット線を感知することと、
    前記第２の対のボンドパッドを介して、前記第２のメモリ半導体ダイ内の前記第２の選択されたブロックの第２のビット線を感知することと、を更に含む、請求項６に記載の方法。
  8. 集積メモリモジュールであって、
    不揮発性メモリセルの第１の３次元アレイを備える第１の半導体ダイであって、前記第１の３次元アレイは、第１の選択されたワード線を備える、前記第１の半導体ダイと、
    不揮発性メモリセルの第２の３次元アレイを備える第２の半導体ダイであって、前記第２の３次元アレイは、第２の選択されたワード線を備える、前記第２の半導体ダイと、
    前記第２の３次元アレイと並行して前記第１の３次元アレイ内のメモリ動作を制御するように構成された制御回路を備える第３の半導体ダイであって、ワード線ドライバをさらに備える前記第３の半導体ダイと、
    前記第１の半導体ダイを前記第３の半導体ダイに電気的及び物理的に結合するように構成された第１の対のボンドパッドであって、前記第１の対のボンドパッドが、前記第１の半導体ダイと前記第３の半導体ダイとの間のメモリ動作信号転送を可能にするように構成されており、前記ワード線ドライバが、前記第１の対のボンドパッドの１つの第１の部材に接続されており、前記第１の選択されたワード線が、前記第１の対のボンドパッドの１つの第２の部材に接続されている、第１の対のボンドパッドと、
    前記第２の半導体ダイを前記第３の半導体ダイに電気的及び物理的に結合するか、又は前記第１の半導体ダイを前記第２の半導体ダイに電気的及び物理的に結合するか、のいずれかを行うように構成された第２の対のボンドパッドであって、前記第２の対のボンドパッドが、前記第２の半導体ダイと前記第３の半導体ダイとの間、又は前記第１の半導体ダイと前記第２の半導体ダイとの間、のいずれかのメモリ動作信号転送を可能にするように更に構成されており、前記ワード線ドライバが、前記第２の対のボンドパッドの１つの第１の部材に接続されており、前記第２の選択されたワード線は、前記第２の対のボンドパッドの１つの第２の部材に接続されている、第２の対のボンドパッドと、を備える、集積メモリモジュール。
  9. 前記ワード線ドライバが接続されている前記第１の対のボンドパッドの前記第１の部材以外の前記第１の対のボンドパッドの第１の部材に接続された、前記第３の半導体ダイ上の第１のセンス増幅器と、
    前記第１の選択されたワード線が接続されている前記第１の対のボンドパッドの前記第２の部材以外の前記第１の対のボンドパッドの第２の部材に接続された、前記第１の半導体ダイ内の第１のビット線と、
    前記ワード線ドライバが接続されている前記第２の対のボンドパッドの前記第１の部材以外の前記第２の対のボンドパッドの第１の部材に接続された、前記第３の半導体ダイ上の第２のセンス増幅器と、
    前記第２の選択されたワード線が接続されている前記第２の対のボンドパッドの前記第２の部材以外の前記第２の対のボンドパッドの第２の部材に接続された、前記第２の半導体ダイ内の第２のビット線と、を更に備える、請求項８に記載の集積メモリモジュール。
  10. 前記第２の対のボンドパッドが、前記第２の半導体ダイと前記第３の半導体ダイとの間のメモリ動作信号転送を可能にするために、前記第２の半導体ダイを前記第３の半導体ダイに電気的及び物理的に結合するように更に構成されている、請求項８または９に記載の集積メモリモジュール。
  11. 前記第２の対のボンドパッドが、前記第１の半導体ダイと前記第２の半導体ダイとの間のメモリ動作信号転送を可能にするために、前記第１の半導体ダイを前記第２の半導体ダイに電気的及び物理的に結合するように更に構成されている、請求項８から１０のいずれか一項に記載の集積メモリモジュール。
  12. 前記制御回路が、データページの第２の部分を前記第２の３次元アレイ内に記憶することと並行して、前記データページの第１の部分を前記第１の３次元アレイ内に記憶するように更に構成されている、請求項８から１１のいずれか一項に記載の集積メモリモジュール。
  13. 集積メモリモジュールであって、
    不揮発性メモリセルの第１の３次元アレイを備える第１の半導体ダイであって、第１のビット線をさらに備える、前記第１の半導体ダイと、
    不揮発性メモリセルの第２の３次元アレイを備える第２の半導体ダイであって、第２のビット線をさらに備える、前記第２の半導体ダイと、
    前記第２の３次元アレイと並行して前記第１の３次元アレイ内のメモリ動作を制御するように構成された制御回路を備える第３の半導体ダイであって、第１のセンス増幅器と、第２のセンス増幅器と、をさらに備える前記第３の半導体ダイと、
    前記第１の半導体ダイを前記第３の半導体ダイに電気的及び物理的に結合するように構成された第１の対のボンドパッドであって、前記第１の対のボンドパッドが、前記第１の半導体ダイと前記第３の半導体ダイとの間のメモリ動作信号転送を可能にするように構成されており、前記第１のセンス増幅器が、前記第１の対のボンドパッドの第１の部材に接続されており、前記第１のビット線が、前記第１の対のボンドパッドの第２の部材に接続されている、第１の対のボンドパッドと、
    前記第２の半導体ダイを前記第３の半導体ダイに電気的及び物理的に結合するか、又は前記第１の半導体ダイを前記第２の半導体ダイに電気的及び物理的に結合するか、のいずれかを行うように構成された第２の対のボンドパッドであって、前記第２の対のボンドパッドが、前記第２の半導体ダイと前記第３の半導体ダイとの間、又は前記第１の半導体ダイと前記第２の半導体ダイとの間、のいずれかのメモリ動作信号転送を可能にするように更に構成されており、前記第２のセンス増幅器が、前記第２の対のボンドパッドの第１の部材に接続されており、前記第２のビット線が、前記第２の対のボンドパッドの第２の部材に接続されている、第２の対のボンドパッドと、を備える、集積メモリモジュール。
  14. 装置であって、
    第１の不揮発性メモリセルと、前記第１の不揮発性メモリセルの第１の群に接続されている第１のワード線と、を備える第１の半導体ダイと、
    第２の不揮発性メモリセルと、前記第２の不揮発性メモリセルの第２の群に接続されている第２のワード線と、を備える第２の半導体ダイと、
    制御回路を備える第３の半導体ダイと、を備え、
    前記第１、前記第２、及び前記第３の半導体ダイが、一緒に接合され、前記制御回路が、前記第２の不揮発性メモリセルと並行して前記第１の不揮発性メモリセルにおけるメモリ動作を制御するように構成され、前記制御回路が、前記第１のワード線及び前記第２のワード線に結合されたワード線ドライバを備え、前記制御回路が、前記ワード線ドライバを制御して、前記第１のワード線及び前記第２のワード線に電力を同時に送達するように構成されている、装置。
  15. 前記第３の半導体ダイが、前記第１の半導体ダイに接合されており、
    前記第１の半導体ダイが、前記第２の半導体ダイに接合されている、請求項１４に記載の装置。
  16. 前記制御回路が、
    前記第２の半導体ダイ内の前記第２のワード線に接続された第２の群の前記第２の不揮発性メモリセルにデータをプログラムすることと並行して、前記第１の半導体ダイ内の前記第１のワード線に接続された第１の群の前記第１の不揮発性メモリセルにデータをプログラムするように更に構成されている、請求項１４に記載の装置。
  17. 装置であって、
    第１の不揮発性メモリセルと、前記第１の不揮発性メモリセルに関連する第１のビット線と、を備える第１の半導体ダイと、
    第２の不揮発性メモリセルと、前記第２の不揮発性メモリセルに関連する第２のビット線と、を備える第２の半導体ダイと、
    制御回路を備える第３の半導体ダイと、を備え、
    前記第３の半導体ダイが、前記第１の半導体ダイに接合され、前記第３の半導体ダイが、前記第２の半導体ダイに接合され、前記制御回路が、前記第１のビット線に接続された複数の第１のセンス増幅器を備え、前記制御回路が、前記第２のビット線に接続された複数の第２のセンス増幅器を備え、前記制御回路は、前記第２の不揮発性メモリセルと並行して前記第１の不揮発性メモリセルを感知するように構成されている、装置。
  18. 前記第３の半導体ダイが、第１のボンドパッドにより前記第１の半導体ダイに接合されており、
    前記第３の半導体ダイが、第２のボンドパッドにより前記第２の半導体ダイに接合されており、
    複数の前記第１のセンス増幅器が、前記第１のボンドパッドの第１の群を介して前記第１のビット線に接続されており、
    複数の前記第２のセンス増幅器が、前記第２のボンドパッドの第２の群を介して前記第２のビット線に接続されている、請求項１７に記載の装置。
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