JP2021150511A - 半導体記憶装置 - Google Patents

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Tomoya Sanuki
朋也 佐貫
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Keisuke Nakatsuka
圭祐 中塚
洋 前嶋
Hiroshi Maejima
洋 前嶋
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謙一郎 吉井
高志 前田
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Abstract

【課題】それぞれに集積回路が形成された２枚のウェハを貼り合わせることにより高い機能を実現する半導体記憶装置を提供する。【解決手段】半導体記憶装置であるフラッシュメモリ１００は、制御チップ１０１と、メモリチップ１０２を含む。制御チップ１０１は、第１の半導体基板１０、第１の層間領域１２、複数の第１の金属パッド１４ａ〜１４ｆ及び制御回路１６を含む。制御回路１６は、第１〜第４のセンスアンプ回路１８ａ〜１８ｄを含む。メモリチップ１０２は、第２の半導体基板２０、第２の層間領域２２、複数の第２の金属パッド２４ａ〜２４ｆ、メモリセルアレイ２６、素子分離絶縁層２８、裏面絶縁層３０、貫通電極３２、ターミナルパッド３４、パッシベーション膜３６、第１〜第４のビット線ＢＬ１〜ＢＬ４、第１〜第８のプレーン、ワード線コンタクト領域及びターミナルパッド領域を含む。【選択図】図１

Description

本発明の実施形態は、半導体記憶装置に関する。
貼合技術は、それぞれに集積回路が形成された２枚のウェハを貼り合わせることにより、高機能又は高集積の半導体デバイスを実現する。例えば、メモリセルアレイが形成された半導体ウェハと、メモリセルアレイを制御する制御回路が形成された半導体ウェハを貼り合わせる。その後、貼り合わされた半導体ウェハを、ダイシングにより複数のチップに分割することで、高機能又は高集積の半導体メモリが実現できる。
特開２０１９−１４０１７８号明細書
本発明が解決しようとする課題は、高い機能を実現する半導体記憶装置を提供することにある。
実施形態の半導体記憶装置は、第１の半導体基板と、第１のパッドと、第２のパッドと、半導体回路と、を含む第１のチップと、第２の半導体基板と、前記第１のパッドに接する第３のパッドと、前記第２のパッドに接する第４のパッドと、前記第２の半導体基板と前記第１のチップとの間に設けられたメモリセルアレイであって、第１の方向に、互いに離間して繰り返し配置された複数のゲート電極層を含み、前記第１の方向に垂直な第２の方向に第１の幅を有し、前記第２の方向に第１の間隔で離間して繰り返し配置された複数の積層体と、前記積層体の中に設けられ、前記第１の方向に延び、前記第１の方向に垂直な面内において、規則的に配置された複数の半導体層と、前記複数の半導体層の内の少なくとも一つと、前記複数のゲート電極層の内の少なくとも一つとの間に設けられた電荷蓄積層と、を含むメモリセルアレイと、前記メモリセルアレイと前記第１のチップとの間に設けられ、前記第２の方向に延び、前記複数の半導体層の内の一つである第１の半導体層に電気的に接続された第１の配線と、前記メモリセルアレイと前記第１のチップとの間に設けられ、前記第２の方向に延び、前記第１の配線の延長線上に位置し、前記第１の配線と離間し、前記複数の半導体層の内の別の一つである第２の半導体層に電気的に接続された第２の配線と、を含む第２のチップと、を備える。
第１の実施形態の半導体記憶装置の模式断面図。 第１の実施形態の半導体記憶装置の配置図。 第１の実施形態の半導体記憶装置の模式断面図。 第１の実施形態の半導体記憶装置の模式断面図。 第１の実施形態の半導体記憶装置の模式図。 第１の実施形態の半導体記憶装置の配置図。 第１の実施形態の半導体記憶装置の模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第２の実施形態の半導体記憶装置の模式図。 第２の実施形態の半導体記憶装置の配置図。 第３の実施形態の半導体記憶装置の模式図。 第４の実施形態の半導体記憶装置の配置図。 第４の実施形態の半導体記憶装置の変形例の配置図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
また、本明細書中、便宜上「上」、又は、「下」という用語を用いる場合がある。「上」、又は、「下」とは、例えば、図面内での相対的位置関係を示す用語である。「上」、又は、「下」という用語は、必ずしも、重力に対する位置関係を規定する用語ではない。
本明細書中の半導体記憶装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）により行うことが可能である。また、半導体記憶装置を構成する部材の厚さ、部材間の距離等の測定には、例えば、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）又は走査型電子顕微鏡（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＳＥＭ）を用いることが可能である。
（第１の実施形態）
第１の実施形態の半導体記憶装置は、第１の半導体基板と、第１のパッドと、第２のパッドと、半導体回路と、を含む第１のチップと、第２の半導体基板と、第１のパッドに接する第３のパッドと、第２のパッドに接する第４のパッドと、第２の半導体基板と第１のチップとの間に設けられたメモリセルアレイであって、第１の方向に、互いに離間して繰り返し配置された複数のゲート電極層を含み、第１の方向に垂直な第２の方向に第１の幅を有し、第２の方向に第１の間隔で離間して繰り返し配置された複数の積層体と、積層体の中に設けられ、第１の方向に延び、第１の方向に垂直な面内において、規則的に配置された複数の半導体層と、複数の半導体層の内の少なくとも一つと、複数のゲート電極層の内の少なくとも一つとの間に設けられた電荷蓄積層と、を含むメモリセルアレイと、メモリセルアレイと第１のチップとの間に設けられ、第２の方向に延び、複数の半導体層の内の一つである第１の半導体層に電気的に接続された第１の配線と、メモリセルアレイと第１のチップとの間に設けられ、第２の方向に延び、第１の配線の延長線上に位置し、第１の配線と離間し、複数の半導体層の内の別の一つである第２の半導体層に電気的に接続された第２の配線と、を含む第２のチップと、を備える。
第１の実施形態の半導体記憶装置は、フラッシュメモリ１００である。フラッシュメモリ１００は、メモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリである。
図１は、第１の実施形態の半導体記憶装置の模式断面図である。図２は、第１の実施形態の半導体記憶装置の配置図である。図２には、フラッシュメモリ１００のメモリチップ１０２のプレーン、メモリセルアレイ、ワード線コンタクト領域、及び、ターミナルパッド領域の配置が示される。図１は、図２のＡＡ’断面である。
第１の実施形態のフラッシュメモリ１００は、制御チップ１０１と、メモリチップ１０２を含む。制御チップ１０１は、第１のチップの一例である。メモリチップ１０２は、第２のチップの一例である。
制御チップ１０１は、第１の半導体基板１０、第１の層間領域１２、複数の第１の金属パッド１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆ、及び、制御回路１６を含む。制御回路１６は、第１のセンスアンプ回路１８ａ、第２のセンスアンプ回路１８ｂ、第３のセンスアンプ回路１８ｃ、及び、第４のセンスアンプ回路１８ｄを含む。
第１の金属パッド１４ａは、第１のパッドの一例である。第１の金属パッド１４ｂは、第２のパッドの一例である。制御回路１６は、半導体回路の一例である。
以下、第１の金属パッド１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆを簡略化のため、単に、第１の金属パッド１４ａ〜１４ｆと記述する場合がある。また、第１の金属パッド１４ａ〜１４ｆ、及び、これらと同様の機能を有する金属パッドを、総称して、単に、第１の金属パッド１４と記述する場合がある。
メモリチップ１０２は、第２の半導体基板２０、第２の層間領域２２、複数の第２の金属パッド２４ａ、２４ｂ、２４ｃ、２４ｄ、２４ｅ、２４ｆ、メモリセルアレイ２６、素子分離絶縁層２８、裏面絶縁層３０、貫通電極３２、ターミナルパッド３４、パッシベーション膜３６、第１のビット線ＢＬ１、第２のビット線ＢＬ２、第３のビット線ＢＬ３、第４のビット線ＢＬ４、第１のプレーンＰＬ１、第２のプレーンＰＬ２、第３のプレーンＰＬ３、第４のプレーンＰＬ４、第５のプレーンＰＬ５、第６のプレーンＰＬ６、第７のプレーンＰＬ７、第８のプレーンＰＬ８、ワード線コンタクト領域ＷＬＣ、及び、ターミナルパッド領域ＴＰを含む。
第２の金属パッド２４ａは、第３のパッドの一例である。第２の金属パッド２４ｂは、第４のパッドの一例である。第１のビット線ＢＬ１は、第１の配線の一例である。第２のビット線ＢＬ２は、第２の配線の一例である。
以下、第２の金属パッド２４ａ、２４ｂ、２４ｃ、２４ｄ、２４ｅ、２４ｆを簡略化のため、単に、第２の金属パッド２４ａ〜２４ｆと記述する場合がある。また、第２の金属パッド２４ａ〜２４ｆ、及び、これらと同様の機能を有する金属パッドを、総称して、単に、第２の金属パッド２４と記述する場合がある。
また、第１のビット線ＢＬ１、第２のビット線ＢＬ２、第３のビット線ＢＬ３、及び、第４のビット線ＢＬ４、及び、これらと同様の機能を有するビット線を、総称して、単に、ビット線ＢＬと記述する場合がある。
第２の半導体基板２０は、第１のプレート領域２０ａ、第２のプレート領域２０ｂ、第３のプレート領域２０ｃ、及び、第４のプレート領域２０ｄを有する。第１のプレート領域２０ａは、第１の半導体領域の一例である。第２のプレート領域２０ｂは、第２の半導体領域の一例である。
メモリセルアレイ２６は、複数のワード線ブロックＷＬＢ、複数のチャネル層４０、及び、図１、２には、図示しない電荷蓄積層４２を含む。複数のワード線ブロックＷＬＢは、それぞれ、複数のワード線ＷＬを含む。
メモリセルアレイ２６は、第１の領域２６ａ、第２の領域２６ｂ、第３の領域２６ｃ、第４の領域２６ｄ、第５の領域２６ｅ、第６の領域２６ｆ、第７の領域２６ｇ、及び、第８の領域２６ｈを含む。
素子分離絶縁層２８は、第１の絶縁層の一例である。
ワード線ブロックＷＬＢは、積層体の一例である。チャネル層４０は、半導体層の一例である。ワード線ＷＬは、ゲート電極層の一例である。
複数のチャネル層４０は、第１のチャネル層４０ａ、第２のチャネル層４０ｂを含む。複数のチャネル層４０は、半導体層の一例である。第１のチャネル層４０ａは、第１の半導体層の一例である。第２のチャネル層４０ｂは、第２の半導体層の一例である。
図１に示すように、制御チップ１０１とメモリチップ１０２は、貼合面Ｓ（ｓｔｉｃｋｉｎｇ ｉｎｔｅｒｆａｃｅ）で接合している。
制御チップ１０１は、メモリチップ１０２を制御する機能を有する。
第１の半導体基板１０は、例えば、単結晶シリコンである。
第１の半導体基板１０とメモリチップ１０２との間に、制御回路１６が設けられる。制御回路１６は、複数のトランジスタ等の半導体素子、及び、半導体素子間を電気的に接続する多層配線層を含む。
制御回路１６には、第１のセンスアンプ回路１８ａ、第２のセンスアンプ回路１８ｂ、第３のセンスアンプ回路１８ｃ、及び、第４のセンスアンプ回路１８ｄが含まれる。第１のセンスアンプ回路１８ａ、第２のセンスアンプ回路１８ｂ、第３のセンスアンプ回路１８ｃ、及び、第４のセンスアンプ回路１８ｄは、メモリチップ１０２のメモリセルから読み出されるデータを増幅し、メモリセルのデータを検出する機能を有する。
第１の層間領域１２は、第１の半導体基板１０のメモリチップ１０２側に設けられる。第１の層間領域１２は、制御回路１６の複数のトランジスタ等の半導体素子、及び、多層配線層の電気的絶縁を確保する機能を有する。第１の層間領域１２は、例えば、酸化シリコンを含む。
第１の金属パッド１４ａ〜１４ｆは、第１の層間領域１２のメモリチップ１０２側に設けられる。第１の金属パッド１４ａ〜１４ｆは、第１の層間領域１２の中に設けられる。
第１の半導体基板１０と第１の金属パッド１４ａ〜１４ｆとの間に、制御回路１６が設けられる。
第１の金属パッド１４ａ〜１４ｆは、制御回路１６に電気的に接続される。第１の金属パッド１４ａは、第１のセンスアンプ回路１８ａに電気的に接続される。第１の金属パッド１４ｂは、第２のセンスアンプ回路１８ｂに電気的に接続される。第１の金属パッド１４ｃは、第３のセンスアンプ回路１８ｃに電気的に接続される。第１の金属パッド１４ｄは、第４のセンスアンプ回路１８ｄに電気的に接続される。
第１の金属パッド１４ａ〜１４ｆは、第２の金属パッド２４ａ〜２４ｆに接する。第１の金属パッド１４ａ〜１４ｆは、制御チップ１０１とメモリチップ１０２とを電気的に接続する機能を有する。
第１の金属パッド１４ａ〜１４ｆは、例えば、銅（Ｃｕ）を含む。第１の金属パッド１４ａ〜１４ｆは、例えば、銅（Ｃｕ）である。
図１に示すように、メモリチップ１０２は、第２の半導体基板２０と制御チップ１０１との間にメモリセルアレイ２６を有する。メモリセルアレイ２６には、複数のメモリセルが３次元的に積層されている。複数のメモリセルが３次元的に配置されることにより、大容量のフラッシュメモリ１００が実現できる。
第２の半導体基板２０は、第１の面Ｐ１と第２の面Ｐ２とを有する。第１の面Ｐ１は、メモリセルアレイ２６側の面であり、第２の面Ｐ２は、メモリセルアレイ２６と反対側の面である。
第２の半導体基板２０は、例えば、単結晶シリコンである。
図１に示すように、メモリセルアレイ２６と制御チップ１０１との間に、第１のビット線ＢＬ１、第２のビット線ＢＬ２、第３のビット線ＢＬ３、及び、第４のビット線ＢＬ４が設けられる。第１のビット線ＢＬ１〜ＢＬ４は、第２の方向に延びる。第１のビット線ＢＬ１〜ＢＬ４は、それぞれ離間している。
ビット線ＢＬは、メモリセルアレイ２６のメモリセルからデータを読み出す機能を有する。ビット線ＢＬは、例えば、金属である。ビット線ＢＬは、例えば、タングステンや銅である。
図２に示すように、メモリチップ１０２は、８個のプレーンを備える。メモリチップ１０２は、第１のプレーンＰＬ１、第２のプレーンＰＬ２、第３のプレーンＰＬ３、第４のプレーンＰＬ４、第５のプレーンＰＬ５、第６のプレーンＰＬ６、第７のプレーンＰＬ７、及び、第８のプレーンＰＬ８を備える。
プレーンは、メモリ動作上、同一のプレーンに属する異なるメモリセルに対して、異なるコマンドの同時実行が制限される範囲である。同一のプレーンに属する異なるメモリセルに対しては、同時に異なるコマンドを実行することができない。例えば、同一のプレーンに属する異なるメモリセルに対しては、書き込みコマンド、読み出しコマンド、及び、消去コマンドの中の異なる２つのコマンドを同時に実行することができない。
例えば、第１のプレーンＰＬ１に属する異なるメモリセルに対して、同時に異なるコマンドを実行することができない。一方、第１のプレーンＰＬ１に属するメモリセルと、第２のプレーンＰＬ２に属するメモリセルに対しては、異なるコマンドを実行することができる。したがって、プレーンの数を増やすことで、フラッシュメモリのバンド幅を広げることが可能となる。
第１のプレーンＰＬ１、第２のプレーンＰＬ２、第３のプレーンＰＬ３、及び、第４のプレーンＰＬ４は、第２の方向に並んで配置される。メモリセルアレイ２６は、第１のプレーンＰＬ１と第２のプレーンＰＬ２との境界、第２のプレーンＰＬ２と第３のプレーンＰＬ３との境界、及び、第３のプレーンＰＬ３と第４のプレーンＰＬ４との境界を跨いで、配置される。メモリセルアレイ２６の中で、第１のプレーンＰＬ１、第２のプレーンＰＬ２、第３のプレーンＰＬ３、及び、第４のプレーンＰＬ４に属する領域が、それぞれ、第１の領域２６ａ、第２の領域２６ｂ、第３の領域２６ｃ、及び、第４の領域２６ｄである。
第５のプレーンＰＬ５、第６のプレーンＰＬ６、第７のプレーンＰＬ７、及び、第８のプレーンＰＬ８は、第２の方向に並んで配置される。メモリセルアレイ２６は、第５のプレーンＰＬ５と第６のプレーンＰＬ６との境界、第６のプレーンＰＬ６と第７のプレーンＰＬ７との境界、及び、第７のプレーンＰＬ７と第８のプレーンＰＬ８との境界を跨いで、配置される。メモリセルアレイ２６の中で、第５のプレーンＰＬ５、第６のプレーンＰＬ６、第７のプレーンＰＬ７、及び、第８のプレーンＰＬ８に属する領域が、それぞれ、第５の領域２６ｅ、第６の領域２６ｆ、第７の領域２６ｇ、及び、第８の領域２６ｈである。
メモリセルアレイ２６の第３の方向には、ワード線コンタクト領域ＷＬＣが設けられる。第３の方向は、第１の方向及び第２の方向に垂直な方向である。ワード線コンタクト領域ＷＬＣには、ワード線ＷＬへの電気的接続を得るための構造が形成される。
第１のプレーンＰＬ１、第２のプレーンＰＬ２、第３のプレーンＰＬ３、第４のプレーンＰＬ４、第５のプレーンＰＬ５、第６のプレーンＰＬ６、第７のプレーンＰＬ７、及び、第８のプレーンＰＬ８の第２の方向に、ターミナルパッド領域ＴＰを含む。ターミナルパッド領域ＴＰには、制御チップ１０１への電気的接続を得るための構造が形成される。
図１に示す、貫通電極３２、及び、ターミナルパッド３４が、ターミナルパッド領域ＴＰに設けられる。
図３は、第１の実施形態の半導体記憶装置の模式断面図である。図３は、図１の一部を拡大した図である。
メモリセルアレイ２６は、複数のワード線ブロックＷＬＢを含む。ワード線ブロックＷＬＢは、第１の方向に互いに離間して繰り返し配置された複数のワード線ＷＬを含む。第１の方向は、第２の半導体基板２０の第１の面Ｐ１の法線方向である。
１個のワード線ブロックＷＬＢは、例えば、メモリ動作上の消去単位であるブロックを構成するが、それに限らず、ブロックは、複数のワード線ブロックＷＢＬによって構成されても良い。
ワード線ＷＬは、メモリセルアレイ２６に含まれるメモリセルトランジスタのゲート電極層として機能する。ワード線ＷＬとワード線ＷＬとの間は、第２の層間領域２２で電気的に分離される。ワード線ブロックＷＬＢとワード線ブロックＷＬＢとの間でワード線ＷＬは分割されている。
ワード線ＷＬは、導電層である。ワード線ＷＬは、例えば、金属である。ワード線ＷＬは、例えば、タングステンである。
ワード線ブロックＷＬＢは、第１の方向に垂直な第２の方向に、一定の間隔で繰り返し配置される。
なお、ワード線ブロックＷＬＢとワード線ブロックＷＬＢとの間に、図示しない板状の導電層を設けることも可能である。例えば、導電層を第２の半導体基板２０に電気的に接続させることで、メモリセルアレイ２６の制御チップ１０１側から、第２の半導体基板２０への電気的導通を得ることが可能になる。
メモリセルアレイ２６は、複数のチャネル層４０を含む。チャネル層４０は、ワード線ブロックＷＬＢの中に設けられる。チャネル層４０は、第１の方向に延びる。チャネル層４０は、第１の方向に垂直な面内において、規則的に配置される。
チャネル層４０の一端は、第２の半導体基板２０に電気的に接続される。チャネル層４０の他端は、ビット線ＢＬに電気的に接続される。チャネル層４０は、メモリセルアレイ２６に含まれるメモリセルトランジスタのチャネル領域として機能する。
チャネル層４０は、半導体である。チャネル層４０は、例えば、多結晶シリコンである。
第１のビット線ＢＬ１は、第２の方向に延びる。第１のビット線ＢＬ１は、複数のチャネル層４０の内の少なくとも一つである第１のチャネル層４０ａに電気的に接続される。第１のチャネル層４０ａは、第１のプレート領域２０ａに電気的に接続される。
また、第２のビット線ＢＬ２は、第２の方向に延びる。第２のビット線ＢＬ２は、複数のチャネル層４０の内の少なくとも一つである第２のチャネル層４０ｂに電気的に接続される。第２のチャネル層４０ｂは、第２のプレート領域２０ｂに電気的に接続される。
図４は、第１の実施形態の半導体記憶装置の模式断面図である。図４は、メモリセルアレイ２６の一部の模式断面図である。図４は、一つのワード線ブロックＷＬＢの一部の模式断面図である。図４（ａ）は図４（ｂ）のＤＤ’断面、図４（ｂ）は図４（ａ）のＣＣ’断面である。図４（ａ）中、点線枠で囲まれる領域が、１個のメモリセルＭＣである。
電荷蓄積層４２は、ワード線ＷＬとチャネル層４０との間に設けられる。電荷蓄積層４２は、例えば、トンネル絶縁膜４２ａ、電荷トラップ膜４２ｂ、及び、ブロック絶縁膜４２ｃを有する。トンネル絶縁膜４２ａ、電荷トラップ膜４２ｂ、及び、ブロック絶縁膜４２ｃは、例えば、それぞれ酸化シリコン膜、窒化シリコン膜、酸化シリコン膜である。
電荷蓄積層４２に蓄積される電荷の量に応じて、メモリセルＭＣのトランジスタの閾値電圧が変化する。この閾値電圧の変化を利用することで、１個のメモリセルＭＣがデータを記憶することが可能となる。
チャネル層４０は、例えば、円柱状である。チャネル層４０は、例えば、内側に絶縁層が設けられた円筒状であっても構わない。
図５は、第１の実施形態の半導体記憶装置の模式図である。図５は、第１の方向に垂直な面から見た、ワード線ＷＬ、ワード線ブロックＷＬＢ、チャネル層４０、素子分離絶縁層２８、第１のビット線ＢＬ１、及び、第２のビット線ＢＬ２の位置関係を示す。
図５は、図２中の領域Ｘの拡大図である。図５は、第１のプレーンＰＬ１と第２のプレーンＰＬ２との境界を含む図である。
ワード線ブロックＷＬＢは、第２の方向に第１の幅（図５中のｗ１）を有する。ワード線ブロックＷＬＢは、第２の方向に第１の間隔（図５中のｄ１）で離間して、繰り返し配置される。ワード線ブロックＷＬＢは、第２の方向に一定の周期、すなわち、ｗ１＋ｄ１の周期で配置される。
ワード線ブロックＷＬＢの周期的な配置は、メモリセルアレイ２６の第２の方向の一方の端部から、他方の端部まで、保たれる。例えば、第１のプレーンＰＬ１の端部から、第４のプレーンＰＬ４の端部まで、各プレーンの間で途切れることなく、ワード線ブロックＷＬＢの周期的な配置が保たれる。
チャネル層４０は、第１の方向に垂直な面内において、規則的に配置される。チャネル層４０は、ワード線ブロックＷＬＢの中にある。
第１のビット線ＢＬ１及び第２のビット線ＢＬ２は、第２の方向に延びる。第２のビット線ＢＬ２は、第１のビット線ＢＬ１の延長線上にある。第２のビット線ＢＬ２と、第１のビット線ＢＬ１は離間する。第２のビット線ＢＬ２と、第１のビット線ＢＬ１は、物理的にも電気的にも分割されている。
分割された第１のビット線ＢＬ１と第２のビット線ＢＬ２との間の部分には、複数のワード線ブロックＷＬＢの内の一つが位置する。第１のビット線ＢＬ１と第２のビット線ＢＬ２との間の部分と、第２の半導体基板２０との間には、ワード線ブロックＷＬＢが一つ存在する。
第１のビット線ＢＬ１と第２のビット線ＢＬ２との間の部分に位置するワード線ブロックＷＬＢの中のチャネル層４０は、第１のビット線ＢＬ１及び第２のビット線ＢＬ２のいずれにも電気的に接続されない。第１のビット線ＢＬ１と第２のビット線ＢＬ２との間の部分に位置するワード線ブロックＷＬＢの中のメモリセルは、メモリセルとして動作しない、いわゆるダミーセルである。
第１のビット線ＢＬ１と第２のビット線ＢＬ２との間の距離（図５中のｄ２）は、例えば、ワード線ブロックＷＬＢの第１の幅ｗ１の３倍よりも小さい。第１のビット線ＢＬ１と第２のビット線ＢＬ２との間の距離（図５中のｄ２）は、例えば、ワード線ブロックＷＬＢの第１の幅ｗ１の２倍よりも小さい。
第１のビット線ＢＬ１は、第１のプレーンＰＬ１に属する。第２のビット線ＢＬ２は、第２のプレーンＰＬ２に属する。
第１のビット線ＢＬ１は、制御チップ１０１の第１のセンスアンプ回路１８ａに電気的に接続される。第２のビット線ＢＬ２は、制御チップ１０１の第２のセンスアンプ回路１８ｂに電気的に接続される。
第１のビット線ＢＬ１と第２のビット線ＢＬ２との間の部分に位置するワード線ブロックＷＬＢの第２の半導体基板２０の側に、素子分離絶縁層２８が設けられる。例えば、第１のビット線ＢＬ１と第２のビット線ＢＬ２との間の部分に位置するワード線ブロックＷＬＢの中の、少なくとも一部のチャネル層４０が、素子分離絶縁層２８に接する。
図６は、第１の実施形態の半導体記憶装置の配置図である。図６には、フラッシュメモリ１００のメモリチップ１０２の素子分離絶縁層の配置が示される。
素子分離絶縁層２８は、メモリセルアレイ２６の、第１の領域２６ａ、第２の領域２６ｂ、第３の領域２６ｃ、第４の領域２６ｄ、第５の領域２６ｅ、第６の領域２６ｆ、第７の領域２６ｇ、及び、第８の領域２６ｈを囲むように設けられる。素子分離絶縁層２８は、格子状に設けられる。
図１に示すように、メモリチップ１０２の第２の半導体基板２０は、第１のプレート領域２０ａ、第２のプレート領域２０ｂ、第３のプレート領域２０ｃ、及び、第４のプレート領域２０ｄを有する。第１のプレート領域２０ａと第２のプレート領域２０ｂとの間、第２のプレート領域２０ｂと第３のプレート領域２０ｃとの間、第３のプレート領域２０ｃと第４のプレート領域２０ｄとの間は、素子分離絶縁層２８で分離される。第１のプレート領域２０ａと第２のプレート領域２０ｂとの間、第２のプレート領域２０ｂと第３のプレート領域２０ｃとの間、第３のプレート領域２０ｃと第４のプレート領域２０ｄとの間は、素子分離絶縁層２８で物理的及び電気的に分離される。
素子分離絶縁層２８は、第２の半導体基板２０のメモリセルアレイ２６側の第１の面Ｐ１から、第２の半導体基板２０のメモリセルアレイ２６の反対側の第２の面Ｐ２まで連続して設けられる。素子分離絶縁層２８は、第２の半導体基板２０を貫通する。
素子分離絶縁層２８は、絶縁体である。素子分離絶縁層２８は、例えば、酸化シリコンである。
第１のプレート領域２０ａ、第２のプレート領域２０ｂ、第３のプレート領域２０ｃ、及び、第４のプレート領域２０ｄは、メモリ動作上、それぞれ、第１のプレーンＰＬ１、第２のプレーンＰＬ２、第３のプレーンＰＬ３、及び、第４のプレーンＰＬ４に属する。
図３に示すように、メモリセルアレイ２６の第１の領域２６ａに含まれるチャネル層４０は、第１のプレート領域２０ａに電気的に接続される。第１のプレート領域２０ａに電気的に接続されるチャネル層４０に、第１のチャネル層４０ａが含まれる。
また、メモリセルアレイ２６の第２の領域２６ｂに含まれるチャネル層４０は、第２のプレート領域２０ｂに電気的に接続される。第２のプレート領域２０ｂに電気的に接続されるチャネル層４０に、第２のチャネル層４０ｂが含まれる。
図１に示すように、第２の金属パッド２４ａ〜２４ｆは、第２の層間領域２２のメモリチップ１０２側に設けられる。第２の金属パッド２４ａ〜２４ｆは、第２の層間領域２２の中に設けられる。
第２の半導体基板２０と第２の金属パッド２４ａ〜２４ｆとの間に、メモリセルアレイ２６が設けられる。
第２の層間領域２２は、第２の半導体基板２０の制御チップ１０１側に設けられる。第２の半導体基板２０は、制御チップ１０１との間に、第２の層間領域２２を挟む。
第２の層間領域２２は、メモリセルアレイ２６の電気的絶縁を確保する機能を有する。第２の層間領域２２は、例えば、酸化シリコンを含む。
第２の金属パッド２４ａ〜２４ｆは、メモリセルアレイ２６に電気的に接続される。第２の金属パッド２４ａは、第１のビット線ＢＬ１に電気的に接続される。第２の金属パッド２４ｂは、第２のビット線ＢＬ２に電気的に接続される。第２の金属パッド２４ｃは、第３のビット線ＢＬ３に電気的に接続される。第２の金属パッド２４ｄは、第４のビット線ＢＬ４に電気的に接続される。
第２の金属パッド２４ａ〜２４ｆは、第１の金属パッド１４ａ〜１４ｆに接する。第２の金属パッド２４ａは、第１の金属パッド１４ａに接する。第２の金属パッド２４ｂは、第１の金属パッド１４ｂに接する。第２の金属パッド２４ｃは、第１の金属パッド１４ｃに接する。第２の金属パッド２４ｄは、第１の金属パッド１４ｄに接する。
第２の金属パッド２４ａ〜２４ｆは、第１の金属パッド１４ａ〜１４ｆに電気的に接続される。第２の金属パッド２４ａは、第１の金属パッド１４ａに電気的に接続される。第２の金属パッド２４ｂは、第１の金属パッド１４ｂに電気的に接続される。第２の金属パッド２４ｃは、第１の金属パッド１４ｃに電気的に接続される。第２の金属パッド２４ｄは、第１の金属パッド１４ｄに電気的に接続される。
第２の金属パッド２４ａ〜２４ｆは、メモリチップ１０２と制御チップ１０１とを電気的に接続する機能を有する。
第２の金属パッド２４ａ〜２４ｆは、例えば、銅（Ｃｕ）を含む。第２の金属パッド２４ａ〜２４ｆは、例えば、銅（Ｃｕ）である。
図７は、第１の実施形態の半導体記憶装置の模式断面図である。図７は、図２のＢＢ’断面である。図７は、ワード線コンタクト領域ＷＬＣの断面図である。
ワード線コンタクト領域ＷＬＣでは、メモリセルアレイ２６から第３の方向に延びるワード線ＷＬが、階段構造を形成している。第２の金属パッド２４から延びる導電層により、第２の金属パッド２４とワード線ＷＬとが電気的に接続される。第２の金属パッド２４は、それぞれ、第１の金属パッド１４に接する。
メモリセルアレイ２６の第２の半導体基板２０側に、素子分離絶縁層２８が設けられる。なお、素子分離絶縁層２８が設けられる位置は、ビット線ＢＬが接続されるチャネル層４０よりチップ端部側であれば、特に、限定されない。例えば、素子分離絶縁層２８が設けられる位置は、ワード線ＷＬの階段構造の第２の半導体基板２０側であっても構わない。
裏面絶縁層３０は、第２の半導体基板２０の上に設けられる。裏面絶縁層３０は、第２の半導体基板２０の第２の面Ｐ２に接して設けられる。裏面絶縁層３０は、例えば、酸化シリコンである。
パッシベーション膜３６は、裏面絶縁層３０の上に設けられる。パッシベーション膜３６は、裏面絶縁層３０に接して設けられる。パッシベーション膜３６は、例えば、ポリイミドである。
次に、第１の実施形態の半導体記憶装置の製造方法の一例について説明する。図８、図９、図１０、図１１、図１２、図１３、図１４、図１５は、第１の実施形態の半導体記憶装置の製造方法を示す模式断面図である。
最初に、第１の半導体基板１０の上に、複数の制御チップ１０１となる領域を有する第１のウェハＷ１を製造する（図８）。制御チップ１０１となる領域には、制御回路１６が形成される。第１のウェハＷ１の表面には、第１の金属パッド１４ａ〜１４ｆが露出する。
次に、第２の半導体基板２０の上に、複数のメモリチップ１０２となる領域を有する第２のウェハＷ２を製造する（図９）。メモリチップ１０２となる領域には、メモリセルアレイ２６が形成される。第２のウェハＷ２の表面には、第２の金属パッド２４ａ〜２４ｆが露出する。
次に、第１のウェハＷ１と第２のウェハＷ２を、機械的圧力により貼り合わせる（図１０、図１１）。第１のウェハＷ１と第２のウェハＷ２を、第１の金属パッド１４ａ〜１４ｆと第２の金属パッド２４ａ〜２４ｆが接するように貼り合わせる。次に、第１のウェハＷ１と第２のウェハＷ２をアニールする。アニールの温度は、例えば、４００℃である。アニールにより、第１のウェハＷ１と第２のウェハＷ２とが接合する。
次に、第２の半導体基板２０を薄膜化した後、裏面絶縁層３０を形成する（図１２）。第２の半導体基板２０の薄膜化は、例えば、Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ法（ＣＭＰ法）を用いて行う。裏面絶縁層３０の形成は、例えば、Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法（ＣＶＤ法）による膜の堆積を用いて行う。
次に、第２の半導体基板２０に開口部５０を形成する（図１３）。開口部５０は、例えば、リソグラフィ法によるパターニングと、Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ法（ＲＩＥ法）によるエッチングを用いて行う。
次に、開口部５０に素子分離絶縁層２８を形成する（図１４）。素子分離絶縁層２８は、例えば、ＣＶＤ法による膜の堆積と、ＣＭＰ法による膜の平坦化により形成する。
次に、公知のプロセス技術を用いて、貫通電極３２、及び、ターミナルパッド３４を形成する（図１５）。貫通電極３２の形成では、図１３の半導体基板２０に形成する開口部５０と同時にＲＩＥなどで開口部を形成することもできる。また、貫通電極３２の中の伝導体材料は、図１５のＰａｄ電極３４と同じ材料を同時に埋め込んで形成することもでき、伝導体材料は例えばＡｌなどである。
次に、裏面絶縁層３０及びターミナルパッド３４の上に、パッシベーション膜を形成する。その後、接合された第１のウェハＷ１と第２のウェハＷ２を、例えば、ブレードダイシングにより切断する。第１のウェハＷ１と第２のウェハＷ２とを切断することにより、図１に示す、制御チップ１０１とメモリチップ１０２とが接合されたフラッシュメモリ１００のチップが、複数個製造される。
次に、第１の実施形態の半導体記憶装置の作用及び効果について説明する。
フラッシュメモリは、メモリセルアレイを多数のプレーンに分割することによりバンド幅を大きくすることが可能となる。しかし、プレーンの数が増えると、各プレーンを制御するセンスアンプ回路等の制御回路の数も増え、制御回路のチップ占有率が高くなる。したがって、メモリセルアレイのチップ占有率が低下し、メモリの大容量化が困難となる。
第１の実施形態のフラッシュメモリ１００は、製造に貼合技術を用いる。制御回路１６とメモリセルアレイ２６を、異なる２枚のウェハ上に製造した後、２枚のウェハを貼り合わせ、接合させる。接合された２枚のウェハをダイシングすることで、制御回路１６を有する制御チップ１０１と、メモリセルアレイ２６を有するメモリチップ１０２が上下に接合されたチップが製造される。
メモリチップ１０２には、メモリセルアレイ２６のみが形成される。したがって、プレーンの数が増えても、メモリセルアレイのチップ占有率の低下が抑制される。よって、バンド幅が広く、大容量のフラッシュメモリが実現できる。
また、制御回路１６をメモリセルアレイ２６と異なるウェハ上に製造するため、熱工程の短いプロセスで制御回路１６を形成することができる。このため、制御回路１６を構成するトランジスタの微細化が可能になる。したがって、制御回路１６の面積の縮小が容易になる。よって、プレーンの数が増え、各プレーンを制御するセンスアンプ回路等の制御回路の数が増えた場合でも、制御チップ１０１のサイズが増大することを抑制できる。
メモリセルアレイを多数のプレーンに分割する場合、プレーン毎にビット線ＢＬを分割することが必要となる。すなわち、プレーンを構成するメモリセルアレイと、別のプレーンを構成するメモリセルアレイとの境界で、ビット線ＢＬを分割することが必要となる。
例えば、メモリセルアレイを２つのプレーンの間の境界領域で分割する場合を考える。メモリセルアレイを境界領域で分割すると、境界領域の近傍でパターンの周期性が乱れる。このため、境界領域に隣り合うメモリセルアレイのパターン、例えば、チャネル層形成のためのメモリホールのパターンの形状異常が生じやすくなる。したがって、境界領域に隣り合うメモリセルアレイに、メモリセルとして機能させないダミーセル領域を設ける必要が生じる。ダミーセル領域を設けることは、メモリとして機能するメモリセルアレイのチップ占有率を低下させるため、プレーンの数を多くする上での阻害要因となる。
第１の実施形態のフラッシュメモリ１００では、２つのプレーンの間の境界領域でメモリセルアレイを分割しない。言い換えれば、２つのプレーンの間で、メモリセルアレイの周期性を変化させない。
具体的には、図５に示すように、第１のプレーンＰＬ１と第２のプレーンＰＬ２との境界で、メモリセルアレイ２６の周期性が変化しない。第１のプレーンＰＬ１に属するメモリセルアレイ２６の第１の領域２６ａと、第２のプレーンＰＬ２に属するメモリセルアレイ２６の第２の領域２６ｂとの間で、メモリセルアレイ２６の周期性は変化しない。
第１の領域２６ａから第２の領域２６ｂの間で、ワード線ブロックＷＬＢは、第１の方向に垂直な第２の方向に、一定の第１の幅ｗ１を有し、一定の第１の間隔ｄ１で繰り返し配置される。すなわち、ワード線ブロックＷＬＢは、第２の方向に一定の周期、すなわち、ｗ１＋ｄ１の周期で配置される。
第１のプレーンＰＬ１に属する第１のビット線ＢＬ１と、第２のプレーンＰＬ２に属する第２のビット線ＢＬ２は、パターンの周期性に変化がないメモリセルアレイ２６の上で分割される。
第１のプレーンＰＬ１と第２のプレーンＰＬ２との境界で、メモリセルアレイ２６は分割されず、メモリセルアレイ２６の周期性は変化しない。このため、メモリセルアレイ２６にダミーセル領域を設ける必要はない。したがって、プレーンの分割数を多くしても、メモリとして機能するメモリセルアレイ２６のチップ占有率が低下することを抑制できる。よって、プレーンの数を多くすることが容易となる。
第１の実施形態のフラッシュメモリ１００は、第２の半導体基板２０を貫通する素子分離絶縁層２８を備える。第２の半導体基板２０を貫通する素子分離絶縁層２８を備えることで、第１のプレート領域２０ａと第２のプレート領域２０ｂを短い距離で電気的に分離することが可能となる。このため、第１のプレート領域２０ａと第２のプレート領域２０ｂとの間の距離が小さくできる。したがって、プレーンとプレーンとの間の素子分離のために、メモリとして機能するメモリセルアレイ２６のチップ占有率が低下することを抑制できる。よって、プレーンの数を多くすることが容易となる。
以上、第１の実施形態によれば、プレーンの数を多くすることで、バンド幅が大きくなり、高い機能を実現する半導体記憶装置が提供できる。
（第２の実施形態）
第２の実施形態の半導体記憶装置は、第１の配線と第２の配線の間の部分と、第２の半導体基板との間に、複数の積層体の内の二つが位置し、第１の半導体領域は、第２の半導体基板のメモリセルアレイ側の第１の面から、第２の半導体基板のメモリセルアレイの反対側の第２の面まで連続する第１の絶縁層で囲まれ、第２の半導体領域は、第１の面から、第２の面まで連続する第２の絶縁層で囲まれ、第１の絶縁層と第２の絶縁層は離間する点で、第１の実施形態の半導体記憶装置と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。
図１６は、第２の実施形態の半導体記憶装置の模式図である。
図１６は、第１の方向に垂直な面から見た、ワード線ＷＬ、ワード線ブロックＷＬＢ、チャネル層４０、素子分離絶縁層２８、第１のビット線ＢＬ１、及び、第２のビット線ＢＬ２の位置関係を示す。図１６は、第１の実施形態の図５に対応する図である。
図１７は、第２の実施形態の半導体記憶装置の配置図である。図１７には、メモリチップ１０２のプレーン、メモリセルアレイ、ワード線コンタクト領域、ターミナルパッド領域、及び、素子分離絶縁層の配置が示される。図１７は、第１の実施形態の図６に対応する図である。
図１６は、図１７中の領域Ｙの拡大図である。図１６は、第１のプレーンＰＬ１と第２のプレーンＰＬ２との境界を含む図である。
分割された第１のビット線ＢＬ１と第２のビット線ＢＬ２との間の部分には、複数のワード線ブロックＷＬＢの内の二つが位置する。第１のビット線ＢＬ１と第２のビット線ＢＬ２との間の部分と、第２の半導体基板２０との間には、ワード線ブロックＷＬＢが二つ存在する。
第１のビット線ＢＬ１と第２のビット線ＢＬ２との間の部分に位置する二つのワード線ブロックＷＬＢの中のチャネル層４０は、第１のビット線ＢＬ１及び第２のビット線ＢＬ２のいずれにも電気的に接続されない。第１のビット線ＢＬ１と第２のビット線ＢＬ２との間の部分に位置する二つのワード線ブロックＷＬＢの中のメモリセルは、メモリセルとして動作しない、いわゆるダミーセルである。
第１のビット線ＢＬ１と第２のビット線ＢＬ２との間の距離（図１６中のｄ２）は、例えば、ワード線ブロックＷＬＢの第１の幅ｗ１の３倍よりも小さい。
第１のビット線ＢＬ１と第２のビット線ＢＬ２との間の部分に位置する二つのワード線ブロックＷＬＢの第２の半導体基板２０の側に、第１の素子分離絶縁層２８ａと第２の素子分離絶縁層２８ｂが設けられる。例えば、第１のビット線ＢＬ１と第２のビット線ＢＬ２との間の部分に位置するワード線ブロックＷＬＢの中の、少なくとも一部のチャネル層４０が、第１の素子分離絶縁層２８ａ又は第２の素子分離絶縁層２８ｂに接する。
図１７に示すように、第１の素子分離絶縁層２８ａは、メモリセルアレイ２６の、第１の領域２６ａを囲むように設けられる。第１の素子分離絶縁層２８ａは、枠状である。
第２の素子分離絶縁層２８ｂは、メモリセルアレイ２６の、第２の領域２６ｂを囲むように設けられる。第２の素子分離絶縁層２８ｂは、枠状である。
第１の素子分離絶縁層２８ａと第２の素子分離絶縁層２８ｂは離間する。第１の素子分離絶縁層２８ａと第２の素子分離絶縁層２８ｂは、分離されている。
第１の実施形態の素子分離絶縁層２８は、格子状である。素子分離絶縁層２８が格子状の場合、３重点又は４重点が形状の特異箇所として存在する。このような、特異箇所では、素子分離絶縁層２８の形状不良が生じやすい。
第２の実施形態の第１の素子分離絶縁層２８ａ及び第２の素子分離絶縁層２８ｂは枠状であることにより、３重点又は４重点のような形状の特異箇所が存在しない。したがって、第１の素子分離絶縁層２８ａ及び第２の素子分離絶縁層２８ｂの形状不良は生じにくい。
第３の素子分離絶縁層２８ｃ、第４の素子分離絶縁層２８ｄ、第５の素子分離絶縁層２８ｅ、第６の素子分離絶縁層２８ｆ、第７の素子分離絶縁層２８ｇ、及び、第８の素子分離絶縁層２８ｈは、第１の素子分離絶縁層２８ａ及び第２の素子分離絶縁層２８ｂと同様の構成を備える。したがって、第１の素子分離絶縁層２８ａ及び第２の素子分離絶縁層２８ｂと同様の作用及び効果を有する。
以上、第２の実施形態によれば、プレーンの数を多くすることで、バンド幅が大きくなり、高い機能を実現する半導体記憶装置が提供できる。また、形状不良の生じにくい半導体記憶装置が提供できる。
（第３の実施形態）
第３の実施形態の半導体記憶装置は、第１の配線と第２の配線の間の部分と、第２の半導体基板との間に、複数の積層体の内の隣り合う２つの積層体の間の部分が位置し、第１の配線と第２の配線の間の距離は、第１の幅よりも小さい点で、第１の実施形態の半導体記憶装置と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。
図１８は、第３の実施形態の半導体記憶装置の模式図である。
図１８は、第１の方向に垂直な面から見た、ワード線ＷＬ、ワード線ブロックＷＬＢ、チャネル層４０、素子分離絶縁層２８、第１のビット線ＢＬ１、及び、第２のビット線ＢＬ２の位置関係を示す。図１８は、第１の実施形態の図５に対応する図である。
分割された第１のビット線ＢＬ１と第２のビット線ＢＬ２との間の部分には、複数のワード線ブロックＷＬＢの内の隣り合う２つのワード線ブロックＷＬＢの間の部分が位置する。第１のビット線ＢＬ１と第２のビット線ＢＬ２との間の部分と、第２の半導体基板２０との間には、複数のワード線ブロックＷＬＢの内の隣り合う２つのワード線ブロックＷＬＢの間の部分が位置する。
第１のビット線ＢＬ１と第２のビット線ＢＬ２との間の距離（図１８中のｄ２）は、例えば、ワード線ブロックＷＬＢの第２の方向の第１の間隔（図１８中のｄ１）よりも小さい。
第１のビット線ＢＬ１と第２のビット線ＢＬ２との間の部分の第２の半導体基板２０の側に、素子分離絶縁層２８が設けられる。隣り合う２つのワード線ブロックＷＬＢの間の部分の第２の半導体基板２０の側に、素子分離絶縁層２８が設けられる。
第３の実施形態では、第１のビット線ＢＬ１と第２のビット線ＢＬ２を分割する領域、言い換えれば、第１のプレーンＰＬ１と第２のプレーンＰＬ２の境界に、メモリセルとして動作しない、いわゆるダミーセルを設ける必要がない。したがって、メモリとして機能するメモリセルアレイ２６のチップ占有率が低下することを抑制できる。よって、プレーンの数を多くすることが容易となる。
以上、第３の実施形態によれば、プレーンの数を多くすることで、バンド幅が大きくなり、高い機能を実現する半導体記憶装置が提供できる。
（第４の実施形態）
第４の実施形態の半導体記憶装置は、プレーンの数が異なる点で、第１ないし第３の半導体記憶装置と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。
図１９は、第４の実施形態の半導体記憶装置の配置図である。図１９には、メモリチップ１０２のプレーン、メモリセルアレイ、ワード線コンタクト領域、ターミナルパッド領域、及び、素子分離絶縁層の配置が示される。図１９は、第１の実施形態の図６に対応する図である。
図１９に示すように、メモリチップ１０２は、４個のプレーンを備える。メモリチップ１０２は、第１のプレーンＰＬ１、第２のプレーンＰＬ２、第３のプレーンＰＬ３、及び、第４のプレーンＰＬ４を備える。
第１のプレーンＰＬ１、第２のプレーンＰＬ２は、第２の方向に並んで配置される。メモリセルアレイ２６は、第１のプレーンＰＬ１と第２のプレーンＰＬ２との境界を跨いで、配置される。メモリセルアレイ２６の中で、第１のプレーンＰＬ１、及び、第２のプレーンＰＬ２に属する領域が、それぞれ、第１の領域２６ａ、及び、第２の領域２６ｂである。
第３のプレーンＰＬ３、及び、第４のプレーンＰＬ４は、第２の方向に並んで配置される。メモリセルアレイ２６は、第３のプレーンＰＬ３と第４のプレーンＰＬ４との境界を跨いで、配置される。メモリセルアレイ２６の中で、第３のプレーンＰＬ３、及び、第４のプレーンＰＬ４に属する領域が、それぞれ、第３の領域２６ｃ、及び、第４の領域２６ｄである。
図２０は、第４の実施形態の半導体記憶装置の変形例の配置図である。図２０は、図１９に対応する図である。
第１の素子分離絶縁層２８ａは、メモリセルアレイ２６の、第１の領域２６ａを囲むように設けられる。第１の素子分離絶縁層２８ａは、枠状である。
第２の素子分離絶縁層２８ｂは、メモリセルアレイ２６の、第２の領域２６ｂを囲むように設けられる。第２の素子分離絶縁層２８ｂは、枠状である。
第１の素子分離絶縁層２８ａと第２の素子分離絶縁層２８ｂは離間する。第１の素子分離絶縁層２８ａと第２の素子分離絶縁層２８ｂは、分断されている。
第３の素子分離絶縁層２８ｃは、メモリセルアレイ２６の、第３の領域２６ｃを囲むように設けられる。第３の素子分離絶縁層２８ｃは、枠状である。
第４の素子分離絶縁層２８ｄは、メモリセルアレイ２６の、第４の領域２６ｄを囲むように設けられる。第４の素子分離絶縁層２８ｄは、枠状である。
第３の素子分離絶縁層２８ｃと第４の素子分離絶縁層２８ｄは離間する。第３の素子分離絶縁層２８ｃと第４の素子分離絶縁層２８ｄは、分断されている。
以上、第４の実施形態及びその変形例によれば、プレーンの数を多くすることで、バンド幅が大きくなり、高い機能を実現する半導体記憶装置が提供できる。
第１の実施形態ないし第４の実施形態において、メモリチップ１０２のプレーンの数が８個又は４個の場合を例に説明したが、プレーンの数は２個以上であれば、８個又は４個に限定されるものではない。
第１の実施形態ないし第４の実施形態において、素子分離絶縁層２８が、第２の半導体基板２０を貫通する形態を例に説明したが、素子分離絶縁層が第２の半導体基板２０を貫通しない形態とすることも可能である。
第１の実施形態ないし第４の実施形態において、貼合面Ｓを定義している。フラッシュメモリの最終製品では、制御チップ１０１及びメモリチップ１０２の貼合面Ｓの位置が、明瞭に認識できない場合がある。しかし、例えば、第１の金属パッド１４と第２の金属パッド２４との位置ずれ等から、貼合面Ｓの位置は確定できる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 第１の半導体基板
１４ａ 第１の金属パッド（第１のパッド）
１４ｂ 第１の金属パッド（第２のパッド）
１６ 制御回路（半導体回路）
１８ａ 第１のセンスアンプ回路
１８ｂ 第２のセンスアンプ回路
２０ 第２の半導体基板
２０ａ 第１のプレート領域（第１の半導体領域）
２０ｂ 第２のプレート領域（第２の半導体領域）
２４ａ 第２の金属パッド（第３のパッド）
２４ｂ 第２の金属パッド（第４のパッド）
２６ メモリセルアレイ
２６ａ 第１の領域
２６ｂ 第２の領域
２８ 素子分離絶縁層（第１の絶縁層）
２８ａ 第１の素子分離絶縁層（第１の絶縁層）
２８ｂ 第２の素子分離絶縁層（第２の絶縁層）
４０ チャネル層（半導体層）
４０ａ 第１のチャネル層（第１の半導体層）
４０ｂ 第２のチャネル層（第２の半導体層）
４２ 電荷蓄積層
１００ フラッシュメモリ（半導体記憶装置）
１０１ 制御チップ（第１のチップ）
１０２ メモリチップ（第２のチップ）
ＢＬ１ 第１のビット線（第１の配線）
ＢＬ２ 第２のビット線（第２の配線）
Ｐ１ 第１の面
Ｐ２ 第２の面
ＰＬ１ 第１のプレーン
ＰＬ２ 第２のプレーン
ＷＬ ワード線（ゲート電極層）
ＷＬＢ ワード線ブロック（積層体）
ｗ１ 第１の幅
ｄ１ 第１の間隔
ｄ２ 距離

Claims (12)

  1. 第１の半導体基板と、
    第１のパッドと、
    第２のパッドと、
    半導体回路と、
    を含む第１のチップと、
    第２の半導体基板と、
    前記第１のパッドに接する第３のパッドと、
    前記第２のパッドに接する第４のパッドと、
    前記第２の半導体基板と前記第１のチップとの間に設けられたメモリセルアレイであって、
    第１の方向に、互いに離間して繰り返し配置された複数のゲート電極層を含み、前記第１の方向に垂直な第２の方向に第１の幅を有し、前記第２の方向に第１の間隔で離間して繰り返し配置された複数の積層体と、
    前記積層体の中に設けられ、前記第１の方向に延び、前記第１の方向に垂直な面内において、規則的に配置された複数の半導体層と、
    前記複数の半導体層の内の少なくとも一つと、前記複数のゲート電極層の内の少なくとも一つとの間に設けられた電荷蓄積層と、
    を含むメモリセルアレイと、
    前記メモリセルアレイと前記第１のチップとの間に設けられ、前記第２の方向に延び、前記複数の半導体層の内の一つである第１の半導体層に電気的に接続された第１の配線と、
    前記メモリセルアレイと前記第１のチップとの間に設けられ、前記第２の方向に延び、前記第１の配線の延長線上に位置し、前記第１の配線と離間し、前記複数の半導体層の内の別の一つである第２の半導体層に電気的に接続された第２の配線と、
    を含む第２のチップと、
    を備える半導体記憶装置。
  2. 前記第１の配線と前記第２の配線の間の部分と、前記第２の半導体基板との間に、前記複数の積層体の内の少なくとも一つが位置する請求項１記載の半導体記憶装置。
  3. 前記第１の配線と前記第２の配線の間の距離は、前記第１の幅の３倍よりも小さい請求項２記載の半導体記憶装置。
  4. 前記第１の配線と前記第２の配線の間の部分と、前記第２の半導体基板との間に、前記複数の積層体の内の隣り合う２つの積層体の間の部分が位置し、前記第１の配線と前記第２の配線の間の距離は、前記第１の幅よりも小さい請求項１記載の半導体記憶装置。
  5. 前記第１の配線と前記第２の配線の間の距離は、前記第１の間隔よりも小さい請求項４記載の半導体記憶装置。
  6. 前記第１の配線は前記第３のパッドに電気的に接続され、前記第２の配線は前記第４のパッドに電気的に接続される請求項１ないし請求項５いずれか一項記載の半導体記憶装置。
  7. 前記第１のパッド及び前記第２のパッドは前記半導体回路に電気的に接続される請求項１ないし請求項６いずれか一項記載の半導体記憶装置。
  8. 前記第２の半導体基板は、第１の半導体領域と、前記第１の半導体領域と離間した第２の半導体領域を有し、前記第１の半導体層は、前記第１の半導体領域に電気的に接続され、前記第２の半導体層は前記第２の半導体領域に電気的に接続される請求項１ないし請求項７いずれか一項記載の半導体記憶装置。
  9. 前記第１の半導体領域は、前記第２の半導体基板の前記メモリセルアレイの側の第１の面から、前記第２の半導体基板の前記メモリセルアレイの反対側の第２の面まで連続する第１の絶縁層で囲まれる請求項８記載の半導体記憶装置。
  10. 前記第２の半導体領域は、前記第１の面から、前記第２の面まで連続する第２の絶縁層で囲まれ、前記第１の絶縁層と前記第２の絶縁層は離間する請求項９記載の半導体記憶装置。
  11. 前記第１の半導体領域に電気的に接続される前記半導体層を含む前記メモリセルアレイの第１の領域は、メモリ動作上、第１のプレーンに含まれ、
    前記第２の半導体領域に電気的に接続される前記半導体層を含む前記メモリセルアレイの第２の領域は、メモリ動作上、前記第１のプレーンと異なる第２のプレーンに含まれる請求項８記載の半導体記憶装置。
  12. 前記半導体回路は、第１のセンスアンプ回路と第２のセンスアンプ回路とを、更に含み、
    前記第１のセンスアンプ回路は、前記第１のパッドに電気的に接続され、
    前記第２のセンスアンプ回路は、前記第２のパッドに電気的に接続される請求項１ないし請求項１１いずれか一項記載の半導体記憶装置。
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