JP2024044632A - 半導体記憶装置 - Google Patents

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Abstract

【課題】集積度の向上が可能な半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、第１の方向に延びる第１のゲート電極層と、第１のゲート電極層を囲む第１の半導体層と、第１のゲート電極層を囲む第２の半導体層と、第１のゲート電極層を囲み、第１の半導体層に接する第１の電極層と、第１の電極層に対し第１の方向に設けられ、第１のゲート電極層を囲み、第１の半導体層及び第２の半導体層に接し、第１の電極層との間に第１の半導体層が設けられた第２の電極層と、第２の電極層に対し第１の方向に設けられ、第１のゲート電極層を囲み、第２の半導体層に接し、第２の電極層との間に第２の半導体層が設けられた第３の電極層と、第１のゲート電極層と第１の半導体層との間に設けられた導電体の第１の電荷蓄積層と、第１のゲート電極層と第２の半導体層との間に設けられた導電体の第２の電荷蓄積層と、を備える。【選択図】図７

Description

本発明の実施形態は、半導体記憶装置に関する。
不揮発性メモリの一つとしてＮＯＲ型フラッシュメモリがある。ＮＯＲ型フラッシュメモリは、例えば、ＮＡＮＤ型フラッシュメモリと比較して、読み出し速度が速く、ランダムアクセスが可能であるという優れた特性を備える。例えば、製造コストを低減するために、ＮＯＲ型フラッシュメモリの集積度の向上が期待される。
特表２０２０－５２４４１２号公報
本発明が解決しようとする課題は、集積度の向上が可能な半導体記憶装置を提供することにある。
実施形態の半導体記憶装置は、第１の方向に延びる第１のゲート電極層と、前記第１のゲート電極層を囲む第１の半導体層と、前記第１の半導体層に対して前記第１の方向に設けられ、前記第１のゲート電極層を囲む第２の半導体層と、前記第１のゲート電極層を囲み、前記第１の半導体層に接する第１の電極層と、前記第１の電極層に対し前記第１の方向に設けられ、前記第１のゲート電極層を囲み、前記第１の半導体層及び前記第２の半導体層に接し、前記第１の電極層との間に前記第１の半導体層が設けられた第２の電極層と、前記第２の電極層に対し前記第１の方向に設けられ、前記第１のゲート電極層を囲み、前記第２の半導体層に接し、前記第２の電極層との間に前記第２の半導体層が設けられた第３の電極層と、前記第１のゲート電極層と前記第１の半導体層との間に設けられた導電体の第１の電荷蓄積層と、前記第１のゲート電極層と前記第２の半導体層との間に設けられた導電体の第２の電荷蓄積層と、を備える。
第１の実施形態の半導体記憶装置のチップレイアウトを示す図。 第１の実施形態の半導体記憶装置のメモリセルアレイの回路図。 第１の実施形態の半導体記憶装置のメモリセルアレイの模式図。 第１の実施形態の半導体記憶装置のメモリセルアレイの模式断面図。 第１の実施形態の半導体記憶装置のメモリセルアレイの模式断面図。 第１の実施形態の半導体記憶装置のメモリセルアレイの模式断面図。 第１の実施形態の半導体記憶装置のメモリセルの模式断面図。 第１の実施形態の半導体記憶装置のメモリセルの模式断面図。 第１の実施形態の半導体記憶装置のメモリセルの模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第２の実施形態の半導体記憶装置のメモリセルアレイの回路図。 第２の実施形態の半導体記憶装置のメモリセルアレイの模式図。 第２の実施形態の半導体記憶装置のメモリセルアレイの模式断面図。 第２の実施形態の半導体記憶装置のメモリセルアレイの模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。また、以下の各実施形態において、末尾に区別化のための数字／英字を伴った符号を付された部材などが、説明上、相互に区別されなくとも良い場合、末尾の数字／英字が省略された符号が用いられる。
また、本明細書中、便宜上「上」、又は、「下」という用語を用いる場合がある。「上」、又は、「下」とは、例えば、図面内での相対的位置関係を示す用語である。「上」、又は、「下」という用語は、必ずしも、重力に対する位置関係を規定する用語ではない。
本明細書中の半導体記憶装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）により行うことが可能である。また、半導体記憶装置を構成する部材の厚さ、部材間の距離等の測定には、例えば、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いることが可能である。
（第１の実施形態）
第１の実施形態の半導体記憶装置は、第１の方向に延びる第１のゲート電極層と、第１のゲート電極層を囲む第１の半導体層と、第１の半導体層に対して第１の方向に設けられ、第１のゲート電極層を囲む第２の半導体層と、第１のゲート電極層を囲み、第１の半導体層に接する第１の電極層と、第１の電極層に対し第１の方向に設けられ、第１のゲート電極層を囲み、第１の半導体層及び第２の半導体層に接し、第１の電極層との間に第１の半導体層が設けられた第２の電極層と、第２の電極層に対し第１の方向に設けられ、第１のゲート電極層を囲み、第２の半導体層に接し、第２の電極層との間に第２の半導体層が設けられた第３の電極層と、第１のゲート電極層と第１の半導体層との間に設けられた導電体の第１の電荷蓄積層と、第１のゲート電極層と第２の半導体層との間に設けられた導電体の第２の電荷蓄積層と、を備える。
第１の実施形態の半導体記憶装置は、フラッシュメモリ１００である。フラッシュメモリ１００は、ランダムアクセスが可能なＮＯＲ型フラッシュメモリである。フラッシュメモリ１００のメモリセルは、電荷蓄積層が導電体である。フラッシュメモリ１００のメモリセルは、いわゆる、Ｆｌｏａｔｉｎｇ Ｇａｔｅ型のメモリセルである。
図１は、第１の実施形態の半導体記憶装置のチップレイアウトを示す図である。図１は、フラッシュメモリ１００の上面図である。フラッシュメモリ１００は、メモリセルアレイ１０１と、周辺回路１０２を含む。
メモリセルアレイ１０１には、３次元的に配置された複数のメモリセルが含まれる。複数のメモリセルのそれぞれが、データを記憶する機能を有する。
周辺回路１０２は、メモリセルアレイ１０１を囲む。周辺回路１０２には、メモリセルの動作を実行するための電子回路が含まれる。例えば、周辺回路１０２を用いて、メモリセルのデータの読み出し動作、メモリセルへのデータの書き込み動作、及びメモリセルのデータの消去動作が実行される。
図２は、第１の実施形態の半導体記憶装置のメモリセルアレイの回路図である。
第１の実施形態のフラッシュメモリ１００のメモリセルアレイ１０１は、図２に示すように、複数のメモリセルトランジスタＭＴ、複数のコントロールゲートＣＧ、複数のソース線ＳＬ、複数のビット線ＢＬ、複数のグローバルワード線ＧＷＬ、複数の選択ゲートトランジスタＳＴ、及び、複数の選択ゲート線ＳＧＬを含む。
複数のコントロールゲートＣＧは、例えば、第１のコントロールゲートＣＧ１、第２のコントロールゲートＣＧ２、第３のコントロールゲートＣＧ３、第４のコントロールゲートＣＧ４、第５のコントロールゲートＣＧ５、第６のコントロールゲートＣＧ６、第７のコントロールゲートＣＧ７、第８のコントロールゲートＣＧ８、及び第９のコントロールゲートＣＧ９を含む。
複数のソース線ＳＬは、例えば、第１のソース線ＳＬ１、第２のソース線ＳＬ２、及び第３のソース線ＳＬ３を含む。また、複数のビット線ＢＬは、例えば、第１のビット線ＢＬ１及び第２のビット線ＢＬ２を含む。また、複数のグローバルワード線ＧＷＬは、例えば、第１のグローバルワード線ＧＷＬ１、第２のグローバルワード線ＧＷＬ２、及び第３のグローバルワード線ＧＷＬ３を含む。
複数の選択ゲートトランジスタＳＴは、例えば、第１の選択ゲートトランジスタＳＴ１、第２の選択ゲートトランジスタＳＴ２、第３の選択ゲートトランジスタＳＴ３、第４の選択ゲートトランジスタＳＴ４、第５の選択ゲートトランジスタＳＴ５、第６の選択ゲートトランジスタＳＴ６、第７の選択ゲートトランジスタＳＴ７、第８の選択ゲートトランジスタＳＴ８、及び第９の選択ゲートトランジスタＳＴ９を含む。第１の選択ゲートトランジスタＳＴ１は、第１のトランジスタの一例である。第２の選択ゲートトランジスタＳＴ２は、第２のトランジスタの一例である。第４の選択ゲートトランジスタＳＴ４は、第３のトランジスタの一例である。
複数の選択ゲート線ＳＧＬは、例えば、第１の選択ゲート線ＳＧＬ１、第２の選択ゲート線ＳＧＬ２、及び第３の選択ゲート線ＳＧＬ３を含む。
１本のコントロールゲートＣＧは、複数のメモリセルトランジスタＭＴのゲートに接続される。図２は、１本のコントロールゲートＣＧに４個のメモリセルトランジスタＭＴのゲートが接続する場合を示す。それぞれのメモリセルトランジスタＭＴのソース及びドレインの一方がソース線ＳＬ、他方がビット線ＢＬに接続される。
１本のグローバルワード線ＧＷＬには、複数のコントロールゲートＣＧが接続される。図２は、１本のグローバルワード線ＧＷＬに３本のコントロールゲートＣＧが接続される場合を示す。
グローバルワード線ＧＷＬとコントロールゲートＣＧの間には、選択ゲートトランジスタＳＴが設けられる。選択ゲートトランジスタＳＴは、グローバルワード線ＧＷＬとコントロールゲートＣＧを電気的に接続する。選択ゲート線ＳＧＬは、選択ゲートトランジスタＳＴのゲートに接続される。
例えば、１本のグローバルワード線ＧＷＬを選択し、１本の選択ゲート線ＳＧＬを選択して、選択ゲートトランジスタＳＴをオン動作させることで、１本のコントロールゲートＣＧを選択することができる。さらに、1本のソース線ＳＬ及び１本のビット線ＢＬを選択することで、１個のメモリセルトランジスタＭＴを選択し動作させることができる。
１個のメモリセルトランジスタＭＴを選択し動作させることで、メモリセルトランジスタＭＴに対応するメモリセルに記憶されたデータの読み出し動作や、メモリセルへのデータの書き込み動作が可能となる。
例えば、第１のグローバルワード線ＧＷＬ１を選択し、第１の選択ゲート線ＳＧＬ１を選択して、第１の選択ゲートトランジスタＳＴ１をオン動作させる。第１の選択ゲートトランジスタＳＴ１をオン動作させることにより、第１のグローバルワード線ＧＷＬ１に接続された第１のコントロールゲートＣＧ１が選択される。さらに、第１のソース線ＳＬ１及び第１のビット線ＢＬ１を選択することで、図２中点線で囲まれた第１のメモリセルトランジスタＭＴ１を選択し動作させることができる。
なお、第１の実施形態のフラッシュメモリ１００において、第１のメモリセルトランジスタＭＴ１と同じ第１のグローバルワード線ＧＷＬ１に接続され、かつ、第１のメモリセルトランジスタＭＴ１と第１のソース線ＳＬ１及び第１のビット線ＢＬ１を共有する第２のメモリセルトランジスタＭＴ２を、第１のメモリセルトランジスタＭＴ１と同時に選択することはできない。同様に、第１のメモリセルトランジスタＭＴ１と同じ第１のグローバルワード線ＧＷＬ１に接続され、かつ、第１のメモリセルトランジスタＭＴ１と第１のソース線ＳＬ１及び第１のビット線ＢＬ１を共有する第３のメモリセルトランジスタＭＴ３を、第１のメモリセルトランジスタＭＴ１と同時に選択することはできない。
いいかえれば、第１の実施形態のフラッシュメモリ１００においては、同一のｘｙ平面に存在し、同一のグローバルワード線ＧＷＬに接続され、かつ、ソース線ＳＬ及びビット線ＢＬを共有する複数のメモリセルに同時にアクセスすることができない。
図３は、第１の実施形態の半導体記憶装置のメモリセルアレイの模式図である。図３は、メモリセルアレイ１０１のパターンレイアウトを示す図である。
図４、図５、及び図６は、第１の実施形態の半導体記憶装置のメモリセルアレイの模式断面図である。図４は、図３のＡＡ’断面である。図５は、図３のＢＢ’断面である。図６は、図３のＣＣ’断面である。
図３、図４、図５、及び図６において、ｘ方向は第３の方向の一例である。ｙ方向は第２の方向の一例である。ｚ方向は第１の方向の一例である。ｘ方向、ｙ方向、及びｚ方向は互いに直交する。ｘ方向、ｙ方向、及びｚ方向は互いに垂直な方向である。なお、第３の方向とはｘ方向のプラス方向及びマイナス方向の両方向を含む概念である。また、第２の方向とはｙ方向のプラス方向及びマイナス方向の両方向を含む概念である。また、第１の方向とはｚ方向のプラス方向及びマイナス方向の両方向を含む概念である。
図４は、メモリセルアレイ１０１のｙｚ断面である。図５は、メモリセルアレイ１０１のｘｚ断面である。図６は、メモリセルアレイ１０１のｙｚ断面である。
第１の実施形態のフラッシュメモリ１００のメモリセルアレイ１０１は、基板１０、複数のゲート電極層１２、複数の半導体層１４、複数のソース・ドレイン電極層１６、複数の電荷蓄積層１８、トンネル絶縁膜２０、ブロック絶縁膜２２、複数のゲート電極配線２４、複数の選択ゲート配線２６、複数のソース線２８、複数のビット線３０、複数のコンタクトプラグ３２、及び層間絶縁層３６を備える。
トンネル絶縁膜２０は、第１の絶縁膜の一例である。ブロック絶縁膜２２は、第２の絶縁膜の一例である。層間絶縁層３６は、絶縁層の一例である。
複数のゲート電極層１２は、第１のゲート電極層１２ａ、第２のゲート電極層１２ｂ、及び第３のゲート電極層１２ｃを含む。第１のゲート電極層１２ａ、第２のゲート電極層１２ｂ、及び第３のゲート電極層１２ｃは、それぞれ、図２の回路図の第１のコントロールゲートＣＧ１、第２のコントロールゲートＣＧ２、及び第４のコントロールゲートＣＧ４に機能的に対応する。
複数の半導体層１４は、第１の半導体層１４ａ、第２の半導体層１４ｂ、第３の半導体層１４ｃ、第４の半導体層１４ｄ、第５の半導体層１４ｅ、及び第６の半導体層１４ｆを含む。
複数のソース・ドレイン電極層１６は、第１のソース・ドレイン電極層１６ａ、第２のソース・ドレイン電極層１６ｂ、第３のソース・ドレイン電極層１６ｃ、第４のソース・ドレイン電極層１６ｄ、第５のソース・ドレイン電極層１６ｅを含む。第１のソース・ドレイン電極層１６ａは、第１の電極層の一例である。第２のソース・ドレイン電極層１６ｂは、第２の電極層の一例である。第３のソース・ドレイン電極層１６ｃは、第３の電極層の一例である。
第１のソース・ドレイン電極層１６ａ、第３のソース・ドレイン電極層１６ｃ、及び第５のソース・ドレイン電極層１６ｅは、それぞれ図２の回路図の第１のソース線ＳＬ１、第２のソース線ＳＬ２、及び第３のソース線ＳＬ３に機能的に対応する。また、第２のソース・ドレイン電極層１６ｂ及び第４のソース・ドレイン電極層１６ｄは、それぞれ図２の回路図の第１のビット線ＢＬ１及び第２のビット線ＢＬ２に機能的に対応する。
複数の電荷蓄積層１８は、第１の電荷蓄積層１８ａ、第２の電荷蓄積層１８ｂ、第３の電荷蓄積層１８ｃ、第４の電荷蓄積層１８ｄ、第５の電荷蓄積層１８ｅ、及び第６の電荷蓄積層１８ｆを含む。
複数のゲート電極配線２４は、第１のゲート電極配線２４ａ、第２のゲート電極配線２４ｂ、及び第３のゲート電極配線２４ｃを含む。第１のゲート電極配線２４ａ、第２のゲート電極配線２４ｂ、及び第３のゲート電極配線２４ｃは、それぞれ、図２の回路図の第１のグローバルワード線ＧＷＬ１、第２のグローバルワード線ＧＷＬ２、及び第３のグローバルワード線ＧＷＬ３に機能的に対応する。
複数のソース線２８は、第１のソース線２８ａ、第２のソース線２８ｂ、及び第３のソース線２８ｃを含む。第１のソース線２８ａは、第１の配線の一例である。第２のソース線２８ｂは、第３の配線の一例である。第１のソース線２８ａ、第２のソース線２８ｂ、及び第３のソース線２８ｃは、それぞれ図２の回路図の第１のソース線ＳＬ１、第２のソース線ＳＬ２、及び第３のソース線ＳＬ３に機能的に対応する。
複数のビット線３０は、第１のビット線３０ａ及び第２のビット線３０ｂを含む。第１のビット線３０ａは、第２の配線の一例である。第１のビット線３０ａ及び第２のビット線３０ｂは、それぞれ図２の回路図の第１のビット線ＢＬ１及び第２のビット線ＢＬ２に機能的に対応する。
複数のコンタクトプラグ３２は、第１のコンタクトプラグ３２ａ、第２のコンタクトプラグ３２ｂ、第３のコンタクトプラグ３２ｃ、第４のコンタクトプラグ３２ｄ、及び第５のコンタクトプラグ３２ｅを含む。第１のコンタクトプラグ３２ａは、第１の導電層の一例である。第２のコンタクトプラグ３２ｂは、第２の導電層の一例である。第３のコンタクトプラグ３２ｃは、第３の導電層の一例である。
図７、図８、及び図９は、第１の実施形態の半導体記憶装置のメモリセルの模式断面図である。図７は、図４の一部の拡大図である。図７は、２個のメモリセルを含む。図７において点線枠で囲まれた領域が１個のメモリセルＭＣに相当する。
図８は、図７のＤＤ’断面である。図９は、図７のＥＥ’断面である。
基板１０は、例えば、半導体基板である。基板１０は、例えば、単結晶シリコンである。基板１０は、例えば、絶縁体で形成される絶縁基板であっても構わない。
基板１０は、ｘ方向及びｙ方向に平行な表面を有する。基板１０の表面に垂直な方向は、ｚ方向である。
ゲート電極層１２は、基板１０の上に設けられる。ゲート電極層１２は、基板１０の表面に直交するｚ方向に延びる。ゲート電極層１２は、複数のソース・ドレイン電極層１６を貫通する。
ゲート電極層１２は、ｘ方向及びｙ方向に繰り返し配置される。例えば、第２のゲート電極層１２ｂは、第１のゲート電極層１２ａのｙ方向に設けられる。また、例えば、第３のゲート電極層１２ｃは、第１のゲート電極層１２ａのｘ方向に設けられる。
ゲート電極層１２は、メモリセルトランジスタＭＴのゲート電極として機能する。
ゲート電極層１２は、導電体である。ゲート電極層１２は、例えば、多結晶シリコン、アモルファスシリコン、又は単結晶シリコンを含む。ゲート電極層１２は、例えば、ｐ型不純物を含むシリコン、又は、ｎ型不純物を含むシリコンである。
ゲート電極層１２は、柱状である。ゲート電極層１２は、例えば、円柱状である。
半導体層１４は、ゲート電極層１２を囲む。例えば、第１の半導体層１４ａは、第１のゲート電極層１２ａを囲む。また、例えば、第２の半導体層１４ｂは、第１のゲート電極層１２ａを囲む。また、例えば、第３の半導体層１４ｃは、第２のゲート電極層１２ｂを囲む。また、例えば、第４の半導体層１４ｄは、第２のゲート電極層１２ｂを囲む。また、例えば、第５の半導体層１４ｅは、第３のゲート電極層１２ｃを囲む。また、例えば、第６の半導体層１４ｆは、第３のゲート電極層１２ｃを囲む。
半導体層１４は、メモリセルトランジスタＭＴのチャネルとして機能する。メモリセルトランジスタＭＴは、ゲート電極層１２の回りをチャネルとなる半導体層１４が取り囲んでいる。
半導体層１４は、例えば、多結晶シリコン、アモルファスシリコン、又は単結晶シリコンを含む。半導体層１４は、多結晶シリコン、アモルファスシリコン、又は単結晶シリコンである。半導体層１４は、例えば、導電性不純物を積極的には導入しないノンドープシリコンである。半導体層１４の中のｎ型不純物濃度又はｐ型不純物濃度は、例えば、１×１０１４ｃｍ－３以下である。
半導体層１４のｚ方向の厚さは、例えば、１０ｎｍ以上１００ｎｍ以下である。半導体層１４のトンネル絶縁膜２０と層間絶縁層３６との間の厚さは、例えば、半導体層１４のｚ方向の厚さよりも薄い。
ソース・ドレイン電極層１６は、基板１０の上に設けられる。ソース・ドレイン電極層１６は、ｚ方向に繰り返し設けられる。
ソース・ドレイン電極層１６は、ゲート電極層１２を囲む。また、ｚ方向に隣り合う２つのソース・ドレイン電極層１６の間には、半導体層１４が設けられる。ｚ方向に隣り合う２つのソース・ドレイン電極層１６は、間に設けられた半導体層１４に接する。
例えば、第１のソース・ドレイン電極層１６ａは第１のゲート電極層１２ａを囲む。また、例えば、第２のソース・ドレイン電極層１６ｂは第１のゲート電極層１２ａを囲む。また、例えば、第３のソース・ドレイン電極層１６ｃは第１のゲート電極層１２ａを囲む。
例えば、第１の半導体層１４ａは、第１のソース・ドレイン電極層１６ａと第２のソース・ドレイン電極層１６ｂとの間に設けられる。第１のソース・ドレイン電極層１６ａ及び第２のソース・ドレイン電極層１６ｂは、第１の半導体層１４ａに接する。
例えば、第２の半導体層１４ｂは、第２のソース・ドレイン電極層１６ｂと第３のソース・ドレイン電極層１６ｃとの間に設けられる。第２のソース・ドレイン電極層１６ｂ及び第３のソース・ドレイン電極層１６ｃは、第２の半導体層１４ｂに接する。
例えば、第３の半導体層１４ｃは、第１のソース・ドレイン電極層１６ａと第２のソース・ドレイン電極層１６ｂとの間に設けられる。第１のソース・ドレイン電極層１６ａ及び第２のソース・ドレイン電極層１６ｂは、第３の半導体層１４ｃに接する。
例えば、第４の半導体層１４ｄは、第２のソース・ドレイン電極層１６ｂと第３のソース・ドレイン電極層１６ｃとの間に設けられる。第２のソース・ドレイン電極層１６ｂ及び第３のソース・ドレイン電極層１６ｃは、第４の半導体層１４ｄに接する。
例えば、第５の半導体層１４ｅは、第１のソース・ドレイン電極層１６ａと第２のソース・ドレイン電極層１６ｂとの間に設けられる。第１のソース・ドレイン電極層１６ａ及び第２のソース・ドレイン電極層１６ｂは、第５の半導体層１４ｅに接する。
例えば、第６の半導体層１４ｆは、第２のソース・ドレイン電極層１６ｂと第３のソース・ドレイン電極層１６ｃとの間に設けられる。第２のソース・ドレイン電極層１６ｂ及び第３のソース・ドレイン電極層１６ｃは、第６の半導体層１４ｆに接する。
ソース・ドレイン電極層１６は、メモリセルトランジスタＭＴのソース・ドレイン電極として機能する。
ソース・ドレイン電極層１６は、導電体である。ソース・ドレイン電極層１６は、例えば、半導体である。ソース・ドレイン電極層１６は、例えば、多結晶シリコン、アモルファスシリコン、又は単結晶シリコンを含む。ソース・ドレイン電極層１６は、例えば、ｐ型不純物を含むシリコン、又は、ｎ型不純物を含むシリコンである。
ソース・ドレイン電極層１６は、例えば、金属である。ソース・ドレイン電極層１６は、例えば、タングステン、モリブデン、又は窒化チタンを含む。ソース・ドレイン電極層１６は、例えば、タングステン、モリブデン、又は窒化チタンである。
ソース・ドレイン電極層１６は、例えば、板状である。
ｚ方向に隣り合う２つのソース・ドレイン電極層１６の間には、層間絶縁層３６が設けられる。
ソース・ドレイン電極層１６は、図４及び図６に示すように、メモリセルアレイ１０１の端部で階段構造を有する。
ソース・ドレイン電極層１６のｙ方向の幅は、基板１０に近づくにしたがって大きくなる。ソース・ドレイン電極層１６のｙ方向の幅は、ゲート電極配線２４から離れるにしたがって大きくなる。
例えば、第２のソース・ドレイン電極層１６ｂのｙ方向の幅は、第１のソース・ドレイン電極層１６ａのｙ方向の幅よりも大きい。また、例えば、第３のソース・ドレイン電極層１６ｃのｙ方向の幅は、第２のソース・ドレイン電極層１６ｂのｙ方向の幅よりも大きい。
電荷蓄積層１８は、ゲート電極層１２と半導体層１４との間に設けられる。電荷蓄積層１８は、ゲート電極層１２を囲む。
例えば、第１の電荷蓄積層１８ａは、第１のゲート電極層１２ａと第１の半導体層１４ａとの間に設けられる。例えば、第２の電荷蓄積層１８ｂは、第１のゲート電極層１２ａと第２の半導体層１４ｂとの間に設けられる。
例えば、第３の電荷蓄積層１８ｃは、第２のゲート電極層１２ｂと第３の半導体層１４ｃとの間に設けられる。例えば、第４の電荷蓄積層１８ｄは、第２のゲート電極層１２ｂと第４の半導体層１４ｄとの間に設けられる。
例えば、第５の電荷蓄積層１８ｅは、第３のゲート電極層１２ｃと第５の半導体層１４ｅとの間に設けられる。例えば、第６の電荷蓄積層１８ｆは、第３のゲート電極層１２ｃと第６の半導体層１４ｆとの間に設けられる。
電荷蓄積層１８は、トンネル絶縁膜２０とブロック絶縁膜２２との間に設けられる。
ｚ方向に隣り合う２つの電荷蓄積層１８は、離隔する。ｚ方向に隣り合う２つの電荷蓄積層１８の間には、層間絶縁層３６が設けられる。
例えば、第１の電荷蓄積層１８ａと第２の電荷蓄積層１８ｂは、ｚ方向に離隔する。第１の電荷蓄積層１８ａと第２の電荷蓄積層１８ｂの間には、層間絶縁層３６が設けられる。
電荷蓄積層１８は、電荷を蓄積する機能を有する。電荷は、例えば、電子である。電荷蓄積層１８に蓄積される電荷の量に応じて、メモリセルトランジスタＭＴの閾値電圧が変化する。この閾値電圧の変化を利用することで、１個のメモリセルＭＣがデータを記憶することが可能となる。電荷蓄積層１８に蓄積される電荷の量が多くなると、閾値電圧の変化量が大きくなる。
例えば、メモリセルトランジスタＭＴの閾値電圧が変化することで、メモリセルトランジスタＭＴがオンする電圧が変化する。例えば、閾値電圧が高い状態をデータ“０”、閾値電圧が低い状態をデータ“１”と定義すると、メモリセルは“０”と“１”の１ビットデータを記憶することが可能となる。
電荷蓄積層１８は、導電体である。電荷蓄積層１８は、例えば、半導体である。電荷蓄積層１８は、例えば、多結晶シリコン、アモルファスシリコン、又は単結晶シリコンを含む。電荷蓄積層１８は、例えば、ｐ型不純物を含むシリコン、又は、ｎ型不純物を含むシリコンである。
電荷蓄積層１８は、例えば、金属である。電荷蓄積層１８は、例えば、タングステン、モリブデン、又は窒化チタンを含む。電荷蓄積層１８は、例えば、タングステン、モリブデン、又は窒化チタンである。
トンネル絶縁膜２０は、電荷蓄積層１８と半導体層１４との間に設けられる。トンネル絶縁膜２０は、電荷蓄積層１８を囲む。
例えば、トンネル絶縁膜２０は、第１の電荷蓄積層１８ａと第１の半導体層１４ａとの間に設けられる。トンネル絶縁膜２０は、例えば、第１の電荷蓄積層１８ａを囲む。
トンネル絶縁膜２０は、半導体層１４と電荷蓄積層１８との間で電荷を通過させる機能を有する。
トンネル絶縁膜２０は、例えば、酸化物、酸窒化物、又は、窒化物である。トンネル絶縁膜２０は、例えば、酸化シリコン、窒化シリコン、又は酸窒化シリコンを含む。トンネル絶縁膜２０は、例えば、酸化シリコン膜である。
ブロック絶縁膜２２は、電荷蓄積層１８とゲート電極層１２との間に設けられる。ブロック絶縁膜２２は、ゲート電極層１２を囲む。
例えば、ブロック絶縁膜２２は、第１の電荷蓄積層１８ａと第１のゲート電極層１２ａとの間に設けられる。ブロック絶縁膜２２は、第１のゲート電極層１２ａを囲む。
ブロック絶縁膜２２は、電荷蓄積層１８とゲート電極層１２との間に流れる電流を阻止する機能を有する。
ブロック絶縁膜２２は、例えば、酸化物、酸窒化物、又は、窒化物である。ブロック絶縁膜２２は、例えば、酸化シリコン又は酸化アルミニウムを含む。ブロック絶縁膜２２は、例えば、酸化シリコン膜又は酸化アルミニウム膜である。
ゲート電極配線２４は、ｘ方向に延びる。例えば、第１のゲート電極配線２４ａは、ｘ方向に延びる。例えば、第２のゲート電極配線２４ｂは、ｘ方向に延びる。
ゲート電極配線２４とゲート電極層１２との間には、選択ゲートトランジスタＳＴが設けられる。選択ゲートトランジスタＳＴは、ゲート電極配線２４及びゲート電極層１２に電気的に接続される。
例えば、第１のゲート電極配線２４ａと第１のゲート電極層１２ａとの間には、第１の選択ゲートトランジスタＳＴ１が設けられる。第１の選択ゲートトランジスタＳＴ１は、第１のゲート電極配線２４ａ及び第１のゲート電極層１２ａに電気的に接続される。なお、図２の回路図において、第１のゲート電極配線２４ａ及び第１のゲート電極層１２ａは、それぞれ、第１のグローバルワード線ＧＷＬ１及び第１のコントロールゲートＣＧ１に対応する。
例えば、第２のゲート電極配線２４ｂと第２のゲート電極層１２ｂとの間には、第２の選択ゲートトランジスタＳＴ２が設けられる。第２の選択ゲートトランジスタＳＴ２は、第２のゲート電極配線２４ｂ及び第２のゲート電極層１２ｂに電気的に接続される。なお、図２の回路図において、第２のゲート電極配線２４ｂ及び第２のゲート電極層１２ｂは、それぞれ、第２のグローバルワード線ＧＷＬ２及び第２のコントロールゲートＣＧ２に対応する。
例えば、第１のゲート電極配線２４ａと第３のゲート電極層１２ｃとの間には、第４の選択ゲートトランジスタＳＴ４が設けられる。第４の選択ゲートトランジスタＳＴ４は、第１のゲート電極配線２４ａ及び第３のゲート電極層１２ｃに電気的に接続される。なお、図２の回路図において、第１のゲート電極配線２４ａ及び第３のゲート電極層１２ｃは、それぞれ、第１のグローバルワード線ＧＷＬ１及び第４のコントロールゲートＣＧ４に対応する。
選択ゲートトランジスタＳＴは、ゲート電極配線２４とゲート電極層１２との間の導通状態と非導通状態を切り替えるスイッチングトランジスタとして機能する。
選択ゲート配線２６は、ゲート電極配線２４と交差する方向に延びる。選択ゲート配線２６は、ｙ方向に延びる。選択ゲート配線２６は、ゲート電極層１２に対向する。なお、図３、図５では選択ゲート配線２６が一本のゲート電極層１２の両側に分割された構造を例示しているが、例えば、選択ゲート配線２６が一本のゲート電極層１２の周りを囲むＳｕｒｒｏｕｄｅｄ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ構造を有していても構わない。
選択ゲート配線２６は、選択ゲートトランジスタＳＴのゲート電極として機能する。
ソース線２８は、ソース・ドレイン電極層１６の上に設けられる。ソース線２８は、ソース・ドレイン電極層１６のｚ方向に設けられる。ソース線２８は、複数のソース・ドレイン電極層１６の中の一部のソース・ドレイン電極層１６に電気的に接続される。
第１のソース線２８ａは、第１のソース・ドレイン電極層１６ａに電気的に接続される。第２のソース線２８ｂは、第３のソース・ドレイン電極層１６ｃに電気的に接続される。第３のソース線２８ｃは、第５のソース・ドレイン電極層１６ｅに電気的に接続される。
ビット線３０は、ソース・ドレイン電極層１６の上に設けられる。ビット線３０は、ソース・ドレイン電極層１６のｚ方向に設けられる。ビット線３０は、複数のソース・ドレイン電極層１６の中の一部のソース・ドレイン電極層１６に電気的に接続される。
第１のビット線３０ａは、第２のソース・ドレイン電極層１６ｂに電気的に接続される。第２のビット線３０ｂは、第４のソース・ドレイン電極層１６ｄに電気的に接続される。
コンタクトプラグ３２は、ソース・ドレイン電極層１６の上に設けられる。コンタクトプラグ３２は、ｚ方向に延びる。
複数のコンタクトプラグ３２の一部は、ソース・ドレイン電極層１６とソース線２８との間に設けられる。複数のコンタクトプラグ３２の一部は、ソース・ドレイン電極層１６及びソース線２８に電気的に接続される。
複数のコンタクトプラグ３２の別の一部は、ソース・ドレイン電極層１６とビット線３０との間に設けられる。複数のコンタクトプラグ３２の別の一部は、ソース・ドレイン電極層１６及びビット線３０と電気的に接続される。
第１のコンタクトプラグ３２ａは、第１のソース・ドレイン電極層１６ａと第１のソース線２８ａとの間に設けられる。第１のコンタクトプラグ３２ａは、第１のソース・ドレイン電極層１６ａ及び第１のソース線２８ａと電気的に接続される。
第２のコンタクトプラグ３２ｂは、第２のソース・ドレイン電極層１６ｂと第１のビット線３０ａとの間に設けられる。第２のコンタクトプラグ３２ｂは、第２のソース・ドレイン電極層１６ｂ及び第１のビット線３０ａと電気的に接続される。
第３のコンタクトプラグ３２ｃは、第３のソース・ドレイン電極層１６ｃと第２のソース線２８ｂとの間に設けられる。第３のコンタクトプラグ３２ｃは、第３のソース・ドレイン電極層１６ｃ及び第２のソース線２８ｂと電気的に接続される。
第４のコンタクトプラグ３２ｄは、第４のソース・ドレイン電極層１６ｄと第２のビット線３０ｂとの間に設けられる。第４のコンタクトプラグ３２ｄは、第４のソース・ドレイン電極層１６ｄ及び第２のビット線３０ｂと電気的に接続される。
第５のコンタクトプラグ３２ｅは、第５のソース・ドレイン電極層１６ｅと第３のソース線２８ｃとの間に設けられる。第５のコンタクトプラグ３２ｅは、第５のソース・ドレイン電極層１６ｅ及び第３のソース線２８ｃと電気的に接続される。
第１のコンタクトプラグ３２ａ、第３のコンタクトプラグ３２ｃ、及び第５のコンタクトプラグ３２ｅは、ソース・ドレイン電極層１６のｙ方向の第１の端部に接続される。第２のコンタクトプラグ３２ｂ及び第４のコンタクトプラグ３２ｄは、ソース・ドレイン電極層１６のｙ方向において、第１の端部とは反対側の第２の端部に接続される。
例えば、第１のコンタクトプラグ３２ａと第１のゲート電極層１２ａとの間のｙ方向の距離は、第１のコンタクトプラグ３２ａと第２のゲート電極層１２ｂとの間のｙ方向の距離よりも小さい。また、第２のコンタクトプラグ３２ｂと第１のゲート電極層１２ａとの間のｙ方向の距離は、第２のコンタクトプラグ３２ｂと第２のゲート電極層１２ｂとのｙ方向の間の距離よりも大きい。また、第３のコンタクトプラグ３２ｃと第１のゲート電極層１２ａとの間のｙ方向の距離は、第３のコンタクトプラグ３２ｃと第２のゲート電極層１２ｂとの間のｙ方向の距離よりも小さい。
例えば、ｙ方向において、第１のコンタクトプラグ３２ａと第２のコンタクトプラグ３２ｂの間に、ゲート電極配線２４が設けられる。
層間絶縁層３６は、メモリセルアレイ１０１の中に設けられる導電体の間を電気的に絶縁する機能を有する。
層間絶縁層３６は、例えば、半導体層１４を囲む。層間絶縁層３６は、例えば、ｙ方向又はｘ方向に隣り合う２つの半導体層１４の間に設けられる。
層間絶縁層３６は、例えば、ｚ方向に隣り合う２つの電荷蓄積層１８の間に設けられる。層間絶縁層３６は、例えば、ｚ方向に隣り合う２つのソース・ドレイン電極層１６の間に設けられる。
層間絶縁層３６は、例えば、例えば、酸化物、酸窒化物、又は、窒化物である。層間絶縁層３６は、例えば、酸化シリコン、窒化シリコン、又は酸窒化シリコンを含む。層間絶縁層３６は、例えば、酸化シリコンである。
次に、第１の実施形態の半導体記憶装置の製造方法の一例について説明する。
図１０、図１１、図１２、図１３、図１４、図１５、図１６、図１７、図１８、図１９、図２０、及び図２１は、第１の実施形態の半導体記憶装置の製造方法を示す模式断面図である。図１０ないし図２１は、それぞれ、図７に対応する断面を示す。図１０ないし図２１は、半導体記憶装置のメモリセルアレイ１０１の製造方法の一例を示す図である。
最初に、図示しない基板の上に、窒化シリコン層５０と酸化シリコン層５１とを交互に積層する（図１０）。
窒化シリコン層５０と酸化シリコン層５１は、例えば、Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法（ＣＶＤ法）により形成する。酸化シリコン層５１の一部は、最終的に層間絶縁層３６となる。
次に、窒化シリコン層５０と酸化シリコン層５１にメモリ穴５３を形成する（図１１）。メモリ穴５３は、窒化シリコン層５０と酸化シリコン層５１を貫通する。メモリ穴５３は、例えば、リソグラフィ法とＲｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ法（ＲＩＥ法）により形成する。
次に、メモリ穴５３の内側から、酸化シリコン層５１の一部を横方向に後退させる（図１２）。メモリ穴５３の内壁に凹部が形成される。酸化シリコン層５１は、例えば、ウェットエッチング法により除去する。
次に、メモリ穴５３の内壁に第１のアモルファスシリコン膜５４を堆積する（図１３）。第１のアモルファスシリコン膜５４は、メモリ穴５３の内壁に形成された凹部が埋め込まれるように形成する。
第１のアモルファスシリコン膜５４は、導電性不純物を含まないノンドープの膜である。第１のアモルファスシリコン膜５４は、例えば、ＣＶＤ法により形成する。第１のアモルファスシリコン膜５４は、最終的には半導体層１４となる。
次に、メモリ穴５３の内壁の表面の第１のアモルファスシリコン膜５４を除去する（図１４）。メモリ穴５３の凹部の一部に第１のアモルファスシリコン膜５４が残る。第１のアモルファスシリコン膜５４は、例えば、等方性のドライエッチングにより除去する。
次に、メモリ穴５３の凹部に第１の酸化シリコン膜５５と第２のアモルファスシリコン膜５６とを形成する（図１５）。第２のアモルファスシリコン膜５６は、導電性不純物を含む導電体である。
例えば、第１の酸化シリコン膜５５及び第２のアモルファスシリコン膜５６をＣＶＤ法によって形成した後、ＲＩＥ法によりメモリ穴５３の内壁の表面の第１の酸化シリコン膜５５及び第２のアモルファスシリコン膜５６を除去する。
第１の酸化シリコン膜５５は、最終的にトンネル絶縁膜２０となる。また、第２のアモルファスシリコン膜５６は最終的に電荷蓄積層１８となる。
次に、メモリ穴５３の内側から、窒化シリコン層５０の一部を横方向に後退させる（図１６）。メモリ穴５３の内壁に凹部が形成される。窒化シリコン層５０の一部は、例えば、等方性のドライエッチングにより除去する。
次に、メモリ穴５３の凹部に第２の酸化シリコン膜５７を形成する（図１７）。例えば、第２の酸化シリコン膜５７をＣＶＤ法によって形成した後、ＲＩＥ法によりメモリ穴５３の内壁の表面の第２の酸化シリコン膜５７を除去する。第２の酸化シリコン膜５７は、最終的に層間絶縁層３６の一部となる。
次に、メモリ穴５３の内壁に酸化アルミニウム膜５８を形成する（図１８）。酸化アルミニウム膜５８は、例えば、ＣＶＤ法により形成する。酸化アルミニウム膜５８は、最終的にはブロック絶縁膜２２となる。
次に、メモリ穴５３を第３のアモルファスシリコン膜６０で埋め込む（図１９）。第３のアモルファスシリコン膜６０は、導電性不純物を含む導電体である。第３のアモルファスシリコン膜６０は、例えば、ＣＶＤ法により形成する。第３のアモルファスシリコン膜６０は、最終的にはゲート電極層１２となる。
次に、図示しないエッチング用の溝を用いて、窒化シリコン層５０をウェットエッチングにより選択的に除去する（図２０）。窒化シリコン層５０を、酸化シリコン層５１、第１のアモルファスシリコン膜５４、及び第２の酸化シリコン膜５７に対して選択的にエッチングする。
次に、窒化シリコン層５０が除去された領域に、第４のアモルファスシリコン膜６１を形成する（図２１）。第４のアモルファスシリコン膜６１は、導電性不純物を含む導電体である。第４のアモルファスシリコン膜６１は、例えば、ＣＶＤ法により形成する。第４のアモルファスシリコン膜６１は、最終的にはソース・ドレイン電極層１６となる。なお、第１ないし第４のアモルファスシリコン膜を結晶化させる結晶化アニールが追加されても良い。
その後、例えば、第３のアモルファスシリコン膜６０の上に接続される第５のアモルファスシリコン膜のピラーを形成する。第５のアモルファスシリコン膜の導電性不純物の濃度は、第３のアモルファスシリコン膜６０の導電性不純物の濃度よりも低い。そして、第５のアモルファスシリコン膜のピラーの側面に酸化シリコン層を形成する。さらに、第５のアモルファスシリコン膜のピラーとの間に酸化シリコン層を挟む第６のアモルファスシリコン膜を形成する。
第５のアモルファスシリコン膜のピラーは、最終的に選択ゲートトランジスタＳＴのチャネルとなる。また、酸化シリコン層は、選択ゲートトランジスタＳＴのゲート絶縁層となる。また、第６のアモルファスシリコン膜は最終的に、選択ゲートトランジスタＳＴのゲート電極、すなわち、選択ゲート配線２６となる。
以上の製造方法により、第１の実施形態の半導体記憶装置のメモリセルアレイ１０１が製造される。
次に、第１の実施形態の半導体記憶装置の作用及び効果について説明する。
ＮＯＲ型フラッシュメモリは、例えば、ＮＡＮＤ型フラッシュメモリと比較して、読み出し速度が速く、ランダムアクセスが可能であるという優れた特性を備える。例えば、製造コストを低減するために、ＮＯＲ型フラッシュメモリの集積度の向上が期待される。
第１の実施形態のフラッシュメモリ１００は、メモリセルアレイ１０１の中で複数のメモリセルＭＣが３次元的に配置される。したがって、例えば、複数のメモリセルＭＣが２次元的に配置されるフラッシュメモリと比較して、集積度が向上する。よって、例えば、フラッシュメモリ１００の製造コストが低減できる。
また、フラッシュメモリ１００のメモリセルトランジスタＭＴのソース・ドレイン領域は、導電性不純物を含む半導体の膜、又は、金属の膜で形成できる。したがって、例えば、イオン注入法を用いてソース・ドレイン領域を形成する場合と比較してソース・ドレイン領域の接合を浅く形成することができる。よって、メモリセルトランジスタＭＴの短チャネル効果が抑制できる。
メモリセルトランジスタＭＴの短チャネル効果が抑制されることで、例えば、メモリセルトランジスタＭＴのゲート長を微細化でき、フラッシュメモリ１００の集積度を向上させることができる。また、例えば、短チャネル効果に伴う熱電子書き込み効率の低下が抑制され、書き込み特性に優れたフラッシュメモリ１００が実現できる。
ソース・ドレイン領域の接合を浅くし、短チャネル効果を抑制する観点から、ソース・ドレイン電極層１６は、金属であることが好ましい。
以上、第１の実施形態によれば、集積度の向上が可能なＮＯＲ型フラッシュメモリを提供できる。
（第２の実施形態）
第２の実施形態の半導体記憶装置は、第３のゲート電極層を囲む第５の半導体層と、第５の半導体層に対して第１の方向に設けられ、第３のゲート電極層を囲む第６の半導体層と、第１の電極層と第３の方向に離隔して設けられ、第３のゲート電極層を囲み、第５の半導体層に接する第４の電極層と、第２の電極層と第３の方向に離隔して設けられ、第３のゲート電極層を囲み、第５の半導体層及び第６の半導体層に接し、第４の電極層との間に第５の半導体層が設けられた第５の電極層と、第３の電極層と第３の方向に離隔して設けられ、第３のゲート電極層を囲み、第６の半導体層に接し、第５の電極層との間に第６の半導体層が設けられた第６の電極層と、第３のゲート電極層と第５の半導体層との間に設けられた導電体の第５の電荷蓄積層と、第３のゲート電極層と第６の半導体層との間に設けられた導電体の第６の電荷蓄積層と、を更に備える点で、第１の実施形態の半導体記憶装置と異なる。具体的には、第２の実施形態の半導体記憶装置は、ソース・ドレイン領域がｘ方向に分割されている点で、第１の実施形態の半導体記憶装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
第２の実施形態の半導体記憶装置は、フラッシュメモリ２００である。フラッシュメモリ２００は、ランダムアクセスが可能なＮＯＲ型フラッシュメモリである。フラッシュメモリ２００のメモリセルは、電荷蓄積層が導電体である。フラッシュメモリ２００のメモリセルは、いわゆる、Ｆｌｏａｔｉｎｇ Ｇａｔｅ型のメモリセルである。
図２２は、第２の実施形態の半導体記憶装置のメモリセルアレイの回路図である。
第２の実施形態のフラッシュメモリ２００のメモリセルアレイ２０１は、図２２に示すように、複数のメモリセルトランジスタＭＴ、複数のコントロールゲートＣＧ、複数のソース線ＳＬ、複数のビット線ＢＬ、複数のグローバルワード線ＧＷＬ、複数の選択ゲートトランジスタＳＴ、及び、複数の選択ゲート線ＳＧＬを含む。
複数のコントロールゲートＣＧは、例えば、第１のコントロールゲートＣＧ１、第２のコントロールゲートＣＧ２、第３のコントロールゲートＣＧ３、第４のコントロールゲートＣＧ４、第５のコントロールゲートＣＧ５、第６のコントロールゲートＣＧ６、第７のコントロールゲートＣＧ７、第８のコントロールゲートＣＧ８、及び第９のコントロールゲートＣＧ９を含む。
複数のソース線ＳＬは、例えば、第１のソース線ＳＬ１、第２のソース線ＳＬ２、第３のソース線ＳＬ３、第４のソース線ＳＬ４、第５のソース線ＳＬ５、第６のソース線ＳＬ６、第７のソース線ＳＬ７、第８のソース線ＳＬ８、及び第９のソース線ＳＬ９を含む。また、複数のビット線ＢＬは、例えば、第１のビット線ＢＬ１、第２のビット線ＢＬ２、第３のビット線ＢＬ３、第４のビット線ＢＬ４、第５のビット線ＢＬ５、及び第６のビット線ＢＬ６を含む。また、複数のグローバルワード線ＧＷＬは、例えば、第１のグローバルワード線ＧＷＬ１、第２のグローバルワード線ＧＷＬ２、及び第３のグローバルワード線ＧＷＬ３を含む。
複数の選択ゲートトランジスタＳＴは、例えば、第１の選択ゲートトランジスタＳＴ１、第２の選択ゲートトランジスタＳＴ２、第３の選択ゲートトランジスタＳＴ３、第４の選択ゲートトランジスタＳＴ４、第５の選択ゲートトランジスタＳＴ５、第６の選択ゲートトランジスタＳＴ６、第７の選択ゲートトランジスタＳＴ７、第８の選択ゲートトランジスタＳＴ８、及び第９の選択ゲートトランジスタＳＴ９を含む。第１の選択ゲートトランジスタＳＴ１は、第１のトランジスタの一例である。第２の選択ゲートトランジスタＳＴ２は、第２のトランジスタの一例である。第４の選択ゲートトランジスタＳＴ４は、第３のトランジスタの一例である。
複数の選択ゲート線ＳＧＬは、例えば、第１の選択ゲート線ＳＧＬ１、第２の選択ゲート線ＳＧＬ２、及び第３の選択ゲート線ＳＧＬ３を含む。
１本のコントロールゲートＣＧは、複数のメモリセルトランジスタＭＴのゲートに接続される。図２２は、１本のコントロールゲートＣＧに４個のメモリセルトランジスタＭＴのゲートが接続する場合を示す。それぞれのメモリセルトランジスタＭＴのソース及びドレインの一方がソース線ＳＬ、他方がビット線ＢＬに接続される。
１本のグローバルワード線ＧＷＬには、複数のコントロールゲートＣＧが接続される。図２２は、１本のグローバルワード線ＧＷＬに３本のコントロールゲートＣＧが接続される場合を示す。
グローバルワード線ＧＷＬとコントロールゲートＣＧの間には、選択ゲートトランジスタＳＴが設けられる。選択ゲートトランジスタＳＴは、グローバルワード線ＧＷＬとコントロールゲートＣＧを電気的に接続する。選択ゲート線ＳＧＬは、選択ゲートトランジスタＳＴのゲートに接続される。
例えば、１本のグローバルワード線ＧＷＬを選択し、１本の選択ゲート線ＳＧＬを選択して、選択ゲートトランジスタＳＴをオン動作させることで、１本のコントロールゲートＣＧを選択することができる。さらに、１本のソース線ＳＬ及び１本のビット線ＢＬを選択することで、１個のメモリセルトランジスタＭＴを選択し動作させることができる。
１個のメモリセルトランジスタＭＴを選択し動作させることで、メモリセルトランジスタＭＴに対応するメモリセルに記憶されたデータの読み出し動作や、メモリセルへのデータの書き込み動作が可能となる。
例えば、第１のグローバルワード線ＧＷＬ１を選択し、第１の選択ゲート線ＳＧＬ１を選択して、第１の選択ゲートトランジスタＳＴ１をオン動作させる。第１の選択ゲートトランジスタＳＴ１をオン動作させることにより、第１のグローバルワード線ＧＷＬ１に接続された第１のコントロールゲートＣＧ１が選択される。さらに、第１のソース線ＳＬ１及び第１のビット線ＢＬ１を選択することで、図２２中点線で囲まれた第１のメモリセルトランジスタＭＴ１を選択し動作させることができる。
また、例えば、第１のグローバルワード線ＧＷＬ１を選択し、第２の選択ゲート線ＳＧＬ２を選択して、第４の選択ゲートトランジスタＳＴ４をオン動作させる。第４の選択ゲートトランジスタＳＴ４をオン動作させることにより、第１のグローバルワード線ＧＷＬ１に接続された第４のコントロールゲートＣＧ４が選択される。さらに、第４のソース線ＳＬ４及び第３のビット線ＢＬ３を選択することで、図２２中点線で囲まれた第２のメモリセルトランジスタＭＴ２を選択し動作させることができる。
また、例えば、第１のグローバルワード線ＧＷＬ１を選択し、第３の選択ゲート線ＳＧＬ３を選択して、第７の選択ゲートトランジスタＳＴ７をオン動作させる。第７の選択ゲートトランジスタＳＴ７をオン動作させることにより、第１のグローバルワード線ＧＷＬ１に接続された第７のコントロールゲートＣＧ７が選択される。さらに、第７のソース線ＳＬ７及び第５のビット線ＢＬ５を選択することで、図２２中点線で囲まれた第３のメモリセルトランジスタＭＴ３を選択し動作させることができる。
第１のメモリセルトランジスタＭＴ１、第２のメモリセルトランジスタＭＴ２、及び第３のメモリセルトランジスタＭＴ３は、同じ第１のグローバルワード線ＧＷＬ１に接続される。しかしながら、第１のメモリセルトランジスタＭＴ１、第２のメモリセルトランジスタＭＴ２、及び第３のメモリセルトランジスタＭＴ３はソース線ＳＬ及びビット線ＢＬを共有していないため、独立して動作させることができる。第２の実施形態のフラッシュメモリ２００においては、同一のグローバルワード線ＧＷＬに接続される複数のメモリセルＭＣに同時にアクセスすることができる。
図２３は、第２の実施形態の半導体記憶装置のメモリセルアレイの模式図である。図２３は、メモリセルアレイ２０１のパターンレイアウトを示す図である。
図２４及び図２５は、第２の実施形態の半導体記憶装置のメモリセルアレイの模式断面図である。図２４は、図２３のＡＡ’断面である。図２５は、図２３のＢＢ’断面である。
図２３、図２４、及び図２５において、ｘ方向は第３の方向の一例である。ｙ方向は第２の方向の一例である。ｚ方向は第１の方向の一例である。ｘ方向、ｙ方向、及びｚ方向は互いに直交する。ｘ方向、ｙ方向、及びｚ方向は互いに垂直は方向である。なお、第３の方向とはｘ方向のプラス方向及びマイナス方向の両方向を含む概念である。また、第２の方向とはｙ方向のプラス方向及びマイナス方向の両方向を含む概念である。また、第１の方向とはｚ方向のプラス方向及びマイナス方向の両方向を含む概念である。
第２の実施形態のフラッシュメモリ２００のメモリセルアレイ２０１は、基板１０、複数のゲート電極層１２、複数の半導体層１４、複数のソース・ドレイン電極層１６、複数の電荷蓄積層１８、トンネル絶縁膜２０、ブロック絶縁膜２２、複数のゲート電極配線２４、複数の選択ゲート配線２６、複数のソース線２８、複数のビット線３０、複数のコンタクトプラグ３２、及び層間絶縁層３６を備える。
トンネル絶縁膜２０は、第１の絶縁膜の一例である。ブロック絶縁膜２２は、第２の絶縁膜の一例である。層間絶縁層３６は、絶縁層の一例である。
複数のゲート電極層１２は、第１のゲート電極層１２ａ、第２のゲート電極層１２ｂ、及び第３のゲート電極層１２ｃを含む。第１のゲート電極層１２ａ、第２のゲート電極層１２ｂ、及び第３のゲート電極層１２ｃは、それぞれ、図２２の回路図の第１のコントロールゲートＣＧ１、第２のコントロールゲートＣＧ２、及び第４のコントロールゲートＣＧ４に機能的に対応する。
複数の半導体層１４は、第１の半導体層１４ａ、第２の半導体層１４ｂ、第３の半導体層１４ｃ、第４の半導体層１４ｄ、第５の半導体層１４ｅ、及び第６の半導体層１４ｆを含む。
複数のソース・ドレイン電極層１６は、第１のソース・ドレイン電極層１６ａ、第２のソース・ドレイン電極層１６ｂ、第３のソース・ドレイン電極層１６ｃ、第４のソース・ドレイン電極層１６ｄ、第５のソース・ドレイン電極層１６ｅ、第６のソース・ドレイン電極層１６ｆ、第７のソース・ドレイン電極層１６ｇ、第８のソース・ドレイン電極層１６ｈ、第９のソース・ドレイン電極層１６ｉ、第１０のソース・ドレイン電極層１６ｊ、第１１のソース・ドレイン電極層１６ｋ、第１２のソース・ドレイン電極層１６ｌ、第１３のソース・ドレイン電極層１６ｍ、第１４のソース・ドレイン電極層１６ｎ、及び第１５のソース・ドレイン電極層１６ｏを含む。第１のソース・ドレイン電極層１６ａは、第１の電極層の一例である。第２のソース・ドレイン電極層１６ｂは、第２の電極層の一例である。第３のソース・ドレイン電極層１６ｃは、第３の電極層の一例である。第６のソース・ドレイン電極層１６ｆは、第４の電極層の一例である。第７のソース・ドレイン電極層１６ｇは、第５の電極層の一例である。第８のソース・ドレイン電極層１６ｈは、第６の電極層の一例である。
第１のソース・ドレイン電極層１６ａ、第３のソース・ドレイン電極層１６ｃ、第５のソース・ドレイン電極層１６ｅ、第６のソース・ドレイン電極層１６ｆ、第８のソース・ドレイン電極層１６ｈ、第１０のソース・ドレイン電極層１６ｊ、第１１のソース・ドレイン電極層１６ｋ、第１３のソース・ドレイン電極層１６ｍ、及び第１５のソース・ドレイン電極層１６ｏは、それぞれ図２２の回路図の第１のソース線ＳＬ１、第２のソース線ＳＬ２、第３のソース線ＳＬ３、第４のソース線ＳＬ４、第５のソース線ＳＬ５、第６のソース線ＳＬ６、第７のソース線ＳＬ７、第８のソース線ＳＬ８、及び第９のソース線ＳＬ９に機能的に対応する。
また、第２のソース・ドレイン電極層１６ｂ、第４のソース・ドレイン電極層１６ｄ、第７のソース・ドレイン電極層１６ｇ、第９のソース・ドレイン電極層１６ｉ、第１２のソース・ドレイン電極層１６ｌ、及び第１４のソース・ドレイン電極層１６ｎは、それぞれ図２２の回路図の第１のビット線ＢＬ１、第２のビット線ＢＬ２、第３のビット線ＢＬ３、第４のビット線ＢＬ４、第５のビット線ＢＬ５、及び第６のビット線ＢＬ６に機能的に対応する。
複数の電荷蓄積層１８は、第１の電荷蓄積層１８ａ、第２の電荷蓄積層１８ｂ、第３の電荷蓄積層１８ｃ、第４の電荷蓄積層１８ｄ、第５の電荷蓄積層１８ｅ、及び第６の電荷蓄積層１８ｆを含む。
複数のゲート電極配線２４は、第１のゲート電極配線２４ａ、第２のゲート電極配線２４ｂ、及び第３のゲート電極配線２４ｃを含む。第１のゲート電極配線２４ａ、第２のゲート電極配線２４ｂ、及び第３のゲート電極配線２４ｃは、それぞれ、図２２の回路図の第１のグローバルワード線ＧＷＬ１、第２のグローバルワード線ＧＷＬ２、及び第３のグローバルワード線ＧＷＬ３に機能的に対応する。
複数のソース線２８は、第１のソース線２８ａ、第２のソース線２８ｂ、第３のソース線２８ｃ、第４のソース線２８ｄ、第５のソース線２８ｅ、第６のソース線２８ｆ、第７のソース線２８ｇ、第８のソース線２８ｈ、及び第９のソース線２８ｉを含む。第１のソース線２８ａは、第１の配線の一例である。第２のソース線２８ｂは、第３の配線の一例である。第４のソース線２８ｄは、第４の配線の一例である。第５のソース線２８ｅは、第６の配線の一例である。
第１のソース線２８ａ、第２のソース線２８ｂ、第３のソース線２８ｃ、第４のソース線２８ｄ、第５のソース線２８ｅ、第６のソース線２８ｆ、第７のソース線２８ｇ、第８のソース線２８ｈ、及び第９のソース線２８ｉは、それぞれ図２２の回路図の第１のソース線ＳＬ１、第２のソース線ＳＬ２、第３のソース線ＳＬ３、第４のソース線ＳＬ４、第５のソース線ＳＬ５、第６のソース線ＳＬ６、第７のソース線ＳＬ７、第８のソース線ＳＬ８、及び第９のソース線ＳＬ９に機能的に対応する。
複数のビット線３０は、第１のビット線３０ａ、第２のビット線３０ｂ、第３のビット線３０ｃ、第４のビット線３０ｄ、第５のビット線３０ｅ、及び第６のビット線３０ｆを含む。第１のビット線３０ａは、第２の配線の一例である。第３のビット線３０ｃは、第５の配線の一例である。第１のビット線３０ａ、第２のビット線３０ｂ、第３のビット線３０ｃ、第４のビット線３０ｄ、第５のビット線３０ｅ、及び第６のビット線３０ｆは、それぞれ図２２の回路図の第１のビット線ＢＬ１、第２のビット線ＢＬ２、第３のビット線ＢＬ３、第４のビット線ＢＬ４、第５のビット線ＢＬ５、及び第６のビット線ＢＬ６に機能的に対応する。
複数のコンタクトプラグ３２は、第１のコンタクトプラグ３２ａ、第２のコンタクトプラグ３２ｂ、第３のコンタクトプラグ３２ｃ、第４のコンタクトプラグ３２ｄ、第５のコンタクトプラグ３２ｅ、第６のコンタクトプラグ３２ｆ、第７のコンタクトプラグ３２ｇ、第８のコンタクトプラグ３２ｈ、第９のコンタクトプラグ３２ｉ、第１０のコンタクトプラグ３２ｊ、第１１のコンタクトプラグ３２ｋ、第１２のコンタクトプラグ３２ｌ、第１３のコンタクトプラグ３２ｍ、第１４のコンタクトプラグ３２ｎ、及び第１５のコンタクトプラグ３２ｏを含む。第１のコンタクトプラグ３２ａは、第１の導電層の一例である。第２のコンタクトプラグ３２ｂは、第２の導電層の一例である。第３のコンタクトプラグ３２ｃは、第３の導電層の一例である。第６のコンタクトプラグ３２ｆは、第４の導電層の一例である。第７のコンタクトプラグ３２ｇは、第５の導電層の一例である。第８のコンタクトプラグ３２ｈは、第６の導電層の一例である。
第２の実施形態のフラッシュメモリ２００のメモリセルＭＣの構造は、第１の実施形態のフラッシュメモリ１００のメモリセルＭＣの構造と同様である。
例えば、第５の半導体層１４ｅは、第６のソース・ドレイン電極層１６ｆと第７のソース・ドレイン電極層１６ｇとの間に設けられる。第６のソース・ドレイン電極層１６ｆ及び第７のソース・ドレイン電極層１６ｇは、第５の半導体層１４ｅに接する。
例えば、第６の半導体層１４ｆは、第７のソース・ドレイン電極層１６ｇと第８のソース・ドレイン電極層１６ｈとの間に設けられる。第７のソース・ドレイン電極層１６ｇ及び第８のソース・ドレイン電極層１６ｈは、第６の半導体層１４ｆに接する。
ソース・ドレイン電極層１６は、例えば、板状である。
ソース・ドレイン電極層１６は、ｚ方向に分割されている。ｚ方向に離隔して隣り合う２つのソース・ドレイン電極層１６の間には、層間絶縁層３６が設けられる。ｚ方向に離隔して隣り合う２つのソース・ドレイン電極層１６の間は、電気的に分離されている。
ソース・ドレイン電極層１６は、ｘ方向に分割されている。ｘ方向に離隔して隣り合う２つのソース・ドレイン電極層１６の間には、層間絶縁層３６が設けられる。ｘ方向に離隔して隣り合う２つのソース・ドレイン電極層１６の間は電気的に分離されている。
例えば、ｘ方向に隣り合う第１のソース・ドレイン電極層１６ａと第６のソース・ドレイン電極層１６ｆとの間には、層間絶縁層３６が設けられる。例えば、ｘ方向に隣り合う第２のソース・ドレイン電極層１６ｂと第７のソース・ドレイン電極層１６ｇとの間には、層間絶縁層３６が設けられる。例えば、ｘ方向に隣り合う第３のソース・ドレイン電極層１６ｃと第８のソース・ドレイン電極層１６ｈとの間には、層間絶縁層３６が設けられる。
ソース線２８は、ソース・ドレイン電極層１６の上に設けられる。ソース線２８は、ソース・ドレイン電極層１６のｚ方向に設けられる。ソース線２８は、複数のソース・ドレイン電極層１６の中の一部のソース・ドレイン電極層１６に電気的に接続される。
第１のソース線２８ａは、第１のソース・ドレイン電極層１６ａに電気的に接続される。第２のソース線２８ｂは、第３のソース・ドレイン電極層１６ｃに電気的に接続される。第３のソース線２８ｃは、第５のソース・ドレイン電極層１６ｅに電気的に接続される。第４のソース線２８ｄは、第６のソース・ドレイン電極層１６ｆに電気的に接続される。第５のソース線２８ｅは、第８のソース・ドレイン電極層１６ｈに電気的に接続される。第６のソース線２８ｆは、第１０のソース・ドレイン電極層１６ｊに電気的に接続される。第７のソース線２８ｇは、第１１のソース・ドレイン電極層１６ｋに電気的に接続される。第８のソース線２８ｈは、第１３のソース・ドレイン電極層１６ｍに電気的に接続される。第９のソース線２８ｉは、第１５のソース・ドレイン電極層１６ｏに電気的に接続される。
ビット線３０は、ソース・ドレイン電極層１６の上に設けられる。ビット線３０は、ソース・ドレイン電極層１６のｚ方向に設けられる。ビット線３０は、複数のソース・ドレイン電極層１６の中の一部のソース・ドレイン電極層１６に電気的に接続される。
第１のビット線３０ａは、第２のソース・ドレイン電極層１６ｂに電気的に接続される。第２のビット線３０ｂは、第４のソース・ドレイン電極層１６ｄに電気的に接続される。第３のビット線３０ｃは、第７のソース・ドレイン電極層１６ｇに電気的に接続される。第４のビット線３０ｄは、第９のソース・ドレイン電極層１６ｉに電気的に接続される。第５のビット線３０ｅは、第１２のソース・ドレイン電極層１６ｌに電気的に接続される。第６のビット線３０ｆは、第１４のソース・ドレイン電極層１６ｎに電気的に接続される。
コンタクトプラグ３２は、ソース・ドレイン電極層１６の上に設けられる。コンタクトプラグ３２は、ｚ方向に延びる。
複数のコンタクトプラグ３２の一部は、ソース・ドレイン電極層１６とソース線２８との間に設けられる。複数のコンタクトプラグ３２の一部は、ソース・ドレイン電極層１６及びソース線２８に電気的に接続される。
複数のコンタクトプラグ３２の別の一部は、ソース・ドレイン電極層１６とビット線３０との間に設けられる。複数のコンタクトプラグ３２の別の一部は、ソース・ドレイン電極層１６及びビット線３０と電気的に接続される。
第１のコンタクトプラグ３２ａは、第１のソース・ドレイン電極層１６ａと第１のソース線２８ａとの間に設けられる。第１のコンタクトプラグ３２ａは、第１のソース・ドレイン電極層１６ａ及び第１のソース線２８ａと電気的に接続される。
第２のコンタクトプラグ３２ｂは、第２のソース・ドレイン電極層１６ｂと第１のビット線３０ａとの間に設けられる。第２のコンタクトプラグ３２ｂは、第２のソース・ドレイン電極層１６ｂ及び第１のビット線３０ａと電気的に接続される。
第３のコンタクトプラグ３２ｃは、第３のソース・ドレイン電極層１６ｃと第２のソース線２８ｂとの間に設けられる。第３のコンタクトプラグ３２ｃは、第３のソース・ドレイン電極層１６ｃ及び第２のソース線２８ｂと電気的に接続される。
第４のコンタクトプラグ３２ｄは、第４のソース・ドレイン電極層１６ｄと第２のビット線３０ｂとの間に設けられる。第４のコンタクトプラグ３２ｄは、第４のソース・ドレイン電極層１６ｄ及び第２のビット線３０ｂと電気的に接続される。
第５のコンタクトプラグ３２ｅは、第５のソース・ドレイン電極層１６ｅと第３のソース線２８ｃとの間に設けられる。第５のコンタクトプラグ３２ｅは、第５のソース・ドレイン電極層１６ｅ及び第３のソース線２８ｃと電気的に接続される。
第１のコンタクトプラグ３２ａ、第３のコンタクトプラグ３２ｃ、及び第５のコンタクトプラグ３２ｅは、ソース・ドレイン電極層１６のｙ方向の第１の端部に接続される。第２のコンタクトプラグ３２ｂ及び第４のコンタクトプラグ３２ｄは、ソース・ドレイン電極層１６のｙ方向において、第１の端部とは反対側の第２の端部に接続される。
例えば、第１のコンタクトプラグ３２ａと第１のゲート電極層１２ａとの間の距離は、第１のコンタクトプラグ３２ａと第２のゲート電極層１２ｂとの間の距離よりも小さい。また、第２のコンタクトプラグ３２ｂと第１のゲート電極層１２ａとの間の距離は、第２のコンタクトプラグ３２ｂと第２のゲート電極層１２ｂとの間の距離よりも大きい。また、第３のコンタクトプラグ３２ｃと第１のゲート電極層１２ａとの間の距離は、第３のコンタクトプラグ３２ｃと第２のゲート電極層１２ｂとの間の距離よりも小さい。
例えば、ｙ方向において、第１のコンタクトプラグ３２ａと第２のコンタクトプラグ３２ｂの間に、ゲート電極配線２４が設けられる。
第６のコンタクトプラグ３２ｆは、第６のソース・ドレイン電極層１６ｆと第４のソース線２８ｄとの間に設けられる。第６のコンタクトプラグ３２ｆは、第６のソース・ドレイン電極層１６ｆ及び第４のソース線２８ｄと電気的に接続される。
第７のコンタクトプラグ３２ｇは、第７のソース・ドレイン電極層１６ｇと第３のビット線３０ｃとの間に設けられる。第７のコンタクトプラグ３２ｇは、第７のソース・ドレイン電極層１６ｇ及び第３のビット線３０ｃと電気的に接続される。
第８のコンタクトプラグ３２ｈは、第８のソース・ドレイン電極層１６ｈと第５のソース線２８ｅとの間に設けられる。第８のコンタクトプラグ３２ｈは、第８のソース・ドレイン電極層１６ｈ及び第５のソース線２８ｅと電気的に接続される。
第９のコンタクトプラグ３２ｉは、第９のソース・ドレイン電極層１６ｉと第４のビット線３０ｄとの間に設けられる。第９のコンタクトプラグ３２ｉは、第９のソース・ドレイン電極層１６ｉ及び第４のビット線３０ｄと電気的に接続される。
第１０のコンタクトプラグ３２ｊは、第１０のソース・ドレイン電極層１６ｊと第６のソース線２８ｆとの間に設けられる。第１０のコンタクトプラグ３２ｊは、第１０のソース・ドレイン電極層１６ｊ及び第６のソース線２８ｆと電気的に接続される。
第６のコンタクトプラグ３２ｆ、第８のコンタクトプラグ３２ｈ、及び第１０のコンタクトプラグ３２ｊは、ソース・ドレイン電極層１６のｙ方向の第１の端部に接続される。第７のコンタクトプラグ３２ｇ及び第９のコンタクトプラグ３２ｉは、ソース・ドレイン電極層１６のｙ方向において、第１の端部とは反対側の第２の端部に接続される。
例えば、ｙ方向において、第６のコンタクトプラグ３２ｆと第７のコンタクトプラグ３２ｇの間に、ゲート電極配線２４が設けられる。
第１１のコンタクトプラグ３２ｋは、第１１のソース・ドレイン電極層１６ｋと第７のソース線２８ｇとの間に設けられる。第１１のコンタクトプラグ３２ｋは、第１１のソース・ドレイン電極層１６ｋ及び第７のソース線２８ｇと電気的に接続される。
第１２のコンタクトプラグ３２ｌは、第１２のソース・ドレイン電極層１６ｌと第５のビット線３０ｅとの間に設けられる。第１２のコンタクトプラグ３２ｌは、第１２のソース・ドレイン電極層１６ｌ及び第５のビット線３０ｅと電気的に接続される。
第１３のコンタクトプラグ３２ｍは、第１３のソース・ドレイン電極層１６ｍと第８のソース線２８ｈとの間に設けられる。第１３のコンタクトプラグ３２ｍは、第１３のソース・ドレイン電極層１６ｍ及び第８のソース線２８ｈと電気的に接続される。
第１４のコンタクトプラグ３２ｎは、第１４のソース・ドレイン電極層１６ｎと第６のビット線３０ｆとの間に設けられる。第１４のコンタクトプラグ３２ｎは、第１４のソース・ドレイン電極層１６ｎ及び第６のビット線３０ｆと電気的に接続される。
第１５のコンタクトプラグ３２ｏは、第１５のソース・ドレイン電極層１６ｏと第９のソース線２８ｉとの間に設けられる。第１５のコンタクトプラグ３２ｏは、第１５のソース・ドレイン電極層１６ｏ及び第９のソース線２８ｉと電気的に接続される。
第１１のコンタクトプラグ３２ｋ、第１３のコンタクトプラグ３２ｍ、及び第１５のコンタクトプラグ３２ｏは、ソース・ドレイン電極層１６のｙ方向の第１の端部に接続される。第１２のコンタクトプラグ３２ｌ及び第１４のコンタクトプラグ３２ｎは、ソース・ドレイン電極層１６のｙ方向において、第１の端部とは反対側の第２の端部に接続される。
例えば、ｙ方向において、第１１のコンタクトプラグ３２ｋと第１２のコンタクトプラグ３２ｌの間に、ゲート電極配線２４が設けられる。
第２の実施形態のフラッシュメモリ２００のメモリセルアレイ２０１は、例えば、第１の実施形態のメモリセルアレイ２０１の製造方法において、窒化シリコン層５０が除去された領域に、第４のアモルファスシリコン膜６１を形成する工程（図２１）までは同様に製造する。その後、例えば、ＲＩＥ法を用いてソース・ドレイン電極層１６となる第４のアモルファスシリコン膜６１を分断する。第４のアモルファスシリコン膜６１を分断することで、ソース・ドレイン電極層１６がｘ方向に分割されたメモリセルアレイ２０１が製造できる。
なお、分割されたソース・ドレイン電極層１６分断されたアモルファスシリコン膜６１を形成するために以下の方法を用いることも可能である。例えば、窒化シリコン層５０を除去する前に、ソース・ドレイン電極層１６の分断領域に対応する位置において窒化シリコン層５０と酸化シリコン層５１の積層膜の部分をエッチングし、窒化シリコン層５０を分断する溝を設ける。その後、この溝を介して窒化シリコン層５０を除去して、除去部分に第４のアモルファスシリコン膜６１を形成しても構わない。この時、窒化シリコン層５０を分断した溝の中の第４のアモルファスシリコン膜６１は除去し、この溝の中に層間絶縁層を埋め込む。
第２の実施形態のフラッシュメモリ２００は、第１の実施形態のフラッシュメモリ１００と同様、メモリセルアレイ２０１の中で複数のメモリセルＭＣが３次元的に配置されることで、集積度が向上する。
ソース・ドレイン電極層１６がｘ方向に分割されることで、同一のゲート電極配線２４に接続され、同一のｘｙ平面に存在する複数のメモリセルが、ソース・ドレイン電極層１６を共有しない。いいかえれば、同一のグローバルワード線ＧＷＬに接続され、同一のｘｙ平面に存在する複数のメモリセルが、ソース線ＳＬ及びビット線ＢＬを共有しない。
したがって、同一のｘｙ平面に存在し同一のグローバルワード線ＧＷＬに接続される複数のメモリセルに同時にアクセスすることができる。よって、第１の実施形態のフラッシュメモリ１００と比較して、ランダムアクセス性が向上し、例えば、読み出し速度が速くなる。
以上、第２の実施形態によれば、集積度の向上が可能なＮＯＲ型フラッシュメモリを提供できる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１２ａ 第１のゲート電極層
１２ｂ 第２のゲート電極層
１２ｃ 第３のゲート電極層
１４ａ 第１の半導体層
１４ｂ 第２の半導体層
１４ｃ 第３の半導体層
１４ｄ 第４の半導体層
１４ｅ 第５の半導体層
１４ｆ 第６の半導体層
１６ａ 第１のソース・ドレイン電極層（第１の電極層）
１６ｂ 第２のソース・ドレイン電極層（第２の電極層）
１６ｃ 第３のソース・ドレイン電極層（第３の電極層）
１６ｆ 第６のソース・ドレイン電極層（第４の電極層）
１６ｇ 第７のソース・ドレイン電極層（第５の電極層）
１６ｈ 第８のソース・ドレイン電極層（第６の電極層）
１８ａ 第１の電荷蓄積層
１８ｂ 第２の電荷蓄積層
１８ｃ 第３の電荷蓄積層
１８ｄ 第４の電荷蓄積層
１８ｅ 第５の電荷蓄積層
１８ｆ 第６の電荷蓄積層
２０ トンネル絶縁膜（第１の絶縁膜）
２２ ブロック絶縁膜（第２の絶縁膜）
２４ａ 第１のゲート電極配線
２４ｂ 第２のゲート電極配線
２８ａ 第１のソース線（第１の配線）
２８ｂ 第２のソース線（第３の配線）
２８ｄ 第４のソース線（第４の配線）
２８ｅ 第５のソース線（第６の配線）
３０ａ 第１のビット線（第２の配線）
３０ｃ 第３のビット線（第５の配線）
３２ａ 第１のコンタクトプラグ（第１の導電層）
３２ｂ 第２のコンタクトプラグ（第２の導電層）
３２ｃ 第３のコンタクトプラグ（第３の導電層）
３２ｆ 第６のコンタクトプラグ（第４の導電層）
３２ｇ 第７のコンタクトプラグ（第５の導電層）
３２ｈ 第８のコンタクトプラグ（第６の導電層）
３６ 層間絶縁層（絶縁層）
１００ フラッシュメモリ（半導体記憶装置）
２００ フラッシュメモリ（半導体記憶装置）
ＳＴ１ 第１の選択ゲートトランジスタ（第１のトランジスタ）
ＳＴ２ 第２の選択ゲートトランジスタ（第２のトランジスタ）
ＳＴ４ 第４の選択ゲートトランジスタ（第３のトランジスタ）

Claims (18)

  1. 第１の方向に延びる第１のゲート電極層と、
    前記第１のゲート電極層を囲む第１の半導体層と、
    前記第１の半導体層に対して前記第１の方向に設けられ、前記第１のゲート電極層を囲む第２の半導体層と、
    前記第１のゲート電極層を囲み、前記第１の半導体層に接する第１の電極層と、
    前記第１の電極層に対し前記第１の方向に設けられ、前記第１のゲート電極層を囲み、前記第１の半導体層及び前記第２の半導体層に接し、前記第１の電極層との間に前記第１の半導体層が設けられた第２の電極層と、
    前記第２の電極層に対し前記第１の方向に設けられ、前記第１のゲート電極層を囲み、前記第２の半導体層に接し、前記第２の電極層との間に前記第２の半導体層が設けられた第３の電極層と、
    前記第１のゲート電極層と前記第１の半導体層との間に設けられた導電体の第１の電荷蓄積層と、
    前記第１のゲート電極層と前記第２の半導体層との間に設けられた導電体の第２の電荷蓄積層と、
    を備える半導体記憶装置。
  2. 前記第１の半導体層を囲む絶縁層を、更に備える、請求項１記載の半導体記憶装置。
  3. 前記第１の電荷蓄積層と前記第１の半導体層との間に設けられた第１の絶縁膜と、前記第１の電荷蓄積層と前記第１のゲート電極層との間に設けられた第２の絶縁膜とを、更に備える、請求項１記載の半導体記憶装置。
  4. 前記第１の電極層は金属であり、前記第２の電極層は金属である、請求項１記載の半導体記憶装置。
  5. 前記第１の方向に延び、前記第１のゲート電極層に対し、前記第１の方向に交差する第２の方向に設けられた第２のゲート電極層と、
    前記第２のゲート電極層を囲み、前記第１の電極層と前記第２の電極層との間に設けられ、前記第１の電極層及び前記第２の電極層に接する第３の半導体層と、
    前記第３の半導体層に対して前記第１の方向に設けられ、前記第２のゲート電極層を囲み、前記第２の電極層と前記第３の電極層との間に設けられ、前記第２の電極層及び前記第３の電極層に接する第４の半導体層と、
    前記第２のゲート電極層と前記第３の半導体層との間に設けられた導電体の第３の電荷蓄積層と、
    前記第２のゲート電極層と前記第４の半導体層との間に設けられた導電体の第４の電荷蓄積層と、
    を更に備える、請求項１記載の半導体記憶装置。
  6. 前記第１の電極層の前記第１の方向に設けられた第１の配線と、
    前記第１の電極層と前記第１の配線との間に設けられ、前記第１の方向に延び、前記第１の電極層及び前記第１の配線と電気的に接続された第１の導電層と、
    前記第２の電極層の前記第１の方向に設けられた第２の配線と、
    前記第２の電極層と前記第２の配線との間に設けられ、前記第１の方向に延び、前記第２の電極層及び前記第２の配線と電気的に接続された第２の導電層と、
    前記第３の電極層の前記第１の方向に設けられた第３の配線と、
    前記第３の電極層と前記第３の配線との間に設けられ、前記第１の方向に延び、前記第３の電極層及び前記第３の配線と電気的に接続された第３の導電層と、
    を更に備える、請求項５記載の半導体記憶装置。
  7. 前記第１の導電層と前記第１のゲート電極層との間の距離は、前記第１の導電層と前記第２のゲート電極層との間の距離よりも小さく、
    前記第２の導電層と前記第１のゲート電極層との間の距離は、前記第２の導電層と前記第２のゲート電極層との間の距離よりも大きく、
    前記第３の導電層と前記第１のゲート電極層との間の距離は、前記第３の導電層と前記第２のゲート電極層との間の距離よりも小さい、請求項６記載の半導体記憶装置。
  8. 前記第１の方向に延び、前記第１のゲート電極層に対し、前記第１の方向及び前記第２の方向に交差する第３の方向に設けられた第３のゲート電極層と、
    前記第３のゲート電極層を囲み、前記第１の電極層と前記第２の電極層との間に設けられ、前記第１の電極層及び前記第２の電極層に接する第５の半導体層と、
    前記第５の半導体層に対して前記第１の方向に設けられ、前記第３のゲート電極層を囲み、前記第２の電極層と前記第３の電極層との間に設けられ、前記第２の電極層及び前記第３の電極層に接する第６の半導体層と、
    前記第３のゲート電極層と前記第５の半導体層との間に設けられた導電体の第５の電荷蓄積層と、
    前記第３のゲート電極層と前記第６の半導体層との間に設けられた導電体の第６の電荷蓄積層と、
    を更に備える、請求項５記載の半導体記憶装置。
  9. 前記第３の方向に延びる第１のゲート電極配線と、
    前記第３の方向に延びる第２のゲート電極配線と、
    前記第１のゲート電極配線と前記第１のゲート電極層との間に設けられ、前記第１のゲート電極配線及び前記第１のゲート電極層と電気的に接続された第１のトランジスタと、
    前記第２のゲート電極配線と前記第２のゲート電極層との間に設けられ、前記第２のゲート電極配線及び前記第２のゲート電極層と電気的に接続された第２のトランジスタと、
    前記第１のゲート電極配線と前記第３のゲート電極層との間に設けられ、前記第１のゲート電極配線及び前記第３のゲート電極層と電気的に接続された第３のトランジスタと、
    を更に備える、請求項８記載の半導体記憶装置。
  10. 前記第１の方向に延び、前記第１のゲート電極層に対し、前記第１の方向に交差する第２の方向に設けられた第２のゲート電極層と、
    前記第２のゲート電極層を囲み、前記第１の電極層と前記第２の電極層との間に設けられ、前記第１の電極層及び前記第２の電極層に接する第３の半導体層と、
    前記第３の半導体層に対して前記第１の方向に設けられ、前記第２のゲート電極層を囲み、前記第２の電極層と前記第３の電極層との間に設けられ、前記第２の電極層及び前記第３の電極層に接する第４の半導体層と、
    前記第２のゲート電極層と前記第３の半導体層との間に設けられた導電体の第３の電荷蓄積層と、
    前記第２のゲート電極層と前記第４の半導体層との間に設けられた導電体の第４の電荷蓄積層と、
    前記第１の方向に延び、前記第１のゲート電極層に対し、前記第１の方向及び前記第２の方向に交差する第３の方向に設けられた第３のゲート電極層と、
    前記第３のゲート電極層を囲む第５の半導体層と、
    前記第５の半導体層に対して前記第１の方向に設けられ、前記第３のゲート電極層を囲む第６の半導体層と、
    前記第１の電極層と前記第３の方向に離隔して設けられ、前記第３のゲート電極層を囲み、前記第５の半導体層に接する第４の電極層と、
    前記第２の電極層と前記第３の方向に離隔して設けられ、前記第３のゲート電極層を囲み、前記第５の半導体層及び前記第６の半導体層に接し、前記第４の電極層との間に前記第５の半導体層が設けられた第５の電極層と、
    前記第３の電極層と前記第３の方向に離隔して設けられ、前記第３のゲート電極層を囲み、前記第６の半導体層に接し、前記第５の電極層との間に前記第６の半導体層が設けられた第６の電極層と、
    前記第３のゲート電極層と前記第５の半導体層との間に設けられた導電体の第５の電荷蓄積層と、
    前記第３のゲート電極層と前記第６の半導体層との間に設けられた導電体の第６の電荷蓄積層と、
    を更に備える、請求項１記載の半導体記憶装置。
  11. 前記第１の電極層の前記第１の方向に設けられた第１の配線と、
    前記第１の電極層と前記第１の配線との間に設けられ、前記第１の方向に延び、前記第１の電極層及び前記第１の配線と電気的に接続された第１の導電層と、
    前記第２の電極層の前記第１の方向に設けられた第２の配線と、
    前記第２の電極層と前記第２の配線との間に設けられ、前記第１の方向に延び、前記第２の電極層及び前記第２の配線と電気的に接続された第２の導電層と、
    前記第３の電極層の前記第１の方向に設けられた第３の配線と、
    前記第３の電極層と前記第３の配線との間に設けられ、前記第１の方向に延び、前記第３の電極層及び前記第３の配線と電気的に接続された第３の導電層と、
    前記第４の電極層の前記第１の方向に設けられた第４の配線と、
    前記第４の電極層と前記第４の配線との間に設けられ、前記第１の方向に延び、前記第４の電極層及び前記第４の配線と電気的に接続された第４の導電層と、
    前記第５の電極層の前記第１の方向に設けられた第５の配線と、
    前記第５の電極層と前記第５の配線との間に設けられ、前記第１の方向に延び、前記第５の電極層及び前記第５の配線と電気的に接続された第５の導電層と、
    前記第６の電極層の前記第１の方向に設けられた第６の配線と、
    前記第６の電極層と前記第６の配線との間に設けられ、前記第１の方向に延び、前記第６の電極層及び前記第６の配線と電気的に接続された第６の導電層と、
    を更に備える、請求項１０記載の半導体記憶装置。
  12. 前記第１の導電層と前記第１のゲート電極層との間の距離は、前記第１の導電層と前記第２のゲート電極層との間の距離よりも小さく、
    前記第２の導電層と前記第１のゲート電極層との間の距離は、前記第２の導電層と前記第２のゲート電極層との間の距離よりも大きく、
    前記第３の導電層と前記第１のゲート電極層との間の距離は、前記第３の導電層と前記第２のゲート電極層との間の距離よりも小さい、
    請求項１１記載の半導体記憶装置。
  13. 前記第３の方向に延びる第１のゲート電極配線と、
    前記第３の方向に延びる第２のゲート電極配線と、
    前記第１のゲート電極配線と前記第１のゲート電極層との間に設けられ、前記第１のゲート電極配線及び前記第１のゲート電極層と電気的に接続された第１のトランジスタと、
    前記第２のゲート電極配線と前記第２のゲート電極層との間に設けられ、前記第２のゲート電極配線及び前記第２のゲート電極層と電気的に接続された第２のトランジスタと、
    前記第１のゲート電極配線と前記第３のゲート電極層との間に設けられ、前記第１のゲート電極配線及び前記第３のゲート電極層と電気的に接続された第３のトランジスタと、
    を更に備える、請求項１０記載の半導体記憶装置。
  14. 前記第３の方向に延びる第１のゲート電極配線と、
    前記第３の方向に延びる第２のゲート電極配線と、
    前記第１のゲート電極配線と前記第１のゲート電極層との間に設けられ、前記第１のゲート電極配線及び前記第１のゲート電極層と電気的に接続された第１のトランジスタと、
    前記第２のゲート電極配線と前記第２のゲート電極層との間に設けられ、前記第２のゲート電極配線及び前記第２のゲート電極層と電気的に接続された第２のトランジスタと、
    前記第１のゲート電極配線と前記第３のゲート電極層との間に設けられ、前記第１のゲート電極配線及び前記第３のゲート電極層と電気的に接続された第３のトランジスタと、
    を更に備える、請求項１１記載の半導体記憶装置。
  15. 第１の方向に延びる第１のゲート電極層と、
    前記第１のゲート電極層を囲む第１の半導体層と、
    前記第１のゲート電極層を囲み、前記第１の半導体層に接する第１の電極層と、
    前記第１の電極層に対し前記第１の方向に設けられ、前記第１のゲート電極層を囲み、前記第１の半導体層に接し、前記第１の電極層との間に前記第１の半導体層が設けられた第２の電極層と、
    前記第１のゲート電極層と前記第１の半導体層との間に設けられた導電体の第１の電荷蓄積層と、
    を備える半導体記憶装置。
  16. 前記第１の半導体層を囲む絶縁層を、更に備える、請求項１５記載の半導体記憶装置。
  17. 前記第１の電荷蓄積層と前記第１の半導体層との間に設けられた第１の絶縁膜と、前記第１の電荷蓄積層と前記第１のゲート電極層との間に設けられた第２の絶縁膜とを、更に備える、請求項１５記載の半導体記憶装置。
  18. 前記第１の電極層は金属であり、前記第２の電極層は金属である、請求項１５記載の半導体記憶装置。
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