CN113497061B - 半导体存储装置 - Google Patents

半导体存储装置 Download PDF

Info

Publication number
CN113497061B
CN113497061B CN202110102356.6A CN202110102356A CN113497061B CN 113497061 B CN113497061 B CN 113497061B CN 202110102356 A CN202110102356 A CN 202110102356A CN 113497061 B CN113497061 B CN 113497061B
Authority
CN
China
Prior art keywords
semiconductor
memory cell
region
cell array
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110102356.6A
Other languages
English (en)
Other versions
CN113497061A (zh
Inventor
佐贯朋也
中塚圭祐
前嶋洋
吉井谦一郎
前田高志
和田秀雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Publication of CN113497061A publication Critical patent/CN113497061A/zh
Application granted granted Critical
Publication of CN113497061B publication Critical patent/CN113497061B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80053—Bonding environment
    • H01L2224/80095—Temperature settings
    • H01L2224/80096—Transient conditions
    • H01L2224/80097—Heating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/802—Applying energy for connecting
    • H01L2224/80201—Compression bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/1424—Operational amplifier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/145—Read-only memory [ROM]
    • H01L2924/1451—EPROM
    • H01L2924/14511—EEPROM
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Abstract

本发明提供一种实现较高的功能的半导体存储装置，具备第1芯片、第2芯片及存储单元阵列，且存储单元阵列包含：多个积层体、多个半导体层及电荷储存层，其设置于多个半导体层中的至少1个、与多个栅极电极层中的至少1个之间；第1布线，其设置于存储单元阵列与第1芯片之间，沿第2方向延伸，电连接于多个半导体层中的一个也就是第1半导体层；及第2布线，其设置于存储单元阵列与第1芯片之间，沿第2方向延伸，位于第1布线的延伸线上，与第1布线隔离，并电连接于多个半导体层中的另一个也就是第2半导体层。

Description

半导体存储装置
相关申请案
本申请案享有以日本权利申请案2020-49532号(申请日：2020年3月19日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
本发明的实施方式是关于一种半导体存储装置。
背景技术
贴合技术是利用贴合分别形成有集成电路的2片晶片，而实现高功能或高集成的半导体器件。例如，贴合形成有存储单元阵列的半导体晶片、与形成有控制存储单元阵列的控制电路的半导体晶片。之后，通过切割而将贴合的半导体晶片分割为多个芯片，从而可实现高功能或高集成的半导体存储器。
发明内容
本发明的实施方式提供一种实现较高的功能的半导体存储装置。
实施方式的半导体存储装置具备第1芯片与第2芯片：所述第1芯片，其包含第1半导体衬底、第1焊垫、第2焊垫、及半导体电路；及所述第2芯片，其包含：第2半导体衬底；第3焊垫，其与所述第1焊垫相接；第4焊垫，其与所述第2焊垫相接；存储单元阵列，其设置于所述第2半导体衬底与所述第1芯片之间，且所述存储单元阵列包含：多个积层体，其包含沿第1方向相互隔离而重复配置的多个栅极电极层，沿与所述第1方向垂直的第2方向具有第1宽度，沿所述第2方向以第1间隔隔离而重复配置；多个半导体层，其设置于所述积层体中，沿第1方向延伸，规则配置于与所述第1方向垂直的面内；及电荷储存层，其设置于所述多个半导体层中的至少1个、与所述多个栅极电极层中的至少1个之间；第1布线，其设置于所述存储单元阵列与所述第1芯片之间，沿所述第2方向延伸，电连接于所述多个半导体层中的一个也就是第1半导体层；及第2布线，其设置于所述存储单元阵列与所述第1芯片之间，沿所述第2方向延伸，位于所述第1布线的延伸线上，与所述第1布线隔离，电连接于所述多个半导体层中的另一个也就是第2半导体层。
附图说明
图1是第1实施方式的半导体存储装置的示意剖视图。
图2是第1实施方式的半导体存储装置的配置图。
图3是第1实施方式的半导体存储装置的示意剖视图。
图4(a)、(b)是第1实施方式的半导体存储装置的示意剖视图。
图5是第1实施方式的半导体储存装置的示意图。
图6是第1实施方式的半导体存储装置的配置图。
图7是第1实施方式的半导体存储装置的示意剖视图。
图8到15是第1实施方式的半导体存储装置的制造方法的示意剖视图。
图16是第2实施方式的半导体存储装置的示意图。
图17是第2实施方式的半导体存储装置的配置图。
图18是第3实施方式的半导体存储装置的示意图。
图19是第4实施方式的半导体存储装置的配置图。
图20是第4实施方式的半导体存储装置的变化例的配置图。
具体实施方式
以下，参照附图并说明本发明的实施方式。此外，于以下的说明，对相同或类似的部件等附上相同的符号，对已说明的部件等适当省略其说明。
另外，本说明书中，为方便起见，有使用“上”、或、“下”这样的用语的情况。
“上”、或、“下”是例如表示附图内的相对位置关系的用语。
“上”、或、“下”这样的用语未必是规定相对于重力的位置关系的用语。
构成本说明书中的半导体存储装置的部件的化学组成的定性分析及定量分析，可利用例如二次离子质谱法(Secondary Ion Mass Spectrometry：SIMS)、能量色散X射线光谱法(Energy Dispersive X-ray Spectroscopy：EDX)进行。另外，在构成半导体存储装置的部件的厚度、部件间的距离等的测定中，可使用例如透射型电子显微镜(TransmissionElectron Microscope：TEM)或扫描型电子显微镜(Scanning Electron Microscope：SEM)。
(第1实施方式)
第1实施方式的半导体存储装置具备第1芯片与第2芯片：所述第1芯片，其包含第1半导体衬底、第1焊垫、第2焊垫、及半导体电路；及所述第2芯片，其包含：第2半导体衬底；第3焊垫，其与第1焊垫相接；第4焊垫，其与第2焊垫相接；存储单元阵列，其设置于第2半导体衬底与第1芯片之间，且所述存储单元阵列包含：多个积层体，其包含沿第1方向相互隔离而重复配置的多个栅极电极层，沿与第1方向垂直的第2方向具有第1宽度，沿第2方向以第1间隔隔离而重复配置；多个半导体层，其设置于积层体中，沿第1方向延伸，规则配置于与第1方向垂直的面内；及电荷储存层，其设置于多个半导体层中的至少1个、与多个栅极电极层中的至少1个之间；第1布线，其设置于存储单元阵列与第1芯片之间，沿第2方向延伸，电连接于多个半导体层中的一个也就是第1半导体层；及第2布线，其设置于存储单元阵列与第1芯片之间，沿第2方向延伸，位于第1布线的延伸线上，与第1布线隔离，电连接于多个半导体层中的另一个也就是第2半导体层。
第1实施方式的半导体存储装置是闪速存储器100。闪速存储器100是将存储单元3维配置的NAND(Not-AND：与非)闪速存储器。
图1是第1实施方式的半导体存储装置的示意剖视图。图2是第1实施方式的半导体存储装置的配置图。在图2，表示闪速存储器100的存储器芯片102的平面、存储单元阵列、字线接触区域、及终端焊垫区域的配置。图1是图2的AA’剖面。
第1实施方式的闪速存储器100包含控制芯片101、与存储器芯片102。控制芯片101是第1芯片的一例。存储器芯片102是第2芯片的一例。
控制芯片101包含第1半导体衬底10、第1层间区域12、多个第1金属焊垫14a、14b、14c、14d、14e、14f、及控制电路16。控制电路16包含第1感测放大器电路18a、第2感测放大器电路18b、第3感测放大器电路18c、及第4感测放大器电路18d。
第1金属焊垫14a是第1焊垫的一例。第1金属焊垫14b是第2焊垫的一例。控制电路16是半导体电路的一例。
以下，为了使第1金属焊垫14a、14b、14c、14d、14e、14f简略化，而有仅记述为第1金属焊垫14a～14f的情况。另外，有将第1金属焊垫14a～14f、及具有与其等同样的功能的金属焊垫仅统统记述为第1金属焊垫14的情况。
存储器芯片102包含第2半导体衬底20、第2层间区域22、多个第2金属焊垫24a、24b、24c、24d、24e、24f、存储单元阵列26、元件分离绝缘层28、背面绝缘层30、贯通电极32、终端焊垫34、钝化膜36、第1位线BL1、第2位线BL2、第3位线BL3、第4位线BL4、第1平面PL1、第2平面PL2、第3平面PL3、第4平面PL4、第5平面PL5、第6平面PL6、第7平面PL7、第8平面PL8、字线接触区域WLC、及终端焊垫区域TP。
第2金属焊垫24a是第3焊垫的一例。第2金属焊垫24b是第4焊垫的一例。第1位线BL1是第1布线的一例。第2位线BL2是第2布线的一例。
以下，有为了使第2金属焊垫24a、24b、24c、24d、24e、24f简略化，而仅记述为第2金属焊垫24a～24f的情况。另外，有将第2金属焊垫24a～24f、及具有与其等同样的功能的金属焊垫仅统统记述为第2金属焊垫24的情况。
另外，有将第1位线BL1、第2位线BL2、第3位线BL3、及第4位线BL4、及具有与其等同样的功能的位线仅统统记述为位线BL的情况。
第2半导体衬底20具有第1平板区域20a、第2平板区域20b、第3平板区域20c、及第4平板区域20d。第1平板区域20a是第1半导体区域的一例。第2平板区域20b是第2半导体区域的一例。
存储单元阵列26包含多个字线区块WLB、多个通道层40、及图1、2中未图示的电荷储存层42。多个字线区块WLB分别包含多根字线WL。
存储单元阵列26包含第1区域26a、第2区域26b、第3区域26c、第4区域26d、第5区域26e、第6区域26f、第7区域26g、及第8区域26h。
元件分离绝缘层28是第1绝缘层的一例。
字线区块WLB是积层体的一例。通道层40是半导体层的一例。字线SL是栅极电极层的一例。
多个通道层40包含第1通道层40a、与第2通道层40b。多个通道层40是半导体层的一例。第1通道层40a是第1半导体层的一例。第2通道层40b是第2半导体层的一例。
如图1所示，控制芯片101与存储器芯片102由贴合面S(sticking interface)接合。
控制芯片101具有控制存储器芯片102的功能。
第1半导体衬底10是例如单晶硅。
在第1半导体衬底10与存储器芯片102之间，设置有控制电路16。控制电路16包含多个晶体管等半导体元件、及电连接半导体元件间的多层布线层。
在控制电路16，包含第1感测放大器电路18a、第2感测放大器电路18b、第3感测放大器电路18c、及第4感测放大器电路18d。第1感测放大器电路18a、第2感测放大器电路18b、第3感测放大器电路18c、及第4感测放大器电路18d具有放大从存储器芯片102的存储单元读出的数据而检测存储单元的数据的功能。
第1层间区域12设置于第1半导体衬底10的存储器芯片102侧。第1层间区域12具有确保控制电路16的多个晶体管等半导体元件、及多层布线层的电绝缘的功能。第1层间区域12包含例如氧化硅。
第1金属焊垫14a～14f设置于第1层间区域12的存储器芯片102侧。第1金属焊垫14a～14f设置于第1层间区域12中。
在第1半导体衬底10与第1金属焊垫14a～14f之间，设置有控制电路16。
第1金属焊垫14a～14f电连接于控制电路16。第1金属焊垫14a电连接于第1感测放大器电路18a。第1金属焊垫14b电连接于第2感测放大器电路18b。第1金属焊垫14c电连接于第3感测放大器电路18c。第1金属焊垫14d电连接于第4感测放大器电路18d。
第1金属焊垫14a～14f与第2金属焊垫24a～24f相接。第1金属焊垫14a～14f具有电连接控制芯片101与存储器芯片102的功能。
第1金属焊垫14a～14f包含例如铜(Cu)。第1金属焊垫14a～14f是例如铜(Cu)。
如图1所示，存储器芯片102在第2半导体衬底20与控制芯片101之间具有存储单元阵列26。在存储单元阵列26，3维积层有多个存储单元。通过3维配置多个存储单元，而可实现大容量的闪速存储器100。
第2半导体衬底20具有第1面P1与第2面P2。第1面P1是存储单元阵列26侧的面，第2面P2是与存储单元阵列26成相反侧的面。
第2半导体衬底20是例如单晶硅。
如图1所示，在存储单元阵列26与控制芯片101之间，设置有第1位线BL1、第2位线BL2、第3位线BL3、及第4位线BL4。第1位线BL1～BL4沿第2方向延伸。第1位线BL1～BL4分别隔离。
位线BL具有从存储单元阵列26的存储单元读出数据的功能。位线BL是例如金属。位线BL是例如钨或铜。
如图2所示，存储器芯片102具备8个平面。存储器芯片102具备第1平面PL1、第2平面PL2、第3平面PL3、第4平面PL4、第5平面PL5、第6平面PL6、第7平面PL7、及第8平面PL8。
平面是在存储器动作上，限制对属于同一平面的不同的存储单元同时执行不同的指令的范围。无法对属于同一平面的不同的存储单元同时执行不同的指令。例如，无法对属于同一平面的不同的存储单元同时执行写入指令、读出指令、及抹除指令中的不同的2个指令。
例如，无法对属于第1平面PL1的不同的存储单元同时执行不同的指令。另一方面，对属于第1平面PL1的存储单元、与属于第2平面PL2的存储单元，可执行不同的指令。因此，通过增加平面的数量，可扩展闪速存储器的带宽度。
第1平面PL1、第2平面PL2、第3平面PL3、及第4平面PL4沿第2方向并列配置。存储单元阵列26跨越第1平面PL1与第2平面PL2的边界、第2平面PL2与第3平面PL3的边界、及第3平面PL3与第4平面PL4的边界配置。在存储单元阵列26中，属于第1平面PL1、第2平面PL2、第3平面PL3、及第4平面PL4的区域分别是第1区域26a、第2区域26b、第3区域26c、及第4区域26d。
第5平面PL5、第6平面PL6、第7平面PL7、及第8平面PL8沿第2方向并列配置。存储单元阵列26跨越第5平面PL5与第6平面PL6的边界、第6平面PL6与第7平面PL7的边界、及第7平面PL7与第8平面PL8的边界配置。在存储单元阵列26中，属于第5平面PL5、第6平面PL6、第7平面PL7、及第8平面PL8的区域分别是第5区域26e、第6区域26f、第7区域26g、及第8区域26h。
在存储单元阵列26的第3方向，设置有字线接触区域WLC。第3方向是与第1方向及第2方向垂直的方向。在字线接触区域WLC，形成有用于获得电连接于字线WL的构造。
在第1平面PL1、第2平面PL2、第3平面PL3、第4平面PL4、第5平面PL5、第6平面PL6、第7平面PL7、及第8平面PL8的第2方向，包含终端焊垫区域TP。于终端焊垫区域TP，形成有用于获得电连接于控制芯片101的构造。
图1所示的贯通电极32、及终端焊垫34设置于终端焊垫区域TP。
图3是第1实施方式的半导体存储装置的示意剖视图。图3是放大图1的一部分的图。
存储单元阵列26包含多个字线区块WLB。字线区块WLB包含沿第1方向相互隔离而重复配置的多根字线WL。第1方向是第2半导体衬底20的第1面P1的法线方向。
1个字线区块WLB虽构成例如存储器动作上的抹除单位也就是区块，但不限定于此，区块也可利用多个字线区块WBL构成。
字线WL作为存储单元阵列26所包含的存储单元晶体管的栅极电极层发挥功能。字线WL与字线WL之间在第2层间区域22电分离。字线WL在字线区块WLB与字线区块WLB之间被分割。
字线WL是导电层。字线WL是例如金属。字线WL是例如钨。
字线区块WLB沿与第1方向垂直的第2方向，以固定的间隔重复配置。
此外，在字线区块WLB与字线区块WLB之间，也可设置未图示的板状的导电层。例如，利用使导电层电连接于第2半导体衬底20，而可获得从存储单元阵列26的控制芯片101侧电导通于第2半导体衬底20。
存储单元阵列26包含多个通道层40。通道层40设置于字线区块WLB中。通道层40沿第1方向延伸。通道层40规则配置于与第1方向垂直的面内。
通道层40的一端电连接于第2半导体衬底20。通道层40的另一端电连接于位线BL。通道层40作为存储单元阵列26所包含的存储单元晶体管的通道区域发挥功能。
通道层40是半导体。通道层40是例如多晶硅。
第1位线BL1沿第2方向延伸。第1位线BL1电连接于多个通道层40中的至少1个也就是第1通道层40a。第1通道层40a电连接于第1平板区域20a。
另外，第2位线BL2沿第2方向延伸。第2位线BL2电连接于多个通道层40中的至少1个也就是第2通道层40b。第2通道层40b电连接于第2平板区域20b。
图4是第1实施方式的半导体存储装置的示意剖视图。图4是存储单元阵列26的一部分的示意剖视图。图4是1个字线区块WLB的局部示意剖视图。图4(a)是图4(b)的DD’剖面，图4(b)是图4(a)的CC’剖面。图4(a)中，虚线框包围的区域是1个存储单元MC。
电荷储存层42设置于字线WL与通道层40之间。电荷储存层42具有例如隧道绝缘膜42a、电荷陷阱膜42b、及区块绝缘膜42c。隧道绝缘膜42a、电荷陷阱膜42b、及区块绝缘膜42c分别是例如氧化硅膜、氮化硅膜、氧化硅膜。
存储单元MC的晶体管的阈值电压会根据储存于电荷储存层42中的电荷量而发生变化。1个存储单元MC可通过利用所述阈值电压的变化来存储数据。
通道层40是例如圆柱状。通道层40也可为例如在内侧设置有绝缘层的圆筒状。
图5是第1实施方式的半导体存储装置的示意图。图5表示从与第1方向垂直的面观察的字线WL、字线区块WLB、通道层40、元件分离绝缘层28、第1位线BL1、及第2位线BL2的位置关系。
图5是图2中的区域X的放大图。图5是包含第1平面PL1与第2平面PL2的边界的图。
字线区块WLB沿第2方向具有第1宽度(图5中的w1)。字线区块WLB沿第2方向以第1间隔(图5中的d1)隔离而重复配置。字线区块WLB沿第2方向以固定的周期，也就是以w1+d1的周期配置。
字线区块WLB的周期性配置从存储单元阵列26的第2方向的一端部保持到另一端部。例如，从第1平面PL1的端部到第4平面PL4的端部，在各平面之间不中断地保持字线区块WLB的周期性配置。
通道层40规则配置于与第1方向垂直的面内。通道层40位于字线区块WLB中。
第1位线BL1及第2位线BL2沿第2方向延伸。第2位线BL2位于第1位线BL1的延伸线上。第2位线BL2与第1位线BL1隔离。第2位线BL2与第1位线BL1可物理分割，也可电分割。
多个字线区块WLB中的1个位于分割的第1位线BL1与第2位线BL2之间的部分。在第1位线BL1与第2位线BL2之间的部分、与第2半导体衬底20之间，存在1个字线区块WLB。
位于第1位线BL1与第2位线BL2之间的部分的字线区块WLB中的通道层40，不电连接于第1位线BL1及第2位线BL2的任一者。位于第1位线BL1与第2位线BL2之间的部分的字线区块WLB中的存储单元是不作为存储单元动作的所谓虚设单元。
第1位线BL1与第2位线BL2之间的距离(图5中的d2)小于例如字线区块WLB的第1宽度w1的3倍。第1位线BL1与第2位线BL2之间的距离(图5中的d2)小于例如字线区块WLB的第1宽度w1的2倍。
第1位线BL1属于第1平面PL1。第2位线BL2属于第2平面PL2。
第1位线BL1电连接于控制芯片101的第1感测放大器电路18a。第2位线BL2电连接于控制芯片101的第2感测放大器电路18b。
于位于第1位线BL1与第2位线BL2之间的部分的字线区块WLB的第2半导体衬底20侧，设置有元件分离绝缘层28。例如，位于第1位线BL1与第2位线BL2之间的部分的字线区块WLB中的至少一部分的通道层40与元件分离绝缘层28相接。
图6是第1实施方式的半导体存储装置的配置图。于图6，表示闪速存储器100的存储器芯片102的元件分离绝缘层的配置。
元件分离绝缘层28以包围存储单元阵列26的第1区域26a、第2区域26b、第3区域26c、第4区域26d、第5区域26e、第6区域26f、第7区域26g、及第8区域26h的方式设置。元件分离绝缘层28是格子状设置。
如图1所示，储存器芯片102的第2半导体衬底20具有第1平板区域20a、第2平板区域20b、第3平板区域20c、及第4平板区域20d。第1平板区域20a与第2平板区域20b之间、第2平板区域20b与第3平板区域20c之间、第3平板区域20c与第4平板区域20d之间是由元件分离绝缘层28分离。第1平板区域20a与第2平板区域20b之间、第2平板区域20b与第3平板区域20c之间、第3平板区域20c与第4平板区域20d之间是由元件分离绝缘层28物理及电分离。
元件分离绝缘层28从第2半导体衬底20的存储单元阵列26侧的第1面P1到第2半导体衬底20的与存储单元阵列26为相反侧的第2面P2连续设置。元件分离绝缘层28贯通第2半导体衬底20。
元件分离绝缘层28是绝缘体。元件分离绝缘层28是例如氧化硅。
第1平板区域20a、第2平板区域20b、第3平板区域20c、及第4平板区域20d于存储器动作上，分别属于第1平面PL1、第2平面PL2、第3平面PL3、及第4平面PL4。
如图3所示，存储单元阵列26的第1区域26a所包含的通道层40电连接于第1平板区域20a。于电连接于第1平板区域20a的通道层40，包含第1通道层40a。
另外，存储单元阵列26的第2区域26b所包含的通道层40电连接于第2平板区域20b。在电连接于第2平板区域20b的通道层40，包含有第2通道层40b。
如图1所示，第2金属焊垫24a～24f设置于第2层间区域22的存储器芯片102侧。第2金属焊垫24a～24f设置于第2层间区域22中。
在第2半导体衬底20与第2金属焊垫24a～24f之间，设置有存储单元阵列26。
第2层间区域22设置于第2半导体衬底20的控制芯片101侧。第2半导体衬底20与控制芯片101之间隔着第2层间区域22。
第2层间区域22具有确保存储单元阵列26的电绝缘的功能。第2层间区域22包含例如氧化硅。
第2金属焊垫24a～24f电连接于存储单元阵列26。第2金属焊垫24a电连接于第1位线BL1。第2金属焊垫24b电连接于第2位线BL2。第2金属焊垫24c电连接于第3位线BL3。第2金属焊垫24d电连接于第4位线BL4。
第2金属焊垫24a～24f与第1金属焊垫14a～14f相接。第2金属焊垫24a与第1金属焊垫14a相接。第2金属焊垫24b与第1金属焊垫14b相接。第2金属焊垫24c与第1金属焊垫14c相接。第2金属焊垫24d与第1金属焊垫14d相接。
第2金属焊垫24a～24f与第1金属焊垫14a～14f电连接。第2金属焊垫24a与第1金属焊垫14a电连接。第2金属焊垫24b与第1金属焊垫14b电连接。第2金属焊垫24c与第1金属焊垫14c电连接。第2金属焊垫24d与第1金属焊垫14d电连接。
第2金属焊垫24a～24f具有电连接存储器芯片102与控制芯片101的功能。
第2金属焊垫24a～24f包含例如铜(Cu)。第2金属焊垫24a～24f是例如铜(Cu)。
图7是第1实施方式的半导体存储装置的示意剖视图。图7是图2的BB’剖面。图7是字线接触区域WLC的剖视图。
于字线接触区域WLC中，从存储单元阵列26沿第3方向延伸的字线WL形成阶梯构造。利用从第2金属焊垫24延伸的导电层，电连接第2金属焊垫24与字线WL。第2金属焊垫24分别与第1金属焊垫14相接。
在存储单元阵列26的第2半导体衬底20侧，设置有元件分离绝缘层28。此外，设置有元件分离绝缘层28的位置只要比连接有位线BL的通道层40更靠芯片端部侧，则无特别限定。例如，设置有元件分离绝缘层28的位置也可为字线WL的阶梯构造的第2半导体衬底20侧。
背面绝缘层30设置于第2半导体衬底20上。背面绝缘层30与第2半导体衬底20的第2面P2相接设置。背面绝缘层30是例如氧化硅。
钝化膜36设置于背面绝缘层30上。钝化膜36与背面绝缘层30相接设置。钝化膜36是例如聚亚胺。
接下来，对第1实施方式的半导体存储装置的制造方法的一例进行说明。图8～图15是表示第1实施方式的半导体存储装置的制造方法的示意剖视图。
首先，在第1半导体衬底10上，制造具有成为多个控制芯片101的区域的第1晶片W1(图8)。于成为控制芯片101的区域形成有控制电路16。第1金属焊垫14a～14f在第1晶片W1的表面露出。
接下来，在第2半导体衬底20上，制造具有成为多个存储器芯片102的区域的第2晶片W2(图9)。于成为存储器芯片102的区域，形成有存储单元阵列26。第2金属焊垫24a～24f在第2晶片W2的表面露出。
接下来，利用机械压力贴合第1晶片W1与第2晶片W2(图10、图11)。以第1金属焊垫14a～14f与第2金属焊垫24a～24f相接的方式贴合第1晶片W1与第2晶片W2。接下来，将第1晶片W1与第2晶片W2退火。退火的温度是例如400℃。第1晶片W1与第2晶片W2通过退火而接合。
接下来，于使第2半导体衬底20薄膜化之后，形成背面绝缘层30(图12)。使用例如Chemical Mechanical Polishing(化学机械抛光)法(CMP法)进行第2半导体衬底20的薄膜化。使用例如Chemical Vapor Deposition(化学气相沉积)法(CVD法)沉积膜而进行背面绝缘层30的形成。
接下来，在第2半导体衬底20形成开口部50(图13)。开口部50使用例如光刻法的图案化、与Reactive Ion Etching(反应性离子蚀刻)法(RIE法)的蚀刻而进行。
接下来，在开口部50形成元件分离绝缘层28(图14)。元件分离绝缘层28是利用例如CVD法沉积膜、与利用CMP法使膜平坦化而形成。
接下来，使用周知的工艺技术，形成贯通电极32、及终端焊垫34(图15)。于贯通电极32的形成中，也可利用RIE等与形成于图13的半导体衬底20的开口部50同时形成开口部。另外，贯通电极32中的传导体材料也可由同时嵌入与图15的Pad(焊垫)电极34相同的材料而形成，传导体材料是例如Al等。
接下来，在背面绝缘层30及终端焊垫34上，形成钝化膜。之后，利用例如刀片切割而切断接合的第1晶片W1与第2晶片W2。通过切断第1晶片W1与第2晶片W2，而制造多个图1所示的接合控制芯片101与存储器芯片102的闪速存储器100的芯片。
接下来，对第1实施方式的半导体存储装置的作用及效果进行说明。
闪速存储器可利用将存储单元阵列分割为多个平面而使带宽度变大。然而，如果平面的数量增加，那么控制各平面的感测放大器电路等控制电路的数量也增加，控制电路的芯片占有率变高。因此，存储单元阵列的芯片占有率下降，存储器难以大容量化。
第1实施方式的闪速存储器100于制造中使用贴合技术。于将控制电路16与存储单元阵列26制造于不同的2片晶片上之后，贴合并接合2片晶片。通过切割接合的2片晶片，而制造将具有控制电路16的控制芯片101、与具有存储单元阵列26的存储器芯片102上下接合的芯片。
于存储器芯片102，仅形成有存储单元阵列26。因此，即使平面的数量增加，也可抑制存储单元阵列的芯片占有率的下降。因此，带宽度较宽，可实现大容量的闪速存储器。
另外，因于与存储单元阵列26不同的晶片上制造控制电路16，故可以热步骤较短的工艺形成控制电路16。因此，构成控制电路16的晶体管可细微化。因此，容易缩小控制电路16的面积。因而，即使于平面的数量增加，从而控制各平面的感测放大器电路等控制电路的数量增加的情况下，也可抑制控制芯片101的尺寸增大。
于将存储单元阵列分割为多个平面的情况下，需在每个平面分割位线BL。也就是说，需于构成平面的存储单元阵列、与构成其它平面的存储单元阵列的边界分割位线BL。
例如，考虑在2个平面间的边界区域分割存储单元阵列的情况。如果在边界区域分割存储单元阵列，那么在边界区域附近图案的周期性紊乱。因此，容易产生于边界区域相邻的存储单元阵列的图案，例如用于形成通道层的存储器孔的图案的形状异常。因此，需要于在边界区域相邻的存储单元阵列，设置不作为存储单元发挥功能的虚设单元区域。因设置虚设单元区域使作为存储器发挥功能的存储单元阵列的芯片占有率下降，故成增加平面的数量上的阻碍原因。
于第1实施方式的闪速存储器100，不在2个平面间的边界区域分割存储单元阵列。也就是说，不使存储单元阵列的周期性于2个平面之间变化。
具体来说，如图5所示，于第1平面PL1与第2平面PL2的边界，存储单元阵列26的周期性不变化。于属于第1平面PL1的存储单元阵列26的第1区域26a、与属于第2平面PL2的存储单元阵列26的第2区域26b之间，存储单元阵列26的周期性不变化。
从第1区域26a到第2区域26b之间，字线区块WLB沿与第1方向垂直的第2方向上，具有固定的第1宽度w1，并以固定的第1间隔d1重复配置。也就是说，字线区块WLB沿第2方向以固定的周期，也就是以w1+d1的周期配置。
属于第1平面PL1的第1位线BL1、与属于第2平面PL2的第2位线BL2于图案的周期性无变化的存储单元阵列26上分割。
于第1平面PL1与第2平面PL2的边界上，存储单元阵列26未被分割，存储单元阵列26的周期性不变化。因此，无需于存储单元阵列26设置虚拟区域。因此，即使增加平面的分割数，也可抑制作为存储器发挥功能的存储单元阵列26的芯片占有率下降。因此，容易增加平面的数量。
第1实施方式的闪速存储器100具备贯通第2半导体衬底20的元件分离绝缘层28。通过具备贯通第2半导体衬底20的元件分离绝缘层28，而可以较短的距离电分离第1平板区域20a与第2平板区域20b。因此，可缩小第1平板区域20a与第2平板区域20b之间的距离。因此，由于平板与平板之间的元件分离，所以可抑制作为存储器发挥功能的存储单元阵列26的芯片占有率下降。因而，容易增加平面的数量。
以上，根据第1实施方式，通过增加平面的数量而使带宽度变大，从而可提供实现较高的功能的半导体存储装置。
(第2实施方式)
第2实施方式的半导体存储装置中，多个积层体中的2个位于第1布线与第2布线之间的部分、与第2半导体衬底之间，第1半导体区域由从第2半导体衬底的存储单元阵列侧的第1面连续到第2半导体衬底的与存储单元阵列为相反侧的第2面的第1绝缘层包围，第2半导体区域由从第1面连续到第2面的第2绝缘层包围，从第1绝缘层与第2绝缘层隔离的点来说，与第1实施方式的半导体存储装置不同。以下，对与第1实施方式重复的内容，省略一部分记述。
图16是第2实施方式的半导体存储装置的示意图。
图16表示从与第1方向垂直的面观察的字线WL、字线区块WLB、通道层40、元件分离绝缘层28、第1字线BL1、及第2字线BL2的位置关系。图16是对应于第1实施方式的图5的图。
图17是第2实施方式的半导体存储装置的配置图。于图17，表示存储器芯片102的平面、存储单元阵列、字线接触区域、终端焊垫区域、及元件分离绝缘层的配置。图17是对应于第1实施方式的图6的图。
图16是图17中的区域Y的放大图。图16是包含第1平面PL1与第2平面PL2的边界的图。
多个字线区块WLB中的2个位于分割的第1位线BL1与第2位线BL2之间的部分。于第1位线BL1与第2位线BL2之间的部分、与第2半导体衬底20之间，存在2个字线区块WLB。
位于第1位线BL1与第2位线BL2之间的部分的2个字线区块WLB中的通道层40，不电连接于第1位线BL1及第2位线BL2的任一者。位于第1位线BL1与第2位线BL2之间的部分的2个字线区块WLB中的存储单元是不作为存储单元动作的所谓虚设单元。
第1位线BL1与第2位线BL2之间的距离(图16中的d2)小于例如字线区块WLB的第1宽度w1的3倍。
于位于第1位线BL1与第2位线BL2之间的部分的2个字线区块WLB的第2半导体衬底20侧，设置有第1元件分离绝缘层28a与第2元件分离绝缘层28b。例如，位于第1位线BL1与第2位线BL2之间的部分的字线区块WLB中的至少一部分的通道层40，与第1元件分离绝缘层28a或第2元件分离绝缘层28b相接。
如图17所示，第1元件分离绝缘层28a以包围存储单元阵列26的第1区域26a的方式设置。第1元件分离绝缘层28a是框状。
第2元件分离绝缘层28b以包围存储单元阵列26的第2区域26b的方式设置。第2元件分离绝缘层28b是框状。
第1元件分离绝缘层28a与第2元件分离绝缘层28b隔离。第1元件分离绝缘层28a与第2元件分离绝缘层28b分离。
第1实施方式的元件分离绝缘层28是格子状。于元件分离绝缘层28是格子状的情况下，存在作为形状特异部位的3重点或4重点。如此，于特异部位，容易产生元件分离绝缘层28的形状不良。
通过第2实施方式的第1元件分离绝缘层28a及第2元件分离绝缘层28b是框状，而不存在3重点或4重点这样的形状特异部位。因此，不易产生第1元件分离绝缘层28a及第2元件分离绝缘层28b的形状不良。
第3元件分离绝缘层28c、第4元件分离绝缘层28d、第5元件分离绝缘层28e、第6元件分离绝缘层28f、第7元件分离绝缘层28g、及第8元件分离绝缘层28h，具备与第1元件分离绝缘层28a及第2元件分离绝缘层28b同样的构成。因此，具有与第1元件分离绝缘层28a及第2元件分离绝缘层28b同样的作用及效果。
以上，根据第2实施方式，通过增加平面的数量而使带宽度变大，从而可提供实现较高的功能的半导体存储装置。另外，可提供不易产生形状不良的半导体存储装置。
(第3实施方式)
第3实施方式的半导体存储装置中，多个积层体中相邻的2个积层体之间的部分位于第1布线与第2布线之间的部分、与第2半导体衬底之间，从第1布线与第2布线之间的距离小于第1宽度的点来说，与第1实施方式的半导体存储装置不同。以下，对与第1实施方式重复的内容，省略一部分记述。
图18是第3实施方式的半导体存储装置的示意图。
图18表示从与第1方向垂直的方向观察的字线WL、字线区块WLB、通道层40、元件分离绝缘层28、第1位线BL1、及第2位线BL2的位置关系。图18是对应于第1实施方式的图5的图。
多个字线区块WLB中相邻的2个字线区块WLB之间的部分位于分割的第1位线BL1与第2位线BL2之间的部分。多个字线区块WLB中相邻的2个字线区块WLB之间的部分位于第1位线BL1与第2位线BL2之间的部分、与第2半导体衬底20之间。
第1位线BL1与第2位线BL2之间的距离(图18中的d2)小于例如字线区块WLB的第2方向的第1间隔(图18中的d1)。
于第1位线BL1与第2位线BL2之间的部分的第2半导体衬底20侧，设置有元件分离绝缘层28。于相邻的字线区块WLB之间的部分的第2半导体衬底20侧，设置有元件分离绝缘层28。
于第3实施方式，于分割第1位线BL1与第2位线BL2的区域，换句话说，于第1平面PL1与第2平面PL2的边界，无需设置不作为存储单元动作的所谓虚设单元。因此，可抑制作为存储器发挥功能的存储单元阵列26的芯片占有率下降。因而，可容易增加平面的数量。
以上，根据第3实施方式，通过增加平面的数量而使带宽度变大，从而可提供实现较高的功能的半导体存储装置。
(第4实施方式)
第4实施方式的半导体存储装置于平面的数量不同的点来说，与第1到第3半导体存储装置不同。以下，对与第1实施方式重复的内容，省略一部分记述。
图19是第4实施方式的半导体存储装置的配置图。于图19表示存储器芯片102的平面、存储单元阵列、字线接触区域、终端焊垫区域、及元件分离绝缘层的配置。图19是对应于第1实施方式的图6的图。
如图19所示，存储器芯片102具备4个平面。存储器芯片102具备第1平面PL1、第2平面PL2、第3平面PL3、及第4平面PL4。
第1平面PL1、第2平面PL2沿第2方向并列配置。存储单元阵列26跨越第1平面PL1与第2平面PL2的边界配置。于存储单元阵列26中，属于第1平面PL1、及第2平面PL2的区域分别是第1区域26a、及第2区域26b。
第3平面PL3、及第4平面PL4沿第2方向并列配置。存储单元阵列26跨越第3平面PL3与第4平面PL4的边界配置。于存储单元阵列26中，属于第3平面PL3、及第4平面PL4的区域分别是第3区域26c、及第4区域26d。
图20是第4实施方式的半导体存储装置的变化例的配置图。图20是对应于图19的图。
第1元件分离绝缘层28a以包围存储单元阵列26的第1区域26a的方式设置。第1元件分离绝缘层28a是框状。
第2元件分离绝缘层28b以包围存储单元阵列26的第2区域26b的方式设置。第2元件分离绝缘层28b是框状。
第1元件分离绝缘层28a与第2元件分离绝缘层28b隔离。第1元件分离绝缘层28a与第2元件分离绝缘层28b分断。
第3元件分离绝缘层28c以包围存储单元阵列26的第3区域26c的方式设置。第3元件分离绝缘层28c是框状。
第4元件分离绝缘层28d以包围存储单元阵列26的第4区域26d的方式设置。第4元件分离绝缘层28d是框状。
第3元件分离绝缘层28c与第4元件分离绝缘层28d隔离。第3元件分离绝缘层28c与第4元件分离绝缘层28d分断。
以上，根据第4实施方式及其变化例，通过增加平面的数量而使带宽度变大，从而可提供实现较高的功能的半导体存储装置。
于第1实施方式到第4实施方式中，虽以存储器芯片102的平面的个数是8个或4个的情况为例进行了说明，但只要平面的数量为2个以上，那么并非限定于8个或4个。
于第1实施方式到第4实施方式中，虽以元件分离绝缘层28贯通第2半导体衬底20的方式为例进行了说明，但也可设为元件分离绝缘层不贯通第2半导体衬底20的方式。
于第1实施方式到第4实施方式中，定义有贴合面S。于闪速存储器的最终制品中，有无法明确辨识控制芯片101及存储器芯片102的贴合面S的位置的情况。然而，例如可根据第1金属焊垫14与第2金属焊垫24的位置偏移等确定贴合面S的位置。
以上，虽已对本发明的若干实施方式进行了说明，但所述实施方式是举例提出，并未意图限定发明的范围。所述新颖实施方式可以其它各种方式实施，且可在不脱离发明主旨的范围内进行各种省略、替换及变更。例如，也可将一实施方式的构成要素替换或变更为其它实施方式的构成要素。所述实施方式及其变化包含在发明的范围及主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。
[符号的说明]
10:第1半导体衬底
14a:第1金属焊垫(第1焊垫
14b:第1金属焊垫(第2焊垫)
16:控制电路(半导体电路)
18a:第1感测放大器电路
18b:第2感测放大器电路
20:第2半导体衬底
20a:第1平板区域(第1半导体区域)
20b:第2平板区域(第2半导体区域)
24a:第2金属焊垫(第3焊垫)
24b:第2金属焊垫(第4焊垫)
26:存储单元阵列
26a:第1区域
26b:第2区域
28:元件分离绝缘层(第1绝缘层)
28a:第1元件分离绝缘层(第1绝缘层)
28b:第2元件分离绝缘层(第2绝缘层)
40:通道层(半导体层)
40a:第1通道层(第2半导体层)
40b:第2通道层(第2半导体层
42:电荷储存层
100:闪速存储器(半导体存储装置)
101:控制芯片(第1芯片)
102:存储器芯片(第2芯片)
BL1:第1位线(第1布线)
BL2:第2位线(第2布线)
P1:第1面
P2:第2面
PL1:第1平面
PL2:第2平面
WL:字线(栅极电极层)
WLB:字线区块(积层体)
w1:第1宽度
d1:第1间隔
d2:距离。

Claims (12)

1.一种半导体存储装置，具备第1芯片与第2芯片：
所述第1芯片，包含：
第1半导体衬底；
第1焊垫；
第2焊垫；及
半导体电路；且
所述第2芯片，包含；
第2半导体衬底；
与所述第1焊垫相接的第3焊垫；
与所述第2焊垫相接的第4焊垫；
存储单元阵列，其设置于所述第2半导体衬底与所述第1芯片之间，且所述存储单元阵列包含：
多个积层体，其等包含沿第1方向相互隔离而重复配置的多个栅极电极层，沿与所述第1方向垂直的第2方向具有第1宽度，沿所述第2方向以第1间隔隔离而重复配置；
多个半导体层，其等设置于所述积层体中，沿所述第1方向延伸，规则配置于与所述第1方向垂直的面内；及
电荷储存层，其设置于所述多个半导体层中的至少1个、与所述多个栅极电极层中的至少1个之间；
第1布线，其设置于所述存储单元阵列与所述第1芯片之间，沿所述第2方向延伸，并电连接于所述多个半导体层中的一个也就是第1半导体层；及
第2布线，其设置于所述存储单元阵列与所述第1芯片之间，沿所述第2方向延伸，位于所述第1布线的延伸线上，与所述第1布线隔离，并电连接于所述多个半导体层中的另一个也就是第2半导体层。
2.根据权利要求1所述的半导体存储装置，其中所述多个积层体中的至少1个位于所述第1布线与所述第2布线之间的部分、与所述第2半导体衬底之间。
3.根据权利要求2所述的半导体存储装置，其中所述第1布线与所述第2布线之间的距离小于所述第1宽度的3倍。
4.根据权利要求1所述的半导体存储装置，其中所述多个积层体中相邻的2个积层体之间的部分位于所述第1布线与所述第2布线之间的部分、与所述第2半导体衬底之间，且所述第1布线与所述第2布线之间的距离小于所述第1宽度。
5.根据权利要求4所述的半导体存储装置，其中所述第1布线与所述第2布线之间的距离小于所述第1间隔。
6.根据权利要求1至5中任一项所述的半导体存储装置，其中所述第1布线电连接于所述第3焊垫，所述第2布线电连接于所述第4焊垫。
7.根据权利要求1至5中任一项所述的半导体存储装置，其中所述第1焊垫及所述第2焊垫电连接于所述半导体电路。
8.根据权利要求1至5中任一项所述的半导体存储装置，其中所述第2半导体衬底具有第1半导体区域、及与所述第1半导体区域隔离的第2半导体区域，所述第1半导体层电连接于所述第1半导体区域，所述第2半导体层电连接于所述第2半导体区域。
9.根据权利要求8所述的半导体存储装置，其中所述第1半导体区域由从所述第2半导体衬底的所述存储单元阵列侧的第1面连续到所述第2半导体衬底的与所述存储单元阵列为相反侧的第2面的第1绝缘层包围。
10.根据权利要求9所述的半导体存储装置，其中所述第2半导体区域由从所述第1面连续到所述第2面的第2绝缘层包围，所述第1绝缘层与所述第2绝缘层隔离。
11.根据权利要求8所述的半导体存储装置，其中包含电连接于所述第1半导体区域的所述半导体层的所述存储单元阵列的第1区域，于存储器动作上包含于第1平面，
包含电连接于所述第2半导体区域的所述半导体层的所述存储单元阵列的第2区域，于存储器动作上包含于与所述第1平面不同的第2平面。
12.根据权利要求1至5中任一项所述的半导体存储装置，其中所述半导体电路进而包含第1感测放大器电路与第2感测放大器电路，
所述第1感测放大器电路电连接于所述第1焊垫，
所述第2感测放大器电路电连接于所述第2焊垫。
CN202110102356.6A 2020-03-19 2021-01-26 半导体存储装置 Active CN113497061B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020049532A JP2021150511A (ja) 2020-03-19 2020-03-19 半導体記憶装置
JP2020-049532 2020-03-19

Publications (2)

Publication Number Publication Date
CN113497061A CN113497061A (zh) 2021-10-12
CN113497061B true CN113497061B (zh) 2024-03-08

Family

ID=77748526

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110102356.6A Active CN113497061B (zh) 2020-03-19 2021-01-26 半导体存储装置

Country Status (4)

Country Link
US (1) US11411016B2 (zh)
JP (1) JP2021150511A (zh)
CN (1) CN113497061B (zh)
TW (1) TWI785480B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11594506B2 (en) * 2020-09-23 2023-02-28 Advanced Semiconductor Engineering, Inc. Semiconductor package
US20230187430A1 (en) * 2021-12-10 2023-06-15 Western Digital Technologies, Inc. Ssd wafer device and method of manufacturing same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105321952A (zh) * 2014-06-23 2016-02-10 三星电子株式会社 三维半导体存储装置及其制造方法
CN108055873A (zh) * 2016-01-13 2018-05-18 东芝存储器株式会社 半导体存储装置
CN108573959A (zh) * 2017-03-07 2018-09-25 东芝存储器株式会社 存储装置
CN109155320A (zh) * 2018-08-16 2019-01-04 长江存储科技有限责任公司 三维存储器件的嵌入式焊盘结构及其制造方法
JP2019153626A (ja) * 2018-03-01 2019-09-12 東芝メモリ株式会社 半導体記憶装置
CN110637368A (zh) * 2019-08-23 2019-12-31 长江存储科技有限责任公司 非易失性存储器件及其制造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009016444A (ja) * 2007-07-02 2009-01-22 Toshiba Corp 半導体メモリ
TWI440167B (zh) * 2011-11-01 2014-06-01 Macronix Int Co Ltd 記憶體裝置及其製造方法
US9252148B2 (en) * 2014-01-22 2016-02-02 Micron Technology, Inc. Methods and apparatuses with vertical strings of memory cells and support circuitry
JP6203152B2 (ja) * 2014-09-12 2017-09-27 東芝メモリ株式会社 半導体記憶装置の製造方法
US20160240547A1 (en) * 2015-02-18 2016-08-18 Kabushiki Kaisha Toshiba Semiconductor memory device
US9401371B1 (en) * 2015-09-24 2016-07-26 Macronix International Co., Ltd. Sacrificial spin-on glass for air gap formation after bl isolation process in single gate vertical channel 3D NAND flash
JP6721696B2 (ja) * 2016-09-23 2020-07-15 キオクシア株式会社 メモリデバイス
JP2018152147A (ja) * 2017-03-10 2018-09-27 東芝メモリ株式会社 半導体記憶装置及び方法
TWI643318B (zh) * 2017-12-01 2018-12-01 旺宏電子股份有限公司 記憶體元件及其操作方法
JP2019140178A (ja) 2018-02-07 2019-08-22 東芝メモリ株式会社 半導体装置
JP2019169525A (ja) * 2018-03-22 2019-10-03 東芝メモリ株式会社 半導体記憶装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105321952A (zh) * 2014-06-23 2016-02-10 三星电子株式会社 三维半导体存储装置及其制造方法
CN108055873A (zh) * 2016-01-13 2018-05-18 东芝存储器株式会社 半导体存储装置
CN108573959A (zh) * 2017-03-07 2018-09-25 东芝存储器株式会社 存储装置
JP2019153626A (ja) * 2018-03-01 2019-09-12 東芝メモリ株式会社 半導体記憶装置
CN109155320A (zh) * 2018-08-16 2019-01-04 长江存储科技有限责任公司 三维存储器件的嵌入式焊盘结构及其制造方法
CN110637368A (zh) * 2019-08-23 2019-12-31 长江存储科技有限责任公司 非易失性存储器件及其制造方法

Also Published As

Publication number Publication date
US11411016B2 (en) 2022-08-09
US20210296298A1 (en) 2021-09-23
TWI785480B (zh) 2022-12-01
JP2021150511A (ja) 2021-09-27
TW202201759A (zh) 2022-01-01
CN113497061A (zh) 2021-10-12

Similar Documents

Publication Publication Date Title
US10741527B2 (en) Memory device
US10153292B2 (en) Vertical memory devices having dummy channel regions
US20210391349A1 (en) Semiconductor memory devices and methods of fabricating the same
CN113497061B (zh) 半导体存储装置
TWI632668B (zh) 半導體裝置
US11302684B2 (en) Semiconductor device and method of manufacturing the same
US20210057376A1 (en) Semiconductor device and method of manufacturing the same
US11515300B2 (en) Semiconductor memory device
KR20220079617A (ko) 3차원 메모리와 3차원 논리 회로를 갖는 디바이스 및 이를 형성하는 방법
CN112530954B (zh) 半导体存储装置
US11690222B2 (en) Three-dimensional memory device
CN114175253B (zh) 三维存储装置及其制造方法
US20240015961A1 (en) Control Gate Structures in Three-Dimensional Memory Devices and Methods for Forming the Same
US20240081084A1 (en) Semiconductor memory device and method of manufacturing the same
US20230397414A1 (en) Semiconductor device
US20220302056A1 (en) Semiconductor storage device and method for fabricating semiconductor storage device
US20230187279A1 (en) Method for manufacturing semiconductor device and semiconductor device
US11152345B2 (en) Method for manufacturing semiconductor device
US20220068949A1 (en) Semiconductor storage device
US20230395547A1 (en) Semiconductor device and method of manufacturing the same
US20220068961A1 (en) Semiconductor storage device
KR20230086024A (ko) 반도체 메모리 장치
JP2024044632A (ja) 半導体記憶装置
TW202415240A (zh) 半導體記憶裝置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant