KR102410781B1 - Tsv 기반 고집적도를 갖는 3차원 플래시 메모리 - Google Patents

Tsv 기반 고집적도를 갖는 3차원 플래시 메모리 Download PDF

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Abstract

TSV(Through silicon via) 기반 고집적도를 갖는 3차원 플래시 메모리가 개시된다. 일 실시예에 따르면, 3차원 플래시 메모리는 복수의 메모리 셀 스트링들을 포함하는 적어도 하나의 메모리 셀 스트링 칩; 및 적어도 하나의 주변 회로를 포함하는 주변 회로 칩을 포함하고, 상기 주변 회로 칩은, 상기 적어도 하나의 메모리 셀 스트링 칩의 하부에 배치된 채, 적어도 하나의 TSV를 이용하여 상기 적어도 하나의 메모리 셀 스트링 칩과 연결되는 것을 특징으로 한다.

Description

TSV 기반 고집적도를 갖는 3차원 플래시 메모리{HIGH DENSITY THREE DIMENSION FLASH MEMORY BASED ON TSV}
아래의 실시예들은 3차원 플래시 메모리에 관한 것으로, 보다 상세하게는 TSV(Through Silicon Via)를 이용하여 주변 회로 칩과 메모리 셀 스트링 칩이 연결되는 구조의 3차원 플래시 메모리에 대한 기술이다.
플래시 메모리는 전기적으로 소거가능하며 프로그램 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어한다.
최근 플래시 메모리에는, 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 메모리 셀 스트링의 수직 방향으로의 길이가 늘어나 집적도를 증가시키는 3차원 구조가 적용되었다. 이에 더해, 3차원 플래시 메모리는 기존의 3차원 플래시 메모리를 나타낸 도 1과 같이 기판(111)에 수직 방향으로 형성된 채널층(112), 채널층(112)을 감싸도록 형성된 전하 저장층(113), 전하 저장층(113)에 연결되며 수평 방향으로 적층된 복수의 전극층들(114) 및 복수의 전극층들(114)에 교번하며 개재되는 복수의 절연층들(115)을 포함하는 메모리 셀 스트링 칩(110)과 적어도 하나의 주변 회로(121)를 포함하는 주변 회로 칩(120)을 별도로 구비한 채, 메모리 셀 스트링 칩(110)과 주변 회로 칩(120)을 적층(Stacking)한 구조를 갖게 되었다. 이하, 데이터의 저장 및 판독과 직접적으로 관련된 구성요소인 전하 저장층(113), 채널층(112) 및 복수의 전극층들(114)은 메모리 셀 스트링을 구성할 수 있다.
그러나 기존의 3차원 플래시 메모리(100)는, 하나의 메모리 셀 스트링 칩(110)과 하나의 주변 회로 칩(120)을 적층하기 때문에, 접적도가 상대적으로 높지 않은 단점을 갖는다.
더욱이, 기존의 3차원 플래시 메모리(100)에서 메모리 셀 스트링 칩(110)은 복수의 메모리 셀 스트링들만을 포함하는 것이 아닌, 기판 (111) 내에 적어도 하나의 주변 회로(116)를 더 포함하기 때문에, 메모리 셀 스트링 칩(110)을 제조할 때 복수의 메모리 셀 스트링들을 형성하는 것에 그치지 않고 적어도 하나의 주변 회로(116)를 더 형성해야 하므로 제조 공정 Cost가 높은 문제점이 발생된다.
따라서, 기존의 3차원 플래시 메모리(100)와 관련하여 설명된 단점 및 문제점을 방지하기 위한 기술이 제안될 필요가 있다.
일 실시예들은 집적도를 향상시키기 위해, 적어도 하나의 TSV를 이용하여 적어도 하나의 메모리 셀 스트링 칩과 주변 회로 칩이 연결된 3차원 플래시 메모리를 제안한다.
또한, 일 실시예들은 제조 공정 Cost를 낮추기 위하여 적어도 하나의 메모리 셀 스트링 칩과 주변 회로 칩 각각을 서로 다른 단순화된 공정을 통해 제조하고자, 복수의 메모리 셀 스트링들로만 구성되는 적어도 하나의 메모리 셀 스트링 칩과 적어도 하나의 주변 회로로만 구성되는 주변 회로 칩을 이용하는 3차원 플래시 메모리를 제안한다.
일 실시예에 따르면, TSV(Through Silicon Via) 기반 고집적도를 갖는 3차원 플래시 메모리는, 복수의 메모리 셀 스트링들을 포함하는 적어도 하나의 메모리 셀 스트링 칩; 및 적어도 하나의 주변 회로를 포함하는 주변 회로 칩을 포함하고, 상기 주변 회로 칩은, 상기 적어도 하나의 메모리 셀 스트링 칩의 하부에 배치된 채, 적어도 하나의 TSV를 이용하여 상기 적어도 하나의 메모리 셀 스트링 칩과 연결되는 것을 특징으로 한다.
일측에 따르면, 상기 적어도 하나의 메모리 셀 스트링 칩은, 상기 복수의 메모리 셀 스트링들로 구성되고, 상기 주변 회로 칩은, 상기 적어도 하나의 주변 회로로 구성되는 것을 특징으로 할 수 있다.
다른 일측에 따르면, 상기 주변 회로 칩은, 상기 적어도 하나의 메모리 셀 스트링 칩을 관통하는 상기 적어도 하나의 TSV를 이용하여 상기 적어도 하나의 메모리 셀 스트링 칩과 연결되는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 적어도 하나의 메모리 셀 스트링 칩이 복수 개로 구현되는 경우, 상기 주변 회로 칩은, 상기 복수의 메모리 셀 스트링 칩들 중 어느 하나의 메모리 셀 스트링 칩의 하부에 배치된 채, 상기 적어도 하나의 TSV를 이용하여 상기 어느 하나의 메모리 셀 스트링 칩과 연결되고, 상기 어느 하나의 메모리 셀 스트링 칩은, 상기 복수의 메모리 셀 스트링 칩들 중 나머지 메모리 셀 스트링 칩의 하부에 배치된 채, 상기 적어도 하나의 TSV를 이용하여 상기 나머지 메모리 셀 스트링 칩과 연결되는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 적어도 하나의 TSV에서 상기 주변 회로 칩을 상기 어느 하나의 메모리 셀 스트링 칩에 연결하는 부분은, 상기 적어도 하나의 TSV에서 상기 어느 하나의 메모리 셀 스트링 칩을 상기 나머지 메모리 셀 스트링 칩에 연결하는 부분과 서로 독립적으로 구성되는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 적어도 하나의 TSV에서 상기 주변 회로 칩을 상기 어느 하나의 메모리 셀 스트링 칩에 연결하는 부분은, 상기 적어도 하나의 TSV에서 상기 어느 하나의 메모리 셀 스트링 칩을 상기 나머지 메모리 셀 스트링 칩에 연결하는 부분과 일체형으로 구성되는 것을 특징으로 할 수 있다.
다른 일 실시예에 따르면, TSV 기반 고집적도를 갖는 3차원 플래시 메모리는, 복수의 메모리 셀 스트링들을 각각 포함하는 두 개의 메모리 셀 스트링 칩들; 및 적어도 하나의 주변 회로를 포함하는 주변 회로 칩을 포함하고, 상기 주변 회로 칩은, 상기 두 개의 메모리 셀 스트링 칩들의 사이에 배치된 채, 적어도 하나의 TSV를 이용하여 상기 두 개의 메모리 셀 스트링 칩들 각각과 연결되는 것을 특징으로 한다.
일측에 따르면, 상기 두 개의 메모리 셀 스트링 칩들 각각은, 상기 복수의 메모리 셀 스트링들로 구성되고, 상기 주변 회로 칩은, 상기 적어도 하나의 주변 회로로 구성되는 것을 특징으로 할 수 있다.
다른 일측에 따르면, 상기 주변 회로 칩은, 상기 주변 회로 칩을 관통하는 상기 적어도 하나의 TSV를 이용하여 상기 두 개의 메모리 셀 스트링 칩들 각각과 연결되는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 주변 회로 칩이 복수 개로 구현되는 경우, 상기 두 개의 메모리 셀 스트링 칩들은 적어도 세 개 이상으로 구현되고, 상기 복수의 주변 회로 칩들 중 어느 하나의 주변 회로 칩 및 나머지 주변 회로 칩은, 상기 적어도 세 개 이상의 메모리 셀 스트링 칩들 중 어느 하나의 메모리 셀 스트링 칩을 공유하며 상기 어느 하나의 메모리 셀 스트링 칩에 각각 연결되는 것을 특징으로 할 수 있다.
일 실시예에 따르면, TSV 기반 고집적도를 갖는 3차원 플래시 메모리의 제조 방법은, 복수의 메모리 셀 스트링들을 포함하는 적어도 하나의 메모리 셀 스트링 칩과, 적어도 하나의 주변 회로를 포함하는 주변 회로 칩을 준비하는 단계; 및 상기 주변 회로 칩을 상기 적어도 하나의 메모리 셀 스트링 칩의 하부에 배치한 채, 적어도 하나의 TSV를 이용하여 상기 적어도 하나의 메모리 셀 스트링 칩과 연결하는 단계를 포함한다.
일측에 따르면, 상기 연결하는 단계는, 상기 적어도 하나의 메모리 셀 스트링 칩을 관통하는 상기 적어도 하나의 TSV를 이용하여, 상기 적어도 하나의 주변 회로로 구성되는 상기 주변 회로 칩을 상기 복수의 메모리 셀 스트링들로 구성되는 상기 적어도 하나의 메모리 셀 스트링 칩과 연결하는 것을 특징으로 할 수 있다.
다른 일 실시예에 따르면, TSV 기반 고집적도를 갖는 3차원 플래시 메모리의 제조 방법은, 복수의 메모리 셀 스트링들을 각각 포함하는 두 개의 메모리 셀 스트링 칩들과, 적어도 하나의 주변 회로를 포함하는 주변 회로 칩을 준비하는 단계; 및 상기 주변 회로 칩을 상기 두 개의 메모리 셀 스트링 칩들의 사이에 배치한 채, 적어도 하나의 TSV를 이용하여 상기 두 개의 메모리 셀 스트링 칩들 각각과 연결하는 단계를 포함한다.
일측에 따르면, 상기 연결하는 단계는, 상기 주변 회로 칩을 관통하는 상기 적어도 하나의 TSV를 이용하여, 상기 적어도 하나의 주변 회로로 구성되는 상기 주변 회로 칩을 상기 복수의 메모리 셀 스트링들로 각각 구성되는 상기 두 개의 메모리 셀 스트링 칩들 각각과 연결하는 것을 특징으로 할 수 있다.
일 실시예들은 적어도 하나의 TSV를 이용하여 적어도 하나의 메모리 셀 스트링 칩과 주변 회로 칩이 연결된 3차원 플래시 메모리를 제안함으로써, 3차원 플래시 메모리의 집적도를 향상시킬 수 있다.
또한, 일 실시예들은 복수의 메모리 셀 스트링들로만 구성되는 적어도 하나의 메모리 셀 스트링 칩과 적어도 하나의 주변 회로로만 구성되는 주변 회로 칩을 이용하는 3차원 플래시 메모리를 제안함으로써, 적어도 하나의 메모리 셀 스트링 칩과 주변 회로 칩 각각을 서로 다른 단순화된 공정을 통해 제조하여 제조 공정 Cost를 낮출 수 있다.
도 1은 기존의 3차원 플래시 메모리를 나타낸 X-Z 단면도이다.
도 2 내지 4는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 X-Z 단면도이다.
도 5는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 6a 내지 6b는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위해 3차원 플래시 메모리를 나타낸 X-Z 단면도이다.
도 7 내지 8은 다른 일 실시예에 따른 3차원 플래시 메모리를 나타낸 X-Z 단면도이다.
도 9는 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 10a 내지 10c는 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위해 3차원 플래시 메모리를 나타낸 X-Z 단면도이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 2 내지 4는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 X-Z 단면도이다.
도 2를 참조하면, 일 실시예에 따른 3차원 플래시 메모리(200)는, 복수의 메모리 셀 스트링들(211, 212)을 포함하는 적어도 하나의 메모리 셀 스트링 칩(210)과, 적어도 하나의 주변 회로(221)를 포함하는 주변 회로 칩(220)으로 구성된 채, 적어도 하나의 메모리 셀 스트링 칩(210) 및 주변 회로 칩(220)이 적어도 하나의 TSV(Through Silicon Via)(230)를 기반으로 서로 연결된 구조를 가질 수 있다.
여기서, 적어도 하나의 메모리 셀 스트링 칩(210)은 기판(213)과, 기판(213) 상에 일 방향(예컨대, Z 방향)으로 연장 형성되는 복수의 메모리 셀 스트링들(211, 212)로 구성될 수 있으며, 주변 회로 칩(220)은 기판(222)과, 기판(222) 상에 형성된 적어도 하나의 주변 회로(221)로 구성될 수 있다. 기판(213, 222)은 반도체 제조 공정에서 베이스가 되는 구성요소이자 반도체 구조체에 자명하게 포함되는 구성요소인 바, 이하, 적어도 하나의 메모리 셀 스트링 칩(210)은 복수의 메모리 셀 스트링들(211, 212)로만 구성되는 것으로 해석될 수 있으며, 주변 회로 칩(220) 역시 적어도 하나의 주변 회로(221)로만 구성되는 것으로 해석될 수 있다. 또한, 이하, 적어도 하나의 메모리 셀 스트링 칩(210)이 복수의 메모리 셀 스트링들(211, 212)로만 구성된다는 것은, 적어도 하나의 메모리 셀 스트링 칩(210)이 복수의 메모리 셀 스트링들(211, 212)과 무관한 트랜지스터(일례로, 적어도 하나의 주변 회로의 트랜지스터)를 포함하지 않는 것을 의미하며, 주변 회로 칩(220)이 적어도 하나의 주변 회로(221)로만 구성된다는 것은, 주변 회로 칩(220)이 적어도 하나의 메모리 셀 스트링을 포함하지 않는다는 것을 의미한다.
이처럼 적어도 하나의 메모리 셀 스트링 칩(210)이 복수의 메모리 셀 스트링들(211, 212)로만 구성되고, 주변 회로 칩(220)이 적어도 하나의 주변 회로(221)로만 구성되기 때문에, 적어도 하나의 메모리 셀 스트링 칩(210) 및 주변 회로 칩(220) 각각은 서로 다른 단순화된 공정을 통해 제조되어 제조 Cost가 감소될 수 있다.
복수의 메모리 셀 스트링들(211, 212) 각각은, 설명의 편의를 위해 도면 상 수직 방향의 구성요소인 것으로 설명되었으나, 기판(213)으로부터 일 방향(예컨대, Z 방향)으로 연장 형성되는 채널층, 채널층을 감싸는 전하 저장층(일례로, ONO(Oxide-Nitride-Oxide))의 수직 요소와, 전하 저장층에 수직 방향으로 연결되는 복수의 전극층들과 같은 수평 요소를 포함할 수 있다. 채널층은 단결정질의 실리콘(Single crystal silicon) 또는 폴리 실리콘으로 형성될 수 있고, 전하 저장층은 복수의 전극층들을 통해 인가되는 전압에 의한 전하를 저장하는 구조(일례로, ONO(Oxide-Nitride-Oxide) 구조)를 갖도록 형성될 수 있으며, 복수의 전극층들 각각은 전압 인가가 가능하도록 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금)과 같은 도전성 물질로 형성될 수 있다.
적어도 하나의 메모리 셀 스트링 칩(210) 및 주변 회로 칩(220)이 적어도 하나의 TSV(230)를 기반으로 서로 연결되는 것과 관련하여, 보다 상세하게, 주변 회로 칩(220)은 적어도 하나의 메모리 셀 스트링 칩(210)의 하부에 배치된 채, 적어도 하나의 TSV(230)를 이용하여 적어도 하나의 메모리 셀 스트링 칩(210)과 연결될 수 있다.
특히, 주변 회로 칩(220)과 적어도 하나의 메모리 셀 스트링 칩(210)은, 적어도 하나의 메모리 셀 스트링 칩(210)을 관통하는 적어도 하나의 TSV(230)를 이용하여 연결됨을 특징으로 한다. 이 때, 적어도 하나의 TSV(230)는 적어도 하나의 메모리 셀 스트링 칩(210)의 제조 공정 중 복수의 메모리 셀 스트링들(211, 212)이 형성되는 과정에서 에칭된 홀(Hole)에 형성될 수 있기 때문에, 적어도 하나의 TSV(230)를 형성하기 위한 홀을 제조하는 별도의 공정이 불필요하다. 따라서, 주변 회로 칩(220)은, 적어도 하나의 메모리 셀 스트링 칩(210)을 관통하는 적어도 하나의 TSV(230)를 이용하여 적어도 하나의 메모리 셀 스트링 칩(210)과 연결됨으로써, 적어도 하나의 TSV(230)를 형성하기 위한 홀을 제조하는 별도의 공정이 생략될 수 있다.
이처럼, 일 실시예에 따른 3차원 플래시 메모리(200)는, 서로 다른 단순화된 공정을 통해 제조된 적어도 하나의 메모리 셀 스트링 칩(210)과 주변 회로 칩(220)이 적어도 하나의 메모리 셀 스트링 칩(210)을 관통하는 적어도 하나의 TSV(230)를 이용하여 서로 연결되는 구조를 갖게 됨으로써, 적어도 하나의 메모리 셀 스트링 칩이 적어도 하나의 주변 회로를 더 포함하는 기존의 구조와 비교하여 적어도 하나의 메모리 셀 스트링 칩(210)이 제조 및 준비되는 과정에서의 제조 공정 Cost가 감소될 수 있으며, 적어도 하나의 TSV(230)를 형성하기 위한 홀을 제조하는 별도의 공정이 생략될 수 있어 홀 제조 공정 Cost가 감소될 수 있다.
도 3을 참조하면, 일 실시예에 따른 3차원 플래시 메모리(300)는, 도 2에 도시된 3차원 플래시 메모리(200)에서 적어도 하나의 메모리 셀 스트링 칩(210)이 복수 개로 구현되는 경우를 나타낸다.
구체적으로, 3차원 플래시 메모리(300)는, 복수의 메모리 셀 스트링들(311, 312, 321, 322)을 각각 포함하는 복수의 메모리 셀 스트링 칩들(310, 320)과, 적어도 하나의 주변 회로(331)를 포함하는 주변 회로 칩(330)으로 구성된 채, 복수의 메모리 셀 스트링 칩들(310, 320) 및 주변 회로 칩(330)이 적어도 하나의 TSV(340)를 기반으로 서로 연결된 구조를 가질 수 있다.
마찬가지로, 복수의 메모리 셀 스트링 칩들(310, 320) 각각은, 복수의 메모리 셀 스트링들(311, 312, 321, 322)로만 구성될 수 있으며, 주변 회로 칩(330)은 적어도 하나의 주변 회로(331)만으로 구성됨으로써, 복수의 메모리 셀 스트링 칩들(310, 320) 및 주변 회로 칩(330) 각각은 서로 다른 단순화된 공정을 통해 제조되어 제조 Cost가 감소될 수 있다.
복수의 메모리 셀 스트링 칩들(310, 320) 및 주변 회로 칩(330)이 적어도 하나의 TSV(340)를 기반으로 서로 연결되는 것과 관련하여, 보다 상세하게, 주변 회로 칩(330)은 복수의 메모리 셀 스트링 칩들(310, 320) 중 어느 하나의 메모리 셀 스트링 칩(310)의 하부에 배치된 채 적어도 하나의 TSV(340)를 이용하여 어느 하나의 메모리 셀 스트링 칩과 연결될 수 있으며, 어느 하나의 메모리 셀 스트링 칩(310)은 복수의 메모리 셀 스트링 칩들(310, 320) 중 나머지 메모리 셀 스트링 칩(320)의 하부에 배치된 채 적어도 하나의 TSV(340)를 이용하여 나머지 메모리 셀 스트링 칩(320)과 연결될 수 있다. 이에 따라, 주변 회로 칩(330)과 나머지 메모리 셀 스트링 칩(320) 역시 어느 하나의 메모리 셀 스트링 칩(310)을 통과하는 적어도 하나의 TSV(340)를 통해 서로 간접적으로 연결될 수 있다.
이상, 3차원 플래시 메모리(300)에 복수의 메모리 셀 스트링 칩들(310, 320)이 두 개 포함되는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 세 개 이상 포함될 수 있다. 이러한 경우 차원 플래시 메모리(300)는 설명된 구조와 마찬가지로 최하단에 주변 회로 칩(330)이 배치되고 그 상부에 세 개 이상의 메모리 셀 스트링 칩들(310, 320)이 순차적으로 적층되며 적어도 하나의 TSV(340)를 통해 연결된 구조를 갖게 될 수 있다.
이 때, 적어도 하나의 TSV(340)에서 주변 회로 칩(330)을 어느 하나의 메모리 셀 스트링 칩(310)에 연결하는 부분(341)은, 적어도 하나의 TSV(340)에서 어느 하나의 메모리 셀 스트링 칩(310)을 나머지 메모리 셀 스트링 칩(320)에 연결하는 부분(342)과 일체형으로 구성될 수 있다. 그러나 적어도 하나의 TSV(340)의 구조는 이에 제한되거나 한정되지 않는다. 이에 대한 상세한 설명은 아래의 도 4에서 기재하기로 한다.
도 4를 참조하면, 일 실시예에 따른 3차원 플래시 메모리(400)는, 도 3에 도시된 3차원 플래시 메모리(300)와 동일한 구조를 가지나, 적어도 하나의 TSV(440)에서 주변 회로 칩(410)을 복수의 메모리 셀 스트링 칩들(420, 430) 중 어느 하나의 메모리 셀 스트링 칩(420)에 연결하는 부분(441)이 적어도 하나의 TSV(440)에서 어느 하나의 메모리 셀 스트링 칩(420)을 나머지 메모리 셀 스트링 칩(430)에 연결하는 부분(442)과 서로 독립적으로 구성됨을 특징으로 한다.
이와 같이 도 2 내지 4를 참조하여 설명된 구조의 3차원 플래시 메모리(200, 300, 400)는, 적어도 하나의 TSV(230, 340, 440)를 이용하여 적어도 하나의 메모리 셀 스트링 칩(210, 310, 320, 420, 430)과 주변 회로 칩(220, 330, 410)이 연결된 구조를 가짐으로써, 집적도가 향상될 수 있다.
도 5는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 6a 내지 6b는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위해 3차원 플래시 메모리를 나타낸 X-Z 단면도이다. 이하, 도 6a 내지 6b는 도 3에 도시된 3차원 플래시 메모리(300)를 제조하는 제조 방법과 관련된 것이나, 후술되는 제조 방법은 이에 제한되거나 한정되지 않는다. 즉, 후술되는 제조 방법을 통해서는, 도 2에 도시된 3차원 플래시 메모리(200)는 물론 도 4에 도시된 3차원 플래시 메모리(400)가 제조 완료될 수 있다. 또한, 이하, 제조 방법은 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 한다.
도 5 및 6a 내지 6b를 참조하면, 단계(S510)에서 제조 시스템은, 복수의 메모리 셀 스트링들을 포함하는 적어도 하나의 메모리 셀 스트링 칩과, 적어도 하나의 주변 회로를 포함하는 주변 회로 칩을 준비한다.
예를 들어, 단계(S510)에서 제조 시스템은 도 6a와 같이 복수의 메모리 셀 스트링들(611, 612, 621, 622)만으로 각각 구성되는 복수의 메모리 셀 스트링 칩들(610, 620)과, 적어도 하나의 주변 회로(631)만으로 구성되는 주변 회로 칩(630)을 준비할 수 있다.
그 후, 단계(S520)에서 제조 시스템은, 주변 회로 칩을 적어도 하나의 메모리 셀 스트링 칩의 하부에 배치한 채, 적어도 하나의 TSV를 이용하여 적어도 하나의 메모리 셀 스트링 칩과 연결한다.
특히, 단계(S520)에서 제조 시스템은 적어도 하나의 메모리 셀 스트링 칩을 관통하는 적어도 하나의 TSV를 이용하여, 적어도 하나의 주변 회로로만 구성되는 주변 회로 칩을 복수의 메모리 셀 스트링들로만 구성되는 적어도 하나의 메모리 셀 스트링 칩과 연결함으로써, 적어도 하나의 메모리 셀 스트링 칩이 적어도 하나의 주변 회로를 더 포함하는 기존의 구조와 비교하여 적어도 하나의 메모리 셀 스트링 칩이 제조 및 준비되는 과정에서의 제조 공정 Cost를 감소시킬 수 있으며, 적어도 하나의 TSV를 형성하기 위한 홀을 제조하는 별도의 공정이 생략될 수 있어 홀 제조 공정 Cost을 감소시킬 수 있다.
예를 들어, 단계(S520)에서 제조 시스템은 도 6b와 같이 복수의 메모리 셀 스트링 칩들(610, 620)을 관통하는 적어도 하나의 TSV(640)를 형성한 뒤, 적어도 하나의 TSV(640)를 이용해 주변 회로 칩(630)을 복수의 메모리 셀 스트링 칩들(610, 620) 중 어느 하나의 메모리 셀 스트링 칩(610)과 연결하는 동시에 어느 하나의 메모리 셀 스트링 칩(610)을 복수의 메모리 셀 스트링 칩들(610, 620) 중 나머지 메모리 셀 스트링 칩(620)과 연결할 수 있다.
설명된 예시의 적어도 하나의 TSV(640)는, 주변 회로 칩(630)을 어느 하나의 메모리 셀 스트링 칩(610)에 연결하는 부분과 어느 하나의 메모리 셀 스트링 칩(610)을 나머지 메모리 셀 스트링 칩(620)에 연결하는 부분이 일체형으로 구성되는 구조이나, 이에 제한되거나 한정되지 않고 독립된 구조를 가질 수 있다. 적어도 하나의 TSV(640)에서 주변 회로 칩(630)을 어느 하나의 메모리 셀 스트링 칩(610)에 연결하는 부분과 어느 하나의 메모리 셀 스트링 칩(610)을 나머지 메모리 셀 스트링 칩(620)에 연결하는 부분이 독립적으로 구성되는 구조와 관련하여 도면으로 도시되지는 않은 다른 예를 들면, 단계(S520)에서 제조 시스템은 복수의 메모리 셀 스트링 칩들(610, 620) 각각을 관통하는 적어도 하나의 TSV(어느 하나의 메모리 셀 스트링 칩(610)을 관통하는 적어도 하나의 TSV 및 나머지 메모리 셀 스트링 칩(620)을 관통하는 적어도 하나의 TSV)를 형성한 뒤, 어느 하나의 메모리 셀 스트링 칩(610)을 관통하는 적어도 하나의 TSV와 나머지 메모리 셀 스트링 칩(620)을 관통하는 적어도 하나의 TSV가 맞닿도록 어느 하나의 메모리 셀 스트링 칩(610)을 나머지 하나의 메모리 셀 스트링 칩(620)과 연결하는 동시에, 어느 하나의 메모리 셀 스트링 칩(610)을 관통하는 적어도 하나의 TSV를 이용해 어느 하나의 메모리 셀 스트링 칩(610)의 하부에 주변 회로 칩(630)을 연결할 수 있다.
이상, 도 6a 내지 6b를 참조하며, 복수의 메모리 셀 스트링 칩들(610, 620)이 포함되는 3차원 플래시 메모리의 제조 방법이 설명되었으나, 하나의 메모리 셀 스트링 칩이 포함되는 3차원 플래시 메모리의 제조 방법 역시 동일한 단계들(S510 내지 S520)을 통해 수행될 수 있다.
도 7 내지 8은 다른 일 실시예에 따른 3차원 플래시 메모리를 나타낸 X-Z 단면도이다.
도 7을 참조하면, 다른 일 실시예에 따른 3차원 플래시 메모리(700)는, 복수의 메모리 셀 스트링들(711, 712, 721, 722)을 각각 포함하는 두 개의 메모리 셀 스트링 칩들(710, 720)과, 적어도 하나의 주변 회로(731)를 포함하는 주변 회로 칩(730)으로 구성된 채, 두 개의 메모리 셀 스트링 칩들(710, 720) 및 주변 회로 칩(730)이 적어도 하나의 TSV(Through Silicon Via)(740)를 기반으로 서로 연결된 구조를 가질 수 있다.
여기서, 두 개의 메모리 셀 스트링 칩들(710, 720) 각각은 기판(713, 723)과, 기판(713, 723) 상에 일 방향(예컨대, Z 방향)으로 연장 형성되는 복수의 메모리 셀 스트링들(711, 712, 721, 722)로 구성될 수 있으며, 주변 회로 칩(730)은 기판(732)과, 기판(732) 상에 형성된 적어도 하나의 주변 회로(731)로 구성될 수 있다. 기판(713, 723, 733)은 반도체 제조 공정에서 베이스가 되는 구성요소이자 반도체 구조체에 자명하게 포함되는 구성요소인 바, 이하, 두 개의 메모리 셀 스트링 칩들(710, 720) 각각은 복수의 메모리 셀 스트링들(711, 712, 721, 722)로만 구성되는 것으로 해석될 수 있으며, 주변 회로 칩(730) 역시 적어도 하나의 주변 회로(731)로만 구성되는 것으로 해석될 수 있다. 또한, 이하, 두 개의 메모리 셀 스트링 칩들(710, 720)이 복수의 메모리 셀 스트링들(711, 712, 721, 722)로만 구성된다는 것은, 두 개의 메모리 셀 스트링 칩들(710, 720)이 복수의 메모리 셀 스트링들(711, 712, 721, 722)과 무관한 트랜지스터(일례로, 적어도 하나의 주변 회로의 트랜지스터)를 포함하지 않는 것을 의미하며, 주변 회로 칩(730)이 적어도 하나의 주변 회로(731)로만 구성된다는 것은, 주변 회로 칩(730)이 적어도 하나의 메모리 셀 스트링을 포함하지 않는다는 것을 의미한다.
이처럼 두 개의 메모리 셀 스트링 칩들(710, 720) 각각이 복수의 메모리 셀 스트링들(711, 712, 721, 722)로만 구성되고, 주변 회로 칩(730)이 적어도 하나의 주변 회로(731)로만 구성되기 때문에, 두 개의 메모리 셀 스트링 칩들(710, 720) 및 주변 회로 칩(730) 각각은 서로 다른 단순화된 공정을 통해 제조되어 제조 Cost가 감소될 수 있다.
복수의 메모리 셀 스트링들(711, 712, 721, 722) 각각은, 설명의 편의를 위해 도면 상 수직 방향의 구성요소인 것으로 설명되었으나, 기판(713, 723)으로부터 일 방향(예컨대, Z 방향)으로 연장 형성되는 채널층, 채널층을 감싸는 전하 저장층(일례로, ONO(Oxide-Nitride-Oxide))의 수직 요소와, 전하 저장층에 수직 방향으로 연결되는 복수의 전극층들과 같은 수평 요소를 포함할 수 있다. 채널층은 단결정질의 실리콘(Single crystal silicon) 또는 폴리 실리콘으로 형성될 수 있고, 전하 저장층은 복수의 전극층들을 통해 인가되는 전압에 의한 전하를 저장하는 구조(일례로, ONO(Oxide-Nitride-Oxide) 구조)를 갖도록 형성될 수 있으며, 복수의 전극층들 각각은 전압 인가가 가능하도록 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금)과 같은 도전성 물질로 형성될 수 있다.
두 개의 메모리 셀 스트링 칩들(710, 720) 및 주변 회로 칩(730)이 적어도 하나의 TSV(740)를 기반으로 서로 연결되는 것과 관련하여, 보다 상세하게, 주변 회로 칩(730)은 두 개의 메모리 셀 스트링 칩들(710, 720)의 사이에 배치된 채, 적어도 하나의 TSV(740)를 이용하여 두 개의 메모리 셀 스트링 칩들(710, 720) 각각과 연결될 수 있다.
특히, 주변 회로 칩(730)과 두 개의 메모리 셀 스트링 칩들(710, 720)은, 주변 회로 칩(730)을 관통하는 적어도 하나의 TSV(740)을 이용하여 각기 연결됨을 특징으로 한다. 보다 상세하게, 주변 회로 칩(730)은 주변 회로 칩(730)을 관통하는 적어도 하나의 TSV(740)을 이용하여, 상하부에 위치하는 두 개의 메모리 셀 스트링 칩들(710, 720) 각각과 연결될 수 있다.
이처럼, 다른 일 실시예에 따른 3차원 플래시 메모리(700)는, 서로 다른 단순화된 공정을 통해 제조된 두 개의 메모리 셀 스트링 칩들(710, 720)과 주변 회로 칩(730)이 각기 주변 회로 칩(730)을 관통하는 적어도 하나의 TSV(740)를 이용하여 서로 연결되는 구조를 갖게 됨으로써, 메모리 셀 스트링 칩이 적어도 하나의 주변 회로를 더 포함하는 기존의 구조와 비교하여 두 개의 메모리 셀 스트링 칩들(710, 720)이 제조 및 준비되는 과정에서의 제조 공정 Cost가 감소될 수 있다.
도 8을 참조하면, 다른 일 실시예에 따른 3차원 플래시 메모리(800)는, 도 7에 도시된 3차원 플래시 메모리(700)에서 주변 회로 칩(730)이 복수 개로 구현됨에 따라 두 개의 메모리 셀 스트링 칩들(710, 720)이 적어도 세 개 이상으로 구현되는 경우를 나타낸다.
구체적으로, 3차원 플래시 메모리(800)는, 복수의 주변 회로 칩들(810, 820) 중 어느 하나의 주변 회로 칩(810) 및 나머지 주변 회로 칩(820)이 적어도 세 개 이상의 메모리 셀 스트링 칩들(830, 840, 850) 중 어느 하나의 메모리 셀 스트링 칩(830)을 공유하며 어느 하나의 메모리 셀 스트링 칩(830)에 각각 연결되는 구조를 가질 수 있다.
마찬가지로, 적어도 세 개 이상의 메모리 셀 스트링 칩들(830, 840, 850) 각각은, 복수의 메모리 셀 스트링들로만 구성될 수 있으며, 복수의 주변 회로 칩들(810, 820) 각각은 적어도 하나의 주변 회로만으로 구성됨으로써, 적어도 세 개 이상의 메모리 셀 스트링 칩들(830, 840, 850) 및 복수의 주변 회로 칩들(810, 820) 각각은 서로 다른 단순화된 공정을 통해 제조되어 제조 Cost가 감소될 수 있다.
적어도 세 개 이상의 메모리 셀 스트링 칩들(830, 840, 850) 및 복수의 주변 회로 칩들(810, 820)이 적어도 하나의 TSV(860, 870)를 기반으로 서로 연결되는 것과 관련하여, 보다 상세하게, 복수의 주변 회로 칩들(810, 820) 중 제1 주변 회로 칩(810)은 적어도 세 개 이상의 메모리 셀 스트링 칩들(830, 840, 450) 중 제1 메모리 셀 스트링 칩(830)과 제2 메모리 셀 스트링 칩(840)의 사이에 배치된 채 제1 주변 회로 칩(810)을 통과하는 적어도 하나의 TSV(860)을 통해 제1 메모리 셀 스트링 칩(830) 및 제2 메모리 셀 스트링 칩(840)과 각각 연결될 수 있으며, 제2 주변 회로 칩(820)은 적어도 세 개 이상의 메모리 셀 스트링 칩들(830, 840, 850) 중 제1 메모리 셀 스트링 칩(830)과 제3 메모리 셀 스트링 칩(850)의 사이에 배치된 채 제2 주변 회로 칩(820)을 통과하는 적어도 하나의 TSV(870)을 통해 제1 메모리 셀 스트링 칩(830) 및 제3 메모리 셀 스트링 칩(850)과 각각 연결될 수 있다. 이에, 제1 메모리 셀 스트링 칩(830)은 제1 주변 회로 칩(810) 및 제2 주변 회로 칩(820)의 사이에 배치되어 제1 주변 회로 칩(810) 및 제2 주변 회로 칩(820) 각각과 공유되며 연결될 수 있다. 이 때, 적어도 하나의 TSV(860, 870)는 제1 주변 회로 칩(810)을 제1 메모리 셀 스트링 칩(830) 및 제2 메모리 셀 스트링 칩(840)에 각각 연결하는 적어도 하나의 TSV(860)를 포함할 수 있으며, 제2 주변 회로 칩(820)을 제1 메모리 셀 스트링 칩(830) 및 제3 메모리 셀 스트링 칩(850)에 각각 연결하는 적어도 하나의 TSV(870)를 포함할 수 있다.
이상, 도면을 통해서는 3차원 플래시 메모리(800)에 메모리 셀 스트링 칩들(830, 840, 850)이 세 개 포함되며, 주변 회로 칩들(810, 820)이 두 개 포함되는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고, 메모리 셀 스트링 칩들(830, 840, 850)이 네 개 이상 포함되고 주변 회로 칩들(810, 820)이 세 개 이상 포함될 수 있다. 이러한 경우 차원 플래시 메모리(800)는 설명된 구조와 마찬가지로 주변 회로 칩들(810, 820) 각각의 상하부에 메모리 셀 스트링 칩들(830, 840, 850)이 연결되는 구조를 갖게 될 수 있으며, 이러한 구조를 위해 메모리 셀 스트링 칩들(830, 840, 850)은 주변 회로 칩들(810, 820)의 개수보다 항상 한 개가 더 많게 구비될 수 있다.
이와 같이 도 7 내지 8을 참조하여 설명된 구조의 3차원 플래시 메모리(700, 800)는, 적어도 하나의 TSV(740, 860, 870)를 이용하여 두 개 이상의 메모리 셀 스트링 칩들(710, 720, 830, 840, 850)과 한 개 이상의 주변 회로 칩(730, 810, 820)이 연결된 구조를 가짐으로써, 집적도가 향상될 수 있다.
도 9는 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 10a 내지 10c는 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위해 3차원 플래시 메모리를 나타낸 X-Z 단면도이다. 이하, 도 10a 내지 10b는 도 7에 도시된 3차원 플래시 메모리(700)를 제조하는 제조 방법과 관련된 것이나, 후술되는 제조 방법은 이에 제한되거나 한정되지 않는다. 즉, 후술되는 제조 방법을 통해서는, 도 8에 도시된 3차원 플래시 메모리(800)가 제조 완료될 수 있다. 또한, 이하, 제조 방법은 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 한다.
도 9 및 10a 내지 10b를 참조하면, 단계(S910)에서 제조 시스템은, 복수의 메모리 셀 스트링들을 각각 포함하는 두 개의 메모리 셀 스트링 칩들과, 적어도 하나의 주변 회로를 포함하는 주변 회로 칩을 준비한다.
예를 들어, 단계(S910)에서 제조 시스템은 도 10a와 같이 복수의 메모리 셀 스트링들(1011, 1012, 1021, 1022)만으로 각각 구성되는 두 개의 메모리 셀 스트링 칩들(1010, 1020)과, 적어도 하나의 주변 회로(1031)만으로 구성되는 주변 회로 칩(1030)을 준비할 수 있다.
그 후, 단계(S920)에서 제조 시스템은, 주변 회로 칩을 상기 두 개의 메모리 셀 스트링 칩들의 사이에 배치한 채, 적어도 하나의 TSV를 이용하여 상기 두 개의 메모리 셀 스트링 칩들 각각과 연결한다.
특히, 단계(S920)에서 제조 시스템은, 주변 회로 칩을 관통하는 적어도 하나의 TSV를 이용하여, 적어도 하나의 주변 회로로만 구성되는 주변 회로 칩을 복수의 메모리 셀 스트링들로만 각각 구성되는 두 개의 메모리 셀 스트링 칩들 각각과 연결함으로써, 두 개의 메모리 셀 스트링 칩들이 적어도 하나의 주변 회로를 더 포함하는 기존의 구조와 비교하여 두 개의 메모리 셀 스트링 칩들이 제조 및 준비되는 과정에서의 제조 공정 Cost를 감소시킬 수 있다.
예를 들어, 단계(S920)에서 제조 시스템은 도 10b와 같이 주변 회로 칩(1030)을 관통하는 적어도 하나의 TSV(1040)를 형성한 뒤, 주변 회로 칩(1030)을 두 개의 메모리 셀 스트링 칩들(1010, 1020)의 사이에 배치한 채 적어도 하나의 TSV(1040)를 이용해 두 개의 메모리 셀 스트링 칩들(1010, 1020) 각각과 연결할 수 있다.
설명된 예시는 하나의 주변 회로 칩(1030)과 두 개의 메모리 셀 스트링 칩들(1010, 1020)이 포함되는 3차원 플래시 메모리(1000)의 제조 방법에 관한 것이나, 이에 제한되거나 한정되지 않고 복수의 주변 회로 칩들과 복수의 메모리 셀 스트링 칩들이 포함되는 3차원 플래시 메모리에도 적용 가능하다. 즉, 복수의 주변 회로 칩들과 복수의 메모리 셀 스트링 칩들이 포함되는 3차원 플래시 메모리의 제조 방법 역시 동일한 단계들(S910 내지 S920)을 통해 수행될 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (14)

  1. TSV(Through Silicon Via) 기반 고집적도를 갖는 3차원 플래시 메모리에 있어서,
    복수의 메모리 셀 스트링들을 포함하는 적어도 하나의 메모리 셀 스트링 칩; 및
    적어도 하나의 주변 회로를 포함하는 주변 회로 칩
    을 포함하고,
    상기 주변 회로 칩은,
    상기 적어도 하나의 메모리 셀 스트링 칩의 하부에 배치된 채, 적어도 하나의 TSV를 이용하여 상기 적어도 하나의 메모리 셀 스트링 칩과 연결되며,
    상기 적어도 하나의 메모리 셀 스트링 칩이 복수 개로 구현되는 경우,
    상기 주변 회로 칩은,
    상기 복수의 메모리 셀 스트링 칩들 중 어느 하나의 메모리 셀 스트링 칩의 하부에 배치된 채, 상기 적어도 하나의 TSV를 이용하여 상기 어느 하나의 메모리 셀 스트링 칩과 연결되고,
    상기 어느 하나의 메모리 셀 스트링 칩은,
    상기 복수의 메모리 셀 스트링 칩들 중 나머지 메모리 셀 스트링 칩의 하부에 배치된 채, 상기 적어도 하나의 TSV를 이용하여 상기 나머지 메모리 셀 스트링 칩과 연결되고,
    상기 적어도 하나의 TSV에서 상기 주변 회로 칩을 상기 어느 하나의 메모리 셀 스트링 칩에 연결하는 부분은,
    상기 적어도 하나의 TSV에서 상기 어느 하나의 메모리 셀 스트링 칩을 상기 나머지 메모리 셀 스트링 칩에 연결하는 부분과 일체형으로 구성되는 것을 특징으로 하는 것을 특징으로 하는 3차원 플래시 메모리.
  2. 제1항에 있어서,
    상기 적어도 하나의 메모리 셀 스트링 칩은,
    상기 복수의 메모리 셀 스트링들로 구성되고,
    상기 주변 회로 칩은,
    상기 적어도 하나의 주변 회로로 구성되는 것을 특징으로 하는 3차원 플래시 메모리.
  3. 제1항에 있어서,
    상기 주변 회로 칩은,
    상기 적어도 하나의 메모리 셀 스트링 칩을 관통하는 상기 적어도 하나의 TSV를 이용하여 상기 적어도 하나의 메모리 셀 스트링 칩과 연결되는 것을 특징으로 하는 3차원 플래시 메모리.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. TSV 기반 고집적도를 갖는 3차원 플래시 메모리의 제조 방법에 있어서,
    복수의 메모리 셀 스트링들을 포함하는 적어도 하나의 메모리 셀 스트링 칩과, 적어도 하나의 주변 회로를 포함하는 주변 회로 칩을 준비하는 단계; 및
    상기 주변 회로 칩을 상기 적어도 하나의 메모리 셀 스트링 칩의 하부에 배치한 채, 적어도 하나의 TSV를 이용하여 상기 적어도 하나의 메모리 셀 스트링 칩과 연결하는 단계
    를 포함하고,
    상기 적어도 하나의 메모리 셀 스트링 칩이 복수 개로 구현되는 경우, 상기 연결하는 단계는,
    복수의 메모리 셀 스트링 칩들을 관통하는 적어도 하나의 TSV를 형성하는 단계; 및
    적어도 하나의 TSV를 이용해 주변 회로 칩을 상기 복수의 메모리 셀 스트링 칩들 중 어느 하나의 메모리 셀 스트링 칩과 연결하는 동시에 상기 어느 하나의 메모리 셀 스트링 칩을 상기 복수의 메모리 셀 스트링 칩들 중 나머지 메모리 셀 스트링 칩과 연결하는 단계
    를 포함하며,
    상기 적어도 하나의 TSV에서 상기 주변 회로 칩을 상기 어느 하나의 메모리 셀 스트링 칩에 연결하는 부분은,
    상기 적어도 하나의 TSV에서 상기 어느 하나의 메모리 셀 스트링 칩을 상기 나머지 메모리 셀 스트링 칩에 연결하는 부분과 일체형으로 구성되는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
  12. 제11항에 있어서,
    상기 연결하는 단계는,
    상기 적어도 하나의 메모리 셀 스트링 칩을 관통하는 상기 적어도 하나의 TSV를 이용하여, 상기 적어도 하나의 주변 회로로 구성되는 상기 주변 회로 칩을 상기 복수의 메모리 셀 스트링들로 구성되는 상기 적어도 하나의 메모리 셀 스트링 칩과 연결하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
  13. 삭제
  14. 삭제
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