CN102194824B - 三维半导体装置及其操作方法 - Google Patents

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Abstract

本发明提供一种三维半导体装置及其操作方法，该三维半导体装置包括二维地布置在基底上的有源图案、三维地布置在有源图案之间的电极、三维地布置在由有源图案和电极限定的交叉点处的存储区域。每个有源图案用作用于电连接形成在距基底高度相同处的两个不同的存储区域的共用电流路径。

Description

三维半导体装置及其操作方法
本申请要求于2010年2月18日提交的第10-2010-0014751号韩国专利申请的优先权，其公开通过引用全部包含于此。
技术领域
本发明构思的实施例通常涉及半导体存储装置。更具体地讲，本发明构思的实施例涉及三维半导体装置和相关的操作方法。
背景技术
在过去的几十年中，研究者对于半导体存储装置的性能、存储容量、成本进行着不断的改善。用于实现这些改善的一项主要的技术是增加装置的集成密度。
一种最常见的用于增加半导体存储装置的集成密度的方式是通过小型化。换句话说，减小装置的特征尺寸使得更多的存储单元能够形成在装置的单位面积中，这可以增加装置的速度和存储容量，同时降低存储的每位(bit)的成本。
装置小型化受到制造技术的限制。例如，为了形成具有高集成密度的半导体存储装置，制造设备必须能够在装置中产生精细的图案。然而，改善这样的制造设备的精度是极其昂贵的。
在努力改善半导体存储装置的集成密度而不管制造技术的限制的过程中，研究者已经开发了以三维网格(grid)存储数据的三维半导体存储装置。为了证明三维半导体存储装置的大规模生产是可行的，制造技术与二维半导体存储装置相比必须能够降低它们的每位的制造成本。
发明内容
本发明构思的实施例提供三维半导体装置和操作三维半导体存储装置的方法。与二维半导体存储装置相比，特定的实施例提供增加的每单位面积的数据存储。
根据本发明构思的一个实施例，一种三维半导体装置包括：电极结构，包括三维布置的多个电极；多个有源图案，穿过电极结构；信息存储元件，设置在电极结构和所述多个有源图案之间。位于有源图案之一的相对侧的两个电极电隔离。
在特定的实施例中，电极结构包括第一电极组至第m电极组，第一电极组至第m电极组均包括多个垂直堆叠的电极，第一电极组至第m电极组是从第一电极组至第m电极组水平地布置的，其中，m是自然数。有源图案设置在第(2n+1)电极组和第(2n+2)电极组之间，其中，n是自然数，第(2n+1)电极组中的电极中的至少一个电极与第(2n+2)电极组中的所有电极电隔离。
在特定的实施例中，所述三维半导体装置包括第一连接区域、第二连接区域和在第一连接区域以及第二连接区域之间的单元阵列区域。位于相同高度处的第(2n+1)电极组中的电极和第(2n+3)电极组中的电极在第一连接区域中连接并处于等电势状态，位于相同高度处的第(2n+2)电极组中的电极和第(2n+4)电极组中的电极在第二连接区域中连接并处于等电势状态。
在特定的实施例中，所述三维半导体装置包括第一连接区域、第二连接区域以及在第一连接区域和第二连接区域之间的单元阵列区域。位于相同高度处的第(2n+2)电极组中的电极和第(2n+3)电极组中的电极在第一连接区域中彼此连接并处于等电势状态，位于相同高度处的第(2n+4)电极组中的电极和第(2n+5)电极组中的电极在第二连接区域中彼此连接并处于等电势状态。
在特定的实施例中，所述三维半导体装置包括第一连接区域、第二连接区域以及在第一连接区域和第二连接区域之间的单元阵列区域，所述三维半导体装置还包括：第一互连线，连接到第一连接区域中的电极；第二互连线，连接到第二连接区域中的电极。
在特定的实施例中，每条第一互连线电连接位于相同高度处的第(2n+1)电极组中的电极和第(2n+3)电极组中的电极，每条第二互连线电连接位于相同高度处的第(2n+2)电极组中的电极和第(2n+4)电极组中的电极。
在特定的实施例中，每条第一互连线电连接位于相同高度处的第(2n+2)电极组中的电极和第(2n+3)电极组中的电极，每条第二互连线电连接位于相同高度处的第(2n+4)电极组中的电极和第(2n+5)电极组中的电极。
在特定的实施例中，所述三维半导体装置还包括位线，所述位线连接到有源图案并与单元阵列区域中的电极交叉，其中，第一互连线和第二互连线与位线具有基本相同的材料、高度、或厚度。
在特定的实施例中，所述三维半导体装置还包括：基底，设置在电极结构下方；源极线，设置在电极结构下方，其中，源极线包括与基底和有源图案相比导电类型不同的半导体材料。
在特定的实施例中，电极结构包括：第一电极组至第m电极组，均包括多个垂直堆叠的电极，第一电极组至第m电极组是从第一电极组至第m电极组水平地布置的，其中，m是自然数。源极线包括形成在基底中并在在第(2n+2)电极组和第(2n+3)电极组之间的杂质区域，其中，n是自然数。
在特定的实施例中，所述三维半导体装置还包括：半导体垫，设置在有源图案上；位线，与电极交叉，并电连接到半导体垫。半导体垫由导电类型与有源图案的至少一部分的导电类型不同的半导体材料形成。
在特定的实施例中，每个有源图案包括彼此分开的第一区域和第二区域，其中，第一区域和第二区域被形成为面对两个相邻的电极组的相应侧壁。
在特定的实施例中，每个有源图案还包括连接第一区域和第二区域的下部的连接部分。
在特定的实施例中，所述三维半导体装置还包括设置在电极结构下方的基底，其中，有源图案的底表面低于所述基底的顶表面。
根据本发明构思的另一实施例，提供一种操作三维半导体装置的方法，该三维半导体装置包括：包括三维布置的多个电极的电极结构、穿过电极结构的多个有源图案、设置在电极结构和所述多个有源图案之间的信息存储元件，其中，位于有源图案之一的相对侧的两个电极电隔离。所述方法包括如下步骤：通过选择性地将电信号传输到电极之一和有源图案之一之间的交叉点来选择存储单元。
在特定的实施例中，每个有源图案包括彼此分开的第一区域和第二区域，第一区域面对设置在对应的有源图案的一侧的电极的侧壁，第二区域面对设置在对应的有源图案的另一侧的电极的侧壁，其中，将电信号传输到第一区域和第二区域中的一个，并对第一区域和第二区域中的另一个阻挡电信号。
在特定的实施例中，信息存储元件包括电荷存储层，所述方法还包括：将电荷注入到交叉点处的电荷存储层中以对选择的存储单元编程，检测存储在电荷存储层中的数据以读取选择的存储单元。
根据本发明构思的另一实施例，一种三维半导体装置包括：有源图案，二维地布置在基底上；电极，三维地布置在有源图案之间；存储区域，三维地布置在由有源图案和电极限定的交叉点处。每个有源图案用作电连接到形成在距基底相同高度处的两个不同的存储区域的共用电流路径。
在特定的实施例中，设置在距基底相同高度处的有源图案中的每个的相对侧的两个电极彼此电隔离。
在特定的实施例中，每个有源图案包括彼此分开的第一区域和第二区域，第一区域和第二区域形成为面对两个电隔离的电极的侧壁。
附图说明
附图示出了本发明构思的选择的实施例。在附图中，相同的标号表示相同的特征，为了清楚地示出，夸大了各种特征的尺寸。
图1A至图1M是示出根据本发明构思的实施例的制造三维半导体装置的阵列结构的方法的立体图。
图2A和图2B是示出根据本发明构思的另一实施例的制造三维半导体装置的阵列结构的方法的立体图。
图3A至图3D是示出根据本发明构思的其他实施例的制造三维半导体装置的阵列结构的方法的立体图。
图4A和图4B是示出根据本发明构思的另一实施例的制造三维半导体装置的阵列结构的方法的立体图。
图5A和图5B是示出图1A-图1M的阵列结构中的垫图案的形状和布局的各种构造的立体图。
图6是根据本发明构思的实施例的三维半导体装置中的阵列结构的立体图。
图7至图9是示出根据本发明构思的实施例的三维半导体装置的第一互连线结构的立体图。
图10至图17是示出根据本发明构思的实施例的三维半导体装置的第二互连线结构的立体图。
图18和图19是示出根据本发明构思的其他实施例的互连线结构的立体图。
图20是根据本发明构思的实施例的三维NAND闪速存储装置的单元阵列区域的电路图。
图21至图23是用于描述根据本发明构思的实施例的操作三维半导体装置的方法的表。
图24和图25是用于描述根据本发明构思的另一实施例的操作三维半导体装置的方法的表。
图26是根据本发明构思的实施例的包括闪速存储装置的存储卡的框图。
图27是根据本发明构思的实施例的包括闪速存储系统的信息处理系统的框图。
具体实施方式
下面参照附图描述本发明构思的实施例。提供这些实施例作为教导示例，且这些实施例不应被理解为限制本发明构思的范围。
在下面的描述中，在诸如层或膜的特征被称为“在”另一特征“上”时，它可以直接形成在另一特征上，或者也可以存在中间特征。虽然将术语第一、第二、第三等用于描述各种特征，但是描述的特征不限于这些术语。相反，这些术语仅用于在不同的特征之间进行区分。
在本发明构思的特定实施例中，三维半导体装置包括单元阵列区域、外围电路区域、感测放大区域、解码电路区域、连接区域。单元阵列区域包括多个存储单元和连接到所述多个存储单元的位线和字线。外围电路区域包括用于驱动存储单元的电路。感测放大区域包括用于读取存储在存储单元中的信息的电路。连接区域设置在单元阵列区域和解码电路区域之间，并包括将字线电连接到解码电路区域的互连结构。在一些实施例中，字线从单元阵列区域延伸到连接区域，并在连接区域中具有阶梯式结构，如将参照图6所描述的。
图1A至图1M是示出根据本发明构思的实施例的制造三维半导体装置的阵列结构的方法的立体图。
参照图1A，在基底10上形成薄层结构100。基底10通常包括半导体基底(例如，硅晶片)、绝缘体基底(例如，玻璃)、覆盖有绝缘材料的半导体基底、或覆盖有绝缘材料的导电基底。
薄层结构100包括多个绝缘层121-128(120)和多个牺牲层131-137(130)。绝缘层120和牺牲层130以交替的方式堆叠，如附图中所示。绝缘层120和牺牲层130由相对于彼此具有蚀刻选择性的材料形成。例如，绝缘层120中的每个通常包括至少一个氧化硅层和氮化硅层，牺牲层130中的每个通常包括硅层、氧化硅层、碳化硅层、氮化硅层中的至少一个。牺牲层130通常由与绝缘层120的材料不同的材料形成。
参照图1B和图1C，形成穿过薄层结构100的开口105，如图1B中所示，然后形成覆盖开口105的内壁的半导体层200，如图1C中所示。
将开口105形成为暴露基底10的顶表面，从而半导体层200被形成为与基底10的顶表面直接接触。将开口105形成为横过在单元阵列区域中的薄层结构100。因此，在单元阵列区域中，薄层结构100被分为多个部分。
在一些实施例中，半导体层200包括通过化学气相沉积(CVD)形成的多晶半导体层(例如，多晶硅层)。半导体层200形成为可以一致地或共形地覆盖开口105的内部。在一些实施例中，半导体层200形成为不完全地填充开口105，如图1C中所示。
在其他实施例中，半导体层200包括通过外延生长技术或化学气相沉积技术形成的半导体材料的层，且半导体层200具有多晶结构、单晶结构、或非晶结构。
参照图1D，在由半导体层200覆盖的开口105中形成第一埋置图案210。在每个开口105中，多个第一埋置图案210彼此水平地分隔开。因此，在一个开口105中，多个分隔孔215形成在第一埋置图案210之间，以暴露半导体层200的表面。在一些实施例中，第一埋置图案210从薄层结构100向上延伸并彼此连接。在这样的实施例中，如图1D中所示，第一埋置图案210形成为横过开口105。
形成第一埋置图案210的步骤包括形成填充开口105的第一埋置层，然后图案化第一埋置层。图案化第一埋置层的步骤包括利用与开口105交叉的蚀刻掩模图案来各向异性地蚀刻第一埋置层。可以使用具有相对于半导体层200的蚀刻选择性的蚀刻剂来执行蚀刻第一埋置层的步骤。
第一埋置图案210由至少一种绝缘材料形成。例如，第一埋置图案210可以通过由玻璃上硅(SOG)或氧化硅形成的绝缘材料形成。在一些实施例中，在形成第一埋置图案210之前或者在形成第一埋置图案210期间，还在氢气氛中执行氢退火，以处理具有形成在其上的半导体层200的所得的基底。这样的氢退火可以修复(cure)半导体层200中的晶体缺陷。
参照图1E，蚀刻通过分隔孔215暴露的半导体层200，以形成在开口105中的彼此分开的半导体图案205。在特定的实施例中，半导体图案205与开口105交叉，同时一致地或共形地覆盖开口105的内壁和薄层结构100的顶表面。
形成半导体图案205的步骤包括利用第一埋置图案210作为蚀刻掩模蚀刻半导体层200的暴露的表面。可以通过使用具有相对于构成薄层结构100的薄层120、130和第一埋置图案210的蚀刻选择性的蚀刻剂的各向异性蚀刻工艺或各向同性蚀刻工艺来执行这样的蚀刻。通过蚀刻步骤，半导体图案205的宽度可以变得小于覆盖在半导体图案205上方的第一埋置图案210的宽度。
参照图1F，将第二埋置层形成为填充分隔孔215，然后平坦化蚀刻第二埋置层和半导体图案205，直到薄层结构100的顶表面暴露。每个半导体图案205被分为设置在不同的开口105中的多个有源图案207，第二埋置层形成填充第一埋置图案210之间的分隔孔215的第二埋置图案220。因此，有源图案207、第一埋置图案210、第二埋置图案220二维地布置在基底10上，同时穿过薄层结构100。在特定的实施例中，第二埋置图案220由绝缘材料形成。
参照图1G至图1I，执行水平互连线形成工艺，以制造顺序堆叠并面对有源图案207的侧壁的导电图案260。水平互连线形成工艺包括形成穿过在有源图案207之间的构成薄层结构100的薄层中的一些薄层或全部薄层的沟槽230，然后以导电材料层替换牺牲层130。
如图1G中所示，将沟槽230形成为与有源图案207分开，以暴露牺牲层130的侧壁和绝缘层120的侧壁。将沟槽230形成为横过单元阵列区域中的薄层结构100。因此，在一对相邻的有源图案207之间，薄层结构100被沟槽230分为两个部分。在垂直方向上，形成沟槽230一致暴露牺牲层130中的最下部的牺牲层的侧表面。
替换牺牲层130的步骤包括选择性地去除其侧壁通过沟槽230暴露出来的牺牲层130，以在绝缘层120之间形成凹陷区域240，如图1H中所示，在每个凹陷区域240中形成信息存储元件250和导电图案260，如图1I中所示。
凹陷区域240是在绝缘层120之间从沟槽230水平延伸的缝隙区域，并被形成为暴露有源图案207的侧壁。形成凹陷区域240的步骤包括使用具有相对于绝缘层120的蚀刻选择性的蚀刻剂各向同性地蚀刻牺牲层130。例如，在牺牲层130是氮化硅层且绝缘层120是氧化硅层的情况下，可以通过使用包含磷酸的蚀刻剂来执行蚀刻步骤。
形成信息存储元件250和导电图案260的步骤包括形成顺序覆盖沟槽230和凹陷区域240的信息存储元件250和导电层，然后去除在沟槽230中的导电层，从而将导电图案260保留在凹陷区域240中。
可以通过使用可以提供优良的台阶覆盖(step coverage)的沉积技术(例如，化学气相沉积或原子层沉积)来形成信息存储元件250，可以以小于每个凹陷区域240的厚度的一半的厚度来形成信息存储元件250。因此，信息存储元件250可以形成为基本上一致地或共形地覆盖具有所得的凹陷区域240的薄层结构。
信息存储元件250通常包括电荷存储层。例如，信息存储元件250可以包括绝缘层，该绝缘层包括捕获绝缘层、浮置栅电极、或导电纳米点。在一些实施例中，信息存储元件250还包括隧道绝缘层和阻挡绝缘层。隧道绝缘层包括氧化硅层和氮化硅层中的至少一种，阻挡绝缘层包括氧化铝层、氧化硅层、氮化硅层中的至少一种。
导电层可以形成为填充由信息存储元件250覆盖的凹陷区域240。此外，导电层可以完全或部分地填充沟槽230。导电层通常包括经掺杂的硅、钨、金属氮化物、金属硅化物中的至少一种。
通过填充由去除牺牲层130而形成的凹陷区域240的工艺(下文中，称为替换工艺)来形成导电图案260。这样的替换工艺使得可以改变用于形成导电图案260的材料的类型。在没有执行替换工艺的情况下，可能难以形成金属材料的导电图案260。例如，在多个金属层和多个绝缘层交替堆叠的情况下，可能难以以期望的形状形成穿过金属层和绝缘层的开口。
去除沟槽230中的导电层的步骤包括使用薄层结构100的最上部的绝缘层120或另外地形成在最上部的绝缘层上的硬掩模图案(未示出)作为蚀刻掩模来各向异性地蚀刻导电层。在去除了沟槽230中的导电层之后，导电层在凹陷区域240中形成垂直地分开的导电图案260。导电层可以可选择地形成为一致地或共形地覆盖沟槽230的内壁，可以通过各向同性的蚀刻来执行去除沟槽230中的导电层的步骤。
在一些实施例中，在导电图案260之后形成杂质区域270。可以通过离子注入工艺来形成杂质区域270，可以在通过沟槽230暴露的基底10中形成杂质区域270。与沟槽230相同，杂质区域270可以形成为横过单元阵列区域中的薄层基底100。
在一些实施例中，杂质区域270彼此连接，因此，它们具有等电势状态。在其他实施例中，杂质区域270电隔离，从而它们具有不同的电势。在另外的实施例中，杂质区域270形成多个独立的源极组，所述多个独立的源极组包括多个不同的杂质区域，源极组电隔离，从而源极组具有不同的电势。
参照图1J，形成填充沟槽230的电极分隔图案280。形成电极分隔图案280的步骤包括在具有杂质区域270的薄层结构上形成电极分隔层，然后蚀刻电极分隔层。电极分隔图案280形成为填充沟槽230，并可以由氧化硅层、氮化硅层、氧氮化硅层中的至少一种形成。
分隔图案280形成为具有填充沟槽230的埋置部分280a和暴露有源图案207的顶表面的模制部分280b。模制部分280b从埋置部分280a的上部区域延伸，以与导电图案260交叉，如图1J中所示。
使用杂质掺杂通过电极分开图案280暴露的有源图案207，以形成上部杂质区域(未示出)。上部杂质区域的杂质的导电类型与有源图案207的导电类型不同。因此，有源图案207和上杂质区域形成二极管。上杂质区域的底表面在比导电图案260中的最上部的导电图案的顶表面的水平面更高的水平面上。
参照图1K，形成接触暴露的有源图案207的顶表面的垫图案290。形成垫图案290的步骤包括形成覆盖由电极分隔图案280暴露的有源图案207的薄层和平坦化蚀刻该薄层直到电极分隔图案280的顶表面暴露出来。换句话说，通过将电极分隔图案280用作模具的镶嵌工艺(damascene process)来形成垫图案290。在其他实施例中，通过传统的图案化工艺来形成垫图案290，在所述图案化工艺中，顺序执行薄层沉积操作和光刻/蚀刻操作。
垫图案290由导电类型与有源图案207的导电类型不同的材料形成。例如，在有源层207包括p-型硅的情况下，垫图案290可以包括n-型多晶硅。同时，在形成了上杂质区域之后，垫图案290可以由在垫图案290和上杂质区域之间提供欧姆接触特性的导电材料形成。
参照图1L，形成连接到垫图案290的塞300和连接到塞300的上互连线310。每个上互连线310通过一个塞300和一个垫图案290电连接到有源图案207。在包括NAND闪速存储器的实施例中，上互连线310用作连接到多个单元串的位线。
在垫图案290形成为横过导电图案260的情况下，垫图案290可以用作用于闪速存储器的位线。因此，可不需要上互连线310。然而，可以不同地修改垫图案290的形状和布局，上互连线310仍可以用作NAND闪速存储器的位线。将参照图5A和图5B来进一步详细描述与垫图案290的形状和布局相关的修改的实施例。
图1M是图1A至图1L的三维半导体装置的阵列结构1000的立体图。除了在图1M中没有示出第一埋置图案210、第二埋置图案220、绝缘层120之外，图1M基本上与图1L相同。
参照图1M，每个有源图案207包括接触基底10的顶表面的底部和从底部向上延伸并面对导电图案260的侧壁的延伸部。除了通过底部的连接之外，延伸部彼此分开。因此，每个有源图案207形成为具有U形。
在包括三维NAND闪速存储器的实施例中，堆叠的导电图案260用作串选择线SSL、地选择线GSL、字线WL。更具体地讲，导电图案260的最下部的层和最上部的层分别用作地选择线GSL和串选择线SSL，最下部的层和最上部的层之间的导电图案260用作字线WL。可选择地，与最上部的两个层对应的导电图案260可以用作串选择线SSL。
用作串选择线SSL的导电图案260彼此分开。用作字线WL的导电图案260形成多个字线组，其中，在每个字线组中的导电图案260彼此电连接或物理连接。将参照图6至图19来描述与这样的字线的连接相关的各种实施例。
图2A和图2B是根据本发明构思的实施例的制造三维半导体装置的阵列结构的方法的立体图。除了有源图案207的形状和布局不同以及形成有源图案207的方法不同之外，图2A和图2B的实施例与图1A至图1M的实施例相似。因此，为了避免冗余，将不对已经参照图1A至图1M描述的特征提供进一步的描述。
参照图2A，图案化半导体层200，以形成暴露开口105的底表面的侧壁半导体图案201。侧壁半导体图案201包括覆盖开口105的一个侧壁的第一半导体图案201a和覆盖开口105的另一侧壁的第二半导体图案201b。第一半导体图案201a和第二半导体图案201b彼此空间地分开。
图案化半导体层200的步骤包括利用在开口105中的覆盖半导体层200的侧壁的分隔件91作为蚀刻掩模来执行蚀刻的蚀刻操作。分隔件91包括具有相对于半导体层200的蚀刻选择性的绝缘材料，如图2A中所示。在图案化半导体层200的步骤中，从薄层结构的上部去除半导体层200，从而暴露绝缘层120的顶表面。
之后，对于其中形成有第一半导体图案201a和第二半导体图案201b的所得的薄层结构100执行参照图1D至图1L描述的制造工艺。作为所得的元件，第一半导体图案201a和第二半导体图案201b变为通过第一埋置图案210彼此空间地分开的第一有源图案208a和第二有源图案208b，如图2B中所示。第一有源图案208a和第二有源图案208b构成图2A和图2B的实施例中的有源图案208。
如图2A和图2B中所示，开口105形成有位于低于基底10的顶表面的水平面的底表面。因此，第一有源图案208a和第二有源图案208b的底表面以及第一埋置图案210的底表面位于低于基底10的顶表面的水平面。在这样的构造中，增加了第一有源图案208a和第二有源图案208b与基底10的接触面积。
图3A至图3C是示出根据本发明构思的实施例的制造三维半导体装置的阵列结构的方法的立体图。图3D是根据本发明构思的另一实施例的三维半导体装置的阵列结构的立体图。除了对于图3A至图3D中示出的装置隔离图案81的修改之外，图3A至图3D的实施例与图2A和图2B的实施例相似。因此，为了避免冗余，将不提供对已经参照图2A和图2B描述的特征的进一步的描述。
参照图3A，在形成薄层结构100之前，在基底10的预定的区域中形成装置隔离图案81。在将形成有开口105的区域中形成装置隔离图案81。
通常利用用于在外围电路区域等中限定有源区域的装置隔离工艺来形成装置隔离图案81。例如，在一些实施例中，利用浅沟槽隔离(STI，shallow trenchisolation)工艺来形成装置隔离图案81。在其他实施例中，通过独立于在外围电路区域中执行的STI工艺的制造工艺来形成装置隔离图案81。例如，可以通过利用具有开口105的薄层结构100作为蚀刻掩模的图案化工艺来形成装置隔离图案81。
然后，相对于所得的其中形成有装置隔离图案81的薄层结构100来执行参照图2A和图2B所描述的制造工艺。如图3C所示，装置隔离图案81形成在第一有源图案208a和第二有源图案208b下方。第一有源图案208a和第二有源图案208b通过装置隔离图案81和第一埋置图案210而在下部区域中电隔离。
在图3D中所示的变型实施例中，装置隔离图案81在导电图案260下方水平延伸，装置隔离图案81还延伸为与沟槽230交叉。因此，与用于二维NOR闪速存储器的技术类似，使用自对准源(self-aligned source，SAS)技术来形成用作源极区的杂质区域270。
图4A和图4B是示出制造根据本发明构思的另一实施例的三维半导体装置的阵列结构的方法的立体图。除了半导体图案205的形成不同之外，图4A和图4B的实施例与图1的实施例类似。因此，为了避免赘述，将不再提供对已经参照图1描述过的特征的进一步描述。
参照图4A，形成填充分隔孔215的第二埋置层，第二埋置层被平坦化蚀刻。在形成半导体图案205之后形成第二埋置层，这已经参照图1E进行了描述。
执行平坦化蚀刻，直到第一埋置图案210的顶表面暴露出来。相应地，第二埋置层形成填充第一埋置图案210之间的分隔孔215的第二埋置图案220，如图4A所示。与第一埋置图案210类似，第二埋置图案220在薄层结构100上延伸，并相互连接。同时，由于半导体图案205被第一埋置图案210覆盖，在平坦化蚀刻过程中半导体图案205未被蚀刻。
然后，相对于上面形成有第二埋置图案220的所得到的薄层结构100执行参照图1F至图1L描述的制造工艺。如图4B所示，有源图案207从开口105水平延伸，从而具有在导电图案260上延伸的垫部分207a。垫部分207a形成为导电类型与主体部分207b的导电类型不同。上互连线310和塞300直接连接到导电图案260的垫部分207a而不用单独的垫图案290。
图5A和图5B是示出图1的阵列结构1000中的垫图案290的形状和布局的各种构造的立体图。
在图5A中示出的构造中，垫图案292形成在每个有源图案207上。因此，连接到上互连线310之一的有源图案207的数量基本上等于连接到同一上互连线的垫图案292的数量以及塞300的数量。
在图5B中示出的构造中，垫图案294中的每一个连接到多个有源图案207。垫图案294的每一个的长度都小于相应的上互连线310的长度，多个有源图案207(即，多个单元串)共用垫图案294。
在下面的描述中，将参照图6至图19描述电连接阵列结构1000的导电图案260的线结构相关的技术特征。
图6是从另一个角度观看的图5A的阵列结构1000的立体图。为了简化说明，图5A和图6的阵列结构1000将被用作描述下面的各种可选实施例的参考。然而，所描述的实施例的各个方面可以被应用于阵列结构1000的其他实施例，例如参照图1至图5描述的实施例。
参照图6，阵列结构1000包括电极结构和穿透电极结构的有源图案207，所述电极结构包括导电图案260。电极结构包括水平布置的多个电极组EG1-EG8，多个电极组EG1-EG8中的每一个包括竖直堆叠的多个导电图案260。
有源图案207设置在第(2n+1)电极组和第(2n+2)电极组之间，其中n从0变化到3。例如，如图6中所示，有源图案207设置在第一电极组EG1和第二电极组EG2之间、第三电极组EG3和第四电极组EG4之间、第五电极组EG5和第六电极组EG6之间、第七电极组EG7和第八电极组EG8之间。然而，有源图案207不设置在第二电极组EG2和第三电极组EG3之间、第四电极组EG4和第五电极组EG5之间、第六电极组EG6和第七电极组EG7之间。
用作源极线的杂质区域270形成在第二电极组EG2和第三电极组EG3之间、第四电极组EG4和第五电极组EG5之间、第六电极组EG6和第七电极组EG7之间的基底10中。结果，有源图案207与杂质区域270水平隔开地形成。
构成一个电极组的导电图案260中的至少一个与构成另一电极组的导电图案260空间上分开。例如，构成第(2n+1)电极组的导电图案260中的至少一个与构成第(2n+2)电极组的导电图案260分开。
导电图案260在连接区域CNR中形成台阶结构，如图6中所示。可以通过在第2009-0099370号韩国专利申请中公开的制造方法及其变型来形成导电图案260的台阶结构。第2009-0099370号韩国专利申请的公开内容通过引用包含于此。
如在前面所指明的，在特定实施例中，在三维闪速存储装置中，堆叠的导电图案260被用作串选择线SSL、地选择线GSL、字线WL。
参照图7至图9，形成连接到导电图案260的第一塞350以及连接到第一塞350的第一互连线400。
在位于单元阵列区域CAR的相对侧的第一连接区域CNR1和第二连接区域CNR2中均设置第一塞350和第一互连线400。构成电极组EG1-EG8的导电图案260中的一部分连接到第一连接区域CNR1中的第一塞350和第一互连线400，构成电极组EG1-EG8的导电图案260中的一部分连接到位于第二连接区域CNR2中的第一塞350和第一互连线400。
更具体地，如图7所示，包含在奇数电极组EG1、EG3、EG5和EG7中并位于相同高度的字线WL在第一连接区域CNR中连接并处于等电势状态，包含在奇数电极组EG1、EG3、EG5和EG7中并位于相同高度的地选择线GSL在第一连接区域CNR中连接并处于等电势状态，包含在偶数电极组EG2、EG4、EG6和EG8中并位于相同高度的导电图案260连接在第二连接区域CNR2中，并处于等电势状态。连接到字线WL的第一互连线400构成第一局部线(local line)400a，所述第一局部线400a局部地形成在连接区域CNR1、CNR2上，连接到地选择线GSL的第一互连线400构成延伸出连接区域CNR1、CNR2的全局地选择线(global ground selection)400b。
在图8和图9中示出的其他实施例中，包含在第(2n+2)电极组和第(2n+3)电极组中并位于相同高度的字线WL在第一连接区域CNR1中连接并处于等电势状态，包含在第(2n+2)电极组和第(2n+3)电极组中并位于相同高度的地选择线GSL在第一连接区域CNR1中连接并处于等电势状态，包含在第(2n+4)电极组和第(2n+5)电极组中并位于相同高度的字线WL在第二连接区域CNR2中连接并处于等电势状态，包含在第(2n+4)电极组和第(2n+5)电极组中并位于相同高度的地选择线GSL在第二连接区域CNR2中连接并处于等电势状态。
在图8的实施例中，连接到第一局部线400a的导电图案260以及塞350的数量大于图7的实施例中的导电图案260和塞350的数量。在图8的实施例中，可将4条或更多条字线WL电连接到第一局部线400a中的一个上。此外，在图8的实施例中，第一塞350中的一部分以及第一互连线400中的一部分被形成为连接到串选择线SSL。连接到串选择线SSL的第一互连线(即，400c)可被用作用于与第二互连线410电连接的接触垫，这将在下面进行描述。
在图9的实施例中，两条字线WL电连接到第一互连线400中的一条上，第一互连线400延伸到连接区域CNR1、CNR2之外的解码电路区域。因此，在图9的实施例中，连接到字线WL的第一互连线400被用作全局字线。
通过使用用于形成连接到有源图案207的塞300以及上互连线310的工艺，第一塞350和第一互连线400可与塞300以及上互连线310同时形成。第一塞350和第一互连线400可分别与塞300以及上互连线310共用各种特性，例如，材料的组分、顶表面的高度以及薄层的厚度。
参照图10至图17，形成连接到第一互连线400的第二塞360、连接到第二塞360的第二互连线410。图10、12、14是具有附加地形成在图7、8和9的结构上的第二塞360和第二互连线410的所得结构的立体图。图11、13和15是从另一个角度示出的图10、12和14的结构的立体图。图16和17是示出图14和15的结构的变型的立体图。
第二互连线410将第一互连线400电连接到解码电路区域的元件。在如上所述的第一连接区域CNR1和第二连接区域CNR2中均设置第一互连线400的情况下，第二塞360和第二互连线410等同地设置在第一连接区域CNR1和第二连接区域CNR2两者中。电极组EG1-EG8中的每一个中的字线WL通过第一塞350、第一互连线400和第二塞360电连接到第二互连线410中的一条上。
如图10至17中所示，第二互连线410包括连接到第一局部线400a的全局字线410a，以及连接到用作串选择线SSL的最上面的导电图案260的全局串选择线410b。
如图12和图13中所示，在包含第一互连线400的情况下，第二塞360连接到接触垫400c的顶表面。
在电极组EG1-EG8中的每一个包括具有多层结构的串选择线SSL的情况下，在第一连接区域CNR1和第二连接区域CNR2中均设置全局串选择线410b，如图16和图17所示。因此，一个电极组连接到两条全局串选择线410b，两条相应的全局串选择线410b分别连接到形成在不同高度的串选择线SSL。
图18和图19是示出根据本发明构思的又一实施例的线结构的立体图。
在图18和图19的实施例中，导电图案260包括设置在连接区域CNR1和CNR2中的连接部分260c。连接部分260c连接多个导电图案260。因此，通过连接部分260c连接的多个导电图案260具有等电势状态。同时，参照图7至图9描述的第一塞350和第一互连线400进一步形成在导电图案260上。
在图18的实施例中，包含在偶数电极组EG2、EG4、EG6和EG8中并位于相同高度的字线WL通过位于第一连接区域CNR1和第二连接区域CNR2中的一个中的连接部分260c相互连接，包含在奇数电极组EG1、EG3、EG5和EG7中并位于相同高度的字线WL通过第一连接区域CNR1和第二连接区域CNR2中的另一个中的连接部分260c相互连接。
在图19的实施例中，包含在第(2n+2)电极组和第(2n+3)电极组中并位于相同高度的字线WL在第一区域CNR1中连接，并具有等电势状态，包含在第(2n+4)电极组和第(2n+5)电极组中并位于相同高度的字线WL在第二连接区域CNR2中连接并具有等电势状态。
图20是示出根据本发明构思的实施例的三维NAND闪速存储装置的单元阵列区域的电路图。三维NAND闪速存储装置的单元阵列包括三维地布置的存储单元。然而，为了避免图中复杂化，图20示出了布置在x-z平面上的存储单元。
参照图20，连接到共源极线CSL的多个单元串共同连接到一条位线BL0。单元串中的每一个包括多个串联连接的晶体管。例如，单元串中的第一个包括串选择晶体管SST1、地选择晶体管GST1、GST1a和串联连接在它们之间的多个存储器晶体管MT01-MT31。
串选择晶体管SST1-SST4(SST)包括连接到各条串选择线SSL1-SSL4(SSL)的MOSFET，所述每个串选择线SSL1-SSL4与位线BL0十字交叉，地选择晶体管GST1-GST4、GST1a-GST4a(GST)包括连接到各条地选择线GSL1-GSL4(GSL)的MOSFET。存储器晶体管MT01-MT34(MT)包括连接到相应字线WL01-WL34(WL)的MOSFET，所述字线WL01-WL34在串选择线SSL和地选择线GSL之间与位线BL0交叉。存储器晶体管MT利用参照图11描述的信息存储元件250作为栅极电介质层。串选择晶体管SST和地选择晶体管GST也使用信息存储元件250作为栅极电介质层。
存储器晶体管MT、串选择晶体管SST和地选择晶体管GST使用有源图案207或208作为有源区域或沟道区域。存储器晶体管MT形成在有源图案207或208与字线WL交叉的区域中。如上面参照图1M所描述的，有源图案207和208中的每一个具有两个独立延伸部分，例如图2B中示出的第一有源图案208a和第二有源图案208b。另外，如图6中所示，设置在一个有源图案207或208的两侧的两个电极组可被相互电隔离。
构成有源图案207或208的两个部分的空间分隔部分，或所述电极组之间的电隔离部分使得能够使用两个信息存储元件或两个存储器晶体管(下面，称为“相邻单元”)，所述相邻单元设置在位于距离基底10相同高度的有源图案207或208的每一个的两侧。结果，相邻单元可以被相互独立地写或读。在下面的描述中，将参照图20至图25描述用于相邻单元的示例性写操作和读操作。
用作地选择线GSL的导电图案260(即，电极组BG中的最下面的导电图案)被构造为有效地控制基底10的顶表面的电势。可通过控制绝缘层120中的最下面的绝缘层121(下面称为“下绝缘层”)的厚度来实现该构造。在特定实施例中，地选择线GSL和基底10之间的距离基本上与下绝缘层121的厚度以及信息存储元件250的厚度的和相同。因此，如果下绝缘层121的厚度减小，则可以通过地选择线GSL有效地控制基底10的顶表面的电势。
根据该构造，地选择线GSL中的每一个被用作串联连接的两个晶体管的共同栅极。两个晶体管中的一个是其中有源图案207或208被用作沟道的垂直晶体管，另外一个是其中基底10的顶表面被用作沟道的水平晶体管。根据本发明构思的一些实施例，垂直晶体管GST1-GST4的阈值电压与水平晶体管GST1a-GST4a的阈值电压不同。可以通过有源图案207或208与基底10之间的晶体结构的差异以及杂质浓度的差异中的至少一个来实现阈值电压的差异。还可通过从有源图案207或208到地选择线GSL的距离和基底10到地选择线GSL的距离的差异或设置它们之间的电介质层的介电常数的差异来实现阈值电压的这种差异。垂直晶体管GST1-GST4和水平晶体管GST1a-GST4a之间的阈值电压的差异可被用于更有效地控制与有源图案207或208的电连接，或可以被用于到构成有源图案207或208的两个部分之一的选择连接。
图21至图23为用于描述根据本发明构思的操作三维半导体装置的方法的表，图24和25是用于描述根据本发明构思的另一实施例的操作三维半导体装置的方法的表。
更具体地，图21至图23是用于基于图20示出的单元阵列结构描述包括参照图7、10和18描述的线结构的三维半导体装置中的编程、擦除和读操作的表，图24和25是用于基于图20示出的单元阵列结构描述包括参照图8、9和19描述的线结构的三维半导体装置中的编程、擦除和读操作的表。在图21至25的表中，第一、第四、第七和第十列中示出的条目对应于图20中示出的元件。
参照图21和24，通过对跨过被选字线WL22和被选位线BL0施加编程电压Vpgm和地电压GND之间的电势差，来对图20的被选存储单元编程。第一通过电压和第二通过电压被分别施加到连接到被选字线WL22和其他字线WL02、WL12、WL32的单元串(下面称为“被选串”)的串选择线SSL2，使得地电压GND从被选位线BL0被传递到与被选字线WL22相邻的有源图案207的区域。第一通过电压是比相应串选择晶体管SST2的阈值电压高并比编程电压Vpgm低的电压，例如，电源电压Vcc。第二通过电压是比已编程状态下的存储器晶体管的阈值电压高并比编程电压Vpgm低的电压(下面称为“通过电压”)。
同时，能够使地选择晶体管GST1-GST4变为截止状态的电压(例如，地电压)被施加到地选择线GSL1-GSL4。此外，地电压GND被施加到不包括被选字线WL22的单元串(下面称为“被禁止串”)的串选择线SSL1、SSL3、SSL4。被禁止串与被选位线BL0电隔离，并处于浮置状态。
被选字线WL22与被禁止串中的存储器晶体管的栅电极处于等电势状态。该栅电极被称为“共轭字线(conjugated word line)”。因此，在参照图7、10、18描述的实施例中，如在图21中所示，除了被选字线WL22之外，编程电压Vpgm还被施加到至少一个共轭字线WL24。此外，在参照图8、9和19描述的实施例中，如图24中所示，编程电压Vpgm被施加到与被选字线WL22相邻的共轭字线WL23。
由于被禁止串处于浮置状态，被禁止串具有被编程电压Vpgm和第二通过电压(例如，Vpass)升压的电势。被禁止串中的升压(boosting)可防止连接到共轭字线(图21的WL24或图24的WL23)的存储器晶体管被编程。
在其他实施例中，可应用二维闪速存储装置中使用的自升压技术来防止被禁止串被编程。例如，如图21和24中所示，比地电压GND高的电压(例如，Vcc)被施加到未被选位线BL1-n。在又一实施例中，在用于被选单元的编程操作之前，可执行用于将被禁止串的电势提升至预定水平(例如，通过自升压技术提升的电势)的预充电操作。
由于与一个有源图案207或208相邻设置的一对电极组电隔离，构成一个有源图案207或208并空间分开的两个部分中仅其中一个部分连接到被施加了地电压GND的被选位线BL0。因此，独立地执行对共享一个有源图案207或208的“相邻单元”的编程操作。
如图22中所示，通过使用施加到基底10(体(bulk))的擦除电压Verase和施加到字线WL的地电压GND之间的差异可基本上同时擦除包括“被选单元”并包含在一个块中的多个存储单元。
如图1M、2B、3C、3D、4B、5A和5B中所示，有源图案207可被形成为直接接触基底10。有源图案207还可被形成为具有与基底10的导电类型相同的导电类型。因此，施加到基底10的电压可被直接传送到有源图案207。可选地，整流元件(例如，二极管)形成在有源图案207和基底10之间的情况下，基底10的电势可不被直接传送给基底10。
如图23和25中所示，比地电压GND高的第一电压V1被施加到被选位线BL0，地电压被施加到公共源极线CSL。此外，读取电压Vread被施加到被选串中包含的串选择线SSL2和地选择线GSL2。读取电压Vread可高于地选择晶体管GST的阈值电压以及串选择晶体管SST的阈值电压。例如，读取电压Vread可以是高于处于编程状态的存储器晶体管的阈值电压并低于编程电压Vpgm的电压。
因此，第一电压V1和地电压GND可被分别施加到从被选位线BL0的和公共源极线CSL的两个端子上。结果，通过存储在被选单元中的信息(即，电荷量)确定通过被选单元的电流(下面称为“读取电流”)。在这种读取操作过程中，地电压被施加到未被选串的串选择线SSL1、SSl3、SSL4。因此，在其他串中，未形成用于读取电流的路径。
由于与一个有源图案207或208相邻地设置的一对电极组相互电隔离，因此，构成一个有源图案207或208并空间分离的两个部分中仅一个部分被用作读取电流流过的路径。因此，可独立执行共用一个有源图案207或208的“相邻单元”的读取操作。
地选择线GSL中的一部分可被相互电连接，因此，可以处于等电势状态。例如，地选择线GSL可被形成为与位于地选择线GSL上方的字线WL具有相同的连接结构。例如，被选串的地选择线GSL2和构成被禁止串的地选择线中的一条(图23的GSL4或图25的GSL3)可处于等电势状态。图21和图23至25示出了根据特定实施例的编程和读取操作。在其他实施例中，地选择线GSL也可被电隔离。
图26是包括根据本发明构思的闪速存储装置的存储卡1200的框图。
参照图26，存储卡1200包括闪速存储装置1210和存储器控制器1220，所述存储器控制器1220控制主机和闪速存储装置1210之间的数据交换。
SRAM 1221被用作中央处理单元(CPU)1222的工作存储器。主机接口1223执行连接到存储卡1200的主机的数据交换协议。误差校正码(ECC)1224检测并校正从多位闪速存储装置1210中读取的数据中包含的误差。存储器接口1225与闪速存储装置1210进行接口连接。CPU 1222控制存储器控制器1220的数据交换的操作。尽管在附图中未示出，但是，存储卡1200还可包括存储用于与主机接口连接的代码数据的ROM(未示出)。
在特定实施例中，可通过其中哑单元的擦除特性被改善的闪速存储装置1210提供具有高可靠性的存储器系统。在一些实施例中，可在诸如固态盘(“SSD”)的存储器系统中设置所述闪速存储装置。
图27是包括根据本发明构思的闪速存储系统1310的信息处理系统1300的框图。信息处理系统1300可包括例如移动装置或桌上电脑。
参照图27，信息处理系统1300包括电连接到系统总线1360的用户接口、闪速存储系统1310、调制解调器1320、CPU 1330、和RAM 1340。闪速存储系统1310包括存储器控制器和具有诸如参照图1至图26描述的这些构造的闪速存储装置。由CPU 1330处理的数据或外部输入数据被存储在闪速存储系统1310中。由于提高了闪速存储系统1310中的闪速存储装置的可靠性，因此，闪速存储系统1310可节省误差校正消耗的资源，从而为信息处理系统1300提供高速数据交换功能。尽管在附图中未示出，但是，信息处理系统1300还可包括应用芯片组、相机图像处理器(CIS)和输入/输出装置。
图1至图27的装置和系统可被安装在各种类型的封装中。这些封装或封装类型的例子包括层叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料有引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、窝伏尔封装件中芯片(die in waffle pack)、晶片形式中芯片、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、小外形集成电路(SOIC)、缩小外形封装(SSOP)、薄小外形封装(TSOP)、薄四方扁平封装(TQFP)、封装件中系统(SIP)、多芯片封装(MCP)、晶片级制造封装(WFP)、晶片级处理堆叠封装(WSP)。
如前面所描述的，在本发明构思的各种实施例中，三维半导体装置包括用作电连接到形成在同一高度的两个不同存储区域的电流路径的有源图案。因此，围绕一个有源图案并距离基底相同高度形成两个单独的存储区域。因此，根据本发明构思的三维半导体装置可具有增加的每单位面积位数。
前述内容是实施例的阐述性示例，不应该被理解为对实施例构思的限制。尽管已经描述了一些实施例，但是本领域技术人员应该很容易地了解，在本质上不脱离本发明构思的新颖性教导和优点的情况下，可以对这些实施例做出很多变型。因此，所有这些变型将包含在由权利要求限定的本发明构思的范围内。

Claims (16)

1.一种三维半导体装置，包括：
电极结构，包括三维布置的多个电极；
多个有源图案，穿过所述电极结构；
信息存储元件，设置在所述电极结构和所述多个有源图案之间；
第一连接区域、第二连接区域以及在第一连接区域和第二连接区域之间的单元阵列区域；
第一互连线，连接到第一连接区域中的电极；以及
第二互连线，连接到第二连接区域中的电极，
其中，位于有源图案之一的相对侧的两个电极电隔离，
其中，所述电隔离是在三维半导体装置中设置在有源图案中的每个有源图案的相对侧的一侧上的电极之一与所述有源图案的相对侧的另一侧上的电极之一电隔离。
2.如权利要求1所述的三维半导体装置，其中，所述电极结构包括第一电极组至第m电极组，所述第一电极组至第m电极组均包括多个垂直堆叠的电极，第一电极组至第m电极组是从第一电极组至第m电极组水平地布置的，其中，m是自然数，
其中，有源图案设置在第(2n+1)电极组和第(2n+2)电极组之间，其中，n是自然数，
第(2n+1)电极组中的电极中的至少一个电极与第(2n+2)电极组中的所有电极电隔离。
3.如权利要求2所述的三维半导体装置，其中，位于相同高度处的第(2n+1)电极组中的电极和第(2n+3)电极组中的电极在第一连接区域中连接并处于等电势状态，
其中，位于相同高度处的第(2n+2)电极组中的电极和第(2n+4)电极组中的电极在第二连接区域中连接并处于等电势状态。
4.如权利要求2所述的三维半导体装置，其中，位于相同高度处的第(2n+2)电极组中的电极和第(2n+3)电极组中的电极在第一连接区域中彼此连接并处于等电势状态，
其中，位于相同高度处的第(2n+4)电极组中的电极和第(2n+5)电极组中的电极在第二连接区域中彼此连接并处于等电势状态。
5.如权利要求2所述的三维半导体装置，其中，每条第一互连线电连接位于相同高度处的第(2n+1)电极组中的电极和第(2n+3)电极组中的电极，每条第二互连线电连接位于相同高度处的第(2n+2)电极组中的电极和第(2n+4)电极组中的电极。
6.如权利要求2所述的三维半导体装置，其中，每条第一互连线电连接位于相同高度处的第(2n+2)电极组中的电极和第(2n+3)电极组中的电极，每条第二互连线电连接位于相同高度处的第(2n+4)电极组中的电极和第(2n+5)电极组中的电极。
7.如权利要求2所述的三维半导体装置，所述三维半导体装置还包括位线，所述位线连接到有源图案并与单元阵列区域中的电极交叉，其中，第一互连线和第二互连线与位线具有相同的材料、高度、或厚度。
8.如权利要求1所述的三维半导体装置，所述三维半导体装置还包括：
基底，设置在所述电极结构下方；
源极线，设置在所述电极结构下方，
其中，源极线包括与基底和有源图案相比导电类型不同的半导体材料。
9.如权利要求8所述的三维半导体装置，其中，所述电极结构包括：第一电极组至第m电极组，均包括多个垂直堆叠的电极，第一电极组至第m电极组是从第一电极组至第m电极组水平地布置的，其中，m是自然数，
其中，源极线包括形成在基底中并位于第(2n+2)电极组和第(2n+3)电极组之间的杂质区域，其中，n是自然数。
10.如权利要求1所述的三维半导体装置，所述三维半导体装置还包括：
半导体垫，设置在有源图案上；
位线，与电极交叉，并电连接到半导体垫，
其中，半导体垫由导电类型与有源图案的至少一部分的导电类型不同的半导体材料形成。
11.如权利要求1所述的三维半导体装置，其中，每个有源图案包括彼此分开的第一区域和第二区域，其中，第一区域和第二区域被形成为面对两个相邻的电极组的相应侧壁。
12.如权利要求11所述的三维半导体装置，其中，每个有源图案还包括连接第一区域和第二区域的下部的连接部分。
13.如权利要求1所述的三维半导体装置，所述三维半导体装置还包括设置在所述电极结构下方的基底，其中，有源图案的底表面低于所述基底的顶表面。
14.一种三维半导体装置，包括：
有源图案，二维地布置在基底上；
电极，三维地布置在有源图案之间；
存储区域，三维地布置在由有源图案和电极限定的交叉点处；
第一连接区域、第二连接区域以及在第一连接区域和第二连接区域之间的单元阵列区域；
第一互连线，连接到第一连接区域中的电极；以及
第二互连线，连接到第二连接区域中的电极，
其中，每个有源图案用作电连接到形成在距基底相同高度处的两个不同的存储区域的共用电流路径，
其中，在三维半导体装置中设置在有源图案中的每个有源图案的相对侧的一侧上的电极之一与所述有源图案的相对侧的另一侧上的电极之一电隔离。
15.如权利要求14所述的三维半导体装置，其中，设置在距基底相同高度处的有源图案中的每个的相对侧的两个电极彼此电隔离。
16.如权利要求14所述的三维半导体装置，其中，每个有源图案包括彼此分开的第一区域和第二区域，第一区域和第二区域形成为面对所述两个电隔离的电极的侧壁。
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