KR20170061646A - 3차원 비휘발성 메모리 장치 및 그 동작방법 - Google Patents

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KR20170061646A
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Abstract

본 발명은 3차원 비휘발성 메모리 장치를 제공한다. 상부 활성기둥들과 하부 활성기둥들이 접촉하는 부분에 인접하여 데이타를 저장하지 않는 더미 트랜지스터가 제공된다. 상기 활성기둥들의 외측면들이 계단형 프로파일을 갖는 부분에 메모리 셀이 존재하지 않아, 모든 메모리 셀들이 균일한 전기적 특성을 가질 수 있다.

Description

3차원 비휘발성 메모리 장치 및 그 동작방법{THREE DIMENSIONAL NON-VOLATILE MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 장치에 관한 것이며 더욱 상세하게는 3차원 비휘발성 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 증가된 집적도가 특히 요구되고 있다. 종래의 2차원 또는 평면적 반도체 메모리 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다.
최근, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다. 하지만, 3차원 반도체 메모리 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 메모리 장치의 그것보다 줄일 수 있으면서 신뢰성있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 셀의 전기적 특성에서의 균일성을 향상시킬 수 있는 3차원 비휘발성 메모리 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 셀의 전기적 특성에서의 균일성 을 향상시킬 수 있는 3차원 비휘발성 메모리 장치의 동작 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 셀의 전기적 특성에서의 균일성을 향상시킬 수 있는 3차원 비휘발성 메모리 장치의 제조 방법을 제공하는 데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 3차원 비휘발성 메모리 장치는, 기판; 상기 기판 상에 교대로 적층된 하부 워드라인들과 하부 층간 절연막들을 관통하여, 상기 기판과 접촉하는 하부 활성기둥들; 상기 교대로 적층된 하부 워드라인들과 하부 층간 절연막들 상에 교대로 적층된 상부 워드라인들과 상부 층간 절연막들을 관통하여, 상기 하부 활성기둥들에 전기적으로 연결되는 상부 활성기둥들; 상기 하부 활성기둥들과 상기 하부 워드라인들 사이, 그리고 상기 상부 활성기둥들과 상기 상부 워드라인들 사이에 개재되는 정보저장막; 및 상기 하부 활성기둥들과 상기 상부 활성기둥들이 접촉하는 부분에 인접한 더미 워드라인을 포함할 수 있다.
본 발명의 실시예들에 따른 3차원 비휘발성 메모리 장치는, 기판; 상기 기판 상에 교대로 적층된 하부 워드라인들과 하부 층간 절연막들을 관통하여, 상기 기판과 접촉하는 하부 활성기둥들; 상기 교대로 적층된 하부 워드라인들과 하부 층간 절연막들 상에 교대로 적층된 상부 워드라인들과 상부 층간 절연막들을 관통하여, 상기 하부 활성기둥들에 전기적으로 연결되는 상부 활성기둥들; 및 상기 하부 활성기둥들과 상기 하부 워드라인들 사이, 그리고 상기 상부 활성기둥들과 상기 상부 워드라인들 사이에 개재되는 정보저장막을 포함하고, 상기 하부 활성기둥들의 상부면은 상기 상부 활성기둥들의 하부면 보다 높을 수 있다.
본 발명의 실시예들에 따른 3차원 비휘발성 메모리 장치는, 기판; 상기 기판 상에 교대로 적층된 하부 워드라인들과 하부 층간 절연막들을 관통하여, 상기 기판과 접촉하는 컵 형상의 하부 활성기둥들; 상기 교대로 적층된 하부 워드라인들과 하부 층간 절연막들 상에 교대로 적층된 상부 워드라인들과 상부 층간 절연막들을 관통하여, 상기 하부 활성기둥들에 전기적으로 연결되는 상부 활성기둥들; 상기 하부 활성기둥들과 상기 하부 워드라인들 사이, 그리고 상기 상부 활성기둥들과 상기 상부 워드라인들 사이에 개재되는 정보저장막; 및 상기 컵 형상의 하부 활성기둥들 내에 제공되고, 상기 하부 활성기둥들의 상부의 내측면과 상기 상부 활성기둥들의 하부면과 동시에 접촉하는 활성 패턴을 포함할 수 있다.
본 발명의 실시예들에 따라, 기판 상의 하부 활성기둥, 상기 하부 활성기둥의 측면을 따라 수직으로 제공되는 하부 메모리 셀 트랜지스터들, 상기 하부 활성기둥 상의 상부 활성기둥, 및 상기 상부 활성기둥의 측면을 따라 수직으로 제공되는 상부 메모리 셀 트랜지스터들, 및 상기 상부 활성기둥과 상기 하부 활성기둥이 접촉하는 부분에 인접한 더미 셀 트랜지스터를 포함하는 비휘발성 메모리 장치의 동작 방법은, 상기 더미 셀 트랜지스터는 데이터를 저장하지 않도록 동작할 수 있다.
본 발명의 실시예들에 따른 3차원 비휘발성 메모리 장치의 하부 활성기둥들의 상부 내측면과 상부 활성기둥들의 하부 외측면이 서로 접촉하므로, 상기 하부 활성기둥들과 상기 상부 활성기둥들 간의 전기적 흐름이 원활할 수 있다.
본 발명의 실시예들에 따른 3차원 비휘발성 메모리 장치의 상부 활성기둥들과 하부 활성기둥들이 접촉하는 부분에 인접하여 더미 워드 라인이 제공된다. 상기 상부 활성기둥들과 상기 하부 활성기둥들의 외측면들에 제공된 계단형 프로파일이 형성된 부분에 메모리 셀이 존재하지 않아, 모든 메모리 셀들이 균일한 전기적 특성을 나타낼 수 있다.
도 1은 본 발명의 실시예 1에 따른 3차원 비휘발성 메모리 장치의 평면도이다.
도 2는 도 1의 I-I'선에 따른 단면도이다.
도 3은 본 발명의 실시예 1에 따른 3차원 비휘발성 메모리 장치의 회로도이다.
도 4 내지 도 14는 본 발명의 실시예 1에 따른 3차원 비휘발성 메모리 장치를 형성하는 방법의 일 예를 설명하는 것으로, 도 1의 I-I'선에 대응되는 단면도들이다.
도 15 및 도 16은 본 발명의 실시예 1에 따른 3차원 비휘발성 메모리 장치를 형성하는 방법의 다른 예를 설명하는 것으로, 도 1의 I-I'선에 대응되는 단면도들이다.
도 17은 본 발명의 실시예 2에 따른 3차원 비휘발성 메모리 장치에 대한 것으로, 도 1의 I-I'선에 따른 단면도이다.
도 18은 본 발명의 실시예 3에 따른 3차원 비휘발성 메모리 장치에 대한 것으로, 도 1의 I-I'선에 따른 단면도이다.
도 19는 본 발명의 실시예 4에 따른 3차원 비휘발성 메모리 장치에 대한 것으로, 도 1의 I-I'선에 따른 단면도이다.
도 20 내지 도 22는 본 발명의 실시예 4에 따른 3차원 비휘발성 메모리 장치를 형성하는 방법을 설명하는 것으로, 도 1의 I-I'선에 대응되는 단면도들이다.
도 23은 본 발명의 실시예 5에 따른 3차원 비휘발성 메모리 장치에 대한 것으로, 도 1의 I-I'선에 따른 단면도이다.
도 24는 본 발명의 실시예 6에 따른 3차원 비휘발성 메모리 장치에 대한 것으로, 도 1의 I-I'선에 따른 단면도이다.
도 25는 본 발명의 실시예 7에 따른 3차원 비휘발성 메모리 장치에 대한 것으로, 도 1의 I-I'선에 따른 단면도이다.
도 26을 참조하여, 본 발명의 실시예 7에 따른 3차원 비휘발성 메모리 장치의 형성방법을 설명하는 것으로, 도 1의 I-I'선에 대응되는 단면도이다.
도 27은 본 발명의 실시예 8에 따른 3차원 비휘발성 메모리 장치의 평면도이다.
도 28은 도 27의 I-I' 선에 따른 단면도이다.
도 29는 도 28을 참조하여 설명된 제 2 더미 도전패턴에 인접한 부분(B)의 일 예의 확대도이다.
도 30은 도 28을 참조하여 설명된 제 2 더미 도전패턴에 인접한 부분(B)의 다른 예의 확대도이다.
도 31은 본 발명의 실시예 8에 따른 3차원 비휘발성 메모리 장치의 회로도이다.
도 32 내지 도 34는 본 발명의 실시예 8에 따른 3차원 비휘발성 메모리 장치의 형성방법의 일 예를 설명하는 것으로, 도 27의 I-I'선에 따른 단면도들이다.
도 35는 본 발명의 실시예 8에 따른 3차원 비휘발성 메모리 장치의 형성방법의 다른 예를 설명하는 것으로, 도 27의 I-I'선에 따른 단면도들이다.
도 36은 본 발명의 실시예 9에 따른 3차원 비휘발성 메모리 장치에 관한 것으로, 도 1의 Ⅰ-Ⅰ' 선에 대응하는 단면도이다.
도 37 내지 도 39는 본 발명의 실시예 9에 따른 3차원 비휘발성 메모리 장치의 형성방법을 설명하는 것으로, 도 1의 I-I'선에 대응하는 단면도들이다.
도 40은 본 실시예 10에 따른 3차원 비휘발성 메모리 장치의 평면도이다.
도 41은 도 40의 I-I'선에 따른 단면도이다.
도 42 내지 도 44는 본 발명의 실시예 10에 따른 3차원 비휘발성 메모리 장치의 형성방법을 설명하는 것으로, 도 40의 I-I'선에 따른 단면도들이다.
도 45는 본 발명의 실시예 11에 따른 3차원 비휘발성 메모리 장치의 평면도이다.
도 46은 도 45의 I-I'선에 따른 단면도이다.
도 47은 본 발명의 실시예 11에 따른 3차원 비휘발성 메모리 장치의 회로도이다.
도 48은 본 발명의 실시예 11에 따른 3차원 비휘발성 메모리 장치의 형성방법을 설명하는 것으로, 도 45의 I-I'선에 따른 단면도이다.
도 49는 본 발명의 실시예 12에 따른 비휘발성 메모리 장치에 관한 것으로, 도 45의 I-I' 선에 대응하는 단면도이다.
도 50은 본 발명의 실시예 12에 따른 3차원 비휘발성 메모리 장치의 형성방법을 설명하는 것으로, 도 45의 I-I'선에 대응하는 단면도이다.
도 51은 본 발명의 실시예 13에 따른 비휘발성 메모리 장치에 관한 것으로, 도 45의 I-I' 선에 대응하는 단면도이다.
도 52는 본 발명의 실시예 13에 따른 3차원 비휘발성 메모리 장치의 형성방법을 설명하는 것으로, 도 45의 I-I'선에 대응하는 단면도이다.
도 53은 본 발명의 실시예 14에 따른 비휘발성 메모리 장치의 평면도이다.
도 54는 도 53의 I-I' 선에 따른 단면도이다.
도 55는 본 발명의 실시예 14에 따른 3차원 비휘발성 메모리 장치의 회로도이다.
도 56 내지 도 58은 본 발명의 실시예 14에 따른 3차원 비휘발성 메모리 장치의 형성방법을 설명하는 것으로, 도 53의 I-I'선에 따른 단면도들이다.
도 59는 본 발명의 실시예 15에 따른 3차원 비휘발성 메모리 장치의 평면도이다.
도 60은 도 59의 I-I'선에 대응하는 단면도이다.
도 61은 본 발명의 실시예 15에 따른 3차원 비휘발성 메모리 장치의 회로도이다.
도 62 내지 도 64는 본 발명의 실시예 15에 따른 3차원 비휘발성 메모리 장치의 형성방법을 설명하는 것으로, 도 59의 I-I'선에 따른 단면도들이다.
도 65는 본 발명의 실시예 16에 따른 3차원 비휘발성 메모리 장치에 관한 것으로, 도 53의 I-I'선에 대응하는 단면도이다.
도 66 내지 도 68은 본 발명의 실시예 16에 따른 3차원 비휘발성 메모리 장치의 형성방법을 설명하는 것으로, 도 53의 I-I'선에 대응하는 단면도들이다.
도 69는 본 발명의 실시예 17에 따른 3차원 비휘발성 메모리 장치의 평면도이다.
도 70은 도 69의 I-I'선에 대응하는 단면도이다.
도 71 내지 도 73은 본 발명의 실시예 17에 따른 3차원 비휘발성 메모리 장치의 형성방법을 설명하는 것으로, 도 69의 I-I'선에 대응하는 단면도들이다.
도 74는 본 발명의 전술한 실시예들에 따른 3차원 비휘발성 메모리 장치의 동작 방법의 제 1 예를 보여주는 순서도이다.
도 75는 본 발명의 전술한 실시예들에 따른 3차원 비휘발성 메모리 장치의 동작 방법의 제 2 예를 보여주는 순서도이다.
도 76은 본 발명에 따른 플래시 메모리 장치를 보여주는 블록도이다.
도 77은 본 발명에 따른 플래시 메모리 장치를 구비하는 메모리 시스템의 일 예를 간략히 도시한 블록도이다.
도 78은 도 77의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 79는 본 발명에 따른 플래시 메모리 시스템을 장착하는 정보 처리 시스템을 간략히 보여주는 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
<실시예 1>
도 1은 본 발명의 실시예 1에 따른 3차원 비휘발성 메모리 장치의 평면도이다. 도 2는 도 1의 I-I'선에 따른 단면도이다.
도 1 및 2를 참조하면, 기판(100)이 준비된다. 상기 기판(100)은 반도체 잉곳을 절편으로 잘라 형성된 반도체 기판일 수 있고, 또는 반도체 기판 상에 형성된 에피택시얼 반도체막일 수 있다. 도시하지는 않았지만, 웰이 상기 기판(100)에 형성될 수 있다. 공통 소오스 라인들(CSL)이 상기 기판(100)에 제공된다. 상기 공통 소오스 라인들(CSL)은 상기 기판(100)에, 예를 들면 N형 불순물이 도핑된 영역일 수 있다. 상기 공통 소오스 라인들(CSL)은 전극 분리 패턴(175)과 중첩되고, 제 1 방향으로 이격될 수 있다. 상기 공통 소오스 라인들(CSL)은 상기 제 1 방향에 교차하는 제 2 방향으로 연장되는 복수개의 평행한 라인들로 제공될 수 있다. 상기 기판(100) 상에 하부 층간 절연막들(111 ~ 114)과 하부 도전패턴들(LSL, WL0, WL1)이 교대로 적층된다. 상기 하부 층간 절연막들(111 ~ 114)은, 예를 들면 실리콘 산화막으로 형성될 수 있다. 상기 하부 도전패턴들은 도핑된 실리콘, 텅스텐, 금속 질화막 및 금속 실리사이드 중의 적어도 하나로 형성될 수 있다. 상기 하부 층간 절연막들은 아래부터 제 1 내지 제 4 하부 층간 절연막들(111 ~ 114)을 포함할 수 있다. 상기 최하부의 하부 층간 절연막, 예를 들면 상기 제 1 하부 층간 절연막(111)은 다른 하부 층간 절연막들 보다 얇을 수 있다.
하부 활성기둥들(136)이 상기 하부 층간 절연막들(111 ~ 114)과 상기 하부 도전패턴들(LSL, WL0, WL1)을 관통하여 상기 기판(100)과 접촉한다. 최상부의 하부 층간 절연막(114) 상에 상부 층간 절연막들(151 ~ 154)과 상부 도전패턴들(WL2, WL3, USL)이 교대로 적층된다. 상기 상부 층간 절연막들(151 ~ 154)은, 예를 들면 실리콘 산화막으로 형성될 수 있다. 상기 상부 도전패턴들은 도핑된 실리콘, 텅스텐, 금속 질화막 및 금속 실리사이드 중의 적어도 하나로 형성될 수 있다. 상부 활성기둥들(164)은 상기 상부 층간 절연막들(151 ~ 154)과 상부 도전패턴들(WL2, WL3, USL)을 관통하여 상기 하부 활성기둥들(136)과 접촉한다. 상기 활성기둥들(136, 164)은, 상기 제 1 방향 및 상기 제 2 방향의 매트릭스형으로 배치되고, 상기 제 1 방향 및 상기 제 2 방향에 교차하는 제 3 방향으로 연장될 수 있다.
상기 활성기둥들(136, 164)과 상기 도전패턴들(LSL, WL0 ~ WL3, USL) 사이에 정보저장막(171)이 개재된다. 상기 정보저장막(171)은 상기 도전패턴들(LSL, WL0 ~ WL3, USL)과 상기 층간 절연막들(111 ~ 114, 151 ~ 154) 사이로 연장될 수 있다. 상기 정보저장막(171)은 터널절연막, 전하저장막 및 블로킹절연막을 포함할 수 있다. 상기 터널 절연막은 상기 활성기둥들에 인접하여 제공되고, 상기 블로킹 절연막은 상기 도전패턴들에 인접하여 제공된다. 상기 전하 저장막은 상기 터널절연막 및 상기 블로킹 절연막 사이에 제공된다. 상기 터널 절연막은 실리콘 산화막을 포함할 수 있다. 상기 블로킹 절연막은 고유전막(예를 들면, 알루미늄 산화막 또는 하프늄 산화막)을 포함할 수 있다. 상기 블로킹 절연막은 복수의 박막들로 구성되는 다층막일 수 있다. 예를 들면, 상기 블로킹 절연막은 알루미늄 산화막 및 실리콘 산화막을 포함할 수 있으며, 알루미늄 산화막 및 실리콘 산화막의 적층 순서는 다양할 수 있다. 상기 전하 저장막은 전하 트랩막 또는 도전성 나노 입자를 포함하는 절연막일 수 있다. 상기 전하 트랩막은, 예를 들면 실리콘 질화막을 포함할 수 있다.
최하부의 하부 도전패턴(LSL)은 낸드 플래시 메모리 장치의 하부 선택 라인일 수 있다. 최상부의 상부 도전패턴들(USL)은 복수 개로 제공되고, 상기 제 2 방향으로 연장되는 낸드 플래시 메모리 장치의 상부 선택 라인들일 수 있다. 상기 선택 라인들 사이의 도전패턴들(WL0 ~ WL3)은 낸드 플래시 메모리 장치의 제 1 내지 제 4 워드라인일 수 있다. 서로 이웃하는 상부 선택 라인들(USL)은 상기 제 2 방향으로 연장되는 상기 전극 분리 패턴(175)에 서로 분리(separated)될 수 있다. 상기 전극 분리 패턴(175)은 상기 도전패턴들과 상기 층간 절연막들을 관통하여 상기 기판(100)과 접촉할 수 있다.
본 실시예에서, 상기 활성기둥들(136, 164)의 측면은 경사지게 형성될 수 있다. 상기 활성기둥들(136, 164)은 컵 형상을 가질 수 있다. 상기 하부 활성기둥들(136)의 상부의 폭은 상기 상부 활성기둥들(164)의 하부의 폭보다 크다. 상기 하부 활성기둥들(136)의 내부는 하부 매립 절연막(138)으로 채워지고, 상기 상부 활성기둥들(164)의 내부는 상부 매립 절연막(166)으로 채워질 수 있다. 상기 하부 매립 절연막(138)의 상부면은 상기 하부 활성기둥들(136)의 상부면보다 낮을 수 있다. 상기 하부 매립 절연막(138)의 상부면과 상기 상부 활성기둥들(164)의 하부면은 공면(coplanar)을 이룬다. 상기 상부 활성기둥들(164)의 하부면은 상기 하부 활성기둥들(136)의 상부면 보다 낮을 수 있다. 상기 하부 활성기둥들(136) 상부의 내측면은 상기 상부 활성기둥들(164) 하부의 외측면과 접촉할 수 있다.(A 부분 참조) 상기 하부 활성기둥들(136)과 상기 상부 활성기둥들(164)이 전기적으로 연결될 수 있다.
상기 상부 매립 절연막(166)의 상부면은 상기 상부 활성기둥들(164)의 상부면보다 낮을 수 있다. 상부 활성 패턴(177)이 상기 상부 매립 절연막(166) 상에 제공되어 상기 상부 활성기둥들(164)의 상부의 내측면과 접촉할 수 있다. 상기 상부 활성 패턴(177)은 반도체 막으로 이루어질 수 있다. 상기 상부 활성 패턴(177)과 상기 상부 활성기둥들(164)의 상부는 불순물로 도핑되어 드레인 영역(179)을 형성할 수 있다. 최상부의 상부 층간 절연막(154) 상에, 상기 상부 선택 라인들(USL)을 가로지르고 상기 제 1 방향으로 연장되는 복수 개의 비트라인들(BL0 ~ BL2)이 제공된다. 상기 비트라인들은 상기 드레인 영역(179)과 연결된다.
상기 활성기둥들(136, 164)은 불순물이 도핑되지 않은 진성(intrinsic) 반도체막으로 이루어질 수 있다. 상기 도전패턴들(LSL, WL0 ~ WL3, USL) 중의 어느 하나에 전압이 인가되면 이에 인접한 활성기둥의 소정 영역에 주변 전기장(fringe field)에 의한 반전(inversion) 영역이 형성된다. 이러한 반전 영역은, 메모리 셀 트랜지스터의 소오스/드레인 영역을 형성할 수 있다.
상기 하부 활성기둥들(136) 및 상기 상부 활성기둥들(164)이 접촉하는 부분에서 상기 하부 활성기둥들(136) 및 상기 상부 활성기둥들(164)의 외측면들은 계단형 프로파일을 갖는다. 때문에, 상기 상부 활성기둥들(164)의 하부 및 상기 하부 활성기둥들(136)의 상부에 형성되는 채널들의 특성은 다를 수 있다. 프로그램, 읽기 및 소거 특성의 균일화 및 안정화를 위하여, 상기 상부 활성기둥들(164) 및 상기 하부 활성기둥들(136)이 접촉하는 부분에 인접하여, 상기 계단형 프로파일을 덮도록 더미 도전패턴(DWL)이 제공된다. 상기 더미 도전패턴(DWL)은 더미 워드라인일 수 있다. 상기 정보저장막(171)은 상기 더미 도전패턴(DWL)과 상기 활성기둥들(136, 164) 사이로 연장될 수 있다.
바람직하게는, 상기 하부 활성기둥들(134)은 상기 더미 도전패턴(DWL)의 상부면과 같거나 낮은 상부면을 가질 수 있다. 바람직하게는. 상기 상부 활성기둥들(164)은 상기 더미 도전패턴(DWL) 바로 아래의 하부 층간 절연막(114)의 하부면과 같거나 그보다 높은 하부면을 가질 수 있다. 더욱 바람직하게는, 상기 상부 활성기둥들(164)은 상기 더미 도전패턴(DWL)의 하부면과 같거나 그보다 높은 하부면을 가질 수 있다. 상기 더미 도전패턴(DWL)은 상기 하부 활성기둥들(136) 및 상기 상부 활성기둥들(164)을 동시에 덮을 수 있다. 상기 더미 도전패턴(DWL)은 상기 하부 활성기둥들(136)의 상부의 외측면과 마주보는 제 1 면보다 상기 상부 활성기둥들(164)의 하부의 외측면으로 돌출되고, 상기 더미 도전패턴의 두께보다 얇은 돌출된 부분을 포함할 수 있다. 상기 더미 도전패턴(DWL)이 상기 하부 활성기둥들(136), 및 상기 상부 활성기둥들(164)을 덮기 때문에, 전술한 채널 불균일의 문제가 감소될 수 있다.
도 3은 도 1 및 도 2를 참조하여 설명된 실시예 1에 따른 3차원 비휘발성 메모리 장치의 회로도이다.
도 1 내지 3을 참조하면, 본 실시예에 따른 3차원 비휘발성 메모리 장치는 공통 소오스 라인(CSL), 복수개의 비트라인들(BL0, BL1, BL2) 및 공통 소오스 라인(CSL)과 비트라인들(BL0 ~ BL2) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다. 복수개의 셀 스트링들(CSTR)이 상기 비트라인들(BL0 ~ BL2) 각각에 병렬로 연결된다.
셀 스트링들(CSTR) 각각은 상기 공통 소오스 라인(CSL)에 접속하는 하부 선택 트랜지스터(LST), 비트라인(BL0 ~ BL2)에 접속하는 상부 선택 트랜지스터(UST), 및 상기 선택 트랜지스터들(LST, UST) 사이의 복수개의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 셀 스트링들(CSTR) 각각은 복수개의 메모리 셀 트랜지스터들(MCT) 사이에 제공된 적어도 하나의 더미 셀 트랜지스터(DCT)를 더 포함할 수 있다. 상기 복수개의 메모리 셀 트랜지스터들(MCT)은 상기 더미 셀 트랜지스터(DCT) 하부의 하부 메모리 셀 트랜지스터들, 및 상기 더미 셀 트랜지스터(DCT) 상부의 상부 메모리 셀 트랜지스터들을 포함할 수 있다. 상기 하부 선택 트랜지스터(LST), 상기 상부 선택 트랜지스터(UST), 상기 메모리 셀 트랜지스터들(MCT) 및 상기 더미 셀 트랜지스터(DCT)는 직렬로 연결될 수 있다. 상기 하부 선택 라인(LSL), 상기 복수개의 워드라인들(WL0 ~ WL3), 상기 더미 워드라인(DWL) 및 상기 상부 선택 라인들(USL)은, 상기 하부 선택 트랜지스터(LST), 상기 메모리 셀 트랜지스터들(MCT), 상기 더미 셀 트랜지스터(DCT) 및 상기 상부 선택 트랜지스터들(UST)의 게이트 전극들로 각각 사용될 수 있다.
상기 하부 활성기둥들들(136) 및 상기 상부 활성기둥들(164)이 접촉하는 부분에서 상기 하부 활성기둥들들(136) 및 상기 상부 활성기둥들(164)의 외측면들은 계단형 프로파일을 갖기 때문에, 상기 하부 활성기둥들(136) 및 상기 상부 활성기둥들(164)에 형성되는 채널은 불균일할 수 있다. 상기 계단형 프로파일이 형성된 부분에 더미 셀 트랜지스터(DCT)가 제공된다. 상기 더미 셀 트랜지스터(DCT)는 데이터를 저장하지 않을 수 있다. 상기 계단형 프로파일이 형성된 부분에는 상기 메모리 셀 트랜지스터들(MCT)이 제공되지 않는다. 때문에, 상기 메모리 셀 트랜지스터들(MCT)은 보다 균일한 전기적 특성을 가질 수 있다.
본 실시예에 따른 3차원 비휘발성 메모리 장치의 동작 방법이 설명된다. 도 3의 회로도에서 하나의 셀 스트링(CSTR)에 연결된 라인들에 인가되는 전압들은, 예를 들어 표 1과 같을 수 있다.
소거시 전압/상태 프로그램시 전압/상태 읽기시 전압/상태
선택된 WL 접지전압(Vss) 프로그램전압(Vpgm)
(e.g., 15~20V)		 읽기전압(Vrd)
(e.g., 0V)
비선택된 WL 접지전압(Vss) 패스전압(Vpass)
(e.g., 10V)		 비선택 읽기전압
(Vread)
(e.g., 4.5V)
DWL 중간전압(VDWL)
(e.g., Vss<VDWL<Vers)		 중간전압(VDWL)
(e.g., Vss<VDWL<Vpgm)		 중간전압(VDWL)
(e.g., Vss<VDWL≤Vread)
USL Floating 전원전압(Vcc) 턴온전압
(e.g., 4.5 V)
LSL Floating 접지전압(Vss) 턴온전압
(e.g., 4.5 V)
CSL Floating 접지전압(Vss) 접지전압(Vss)
선택된 BL Floating 접지전압(Vss) 전원전압(Vcc)
비선택된 BL Floating 전원전압(Vcc) 저전압
(e.g., ＜0.8 V)
기판 소거전압(Vers)
(e.g., 21V)		 접지전압(Vss) 접지전압(Vss)
상기 메모리 셀 트랜지스터들(MCT)과 상기 더미 셀 트랜지스터(DCT)의 문턱전압들은, 예를 들어 표 2와 같을 수 있다.
"온"상태의 MCT -1 볼트(V) ~ -3 볼트(V)
"오프" 상태의 MCT 1 볼트(V) ~ 3 볼트(V)
DCT ＞0 볼트(V)
표 1과 2를 참조하면, 상기 더미 셀 트랜지스터(DCT)는 데이터를 저장하지 않는다. 상기 더미 셀 트랜지스터는 상기 계단형 프로파일을 갖는 부분에 형성되므로, 상기 더미 셀 트랜지스터의 정보저장막에 전계가 집중된다. 따라서 상기 메모리 셀 트랜지스터들(MCT) 보다 프로그램/소거 속도가 비정상적으로 빨라질 수 있다. 나아가, 상기 더미 셀 트랜지스터(DCT)에 인접한 메모리 셀 트랜지스터(MCT)의 프로그램 동작시, 상기 더미 셀 트랜지스터(DCT)는 소거 스트레스를 받게 되어 상기 더미 셀 트랜지스터(DCT)의 정보저장막의 전하들이 외부로 빠져나가게 되고, 문턱전압이 지나치게 낮아질 수 있다. 상기 더미 셀 트랜지스터(DCT)의 문턱전압이 낮아지면, 커플링 효과에 의해 상기 더미 셀 트랜지스터(DCT)에 인접한 메모리 셀 트랜지스터(MCT)의 전하 유실(Charge loss)이 발생될 수 있다.
이러한 문제를 해결하기 위해, 상기 더미 셀 트랜지스터(DCT)는 표 2에서 개시된 바와 같이, 0 볼트(V) 이상의 문턱전압을 가지도록 프로그램되는 것이 요구된다. 상기 더미 셀 트랜지스터(DCT)의 문턱전압은 상기 메모리 셀 트랜지스터(MCT)의 온 상태의 문턱전압과 오프 상태의 문턱전압 사이일 수 있다. 상기 더미 셀 트랜지스터(DCT)의 프로그램은 문턱전압을 조절하기 위하여 수행되는 것이며 데이터를 저장하기 위함이 아니다. 상기 더미 셀 트랜지스터(DCT)를 0 볼트(V)보다 큰 문턱 전압을 가지도록 프로그램하는 것은, 바람직하게는 상기 더미 셀 트랜지스터(DCT)에 가장 인접한 메모리 셀 트랜지스터(MCT)를 프로그램하기 전에 수행될 수 있다. 다른 방법으로, 상기 더미 셀 트랜지스터(DCT)가 속한 셀 스트링(CSTR)의 어떠한 메모리 셀 트랜지스터(MCT)의 프로그램 전에, 상기 더미 셀 트랜지스터(DCT)를 0 볼트(V)보다 큰 문턱 전압을 가지도록 최초로 프로그램할 수 있다. 또 다른 방법으로, 상기 더미 셀 트래지스터(DCT)를 0 볼트(V)보다 큰 문턱 전압을 가지도록 프로그램한 직후에, 상기 더미 셀 트래지스터(DCT)에 가장 인접한 메모리 셀 트랜지스터(MCT)를 프로그램할 수 있다. 만약 상기 더미 셀 트래지스터(DCT)에 가장 인접한 메모리 셀 트랜지스터(MCT)를 프로그램하는 과정이 복수의 서브 프로그램 과정들을 통해 진행될 경우, 상기 복수의 서브 프로그램 과정 중의 최종 서브 프로그램을 실행하기 전에, 상기 더미 셀 트랜지스터(DCT)를 0 볼트(V) 보다 큰 문턱전압을 가지도록 프로그램할 수 있다.
상기 더미 셀 트랜지스터(DCT)에 인가되는 읽기 전압은 상기 메모리 셀 트랜지스터(MCT)에 인가되는 읽기 전압과 같거나 작을 수 있다.
상기 메모리 셀 트랜지스터들(MCT) 중에 하나를 프로그램할 때, 상기 더미 셀 트랜지스터(DCT)는 턴-오프(turn-off)될 수 있다. 상기 더미 셀 트랜지스터(DCT)는 전류를 차단하여 부스팅(boosting) 효과가 증가될 수 있다. 선택된 메모리 셀 트랜지스터(MCT)의 프로그램이 보다 용이할 수 있다. 상기 더미 셀 트랜지스터(DCT)에 의하여 전류가 차단될 있으므로, 상기 더미 셀 트랜지스터(DCT) 위 또는 아래의 메모리 셀 트랜지스터들(MCT) 중의 어느 하나를 프로그램할 때, 상기 더미 셀 트랜지스터(DCT) 아래 또는 위의 메모리 셀 트랜지스터(MCT)의 프로그램 방지 효율이 향상될 수 있다.
본 실시예의 3차원 비휘발성 메모리 장치를 형성하는 방법의 일 예가 설명된다. 도 4 내지 도 14는 도 1의 I-I'선에 대응되는 단면도들이다.
도 4를 참조하면, 기판(100) 상에 하부층(130)이 형성된다. 상기 하부층(130)은 하부 층간 절연막들과 하부 희생막들이 교대로 적층되어 형성된다. 상기 하부 층간 절연막들은 아래부터 제 1 내지 제 4 하부 층간 절연막들(111 ~ 114)을 포함할 수 있다. 상기 하부 희생막들은 아래부터 제 1 내지 제 4 하부 희생막들(121 ~ 124)을 포함할 수 있다. 상기 하부 층간 절연막들(111 ~ 114)은, 예를 들면 실리콘 산화막으로 형성될 수 있다. 상기 하부 희생막들(121 ~ 124)은 상기 하부 층간 절연막들(111 ~ 114)에 대하여 높은 식각 선택비를 가지는 물질로 형성될 수 있다. 예를 들면, 상기 하부 희생막들(121 ~ 124)은 실리콘 질화막으로 형성될 수 있다. 상기 제 1 하부 층간 절연막(111)은 다른 층간 절연막들보다 얇고, 상기 기판(100)과 접하도록 가장 아래에 형성될 수 있다. 상기 제 4 하부 희생막(124)은 가장 위에 형성될 수 있다.
도 5를 참조하면, 상기 하부 층간 절연막들(111 ~ 114)과 상기 하부 희생막들(121 ~ 124)을 차례대로 식각하여 상기 기판(100)을 노출시키는 하부 활성홀(132)을 형성한다. 상기 식각 공정은 건식 식각으로 진행될 수 있고, 건식 식각 공정을 진행하는 동안 발생하는 부산물에 의해 상기 하부 활성홀(132)의 측면은 경사질 수 있다. 상기 하부 활성홀(132)의 상부의 폭(W1)은 하부의 폭(W2)보다 넓게 형성될 수 있다.
도 6을 참조하면, 반도체막이 형성되어 상기 하부 활성홀(132)의 바닥과 측면을 덮는다. 상기 반도체막은, 예를 들면 불순물이 도핑되지 않은 폴리실리콘 막일 수 있다. 상기 반도체막은 상기 하부 활성홀(132)을 채우지 않는 두께로 형성될 수 있다. 하부 매립 절연막(138)이 형성되어 상기 하부 활성홀(132)의 내부 공간을 채울 수 있다. 상기 하부 매립 절연막(138)은 실리콘 산화막일 수 있다. 상기 하부 매립 절연막(138)과 상기 반도체막에 대하여 평탄화 공정을 수행하여, 상기 제 4 하부 희생막(124) 상의 상기 하부 매립 절연막(138)과 상기 반도체막을 제거하는 동시에 상기 제 4 하부 희생막(124)을 노출시킨다. 상기 하부 활성홀(132) 안에 하부 활성기둥들(136)이 형성될 수 있다.
도 7을 참조하면, 상기 하부층(130) 상에 상부층(160)이 형성된다. 상기 상부층(160)은 상부 층간 절연막들과 상부 희생막들이 교대로 적층되어 형성된다. 상기 상부 층간 절연막들은 아래부터 제 1 내지 제 4 상부 층간 절연막들(151 ~ 154)을 포함할 수 있다. 상기 상부 희생막들은 아래부터 제 1 내지 제 4 상부 희생막들(141 ~ 144)을 포함할 수 있다. 상기 상부 층간 절연막들(151 ~ 154)은 예를 들면 실리콘 산화막으로 형성될 수 있다. 상기 상부 희생막들(141 ~ 144)은 상기 상부 층간 절연막들(151 ~ 154)에 대하여 높은 식각 선택비를 가지는 물질로 형성될 수 있다. 예를 들면, 상기 상부 희생막들(151 ~ 154)은 실리콘 질화막으로 형성될 수 있다. 상기 제 1 상부 희생막(141)이 상기 제 4 하부 희생막(124)과 접하도록 가장 아래에 형성되고, 상기 제 4 상부 층간 절연막(154)이 가장 위에 형성될 수 있다.
도 8을 참조하면, 상기 상부 희생막들(141 ~ 144)과 상기 상부 층간 절연막들(151 ~ 154)을 식각하여 상기 하부 매립 절연막(138)을 노출시키는 상부 활성홀(162)을 형성한다. 상기 상부 활성홀(162)의 상부의 폭(W3)이 하부의 폭(W4)보다 넓게 형성될 수 있다. 상기 상부 활성홀(162)의 하부의 폭(W4)은 상기 하부 매립 절연막(138)의 상부의 폭과 같거나 보다 넓게, 상기 하부 활성홀(132)의 상부의 (W1)보다는 좁게 형성될 수 있다.
도 9를 참조하면, 상기 상부 활성홀(162)에 의해 노출된 상기 하부 매립 절연막(138)의 상부를 리세스시킨다. 상기 하부 매립 절연막(138)의 상부면은 상기 하부 활성기둥들(136)의 상부면 보다 제 1 높이(H1) 만큼 낮아지며, 상기 하부 활성기둥들(136)의 상부의 내측면이 노출된다. 상기 리세스 공정에 의해, 도 8의 상기 상부 활성홀(162) 형성 공정 동안 발생할 수 있는 상기 하부 매립 절연막(138) 상의 식각 부산물들을 제거할 수 있고, 상기 하부 활성기둥들(136)의 노출된 표면에 형성될 수 있는 자연 산화막을 제거할 수 있다.
도 10을 참조하면, 상기 상부 활성홀(162)의 바닥과 내측면을 덮는 상부 활성기둥들(164)이 형성된다. 상기 상부 활성기둥들(164)의 내부 공간을 채우는 상부 매립 절연막(166)이 형성될 수 있다. 상기 상부 활성기둥들(164)과 상기 상부 매립 절연막(166)을 형성하는 공정은, 상기 하부 활성기둥들(136)과 상기 하부 매립 절연막(138)을 형성하는 공정과 유사할 수 있다. 상기 상부 활성기둥들(164)은 상기 하부 활성기둥들(136)의 노출된 상부의 내측면과 접하도록 형성된다.
도 11을 참조하면, 상기 제 1 방향으로 서로 이웃하는 활성기둥들(136, 164) 사이에서, 상기 상부층(160)과 상기 하부층(130)을 차례대로 식각하여 상기 기판(100)을 노출시키는 제 1 전극 분리 개구부(168)를 형성한다. 상기 제 1 전극 분리 개구부(168)는 상기 제 2 방향으로 연장할 수 있다.
도 12를 참조하면, 상기 제 1 전극 분리 개구부(168)를 통해 노출되는 희생막들(121 ~ 124, 141 ~ 144)을 선택적으로 제거한다. 상기 희생막들이 실리콘 질화막을 포함하는 경우, 상기 제거 공정은 인산을 포함하는 식각 용액을 사용하여 수행될 수 있다. 상기 층간 절연막들(111 ~ 114, 151 ~ 154)의 상부면들, 하부면들 및 상기 활성기둥들(136, 164)의 외측면들이 노출된다. 상기 제 4 하부 희생막(124)과 상기 제 1 상부 희생막(141)이 제거되어 상기 활성기둥들(136,164)이 서로 접촉하는 부분의 측면(S)이 노출된다. 상기 측면(S)은 계단형 프로파일을 가진다.
도 13을 참조하면, 상기 희생막들(121 ~ 124, 141 ~ 144)이 선택적으로 제거된 상기 기판(100) 상에 정보저장막(171)을 콘포말하게 형성한다. 상기 정보저장막(171)은 상기 활성 기둥들에 접촉하는 터널 절연막, 상기 터널 절연막 상의 전하 저장막, 및 상기 전하 저장막 상의 블로킹 절연막을 포함할 수 있다.상기 터널 절연막은, 실리콘 산화막을 포함할 수 있다. 상기 터널 절연막은, 상기 노출된 활성 기둥들의 외측면들을 열산화하여 형성될 수 있다. 이와는 달리, 상기 터널 절연막은 원자층 증착법으로 형성될 수 있다. 상기 전하 저장막 및 상기 블로킹 유전막은 단차도포성이 우수한 원자층 증착법 및/또는 화학기상증착법으로 형성될 수 있다.
상기 정보저장막(171) 상에 도전막(173)을 형성하여 상기 제 1 전극 분리 개구부(168)를 채우고, 상기 층간 절연막들(111 ~ 114, 151 ~ 154) 사이의 빈 공간을 채운다. 상기 도전막(173)은 도핑된 실리콘, 텅스텐, 금속 질화막 및 금속 실리사이드 중의 적어도 하나로 형성될 수 있다. 상기 도전막(173)은 원자층증착방법에 의하여 형성될 수 있다.
도 14를 참조하면, 상기 도전막(173)에 대하여 평탄화 공정을 진행하여 상기 상부층(160) 상의 상기 도전막(173)을 제거하여 상기 상부층(160) 상의 정보저장막(171)을 노출시킨다. 상기 제 1 전극 분리 개구부(168) 안의 도전막(173)을 제거하여 상기 기판(100)을 노출시키는 제 2 전극 분리 개구부(169)를 형성한다. 상기 제 1 전극 분리 개구부(168)과 상기 제 2 전극 분리 개구부(169)은 서로 중첩되도록 형성된다. 상기 제 2 전극 분리 개구부(169)의 형성으로 인해, 상기 희생막들(121 ~ 124, 141 ~ 144)이 형성되었던 부분에 도전패턴들(LSL, WL0 ~ WL3, DWL, USL)이 형성된다. 상기 제 2 전극 분리 개구부(169)에 의해 노출된 상기 기판(100)에 불순물을 주입하여 공통 소오스 라인(CSL)을 형성한다.
도 2를 재차 참조하면, 상기 제 2 전극 분리 개구부(169)를 절연막으로 채워 전극 분리 패턴(175)을 형성한다. 상기 최상부의 상부 층간 절연막(154) 상의 정보저장막(171)을 제거할 수 있다. 상기 상부 매립 절연막(166) 상부를 리세스하여 상기 상부 활성기둥들(164)의 내측면을 노출시킨다. 상기 상부 매립 절연막(166)이 리세스된 부분에 상부 활성 패턴(177)을 형성한다. 상기 상부 활성 패턴(177)은 반도체막으로 구성될 수 있다. 상기 상부 활성 패턴(177)과 상기 상부 활성기둥들(164)의 상부에 불순물을 도핑하여 드레인 영역(179)을 형성한다. 상기 드레인 영역(179)은, 예를 들면 N형의 불순물로 도핑될 수 있다. 최상부의 상부 층간 절연막(154) 상에 도전막을 형성하고 패터닝하여 상기 제 1 방향으로 연장되고, 상기 드레인 영역(179)과 전기적으로 연결되는 복수개의 비트라인들(BL0 ~ BL3)을 형성한다.
도 15 및 도 16은 본 발명의 실시예 1에 따른 3차원 비휘발성 메모리 장치를 형성하는 방법의 다른 예를 설명하는 것으로, 도 1의 I-I'선에 대응되는 단면도들이다.
도 15를 참조하면, 도 6에 도시된 상기 제 1 방향으로 이웃하는 하부 활성기둥들(136) 사이의 하부층(130)을 패터닝하여 상기 기판(100)을 노출시키는 예비 하부 개구부(180)를 형성한다. 상기 예비 하부 개구부(180)를, 예를 들면 희생 패턴(182)으로 채운다. 상기 희생패턴(182)은 상기 하부 희생막들(121 ~ 124)과 같은 물질로 이루어질 수 있다. 상기 하부층(130) 상에, 도 7을 참조하여 설명된 방법으로 상부층(160)을 형성한다. 도 8 내지 도 10을 참조하여 설명된 방법으로, 상부 활성기둥들(164)와 상부 매립 절연막(166)을 형성한다. 상기 제 1 방향으로 이웃하는 상부 활성기둥들(164) 사이의 상기 상부층(160)을 패터닝하여 상기 예비 하부개구부(180)와 중첩되며 상기 희생 패턴(182)을 노출시키는 예비 상부 개구부(184)를 형성한다.
도 15 및 도 16을 참조하면, 상기 예비 상부 개구부(184)에 의해 노출된 상기 상부 희생막들(141 ~ 144)과 상기 희생패턴(182)을 선택적으로 제거한다. 이에 따라, 상기 하부 희생막들(121 ~ 124)이 노출되어 선택적으로 제거된다. 이로써, 상기 층간 절연막들(111 ~ 114, 151 ~ 154)의 상/하부면들 및 상기 활성기둥들(136, 164)의 외측면들이 노출된다. 정보저장막(171)과 도전막(173)을 형성하여 상기 층간 절연막들(111 ~ 114, 151 ~ 154) 사이의 빈 공간 및 상기 예비 상부홀(184)와 상기 예비 하부 개구부(180)를 채운다. 상기 제 4 상부 층간 절연막(154) 상의 상기 도전막(173) 및 상기 정보저장막(171)을 평탄화 식각 공정으로 제거한다. 그리고 상기 예비 상부/하부 개구부들(180, 84) 안의 상기 도전막(173)과 상기 정보저장막(171) 및 상기 상부 층간 절연막들(151 ~ 154)의 일부를 제거하여 상기 예비 상부홀의 상부의 폭(W5)보다 넓은 상부의 폭(W6)을 가지며 상기 예비 상부 개구부(184)와 중첩되는 제 3 전극 분리 개구부(188)를 형성한다. 이 후, 도 2를 참조하여 설명한 것과 유사한 공정이 수행될 수 있다.
만약 예비 상부 개구부(184)의 하부의 폭이 예비 하부 개구부(180)의 상부의 폭과 동일하면, 상기 예비 상부 개구부(184)의 상부의 폭(W5)은 상기 제 3 전극 분리 개구부(188)의 상부의 폭(W6)과 동일할 수 있다. 도 15 및 16을 참조하여 설명된 형성 방법은 2회의 식각 공정으로 전극 분리 개구부를 형성함으로써, 깊은 전극 분리 개구부를 1회에 형성하기 어려운 문제를 해결할 수 있다.
<실시예 2>
도 17은 본 발명의 실시예 2에 따른 3차원 비휘발성 메모리 장치에 대한 것으로 도 1의 I-I'선에 따른 단면도이다. 도 2를 참조하여 설명된 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 동작 방법은 실시예 1과 유사할 수 있다.
도 17을 참조하면, 본 실시예에 따른 3차원 비휘발성 메모리 장치의 하부 활성기둥들(136)은 하부 활성홀(132)을 채우는 플러그 형상을 가질 수 있다. 상부 활성기둥들(164)은 전술한 실시예 1과 같은 컵 형태를 가진다. 전술한 실시예 1의 하부 매립 절연막(138)은 형성되지 않을 수 있다. 상부 활성기둥들(164)의 하부면은 상기 하부 활성기둥들(136)의 상부면보다 낮을 수 있다.
도 17에 도시된 것과는 달리, 상기 상부 활성기둥들(164)은 상부 활성홀(132)을 채우는 플러그 형상을 가질 수 있다. 하부 활성기둥들(136)은 전술한 실시예 1과 같은 컵 형태를 가진다. 전술한 실시예 1의 상부 매립 절연막(166)은 형성되지 않을 수 있다.
<실시예 3>
도 18은 본 발명의 실시예 3에 따른 3차원 비휘발성 메모리 장치에 대한 것으로 도 1의 I-I'선에 따른 단면도이다. 도 2를 참조하여 설명된 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 동작 방법은 실시예 1과 유사할 수 있다.
도 18을 참조하면, 본 실시예에 따른 3차원 비휘발성 메모리 장치의 하부 활성기둥들(136)과 상부 활성기둥들(164)은 모두 플러그 형상을 가질 수 있다. 전술한 실시예 1의 매립 절연막들(138, 166)과 상부 활성 패턴(177)은 형성되지 않는다. 상기 하부 활성기둥들(136)의 상부의 폭은 상기 상부 활성기둥들(164)의 하부의 폭보다 클 수 있다. 상부 활성기둥들(164)의 하부면은 상기 하부 활성기둥들(136)의 상부면보다 낮을 수 있다.
<실시예 4>
도 19는 본 발명의 실시예 4에 따른 3차원 비휘발성 메모리 장치에 대한 것으로 도 1의 I-I'선에 따른 단면도이다. 도 2를 참조하여 설명된 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 동작 방법은 실시예 1과 유사할 수 있다.
도 19를 참조하면, 본 실시예에 따른 3차원 비휘발성 메모리 장치는, 하부 매립 절연막(138)과 상부 활성기둥들(164) 사이에 개재되고, 상기 하부 활성기둥들(136) 내에 제공되는 하부 활성 패턴(190)을 포함한다. 상기 하부 활성 패턴(190)은 반도체막으로 이루어질 수 있다. 상기 하부 활성 패턴(190)은 상기 하부 활성기둥들(136)의 상부의 내측면과 접촉한다. 상기 하부 활성 패턴(190)은 상기 상부 활성기둥들(164)의 하부면과 접촉한다. 상기 하부 활성 패턴(190)의 상부면은 상기 하부 활성기둥들(136)의 상부면 보다 낮을 수 있다. 상기 하부 활성 패턴(190)은, 상기 상부 활성기둥들(164)이 상기 하부 활성기둥들(136)과 오정렬될지라도, 상기 상부 활성기둥들(164)과 상기 하부 활성기둥들(136) 사이의 전기적인 연결을 돕는 역할을 한다. 상기 하부 활성 패턴(190)은 하부 활성기둥들(136) 및 상부 활성기둥들(164)과 동일한 도전형으로 도핑될 수 있다. 예를 들어, 상기 하부 활성 패턴(190)과 상기 활성기둥들(136, 164)은, P형으로 도핑될 수 있다.
상기 하부 활성기둥들(136) 및 상기 상부 활성기둥들(164)이 접촉하는 부분에서 상기 하부 활성기둥들(136) 및 상기 상부 활성기둥들(164)의 외측면들은 계단형 프로파일을 갖기 때문에, 상기 하부 활성 패턴(190), 상기 상부 활성기둥들(164)의 하부, 및 상기 하부 활성기둥들(136)의 상부 각각에 형성되는 채널들의 특성은 다를 수 있다. 프로그램, 읽기 및 소거 특성의 균일화 및 안정화를 위하여, 상기 하부 활성 패턴(190) 및 상기 하부 활성기둥들(136)이 접촉하는 부분에 인접하여, 상기 계단형 프로파일을 덮도록 더미 도전패턴(DWL)이 제공된다. 상기 더미 도전패턴(DWL)은 더미 워드라인일 수 있다.
바람직하게는, 상기 더미 도전패턴(DWL)은 상기 하부 활성기둥들(136)의 상부면과 같거나 그보다 높은 상부면을 가질 수 있다. 바람직하게는, 상기 하부 활성 패턴(190)은 상기 더미 도전패턴(DWL) 바로 아래의 하부 층간 절연막(114)의 하부면과 같거나 더 높은 하부면을 가질 수 있다. 더욱 바람직하게는, 상기 하부 활성 패턴(190)은 상기 더미 도전패턴(DWL)의 하부면과 같거나 더 높은 하부면을 가질 수 있다. 상기 더미 도전패턴(DWL)은 상기 하부 활성기둥들(136) 및 상기 상부 활성기둥들(164)을 동시에 덮을 수 있다. 상기 더미 도전패턴(DWL)이 상기 하부 활성기둥들(136), 상기 상부 활성기둥들(164), 및 상기 하부 활성 패턴(190)을 덮기 때문에, 전술한 채널 불균일의 문제가 감소될 수 있다.
프로그램 시의 부스팅 전압의 전달, 소거 시의 소거 전압의 전달, 그리고 읽기 시의 셀 전류의 전달이 안정적으로 수행되기 위하여, 상기 더미 도전패턴(DWL)은 상기 하부 활성기둥들(136), 상부 활성기둥들(164), 및 상기 하부 활성 패턴들(190)을 연결하는 채널을 형성하도록 요구된다. 따라서, 상기 하부 활성 패턴(190)의 두께가 증가하면, 이에 대응하여 상기 더미 도전패턴(DWL)의 두께 또한 증가할 수 있다.
본 실시예의 3차원 비휘발성 메모리 장치를 형성하는 방법이 설명된다. 도 20 내지 도 22는 도 1의 I-I'선에 대응되는 단면도들이다.
도 20을 참조하면, 기판(100) 상에 하부막(130a)이 형성된다. 상기 하부막(130a)은 하부 층간 절연막들과 하부 희생막들이 교대로 적층되어 형성될 수 있다. 예시적으로, 상기 하부 층간 절연막들은 실리콘 산화막으로 형성될 수 있다. 상기 하부 희생막들은 상기 하부 층간 절연막들에 대하여 높은 식각비를 갖는 물질로 형성될 수 있다. 예를 들면, 상기 하부 희생막들은 실리콘 질화막으로 형성될 수 있다.
상기 하부 층간 절연막들은 아래로부터 제 1 내지 제 4 하부 층간 절연막들(111 ~ 114)을 포함할 수 있다. 상기 하부 희생막들은 아래로부터 제 1 내지 제 4 하부 희생막들(121 ~ 124)을 포함할 수 있다. 최하부의 하부 층간 절연막(111)의 두께는 다른 하부 층간 절연막들(112 ~ 114)의 두께보다 얇을 수 있다. 최상부의 하부 희생막(124)의 두께는 다른 하부 희생막들(121 ~ 123)의 두께보다 두꺼울 수 있다.
상기 하부 층간 절연막들(111 ~ 114) 및 상기 하부 희생막들(121 ~ 124)이 식각되어, 상기 기판(100)을 노출시키는 하부 활성홀(132)이 형성된다. 상기 하부 활성홀(132)에 하부 활성기둥들(136), 하부 매립 절연막(138), 및 하부 활성 패턴(190)이 형성된다. 예시적으로, 상기 하부 활성홀(132)의 측면 및 상기 기판(100)의 노출된 표면상에 반도체막이 콘포말하게 적층되어, 상기 하부 활성기둥들(136)을 형성한다. 예를 들면, 상기 반도체막은 불순물이 도핑되지 않은 폴리실리콘막 또는 P형으로 도핑된 실리콘막일 수 있다.
상기 하부 활성기둥들(136)의 내부에 절연막이 매립되어, 상기 하부 매립 절연막(138)을 형성한다. 상기 하부 매립 절연막(138)의 상부가 리세스된다. 리세스된 하부 매립 절연막(138)은 최상부의 하부 희생막(124)의 하부면과 같거나 그보다 높은 상부면을 가질 수 있다. 상기 리세스된 부분에 하부 활성 패턴(190)이 형성된다. 상기 하부 활성 패턴(190)은 상기 하부 활성기둥들(136) 상부의 내측면과 접촉할 수 있다. 상기 하부 활성 패턴(190)은 상기 하부 활성기둥들(136)과 동일한 도전형으로 도핑될 수 있다.
도 21을 참조하면, 상기 하부층(130a) 상에 상부막(160a)이 형성된다. 상기 상부막(160a)은 상부 층간 절연막들과 상부 희생막들이 교대로 적층되어 형성될 수 있다. 예시적으로, 상기 상부 층간 절연막들은 실리콘 산화막으로 형성될 수 있다. 상기 상부 희생막들은 상기 상부 층간 절연막들에 대하여 높은 식각비를 갖는 물질로 형성될 수 있다. 예를 들면, 상기 상부 희생막들은 실리콘 질화막으로 형성될 수 있다.
상기 상부 층간 절연막들은 아래로부터 제 1 내지 제 4 상부 층간 절연막들(151 ~ 154)을 포함할 수 있다. 상기 상부 희생막들은 아래로부터 제 1 내지 제 4 상부 희생막들(141 ~ 144)을 포함할 수 있다.
도 22를 참조하면, 상기 상부 층간 절연막들(151 ~ 154) 및 상기 상부 희생막들(141 ~ 144)이 식각되어, 상기 하부 활성 패턴(190)을 노출하는 상부 활성홀(162)이 형성된다. 예시적으로, 상기 하부 활성 패턴(190)은 상기 하부 활성기둥들(136)의 상부면보다 낮은 하부면을 갖도록, 상기 상부 활성홀(162)이 형성된다. 즉, 상기 상부 활성홀(162)이 형성될 때, 상기 하부 활성 패턴(190)이 리세스되어, 상기 하부 활성기둥들(136) 상부의 내측면이 노출된다.
상기 상부 활성홀(162)의 바닥과 내측면을 덮는 상부 활성기둥들(164)이 형성된다. 상기 상부 활성기둥들(164)의 내부 공간을 채우는 상부 매립 절연막(166)이 형성된다. 상기 상부 활성기둥들(164)과 상기 상부 매립 절연막(166)을 형성하는 공정은, 상기 하부 활성기둥들(136)과 상기 하부 매립 절연막(138)을 형성하는 공정과 유사할 수 있다. 상기 상부 활성기둥들(164)은 상기 하부 활성기둥들(136)의 노출된 상부의 내측면과 접하도록 형성된다.
상기 상부 활성기둥들(164)은 최하부의 상부 희생막(141)의 하부면과 같거나 그보다 낮은 하부면을 가질 수 있다.
이후, 도 11 내지 도 14, 및 도 2를 참조하여 설명된 방법으로, 도 19의 구조가 형성될 수 있다.
본 실시예에서, 상기 상부 활성홀(162)의 형성 동안 상기 하부 활성 패턴(190)이 제거되어 상기 하부 매립 절연막(138)이 노출되지 않도록, 상기 하부 활성 패턴(190)의 두께는 충분히 두꺼워야 한다.
<실시예 5>
도 23은 본 발명의 실시예 5에 따른 3차원 비휘발성 메모리 장치에 대한 것으로 도 1의 I-I'선에 따른 단면도이다. 도 19를 참조하여 설명된 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 동작 방법은 실시예 1과 유사할 수 있다.
도 23을 참조하면, 본 실시예에 따른 3차원 비휘발성 메모리 장치의 하부 활성기둥들(136)의 상부에 불순물 주입 영역(192)이 제공된다. 하부 매립 절연막(138)과 상부 활성기둥들(164) 사이에 하부 활성 패턴(190)이 개재된다. 상기 하부 활성 패턴(190)의 하부면은 상기 불순물 주입 영역(192)의 하부보다 낮은 위치에 제공된다. 상기 불순물 주입 영역(192)은 예를 들면, N형의 불순물로 도핑될 수 있다. 상기 하부 활성 패턴(190)은 P형의 불순물로 도핑될 수 있다. 상기 불순물 주입 영역(192)으로 인하여, 더미 도전패턴(DWL)에 인접한 부분의 전류 흐름을 보다 향상시킬 수 있다.
<실시예 6>
도 24는 본 발명의 실시예 6에 따른 3차원 비휘발성 메모리 장치에 대한 것으로 도 1의 I-I'선에 따른 단면도이다. 도 19를 참조하여 설명된 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 동작 방법은 실시예 1과 유사할 수 있다.
도 24를 참조하면, 본 실시예에 따른 3차원 비휘발성 메모리 장치의 상부 활성기둥들(164)과 하부 매립 절연막(138) 사이에 하부 활성 패턴(190)이 개재된다. 상기 상부 활성기둥들(164)의 하부의 외측면과 하부 활성기둥들(136)의 상부의 내측면이 서로 접촉하지 않는다. 상기 상부 활성기둥들(164)의 하부면, 상기 하부 활성기둥들(136)의 상부면 및 상기 하부 활성 패턴(190)의 상부면은 공면을 가질 수 있다.
<실시예 7>
도 25는 본 발명의 실시예 7에 따른 3차원 비휘발성 메모리 장치에 대한 것으로 도 1의 I-I'선에 따른 단면도이다. 도 19를 참조하여 설명된 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 동작 방법은 실시예 1과 유사할 수 있다.
도 25를 참조하면, 본 실시예에 따른 3차원 비휘발성 메모리 장치의 더미 워드라인(DWL)은, 상기 활성기둥들에 대향하는 상기 더미 도전패턴의 측면에 함몰부(V)를 갖는다. 상기 함몰부는 전극 분리 패턴(175)과 동일한 물질로 채워질 수 있다.
도 26을 참조하여, 본 발명의 실시예 7에 따른 3차원 비휘발성 메모리 장치의 형성방법의 일 예가 설명된다. 도 11 및 도 12를 참조하여 설명된 방법으로 제 1 전극 분리 개구부(168)가 형성되고, 희생막들이 제거된다. 정보저장막(171)이 콘포말하게 형성된다. 더미 도전패턴들(DWL)에 대응하는 희생막들(124, 141)이 제거된 영역은 다른 희생막들(121 ~ 123, 142 ~ 144)이 제거된 영역들보다 큰 공간을 갖는다. 따라서, 상기 더미 도전패턴들(DWL)에 대응하는 희생막들(124, 141)이 제거된 영역에 도전막(173)이 충분히 채워지기 전에, 상기 제 1 전극 분리 개구부(168)가 도전막(173)에 의해 채워질 수 있다. 상기 더미 도전패턴(DWL)에 대응하는 도전막(173)의 내부에 보이드(V)가 형성될 수 있다.
이 후, 도 14를 참조하여 설명된 방법으로 상기 제 1 전극 분리 개구부(168) 안의 도전막(173)을 제거하여 상기 기판(100)을 노출시키는 제 2 전극 분리홀을 형성한다. 상기 제 2 전극 분리홀에 의해 노출된 상기 기판(100)에 불순물을 주입하여 공통 소오스 라인(CSL)을 형성한다. 도 2를 참조하여 설명된 방법으로, 도 25의 구조가 형성될 수 있다.
<실시예 8>
도 27은 본 발명의 실시예 8에 따른 3차원 비휘발성 메모리 장치의 평면도이다. 도 28은 도 27의 I-I' 선에 따른 단면도이다. 도 19를 참조하여 설명된 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 27 및 도 28을 참조하면, 본 실시예에 따른 3차원 비휘발성 메모리 장치는, 하부 매립 절연막(138)과 상부 활성기둥들(164) 사이에 개재되는 하부 활성 패턴(190)을 포함한다. 상기 하부 활성 패턴(190)은 상기 하부 활성기둥들(136)의 상부의 내측면과 접하고, 상기 상부 활성기둥들(164)의 하부면과 접촉한다. 상기 하부 활성 패턴(190)은 상기 상부 활성기둥들(164)과 상기 하부 활성기둥들(136) 사이의 전기적인 연결을 돕는 역할을 한다.
상기 하부 활성기둥들(136)과 상기 상부 활성기둥들(164)이 접촉하는 부분에 인접하여 적어도 두 개의 도전패턴들(DWL1, DWL2)이 제공된다. 이하에서, 더미 도전패턴들(DWL1, DWL2)은 아래로부터 순차적으로 제 1 더미 도전패턴(DWL1)과 제 2 더미 도전패턴(DWL2)으로 각각 정의된다. 상기 제 1 더미 도전패턴(DWL1)은 상기 하부 활성기둥들(136)을 덮는다. 상기 제 2 더미 도전패턴(DWL2)은 상기 하부 활성기둥들(136) 및 상기 상부 활성기둥들(164)이 접촉하는 부분의 계단형 프로파일을 덮는다. 상기 하부 활성기둥들(136), 상기 상부 활성기둥들(164), 및 상기 하부 활성 패턴(190)에 형성되는 채널들의 다른 특성에 따른 채널은 불균일의 문제가 감소될 수 있다.
바람직하게는, 상기 하부 활성 패턴(190)은 상기 제 1 더미 도전패턴(DWL1) 바로 아래의 층간 절연막(114)의 하부면과 같거나 그보다 높은 하부면을 가질 수 있다. 더욱 바람직하게는, 상기 하부 활성 패턴(190)은 상기 제 1 더미 도전패턴(DWL1)의 하부면과 같거나 그보다 높은 하부면을 가질 수 있다. 바람직하게는, 상기 하부 활성기둥들(136)은 상기 제 2 더미 도전패턴(DWL2) 바로 위의 층간 절연막(151)의 상부면과 같거나 그보다 낮은 상부면을 가질 수 있다. 더욱 바람직하게는, 상기 하부 활성기둥들(136)은 상기 제 2 더미 도전패턴(DWL2)의 상부면과 같거나 그보다 낮은 상부면을 가질 수 있다. 바람직하게는. 상기 상부 활성기둥들(164)은 상기 제 1 더미 도전패턴(DWL1) 바로 아래의 하부 층간 절연막(114)의 하부면과 같거나 그보다 높은 하부면을 가질 수 있다. 더욱 바람직하게는, 상기 상부 활성기둥들(164)은 상기 제 1 더미 도전패턴(DWL1)의 하부면과 같거나 그보다 높은 하부면을 가질 수 있다.
상기 더미 도전패턴들(DWL1, DWL2) 및/또는 이들에 바로 인접한 층간 절연막들(114, 151)이 상기 하부 활성기둥들(136), 상기 상부 활성기둥들(164), 및 상기 하부 활성 패턴(190)을 덮는다. 때문에, 전술한 채널이 불균일한 영역들은 메모리 셀로 사용되는 도전패턴들로부터 이격될 수 있으므로, 상기 메모리 셀에서의 동작에 영향을 줄일 수 있다.
한편, 상기 선택 라인들에 대응되는 도전패턴들(LSL, USL)을 제외한 상기 도전패턴들(WL0 ~ WL3)과 상기 더미 도전패턴들(DWL1, DWL2)의 두께는 동일할 수 있다. 이에 따라, 셀 영역 가장자리에서, 상기 도전패턴들(LSL, WL0 ~ WL3, USL, DWL1, DWL2)을 패터닝하여 계단형의 콘택 영역을 형성하는 공정이 보다 용이할 수 있다.
*도 29는 도 28을 참조하여 설명된 상기 제 2 더미 도전패턴(DWL2)에 인접한 부분(B)의 일 예의 확대도이다. 도 29를 참조하면, 상기 제 2 더미 도전패턴(DWL2)은 상기 계단형 프로파일을 따라 제공되고, 상기 상부 활성기둥(164)을 향하여 돌출된 부분(C)을 포함할 수 있다. 상기 돌출된 부분(C)은 상기 제 2 더미 도전패턴(DWL2)은 상기 하부 활성기둥들(136)의 상부의 외측면과 마주보는 제 1 면보다 상기 상부 활성기둥들(164)의 하부의 외측면으로 돌출되고, 상기 더미 도전패턴의 두께부다 얇을 수 있다. 전하저장막(171)은 상기 활성기둥들(136, 164)과 층간 절연막들(115, 151)의 표면을 따라 컨포말하게 형성될 수 있다.
도 30은 도 28을 참조하여 설명된 상기 제 2 더미 도전패턴(DWL2)에 인접한 부분(B)의 다른 예의 확대도이다. 도 30을 참조하면, 상기 제 2 더미 도전패턴(DWL2)은 도 29를 참조하여 설명된 돌출된 부분을 포함하지 않는다. 전하저장막(171)은, 상기 하부 활성기둥들(136)과 상기 층간 절연막들(115, 151)의 표면에서 보다, 상기 상부 활성기둥들(164)의 표면에서 더 두껍게 형성될 수 있다.
도 31은 본 실시예에 따른 3차원 비휘발성 메모리 장치의 회로도이다. 도 3을 참조하여 설명된 실시예 1에 따른 회로도와 비교하면, 하부 워드 라인들(WL0, WL1) 및 상부 워드 라인들(WL2, WL3) 사이에 두 개의 더미 워드 라인들(DWL1, DWL2)이 제공된다. 상기 두 개의 더미 워드 라인들(DWL1, DWL2)은 더미 셀 트랜지스터들(DCT)의 게이트 전극들로 각각 사용될 수 있다.
도 31의 회로도에서 하나의 셀 스트링(CSTR)에 연결된 라인들에 인가되는 전압들은, 예를 들어 표 3과 같을 수 있다.
소거시 전압/상태 프로그램시 전압/상태 읽기시 전압/상태
선택된 WL 접지전압(Vss) 프로그램전압(Vpgm)
(e.g., 15~20V)		 읽기전압(Vrd)
(e.g., 0V)
비선택된 WL 접지전압(Vss) 패스전압(Vpass)
(e.g., 10V)		 비선택 읽기전압
(Vread)
(e.g., 4.5V)
DWL1 중간전압(VDWL)
(e.g.,
Vss<VDWL<Vers)		 중간전압(VDWL)
(e.g.,
Vss<VDWL<Vpgm)		 중간전압(VDWL)
(e.g., Vss<VDWL≤
Vread)
DWL2 중간전압(VDWL)
(e.g.,
Vss<VDWL<Vers)		 중간전압(VDWL)
(e.g.,
Vss<VDWL<Vpgm)		 중간전압(VDWL)
(e.g., Vss<VDWL≤
Vread)
USL Floating 전원전압(Vcc) 턴온전압
(e.g., 4.5 V)
LSL Floating 접지전압(Vss) 턴온전압
(e.g., 4.5 V)
CSL Floating 접지전압(Vss) 접지전압(Vss)
선택된 BL Floating 접지전압(Vss) 전원전압(Vcc)
비선택된 BL Floating 전원전압(Vcc) 저전압
(e.g., ＜0.8 V)
기판 소거전압(Vers)
(e.g., 21V)		 접지전압(Vss) 접지전압(Vss)
본 실시예의 3차원 비휘발성 메모리 장치를 형성하는 방법이 설명된다. 도 32 내지 도 34는 도 27의 I-I'선에 따른 단면도들이다. 도 4 내지 도 14를 참조하여 설명된 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 32를 참조하면, 기판(100) 상에 하부층(130b)이 형성된다. 상기 하부층(130b)은 하부 층간 절연막들과 하부 희생막들이 교대로 적층되어 형성된다. 상기 하부 층간 절연막들은 아래부터 제 1 내지 제 5 하부 층간 절연막들(111 ~ 115)을 포함할 수 있다. 상기 하부 희생막들은 아래부터 제 1 내지 제 5 하부 희생막들(121 ~ 125)을 포함할 수 있다. 상기 하부 층간 절연막들(111 ~ 114)은, 예를 들면 실리콘 산화막으로 형성될 수 있다. 상기 하부 희생막들(121 ~ 125)은 상기 하부 층간 절연막들(111 ~ 115)에 대하여 높은 식각 선택비를 가지는 물질로 형성될 수 있다. 예를 들면, 상기 하부 희생막들(121 ~ 125)은 실리콘 질화막으로 형성될 수 있다. 상기 제 1 하부 층간 절연막(111)은 다른 층간 절연막들보다 얇고, 상기 기판(100)과 접하도록 가장 아래에 형성될 수 있다. 상기 제 5 하부 희생막(125)은 가장 위에 형성될 수 있다. 상기 제 5 하부 희생막(125)의 두께는 제 1 내지 제 4 하부 희생막들의 두께보다 얇을 수 있다.
상기 하부 층간 절연막들(111 ~ 115)과 상기 하부 희생막들(121 ~ 125)을 차례대로 식각하여 상기 기판(100)을 노출시키는 하부 활성홀(132)을 형성한다. 상기 하부 활성홀(132)의 바닥과 측면에 하부 활성기둥들(136)이 형성된다. 상기 하부 활성기둥들(136)은 반도체막으로 형성되고. 상기 반도체막은 상기 하부 활성홀(132)을 채우지 않는 두께로 형성될 수 있다. 하부 매립 절연막(138)이 형성되어 상기 하부 활성홀(132)의 내부 공간을 채울 수 있다. 상기 하부 매립 절연막(138)은 실리콘 산화막일 수 있다.
상기 하부 매립 절연막(138)을 리세스하여, 상기 하부 활성기둥들(136)의 상부의 내측면을 노출시킨다. 상기 리세스된 하부 매립 절연막(138)의 상부면은 위로부터 두번째 층간 절연막, 예를 들면 상기 제 4 층간 절연막(114)의 하부면 보다 높은 것이 바람직하다. 더욱 바람직하게는, 상기 리세스된 하부 매립 절연막(138)의 상부면은 위로부터 두번째 희생막, 예를 들면 상기 제 4 희생막(124)의 하부면 보다 높다.
상기 리세스된 하부 매립 절연막(138) 상에 하부 활성 패턴(190)이 형성된다. 상기 하부 활성 패턴(190)은 상기 하부 활성기둥들(136)의 상부의 내측면과 접촉한다. 바람직하게는, 상기 하부 활성 패턴(190)은 상기 제 4 하부 희생막(124) 바로 아래의 층간 절연막(114)의 하부면과 같거나 그보다 높은 하부면을 갖도록 형성된다. 더욱 바람직하게는, 상기 하부 활성 패턴(190)은 상기 제 4 하부 희생막(124)의 하부면과 같거나 그보다 높은 하부면을 갖도록 형성된다.
도 33을 참조하면, 상기 하부층(130b) 상에 상부층(160b)이 형성된다. 상기 상부층(160b)은 상부 층간 절연막들과 상부 희생막들이 교대로 적층되어 형성된다. 상기 상부 층간 절연막들은 아래부터 제 1 내지 제 4 상부 층간 절연막들(151 ~ 154)을 포함할 수 있다. 상기 상부 희생막들은 아래부터 제 1 내지 제 4 상부 희생막들(141 ~ 144)을 포함할 수 있다. 상기 상부 층간 절연막들(151 ~ 154)은, 예를 들면 실리콘 산화막으로 형성될 수 있다. 상기 상부 희생막들(141 ~ 144)은 상기 상부 층간 절연막들(151 ~ 154)에 대하여 높은 식각 선택비를 가지는 물질로 형성될 수 있다. 예를 들면, 상기 상부 희생막들(141 ~ 144)은 실리콘 질화막으로 형성될 수 있다. 가장 아래에 형성되는 상기 제 1 상부 희생막(141)은 제 2 내지 제 4 상부 희생막들(142 ~ 144)의 두께보다 얇을 수 있다. 예시적으로, 상기 제 4 하부 희생막(124)과 상기 제 1 상부 희생막(141)의 두께의 합이 상기 제 2 내지 제 4 하부 희생막들(121 ~ 124) 및 상기 제 2 내지 제 4 상부 희생막들(142 ~ 144)의 두께와 같을 수 있다.
도 34를 참조하면, 상기 상부 층간 절연막들(151 ~ 154) 및 상기 상부 희생막들(141 ~ 144)을 차례로 식각하여, 상기 하부 활성 패턴(190)을 노출하는 상부 활성홀(162)이 형성된다. 이때, 상기 하부 활성 패턴(190)이 리세스되어, 상기 하부 활성기둥들(136)의 상부의 내측면이 노출될 수 있다. 상기 리세스된 하부 활성 패턴(190)의 상부면은 상기 제 4 희생막(124)의 하부면보다 높다. 상기 상부 활성홀(162)의 측면은 경사지게 형성될 수 있다.
상기 상부 활성홀(162)에 상부 활성기둥들(164) 및 상부 매립 절연막(166)이 형성된다.
상기 하부 활성기둥들(136), 상기 하부 활성 패턴(190), 및 상기 상부 활성기둥들(164)은 동일한 도전형을 갖는다. 즉, 상기 하부 활성기둥들(136), 상기 하부 활성 패턴(190), 및 상기 상부 활성기둥들(164)은 전기적으로 연결된다. 상기 하부 활성 패턴(190)이 리세스됨에 따라, 상기 하부 활성 패턴(190)은 상기 하부 활성기둥들(136)의 상부의 내측면에 접하고, 상기 상부 활성기둥들(164)의 하부면에 접한다. 상기 하부 활성기둥들(136) 상부의 내측면은 상기 상부 활성기둥들(164) 하부의 외측면과 접한다. 따라서, 상기 하부 활성기둥들(136), 상기 하부 활성 패턴(190), 및 상기 상부 활성기둥들(164)이 연속적으로 접촉하므로, 상기 하부 활성기둥들(136), 상기 하부 활성 패턴(190), 및 상기 상부 활성기둥들(164)이 안정적으로 연결될 수 있다.
이후, 도 12 내지 도 14 및 도 2를 참조하여 설명된 방법으로, 도 28의 구조가 형성될 수 있다.
본 실시예에서, 상기 상부 활성홀(162)이 생성될 때 상기 하부 활성 패턴(190)이 제거되지 않도록, 상기 하부 활성 패턴(190)의 두께가 조절된다. 예를 들면, 상기 하부 활성 패턴(190)이 리세스되어 제거되지 않도록, 상기 하부 활성 패턴(190)의 두께가 조절된다. 본 실시예에서, 적어도 두 개의 더미 도전패턴들(DWL1, DWL2)이 제공된다. 따라서, 상기 적어도 두 개의 더미 도전패턴들(DWL1, DWL2)에 대응하는 만큼, 상기 하부 활성 패턴(190)의 두께가 증가될 수 있다. 상기 하부 활성 패턴(190)의 두께가 증가함에도 불구하고, 상기 선택 라인들에 대응되는 도전패턴들(LSL, USL)을 제외한 상기 도전패턴들(WL0 ~ WL3)과 상기 더미 도전패턴들(DWL1, DWL2)의 두께가 동일하고, 상기 층간 절연막들(111 ~ 115, 151 ~ 154)의 두께가 동일하게 될 수 있다.
상기 하부 활성 패턴(190)의 하부면은 상기 제 1 더미 도전패턴(DWL1)의 하부면과 같거나 그보다 높다. 상기 하부 활성기둥들(136)의 상부면은 상기 제 2 더미 도전패턴(DWL2)의 상부면과 같거나 그보다 낮다. 따라서, 상기 하부 활성기둥들(136), 상기 상부 활성기둥들(164), 및 상기 하부 활성 패턴(190)에서 안정적으로 채널이 형성될 수 있다.
본 발명의 실시예 8에 따라 도 28를 참조하여 설명된 3차원 비휘발성 메모리 장치는, 도 15 및 도 16을 참조하여 설명된 것과 같이, 다른 방법으로 형성될 수 있다.
도 35를 참조하면, 도 32에 도시된 상기 제 1 방향으로 이웃하는 하부 활성기둥들(136) 사이의 하부층(130b)을 패터닝하여 상기 기판(100)을 노출시키는 예비 하부 개구부(180)를 형성한다. 상기 예비 하부 개구부(180)를, 예를 들면 희생 패턴(182)으로 채운다. 상기 희생패턴(182)은 상기 하부 희생막들(121 ~ 125)과 같은 물질로 이루어질 수 있다. 상기 하부층(130b) 상에, 도 33을 참조하여 설명된 방법으로 상부층(160b)을 형성한다. 도 34를 참조하여 설명된 방법으로, 상부 활성기둥들(164)와 상부 매립 절연막(166)을 형성한다. 도 35를 재차 참조하면, 상기 제 1 방향으로 이웃하는 상부 활성기둥들(164) 사이의 상기 상부층(160b)을 패터닝하여 상기 예비 하부 개구부(180)와 중첩되며 상기 희생 패턴(182)을 노출시키는 예비 상부 개구부(184)를 형성한다.
도 28을 재차 참조하면, 상기 예비 상부 개구부(184)에 의해 노출된 상기 상부 희생막들(141 ~ 144)과 상기 희생패턴(182)을 선택적으로 제거한다. 이어서, 상기 하부 희생막들(121 ~ 125)이 노출되어 선택적으로 제거된다. 이로써, 상기 층간 절연막들(111 ~ 115, 151 ~ 154)의 상/하부면들 및 상기 활성기둥들(136, 164)의 외측면들이 노출된다. 정보저장막(171)과 도전막(미도시)을 형성하여 상기 층간 절연막들(111 ~ 115, 151 ~ 154) 사이의 빈 공간 및 상기 예비 상부 개구부(184)와 상기 예비 하부 개구부(180)를 채운다. 상기 제 4 상부 층간 절연막(154) 상의 상기 도전막(미도시) 및 상기 정보저장막(171)을 평탄화 공정으로 제거한다. 그리고 상기 예비 상부/하부 개구부들(180, 184) 안의 상기 도전막(미도시)과 상기 정보저장막(171) 및 상기 상부 층간 절연막들(151 ~ 154)의 일부를 제거한다. 이 후, 도 28을 참조하여 설명한 것과 유사한 공정이 수행될 수 있다.
<실시예 9>
도 36은 본 발명의 실시예 9에 따른 3차원 비휘발성 메모리 장치에 관한 것으로, 도 1의 Ⅰ-Ⅰ' 선에 따른 단면도이다. 도 28을 참조하여 설명된 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 동작 방법은 실시예 1과 유사할 수 있다.
도 1 및 도 36을 참조하면, 본 실시예에 따른 3차원 비휘발성 메모리 장치는, 하부 매립 절연막(138)과 상부 활성기둥들(164) 사이에 개재되는 하부 활성 패턴(190)을 포함한다. 상기 하부 활성기둥들(136)과 상기 상부 활성기둥들(164)이 접촉하는 부분에 인접하여 더미 도전패턴(DWL)이 제공된다.
상기 더미 도전패턴(DWL)에 바로 위의 층간 절연막은 제 1 서브 층간 절연막(115) 및 상기 제 1 서브 층간 절연막 상의 제 2 서브 층간 절연막(151)을 포함하고, 상기 제 1 서브 층간 절연막(115)과 상기 제 2 서브 층간 절연막(151) 사이의 계면은 불연속면일 수 있다. 상기 더미 도전패턴(DWL)의 상부면은 상기 제 1 서브 층간 절연막의 상부면 및 상기 제 2 서브 층간 절연막의 하부면과 공면을 가질 수 있다. 상기 더미 도전패턴(DWL) 바로 위의 층간 절연막(상기 제 1 서브 층간 절연막 및 상기 제 2 서브 층간 절연막의 조합)은 상기 하부 활성기둥들(136)의 상부 및 상기 상부 활성기둥들(164)의 하부를 동시에 덮을 수 있다.
바람직하게는, 상기 하부 활성 패턴(190)은 상기 더미 도전패턴(DWL) 바로 아래의 층간 절연막(114)의 하부면과 같거나 그보다 높은 하부면을 가질 수 있다. 상기 하부 활성기둥들(136)은 상기 더미 도전패턴(DWL) 바로 위의 층간 절연막(상기 제 1 서브 층간 절연막 및 상기 제 2 서브 층간 절연막의 조합)의 상부면과 같거나 그보다 낮은 상부면을 가질 수 있다. 더욱 바람직하게는, 상기 하부 활성 패턴(190)은 상기 더미 도전패턴(DWL)의 하부면과 같거나 그보다 높은 하부면을 가질 수 있다. 상기 하부 활성기둥들(136)은 상기 더미 도전패턴(DWL) 바로 위의 층간 절연막(상기 제 1 서브 층간 절연막 및 상기 제 2 서브 층간 절연막의 조합)의 하부면과 같거나 그보다 낮은 상부면을 가질 수 있다.
본 실시예의 3차원 비휘발성 메모리 장치를 형성하는 방법이 설명된다. 도 37 내지 도 39는 도 1의 I-I'선에 따른 단면도들이다. 도 32 내지 도 34를 참조하여 설명된 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 37을 참조하면, 기판(100) 상에 하부층(130c)이 형성된다. 상기 하부층(130c)은 하부 층간 절연막들과 하부 희생막들이 교대로 적층되어 형성된다. 상기 하부 층간 절연막들은 아래부터 제 1 내지 제 5 하부 층간 절연막들(111 ~ 115)을 포함할 수 있다. 상기 하부 희생막들은 아래부터 제 1 내지 제 4 하부 희생막들(121 ~ 124)을 포함할 수 있다. 상기 하부 층간 절연막들(111 ~ 115)은, 예를 들면 실리콘 산화막으로 형성될 수 있다. 상기 하부 희생막들(121 ~ 124)은 상기 하부 층간 절연막들(111 ~ 115)에 대하여 높은 식각 선택비를 가지는 물질로 형성될 수 있다. 예를 들면, 상기 하부 희생막들(121 ~ 124)은 실리콘 질화막으로 형성될 수 있다. 상기 제 1 하부 층간 절연막(111)은 다른 층간 절연막들보다 얇고, 상기 기판(100)과 접하도록 가장 아래에 형성될 수 있다. 상기 제 5 하부 층간 절연막(115)은 가장 위에 형성될 수 있다. 상기 제 5 하부 층간 절연막(115)의 두께는 제 1 내지 제 4 하부 층간 절연막들의 두께보다 얇을 수 있다.
상기 하부 층간 절연막들(111 ~ 115)과 상기 하부 희생막들(121 ~ 124)을 차례대로 식각하여 상기 기판(100)을 노출시키는 하부 활성홀(132)을 형성한다. 상기 하부 활성홀(132)의 바닥과 측면에 하부 활성기둥들(136)이 형성된다. 상기 하부 활성기둥들(136)은 반도체막으로 형성되고. 상기 반도체막은 상기 하부 활성홀(132)을 채우지 않는 두께로 형성될 수 있다. 하부 매립 절연막(138)이 형성되어 상기 하부 활성홀(132)의 내부 공간을 채울 수 있다. 상기 하부 매립 절연막(138)은 실리콘 산화막일 수 있다.
상기 하부 매립 절연막(138)을 리세스하여, 상기 하부 활성기둥들(136)의 상부의 내측면을 노출시킨다. 상기 리세스된 하부 매립 절연막(138)의 상부면은 위로부터 두번째 층간 절연막, 예를 들면 상기 제 4 층간 절연막(114)의 하부면 보다 높은 것이 바람직하다. 더욱 바람직하게는, 상기 리세스된 하부 매립 절연막(138)의 상부면은 가장 위의 하부 희생막, 예를 들면 상기 제 4 하부 희생막(124)의 하부면 보다 높다.
상기 리세스된 하부 매립 절연막(138) 상에 하부 활성 패턴(190)이 형성된다. 상기 하부 활성 패턴(190)은 상기 하부 활성기둥들(136)의 상부의 내측면과 접촉한다. 바람직하게는, 상기 하부 활성 패턴(190)은 상기 제 4 하부 희생막(124) 바로 아래의 하부 층간 절연막(114)의 하부면과 같거나 그보다 높은 하부면을 갖도록 형성된다. 더욱 바람직하게는, 상기 하부 활성 패턴(190)은 상기 제 4 하부 희생막(124)의 하부면과 같거나 그보다 높은 하부면을 갖도록 형성된다.
도 38을 참조하면, 상기 하부층(130f) 상에 상부층(160f)이 형성된다. 상기 상부층(160f)은 상부 층간 절연막들과 상부 희생막들이 교대로 적층되어 형성된다. 상기 상부 층간 절연막들은 아래부터 제 1 내지 제 4 상부 층간 절연막들(151 ~ 154)을 포함할 수 있다. 상기 상부 희생막들은 아래부터 제 1 내지 제 3 상부 희생막들(141 ~ 143)을 포함할 수 있다. 상기 상부 층간 절연막들(151 ~ 154)은, 예를 들면 실리콘 산화막으로 형성될 수 있다. 상기 상부 희생막들(141 ~ 143)은 상기 상부 층간 절연막들(151 ~ 154)에 대하여 높은 식각 선택비를 가지는 물질로 형성될 수 있다. 예를 들면, 상기 상부 희생막들(141 ~ 143)은 실리콘 질화막으로 형성될 수 있다. 가장 아래에 형성되는 상기 제 1 상부 층간 절연막(151)의 제 2 내지 제 4 상부 층간 절연막들(152 ~ 154)의 두께보다 얇을 수 있다. 예시적으로, 상기 제 5 하부 층간 절연막(115)과 상기 제 1 상부 층간 절연막(151)의 두께의 합이 상기 제 2 내지 제 4 하부 층간 절연막들(112 ~ 114) 및 상기 제 2 내지 제 4 상부 층간 절연막들(152 ~ 154)의 두께와 같을 수 있다.
도 39를 참조하면, 상기 상부 층간 절연막들(151 ~ 154) 및 상기 상부 희생막들(141 ~ 143)을 차례로 식각하여, 상기 하부 활성 패턴(190)을 노출하는 상부 활성홀(162)이 형성된다. 이때, 상기 하부 활성 패턴(190)이 리세스되어, 상기 하부 활성기둥들(136)의 상부의 내측면이 노출될 수 있다. 상기 리세스된 하부 활성 패턴(190)의 상부면은 상기 제 4 하부 희생막(124)의 하부면보다 높을 수 있다.
상기 상부 활성홀(162)에 상부 활성기둥들(164) 및 상부 매립 절연막(166)이 형성된다. 상기 상부 활성기둥들(164)의 바닥면은 상기 제 1 상부 층간 절연막(151)의 상부면과 같거나 그보다 낮은 높이를 갖는다.
이후, 도 12 내지 도 14 및 도 2를 참조하여 설명된 방법으로, 도 36의 구조가 형성될 수 있다.
본 실시예에서, 상기 상부 활성홀(162)이 생성될 때 상기 하부 활성 패턴(190)이 제거되지 않도록, 상기 하부 활성 패턴(190)의 두께가 조절된다. 예를 들면, 상기 하부 활성 패턴(190)이 리세스되어 제거되지 않도록, 상기 하부 활성 패턴(190)의 두께가 조절된다. 본 실시예에서, 상기 하부 활성 패턴(190)의 두께는 상기 더미 도전패턴(DWL) 및 상기 더미 도전패턴(DWL)과 인접한 층간 절연막들(114, 115 및 151의 조합)에 기반하여 조절된다. 상기 하부 활성 패턴(190)을 더미 도전패턴(DWL)과 인접한 층간 절연막들(114, 115 및 151의 조합)까지 연장함으로써, 상기 하부 활성 패턴(190)의 두께가 증가함에도, 상기 선택 라인들에 대응되는 도전패턴들(LSL, USL)을 제외한 상기 도전패턴들(WL0 ~ WL3)과 상기 더미 도전패턴들(DWL1, DWL2)의 두께가 동일하고, 상기 제 1 하부 층간 절연막(111)을 제외한 상기 층간 절연막들(112 ~114, 115와 151의 조합, 152 ~ 154)의 두께가 동일할 수 있다.
<실시예 10>
도 40은 본 실시예 10에 따른 3차원 비휘발성 메모리 장치의 평면도이다. 도 41은 도 40의 I-I'선에 따른 단면도이다. 도 28을 참조하여 설명된 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 40 및 도 41을 참조하면, 본 실시예에 따른 3차원 비휘발성 메모리 장치는, 하부 매립 절연막(138)과 상부 활성기둥들(164) 사이에 개재되는 하부 활성 패턴(190)을 포함한다. 상기 하부 활성 패턴(190)은 상기 하부 활성기둥들(136)의 상부의 내측면과 접하고, 상기 상부 활성기둥들(164)의 하부면과 접한다. 상기 하부 활성 패턴(190)은 상기 상부 활성기둥들(164)과 상기 하부 활성기둥들(136) 사이의 전기적인 연결을 돕는 역할을 한다.
상기 하부 활성기둥들(136)과 상기 상부 활성기둥들(164)이 접촉하는 부분에 더미 도전패턴들(DWL1 ~ DWL3)이 제공된다. 상기 더미 도전패턴들(DWL1 ~ DWL3)은 아래로부터 제 1, 제 2 및 제 3 더미 도전패턴들(DWL1, DWL2, DWL3)로 정의된다.
바람직하게는, 상기 하부 활성 패턴(190)은 상기 제 1 더미 도전패턴(DWL1)의 상부면과 같거나 그보다 높은 하부면을 갖는다. 상기 하부 활성기둥들(136)은 상기 제 3 더미 도전패턴(DWL3)의 하부면과 같거나 그보다 낮은 상부면을 갖는다.
더미 도전패턴이 3 개인 것을 제외하면, 동작 방법은 실시예 8과 유사할 수 있다.
본 실시예의 3차원 비휘발성 메모리 장치를 형성하는 방법이 설명된다. 도 42 내지 도 44는 도 40의 I-I'선에 따른 단면도들이다. 도 4 내지 도 14를 참조하여 설명된 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 42를 참조하면, 기판(100) 상에 하부층(130d)이 형성된다. 상기 하부층(130d)은 하부 층간 절연막들과 하부 희생막들이 교대로 적층되어 형성된다. 상기 하부 층간 절연막들은 아래부터 제 1 내지 제 5 하부 층간 절연막들(111 ~ 115)을 포함할 수 있다. 상기 하부 희생막들은 아래부터 제 1 내지 제 5 하부 희생막들(121 ~ 125)을 포함할 수 있다. 상기 하부 층간 절연막들(111 ~ 115)은, 예를 들면 실리콘 산화막으로 형성될 수 있다. 상기 하부 희생막들(121 ~ 125)은 상기 하부 층간 절연막들(111 ~ 115)에 대하여 높은 식각 선택비를 가지는 물질로 형성될 수 있다. 예를 들면, 상기 하부 희생막들(121 ~ 125)은 실리콘 질화막으로 형성될 수 있다. 상기 제 1 하부 층간 절연막(111)은 다른 층간 절연막들보다 얇고, 상기 기판(100)과 접하도록 가장 아래에 형성될 수 있다. 상기 제 5 하부 희생막(125)은 가장 위에 형성될 수 있다.
상기 하부 층간 절연막들(111 ~ 115)과 상기 하부 희생막들(121 ~ 125)을 차례대로 식각하여 상기 기판(100)을 노출시키는 하부 활성홀(132)을 형성한다. 상기 하부 활성홀(132)의 바닥과 측면에 하부 활성기둥들(136)이 형성된다. 상기 하부 활성기둥들(136)은 반도체막으로 형성되고. 상기 반도체막은 상기 하부 활성홀(132)을 채우지 않는 두께로 형성될 수 있다. 하부 매립 절연막(138)이 형성되어 상기 하부 활성홀(132)의 내부 공간을 채울 수 있다. 상기 하부 매립 절연막(138)은 실리콘 산화막일 수 있다.
상기 하부 매립 절연막(138)을 리세스하여, 상기 하부 활성기둥들(136)의 상부의 내측면을 노출시킨다. 상기 리세스된 하부 매립 절연막(138)의 상부면은 위로부터 두번째 하부 희생막, 예를 들면 상기 제 4 하부 희생막(124)의 상부면 보다 높은 것이 바람직하다.
상기 리세스된 하부 매립 절연막(138) 상에 하부 활성 패턴(190)이 형성된다. 상기 하부 활성 패턴(190)은 상기 하부 활성기둥들(136)의 상부의 내측면과 접촉한다. 바람직하게는, 상기 리세스된 하부 매립 절연막(138)은 위로부터 두번째 하부 희생막, 예를 들면 상기 제 4 하부 희생막(124)의 상부면 보다 높은 상부면을 갖도록 형성된다.
도 43을 참조하면, 상기 하부층(130d) 상에 상부층(160d)이 형성된다. 상기 상부층(160gd)은 상부 층간 절연막들과 상부 희생막들이 교대로 적층되어 형성된다. 상기 상부 층간 절연막들은 아래부터 제 1 내지 제 5 상부 층간 절연막들(151 ~ 155)을 포함할 수 있다. 상기 상부 희생막들은 아래부터 제 1 내지 제 4 상부 희생막들(141 ~ 144)을 포함할 수 있다. 상기 상부 층간 절연막들(151 ~ 155)은, 예를 들면 실리콘 산화막으로 형성될 수 있다. 상기 상부 희생막들(141 ~ 144)은 상기 상부 층간 절연막들(151 ~ 155)에 대하여 높은 식각 선택비를 가지는 물질로 형성될 수 있다. 예를 들면, 상기 상부 희생막들(141 ~ 144)은 실리콘 질화막으로 형성될 수 있다. 상기 제 1 상부 층간 절연막(151) 가장 아래에 형성될 수 있다.
도 44를 참조하면, 상기 상부 층간 절연막들(151 ~ 155) 및 상기 상부 희생막들(141 ~ 144)을 차례로 식각하여, 상기 하부 활성 패턴(190)을 노출하는 상부 활성홀(162)이 형성된다. 이때, 상기 하부 활성 패턴(190)이 리세스되어, 상기 하부 활성기둥들(136)의 내측면이 노출될 수 있다. 상기 리세스된 하부 활성 패턴(190)의 상부면은 상기 제 5 하부 희생막(125)의 하부면보다 높다.
상기 상부 활성홀(162)에 상부 활성기둥들(164) 및 상부 매립 절연막(166)이 형성된다.
이후, 도 12 내지 도 14 및 도 2를 참조하여 설명된 방법으로, 도 41의 구조가 형성될 수 있다.
<실시예 11>
도 45는 본 발명의 실시예 11에 따른 3차원 비휘발성 메모리 장치의 평면도이다. 도 46은 도 45의 I-I'선에 따른 단면도이다. 도 2를 참조하여 설명된 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 45 및 도 46을 참조하면, 기판(100)상에 제 1 내지 제 3 하부 층간 절연막들(111 ~ 113)과 하부 도전패턴들(LSL, WL0, WL1)이 교대로 적층된다. 최하부의 하부 층간 절연막은 다른 하부 층간 절연막들 보다 얇을 수 있다. 하부 활성기둥들(136)이 상기 하부 층간 절연막(111 ~ 113)과 상기 하부 도전패턴들(LSL, WL0, WL1)을 관통하여 상기 반도체 기판(100)과 접촉한다. 최상부의 하부 층간 절연막(113) 상에 상부 층간 절연막들(151 ~ 154)과 상부 도전패턴들(WL2, WL3, USL)이 교대로 적층된다. 상부 활성기둥들(164)이 상기 상부 층간 절연막들(151 ~ 154)과 상기 상부 도전패턴들(WL2, WL3, USL)을 관통하여 상기 하부 활성기둥들(136)과 접촉한다. 상기 상부 활성기둥들(164)의 하부의 측면과 상기 하부 활성기둥들(136)의 상부의 내측면이 접촉한다.
전술한 실시예들과는 달리, 더미 도전패턴이 제공되지 않는다. 바람직하게는, 상기 상부 활성기둥들(164)은 최상부의 하부 도전패턴(WL1) 바로 아래의 하부 층간 절연막(113)의 상부면 보다 높은 하부면을 가질 수 있다. 더욱 바람직하게는, 상기 상부 활성기둥들(164)은 최상부의 하부 도전패턴(WL1)의 하부면 보다 높은 하부면을 가질 수 있다. 상기 하부 활성기둥들(136)의 상부면은 최상부의 하부 도전패턴(WL1)을 덮는 정보저장막(171)의 상부면과 공면을 이룰 수 있다. 상기 하부 활성기둥들(136)의 상부면은 최하부의 상부 층간 절연막(151)의 하부면과 공면을 가질 수 있다.
한편, 상기 상부 및 하부 도전패턴들(LSL, WL0 ~ WL3, USL)의 두께는 동일할 수 있다. 이에 따라, 셀 영역 가장자리에서, 상기 도전패턴들(LSL, WL0 ~ WL3, USL)을 패터닝하여 계단형의 콘택 영역을 형성하는 공정이 보다 용이할 수 있다.
본 실시예에 따른 3차원 비휘발성 메모리 장치의 동작 방법은 도 47에 도시된 회로도에 대응되는 일반적인 3차원 비휘발성 메모리 장치의 동작 방법과 유사할 수 있다.
구체적으로, 도 47을 참조하면, 본 실시예에 따른 3차원 비휘발성 메모리 장치는 공통 소오스 라인(CSL), 복수개의 비트라인들(BL0, BL1, BL2) 및 공통 소오스 라인(CSL)과 비트라인들(BL0 ~ BL2) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다. 상기 비트라인들(BL0 ~ BL2)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다.
셀 스트링들(CSTR) 각각은 상기 공통 소오스 라인(CSL)에 접속하는 하부 선택 트랜지스터(LST), 상기 비트라인들(BL0 ~ BL2)에 접속하는 상부 선택 트랜지스터(UST), 및 상기 선택 트랜지스터들(LST, UST) 사이의 복수개의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 상기 하부 선택 트랜지스터(LST), 상기 메모리 셀 트랜지스터들(MCT), 및 상기 상부 선택 트랜지스터(UST)는 직렬로 연결될 수 있다. 하부 선택 라인(LSL), 복수개의 워드라인들(WL0 ~ WL3) 및 복수개의 상부 선택 라인들(USL)은 하부 선택 트랜지스터(LST), 메모리 셀 트랜지스터들(MCT) 및 상부 선택 트랜지스터들(UST)의 게이트 전극들로 각각 사용될 수 있다.
도 47의 회로도에서 하나의 셀 스트링(CSTR)에 연결된 라인들에 인가되는 전압들은, 예를 들어 표 4와 같을 수 있다.
소거시 전압/상태 프로그램시 전압/상태 읽기시 전압/상태
선택된 WL 접지전압(Vss) 프로그램전압(Vpgm)
(e.g., 15~20V)		 읽기전압(Vrd)
(e.g., 0V)
비선택된 WL 접지전압(Vss) 패스전압(Vpass)
(e.g., 10V)		 비선택 읽기전압
(Vread)
(e.g., 4.5V)
USL Floating 전원전압(Vcc) 턴온전압
(e.g., 4.5 V)
LSL Floating 접지전압(Vss) 턴온전압
(e.g., 4.5 V)
CSL Floating 접지전압(Vss) 접지전압(Vss)
선택된 BL Floating 접지전압(Vss) 전원전압(Vcc)
비선택된 BL Floating 전원전압(Vcc) 저전압
(e.g., ＜0.8 V)
기판 소거전압(Vers)
(e.g., 21V)		 접지전압(Vss) 접지전압(Vss)
본 실시예의 비휘발성 메모리 장치를 형성하는 방법이 설명된다. 도 48은 도 45의 I-I'선에 따른 단면도이다. 도 4 내지 도 14를 참조하여 설명된 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 48을 참조하면, 기판(100) 상에 하부층(130e)이 형성된다. 상기 하부층(130e)은 하부 층간 절연막들과 하부 희생막들이 교대로 적층되어 형성된다. 상기 하부 층간 절연막들은 아래부터 제 1 내지 제 3 하부 층간 절연막들(111 ~ 113)을 포함할 수 있다. 상기 하부 희생막들은 아래부터 제 1 내지 제 3 하부 희생막들(121 ~ 123)을 포함할 수 있다. 상기 하부 층간 절연막들(111 ~ 113)은, 예를 들면 실리콘 산화막으로 형성될 수 있다. 상기 하부 희생막들(121 ~ 123)은 상기 하부 층간 절연막들(111 ~ 113)에 대하여 높은 식각 선택비를 가지는 물질로 형성될 수 있다. 예를 들면, 상기 하부 희생막들(121 ~ 123)은 실리콘 질화막으로 형성될 수 있다. 상기 제 1 하부 층간 절연막(111)은 다른 층간 절연막들보다 얇고, 상기 기판(100)과 접하도록 가장 아래에 형성될 수 있다. 상기 제 3 하부 희생막(123)은 가장 위에 형성될 수 있다.
상기 하부 층간 절연막들(111 ~ 113)과 상기 하부 희생막들(121 ~ 123)을 차례대로 식각하여 상기 기판(100)을 노출시키는 하부 활성홀(132)을 형성한다. 상기 하부 활성홀(132)의 바닥과 측면에 하부 활성기둥들(136)이 형성된다. 상기 하부 활성기둥들(136)은 반도체막으로 형성되고. 상기 반도체막은 상기 하부 활성홀(132)을 채우지 않는 두께로 형성될 수 있다. 하부 매립 절연막(138)이 형성되어 상기 하부 활성홀(132)의 내부 공간을 채울 수 있다. 상기 하부 매립 절연막(138)은 실리콘 산화막일 수 있다.
상기 하부층(130e) 상에 상부층(160e)이 형성된다. 상기 상부층(160e)은 상부 층간 절연막들과 상부 희생막들이 교대로 적층되어 형성된다. 상기 상부 층간 절연막들은 아래부터 제 1 내지 제 4 상부 층간 절연막들(151 ~ 154)을 포함할 수 있다. 상기 상부 희생막들은 아래부터 제 1 내지 제 3 상부 희생막들(141 ~ 143)을 포함할 수 있다. 상기 상부 층간 절연막들(151 ~ 154)은, 예를 들면 실리콘 산화막으로 형성될 수 있다. 상기 상부 희생막들(141 ~ 143)은 상기 상부 층간 절연막들(151 ~ 154)에 대하여 높은 식각 선택비를 가지는 물질로 형성될 수 있다. 예를 들면, 상기 상부 희생막들(141 ~ 143)은 실리콘 질화막으로 형성될 수 있다.
상기 상부 층간 절연막들(151 ~ 154) 및 상기 상부 희생막들(141 ~ 143)을 차례로 식각하여, 상기 하부 매립 절연막(138)을 노출하는 상부 활성홀(162)이 형성된다. 이때, 상기 하부 매립 절연막(138)이 리세스되어, 상기 하부 활성기둥들(136)의 내측면이 노출될 수 있다. 상기 리세스된 하부 매립 절연막(138)의 상부면은 상기 제 3 희생막(123)의 하부면보다 높다.
상기 상부 활성홀(162)에 상부 활성기둥들(164) 및 상부 매립 절연막(166)이 형성된다. 상기 제 1 방향으로 서로 이웃하는 활성기둥들들(136, 164) 사이에서, 상기 상부층(160e)과 상기 하부층(130e)을 차례대로 식각하여 상기 기판(100)을 노출시키는 제 1 전극 분리 개구부(168)를 형성한다.
이후, 도 12 내지 도 14 및 도 2를 참조하여 설명된 방법으로, 도 46의 구조가 형성될 수 있다.
<실시예 12>
도 49는 본 발명의 실시예 12에 따른 비휘발성 메모리 장치에 관한 것으로, 도 45의 I-I' 선에 따른 단면도이다. 도 46을 참조하여 설명된 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 동작 방법은 실시예 11과 유사할 수 있다.
도 49를 참조하면, 본 실시예에 따른 3차원 비휘발성 메모리 장치의 상부 활성기둥들(164)은 최상부의 하부 층간 절연막(114)의 상부면보다 낮고, 최상부의 하부 층간 절연막(114)의 하부면보다 높은 하부면을 가질 수 있다. 하부 활성기둥들(136)의 상부면은 최상부의 하부 층간 절연막(114)의 상부면과 공면을 이룰 수 있다.
본 실시예의 비휘발성 메모리 장치를 형성하는 방법이 설명된다. 도 50은 도 45의 I-I'선에 따른 단면도이다. 도 4 내지 도 14를 참조하여 설명된 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 45 및 도 50을 참조하면, 기판(100) 상에 하부층(130f)이 형성된다. 상기 하부층(130f)은 하부 층간 절연막들과 하부 희생막들이 교대로 적층되어 형성된다. 상기 하부 층간 절연막들은 아래부터 제 1 내지 제 4 하부 층간 절연막들(111 ~ 114)을 포함할 수 있다. 상기 하부 희생막들은 아래부터 제 1 내지 제 3 하부 희생막들(121 ~ 123)을 포함할 수 있다. 상기 하부 층간 절연막들(111 ~ 114)은, 예를 들면 실리콘 산화막으로 형성될 수 있다. 상기 하부 희생막들(121 ~ 123)은 상기 하부 층간 절연막들(111 ~ 114)에 대하여 높은 식각 선택비를 가지는 물질로 형성될 수 있다. 예를 들면, 상기 하부 희생막들(121 ~ 123)은 실리콘 질화막으로 형성될 수 있다. 상기 제 1 하부 층간 절연막(111)은 다른 층간 절연막들보다 얇고, 상기 기판(100)과 접하도록 가장 아래에 형성될 수 있다. 상기 제 4 하부 층간 절연막(114)은 가장 위에 형성될 수 있다.
상기 하부 층간 절연막들(111 ~ 114)과 상기 하부 희생막들(121 ~ 123)을 차례대로 식각하여 상기 기판(100)을 노출시키는 하부 활성홀(132)을 형성한다. 상기 하부 활성홀(132)의 바닥과 측면에 하부 활성기둥들(136)이 형성된다. 상기 하부 활성기둥들(136)은 반도체막으로 형성되고. 상기 반도체막은 상기 하부 활성홀(132)을 채우지 않는 두께로 형성될 수 있다. 하부 매립 절연막(138)이 형성되어 상기 하부 활성홀(132)의 내부 공간을 채울 수 있다. 상기 하부 매립 절연막(138)은 실리콘 산화막일 수 있다.
상기 하부층(130b) 상에 상부층(160f)이 형성된다. 상기 상부층(160f)은 상부 층간 절연막들과 상부 희생막들이 교대로 적층되어 형성된다. 상기 상부 층간 절연막들은 아래부터 제 1 내지 제 3 상부 층간 절연막들(151 ~ 153)을 포함할 수 있다. 상기 상부 희생막들은 아래부터 제 1 내지 제 3 상부 희생막들(141 ~ 143)을 포함할 수 있다. 상기 제 1 상부 희생막(141)은 최상부의 하부 층간 절연막, 예를 들면 상기 제 4 하부 층간 절연막(114)와 접촉할 수 있다. 상기 상부 층간 절연막들(151 ~ 153)은, 예를 들면 실리콘 산화막으로 형성될 수 있다. 상기 상부 희생막들(141 ~ 143)은 상기 상부 층간 절연막들(151 ~ 153)에 대하여 높은 식각 선택비를 가지는 물질로 형성될 수 있다. 예를 들면, 상기 상부 희생막들(141 ~ 143)은 실리콘 질화막으로 형성될 수 있다.
상기 상부 층간 절연막들(151 ~ 153) 및 상기 상부 희생막들(141 ~ 143)을 차례로 식각하여, 상기 하부 매립 절연막(138)을 노출하는 상부 활성홀(162)이 형성된다. 이때, 상기 하부 매립 절연막(138)이 리세스되어, 상기 하부 활성기둥들(136)의 내측면이 노출될 수 있다. 상기 리세스된 하부 매립 절연막(138)의 상부면은 상기 제 3 희생막(123)의 상부면보다 높다.
상기 상부 활성홀(162)에 상부 활성기둥들(164) 및 상부 매립 절연막(166)이 형성된다. 상기 제 1 방향으로 서로 이웃하는 활성기둥들들(136, 164) 사이에서, 상기 상부층(160f)과 상기 하부층(130f)을 차례대로 식각하여 상기 기판(100)을 노출시키는 제 1 전극 분리 개구부(168)를 형성한다.
이후, 도 12 내지 도 14 및 도 2를 참조하여 설명된 방법으로, 도 49의 구조가 형성될 수 있다.
<실시예 13>
도 51은 본 발명의 실시예 13에 따른 비휘발성 메모리 장치에 관한 것으로, 도 45의 I-I' 선에 따른 단면도이다. 도 46을 참조하여 설명된 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 동작 방법은 실시예 11과 유사할 수 있다.
도 51을 참조하면, 본 실시예에 따른 3차원 비휘발성 메모리 장치의 하부 활성기둥들(136)의 상부면은 최상부의 하부 도전패턴(WL1)과 최하부의 상부 도전패턴(WL3) 사이의 높이에 제공된다. 상부 활성기둥들(164)의 하부면은 최상부의 하부 도전패턴(WL1)과 최하부의 상부 도전패턴(WL2) 사이의 높이에 제공된다.
상기 하부 활성기둥들(136)의 상부면은 최상부의 하부 층간 절연막(114) 및 최하부의 상부 층간 절연막(151)과 공면을 가질 수 있다.
본 실시예의 비휘발성 메모리 장치를 형성하는 방법이 설명된다. 도 52는 도 45의 I-I'선에 대응하는 단면도이다. 도 4 내지 도 14를 참조하여 설명된 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 52를 참조하면, 기판(100) 상에 하부층(130g)이 형성된다. 상기 하부층(130g)은 하부 층간 절연막들과 하부 희생막들이 교대로 적층되어 형성된다. 상기 하부 층간 절연막들은 아래부터 제 1 내지 제 4 하부 층간 절연막들(111 ~ 114)을 포함할 수 있다. 상기 하부 희생막들은 아래부터 제 1 내지 제 3 하부 희생막들(121 ~ 123)을 포함할 수 있다. 상기 하부 층간 절연막들(111 ~ 114)은, 예를 들면 실리콘 산화막으로 형성될 수 있다. 상기 하부 희생막들(121 ~ 123)은 상기 하부 층간 절연막들(111 ~ 114)에 대하여 높은 식각 선택비를 가지는 물질로 형성될 수 있다. 예를 들면, 상기 하부 희생막들(121 ~ 123)은 실리콘 질화막으로 형성될 수 있다. 상기 제 1 하부 층간 절연막(111)은 다른 층간 절연막들보다 얇고, 상기 기판(100)과 접하도록 가장 아래에 형성될 수 있다. 상기 제 4 하부 층간 절연막(114)은 가장 위에 형성될 수 있다.
상기 하부 층간 절연막들(111 ~ 114)과 상기 하부 희생막들(121 ~ 123)을 차례대로 식각하여 상기 기판(100)을 노출시키는 하부 활성홀(132)을 형성한다. 상기 하부 활성홀(132)의 바닥과 측면에 하부 활성기둥들(136)이 형성된다. 상기 하부 활성기둥들(136)은 반도체막으로 형성되고. 상기 반도체막은 상기 하부 활성홀(132)을 채우지 않는 두께로 형성될 수 있다. 하부 매립 절연막(138)이 형성되어 상기 하부 활성홀(132)의 내부 공간을 채울 수 있다. 상기 하부 매립 절연막(138)은 실리콘 산화막일 수 있다.
상기 하부층(130g) 상에 상부층(160g)이 형성된다. 상기 상부층(160g)은 상부 층간 절연막들과 상부 희생막들이 교대로 적층되어 형성된다. 상기 상부 층간 절연막들은 아래부터 제 1 내지 제 4 상부 층간 절연막들(151 ~ 154)을 포함할 수 있다. 상기 상부 희생막들은 아래부터 제 1 내지 제 3 상부 희생막들(141 ~ 143)을 포함할 수 있다. 상기 제 1 상부 희생막(141)은 최상부의 하부 층간 절연막, 예를 들면 상기 제 4 하부 층간 절연막(114)와 접촉할 수 있다. 상기 상부 층간 절연막들(151 ~ 154)은, 예를 들면 실리콘 산화막으로 형성될 수 있다. 상기 상부 희생막들(141 ~ 143)은 상기 상부 층간 절연막들(151 ~ 154)에 대하여 높은 식각 선택비를 가지는 물질로 형성될 수 있다. 예를 들면, 상기 상부 희생막들(141 ~ 143)은 실리콘 질화막으로 형성될 수 있다.
상기 제4 하부 층간 절연막(114)와 상기 제 1 상부 층간 절연막(151)의 두께의 합은 다른 층간 절연막들의 두께와 동일할 수 있다.
상기 상부 층간 절연막들(151 ~ 154) 및 상기 상부 희생막들(141 ~ 143)을 차례로 식각하여, 상기 하부 매립 절연막(138)을 노출하는 상부 활성홀(162)이 형성된다. 이때, 상기 하부 매립 절연막(138)이 리세스되어, 상기 하부 활성기둥들(136)의 내측면이 노출될 수 있다. 상기 리세스된 하부 매립 절연막(138)의 상부면은 상기 제 3 희생막(123)의 상부면보다 높다.
상기 상부 활성홀(162)에 상부 활성기둥들(164) 및 상부 매립 절연막(166)이 형성된다. 상기 제 1 방향으로 서로 이웃하는 활성기둥들들(136, 164) 사이에서, 상기 상부층(160g)과 상기 하부층(130g)을 차례대로 식각하여 상기 기판(100)을 노출시키는 제 1 전극 분리 개구부(168)를 형성한다.
이후, 도 12 내지 도 14 및 도 2를 참조하여 설명된 방법으로, 도 51의 구조가 형성될 수 있다.
<실시예 14>
도 53은 본 발명의 실시예 14에 따른 비휘발성 메모리 장치의 평면도이다. 도 54는 도 53의 I-I' 선에 따른 단면도이다.
도 53 및 도 54를 참조하면, 기판(100)이 준비된다. 상기 기판(100)은 반도체 잉곳을 절편으로 잘라 형성된 웨이퍼(또는 반도체 기판)일 수 있고, 또는 반도체 기판 상에 형성된 에피택시얼 반도체막일 수 있다. 도시하지는 않았지만, 상기 기판(100)에는 웰(well)이 형성될 수 있다. 공통 소오스 라인(CSL)이 상기 기판에 제공된다. 상기 공통 소오스 라인(CSL)은 상기 기판(100) 내에, 예를 들어 N형 불순물로 도핑된 영역일 수 있다. 상기 공통 소오스 라인(CSL)은 도전 패턴들(WL0 ~ WL3) 및 더미 도전 패턴(DWL)과 중첩되어 제공될 수 있다.
상기 기판(100) 상에 하부 층간 절연막들(111 ~ 114)과 하부 도전 패턴들(LSL, WL0, WL1)이 교대로 적층된다. 최상부의 하부 층간 절연막(114) 상에 더미 도전패턴(DWL)의 제 1 서브 더미 도전패턴(DWLa)이 제공된다. 하부 활성기둥들(136)이 상기 더미 도전패턴(DWL)의 제 1 서브 더미 도전패턴(DWLa), 상기 하부 층간 절연막들(111 ~ 114), 및 상기 하부 도전패턴들(LSL, WL0, WL1)을 관통하여 상기 반도체 기판(100)과 접촉한다.
상기 최상부의 하부 층간 절연막들(114) 상에 상기 더미 도전패턴(DWL)의 제 2 서브 더미 도전패턴(DWLb) 및 상부 도전패턴들(WL2, WL3, USL)이 상부 층간 절연막들(151 ~ 154)과 교대로 적층된다. 상부 활성기둥들(164)이 상기 더미 도전패턴(DWL)의 제 2 서브 더미 도전패턴(DWLb), 상부 층간 절연막들(151 ~ 154), 및 상기 상부 도전패턴들(WL2, WL3, USL)을 관통하여 상기 하부 활성기둥들(136)과 접촉한다.
상기 활성기둥들(136, 164)의 외측면에 정보저장막이 제공된다. 상기 정보저장막은 제 1 정보저장막(171)과 제 2 정보저장막(172)을 포함할 수 있다. 상기 제 1 정보저장막(171)은 상기 하부 활성기둥들(136)과 하부 도전패턴들(LSL, WL0, WL1)의 사이, 그리고 상기 하부 활성기둥들(136)과 더미 도전패턴(DWL)의 제 1 서브 더미 도전패턴(DWLa) 사이에 제공된다. 상기 제 2 정보저장막(172)은 상기 상부 활성기둥들(164)과 상기 상부 도전패턴들(USL, WL2, WL3)의 사이, 그리고 상기 상부 활성기둥들(164)과 상기 더미 도전패턴(DWL)의 제 2 서브 더미 도전패턴(DWLb) 사이에 제공된다. 상기 정보저장막들(171, 172)은 터널절연막, 전하저장막 및 블로킹절연막을 포함할 수 있다. 상기 터널 절연막은 상기 활성기둥들에 인접하여 제공되고, 상기 블로킹 절연막은 상기 도전패턴들에 인접하여 제공된다. 상기 전하 저장막은 상기 터널절연막 및 상기 블로킹 절연막 사이에 제공된다. 상기 터널 절연막은 실리콘 산화막을 포함할 수 있다. 상기 블로킹 절연막은 고유전막(예를 들면, 알루미늄 산화막 또는 하프늄 산화막)을 포함할 수 있다. 상기 블로킹 절연막은 복수의 박막들로 구성되는 다층막일 수 있다. 예를 들면, 상기 블로킹 절연막은 알루미늄 산화막 및 실리콘 산화막을 포함할 수 있으며, 알루미늄 산화막 및 실리콘 산화막의 적층 순서는 다양할 수 있다. 상기 전하 저장막은 전하 트랩막 또는 도전성 나노 입자를 포함하는 절연막일 수 있다. 상기 전하 트랩막은, 예를 들면 실리콘 질화막을 포함할 수 있다.
최하부의 하부 도전패턴(LSL)은 낸드 플래시 메모리 장치의 하부 선택 라인일 수 있다. 최상부의 상부 도전패턴들(USL)은 복수 개로 제공되고, 제 2 방향으로 연장되는 낸드 플래시 메모리 장치의 상부 선택 라인일 수 있다. 상기 상부 선택 라인들은 제 1 내지 제 3 상부 선택 라인들(USL)을 포함할 수 있다. 상기 선택 라인들 사이의 도전패턴들(WL0 ~ WL3)은 낸드 플래시 메모리 장치의 제 1 내지 제 4 워드라인들일 수 있다. 상기 하부 선택라인(LSL), 상기 더미 워드라인(DWL), 그리고 상기 상부 워드라인들(WL2, WL3)은 상기 기판(100)과 평행하도록 연장되는 플레이트(plate) 구조를 가질 수 있다.
본 실시예에서, 상기 활성기둥들(136, 164)의 측면은 경사지게 형성될 수 있다. 상기 활성기둥들(136, 164)은 컵 형상을 가질 수 있다. 상기 하부 활성기둥들(136)의 상부의 폭은 상기 상부 활성기둥들(164)의 하부의 폭보다 크다. 상기 하부 활성기둥들(136)의 내부는 하부 매립 절연막(138) 및 하부 활성 패턴(190)으로 채워지고, 상기 상부 활성기둥들(164)의 내부는 상부 매립 절연막(166)으로 채워진다. 상기 하부 활성 패턴(190)은 상기 하부 활성기둥들(136)의 상부의 내측면과 접촉한다. 상기 하부 매립 절연막(138)의 상부면은 상기 하부 활성기둥들(136)의 상부면보다 낮을 수 있다. 상기 하부 활성 패턴(190)은 상기 하부 활성기둥들(136)의 상부면보다 낮은 상부면을 가질 수 있다. 상기 하부 매립 절연막(138)의 상부면과 상기 상부 활성기둥들(164)의 하부면은 공면(coplanar)을 이룬다. 상기 하부 활성기둥들(136)의 상부의 내측면과 상기 상부 활성기둥들(164)의 하부의 외측면은 접촉할 수 있다. 상기 하부 활성기둥들(136)과 상기 상부 활성기둥들(164)이 전기적으로 연결된다.
상기 상부 매립 절연막(166)의 상부면은 상기 상부 활성기둥들(164)의 상부면보다 낮을 수 있다. 상부 활성 패턴(177)이 상기 상부 매립 절연막(166) 상에 제공되어 상기 상부 활성기둥들(164)의 상부의 내측면과 접촉할 수 있다. 상기 상부 활성 패턴(177)은 반도체 막으로 이루어질 수 있다.
상기 하부 활성기둥들(136)과 상기 상부 활성기둥들(164)이 접촉하는 부분에서 상기 하부 활성기둥들(136)과 상기 상부 활성기둥들(164)의 외측면들은 계단형 프로파일을 가질 수 있다. 상기 상부 활성기둥들(164)과 상기 하부 활성기둥들(136)이 접촉하는 부분을 덮도록 상기 더미 도전패턴(DWL)이 제공된다. 상기 더미 도전패턴(DWL)은 더미 워드라인일 수 있다. 상기 제 1 정보저장막(171)은 상기 더미 도전패턴(DWL)의 제 1 서브 더미 도전패턴(DWLa)과 상기 하부 활성기둥들(136) 사이로 연장될 수 있다. 상기 제 2 정보저장막(172)은 상기 더미 도전패턴(DWL)의 제 2 서브 더미 도전패턴(DWLb)과 상기 상부 활성기둥들(164) 사이로 연장될 수 있다.
바람직하게는, 상기 하부 활성기둥들(136)은 상기 더미 도전패턴(DWL)의 상부면과 같거나 낮은 상부면을 가질 수 있다. 바람직하게는. 상기 하부 활성패턴(190)은 상기 더미 도전패턴(DWL) 바로 아래의 하부 층간 절연막(114)의 하부면과 같거나 그보다 높은 하부면을 가질 수 있다. 더욱 바람직하게는, 상기 상부 활성패턴(190)은 상기 더미 도전패턴(DWL)의 하부면과 같거나 그보다 높은 하부면을 가질 수 있다. 상기 더미 도전패턴(DWL)은 상기 하부 활성기둥들(136) 및 상기 상부 활성기둥들(164)을 동시에 덮을 수 있다. 상기 더미 도전패턴(DWL)은 상기 하부 활성기둥들(136)의 상부의 외측면과 마주보는 제 1 면보다 상기 상부 활성기둥들(164)의 하부의 외측면으로 돌출되고, 상기 더미 도전패턴의 두께부다 얇은 돌출된 부분을 포함할 수 있다. 상기 더미 도전패턴(DWL)이 상기 하부 활성기둥들(136), 및 상기 상부 활성기둥들(164)을 덮는다. 때문에, 상기 하부 활성기둥들(136), 상부 활성기둥들(164), 및 하부 활성 패턴(190)은 균일한 채널 특성을 가질 수 있다.
상기 상부 활성기둥들(164) 상에 드레인 영역(179)이 제공될 수 있다. 상기 드레인 영역은 불순물이 주입된 실리콘막일 수 있다. 상기 드레인 영역(179)을 둘러싸는 절연막(156) 상에, 상기 상부 선택 라인들(USL)을 가로지르고, 상기 제 2 방향에 교차하는 제 1 방향으로 연장하는 복수개의 비트라인들(BL0 ~ BL3)이 제공다. 상기 비트라인들(BL0 ~ BL3)은 상기 드레인 영역(179)와 연결된다.
상기 활성기둥들(136, 164)은 불순물이 도핑되지 않은 진성(intrinsic) 반도체막으로 이루어질 수 있다. 상기 도전패턴들(LSL, WL0~WL3, USL) 중의 어느 하나에 전압이 인가되면 이에 인접한 활성기둥들(136, 164)의 소정 영역에 주변 전기장(fringe field)에 의한 반전(inversion) 영역이 형성된다. 이러한 반전 영역은, 메모리 셀 트랜지스터의 소오스/드레인 영역을 구성할 수 있다.
도 55는 본 발명의 실시예에 따른 3차원 비휘발성 메모리 장치의 회로도이다. 각 셀 스트링(CSTR)과 상기 공통 소스 라인(CSL) 사이에 다이오드(D)가 제공되는 것을 제외하면, 본 실시예에 따른 회로도는 도 3을 참조하여 설명된 회로도와 동일하다. 예시적으로, 상기 공통 소스 라인(CSL)은 N 도전형을 가지며 상기 활성기둥들은 P 도전형을 가질 수 있다. 상기 하부 활성기둥들(136) 및 상기 공통 소스 라인(CSL)은 P-N 접합을 형성하여, 다이오드(D)로 동작한다.
도 55의 회로도에서 하나의 셀 스트링(CSTR)에 연결된 라인들에 인가되는 전압들은, 예를 들어 아래 표 5와 같을 수 있다.
소거시 전압/상태 프로그램시 전압/상태 읽기시 전압/상태
선택된 WL 접지전압(Vss) 프로그램전압(Vpgm)
(e.g., 15~20V)		 읽기전압(Vrd)
(e.g., 0V)
비선택된 WL 접지전압(Vss) 패스전압(Vpass)
(e.g., 10V)		 비선택 읽기전압
(Vread)
(e.g., 4.5V)
DWL 중간전압(VDWL)
(e.g.,
Vss<VDWL<Vers)		 중간전압(VDWL)
(e.g.,
Vss<VDWL<Vpgm)		 중간전압(VDWL)
(e.g., Vss<VDWL≤
Vread)
USL Floating 전원전압(Vcc) 턴온전압
(e.g., 4.5 V)
LSL 접지전압(Vss)
-> Floating		 접지전압(Vss) 턴온전압
(e.g., 4.5 V)
CSL Floating 접지전압(Vss) 접지전압(Vss)
선택된 BL Floating 접지전압(Vss) 전원전압(Vcc)
비선택된 BL Floating 전원전압(Vcc) 저전압
(e.g., ＜0.8 V)
기판(100) 프리전압(Vpre)
-> 소거전압(Vers)
(e.g., 21V)		 접지전압(Vss) 접지전압(Vss)
소거 시에, 상기 하부 선택라인(LSL)에 접지 전압(Vss)이 인가된 후에 플로팅되고, 상기 기판(100)에 프리 전압(Vpre)이 인가된 후에 소거 전압(Vers)이 인가되는 것을 제외하면, 라인들에 인가되는 전압들은 표 1에 개시된 전압들과 동일할 수 있다.
소거 시에, 상기 하부 선택라인(LSL)과 상기 기판(100)의 전압 차이에 의해 GIDL(gate induced drain leakage)이 유발된다. GIDL에 의해, 상기 기판(100)으로부터 상기 하부 활성기둥들(136)로의 누설 전류가 흐를 수 있다. 상기 누설 전류에 의해, 상기 활성기둥들(136, 164)의 전압이 상승하여, 소거가 수행된다.
본 실시예의 3차원 비휘발성 메모리 장치를 형성하는 방법이 설명된다. 도 56 내지 도 58은 도 53의 I-I'선에 따른 단면도들이다.
도 56을 참조하면, 기판(100)에 공통 소스 라인(CSL)이 제공된다. 상기 공통 소스 라인(CSL) 상에 하부층(130h)이 형성된다. 상기 하부층(130h)은, 하부 층간 절연막들(111 ~ 114)이 하부 도전패턴들(LSL, WL0, WL1) 및 더미 도전패턴(DWL)과 교대로 적층되어 형성된다. 예시적으로, 상기 하부 층간 절연막들(111 ~ 114)은 실리콘 산화막으로 형성될 수 있다. 상기 하부 도전패턴들(LSL, WL0, WL1) 및 상기 더미 도전패턴(DWL)의 제 1 서브 더미 도전패턴(DWLa)은 폴리 실리콘과 같은 도전 물질로 형성될 수 있다. 상기 하부 층간 절연막들은 아래로부터 제 1 내지 제 4 하부 층간 절연막들(111 ~ 114)을 포함할 수 있다. 상기 제 1 하부 층간 절연막(111)이 가장 아래에 형성된다. 상기 더미 도전패턴(DWL)의 제 1 서브 더미 도전패턴(DWLa)은 가장 위에 형성되고, 상기 도전패턴들(LSL, WL0, WL1)의 두께보다 두꺼울 수 있다.
상기 하부 층간 절연막들(111 ~ 114), 상기 하부 도전패턴들(LSL, WL0, WL1), 그리고 상기 더미 도전패턴(DWL)의 제 1 서브 더미 도전패턴(DWLa)을 차례로 식각하여, 상기 공통 소스 라인(CSL)을 노출시키는 하부 활성홀(132)이 형성된다. 상기 식각 공정은 건식 식각으로 진행될 수 있고, 건식 식각에 따른 부산물들에 의해 상기 하부 활성홀(132)의 측면은 경사지게 형성될 수 있다.
상기 하부 활성홀(132)에 제 1 정보저장막(171), 및 하부 활성기둥들(136)이 형성된다. 예시적으로, 상기 하부 활성홀(132)의 측면 및 상기 공통 소스 라인(CSL)의 노출된 표면상에 터널절연막, 전하저장막 및 블로킹절연막이 순차적으로 적층되어, 상기 제 1 정보저장막(171)이 형성된다. 상기 제 1 정보저장막(171)의 바닥부를 식각하여, 상기 공통 소스 라인(CSL)이 노출된다. 상기 제 1 정보저장막(171)의 측면 및 상기 공통 소스 라인(CSL)의 노출된 표면 상에 반도체막을 콘포말하게 형성하여, 상기 하부 활성기둥들(136)을 형성한다. 상기 반도체막은 상기 하부 활성홀(132)을 채우지 않는 두께로 형성될 수 있다. 예를 들면, 상기 반도체막은 불순물이 도핑되지 않은 폴리실리콘막 또는 P형으로 도핑된 실리콘막일 수 있다.
하부 매립 절연막(138)이 형성되어 상기 하부 활성홀(132)의 내부 공간을 채울 수 있다. 상기 하부 매립 절연막(138)은 실리콘 산화막일 수 있다. 상기 하부 매립 절연막(138)의 상부가 리세스된다. 리세스된 하부 매립 절연막(138)의 상부면은 상기 더미 도전패턴(DWL)의 제 1 서브 더미 도전패턴(DWLa)의 하부면과 같은 높이거나 그보다 높을 수 있다. 상기 리세스된 부분에 하부 활성 패턴(190)이 형성된다. 상기 하부 활성 패턴(190)은 상기 하부 활성기둥들(136) 상부의 내측면과 접촉할 수 있다. 상기 하부 활성 패턴(190)은 상기 하부 활성기둥들(136)과 동일한 도전형으로 도핑될 수 있다. 상기 하부 활성 패턴(190)은 상기 더미 도전패턴(DWL)의 제 1 서브 더미 도전패턴(DWLa)의 하부면과 같거나 그보다 높은 하부면을 갖도록 형성된다.
도 57을 참조하면, 상기 하부층(130h) 상에 상부층(160h)이 형성된다. 상기 상부층(160h)은, 상부 층간 절연막들(151 ~ 154)이 더미 도전패턴(DWL)의 제 2 서브 더미 도전패턴(DWLb) 및 상부 도전패턴들(WL2, WL3, USL)과 교대로 적층되어 형성된다. 상기 더미 도전패턴(DWL)의 제 1 서브 더미 도전패턴(DWLa) 및 제 2 서브 더미 도전패턴(DWLb)은 상기 더미 도전패턴(DWL)을 구성한다. 상기 상부 층간 절연막들(151 ~ 154)은 아래로부터 제 1 내지 제 4 상부 층간 절연막들(151 ~ 154)을 포함한다. 예시적으로, 상기 상부 층간 절연막들(151 ~ 154)은 실리콘 산화막으로 형성될 수 있다. 상기 더미 도전패턴(DWL)의 제 2 서브 더미 도전패턴(DWLb) 및 상기 상부 도전패턴들(WL2, WL3, USL)은 폴리 실리콘과 같은 도전 물질로 형성될 수 있다.
도 58을 참조하면, 상기 더미 도전패턴(DWL)의 제 2 서브 더미 도전패턴(DWLb), 상기 상부 도전패턴들(WL2, WL3, USL), 및 상기 상부 층간 절연막들(151 ~ 154)을 식각하여, 상기 하부 활성 패턴(190)을 노출하는 상부 활성홀(162)이 형성된다. 예시적으로, 상기 상부 활성홀(162)은 상기 하부 활성기둥들(136)의 상부면보다 낮은 하부면을 갖도록 형성된다. 상기 상부 활성홀(162)이 형성될 때, 상기 하부 활성 패턴(190)이 리세스되어, 상기 하부 활성기둥들(136)의 상부의 내측면이 노출될 수 있다. 상기 식각 공정은 건식 식각으로 진행될 수 있고, 건식 식각에 따른 부산물들에 의해 상기 상부 활성홀(162)의 측면은 경사지게 형성될 수 있다.
상기 상부 활성홀(162)에 제 2 정보저장막(172) 및 상부 활성기둥들(164)이 형성된다. 예시적으로, 상기 상부 활성홀(162)의 측면 및 상기 하부 활성 패턴(190)의 노출된 표면상에 터널절연막, 전하저장막 및 블로킹절연막이 순차적으로 적층되어, 상기 제 2 정보저장막(172)이 형성된다. 상기 제 2 정보저장막(172)의 바닥부가 식각되어 상기 하부 활성 패턴(190)이 노출된다. 상기 제 2 정보저장막(172)의 측면 및 상기 하부 활성 패턴(190)의 노출된 표면 상에 반도체막이 콘포말하게 적층되어, 상기 상부 활성기둥들(164)을 형성한다. 예를 들면, 상기 반도체막은 불순물이 도핑되지 않은 폴리실리콘막 또는 P형으로 도핑된 실리콘막이다. 상기 상부 활성기둥들(164)의 내부에 절연막이 매립되어, 상부 매립 절연막(166)을 형성한다.
상기 상부 활성기둥들(164)의 하부면은 상기 더미 도전패턴(DWL)의 제 2 서브 더미 도전패턴(DWLb)의 상부면과 같거나 그보다 낮은 높이를 갖는다.
상기 하부 활성기둥들(136), 상기 하부 활성 패턴(190), 및 상부 활성기둥들(164)은 동일한 도전형을 갖는다. 즉, 상기 하부 활성기둥들(136), 상기 하부 활성 패턴(190), 및 상기 상부 활성기둥들(164)은 전기적으로 연결된다. 상기 하부 활성 패턴(190)이 리세스됨에 따라, 상기 하부 활성 패턴(190)은 상기 하부 활성기둥들(136)의 내측면에 접촉한다. 상기 하부 활성기둥들(136)의 상부의 내측면은 상기 상부 활성기둥들(164)의 하부의 외측면과 접한다.
이후, 도 54를 재차 참조하여, 최상층의 도전패턴(USL)이 패터닝되어 상부 선택 라인들(USL)이 형성된다. 상기 상부 활성기둥들에 접촉하는 드레인 영역(179)이 형성된다. 상기 드레인 영역(179)은 N형 불순물로 도핑될 수 있다. 절연막(156)이 상기 상부 선택 라인들(USL)을 덮도록 형성된다. 비트 라인들(BL0 ~ BL3)이 상기 드레인 영역(179)에 연결되도록 형성된다.
본 실시예에서, 상기 상부 활성홀(162)이 생성될 때 상기 하부 활성 패턴(190)이 제거되지 않도록, 상기 하부 활성 패턴(190)의 두께가 조절된다. 예를 들면, 상기 하부 활성 패턴(190)이 리세스되어 제거되지 않도록, 상기 하부 활성 패턴(190)의 두께가 조절된다. 본 실시예에서, 상기 더미 도전패턴(DWL)의 제 1 서브 더미 도전패턴(DWLa)의 두께는 상기 하부 활성 패턴(190)의 두께에 기반하여 조절된다. 상기 하부 활성 패턴(190)의 두께가 증가함에 따라, 상기 더미 도전패턴(DWL)의 제 1 서브 더미 도전패턴(DWLa)의 두께가 증가할 수 있다.
<실시예 15>
도 59는 본 발명의 실시예 15에 따른 3차원 비휘발성 메모리 장치의 평면도이다. 도 60은 도 59의 I-I'선에 따른 단면도이다. 도 54를 참조하여 설명된 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 59 및 도 60을 참조하면, 본 실시예에 따른 3차원 비휘발성 메모리 장치는, 하부 매립 절연막(138)과 상부 활성기둥들(164) 사이에 개재되는 하부 활성 패턴(190)을 포함한다. 상기 하부 활성 패턴(190)은 상기 하부 활성기둥들(136)의 상부의 내측면과 접하고, 상기 상부 활성기둥들(164)의 하부면과 접한다. 상기 하부 활성 패턴(190)은 상기 상부 활성기둥들(164)과 상기 하부 활성기둥들(136) 사이의 전기적인 연결을 돕는 역할을 한다.
상기 하부 활성 패턴(190)은 상기 하부 활성기둥들(136) 및 상기 상부 활성기둥들(164)과 동일한 도전형으로 도핑될 수 있다.
상기 하부 활성기둥들(136)과 상기 상부 활성기둥들(164)이 접촉하는 부분에 인접하여 적어도 두 개의 도전패턴들(DWL1, DWL2)이 제공된다. 이하에서, 더미 도전패턴들(DWL1, DWL2)은 아래로부터 순차적으로 제 1 더미 도전패턴(DWL1)과 제 2 더미 도전패턴(DWL2)으로 각각 정의된다. 상기 제 1 더미 도전패턴(DWL1)은 상기 하부 활성기둥들(136)을 덮는다. 상기 제 2 더미 도전패턴(DWL2)은 상기 하부 활성기둥들(136) 및 상기 상부 활성기둥들(164)이 접촉하는 부분의 계단형 프로파일을 덮는다. 상기 하부 활성기둥들(136), 상기 상부 활성기둥들(164), 및 상기 하부 활성 패턴(190)에 형성되는 채널들의 다른 특성에 따른 채널은 불균일의 문제가 감소될 수 있다.
상기 제 2 더미 도전패턴(DWL2)은 제 1 서브 더미 도전패턴(DWL2a) 및 제 2 서브 더미 도전패턴(DWL2b)을 포함할 수 있다. 상기 제 1 서브 더미 도전패턴(DWL2a) 및 상기 제 2 서브 더미 도전패턴(DWL2b) 사이의 계면은 불연속면일 수 있다. 상기 하부 활성기둥들(136)의 상부면은 상기 제 1 서브 더미 도전패턴(DWL2a)의 상부면 및 상기 제 2 서브 더미 도전패턴(DWL2b)의 하부면과 공면을 가질 수 있다. 상기 제 2 더미 도전패턴(DWL2)의 상기 제 1 서브 더미 도전패턴(DWL2a)은 상기 하부 활성기둥들(136)을 덮는다. 상기 제 2 더미 도전패턴(DWL2)의 상기 제 2 서브 더미 도전패턴(DWL2b)은 상기 상부 활성기둥들(164)을 덮는다.
바람직하게는, 상기 하부 활성 패턴(190)은 상기 제 1 더미 도전패턴(DWL1) 바로 아래의 층간 절연막(114)의 하부면과 같거나 그보다 높은 하부면을 가질 수 있다. 더욱 바람직하게는, 상기 하부 활성 패턴(190)은 상기 제 1 더미 도전패턴(DWL1)의 하부면과 같거나 그보다 높은 하부면을 가질 수 있다. 바람직하게는, 상기 하부 활성기둥들(136)은 상기 제 2 더미 도전패턴(DWL2) 바로 위의 층간 절연막(151)의 상부면과 같거나 그보다 낮은 상부면을 가질 수 있다. 더욱 바람직하게는, 상기 하부 활성기둥들(136)은 상기 제 2 더미 도전패턴(DWL2)의 상부면과 같거나 그보다 낮은 상부면을 가질 수 있다. 바람직하게는. 상기 상부 활성기둥들(164)은 상기 제 1 더미 도전패턴(DWL1) 바로 아래의 하부 층간 절연막(114)의 하부면과 같거나 그보다 높은 하부면을 가질 수 있다. 더욱 바람직하게는, 상기 상부 활성기둥들(164)은 상기 제 1 더미 도전패턴(DWL1)의 하부면과 같거나 그보다 높은 하부면을 가질 수 있다.
한편, 상기 선택라인들에 대응되는 것(LSL, USL)을 제외한 상기 도전패턴들(WL0 ~ WL3)과 상기 더미 도전패턴들(DWL1, DWL2)의 두께는 동일할 수 있다. 이에 따라, 셀 영역 가장자리에서, 상기 도전패턴들(LSL, WL0 ~ WL3, USL, DWL1, DWL2)을 패터닝하여 계단형의 콘택 영역을 형성하는 공정이 보다 용이할 수 있다.
도 61은 본 실시예에 따른 3차원 비휘발성 메모리 장치의 회로도이다. 두 개의 더미 도전패턴들(DWL1, DWL2)이 제공되는 것을 제외하면, 본 실시예에 따른 회로도는 도 55를 참조하여 설명된 실시예 14에 따른 회로도와 동일하다.
본 실시예에 따른 회로도의 각 셀 스트링(CSTR)에서, 상기 더미 도전패턴들(DWL1, DWL2)은 표 3을 참조하여 설명된 바와 같이 제어될 수 있다. 본 실시예에 따른 회로도의 각 셀 스트링(CSTR)에서, 상기 하부 도전패턴들(LSL, WL0, WL1), 상기 상부 도전패턴들(USL, WL2, WL3), 상기 공통 소스 라인(CSL), 상기 기판(100), 그리고 상기 비트 라인들(BL0 ~ BL3)은 표 5를 참조하여 설명된 바와 같이 제어될 수 있다.
본 실시예의 3차원 비휘발성 메모리 장치를 형성하는 방법이 설명된다. 도 62 내지 도 64는 도 59의 I-I'선에 따른 단면도들이다. 도 56 내지 도 58을 참조하여 설명된 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 62를 참조하면, 기판(100)의 공통 소스 라인(CSL) 상에 하부층(130i)이 형성된다. 상기 하부층(130i)은 하부 층간 절연막들(111~115)이, 하부 도전패턴들(LSL, WL0, WL1), 제 1 더미 도전패턴(DWL1) 및 제 2 더미 도전패턴(DWL2)의 제 1 서브 더미 도전패턴(DWL2a)과 교대로 적층되어 형성된다.
본 실시예에서, 상기 하부 층간 절연막들은 아래로부터 제 1 내지 제 5 하부 층간 절연막들(111~115)을 포함할 수 있다. 상기 제 1 하부 층간 절연막(111)은 가장 아래에 형성된다. 상기 제 2 더미 도전패턴(DWL2)의 제 1 서브 더미 도전패턴(DWL2a)은 가장 위에 형성되고, 그의 두께는 다른 도전패턴들(LSL, WL0, WL1, DWL1)의 두께보다 얇을 수 있다.
상기 하부 층간 절연막들(111 ~ 115), 상기 하부 도전패턴들(LSL, WL0, WL1), 상기 제 1 더미 도전패턴(DWL1), 및 상기 제 2 더미 도전패턴(DWL2)의 제 1 서브 더미 도전패턴(DWL2a)을 차례로 식각하여, 상기 공통 소스 라인(CSL)을 노출시키는 하부 활성홀(132)을 형성한다.
상기 하부 활성홀(132)에 제 1 정보저장막(171), 하부 활성기둥들(136), 및 하부 활성 패턴(190)이 형성된다. 상기 하부 활성 패턴(190)은 상기 하부 활성기둥들(136)의 상부의 내측면과 접촉한다. 상기 하부 활성 패턴(190)은 상기 제 1 더미 도전패턴(DWL1)의 하부면과 같거나 그보다 높은 하부면을 갖도록 형성된다.
도 63을 참조하면, 상기 하부층(130i) 상에 상부층(160i)이 형성된다. 상기 상부층(160i)은 상부 층간 절연막들(151 ~ 154)이, 제 2 더미 도전패턴(DWL2)의 제 2 서브 더미 도전패턴(DWL2b) 및 상부 도전패턴들(WL2, WL3, USL)과 교대로 적층되어 형성된다. 상기 제 2 더미 도전패턴(DWL2)의 제 2 서브 더미 도전패턴(DWL2b)이 가장 아래에 형성된다. 상기 제 2 더미 도전패턴(DWL2)의 제 2 서브 더미 도전패턴(DWL2b)은 상기 상부 도전패턴들(WL2, WL3, USL)의 두께보다 얇을 수 있다. 상기 제 2 더미 도전패턴(DWL2)의 제 1 서브 더미 도전패턴(DWL2a) 및 제 2 서브 더미 도전패턴(DWL2b)은 상기 제 2 더미 도전패턴(DWL2)을 구성한다. 예시적으로, 상기 제 2 더미 도전패턴(DWL2)의 두께는 제 1 더미 도전패턴(DWL1)의 두께와 동일할 수 있다. 상기 제 2 더미 도전패턴(DWL2)의 두께는, 상기 선택라인들(LSL, USL)에 대응되는 것을 제외한 상기 도전패턴들(WL0, WL1, WL2, WL3)의 두께와 동일할 수 있다.
상기 상부 층간 절연막들(151 ~ 154)은 아래로부터 제 1 내지 제 4 상부 게이트 층간 절연막들(151 ~ 154)을 포함할 수 있다.
도 64를 참조하면, 상기 제 2 더미 도전패턴(DWL2)의 제 2 서브 더미 도전패턴(DWL2b), 상기 상부 도전패턴들(WL2, WL3, USL), 및 상기 상부 층간 절연막들(151 ~ 154)을 식각하여, 상기 하부 활성 패턴(190)을 노출하는 상부 활성홀(162)이 형성된다. 상기 하부 활성 패턴(190)이 리세스되어, 상기 하부 활성기둥들(136)의 상부의 내측면이 노출된다. 상기 상부 활성홀(162)의 측면은 경사지게 형성될 수 있다.
상기 상부 활성홀(162)에 제 2 정보저장막(172), 상부 활성기둥들(164), 및 상부 매립 절연막(166)이 형성된다. 상기 상부 활성기둥들(164)의 바닥면은 상기 제 2 더미 도전패턴(DWL2)의 상부면과 같거나 그보다 낮은 높이를 갖는다.
이후, 도 60을 재차 참조하여, 최상층의 도전패턴(USL)이 패터닝되어 상부 선택 라인들(USL)이 형성된다. 상기 상부 활성기둥들에 접촉하는 드레인 영역(179)이 형성된다. 상기 드레인 영역(179)은 N형 불순물로 도핑될 수 있다. 절연막(156)이 상기 상부 선택 라인들(USL)을 덮도록 형성된다. 비트 라인들(BL0 ~ BL3)이 상기 드레인 영역(179)에 연결되도록 형성된다.
본 실시예에서, 상기 상부 활성홀(162)이 생성될 때 상기 하부 활성 패턴(190)이 제거되지 않도록, 상기 하부 활성 패턴(190)의 두께가 조절된다. 예를 들면, 상기 하부 활성 패턴(190)이 리세스되어 제거되지 않도록, 상기 하부 활성 패턴(190)의 두께가 조절된다. 본 실시예에서, 적어도 두 개의 더미 도전패턴들(DWL1, DWL2)이 제공된다. 따라서, 상기 적어도 두 개의 더미 도전패턴들(DWL1, DWL2)에 대응하는 만큼, 상기 하부 활성 패턴(190)의 두께가 증가될 수 있다. 또한, 상기 하부 활성 패턴(190)의 두께가 증가함에도, 상기 더미 도전패턴들(DWL1, DWL2)은 상기 선택라인에 대응되는 것을 제외한 상기 도전패턴들(WL0 ~ WL3)의 두께가 동일하고, 상기 제 2 내지 제 5 하부 층간 절연막들 및 제 1 내지 제 4 상부 층간 절연막들(112 ~ 115, 151 ~ 154)의 두께가 동일할 수 있다.
<실시예 16>
도 65는 본 발명의 실시예 16에 따른 3차원 비휘발성 메모리 장치에 관한 것으로, 도 53의 I-I'선에 따른 단면도이다. 도 60을 참조하여 설명된 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 동작 방법은 실시예 14와 유사할 수 있다.
도 53 및 도 65를 참조하면, 본 실시예에 따른 3차원 비휘발성 메모리 장치는, 하부 매립 절연막(138)과 상부 활성기둥들(164) 사이에 개재되는 하부 활성 패턴(190)을 포함한다. 상기 하부 활성기둥들(136)과 상기 상부 활성기둥들(164)이 접촉하는 부분에 인접하여 더미 도전패턴(DWL)이 제공된다.
상기 더미 도전패턴(DWL)에 바로 위의 층간 절연막은 제 1 서브 층간 절연막(115) 및 상기 제 1 서브 층간 절연막 상의 제 2 서브 층간 절연막(151)을 포함하고, 상기 제 1 서브 층간 절연막(115)과 상기 제 2 서브 층간 절연막(151) 사이의 계면은 불연속면일 수 있다. 상기 더미 도전패턴(DWL)의 상부면은 상기 제 1 서브 층간 절연막의 상부면 및 상기 제 2 서브 층간 절연막의 하부면과 공면을 가질 수 있다. 상기 더미 도전패턴(DWL) 상의 층간 절연막(상기 제 1 서브 층간 절연막 및 상기 제 2 서브 층간 절연막의 조합)은 상기 하부 활성기둥들(136)의 상부 및 상기 상부 활성기둥들(164)의 하부를 동시에 덮을 수 있다.
바람직하게는, 상기 하부 활성 패턴(190)은 상기 더미 도전패턴(DWL) 바로 아래의 층간 절연막(114)의 하부면과 같거나 그보다 높은 하부면을 가질 수 있다. 상기 하부 활성기둥들(136)은 상기 더미 도전패턴(DWL) 바로 위의 층간 절연막(상기 제 1 서브 층간 절연막 및 상기 제 2 서브 층간 절연막의 조합)의 상부면과 같거나 그보다 낮은 상부면을 가질 수 있다. 더욱 바람직하게는, 상기 하부 활성 패턴(190)은 상기 더미 도전패턴(DWL)의 하부면과 같거나 그보다 높은 하부면을 가질 수 있다. 상기 하부 활성기둥들(136)은 상기 더미 도전패턴(DWL) 바로 위의 층간 절연막(상기 제 1 서브 층간 절연막 및 상기 제 2 서브 층간 절연막의 조합)의 하부면과 같거나 그보다 낮은 상부면을 가질 수 있다.
본 실시예의 3차원 비휘발성 메모리 장치를 형성하는 방법이 설명된다. 도 66 내지 도 68은 도 53의 I-I'선에 따른 단면도들이다. 도 56 내지 도 58을 참조하여 설명된 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 66을 참조하면, 기판(100)의 공통 소스 라인(CSL) 상에 하부층(130j)이 형성된다. 상기 하부층(130j)은 하부 층간 절연막들(111~115)이, 하부 도전패턴들(LSL, WL0, WL1), 및 제 1 더미 도전패턴(DWL1)과 교대로 적층되어 형성된다. 상기 하부 층간 절연막들은 아래로부터 제 1 내지 제 5 하부 층간 절연막들(111 ~ 115)을 포함할 수 있다. 상기 제 1 하부 층간 절연막(111)은 가장 아래에 형성될 수 있다. 상기 제 5 하부 층간 절연막(115)은 가장 위에 형성되고, 그의 두께는 상기 제 2 내지 제 4 하부 층간 절연막들(112 ~ 114)의 두께보다 얇을 수 있다.
상기 하부 층간 절연막들(111 ~ 115), 상기 하부 도전패턴들(LSL, WL0, WL1), 및 상기 더미 도전패턴(DWL)을 식각하여, 상기 공통 소스 라인(CSL)을 노출시키는 하부 활성홀(132)이 형성된다. 상기 하부 활성홀(132)의 측면은 경사지게 형성될 수 있다.
상기 하부 활성홀(132)에 제 1 정보저장막(171), 하부 활성기둥들(136), 하부 매립 절연막(138), 및 하부 활성 패턴(190)이 생성된다. 상기 하부 활성기둥들(136)은 상기 더미 도전패턴(DWL)의 상부면과 같거나 그보다 높은 상부면을 갖는다. 상기 하부 활성 패턴(190)은 상기 더미 도전패턴(DWL) 바로 아래의 층간 절연막(114)의 하부면과 같거나 그보다 높은 하부면을 갖는다.
도 67을 참조하면, 상기 하부층(130j) 상에 상부층(160j)이 형성된다. 상기 상부층(160j)은 상부 도전패턴들(WL2, WL3, USL)과 상부 층간 절연막들(151 ~ 154)이 교대로 적층되어 형성된다. 상기 상부 층간 절연막들(151 ~ 154)은 아래로부터 제 1 내지 제 4 상부 게이트 층간 절연막들(151 ~ 154)을 포함할 수 있다.
상기 제 1 상부 층간 절연막(151)은 가장 아래에 형성되고, 그의 두께는 제 2 내지 제 4 상부 층간 절연막들(152 ~ 154)의 두께보다 얇을 수 있다. 예시적으로, 상기 제 5 하부 층간 절연막(115) 및 제 1 상부 층간 절연막(151)의 두께의 합은 상기 제 2 내지 제 4 하부 층간 절연막들(112 ~ 114) 및 상기 제 2 내지 제 4 상부 층간 절연막들(152 ~ 154)의 두께와 동일할 수 있다.
도 68을 참조하면, 상기 상부 도전패턴들(WL2, WL3, USL) 및 상기 상부 층간 절연막들(151 ~ 154)을 식각하여, 상기 하부 활성 패턴(190)을 노출하는 상부 활성홀(162)이 형성된다. 상기 하부 활성 패턴(190)이 리세스되어, 상기 하부 활성기둥들(136)의 상부의 내측면이 노출된다. 상기 상부 활성홀(162)의 측면은 경사지게 형성될 수 있다.
상기 상부 활성홀(162)에 제 2 정보저장막(172), 상부 활성기둥들(164), 및 상부 매립 절연막(166)이 생성된다. 상기 상부 활성기둥들(164)의 바닥면은 상기 제 1 상부 층간 절연막(151)의 상부면과 같거나 그보다 낮은 높이를 갖는다. 상기 하부 활성기둥들(136), 상기 하부 활성 패턴(190), 및 상기 상부 활성기둥들(164)은 동일한 도전형을 갖는다.
이후, 도 65를 재차 참조하여, 최상층의 도전패턴(USL)이 패터닝되어 상부 선택 라인들(USL)이 형성된다. 상기 상부 활성기둥들에 접촉하는 드레인 영역(179)이 형성된다. 상기 드레인 영역(179)은 N형 불순물로 도핑될 수 있다. 절연막(156)이 상기 상부 선택 라인들(USL)을 덮도록 형성된다. 비트 라인들(BL0 ~ BL3)이 상기 드레인 영역(179)에 연결되도록 형성된다.
본 실시예에서, 상기 제 5 하부 층간 절연막(115) 및 제 1 상부 게이트 층간 절연막(151)은 상기 더미 도전패턴(DWL) 바로 위의 층간 절연막을 구성한다.
상기 상부 활성홀(162)이 생성될 때 상기 하부 활성 패턴(190)이 제거되지 않도록, 상기 하부 활성 패턴(190)의 두께가 조절된다. 예를 들면, 상기 하부 활성 패턴(190)이 리세스되어 제거되지 않도록, 상기 하부 활성 패턴(190)의 두께가 조절된다. 본 실시예에서, 상기 하부 활성 패턴(190)의 두께는 상기 더미 도전패턴(DWL) 및 상기 더미 도전패턴(DWL)과 인접한 층간 절연막들(114, 115 및 151의 조합)에 기반하여 조절된다.
<실시예 17>
도 69는 본 발명의 실시예 17에 따른 3차원 비휘발성 메모리 장치의 평면도이다. 도 70은 도 69의 I-I'선에 따른 단면도이다. 도 60을 참조하여 설명된 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 더미 도전패턴이 3 개인 것을 제외하면, 동작 방법은 실시예 15와 유사할 수 있다.
도 69 및 도 70을 참조하면, 본 실시예에 따른 3차원 비휘발성 메모리 장치는, 하부 매립 절연막(138)과 상부 활성기둥들(164) 사이에 개재되는 하부 활성 패턴(190)을 포함한다. 상기 하부 활성 패턴(190)은 상기 하부 활성기둥들(136)의 상부의 내측면과 접하고, 상기 상부 활성기둥들(164)의 하부면과 접촉한다. 상기 하부 활성 패턴(190)은 상기 상부 활성기둥들(164)과 상기 하부 활성기둥들(136) 사이의 전기적인 연결을 돕는 역할을 한다.
상기 하부 활성기둥들(136)과 상기 상부 활성기둥들(164)이 접촉하는 부분에 인접하여 더미 도전패턴들(DWL1 ~ DWL3)이 제공된다. 상기 더미 도전패턴들(DWL1 ~ DWL3)은 아래로부터 제 1 내지 제 3 더미 도전패턴들(DWL1 ~ DWL3)을 포함할 수 있다.
바람직하게는, 상기 하부 활성 패턴(190)은 상기 제 1 더미 도전패턴(DWL1)의 상부면과 같거나 그보다 높은 하부면을 갖는다. 상기 하부 활성기둥들(136)은 상기 제 3 더미 도전패턴(DWL3)의 하부면과 같거나 그보다 낮은 상부면을 갖는다.
더미 도전패턴이 3 개인 것을 제외하면, 동작 방법은 실시예 8과 유사할 수 있다.
본 실시예의 3차원 비휘발성 메모리 장치를 형성하는 방법이 설명된다. 도 71 내지 도 73은 도 69의 I-I'선에 따른 단면도들이다. 도 56 내지 도 58을 참조하여 설명된 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 71을 참조하면, 기판(100)의 공통 소스 라인(CSL) 상에 하부층(130k)이 형성된다. 상기 하부층(130k)은 하부 층간 절연막들(111~115)이, 하부 도전패턴들(LSL, WL0, WL1), 제 1 및 제 2 더미 도전패턴들(DWL1, DWL2)과 교대로 적층되어 형성된다. 상기 하부 층간 절연막들은 아래로부터 제 1 내지 제 5 하부 층간 절연막들(111 ~ 115)을 포함할 수 있다. 상기 제 1 하부 층간 절연막(111)은 가장 아래에 형성될 수 있다. 상기 제 2 더미 도전패턴(DWL2)은 가장 위에 형성될 수 있다.
상기 하부 층간 절연막들(111 ~ 115), 상기 하부 도전패턴들(LSL, WL0, WL1), 및 상기 더미 도전패턴들(DWL1, DWL2)을 식각하여, 상기 공통 소스 라인(CSL)을 노출시키는 하부 활성홀(132)이 형성된다. 상기 하부 활성홀(132)의 측면은 경사지게 형성될 수 있다.
상기 하부 활성홀(132)에 제 1 정보저장막(171), 하부 활성기둥들(136), 하부 매립 절연막(138), 및 하부 활성 패턴(190)이 생성된다. 상기 하부 활성기둥들(136)의 상부면은 상기 제 2 더미 도전패턴(DWL2)의 상부면과 공면을 가질 수 있다. 상기 하부 활성 패턴(190)은 상기 제 1 더미 도전패턴(DWL1)의 하부면과 같거나 그보다 높은 하부면을 갖는다.
도 72를 참조하면, 상기 하부층(130k) 상에 상부층(160k)이 형성된다. 상기 상부층(160k)은 상부 층간 절연막들(151 ~ 155)이 제 3 더미 도전패턴(DWL3) 및 상부 도전패턴들(WL2, WL3, USL)과 이 교대로 적층되어 형성된다. 상기 상부 층간 절연막들(151 ~ 155)은 아래로부터 제 1 내지 제 5 상부 게이트 층간 절연막들(151 ~ 155)을 포함할 수 있다.
상기 제 1 상부 층간 절연막(151)은 가장 아래에 형성되고, 그의 두께는 제 2 내지 제 4 상부 층간 절연막들(152 ~ 154)의 두께보다 얇을 수 있다. 예시적으로, 상기 제 5 하부 층간 절연막(115) 및 제 1 상부 층간 절연막(151)의 두께의 합은 상기 제 2 내지 제 4 하부 층간 절연막들(112 ~ 114) 및 상기 제 2 내지 제 5 상부 층간 절연막들(152 ~ 155)의 두께와 동일할 수 있다.
도 73을 참조하면, 상기 상부 도전패턴들(WL2, WL3, USL), 상기 제 3 더미 도전패턴(DWL3), 및 상기 상부 층간 절연막들(151 ~ 155)이 식각되어, 상기 하부 활성 패턴(190)을 노출하는 상부 활성홀(162)이 형성된다. 상기 하부 활성 패턴(190)이 리세스되어, 상기 하부 활성기둥들(136)의 상부의 내측면이 노출된다. 상기 상부 활성홀(162)의 측면은 경사지게 형성될 수 있다.
상기 상부 활성홀(162)에 제 2 정보저장막(172), 상부 활성기둥들(164), 및 상부 매립 절연막(166)이 생성된다. 상기 상부 활성기둥들(164)의 바닥면은 상기 제 1 상부 층간 절연막(151)의 상부면과 같거나 그보다 낮은 높이를 갖는다. 상기 하부 활성기둥들(136), 상기 하부 활성 패턴(190), 및 상기 상부 활성기둥들(164)은 동일한 도전형을 갖는다.
이후, 도 70을 재차 참조하여, 최상층의 도전패턴(USL)이 패터닝되어 상부 선택 라인들(USL)이 형성된다. 상기 상부 활성기둥들에 접촉하는 드레인 영역(179)이 형성된다. 상기 드레인 영역(179)은 N형 불순물로 도핑될 수 있다. 절연막(156)이 상기 상부 선택 라인들(USL)을 덮도록 형성된다. 비트 라인들(BL0 ~ BL3)이 상기 드레인 영역(179)에 연결되도록 형성된다.
본 실시예에서, 상기 상부 활성홀(162)이 생성될 때 상기 하부 활성 패턴(190)이 제거되지 않도록, 상기 하부 활성 패턴(190)의 두께가 조절된다. 예를 들면, 상기 하부 활성 패턴(190)이 리세스되어 제거되지 않도록, 상기 하부 활성 패턴(190)의 두께가 조절된다. 본 실시예에서, 복수 개의 더미 도전패턴들(DWL1 ~ DWL3)이 제공된다.
전술한 실시예들에서는 워드라인들이 4개이고, 하부 선택라인이 하나이고, 상부 선택라인이 3개인 것을 예를 들어 설명하였으나, 이에 한정되지 않는다. 또한 상기 하부 선택라인은 2 개의 이상의 층으로 형성될 수 있다. 상기 상부 선택라인은 2 개의 이상의 층으로 형성될 수 있다. 한편, 전술한 실시예들에서 설명된 3차원 비휘발성 메모리 장치의 구조는 본 발명의 예들일 뿐으로, 다양하게 변형될 수 있다.
또한, 전술한 실시예들에서 설명된 기술적 사상들은 합리적인 관점의 내에서 서로 결합하여 실시 가능할 수 있을 것이다.
*<동작 방법의 예 1>
도 74는 본 발명의 전술한 실시예들에 따른 3차원 비휘발성 메모리 장치의 동작 방법의 제 1 예를 보여주는 순서도이다. 도 74를 참조하면, S110 단계에서 더미 셀 트랜지스터들이 프로그램된다. 예시적으로, 상기 더미 셀 트랜지스터들은 0V 보다 큰 문턱전압을 가지도록 프로그램된다.
S120 단계에서, 메모리 셀 트랜지스터들이 프로그램된다. 상기 메모리 셀 트랜지스터들은 상기 더미 셀 트랜지스터들이 모두 프로그램된 후에 프로그램된다. 예시적으로, 상기 더미 셀 트랜지스터들이 프로그램된 후에, 상기 더미 셀 트랜지스터들고 최인접한 하부 메모리 셀 트랜지스터 또는 상부 메모리 셀 트랜지스터가 프로그램될 수 있다. 상기 상부 또는 하부 메모리 셀 트랜지스터들이 프로그램될 때, 상기 더미 셀 트랜지스터들은 턴-오프 될 수 있다.
<동작방법의 예 2>
도 75는 본 발명의 전술한 실시예들에 따른 3차원 비휘발성 메모리 장치의 동작 방법의 제 2 예를 보여주는 순서도이다. 예시적으로, 메모리 셀 트랜지스터들은 복수의 서브 프로그램 과정을 통해 프로그램되는 것으로 가정한다.
도 75를 참조하면, S210 단계에서 메모리 셀 트랜지스터들이 제 1 내지 제 n-1 서브 프로그램된다. S220 단계에서, 더미 셀 트랜지스터들이 프로그램된다. 이후에, S230 단계에서, 상기 메모리 셀 트랜지스터들이 n 서브 프로그램된다.
즉, 상기 메모리 셀 트랜지스터들이 복수의 서브 프로그램 과정을 통해 프로그램될 때, 상기 메모리 셀 트랜지스터에서 최종 서브 프로그램이 수행되기 전에 상기 더미 셀 트랜지스터들이 프로그램될 수 있다. 예시적으로, 상기 더미 셀 트랜지스터들은 0V 보다 높은 문턱 전압을 갖도록 프로그램될 수 있다.
<응용예>
도 76은 본 발명에 따른 플래시 메모리 장치(1100)를 보여주는 블록도이다. 도 76을 참조하면, 본 발명의 실시예들에 따른 불휘발성 메모리 장치(1100)는 메모리 셀 어레이(1110), 어드레스 디코더(1120), 읽기 및 쓰기 회로(1130), 그리고 제어 로직(1140)을 포함한다.
메모리 셀 어레이(1110)는 워드 라인들(WL)을 통해 어드레스 디코더(1120)에 연결되고, 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(1130)에 연결된다. 메모리 셀 어레이(1110)는 복수의 메모리 셀들을 포함한다. 예시적으로, 메모리 셀 어레이(1110)는 본 발명의 실시예들 중 하나에 대응할 것이다. 워드 라인들(WL)은 상부 및 하부 도전패턴들 그리고 적어도 하나의 더미 도전패턴에 대응할 것이다.
어드레스 디코더(1120)는 워드 라인들(WL)을 통해 메모리 셀 어레이(1110)에 연결된다. 어드레스 디코더(1120)는 제어 로직(1140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(1120)는 외부로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(1120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 디코딩된 행 어드레스를 이용하여, 어드레스 디코더(1120)는 워드 라인들(WL)을 선택한다. 어드레스 디코더(1120)는 전달된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 디코딩된 열 어드레스는 읽기 및 쓰기 회로(1130)에 전달된다. 예시적으로, 어드레스 디코더(1120)는 행 디코더, 열 디코더, 어드레스 버퍼 등과 같이 잘 알려진 구성 요소들을 포함한다.
읽기 및 쓰기 회로(1130)는 비트 라인들(BL)을 통해 메모리 셀 어레이(1110)에 연결된다. 읽기 및 쓰기 회로(1130)는 외부와 데이터(DATA)를 교환하도록 구성된다. 읽기 및 쓰기 회로(1130)는 제어 로직(1140)의 제어에 응답하여 동작한다. 읽기 및 쓰기 회로(1130)는 어드레스 디코더(1120)로부터 디코딩된 열 어드레스를 수신하도록 구성된다. 디코딩된 열 어드레스를 이용하여, 읽기 및 쓰기 회로(1130)는 비트 라인들(BL)을 선택한다.
예시적으로, 읽기 및 쓰기 회로(1130)는 외부로부터 데이터(DATA)를 수신하고, 수신된 데이터를 메모리 셀 어레이(1110)에 기입한다. 읽기 및 쓰기 회로(1130)는 메모리 셀 어레이(1110)로부터 데이터를 읽고, 읽어진 데이터를 데이터 외부에 출력한다. 읽기 및 쓰기 회로(1130)는 메모리 셀 어레이(1110)의 제 1 저장 영역으로부터 데이터를 읽고, 읽어진 데이터를 메모리 셀 어레이(1110)의 제 2 저장 영역에 기입한다. 예를 들면, 읽기 및 쓰기 회로(1130)는 카피-백(copy-back) 동작을 수행하도록 구성된다.
예시적으로, 읽기 및 쓰기 회로(1130)는 페이지 버퍼(또는 페이지 레지스터), 열 선택 회로, 데이터 버퍼 등과 같이 잘 알려진 구성 요소들을 포함한다. 다른 예로서, 읽기 및 쓰기 회로(1310)는 감지 증폭기, 쓰기 드라이버, 열 선택 회로, 데이터 버퍼 등과 같이 잘 알려진 구성 요소들을 포함한다.
제어 로직(1140)은 어드레스 디코더(1120) 및 읽기 및 쓰기 회로(1130)에 연결된다. 제어 로직(1140)은 플래시 메모리 장치(1100)의 제반 동작을 제어하도록 구성된다. 제어 로직(1140)은 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 동작한다.
도 77은 본 발명에 따른 플래시 메모리 장치를 구비하는 메모리 시스템(1200)의 일 예를 간략히 도시한 블록도이다. 도 77을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 시스템(1200)은 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 플래시 메모리 장치(1210)는 예를 들어 도 72를 참조하여 설명된 플래시 메모리 장치(1100)이다. 본 발명에 따른 메모리 시스템(1200)은 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다. 메모리 컨트롤러(1220)는 플래시 메모리 장치(1210)에 제어 신호(CTRL) 및 어드레스(ADDR)를 전송하도록 구성된다. 메모리 컨트롤러(1220)는 플래시 메모리 장치(1210)와 데이터(DATA)를 교환하도록 구성된다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리, 불휘발성 메모리 장치(1210) 및 호스트(Host) 사이의 캐시 메모리, 그리고 불휘발성 메모리 장치(1210) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛은 컨트롤러(1222)의 제반 동작을 제어한다.
에러 정정 블록(1224)은 에러 정정 코드(ECC)를 이용하여 불휘발성 메모리 장치(1100)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
호스트 인터페이스(1223)는 호스트(Host) 및 컨트롤러(1220) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적으로, 컨트롤러(1220)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 파이어와이어(Firewire) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성된다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
컨트롤러(1220) 및 플래시 메모리 장치(1210)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(1220) 및 불휘발성 메모리 장치(1210)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1220) 및 플래시 메모리 장치(1210)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1220) 및 플래시 메모리 장치(1210)는 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 솔리드 스테이트 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1200)이 솔리드 스테이트 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1200)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1200)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적으로, 플래시 메모리 장치(1210) 또는 메모리 시스템(1200)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 불휘발성 메모리 장치(1210) 또는 메모리 시스템(1200)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 78은 도 77의 메모리 시스템(1200)의 응용 예를 보여주는 블록도이다. 도 78을 참조하면, 메모리 시스템(1300)은 플래시 메모리 장치(1310) 및 컨트롤러(1320)를 포함한다. 플래시 메모리 장치(1310)는 복수의 플래시 메모리 칩들을 포함한다. 복수의 플래시 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 플래시 메모리 칩들의 각 그룹은 하나의 공통 채널을 통해 컨트롤러(1320)와 통신하도록 구성된다. 예시적으로, 복수의 플래시 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1320)와 통신하는 것으로 도시되어 있다. 각 플래시 메모리 칩은 도 76을 참조하여 설명된 플래시 메모리 장치(1100)와 동일한 구조를 가질 수 있다.
도 79는 본 발명에 따른 플래시 메모리 시스템(1410)을 장착하는 정보 처리 시스템(1400)을 간략히 보여주는 블록도이다. 도 79를 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1410)이 장착된다. 본 발명에 따른 정보 처리 시스템(1400)은 플래시 메모리 시스템(1410)과 각각 시스템 버스(1460)에 전기적으로 연결된 전원(1420), 중앙처리장치(1430), 램(1440), 유저 인터페이스(1450)를 포함한다. 플래시 메모리 시스템(1410)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1410)에는 중앙처리장치(1430)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1410)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1400)은 대용량의 데이터를 플래시 메모리 시스템(1410)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1410)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1400)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1400)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

Claims (11)

  1. 기판;
    상기 기판 상에 교대로 적층된 하부 워드라인들과 하부 층간 절연막들을 관통하여, 상기 기판과 접촉하는 하부 활성기둥들;
    상기 교대로 적층된 하부 워드라인들과 하부 층간 절연막들 상에 교대로 적층된 상부 워드라인들과 상부 층간 절연막들을 관통하여, 상기 하부 활성기둥들에 전기적으로 연결되는 상부 활성기둥들;
    상기 하부 활성기둥들과 상기 하부 워드라인들 사이, 그리고 상기 상부 활성기둥들과 상기 상부 워드라인들 사이에 개재되는 정보저장막;
    상기 하부 활성기둥들과 상기 상부 활성기둥들이 접촉하는 부분에 인접한 더미 워드라인; 및
    상기 하부 활성기둥들의 상부 내에 제공되는 활성 패턴들을 포함하고,
    상기 활성 패턴들은 상기 하부 활성기둥들의 상면들로부터 상기 기판 방향으로 리세스된 영역들을 포함하고, 상기 상부 활성 기둥들은 상기 리세스된 영역들 내로 삽입되는 3차원 비휘발성 메모리 장치.
  2. 청구항 1에 있어서,
    상기 더미 워드라인에 상기 상부 및 하부 워드라인들과 다른 동작 전압이 인가되도록 구성되는 3차원 비휘발성 메모리 장치.
  3. 청구항 1에 있어서,
    상기 하부 활성기둥들의 상부의 폭은 상기 상부 활성기둥들의 하부의 폭보다 큰 3차원 비휘발성 메모리 장치.
  4. 청구항 1에 있어서,
    상기 상부 활성기둥들의 하부면은 상기 하부 활성기둥들의 상부면보다 낮은 3차원 비휘발성 메모리 장치.
  5. 청구항 1에 있어서,
    상기 하부 활성기둥들과 상기 상부 활성기둥들이 접촉하는 부분에서, 상기 하부 활성기둥들과 상기 상부 활성기둥들의 외측면들은 계단형 프로파일(step profile)을 갖는 3차원 비휘발성 메모리 장치.
  6. 청구항 1에 있어서,
    상기 하부 활성기둥들은 컵 형상을 가지며, 상기 하부 활성기둥들의 상부의 내측면은 상기 상부 활성기둥들의 하부의 외측면과 접촉하는 3차원 비휘발성 메모리 장치.
  7. 청구항 6에 있어서,
    상기 활성 패턴은 상기 컵 형상의 하부 활성기둥들 내에 제공되고, 상기 하부 활성기둥들의 상부의 내측면과 상기 상부 활성기둥들의 하부면과 동시에 접촉하는 3차원 비휘발성 메모리 장치.
  8. 청구항 1에 있어서,
    상기 하부 활성기둥들의 상부면은 상기 더미 워드라인 바로 위의 층간 절연막의 상부면과 같거나 더 낮은 3차원 비휘발성 메모리 장치.
  9. 청구항 1에 있어서,
    상기 더미 워드라인 바로 위의 층간 절연막은 상기 하부 활성기둥들 및 상기 상부 활성기둥들을 동시에 덮는 3차원 비휘발성 메모리 장치.
  10. 청구항 1에 있어서,
    상기 더미 워드라인은 상기 하부 활성기둥들과 상기 상부 활성 기둥들이 접촉하는 부분을 사이에 두고 수직적으로 이격되는 제 1 더미 워드라인 및 상기 제 1 더미 워드라인 상의 제 2 더미 워드라인을 포함하는 3차원 비휘발성 메모리 장치.
  11. 청구항 10에 있어서,
    상기 제 1 더미 워드라인 및 상기 제 2 더미 워드라인 각각의 두께는 상기 하부 워드라인들 각각의 두께와 동일한 3차원 비휘발성 메모리 장치.
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