KR20200062351A - 프로그래밍 동안 2-티어 스택 내의 계면에서의 워드 라인 전압들을 수정하는 것에 의한 프로그램 교란의 감소 - Google Patents

Abstract

선택된 워드 라인이 상부 티어 내에 있을 때, 2-티어 스택에 형성되는 메모리 셀들의 프로그램 교란을 감소시키기 위한 기법들이 개시된다. 하나의 접근법에서, 프로그램 루프의 프로그램 단계의 시작 시에, 나머지 워드 라인들의 전압들이 패스 전압으로 증가되기 전에, 계면에 인접한 워드 라인들의 전압들이 패스 전압으로 증가된다. 이러한 지연은, 하부 티어 내의 잔류 전자들이 NAND 스트링의 드레인 단부를 향해 이동하여 프로그램 교란의 가능성을 감소시키기 위한 시간을 제공한다. 다른 접근법에서, 계면에 인접한 워드 라인들의 전압들은 프로그램 단계 동안 0 V 또는 다른 턴오프 전압으로 유지되어, 하부 티어로부터 상부 티어로의 잔류 전자의 통과를 차단한다.

Description

프로그래밍 동안 2-티어 스택 내의 계면에서의 워드 라인 전압들을 수정하는 것에 의한 프로그램 교란의 감소

본 기술은 메모리 디바이스들의 동작에 관한 것이다.

반도체 메모리 디바이스들은 다양한 전자 디바이스들에서 사용하기에 더 대중적이 되었다. 예를 들어, 비휘발성 반도체 메모리는 셀룰러 전화기, 디지털 카메라, 개인 휴대 정보 단말기, 모바일 컴퓨팅 디바이스, 비-모바일 컴퓨팅 디바이스 및 다른 디바이스에서 사용된다.

플로팅 게이트 또는 전하 트래핑 재료와 같은 전하 저장 재료가 데이터 상태를 나타내는 전하를 저장하기 위하여 그러한 메모리 디바이스들에서 사용될 수 있다. 전하 트래핑 재료는 3차원(3D) 적층형 메모리 구조물로 수직으로, 또는 2차원(2D) 메모리 구조물로 수평으로 배열될 수 있다. 3D 메모리 구조물의 일례는 교번하는 전도성 및 유전체 층들의 스택을 포함하는 BiCS(Bit Cost Scalable) 아키텍처이다.

메모리 디바이스는, 예를 들어, NAND 스트링들에 직렬로 배열될 수 있는 메모리 셀들을 포함하는데, 여기서 선택 게이트 트랜지스터들이 NAND 스트링의 단부들에 제공되어 NAND 스트링의 채널을 소스 라인 또는 비트 라인에 선택적으로 접속시킨다. 그러나, 그러한 메모리 디바이스들을 동작시키는 데 다양한 문제들이 나타난다.

도 1a는 예시적인 메모리 디바이스의 블록도이다.
도 1b는 도 1a의 온도 감지 회로(115)의 일례를 도시한다.
도 2는 도 1의 감지 블록(51)의 일 실시예를 도시하는 블록도이다.
도 3은 메모리 셀들의 블록들에 전압들을 제공하기 위한 도 1a의 전력 제어 모듈(116)의 예시적인 구현예를 도시한다.
도 4는 도 1a의 메모리 구조물(126)의 예시적인 3D 구성의 블록들의 세트를 포함하는 메모리 디바이스(500)의 사시도이다.
도 5는 NAND 스트링들(700n, 710n)을 포함하는, 도 4의 BLK0의 일부분의 예시적인 단면도를 도시한다.
도 6은 도 5의 스택의 영역(622)의 확대도를 도시한다.
도 7a는 도 5의 2-티어(tier) 스택과 부합하는 3D 구성에서의 서브블록들 내의 NAND 스트링들의 예시적인 도면을 도시한다.
도 7b는 도 7a의 메모리 셀들 또는 선택 게이트 트랜지스터들 중 임의의 것을 표현하는 예시적인 트랜지스터(650)를 도시한다.
도 8은 도 5 내지 도 7a와 부합하는 BLK0 내의 제어 게이트 층들을 도시한다.
도 9는 8개의 데이터 상태들에서의 MLC 메모리 셀들의 세트의 예시적인 Vth 분포를 도시한다.
도 10a는 도 7a의 NAND 스트링(700n), 및 NAND 스트링의 채널(700a) 내에서의 잔류 전자들의 상이한 구성들을 도시한다.
도 10b는 도 10a와 부합하는, 채널(700a) 내에서의 전압의 상이한 구성들을 도시한다.
도 11a는 도 10a 및 도 10b와 관련하여 논의된 바와 같은 잔류 전자의 문제를 다루는, 선택된 워드 라인 WL_sel에 대한 예시적인 프로그래밍 동작을 도시한다.
도 11b는 도 11a의 단계(1104a)의 구현예에서, 지연 대 선택된 워드 라인 위치의 예시적인 플롯을 도시한다.
도 11c는 도 11a의 단계(1104a)의 다른 구현예에서, 지연 대 선택된 워드 라인 위치(WL_sel 위치)의 예시적인 플롯을 도시한다.
도 12는 도 11a의 단계(1104a)와 부합하는, 프로그램 동작의 프로그램 루프에서 사용될 수 있는 전압 신호들의 예들을 도시한다.
도 13은 도 11a의 단계들(1104b, 1104c)과 부합하는, 프로그램 동작의 프로그램 루프에서 사용될 수 있는 전압 신호들의 예들을 도시한다.
도 14는 도 9의 Vth 분포를 초래하는 MLC 메모리 셀들에 대한 예시적인 프로그램 동작 내의 일련의 프로그램 루프들에서 사용되는 전압 신호를 도시한다.
도 15는 도 5 내지 도 8과 부합하는, 2개의 티어들을 포함하는 반도체 스택에 대한 예시적인 제조 프로세스를 도시한다.
도 16a는 도 15의 단계들(1500, 1501)과 부합하는 구성의 반도체 구조물을 도시한다.
도 16b는 도 15의 단계들(1502, 1503)과 부합하는 구성의 반도체 구조물을 도시한다.
도 16c는 도 15의 단계(1504)와 부합하는 구성의 반도체 구조물을 도시한다.
도 16d는 도 15의 단계(1505)와 부합하는 구성의 반도체 구조물을 도시한다.
도 16e는 도 15의 단계(1506)와 부합하는 구성의 반도체 구조물을 도시한다.
도 16f는 도 15의 단계들(1507, 1508)과 부합하는 구성의 반도체 구조물을 도시한다.
도 16g는 도 15의 단계들(1509, 1510)과 부합하는 구성의 반도체 구조물을 도시한다.

메모리 디바이스에서의 프로그램 교란을 감소시키기 위한 장치들 및 기법들이 기술된다.

일부 메모리 디바이스들에서, 메모리 셀들은, 예컨대, 블록 또는 서브블록 내의 NAND 스트링들에서, 서로 연결된다. 각각의 NAND 스트링은, 비트 라인에 접속되는 NAND 스트링의 드레인 단부 상의 하나 이상의 드레인 단부 선택 게이트 트랜지스터들(SGD 트랜지스터들로 지칭됨)과, 소스 라인에 접속되는 NAND 스트링 또는 다른 메모리 스트링 또는 접속된 메모리 셀들의 세트의 소스 단부 상의 하나 이상의 소스 단부 선택 게이트 트랜지스터들(SGS 트랜지스터들로 지칭됨) 사이에 직렬로 접속된 다수의 메모리 셀들을 포함한다. 추가로, 메모리 셀들은 제어 게이트로 작용하는 공통 제어 게이트 라인(예컨대, 워드 라인)으로 배열될 수 있다. 워드 라인들의 세트는 블록의 소스측으로부터 블록의 드레인측으로 연장된다. 메모리 셀들은 다른 타입들의 스트링들에서 접속될 수 있고, 또한 다른 방식들로 접속될 수 있다.

3D 메모리 구조물에서, 메모리 셀들은 스택으로 수직 NAND 스트링들에 배열될 수 있는데, 여기서 스택은 교번하는 전도성 및 유전체 층들을 포함한다. 전도성 층들은 메모리 셀들에 접속되는 워드 라인들로서 작용한다. 각각의 NAND 스트링은 메모리 셀들을 형성하기 위해 워드 라인들과 교차하는 필러(pillar)의 형상을 가질 수 있다.

메모리 셀들은 사용자 데이터를 저장하는 데 적격인 데이터 메모리 셀들, 및 사용자 데이터를 저장하는 데 부적격한 더미 또는 비데이터 메모리 셀들을 포함할 수 있다. 더미 메모리 셀은 데이터 메모리 셀과 동일한 구성을 가질 수 있지만, 제어기에 의해, 사용자 데이터를 포함하는 임의의 타입의 데이터를 저장하는 데 부적격한 것으로 간주된다. 더미 워드 라인이 더미 메모리 셀에 접속된다. 하나 이상의 더미 메모리 셀들은 채널 전압 구배의 점진적인 전이를 제공하기 위해 메모리 셀들의 스트링의 드레인 및/또는 소스 단부들에 제공될 수 있다.

프로그래밍 동작 동안, 메모리 셀들은 워드 라인 프로그래밍 순서에 따라 프로그래밍된다. 예를 들어, 프로그래밍은 블록의 소스측에 있는 워드 라인에서 시작하여 블록의 드레인측에 있는 워드 라인으로 진행할 수 있다. 하나의 접근법에서, 각각의 워드 라인은 다음 워드 라인을 프로그래밍하기 전에 완전히 프로그래밍된다. 예를 들어, 제1 워드 라인(WL0)은 프로그래밍이 완료될 때까지 하나 이상의 프로그래밍 패스(programming pass)들을 사용하여 프로그래밍된다. 다음으로, 제2 워드 라인(WL1)은 프로그래밍이 완료될 때까지 하나 이상의 프로그래밍 패스들을 사용하여 프로그래밍되고, 등등이다. 프로그래밍 패스는, 도 14에 도시된 바와 같이, 각자의 프로그램 루프들 또는 프로그램 검증 반복들에서 워드 라인에 인가되는 증가하는 프로그램 전압들의 세트를 포함할 수 있다.

검증 테스트들은 메모리 셀들이 프로그래밍을 완료했는지의 여부를 결정하기 위해 각각의 프로그램 전압 후에 수행될 수 있다. 검증 테스트는, 감지 회로부가, 워드 라인에 접속된 셀들이 전도성 상태에 있는지 또는 비전도성 상태에 있는지를 결정하는 동안 선택된 워드 라인에 할당된 데이터 상태의 제어 게이트 전압을 인가하는 것을 수반할 수 있다. 판독 동작에서와 같이, 비선택된 워드 라인들의 전압들은, 선택된 메모리 셀들의 감지를 방해하는 것을 피하기 위해, 비선택된 메모리 셀들을 강한 전도성 상태로 두기에 충분히 높은 판독 패스 전압으로 설정된다. 메모리 셀이 비전도성 상태에 있는 경우, 메모리 셀의 Vth는 제어 게이트 전압을 초과하고 메모리 셀은 할당된 데이터 상태에 도달하였다. 따라서, 프로그래밍이 메모리 셀에 대해 완료되고, 메모리 셀은, 후속 프로그램 루프들에서 다른 메모리 셀들에 대해 프로그래밍이 계속되는 동안 추가 프로그래밍으로부터 록아웃(lock out)될 수 있다.

메모리 셀들은 또한 서브블록 프로그래밍 순서에 따라 프로그래밍될 수 있는데, 여기서 워드 라인에 접속된 메모리 셀들은 하나의 서브블록, 이어서 다음 서브블록 등에서 프로그래밍된다.

각각의 메모리 셀은 프로그램 커맨드에서의 기록 데이터에 따라 데이터 상태와 연관될 수 있다. 그의 데이터 상태에 기초하여, 메모리 셀은 소거 상태로 유지되거나 프로그래밍된 데이터 상태로 프로그래밍될 것이다. 예를 들어, SLC 또는 단일 레벨 셀로도 지칭되는, 셀당 단일 비트 메모리 디바이스에는, 소거 상태 및 프로그래밍된 상태를 포함하는 2개의 데이터 상태들이 있다. MLC 또는 다중-레벨 셀들은 셀당 2개 이상의 비트들을 다중 비트 메모리 셀로서 저장한다. 예를 들어, 셀당 2-비트 메모리 디바이스에는, 소거 상태, 및 A, B 및 C 데이터 상태들로 지칭되는 3개의 더 높은 데이터 상태들을 포함하는 4개의 데이터 상태들이 있다. 셀당 3-비트 메모리 디바이스에는, 소거 상태, 및 A 내지 G 데이터 상태들로 지칭되는 7개의 더 높은 데이터 상태들을 포함하는 8개의 데이터 상태들이 있다(도 9 참조). 셀당 4-비트 메모리 디바이스에는, 소거 상태(S0), 및 15개의 더 높은 데이터 상태들(S0 내지 S15)을 포함하는 16개의 데이터 상태들이 있다.

메모리 셀들이 프로그래밍된 후, 데이터는 판독 동작에서 재판독(read back)될 수 있다. 판독 동작은 감지 회로부가 워드 라인에 접속된 셀들이 전도성 상태에 있는지 비전도성 상태에 있는지를 결정하는 동안 워드 라인에 일련의 판독 전압들을 인가하는 것을 수반할 수 있다. 메모리 셀이 비전도성 상태에 있는 경우, 메모리 셀의 Vth는 판독 전압을 초과한다. 판독 전압들은 인접한 데이터 상태들의 임계 전압 레벨들 사이에 있을 것으로 예상되는 레벨들에서 설정된다. 판독 동작 동안, 비선택된 워드 라인들의 전압들은, 선택된 메모리 셀들의 감지를 방해하는 것을 피하기 위해, 비선택된 메모리 셀들을 강한 전도성 상태로 두기에 충분히 높은 판독 패스 전압으로 설정된다.

그러나, 메모리 셀들이 스택 내의 수직 NAND 스트링들(또는 접속된 메모리 셀들의 다른 세트들) 내에 배열되는 일부 3D 메모리 구조물들에 대해 프로그램 교란이 발생할 수 있으며, 여기서 스택은 교번하는 전도성 및 유전체 층을 포함한다. 이러한 구조에서, 전도성 층들은 메모리 셀들에 접속되는 워드 라인들로서 작용한다. 각각의 NAND 스트링은 메모리 셀들을 형성하기 위해 워드 라인들과 교차하는 필러의 형상을 가질 수 있다. 각각의 NAND 스트링 내에 더 많은 층들 및 더 많은 메모리 셀들을 허용하기 위해 스택의 높이를 증가시키고 싶다는 소망으로 인해, NAND 스트링들이 형성되는 낮은 종횡비의 메모리 홀들을 에칭하는 것이 더 어려워진다. 하나의 접근법은 스택 및 메모리 홀들을 2개(또는 그 이상)의 티어들에 형성하는 것이다. 예를 들어, 스택(1626)이 하부 티어(1605) 상에 형성된 상부 티어(1616)를 포함하는 도 16g를 참조한다. 계면(IF)에 인접한 워드 라인들 WLDL 및 WLDU를 도시하는 도 5를 또한 참조한다. 메모리 홀은, 낮은 종횡비가 달성될 수 있도록 각각의 티어에서 별도로 에칭된다. 그러나, 티어들 사이의 계면(IF)에서의 유전체 층 또는 영역은 다른 유전체 층들보다 비교적 더 두껍다. 그 결과, 계면에 인접한 메모리 셀들 사이의 거리는 다른 셀간 거리들보다 클 것이다.

이러한 증가된 거리 때문에, 계면에서의 채널 영역은 패스 전압이 워드 라인들에 인가될 때 다른 채널 영역들보다 덜 전도성인 경향이 있다. 계면에서의 채널 영역의 전도도는 계면에 인접한 워드 라인들로부터의 프린징 전기장(fringing electric field)의 강도에 의존한다. 그러나, 이러한 워드 라인들의 전압은 프린징 전기장을 증가시키기 위해 높은 레벨로 증가될 수 없는데, 그 이유는 이것이 연관된 메모리 셀들에 대한 프로그램 교란을 야기할 수 있기 때문이다. 그 결과, 프로그램 루프의 프로그램 단계에서, 하부 티어에서 초기에 계면 아래에 있는 잔류 전자들은, 상부 티어에서 초기에 계면 위에 있는 잔류 전자들에 비해, NAND 스트링의 드레인 단부로 이동시키기 위해 비교적 긴 시간을 필요로 할 것이다. 잔류 전자들은, 포지티브 비트 라인 전압이 인가될 때, 비선택된 NAND 스트링의 드레인측에 끌어당겨진다. 선택된 워드 라인 전압은, 잔류 전자들이 계면을 통해 이동하는 것에 있어서의 지연으로 인해, 하부 티어 잔류 전자들이 상부 티어에 도달할 때까지 비교적 높다. 이러한 워드 라인 전압은, 선택된 워드 라인에 접속된 메모리 셀의 전하 트래핑 층 내로 전자들을 끌어당겨서, 고온 전자 주입 타입의 프로그램 교란을 야기한다. 이러한 타입의 프로그램 교란은 대체로 2-티어 스택의 상부 티어에서 비선택된 NAND 스트링들에서의 메모리 셀들에 영향을 미친다.

스택이 2개 초과의 티어들을 가졌다면, 프로그램 교란은 최하단 티어 위에 있는 각각의 티어들 내의 메모리 셀들에 영향을 줄 수 있다.

프로그램 교란의 다른 인자는, 데이터 패턴에 따라, 선택된 워드 라인과 인접한 워드 라인 사이에 형성될 수 있는 채널 구배이다. 일부 경우들에서, 잔류 전자들을 가속하여 메모리 셀의 전하 트래핑 층 내로의 그들의 이동을 용이하게 하는 비교적 큰 채널 구배가 형성될 수 있다.

본 명세서에서 제공되는 기법들은 상기 및 다른 문제들을 해결한다. 일 태양에서, 계면 비선택된 워드 라인들의 전압들은, 비-계면 비선택된 워드 라인들 및 선택된 워드 라인의 전압들이 패스 전압으로 증가되기 전에 패스 전압으로 증가된다. 이는 하부 티어 내의 잔류 전자들이 NAND 스트링의 드레인 단부 및 비트 라인을 향해 계면을 통해 전이할 시간을 더 많이 가질 수 있게 한다. 이는 지연 기반 대응책이다.

다른 태양에서, 계면 비선택된 워드 라인들의 전압들을 증가시키는 시간에 대한, 비-계면 비선택된 워드 라인들의 전압들을 증가시키는 데 있어서의 지연은 온도의 함수이다. 예를 들어, 온도들이 상대적으로 높을 때 프로그램 교란이 가능성이 더 클 수 있으며, 따라서, 지연은 온도가 더 클 때 더 크다.

다른 태양에서, 계면 비선택된 워드 라인들(예컨대, 도 5의 WLDL 및 WLDU)의 패스 전압들은 비-계면 비선택된 워드 라인들(예컨대, 도 5의 WL0 내지 WL47 및 WL48 내지 WL95)의 패스 전압들보다 높아서, 계면에 더 큰 프린징 전기장을 제공한다.

다른 태양에서, 계면 위의 계면 비선택된 워드 라인(예컨대, WLDU)의 패스 전압은 계면 아래의 계면 비선택된 워드 라인(예컨대, WLDL)의 패스 전압보다 낮아서, 더 좁은 메모리 홀 직경을 처리한다.

다른 태양에서, 계면 비선택된 워드 라인들의 전압들은 프로그램 단계 전체에 걸쳐서 0 V와 같은 턴-오프(turn-off) 전압으로 유지되어, 하부 티어 내의 잔류 전자들이 상부 티어에 도달하는 것을 차단한다. 이 경우에, 연관된 메모리 셀들에 대해 프로그램 교란을 야기할 수 있는 계면 비선택된 워드 라인들에 인접한 큰 채널 구배를 생성하는 것을 피하기 위해 추가 조치가 취해질 수 있다. 추가 조치는 WLDL 및 WLDU에 인접한 비선택된 워드 라인들에 대해 패스 전압을 Vpass_low로 감소시키는 것을 수반할 수 있다. 이러한 비선택된 워드 라인들은 도 5에서 각각 WL47 및 WL48이다. 공칭 패스 전압(Vpass > Vpass_low)이 나머지 비-계면 비선택된 워드 라인들(예컨대, WL0 내지 WL46 및 WL49 내지 WL95)에 인가될 수 있다. 이러한 접근법은 전자 차단(electron blocking) 대응책이며, 유리하게는, 프로그래밍 시간에 있어서의 임의의 지연을 회피시킨다.

상기에서 논의된 프로그램 교란 대응책들은 스택에서의 선택된 워드 라인의 위치의 함수로서 선택적으로 구현될 수 있다. 이는 임의의 지연들을 최소화하는 것을 돕는다. 예를 들어, 대응책은 선택된 워드 라인이 상부 티어에 있지만 하부 티어에는 있지 않을 때 구현될 수 있다. 다른 접근법에서, 대응책은, 선택된 워드 라인이 상부 티어에 있고 적어도 하나의 다른 데이터 워드 라인에 의해 계면으로부터 분리될 때 구현될 수 있다. 다른 접근법에서, 선택된 워드 라인이 상부 티어의 하단 반부 또는 다른 하부 부분에 있을 때 대응책이 구현될 수 있는데, 이는 상부 티어의 이러한 부분이 상부 티어의 상부 부분보다 주입 타입의 프로그램 교란에 더 민감할 수 있기 때문이다.

이들 및 다른 특징부들이 하기에서 추가로 논의된다.

도 1a는 예시적인 메모리 디바이스의 블록도이다. 비휘발성 저장 시스템과 같은 메모리 디바이스(100)는 칩 또는 집적 회로로도 지칭되는 하나 이상의 메모리 다이(108)를 포함할 수 있다. 메모리 다이(108)는 메모리 셀들의 메모리 구조물(126), 예컨대, 메모리 셀들의 어레이, 제어 회로부(110), 및 판독/기록 회로들(128)을 포함한다. 메모리 구조물(126)은 로우(row) 디코더(124)를 통해 워드 라인들에 의해 그리고 컬럼(column) 디코더(132)를 통해 비트 라인들에 의해 어드레싱가능하다. 일 실시예에서, 메모리 구조물은 하나 이상의 평면들에 배열된 메모리 셀들의 블록들을 포함한다. 예를 들어, 블록들 BLK0 내지 BLKm-1이 평면들 P0 및 P1 각각에 배열된다. 평면은, 하나의 접근법에서, 평면 내의 각각의 블록에 공통인 확산층(예컨대, 도 3의 웰 영역(433))을 갖는 기판의 영역일 수 있다. 평면에서의 블록들은 전형적으로 비트 라인들의 공통 세트를 공유한다.

판독/기록 회로들(128)은 다수의 감지 블록들(51 내지 54)(감지 회로부)을 포함하고, 한 페이지의 메모리 셀들이 동시에 판독 또는 프로그래밍될 수 있게 한다. 전형적으로, 제어기(122)가 하나 이상의 메모리 다이들(108)과 동일한 메모리 디바이스(100)(예컨대, 착탈식 저장 카드) 내에 포함된다. 제어기는 메모리 다이와는 별개일 수 있다. 커맨드들 및 데이터가 데이터 버스(120)를 통하여 호스트(140)와 제어기(122) 사이에서 그리고 경로(118)를 통하여 제어기와 하나 이상의 메모리 다이(108) 사이에서 전달된다.

메모리 구조물은 2D 또는 3D일 수 있다. 메모리 구조물은 3D 어레이를 포함한 메모리 셀들의 하나 이상의 어레이를 포함할 수 있다. 메모리 구조물은 다수의 메모리 레벨들이, 개재된 기판들 없이, 웨이퍼와 같은 단일 기판 위에 형성되는 (그리고 그 내에는 형성되지 않는) 모놀리식(monolithic) 3D 메모리 구조물을 포함할 수 있다. 메모리 구조물은 실리콘 기판 위에 활성 영역이 배치된 메모리 셀들의 어레이들의 하나 이상의 물리적 레벨에 모놀리식으로 형성되는 임의의 타입의 비휘발성 메모리를 포함할 수 있다. 메모리 구조물은, 연관된 회로부가 기판 위에 있든 기판 내에 있든, 메모리 셀들의 동작과 연관된 회로부를 갖는 비휘발성 메모리 디바이스 내에 있을 수 있다.

제어 회로부(110)는 판독/기록 회로들(128)과 협력하여 메모리 구조물(126) 상에서 메모리 동작들을 수행하고, 상태 머신(112), 컬럼 리던던시 회로(111), 온-칩 어드레스 디코더(114), 온도 감지 회로(115), 전력 제어 모듈(116)(전력 제어 회로) 및 대응책 결정 회로(119)를 포함한다. 상태 머신(112)은 메모리 동작들의 칩-레벨 제어를 제공한다. 저장 영역(113)이, 예컨대, 동작 파라미터들 및 소프트웨어/코드를 위해 제공될 수 있다. 일 실시예에서, 상태 머신은 소프트웨어에 의해 프로그래밍가능하다. 다른 실시예들에서, 상태 머신은 소프트웨어를 사용하지 않고, 완전히 하드웨어(예컨대, 전기 회로들)로 구현된다.

컬럼 리던던시 회로는 결함이 있는 일차 NAND 스트링들을 대체하는 예비 NAND 스트링들 사이에 매핑을 제공한다. 온-칩 어드레스 디코더(114)는 호스트 또는 메모리 제어기에 의해 사용되는 어드레스와 디코더들(124, 132)에 의해 사용되는 하드웨어 어드레스 사이에 어드레스 인터페이스를 제공한다. 온도 감지 회로(115)는 온도를 결정하는 데 사용될 수 있고, 이어서 온도는 지연을 결정하기 위해 전압 타이밍 회로에 의해 사용될 수 있다. 또한, 도 11b를 참조한다. 전력 제어 모듈(116)은 메모리 동작들 동안 워드 라인들, 선택 게이트 라인들, 비트 라인들 및 소스 라인들에 공급되는 전력 및 전압들을 제어한다. 그것은 워드 라인들, SGS 및 SGD 트랜지스터들 및 소스 라인들을 위한 드라이버들을 포함할 수 있다. 또한, 도 3을 참조한다. 감지 블록들은 하나의 접근법에서 비트 라인 드라이버들을 포함할 수 있다.

전력 제어 모듈은 전압 신호를 인가할 때를 결정하는 데 사용되는 데이터를 저장하는 전압 타이밍 회로(117)를 포함할 수 있다. 예를 들어, 데이터는, 프로그램 교란 대응책으로서, 계면 비선택된 워드 라인들의 전압들의 증가에 대한, 비-계면 비선택된 워드 라인들의 전압들을 증가시키는 데 있어서의 지연의 양을 나타낼 수 있다. 도 12 및 도 13, 예를 들어 전압 신호들을 참조한다. 지연은, 예를 들어, 프로그램 루프의 프로그램 단계의 시작 시에 구현될 수 있다.

전압 타이밍 회로(117)는 본 명세서에 기술된 흐름도들의 프로세스들을 포함하는 본 명세서에 기술된 기법들을 수행하기 위한 하드웨어, 펌웨어 및/또는 소프트웨어로 구성될 수 있다.

대응책 결정 회로는, 프로그램 교란 대응책을 구현할지의 여부, 및 선택된 워드 라인(WL_sel) 위치 및 온도와 같은 인자들에 기초하여 구현할 대응책의 타입을 결정할 수 있다. 예를 들어, 회로는 프로그램 커맨드에서 제공되는 어드레스로부터 WL_sel의 식별자를 획득할 수 있고, WL_sel이 대응책이 수행되어야 하는 특정 범위의 워드 라인들 내에 있는지의 여부를 결정할 수 있다.

일부 구현예들에서, 컴포넌트들 중 일부가 조합될 수 있다. 다양한 설계들에서, 메모리 구조물(126) 이외의 컴포넌트들 중 하나 이상은 (단독으로 또는 조합하여) 본 명세서에 기술된 프로세스들의 단계들을 포함하는 본 명세서에 기술된 기법들을 수행하도록 구성된 적어도 하나의 제어 회로로 고려될 수 있다. 예를 들어, 제어 회로는 제어 회로부(110), 상태 머신(112), 디코더들(114, 132), 온도 감지 회로(115), 전력 제어 모듈(116), 대응책 결정 회로(119), 감지 블록들(51 내지 54), 판독/기록 회로들(128), 제어기(122) 등 중 임의의 하나 또는 이들의 조합을 포함할 수 있다.

오프-칩 제어기(122)(이는 일 실시예에서 전기 회로임)는 프로세서(122c), ROM(122a) 및 RAM(122b)과 같은 저장 디바이스들(메모리) 및 에러 정정 코드(ECC) 엔진(245)을 포함할 수 있다. ECC 엔진은 다수의 판독 에러들을 정정할 수 있다.

제어기(122) 또는 제어 회로부(110)는 도 11a의 흐름도의 프로세스들을 포함하는, 본 명세서에 기술된 프로세스들을 구현하기 위한 하드웨어, 펌웨어 및/또는 소프트웨어로 구성될 수 있다.

메모리 인터페이스(122d)가 또한 제공될 수 있다. ROM, RAM 및 프로세서와 통신 상태에 있는 메모리 인터페이스는 제어기와 메모리 다이 사이에 전기적 인터페이스를 제공하는 전기 회로이다. 예를 들어, 메모리 인터페이스는 신호들의 포맷 또는 타이밍을 변경시킬 수 있고, 버퍼를 제공할 수 있고, 서지(surge)들로부터 격리될 수 있고, I/O를 래칭(latching)할 수 있고, 등등일 수 있다. 프로세서는 메모리 인터페이스(122d)를 통하여 제어 회로부(110)(또는 메모리 다이의 임의의 다른 컴포넌트)로 커맨드들을 송출할 수 있다.

저장 디바이스는 한 세트의 명령어들과 같은 코드를 포함하고, 프로세서는 한 세트의 명령어들을 실행하여 본 명세서에서 설명되는 기능을 제공하도록 동작가능하다. 대안적으로 또는 추가적으로, 프로세서는 하나 이상의 워드 라인들 내의 메모리 셀들의 예약된 영역과 같은 메모리 구조물의 저장 디바이스(126a)로부터의 코드에 액세스할 수 있다.

예를 들어, 코드는 예컨대, 프로그래밍, 판독 및 소거 동작들을 위해 메모리 구조물에 액세스하기 위해 제어기에 의해 사용될 수 있다. 코드는 부트 코드 및 제어 코드(예를 들어, 한 세트의 명령어들)를 포함할 수 있다. 부트 코드는 부팅 또는 시동 프로세스 동안 제어기를 초기화하고 제어기가 메모리 구조물에 액세스할 수 있게 하는 소프트웨어이다. 코드는 하나 이상의 메모리 구조물을 제어하기 위해 제어기에 의해 사용될 수 있다. 전력공급 시, 프로세서(122c)는 실행을 위해 ROM(122a) 또는 저장 디바이스(126a)로부터 부트 코드를 페치(fetch)하고, 부트 코드는 시스템 컴포넌트들을 초기화하고 제어 코드를 RAM(122b)에 로딩한다. 일단 제어 코드가 RAM에 로딩되면, 그것은 프로세서에 의해 실행된다. 제어 코드는 메모리의 제어 및 할당, 명령어들의 처리의 우선 순위화, 및 입력 및 출력 포트들의 제어와 같은 기본 작업들을 수행하도록 드라이버들을 포함한다.

대체적으로, 제어 코드는 아래에서 추가로 논의되는 흐름도들의 단계들을 포함한 본 명세서에 기술된 기능들을 수행하기 위한, 그리고 아래에서 추가로 논의되는 것들을 포함한 전압 파형들을 제공하기 위한 명령어들을 포함할 수 있다. 제어 회로는 명령어들을 실행하여 본 명세서에 기술된 기능들을 수행하도록 구성될 수 있다.

일 실시예에서, 호스트는 하나 이상의 프로세서들, 본 명세서에 기술된 방법들을 수행하도록 하나 이상의 프로세서들을 프로그래밍하기 위한 프로세서 판독 가능 코드(예를 들어, 소프트웨어)를 저장하는 하나 이상의 프로세서 판독 가능 저장 디바이스들(RAM, ROM, 플래시 메모리, 하드 디스크 드라이브, 솔리드 스테이트 메모리)을 포함하는 컴퓨팅 디바이스(예를 들어, 랩톱, 데스크톱, 스마트폰, 태블릿, 디지털 카메라)이다. 호스트는 또한, 하나 이상의 프로세서들과 통신하는 추가 시스템 메모리, 하나 이상의 입력/출력 인터페이스들 및/또는 하나 이상의 입력/출력 디바이스들을 포함할 수 있다.

NAND 플래시 메모리에 더하여 다른 타입의 비휘발성 메모리가 또한 사용될 수 있다.

반도체 메모리 디바이스들은 "DRAM"(dynamic random access memory) 또는 "SRAM"(static random access memory) 디바이스들과 같은 휘발성 메모리 디바이스들, "ReRAM"(resistive random access memory), "EEPROM"(electrically erasable programmable read only memory), 플래시 메모리(이는 또한 EEPROM의 서브세트로 간주될 수 있음), "FRAM"(ferroelectric random access memory), 및 "MRAM"(magnetoresistive random access memory)과 같은 비휘발성 메모리 디바이스들, 및 정보를 저장할 수 있는 다른 반도체 요소들을 포함한다. 메모리 디바이스의 각각의 타입은 상이한 구성을 가질 수 있다. 예를 들어, 플래시 메모리 디바이스들은 NAND 또는 NOR 구성으로 구성될 수 있다.

메모리 디바이스들은 수동 요소 및/또는 능동 요소로부터, 임의의 조합으로 형성될 수 있다. 비제한적인 예로서, 수동 반도체 메모리 요소들은 ReRAM 디바이스 요소들을 포함하며, 이는 일부 실시예들에서, 안티-퓨즈(anti-fuse) 또는 상변화 재료와 같은 저항성 스위칭 저장 요소, 및 선택적으로, 다이오드 또는 트랜지스터와 같은 스티어링 요소(steering element)를 포함한다. 또한, 비제한적 예로서, 능동 반도체 메모리 요소들은 EEPROM 및 플래시 메모리 디바이스 요소들을 포함하며, 이는 일부 실시예들에서, 플로팅 게이트, 전도성 나노입자들, 또는 전하 저장 유전체 재료와 같은, 전하 저장 영역을 포함하는 요소들을 포함한다.

다수의 메모리 요소들은 그들이 직렬로 접속되도록 또는 각각의 요소가 개별적으로 액세스가능하도록 구성될 수 있다. 비제한적인 예로서, NAND 구성의 플래시 메모리 디바이스들(NAND 메모리)은 전형적으로 직렬로 접속된 메모리 요소들을 포함한다. NAND 스트링은, SG 트랜지스터들 및 메모리 셀들을 포함하는 직렬로 접속된 트랜지스터들의 세트의 일례이다.

NAND 메모리 어레이는 어레이가 다수의 메모리 스트링들 - 그들 중 하나의 스트링은 단일 비트 라인을 공유하고 그룹으로서 액세스되는 다수의 메모리 요소들로 구성됨 - 로 구성되도록 구성될 수 있다. 대안적으로, 메모리 요소들은 각각의 요소가 개별적으로 액세스가능하도록 구성될 수 있다 - 예컨대, NOR 메모리 어레이. NAND 및 NOR 메모리 구성들은 예들이고, 메모리 요소들은 달리 구성될 수 있다.

기판 내에 그리고/또는 기판 위에 위치된 반도체 메모리 요소들은 2D 메모리 구조물 또는 3D 메모리 구조물과 같이, 2차원 또는 3차원으로 배열될 수 있다. 2D 메모리 구조물에서, 반도체 메모리 요소들은 단일 평면 또는 단일 메모리 디바이스 레벨로 배열된다. 전형적으로, 2D 메모리 구조물에서, 메모리 요소들은, 메모리 요소들을 지지하는 기판의 주 표면에 실질적으로 평행하게 연장되는 평면(예컨대, x-y 방향 평면) 내에 배열된다. 기판은 메모리 요소들의 층이 상부에 또는 내부에 형성되는 웨이퍼일 수 있거나, 또는 그것은 메모리 요소들이 형성된 후에 메모리 요소들에 부착되는 캐리어 기판일 수 있다. 비제한적인 예로서, 기판은 실리콘과 같은 반도체를 포함할 수 있다.

메모리 요소들은, 복수의 로우들 및/또는 컬럼들에서와 같이, 순서화된 어레이에서의 단일 메모리 디바이스 레벨로 배열될 수 있다. 그러나, 메모리 요소들은 비정규(non-regular) 또는 비직교 구성들로 배열될 수 있다. 메모리 요소들은 각각 비트 라인들 및 워드 라인들과 같은 2개 이상의 전극들 또는 콘택트 라인들을 가질 수 있다.

3D 메모리 어레이는 메모리 요소들이 다수의 평면들 또는 다수의 메모리 디바이스 레벨들을 차지하도록 배열되고, 그에 의해 구조물을 3차원으로 (즉, x, y 및 z 방향들로 - 여기서, z 방향은 기판의 주 표면에 실질적으로 수직이고, x 및 y 방향들은 기판의 주 표면에 실질적으로 평행함) 형성한다.

비제한적인 예로서, 3D 메모리 구조물은 다수의 2D 메모리 디바이스 레벨들의 스택으로서 수직으로 배열될 수 있다. 다른 비제한적인 예로서, 3D 메모리 어레이는 각각의 컬럼이 다수의 메모리 요소들을 갖는 다수의 수직 컬럼들(예컨대, 기판의 주 표면에 실질적으로 수직으로, 즉, y 방향으로 연장된 컬럼들)로서 배열될 수 있다. 컬럼들은 2D 구성으로, 예컨대, x-y 평면 내에 배열될 수 있어서, 요소들이 다수의 수직으로 적층된 메모리 평면들 상에 있는, 메모리 요소들의 3D 배열을 생성할 수 있다. 3차원의 메모리 요소들의 다른 구성들이 또한 3D 메모리 어레이를 구성할 수 있다.

비제한적인 예로서, 3D NAND 메모리 어레이에서, 메모리 요소들은 함께 커플링되어, 단일 수평(예컨대, x-y) 메모리 디바이스 레벨 내의 NAND 스트링을 형성할 수 있다. 대안적으로, 메모리 요소들은 함께 커플링되어, 다수의 수평 메모리 디바이스 레벨들을 가로질러 가는 수직 NAND 스트링을 형성할 수 있다. 일부 NAND 스트링들이 메모리 요소들을 단일 메모리 레벨로 포함하는 한편 다른 스트링들은 다수의 메모리 레벨들을 통하여 걸쳐 있는 메모리 요소들을 포함하는 다른 3D 구성들이 구상될 수 있다. 3D 메모리 어레이들은 또한 NOR 구성으로 그리고 ReRAM 구성으로 설계될 수 있다.

전형적으로, 모놀리식 3D 메모리 어레이에서, 하나 이상의 메모리 디바이스 레벨들이 단일 기판 위에 형성된다. 선택적으로, 모놀리식 3D 메모리 어레이는 또한, 적어도 부분적으로 단일 기판 내에 하나 이상의 메모리 층들을 가질 수 있다. 비제한적인 예로서, 기판은 실리콘과 같은 반도체를 포함할 수 있다. 모놀리식 3D 어레이에서, 어레이의 각각의 메모리 디바이스 레벨을 구성하는 층들은 전형적으로 어레이의 하부 메모리 디바이스 레벨들의 층들 상에 형성된다. 그러나, 모놀리식 3D 메모리 어레이의 인접한 메모리 디바이스 레벨들의 층들이 공유될 수 있거나 메모리 디바이스 레벨들 사이에 개재하는 층들을 가질 수 있다.

2D 어레이들은 별도로 형성되고 이어서 함께 패키징되어 다수의 메모리 층들을 갖는 비-모놀리식 메모리 디바이스를 형성할 수 있다. 예를 들어, 비-모놀리식 적층된 메모리들은, 별개의 기판들 상에 메모리 레벨들을 형성하고 이어서 메모리 레벨들을 서로 적층함으로써 구성될 수 있다. 기판들은 적층 이전에 메모리 디바이스 레벨들로부터 박화되거나 제거될 수 있지만, 메모리 디바이스 레벨들은 초기에 별개의 기판들 위에 형성되기 때문에, 생성된 메모리 어레이들은 모놀리식 3D 메모리 어레이들이 아니다. 또한, 다수의 2D 메모리 어레이들 또는 3D 메모리 어레이들(모놀리식 또는 비-모놀리식)이 별개의 칩들 상에 형성되고 이어서 함께 패키징되어 적층형 칩 메모리 디바이스를 형성할 수 있다.

연관된 회로부가 전형적으로 메모리 요소들의 동작을 위해 그리고 메모리 요소들과의 통신을 위해 요구된다. 비제한적인 예로서, 메모리 디바이스들은 프로그래밍 및 판독과 같은 기능들을 달성하기 위해 메모리 요소들을 제어하고 구동하는 데 사용되는 회로부를 가질 수 있다. 이러한 연관된 회로부는 메모리 요소들과 동일한 기판 상에 그리고/또는 별개의 기판 상에 있을 수 있다. 예를 들어, 메모리 판독-기록 동작들을 위한 제어기는 별개의 제어기 칩 상에 그리고/또는 메모리 요소들과 동일한 기판 상에 위치될 수 있다.

당업자는, 이러한 기술이 설명된 2D 및 3D의 예시적인 구조물들로 제한되는 것이 아니라 본 명세서에 기술된 바와 같은 그리고 당업자에 의해 이해되는 바와 같은 본 기술의 사상 및 범주 내의 모든 관련된 메모리 구조물들을 포함한다는 것을 인식할 것이다.

도 1b는 도 1a의 온도 감지 회로(115)의 일례를 도시한다. 회로는 pMOSFET들(131a, 131b, 134), 양극성 트랜지스터들(133a, 133b) 및 저항기들(R1, R2, R3)을 포함한다. I1, I2 및 I3은 전류들을 나타낸다. Voutput은 아날로그-디지털(ADC) 변환기(129)에 제공되는 온도 기반 출력 전압이다. Vbg는 온도 독립(temperature-independent) 전압이다. 전압 레벨 생성 회로(135)는 Vbg를 사용하여 다수의 전압 레벨들을 설정한다. 예를 들어, 기준 전압은 저항 분할기 회로에 의해 여러 레벨들로 분할될 수 있다.

ADC는 Voutput을 전압 레벨들과 비교하고 전압 레벨들 중에서 가장 가까운 매칭물을 선택하여, 대응하는 디지털 값(VTemp)을 프로세서(122c)로 출력한다. 이는 메모리 디바이스의 온도를 나타내는 데이터이며, 예를 들어, 대응책 결정 회로(119)에 의해 사용될 수 있다. 또한, 도 11b를 참조한다. ROM 퓨즈들(123)은 하나의 접근법에서 매칭 전압 레벨을 온도에 상관시키는 데이터를 저장한다. 이어서, 프로세서는 온도를 이용하여, 예컨대 PL 및 Vpgm 전이 설정 회로 및 Vpass_el 설정 회로를 사용함으로써 메모리 디바이스에서의 온도 기반 파라미터들을 설정한다.

Vbg는 트랜지스터(131b)에 걸친 베이스-이미터 전압(Vbe) 및 저항기(R2)에 걸친 전압 강하를 추가함으로써 얻어진다. 양극성 트랜지스터(133a)는 트랜지스터(133b)보다 (인자 N 만큼) 더 큰 면적을 갖는다. PMOS 트랜지스터들(131a, 131b)은 크기가 동일하고 전류 미러 구성으로 배열되어 전류들(I1, I2)이 실질적으로 동일하다. Vbg=Vbe+R2xI2이고 I1=Ve/R1이므로, I2=Ve/R1이다. 결과적으로, Vbg=Vbe+R2xkT ln(N)/R1xq이며, 여기서, T는 온도이고, k는 볼츠만 상수(Boltzmann's constant)이고, q는 전하의 단위이다. 트랜지스터(134)의 소스는 공급 전압(Vdd)에 연결되고, 트랜지스터의 드레인과 저항기(R3) 사이의 노드는 출력 전압(Voutput)이다. 트랜지스터(134)의 게이트는 트랜지스터들(131a, 131b)의 게이트들과 동일한 단자에 연결되고, 트랜지스터(134)를 통하는 전류는 트랜지스터들(131a, 131b)을 통하는 전류를 그대로 반영한다(mirror).

도 2는 도 1의 감지 블록(51)의 일 실시예를 도시하는 블록도이다. 개별 감지 블록(51)은 감지 회로들(60 내지 63) 또는 감지 증폭기들로 지칭되는 하나 이상의 코어 부분들, 및 관리 회로(190)로 지칭되는 공통 부분으로 분할된다. 일 실시예에서, 각각의 비트 라인/NAND 스트링에 대한 별개의 감지 회로 및 한 세트의 다수의, 예컨대 4개 또는 8개의 감지 회로들에 대한 하나의 공통 관리 회로(190)가 있을 것이다. 그룹 내의 감지 회로들 각각은 데이터 버스(172)를 통해 연관된 관리 회로와 통신한다. 따라서, 한 세트의 저장 요소들의 감지 회로들과 통신하는 하나 이상의 관리 회로들이 있다.

감지 회로(60)는, 일례로서, 접속된 비트 라인 내의 전도 전류가 사전결정된 임계 레벨을 초과하는지 또는 그 미만인지를 결정함으로써 감지를 수행하는 감지 회로부(170)를 포함한다. 감지 회로부는 감지 동안 충전되는 감지 노드(171)를 포함할 수 있다. 감지 노드의 감쇠량은 메모리 셀이 전도성 상태에 있는지 비전도성 상태에 있는지를 결정하는 데 사용된다. 감지 회로(60)는 또한 접속된 비트 라인 상의 전압 조건을 설정하는 데 사용되는 비트 라인 래치(184)를 포함한다. 예를 들어, 비트 라인 래치에 래칭된 사전결정된 상태는 접속된 비트 라인이 프로그램 금지를 지정하는 상태(예컨대, 1.5 내지 3 V)로 풀링(pulling)되게 할 것이다. 예로서, 플래그(flag)=0은 프로그래밍을 금지할 수 있는 반면, 플래그=1은 프로그래밍을 금지하지 않는다. 프로그램 동작 동안, 플래그는 (선택된 NAND 스트링에 접속된) 선택된 비트 라인에 대한 전압 VBL_sel, 또는 (비선택된 NAND 스트링에 접속된) 비선택된 비트 라인에 대한 전압 VBL_unsel을 비트 라인에 전달하도록 구성된 비트 라인(BL) 셀렉터(173)에 제공될 수 있다. VBL_unsel, 예컨대, 2 V는 프로그래밍을 금지하는 반면, VBL_sel, 예컨대, 0 V는 프로그래밍을 금지하지 않는다.

감지 동작 동안, BL 셀렉터는 감지 전압 VBL_sense, 예컨대, 2 V를 트랜지스터(55)로 전달하여 비트 라인을 충전할 수 있다. 트랜지스터(55)는 비트 라인과 감지 회로부 사이에 제공되어, 감지 동작 동안 비트 라인의 전압을 클램핑할 수 있다. Vbl은 제어 게이트 전압 Vblc 마이너스 트랜지스터의 Vth와 동일한 레벨로 클램핑된다. 예를 들어, Vbl은 2-1 = 1 V로 클램핑될 수 있다. VBL_sense는 트랜지스터의 드레인에 인가되고, Vbl은 소스-팔로워로서 작용하는 트랜지스터의 소스에서 제공된다.

관리 회로(190)는 프로세서(192), 데이터 래치들(194 내지 197)의 4개의 예시적인 세트들, 및 데이터 래치들(194)의 세트와 데이터 버스(120) 사이에 커플링된 I/O 인터페이스(196)를 포함한다. 예를 들어, 개별 래치들 LDL, MDL 및 UDL을 포함하는 데이터 래치들의 하나의 세트가 각각의 감지 회로에 대해 제공될 수 있다. 일부 경우들에서, 추가 데이터 래치들이 사용될 수 있다. LDL은 데이터의 하부 페이지에 대한 비트를 저장하고, MDL은 데이터의 하부 페이지에 대한 비트를 저장하고, UDL은 데이터의 상부 페이지에 대한 비트를 저장한다. 이것은 저장 요소당 8-레벨 또는 3-비트 메모리 디바이스 내에 있다. 비트 라인당 하나의 추가 데이터 래치가 저장 요소당 각각의 추가 데이터 비트에 대해 제공될 수 있다.

프로세서(192)는, 예를 들어, 감지된 저장 요소에 저장된 데이터를 결정하고 결정된 데이터를 데이터 래치들의 세트에 저장하기 위해, 계산을 수행한다. 데이터 래치들(194 내지 197)의 각각의 세트는 판독 동작 동안 프로세서(192)에 의해 결정된 데이터 비트들을 저장하는 데, 그리고 기록 데이터가 메모리 내로 프로그래밍되려는 것으로 나타내는 프로그램 동작 동안 데이터 버스(120)로부터 불러오는 데이터 비트들을 저장하는 데 사용된다. I/O 인터페이스(196)는 데이터 래치들(194 내지 197)과 데이터 버스(120) 사이에 인터페이스를 제공한다.

판독 동안, 시스템의 동작은 어드레싱된 저장 요소에 대한 상이한 제어 게이트 전압들의 공급을 제어하는 상태 머신(112)의 제어 하에 있다. 그것이 메모리에 의해 지원되는 다양한 메모리 상태들에 대응하는 다양한 사전정의된 제어 게이트 전압들을 통해 스텝형으로 진행됨에 따라, 감지 회로는 이들 전압들 중 하나에서 트리핑할 수 있고, 대응하는 출력이 데이터 버스(172)를 통해 감지 회로로부터 프로세서(192)에 제공될 것이다. 그 시점에서, 프로세서(192)는 감지 회로의 트리핑 이벤트(들) 및 상태 머신으로부터 입력 라인들(193)을 통해 인가된 제어 게이트 전압에 대한 정보를 고려하여 결과적인 메모리 상태를 결정한다. 이어서, 그것은 메모리 상태에 대한 이진 인코딩을 계산하고, 결과의 데이터 비트들을 데이터 래치들(194 내지 197)에 저장한다. 관리 회로(190)의 다른 실시예에서, 비트 라인 래치는, 감지 회로의 출력을 래칭하기 위한 래치로서, 그리고 또한, 전술된 바와 같은 비트 라인 래치로서의 이중 기능을 담당한다.

일부 구현예들은 다수의 프로세서들(192)을 포함할 수 있다. 일 실시예에서, 각각의 프로세서(192)는 출력 라인(도시되지 않음)을 포함하여 출력 라인들 각각이 함께 와이어드-OR(wired-OR)되게 한다. 일부 실시예들에서, 출력 라인들은 와이어드-OR 라인에 접속되기 전에 반전된다. 이러한 구성은, 와이어드-OR를 수신하는 상태 머신이, 프로그래밍되고 있는 모든 비트들이 원하는 레벨에 도달했을 때를 결정할 수 있기 때문에, 프로그램 검증 테스트 동안 프로그래밍 프로세스가 완료될 때의 빠른 결정을 가능하게 한다. 예를 들어, 각각의 비트가 그의 원하는 레벨에 도달했을 때, 그 비트에 대한 로직 0이 와이어드-OR 라인으로 전송될 것이다(또는 데이터 1이 반전된다). 모든 비트들이 데이터 0 (또는 반전된 데이터 1)을 출력할 때, 상태 머신은 프로그래밍 프로세스를 종료하는 것을 알고 있다. 각각의 프로세서가 8개의 감지 회로들과 통신하기 때문에, 상태 머신은 와이어드-OR 라인을 8회 판독할 필요가 있거나, 또는 상태 머신이 와이어드-OR 라인을 1회만 판독하면 되도록 로직이 프로세서(192)에 추가되어 연관된 비트 라인들의 결과들을 누산한다. 유사하게, 로직 레벨들을 정확하게 선택함으로써, 전반적인 상태 머신은 제1 비트가 그의 상태를 변경하는 때를 검출할 수 있고 그에 따라서 알고리즘들을 변경할 수 있다.

메모리 셀들에 대한 프로그램 또는 검증 동작들 동안, 프로그래밍될 데이터(기록 데이터)는 데이터 버스(120)로부터 데이터 래치들(194 내지 197)의 세트에, LDL, MDL 및 UDL 래치들에, 저장 요소당 3비트 구현예에 저장된다.

프로그램 동작은, 상태 머신의 제어 하에서, 어드레싱된 저장 요소들의 제어 게이트들에 인가되는 일련의 프로그래밍 전압 펄스들을 포함한다. 도 14를 참조한다. 각각의 프로그램 전압에 뒤이어, 저장 요소가 원하는 메모리 상태로 프로그래밍되었는지를 결정하기 위해 재판독(검증)이 따른다. 일부 경우들에서, 프로세서(192)는 원하는 메모리 상태에 대한 재판독된 메모리 상태를 모니터링한다. 두 상태가 일치할 때, 프로세서(192)는 비트 라인 래치를 설정하여 비트 라인이 프로그램 금지를 나타내는 상태로 풀링되게 한다. 이것은, 비트 라인에 커플링된 저장 요소가 추가로 프로그래밍하는 것을, 프로그램 펄스들이 그의 제어 게이트에 나타나더라도, 금지한다. 다른 실시예들에서, 프로세서는 초기에 비트 라인 래치를 로딩하고, 감지 회로부는 검증 프로세스 동안 비트 라인 래치를 금지 값(inhibit value)으로 설정한다.

데이터 래치들(194 내지 197)의 각각의 세트는 각각의 감지 회로에 대한 데이터 래치들의 스택으로서 구현될 수 있다. 일 실시예에서, 감지 회로(60)당 3개의 데이터 래치들이 있다. 일부 구현예들에서, 데이터 래치들은 그에 저장된 병렬 데이터가 데이터 버스(120)에 대한 직렬 데이터로 변환되도록, 그리고 그 반대로 되도록 시프트 레지스터로서 구현된다. 저장 요소들의 판독/기록 블록에 대응하는 데이터 래치들 모두는, 데이터의 블록이 직렬 전송(serial transfer)에 의해 입력 또는 출력될 수 있도록, 블록 시프트 레지스터를 형성하기 위해 함께 연결될 수 있다. 특히, 판독/기록 회로들의 뱅크는 그의 데이터 래치들의 세트 각각이, 이들이 마치 전체 판독/기록 블록에 대한 시프트 레지스터의 일부인 것처럼, 순차적으로 데이터 버스 내로 또는 데이터 버스 외부로 데이터를 시프트하도록 구성된다.

데이터 래치들은 연관된 저장 요소가 프로그램 동작들에서 소정의 이정표들(mileposts)에 도달했을 때를 식별한다. 예를 들어, 래치들은 저장 요소의 Vth가 특정 검증 전압 미만인 것을 식별할 수 있다. 데이터 래치들은 저장 요소가 데이터의 페이지로부터 하나 이상의 비트들을 현재 저장하는지의 여부를 나타낸다. 예를 들어, LDL 래치들은 하부 페이지의 데이터를 저장하는 데 사용될 수 있다. LDL 래치는 하부 페이지 비트가 연관된 저장 요소에 저장될 때 (예를 들어, 0에서 1로) 플립된다. 중간 또는 상부 페이지 비트가 각각 연관된 저장 요소에 저장될 때 MDL 또는 UDL 래치가 플립된다. 이는, 연관된 저장 요소가 프로그래밍을 완료할 때, 예컨대 그의 Vth가 VvA 내지 VvG와 같은 타깃 검증 전압을 초과할 때 일어난다(도 9 참조).

도 3은 메모리 셀들의 블록들에 전압들을 제공하기 위한 도 1a의 전력 제어 모듈(116)의 예시적인 구현예를 도시한다. 이러한 예에서, 메모리 구조물(126)은 4개의 관련 블록들 BLK_0 내지 BLK_3의 세트(410), 및 4개의 관련 블록들 BLK_4 내지 BLK_7의 다른 세트(411)를 포함한다. 블록은 하나 이상의 평면들에 있을 수 있다. 도 1a의 로우 디코더(124)는 패스 트랜지스터들(422)을 통해 워드 라인들 및 각각의 블록의 선택 게이트들에 전압들을 제공한다. 로우 디코더는 로우 디코더에 블록들을 접속시키는 패스 트랜지스터들에 제어 신호를 제공한다. 하나의 접근법에서, 각 세트의 블록들의 패스 트랜지스터들은 공통 제어 게이트 전압에 의해 제어된다. 따라서, 한 세트의 블록에 대한 패스 트랜지스터들은 주어진 시간에 모두 온 상태(on) 또는 오프 상태(off)이다. 패스 트랜지스터들이 온 상태인 경우, 로우 디코더로부터의 전압이 각자의 제어 게이트 라인들 또는 워드 라인들에 제공된다. 패스 트랜지스터들이 오프 상태인 경우, 로우 디코더는 각자의 제어 게이트 라인들 또는 워드 라인들 상에서 전압이 플로팅되도록 각자의 제어 게이트 라인들 또는 워드 라인들로부터 분리된다.

예를 들어, 제어 게이트 라인(412)은 패스 트랜지스터들(413, 414, 415, 416)의 세트들에 접속되며, 이들은 이어서 각각 BLK_4, BLK_5, BLK_6 및 BLK_7의 제어 게이트 라인들에 접속된다. 제어 게이트 라인(417)은 패스 트랜지스터들(418, 419, 420, 421)의 세트들에 접속되며, 이들은 이어서 각각 BLK_0, BLK_1, BLK_2 및 BLK_3의 제어 게이트 라인들에 접속된다.

전형적으로, 프로그램 또는 판독 동작들은 한 번에 하나의 선택된 블록에서 그리고 블록의 하나의 선택된 서브블록에서 수행된다. 소거 동작이 선택된 블록 또는 서브블록에서 수행될 수 있다. 로우 디코더는 글로벌 제어 라인들(402)을 로컬 제어 라인들(403)에 접속시킬 수 있다. 제어 라인들은 전도성 경로들을 나타낸다. 전압들은 다수의 전압 드라이버들로부터 글로벌 제어 라인들 상에 제공된다. 전압 드라이버들 중 일부는 글로벌 제어 라인들에 접속되는 스위치들(450)에 전압들을 제공할 수 있다. 패스 트랜지스터들(424)은 전압 드라이버들로부터 스위치들(450)로 전압들을 통과시키도록 제어된다.

전압 드라이버들은, 프로그램 또는 판독 동작 동안 선택된 데이터 워드 라인 상에 전압을 제공하는 선택된 데이터 워드 라인(WL) 드라이버(447)를 포함할 수 있다. 전압 드라이버들은, 또한, 비선택된 데이터 워드 라인들에 대한 드라이버(448)를 포함할 수 있다. 이들은 선택된 워드 라인 이외의 나머지 비선택된 워드 라인들일 수 있다. 전압 드라이버들은, 또한, 상부 계면 워드 라인 WLDU 상에 전압들을 제공하는 상부 계면 워드 라인 드라이버(449), 및 하부 계면 워드 라인 WLDL 상에 전압들을 제공하는 하부 계면 워드 라인 드라이버(451)를 포함할 수 있다. 도 5를 참조한다. WLDU는 멀티-티어 스택의 계면에 인접하고 그 위에 있고, WLDL은 그 계면에 인접하고 그 아래에 있다.

전압 드라이버들은, 또한, 블록 내의 각각의 서브블록에 대한 별개의 SGD 드라이버들을 포함할 수 있다. 예를 들어, 도 7a에 도시된 바와 같은 BLK0에서, SGD 드라이버들(446, 446a, 446b, 446c)은, 각각, SB0 내지 SB3 내의 SGD(0) 내지 SGD(3)에 각각 제공될 수 있다. 하나의 옵션에서, 블록 내의 상이한 서브블록들에 대해 하나의 SGS 드라이버(445)가 공통적이다. 다른 옵션에서, 블록의 각각의 서브블록에 대해 별개의 SGS 드라이버들이 제공된다. 또한, 일부 경우들에서, 각각의 NAND 스트링에 다수의 SGD 트랜지스터들, 다수의 SGS 트랜지스터들, 다수의 드레인측 더미 메모리 셀들 및/또는 다수의 소스측 더미 메모리 셀들이 있을 수 있다. 이들 메모리 셀들 및 트랜지스터들을 프로그램 전압들 또는 다른 워드 라인 특정 파라미터들로 프로그래밍하는 데 있어서 최대 유연성을 제공하기 위해, 하나의 접근법에서, NAND 스트링에 각각의 선택 게이트 트랜지스터 및 더미 메모리 셀에 대한 별개의 드라이버가 있을 수 있다. 또는, 간결성을 위해, 다수의 SGD 트랜지스터들이 접속되고 공통적으로 구동될 수 있고, 다수의 SGS 트랜지스터들이 접속되고 공통적으로 구동될 수 있고, 다수의 드레인측 더미 메모리 셀들이 접속되고 공통적으로 구동될 수 있고, 다수의 소스측 더미 메모리 셀들이 접속되고 공통적으로 구동될 수 있다.

로우 디코더를 포함하는 다양한 컴포넌트들은 상태 머신(112) 또는 제어기(122)와 같은 제어기로부터 커맨드들을 수신하여 본 명세서에 기술된 기능들을 수행할 수 있다.

하나의 접근법에서, 웰 영역(433)은 블록들에 공통적이며, 전압 드라이버(430)에 의해 구동될 수 있다. 한 세트의 비트 라인들이 또한 블록들에 의해 공유된다. 프로그램 동작 동안, BL_sel 비트 라인 전압 드라이버(440)는 선택된 비트 라인들에 전압들을 제공하고, BL_unsel 비트 라인 전압 드라이버(440a)는 비선택된 비트 라인들에 전압들을 제공한다. 감지 동작 동안, BL_sense 비트 라인 전압 드라이버(440b)는 비트 라인들에 전압들을 제공한다.

도 4 내지 도 8에 도시된 것과 같은 적층형 메모리 디바이스에서, 접속된 메모리 셀들의 세트들은, 기판으로부터 수직 상향으로 연장되는 NAND 스트링들에 배열될 수 있다. 하나의 접근법에서, 각각의 NAND 스트링의 하단(또는 소스 단부)은 웰 영역과 접촉하고, 각각의 NAND 스트링의 상단 단부(또는 드레인 단부)는 각자의 비트 라인에 접속된다. 수직 연장 NAND 스트링들은 플로팅 채널을 갖는다.

도 4는 도 1a의 메모리 구조물(126)의 예시적인 3D 구성의 블록들의 세트를 포함하는 메모리 디바이스(500)의 사시도이다. 기판(501) 상에는, 메모리 셀들(저장 요소들)의 예시적인 블록들(BLK0, BLK1, BLK2, BLK3), 및 블록들에 의한 사용을 위한 회로부를 갖는 주변 영역들이 있다. 주변 영역(504)이 각각의 블록의 에지를 따라서 이어지는 한편, 주변 영역(505)은 블록들의 세트의 단부에 있다. 회로부는 블록들의 제어 게이트 층들, 비트 라인들 및 소스 라인들에 접속될 수 있는 전압 드라이버들을 포함할 수 있다. 하나의 접근법에서, 블록들 내의 공통 높이에 있는 제어 게이트 층들이 공통적으로 구동된다. 기판(501)은 또한, 블록들 아래의 회로부 및 회로부의 신호들을 반송하기 위한 전도성 경로들로 패턴화되는 하나 이상의 하부 금속 층들을 지지할 수 있다. 블록들은 메모리 디바이스의 중간 영역(502)에 형성된다. 메모리 디바이스의 상부 영역(503)에서, 하나 이상의 상부 금속 층들이 회로부의 신호들을 반송하기 위한 전도성 경로들로 패턴화된다. 각각의 블록은 메모리 셀들의 적층된 영역을 포함하며, 여기서 스택의 교번하는 레벨들은 워드 라인들을 표현한다. 하나의 가능한 접근법에서, 각각의 블록은 대향하는 티어형(tiered) 측면들을 가지며, 이로부터 수직 콘택트들이 상부 금속 층으로 상향으로 연장되어 전도성 경로들에 대한 접속부들을 형성한다. 일례로서 4개의 블록들이 도시되어 있지만, 2개 이상의 블록들이 사용되어, x-방향 및/또는 y-방향으로 연장될 수 있다.

하나의 가능한 접근법에서, 블록들은 평면 내에 있고, x-방향에서의 평면의 길이는 워드 라인들로의 신호 경로들이 하나 이상의 상부 금속 층들로 연장되는 방향(워드 라인 또는 SGD 라인 방향)을 표현하고, y-방향에서의 평면의 폭은 비트 라인들로의 신호 경로들이 하나 이상의 상부 금속 층들로 연장되는 방향(비트 라인 방향)을 표현한다. z-방향은 메모리 디바이스의 높이를 표현한다. 블록들은 또한 다수의 평면들로 배열될 수 있다.

도 5는 NAND 스트링들(700n, 710n)을 포함하는, 도 4의 BLK0의 일부분의 예시적인 단면도를 도시한다. 블록은 하부 티어(600)(예컨대, 제1 티어 또는 하단 티어) 및 상부 티어(601)(예컨대, 제2 티어 또는 상단 티어)를 포함하는 2개의 티어들에서의 교번하는 전도성 및 유전체 층들의 스택(610)을 포함한다. 티어들은 유전체 재료로 형성되는 계면(IF)(또는 계면 영역 또는 접합부)에 의해 분리된다. 전도성 층들은 SGS, WLDS, WL0 내지 WL47, WLDL, WLDU, WL48 내지 WL95, WLDD 및 SGD(0)를 포함한다. WLDS, WLDL, WLDU 및 WLDD는 사용자 데이터를 저장하기에 부적격한 더미 메모리 셀들에 접속된 전도성 층들 또는 더미 워드 라인들이고, WL0 내지 WL47은 사용자 데이터를 저장하기에 적격한 데이터 메모리 셀들에 접속된 하부 티어에서의 전도성 층들 또는 데이터 워드 라인들이고, WL48 내지 WL95는 상부 티어에서의 데이터 워드 라인들이다. 단지 일례로서, 스택은 96개의 데이터 워드 라인들을 포함하고, 데이터 워드 라인들은 2개의 티어들 사이에서 균일하게 분할된다. DL은 계면 외측의 예시적인 유전체 층이고, DLIF는 계면의 유전체 층이다.

WLDL 및 WLDU는 계면에 인접한 비선택된 워드 라인들의 예들이고, WL0 내지 WL47 및 WL48 내지 WL95는 각각 하부 및 상부 티어들에서의 계면에 비인접한 비선택된 워드 라인들의 예들이다.

NAND 스트링들 각각은 메모리 홀(618 또는 619)을 각각 포함하고, 이 메모리 홀은 워드 라인들에 인접한 메모리 셀들을 형성하는 재료들로 충전된다. 예를 들어, 도 6에 더 상세히 도시되어 있는 스택의 영역(622)을 참조한다.

스택은 기판(611) 상에 형성된다. 하나의 접근법에서, 웰 영역(433)(또한, 도 3 참조)은 기판 내의 n-타입 소스 확산층 또는 웰이다. 웰 영역은 블록에서의 메모리 셀들의 각각의 스트링의 소스 단부와 접촉한다. 하나의 가능한 구현예에서, n-타입 웰 영역(433)이 이어서 p-타입 웰 영역(611a)에 형성되고, 이 p-타입 웰 영역은 이어서 n-타입 웰 영역(611b)에 형성되고, 이 n-타입 웰 영역은 이어서 p-타입 반도체 기판(611c)에 형성된다. n-타입 소스 확산층은, 하나의 접근법에서, 평면 내의 모든 블록들에 의해 공유될 수 있고, 각각의 NAND 스트링의 소스 단부에 전압을 제공하는 소스 라인 SL을 형성할 수 있다.

NAND 스트링(700n)은 스택(610)의 하단(616b)에 소스 단부(613)를 그리고 스택의 상단(616a)에 드레인 단부(615)를 갖는다. 금속 충전 슬릿들(또한, 도 16g 참조)은 스택을 가로질러서 상호접속부들로서 주기적으로 제공될 수 있고, 이들은 스택을 관통하여 연장되어, 예컨대 소스 라인을 스택 위의 라인에 접속시킨다. 슬릿들은 워드 라인들의 형성 동안 사용될 수 있고, 후속으로, 금속으로 충전될 수 있다. 비아들은 하나의 단부에서 NAND 스트링들의 드레인 단부들에 그리고 다른 단부에서 비트 라인에 접속될 수 있다.

하나의 접근법에서, 메모리 셀들의 블록은 교번하는 제어 게이트 층들 및 유전체 층들의 스택을 포함하고, 메모리 셀들은 스택 내의 수직으로 연장되는 메모리 홀들에 배열된다.

하나의 접근법에서, 각각의 블록은, 수직 상호접속부들이 SGS, WL 및 SGD 층들을 포함하는 각각의 층에 접속되고 전압 드라이버들에 대한 수평 경로들로 상향으로 연장되는 테라스형(terraced) 에지를 포함한다. 또한, 도 16g를 참조한다.

절연재 충전 영역(614)이 블록을 서브블록들로 분리하며, 여기서 NAND 스트링들(700n, 710n)은 상이한 서브블록 내에 있다.

도 6은 도 5의 스택의 영역(622)의 확대도를 도시한다. 영역은 계면 아래의 3개의 워드 라인들 WL46, WL47 및 WLDL, 및 계면 위의 3개의 워드 라인들 WLDU, WL48 및 WL49를 포함한다. 대체로, NAND 스트링은 각자의 워드 라인들에 접속된 메모리 셀들을 포함한다. 이러한 예는 워드 라인들(WL49, WL48, WLDU, WLDL, WL47, WL46)에 각각 접속된 메모리 셀들(680a, 681a, 682a, 683a, 684a, 685a)을 포함한다. 워드 라인들 또는 워드 라인 층들은, 계면 외측의 두께 또는 높이 d1(제1 거리)을 각각 갖는 유전체 층들, 및 계면에서의 더 큰 두께 또는 높이 d2(제2 거리)를 갖는 DLIF에 의해 이격된다. d1 및 d2는, 또한, 셀간 거리들, 또는 z 또는 수직 축을 따르는 인접한 메모리 셀들 사이의 거리들이다. 하나의 접근법에서, d2는 높이 d1의 적어도 1.5 내지 4배이다. DLIF는 상하로 하나 이상의 별개의 층들에 침착된 유전체 재료들로 이루어진 집합된 층일 수 있다.

메모리 셀(682a)은 WLDU에 접속되며, 계면에 인접하고 그 위에 있다. 메모리 셀(683a)은 WLDL에 접속되며, 계면에 인접하고 그 아래에 있다. 이들은 계면 메모리 셀들이다. 제2 거리는 계면에 걸쳐 있다. 일부 경우들에서, 메모리 셀들(682a, 683a)은 계면을 따라서 채널 영역을 제어하는 데 있어서의 어려움으로 인해, 사용자 데이터를 저장하는 데 부적격한 더미 메모리 셀들로서 설정될 수 있다. WLDU 및 WLDL은 이러한 경우에 더미 워드 라인들이다.

스택의 각각의 티어를 관통하여 에칭되는 메모리 홀은 테이퍼진 형상을 갖는 데, 예컨대 상단에서 더 넓고 하단에서 더 좁다. 그 결과, 하단 티어 내의 상단 워드 라인 층 또는 메모리 셀에서의 메모리 홀 직경 dy는 상단 티어 내의 하단 워드 라인 층 또는 메모리 셀에서의 메모리 홀 직경 dx보다 크다. 직경 dz는 메모리 홀의 가장 넓은 영역을 나타낸다. 이러한 넓어진 영역은 하단 티어 내의 메모리 홀 부분에 대한 상단 티어의 메모리 홀 부분에서의 작은 오정렬을 수용하기 위해 사용된다. DLIF의 증가된 두께 d2는 프로세스 마진의 우려로 인해 제공되고, 또한 2개의 티어들 내의 메모리 홀 부분들 사이에 전이 영역을 제공함으로써 오정렬을 수용한다.

따라서, 메모리 홀의 직경은 메모리 홀의 높이를 따라서 도중에 급격히 변화된다.

다수의 층들 또는 필름들이 메모리 홀의 측벽을 따라서 침착될 수 있다. 층들은 계면에서의 변하는 직경에 순응할 수 있다. 예를 들어, 층들은 차단 산화물/블록 하이-k 재료(660a), 전하 트래핑 층(663a)(예컨대, 실리콘 질화물(Si3N4) 또는 다른 질화물), 터널링 층(664a)(예컨대, 산화물) 및 채널(665a) 층(예컨대, 폴리실리콘)을 포함할 수 있다. 유전체 코어(666)(예컨대, 실리콘 이산화물)가 메모리 홀의 나머지를 충전한다. 필러(618a) 또는 컬럼은 NAND 스트링의 활성 영역으로서 메모리 홀 내의 재료들에 의해 형성될 수 있다. 일례로서 WL49를 참조하면, 워드 라인 층은 금속 배리어(661a), 및 제어 게이트로서의 전도성 금속(662a)을 포함할 수 있다. 예를 들어, 제어 게이트들(690a, 691a, 692a, 693a, 694a, 695a)이 제공된다. NAND 스트링은 채널의 길이가 기판 상에 형성되지 않기 때문에 플로팅 바디 채널을 갖는 것으로 간주될 수 있다. 메모리 셀이 프로그래밍될 때, 전자들은 메모리 셀과 연관된 전하 트래핑 층의 일부에 저장된다. 이러한 전자들은 채널로부터 전하 트래핑 층 내로 그리고 터널링 층을 통해 인출된다. 메모리 셀의 Vth는 저장된 전하의 양에 비례하여 증가된다. 소거 동작 동안, 전자들이 채널로 복귀된다.

도 7a는 도 5의 2-티어 스택과 부합하는 3D 구성에서의 서브블록들 내의 NAND 스트링들의 예시적인 도면을 도시한다. 각각의 서브블록은 서로 접속된 다수의 NAND 스트링들 또는 메모리 셀들의 다른 세트들을 포함하는데, 여기서 하나의 예시적인 NAND 스트링이 각각의 서브블록에 대해 도시되어 있다. 세트 내의 메모리 셀들은 직렬로 서로 접속될 수 있다. 예를 들어, SB0, SB1, SB2 및 SB3은 예시적인 NAND 스트링들(700n, 710n, 720n, 730n)을 각각 포함한다. 이러한 예에서, 각각의 NAND 스트링은 하나의 SGD 트랜지스터, 하나의 드레인측 더미 메모리 셀, 96개의 데이터 메모리 셀들(여기서 48개는 계면(IF) 위에 있고, 즉 WL48 내지 WL95에 접속되고, 48개는 계면 아래에 있고, 즉 WL0 내지 WL47에 접속됨), 하나의 소스측 더미 메모리 셀, 및 하나의 SGS 트랜지스터를 갖는다.

블록 BLK0에서, 각각의 서브블록은, x 방향으로 연장되고 공통 SGD 라인을 갖는 NAND 스트링들의 세트를 포함한다. NAND 스트링들(700n, 710n, 720n, 730n)은 각각 서브블록들(SB0, SB1, SB2, SB3) 내에 있다. 블록의 프로그래밍은 한 번에 하나의 서브블록에서 일어날 수 있다. 각각의 서브블록 내에서, 워드 라인 프로그래밍 순서는, 예컨대, WL0, 즉 소스 단부 워드 라인에서 시작하여, WL95, 즉 드레인 단부 데이터 워드 라인까지 한 번에 하나의 워드 라인을 진행하는 것으로 따를 수 있다.

NAND 스트링들(700n, 710n, 720n, 730n)은 채널들(700a, 710a, 720a, 730a)을 각각 갖는다. 각각의 채널은 소스 단부 선택 게이트 트랜지스터로부터 드레인 단부 선택 게이트 트랜지스터로 연속적으로 연장될 수 있다. 예를 들어, 채널(700a)은 NAND 스트링들(700n)에서 SGS 트랜지스터(701)로부터 SGD 트랜지스터(718)로 연속적으로 연장된다. 채널(700a)은, 그것이 중단되지 않는다는 점에서 연속적이고, 따라서, NAND 스트링에서 연속적인 전도성 경로를 제공할 수 있다.

NAND 스트링(700n)은 SGS 트랜지스터(701), WLDS에 접속된 소스측 더미 메모리 셀(702), WL0 내지 WL47에 각각 접속된 하부 티어 데이터 메모리 셀들(703 내지 711), WLDL에 접속된 계면 인접 더미 메모리 셀(712), WLDU에 접속된 계면 인접 더미 메모리 셀(713), WL48 내지 WL95에 각각 접속된 상부 티어 데이터 메모리 셀들(714 내지 716), WLDD에 접속된 드레인측 더미 메모리 셀(717), 및 SGD(0)에 접속된 SGD 트랜지스터(718)를 포함한다.

유사하게, NAND 스트링(710n)은 SGS 트랜지스터(721), WLDS에 접속된 소스측 더미 메모리 셀(722), WL0 내지 WL47에 각각 접속된 하부 티어 데이터 메모리 셀들(723 내지 731), WLDL에 접속된 계면 인접 더미 메모리 셀(732), WLDU에 접속된 계면 인접 더미 메모리 셀(733), WL48 내지 WL95에 각각 접속된 상부 티어 데이터 메모리 셀들(734 내지 736), WLDD에 접속된 드레인측 더미 메모리 셀(737), 및 SGD(1)에 접속된 SGD 트랜지스터(738)를 포함한다.

NAND 스트링(720n)은 SGS 트랜지스터(741), WLDS에 접속된 소스측 더미 메모리 셀(742), WL0 내지 WL47에 각각 접속된 하부 티어 데이터 메모리 셀들(743 내지 751), WLDL에 접속된 계면 인접 더미 메모리 셀(752), WLDU에 접속된 계면 인접 더미 메모리 셀(753), WL48 내지 WL95에 각각 접속된 상부 티어 데이터 메모리 셀들(754 내지 756), WLDD에 접속된 드레인측 더미 메모리 셀(757), 및 SGD(2)에 접속된 SGD 트랜지스터(758)를 포함한다.

NAND 스트링(730n)은 SGS 트랜지스터(761), WLDS에 접속된 소스측 더미 메모리 셀(762), WL0 내지 WL47에 각각 접속된 하부 티어 데이터 메모리 셀들(763 내지 771), WLDL에 접속된 계면 인접 더미 메모리 셀(772), WLDU에 접속된 계면 인접 더미 메모리 셀(773), WL48 내지 WL95에 각각 접속된 상부 티어 데이터 메모리 셀들(774 내지 776), WLDD에 접속된 드레인측 더미 메모리 셀(777), 및 SGD(3)에 접속된 SGD 트랜지스터(778)를 포함한다.

이 예에서, 메모리 셀들(713, 733, 753, 773)은 계면에 인접하고 그 위에 있고, 메모리 셀들(712, 732, 752, 772)은 계면에 인접하고 그 아래에 있다.

도 7b는 도 7a의 메모리 셀들 또는 선택 게이트 트랜지스터들 중 임의의 것을 표현하는 예시적인 트랜지스터(650)를 도시한다. 트랜지스터는, 예를 들어, 제어 게이트 CG, 드레인 D, 소스 S 및 채널 CH를 포함하고, 메모리 셀 또는 선택 게이트 트랜지스터를 표현할 수 있다.

도 8은 도 5 내지 도 7a와 부합하는 BLK0 내의 제어 게이트 층들을 도시한다. 제어 게이트 층들은 스택(610) 내에 배열되고, 층들 SGS, WLDS, WL0 내지 WL47, WLDL, WLDU, WL48 내지 WL95, WLDD 및 SGD(0) 내지 SGD(3)를 포함한다. SGS 제어 게이트 층은 블록에 대해 공통적이다. 선택적으로, 각각의 서브블록에 별개의 SGS 제어 게이트 층이 제공될 수 있다. 또한, 4개의 예시적인 메모리 홀들이 각각의 서브블록에 도시되어 있다. 언급된 바와 같이, 선택 게이트 트랜지스터들 및 메모리 셀들은 NAND 스트링에서 각각의 메모리 홀을 따라 형성될 수 있다. 예를 들어, SGD0(0)에 SGD 트랜지스터들(718, 718a, 718b, 718c)이 도시되어 있고, WLDD에 더미 메모리 셀(715)이 도시되어 있다.

도 9는 8개의 데이터 상태들에서의 MLC 메모리 셀들의 세트의 예시적인 Vth 분포를 도시한다. 수직축은 메모리 셀들의 수를 대수 스케일(logarithmic scale)로 도시하고, 수평축은 Vth를 선형 스케일로 도시한다. 초기에, 프로그램 동작의 시작 시, 블록의 메모리 셀들은 모두 Vth 분포(910)에 의해 표현되는 바와 같은 소거 상태에 있다. 프로그램 동작에서, VvA, VvB, VvC, VvD, VvE, VvF 및 VvG의 검증 전압들을 사용하여 각각 A, B, C, D, E, F 및 G 상태들로 프로그래밍되는 메모리 셀들은 각각 Vth 분포들(911, 912, 913, 914, 915, 916, 917)에 의해 표현된다. 검증 전압들은 메모리 셀들의 프로그램 검증 테스트들에서 사용된다. 판독 전압들 VrA, VrB, VrC, VrD, VrE, VrF, 및 VrG가 판독 동작에서 메모리 셀들의 상태들을 판독하기 위해 사용될 수 있다. 이러한 검증 전압들 및 판독 전압들은 선택된 워드 라인 전압의 제어 게이트 판독 레벨들의 예들이다.

더 낮은 데이터 상태들 중 일부에 할당된 메모리 셀들은, 특히, 프로그램 교란을 경험할 수 있다. 예를 들어, Er, A, B 및 C 상태들은 Vth 분포(910a, 911a, 912a, 913a)에 의해 각각 표현되며, 여기서 Vth 분포는 본 명세서에 기술된 바와 같이 프로그램 교란으로 인해 업시프트(upshift)된다.

소거 동작에서, 데이터 메모리 셀들은 프로그래밍된 데이터 상태들, 예컨대 상태들 A 내지 G의 Vth 분포들로부터 소거 상태로 전이한다. 소거 동작은 소거 단계를 포함하는데, 이 소거 단계에서 메모리 셀들은 소거를 위해 바이어싱되고, 그 뒤에 소거 검증 전압 VvEr을 사용하는 소거 검증 테스트가 이어진다.

도 10a는 도 7a의 NAND 스트링(700n), 및 NAND 스트링의 채널(700a) 내에서의 잔류 전자들의 상이한 구성들을 도시한다. 수평 방향은 NAND 스트링의 채널의 길이를 따르는 방향이다. 이는 또한 3D 메모리 구조물에서의 수직 방향일 수 있다. 도 7a의 채널(700a)은 채널 영역들(1001, 1002, 1003)에 의해 표현된다. 채널의 영역(1002a)은 계면(IF)에 인접해 있다. NAND 스트링 및 연관된 워드 라인들에서의 메모리 셀들의 일부분이 또한 도시되어 있다. 이는 WL0 내지 WL6에 각각 접속된 메모리 셀들(703 내지 709), 및 워드 라인들 WL47, WLDL, WLDU, WL48, WL49, WL50, WL51 및 WL52에 각각 접속된 메모리 셀들(711, 712, 713, 714, 715, 715a, 715b, 715c)을 포함한다. 메모리 셀들은 도시된 바와 같이 상이한 데이터 상태들을 갖는다. 더미 메모리 셀들(712, 713)은 데이터 상태로 프로그래밍되는 것이 아니라, 0 V와 같은 낮은 Vth를 가질 수 있다.

데이터는 전형적으로 블록 내에서 랜덤으로 프로그래밍되어, NAND 스트링 내의 데이터 상태들의 패턴이 변하게 할 것이다. 2-티어 스택에서의 전자 주입에 기초한 프로그램 교란의 관점으로 볼 때, 여기에 도시된 바와 같이, 하부 티어의 하단 및 상부 티어의 하단에서의 몇 개의 소스측 데이터 메모리 셀들이 하이(high) 데이터 상태, 예컨대 G 상태에 있고, 이들 하이 상태 메모리 셀들 사이의 하부 티어 내의 많은 연속적인 나머지 메모리 셀들이 소거 상태에 있을 때, 최악의 사례 시나리오가 발생할 수 있다. 비선택된 워드 라인 전압들이 Vpass(예컨대, 8 내지 10 V)로부터 0 V로 감소할 때, 이러한 구성은 프로그램 루프의 끝에서 많은 트래핑된 전자들을 초래한다(도 12의 t13 및 도 13의 t12 참조). 이러한 전압 감소는 채널에서 다운-커플링(down coupling)을 야기하여, G 상태 메모리 셀들 아래에서 -5 V와 같은 네거티브 전압이 발달하게 한다. 채널 전압은 워드 라인 전압 마이너스 Vth에 기초한다. G 상태 메모리 셀에 대해 Vth = 5 V를 가정한다면, 연관된 채널 전압은 0-5 V = -5 V이다. 채널의 상이한 영역들은 연관된 메모리 셀의 Vth 및 메모리 셀의 제어 게이트 또는 워드 라인 전압에 기초하여 상이한 전압들을 가질 수 있다.

워드 라인 전압들의 감소는 전자들 중 일부가 전하 트래핑 재료로부터 채널로 이동하게 하는 게이트-채널 전기장을 초래한다. 그러나, 기술된 예시적인 데이터 패턴에서, 채널 영역(1001)은 비전도성 상태에 있을 것인데, 그 이유는 연관된 메모리 셀들이 G 상태에 있기 때문이다. 채널은 메모리 셀들(708, 709) 사이의 하부 티어에서 컷오프될 것이다. 유사하게, 상부 티어에서, 채널 영역(1003)은 G 상태 메모리 셀들에 인접한 비전도성 상태에 있을 것이고, 그 결과 채널은 메모리 셀들(713, 714) 사이에서 컷오프된다.

메모리 셀은 그의 제어 게이트 전압이 그의 Vth를 초과하지 않을 때 비전도성 상태에 있다. 따라서, 이들 하이 상태 메모리 셀들에 대해 Vth=5 V이고 워드 라인 전압으로서 0 V를 갖는 경우, 하이 상태 메모리 셀들은 비전도성 상태에 있을 것이다. 즉, 연관된 채널 영역들은 비-전도성일 것이다. 그 결과, 채널 영역(1002) 내의 채널 내로 강제되는 전자들(잔류 전자들)이 트래핑될 것이다. 전자들은 중간에 마이너스 부호(minus sign)를 갖는 원으로 표현된다. 계면에서의 채널 영역(1002a)은, 전형적으로, 이때 몇 개의 전자들을 갖는다.

후속으로, 다음 프로그램 루프에서 프로그램 단계의 시작 시에, 워드 라인 전압들이 0 V로부터 Vpass로 증가할 때, 하이 상태 메모리 셀들은 전도성이 될 것이고 연속적인 채널 영역(1011)이 형성될 것이다. 동시에, 포지티브 전압이 비선택된 NAND 스트링들의 비트 라인에 인가되어, 잔류 전자들이 NAND 스트링의 드레인 단부로 끌어당겨지게 한다. 그러나, 계면 내의 채널 영역(1002a)에서의 전도도는 메모리 셀들(712, 713) 사이의 큰 거리에 기인하는 상대적으로 약한 프린징 전기장으로 인해 상대적으로 낮을 것이다. 잔류 전자들이 채널 영역(1003)에 도달할 때까지, 워드 라인 전압들은 그들의 피크 레벨로 또는 그에 가깝게 증가했을 수 있다. 특히, 선택된 워드 라인(이 예에서, WL51)이 상부 티어 내에 있고 Vpgm에 있거나 그에 가까울 때, 전자들을 메모리 셀(715b)의 전하 트래핑 층으로 끌어당겨서 프로그램 교란을 야기하는 매우 강한 전기장이 있다. 예를 들어, 전자(1013)가 화살표에 의해 메모리 셀(715b)에 끌어당겨지는 것으로 도시되어 있다. 추가로, 메모리 셀(715b)이 소거 상태에 있고 하이 상태에서 하나 이상의 메모리 셀들(714 내지 715a)에 인접할 때, 전자들을 가속화하여 그들의 에너지를 증가시키는 유의한 채널 구배가 채널 영역(1003)에 형성되어, 그들이 메모리 셀(715b)의 전하 트래핑 층 내로 더 용이하게 이동할 수 있게 한다.

데이터 패턴은 이러한 주입 타입의 프로그램 교란의 가능성이 또한 변화하도록 변화할 수 있다. 그러나, 최악의 사례의 시나리오는 설계 기준으로서 고려되어야 한다. 하나의 접근법에서, 선택된 메모리 셀이 하부 티어 내에 있는 경우, 주입 타입의 프로그램 교란의 가능성이 더 작으므로, 본 명세서에서 기술되는 프로그램 교란 대응책들은 생략될 수 있다.

도 10b는 도 10a와 부합하는, 채널(700a) 내에서의 전압의 상이한 구성들을 도시한다. 수직축은 전압을 나타내고, 수평축은 도 10a의 채널을 따른 위치를 도시한다. 예를 들어, 도 12의 t3을 참조하면, 비선택된 워드 라인들(VWL_unsel)의 전압들은 프로그램 루프의 프로그램 단계에서 0 V와 같은 초기 전압으로부터 패스 전압 Vpass로 증가된다. 패스 전압은 전자들이 채널 내에서 선택된 메모리 셀로 이동할 수 있도록 메모리 셀들을 전도성 상태로 제공한다. 일례로서, VWL_unsel은 0으로부터 10 V로 증가할 수 있다. 도 10a의 하이 상태 메모리 셀들(703 내지 708, 714 내지 715a)에 대해 Vth = 5 V를 가정하는 경우, 이들 메모리 셀들은 VWL_unsel이 5 V를 초과하는 순간에 비전도성 상태로 되어, 분리된 채널 영역들(1001 내지 1003)을 생성할 것이다. 또한, 플롯(1020)에 의해 표현되는 바와 같이, 채널 전압(Vch)은 VWL unsel = 5 V인 순간에 메모리 셀들(703 내지 715a) 사이에서 0 V일 것이다. 이러한 Vch는, 예를 들어, 5 V의 제어 게이트 전압 마이너스 5 V의 Vth에 0.8의 게이트 대 채널 커플링 비를 곱한 값에 기초한다.

선택된 메모리 셀(715b)에서, 예를 들어, 그가 Vth = 0 V를 갖는 소거 상태에 있고, VWL_sel이 VWL_unsel과 동시에 증가된다고 가정한다. 이 경우에, 워드 라인 전압이 5 V에 도달하는 순간에, 메모리 셀(715b) 및 WL51과 연관된 채널 전압은 (5 V-0 V) × 0.8 = 4 V이다(플롯(1022)). 다음 메모리 셀(715c)은, 또한, 이 예에서 소거 상태에 있어서, 메모리 셀(715c) 및 WL52와 연관된 채널 전압이 또한 4 V가 되도록 한다(플롯(1022)). 4 V의 채널 구배는 플롯(1021)에 의해 표현된다.

일단 VWL_unsel 및 VWL_sel이 10 V에 도달하면, 그에 따라, 채널 전압들은 파선으로 표현된 바와 같이 더 높게 시프트된다. 하이 상태 메모리 셀들(703 내지 708)의 경우, 이들 메모리 셀들은 VWL_unsel = 10 V일 때 전도성 상태에 있을 것이고, 그 결과 연속적인 채널 영역(1011)을 생성할 것이다. 또한, 플롯(1030)에 의해 표현되는 바와 같이, 채널 전압(Vch)은 메모리 셀들(703 내지 715a) 사이에서 (10 V-5 V) × 0.8 = 4 V일 것이다. 메모리 셀(715b)과 연관된 채널 전압은 플롯(1022)의 레벨보다 유의하게 더 높을 것이다. 예를 들어, 15 V와 같은 VWL_sel = Vpgm에서, 메모리 셀(715b)과 연관된 채널 전압은 (15 V-0 V) × 0.8 = 12 V이다(플롯(1032)). 다음 메모리 셀(715c)의 게이트 전압이 10 V이고, 따라서, Vch는 (10 V-0 V) × 0.8 = 8 V일 것이다(플롯(1033)). 채널 구배(플롯(1031))는 플롯(1021)의 4 V의 채널 구배와 비교하여 12 V-4 V = 8 V이다(플롯(1031)). 더 큰 채널 구배가 채널 내의 잔류 전자들에 더 많은 양의 에너지를 부여할 것이기 때문에, VWL_sel이 프로그램 전압에 도달했을 때 잔류 전자들이 채널 내에 남아 있는 경우, 프로그램 교란의 가능성은 훨씬 더 크다.

본 명세서에 기술된 프로그램 교란 대응책들은 프로그램 루프의 프로그램 단계 동안 하부 티어 내의 잔류 전자들을 제어함으로써 프로그램 교란의 가능성을 감소시킨다. 도 11a에 기술된 바와 같이, 하나의 접근법에서, 잔류 전자들은, VWL_sel이 상대적으로 낮을 때, 상대적으로 이른 시간에 상부 티어 내로 이동하도록 허용되어, 발생할 수 있는 임의의 주입 교란이 상대적으로 작게 한다. 다른 접근법에서, 잔류 전자들은 VWL_sel이 Vpgm으로 증가하고 있을 때 상부 티어 내로 이동하는 것이 방지되어, 주입 교란의 가능성이 감소되게 한다.

도 11a는 도 10a 및 도 10b와 관련하여 논의된 바와 같은 잔류 전자의 문제를 다루는, 선택된 워드 라인 WL_sel에 대한 예시적인 프로그래밍 동작을 도시한다. 단계(1100)는 선택된 서브블록의 선택된 워드 라인(WL_sel)에 대한 프로그램 동작을 시작한다. 이것은 프로그램 데이터에 기초하여 선택된 메모리 셀들에 대한 래치들을 설정하는 것을 포함할 수 있다. 예를 들어, 래치들은 메모리 셀에 할당된 데이터 상태를 지정할 수 있다. 데이터 상태가 소거 상태인 경우, 래치들은, 메모리 셀이 록아웃 상태를 갖고 프로그래밍이 금지되어야 한다고 지정한다. 데이터 상태가 프로그래밍된 상태인 경우, 래치들은 메모리 셀이 프로그램 상태를 갖고 프로그래밍되어야 한다고 지정한다. 단계(1101)는 초기 프로그램 전압을 설정한다. 또한, 도 14를 참조한다. 단계(1102)는 WL_sel에 대한 프로그램 루프를 시작한다. 단계(1103)는 사전충전 단계를 수행하는 것을 포함한다. 예를 들어, 도 12 및 도 13 각각의 사전충전 단계들(1207, 1287)을 참조한다. 이는, 각각의 NAND 스트링들의 드레인 단부들에 포지티브 비트 라인 전압을 인가하는 것, 및 턴온 전압을 선택 게이트 트랜지스터들에 인가하는 것을 수반할 수 있다.

단계(1104)는 프로그램 단계를 수행하는 것을 포함한다. 예를 들어, 도 12 및 도 13 각각의 프로그램 단계들(1208, 1288)을 참조한다. 이는, 예컨대 메모리 셀들이 록아웃 상태에 있는지 프로그램 상태에 있는지를 결정하기 위해, 선택된 메모리 셀들의 래치들을 판독하는 것, 및 대응하는 비트 라인 전압을 인가하는 것을 수반할 수 있다. 이는, 또한, WL_sel의 위치에 기초하여 VWLDL 및/또는 VWLDU의 레벨 또는 타이밍(각각, 하부 및 상부 계면 비선택된 워드 라인들의 전압들)을 설정하는 것을 수반할 수 있다. 단계(1104)를 구현하기 위한 다양한 옵션들이 단계들(1104a 내지 1104c)에서 제공된다.

단계(1104a)에 도시된 하나의 옵션은, VWLDL 및/또는 VWLDU를 Vpass로 증가시키는 것, 이어서 지연 후에, 다른 비선택된 워드 라인들(예컨대, WL0 내지 WL47, 및 WL48 내지 WL95)의 전압들을 Vpass로 증가시키는 것을 수반한다. 또한, 도 12 및 t4-t3의 지연을 참조한다. Vpass는 연관된 메모리 셀들을 강한 전도성 상태에 두기에 충분히 높은 전압인 일반적인 패스 전압을 표현한다. Vpass는 VWLDL, VWLDU 및 다른 비선택된 워드 라인들에 대해 동일하거나 상이할 수 있다. Vpass에 대한 예시적인 범위는 8 내지 10 V이다. 단계(1104a)는, 도 11b 및 도 11c와 관련하여 하기에서 논의되는 바와 같이, 예컨대, WL_sel이 상부 티어에 있거나, 또는 상부 티어에 있고 주입 타입의 프로그램 교란의 위험이 있을 때, 사용될 수 있다.

단계(1104b)에 도시된 다른 옵션은 VWLDL 및/또는 VWLDU를 0 V, 또는 연관된 메모리 셀들을 비전도성 또는 오프 상태로 두는 다른 상대적으로 낮은 턴오프 전압으로 설정하는 것을 수반한다. 이러한 단계는 VWL_sel이 Vpass 및 Vpgm으로 증가하고 있을 때, 잔류 전자들이 채널 내에서 하부 티어로부터 상부 티어로 이동하는 것을 방지하여, 주입 교란의 가능성이 감소되게 한다. 이러한 단계는, 또한, (WLDL 및/또는 WLDU에 인접한) 인접한 워드 라인들의 전압들을 Vpass_low로 증가시키는 것을 포함할 수 있으며, 이는 0 V 내지 Vpass의 전압이다. 예를 들어, 도 5에서, Vpass_low는 WL47 및 WL48 상에서 설정될 수 있고, 이들은 각각 WLDL 및 WLDU에 인접해 있다. Vpass_low에 대한 예시적인 범위는 4 내지 6 V이다. 이러한 접근법은, VWLDL 및/또는 VWLDU를 0 V로 설정하고 인접한 워드 라인들(WL47, WL48) 상의 전압을 Vpass, 예컨대 8 내지 10 V로 설정함으로써 달리 발생할 큰 채널 구배를 회피시킨다. 단계(1104b)는, 또한, 다른 비선택된 워드 라인들(예컨대, WL0 내지 WL46 및 WL49 내지 WL95)의 전압들을 Vpass로 증가하는 것을 포함한다. 또한, 도 13을 참조한다. 단계(1104b)는, 도 11b 및 도 11c와 관련하여 하기에서 논의되는 바와 같이, 예컨대 WL_sel이 상부 티어에 있거나, 또는 상부 티어에 있고 주입 타입의 프로그램 교란의 위험이 있을 때, 단계(1104a)에 대한 대안으로서 사용될 수 있다.

단계(1104c)에 도시된 다른 옵션은 VWLDL 및/또는 VWLDU를 Vpass로 증가시키는 동시에, 다른 비선택된 워드 라인들(예컨대, WL0 내지 WL47, 및 WL48 내지 WL95)의 전압들을 Vpass로 증가시키는 것을 수반한다. 또한, 도 13을 참조한다. 단계(1104c)는, 도 11b와 관련하여 하기에서 논의되는 바와 같이, 예컨대 WL_sel이 하부 티어에 있거나, 또는 상부 티어에 있지만 주입 타입의 프로그램 교란의 위험이 없을 때, 단계(1104a 또는 1104b)에 대한 대안으로서 사용될 수 있다. 단계(1104c)는 프로그램 교란 대응책을 구현하지 않는다.

단계(1105)는 검증 단계를 수행하는 것을 포함한다. 예를 들어, 도 12 및 도 13 각각의 검증 단계들(1208, 1288)을 참조한다. 이는, 그들의 래치들에 저장된 할당된 데이터 상태에 기초하여 선택된 메모리 셀들에 대한 검증 테스트들을 수행하는 것을 수반할 수 있다. 또한, 래치들은 검증 테스트가 통과되었는지의 여부를 나타내기 위해 검증 테스트의 결과에 기초하여 업데이트될 수 있다. 예를 들어, 래치들은 검증 테스트를 통과하는 메모리 셀들에 대해 프로그램 상태로부터 록아웃 상태로 업데이트될 수 있다. 결정 단계(1106)는 다음 프로그램 루프가 있는지를 결정한다. 다음 프로그램 루프는 많은 메모리 셀들이 프로그래밍을 완료하지 않은 경우, 예컨대, 프로그램 상태에 있는 경우에 수행될 수 있다. 이것이 참인 경우, 단계(1107)는 Vpgm을 증분시키는 것을 포함하고, 다음 프로그램 루프는 단계(1102)에서 시작된다. 결정 단계(1106)가 거짓인 경우, 단계(1108)는 프로그램 동작의 종료를 표시한다. 후속으로, 프로그램 동작이 다음 워드 라인 및/또는 서브블록 상에서 수행될 수 있다.

도 11b는 도 11a의 단계(1104a)의 구현예에서, 지연 대 선택된 워드 라인 위치(WL_sel 위치)의 예시적인 플롯을 도시한다. 단계(1104a)에 따르면, 다른 비선택된 워드 라인들의 전압들의 증가는 VWLDL 및/또는 VWLDU의 증가에 비해 지연될 수 있다. 하나의 접근법에서, WL_sel이 하부 티어(예컨대, WL0 내지 WL47)에 있을 때 지연이 없다. 또한, WL_sel이 상부 티어에 있지만 주입 타입의 프로그램 교란의 위험이 없을 때 지연이 없을 수 있다. 대체적으로, 도 10b의 플롯들(1021, 1031)에 의해 도시된 것과 같은 채널 구배는 WLDU에 인접하고 그 위에 있는 하나 이상의 워드 라인들에 대해 존재하지 않으며, 이는 WLDU가 낮은 Vth를 갖기 때문이다. 따라서, WLDU에 인접하고 그 위에 있는 몇 개의(하나 이상의) 워드 라인들(예컨대, 1 내지 3개의 워드 라인들)에 대한 프로그램 교란의 위험이 거의 없다. 예를 들어, WL48 내지 WL50에 대한 프로그램 교란의 위험이 거의 없다. 도 11b의 플롯은, WLDU에 인접하고 그 위에 있는 하나의 워드 라인들(예컨대, WL48)에 대한 프로그램 교란의 위험이 거의 없으므로, WL_sel <= WL48일 때 어떠한 지연도 구현되지 않고 WL_sel >= WL49일 때 지연이 구현된다는 것을 가정한다. 도 1a의 대응책 결정 회로(119)는 지연을 구현할지의 여부를 결정할 수 있다.

하나의 접근법에서, 선택된 워드 라인이 상부 티어의 하단에서 이들 하나 이상의 워드 라인들 위에 있을 때, 지연이 구현될 수 있다. 예를 들어, 지연은 WL_sel이 WL49 내지 WL95로부터일 때 구현될 수 있다. 이러한 접근법은 다른 워드 라인들을 프로그래밍할 때 다른 시간들에서 지연의 시간 페널티를 회피시킨다. 하나의 접근법에서, WL49 내지 WL95는, 도 11c를 또한 참조하지만, 주입 타입의 프로그램 교란의 위험이 있는 상부 티어 내의 워드 라인들인 것으로 간주된다.

하나의 접근법에서, 선택된 워드 라인이 상부 티어 내에 있고 계면과 선택된 워드 라인 사이에 적어도 하나 이상의 데이터 워드 라인들(적어도 특정 수의 데이터 워드 라인들)이 있는지의 여부에 대한 결정이 이루어진다. 이러한 결정이 참인 경우, 단계들(1004a 또는 1104b)의 대응책들이 구현될 수 있다. 이러한 결정이 거짓인 경우, 단계들(1004a 또는 1104b)의 대응책들이 생략될 수 있고, 그 대신, 단계(1104c)가 뒤따를 수 있다.

다른 구현예에서, 제어 회로는, 선택된 워드 라인이 상부 티어 내에 있다는 결정에 응답하여, 계면에 인접한 비선택된 워드 라인(WLDU)의 전압을 계면에 비인접한 비선택된 워드 라인들(예컨대, WL48 내지 WL95)의 전압의 증가보다 이르게 증가시키도록 구성된다.

추가로, 온도가 상대적으로 더 높을 때, 지연의 크기는 상대적으로 더 클 수 있다. 즉, 지연의 크기는 온도의 증가 함수일 수 있다. 이는, 온도가 더 높을 때 잔류 전자들의 에너지가 더 커서 프로그램 교란의 가능성이 또한 더 크기 때문에 적절하다. 더 큰 지연은, WL_sel이 Vpass 및/또는 Vpgm으로 증가되기 전에, 잔류 전자들이 계면을 통과하고 비트 라인을 향해 이동하는 데 더 많은 시간을 허용하여, 이에 따라, 주입 타입의 프로그램 교란의 가능성을 감소시킨다. 하나의 접근법에서, 지연은, 온도가 특정된 레벨 미만일 때 상대적으로 낮은 값(D1)이고, 온도가 특정된 레벨 이상일 때 상대적으로 높은 값(D2>D1)이다. 다른 접근법에서, 지연은 온도가 증가함에 따라 2개 이상의 단계들로 램프 함수 또는 계단형 함수에 따라 점진적으로 증가된다.

도 11c는 도 11a의 단계(1104a)의 다른 구현예에서, 지연 대 선택된 워드 라인 위치(WL_sel 위치)의 예시적인 플롯을 도시한다. 이 경우에, 지연은 선택된 워드 라인이 스택의 상단에서 (상부 티어의 상단에서) 일정 그룹의 인접한 워드 라인들(1121) 중에 있을 때 구현되지 않는다. 이러한 접근법은, 선택된 워드 라인이 계면 위에 더 멀리 있음에 따라, 하이 상태 메모리 셀들 사이에 긴 시퀀스의 소거 상태 메모리 셀들을 수반하는 도 10a의 최악의 사례의 데이터 패턴이 점점 더 가능성이 적어진다는 가정에 기초한다. 즉, 주입 교란은, 주로, 상부 티어의 상부 범위 워드 라인들 상에서가 아니라 하부 내지 중간 범위 워드 라인들에서 발생할 수 있다. 그 결과, 선택된 워드 라인이 상부 티어의 하단에서 일정 그룹의 인접한 워드 라인들(1120) 중에 있지만 상부 티어의 상단에서 그 그룹의 인접한 워드 라인들(1121)에 있지 않을 때 주입 교란 대응책이 구현될 수 있다. 주입 교란 대응책은, 예를 들어, 단계(1104a 또는 1104b)와 부합하게 구현될 수 있다. 단계(1104c)와 부합하는, 주입 교란 대응책은 선택된 워드 라인이 하부 티어 내의 데이터 워드 라인들 및 WLDU에 인접한 상부 티어 내의 하나 이상의 데이터 워드 라인들을 포함하는 워드 라인들(1123)의 그룹 중에 있을 때 생략될 수 있다.

일례로서, 인접한 워드 라인들(1120)의 그룹은 상부 티어의 데이터 워드 라인들의 적어도 1/2, 60%, 2/3, 또는 3/4을 포함할 수 있고, 인접한 워드 라인들(1121)의 그룹은 각각 상부 티어의 데이터 워드 라인들의 1/2 이하, 40%, 1/3 또는 1/4을 포함할 수 있다.

하나의 접근법에서, 제어 회로는 선택된 워드 라인이 상부 티어의 하단 반부에 있다는 결정에 기초하여 프로그램 교란 대응책을 구현하도록 구성된다. 단계(1104a)와 부합하는, 구현예는 계면에 인접한 비선택된 워드 라인의 전압을 계면에 비인접한 비선택된 워드 라인의 전압의 증가보다 이르게 증가시키는 것을 포함할 수 있다. 다른 실시예에서, 단계(1104b)와 부합하는, 구현예는 프로그램 단계 동안 계면에 인접한 비선택된 워드 라인의 전압을 턴오프 전압으로 유지하는 것을 포함할 수 있다.

도 12는 도 11a의 단계(1104a)와 부합하는, 프로그램 동작의 프로그램 루프에서 사용될 수 있는 전압 신호들의 예들을 도시한다. 도 12 및 도 13에서, 수직 치수는 전압을 나타내고, 수평 치수는 각각 시점들 t0 내지 t13 및 t0 내지 t12를 갖는 시간을 나타낸다. 도시된 기간은 하나의 프로그램 루프에 대응하고, 사전충전 단계(1207)(t0 내지 t3), 프로그램 단계(1208)(t3 내지 t9) 및 검증 단계(1209)(t9 내지 t13)를 포함한다. 전압 신호(1200)는 선택된 워드 라인의 전압 VWL_sel을 표현하고, 전압 신호(1210)는 비선택된 워드 라인들의 전압 VWL_ unsel을 표현하고, 전압 신호(1220)는 선택 게이트 전압들, 예컨대 Vsgd 및/또는 Vsgs를 표현하고, 전압 신호(1230)는 비트 라인 전압 Vbl을 표현한다.

VWL_sel은 사전충전 단계 동안 0 V와 같은 초기 전압에 있다. 이어서, VWL_sel은 t4에서 시작하여, 기간 t4 내지 t5에서, 초기 전압으로부터 중간 값, 예컨대 Vpass로 증가하고, t5 내지 t6에서는 Vpass로 유지된다. 이어서, VWL_sel은 t6에서 시작하여 Vpass로부터 Vpgm으로 증가하고, t7까지 Vpgm으로 유지된다. 이어서, VWL_sel은 t7에서 시작하여 Vpgm으로부터 초기 전압으로 다시 감소하고, t10까지 초기 전압으로 유지된다. 검증 단계 동안, VWL_sel은 하나 이상의 검증 전압들로 스텝 단위로 증가한다. 예를 들어, VWL_sel은 t10에서 VvE로 증가하고, t11에서 VvE로부터 VvF로, t12에서 VvF로부터 VvG로, 그리고 t13에서 VvG로부터 다시 초기 전압으로 될 수 있다.

하나의 접근법에서, 전압 신호(1210)는, 플롯(1211)에서 계면 워드 라인들 VWLDL 및 VWLDU의 전압, 그리고 플롯(1212)에서 나머지 비선택된 (비-계면) 워드 라인들 VWL0 내지 VWL47 및 VWL48 내지 VWL95의 전압들을 나타낸다. 다른 접근법에서, 플롯(1211)은 도 11b와 관련하여 언급된 바와 같이, VWLDL 및 VWLDU뿐만 아니라 적은 수의 데이터 워드 라인들, 예컨대 상부 티어의 하단에서의 VWL48의 전압을 도시한다. 이어서, 플롯(1212)은 나머지 비선택된 워드 라인들 VWL0 내지 VWL47 및 VWL49 내지 VWL95의 전압들을 도시한다. 표기 VWLi(여기서, i= 0, 1, 2...)는 스택 내의 i번째 워드 라인의 전압을 지칭한다.

일 구현예에서, VWLDL 및 VWLDU의 증가는 t3에서 시작하고, 나머지 비선택된 (비-계면) 워드 라인들의 전압들의 증가는 t4에서 시작하여, t4-t3의 지연이 있게 한다. 하나의 접근법에서, 지연은 나머지 비선택된 워드 라인들의 전압들의 증가가 t4에서 시작하기 전에 VWLDL 및 VWLDU가 Vpass의 그들의 피크 전압에 도달하기에 충분히 크다. 이는, 나머지 비선택된 워드 라인들의 전압들이 증가되기 이전 일정 기간 동안 계면 내의 채널 영역이 상부 티어로의 잔류 전자들의 이동을 허용하는 그의 피크 전도도에 있음을 보장한다.

하나의 접근법에서, 계면 비선택된 워드 라인들(WLDL 및 WLDU)의 패스 전압들은 비-계면 비선택된 워드 라인들(WL0 내지 WL47 및 WL48 내지 WL95)의 패스 전압들보다 높아서, 계면에 더 큰 프린징 전기장을 제공한다. 예를 들어, VWLDL 및 VWLDU는 11 V일 수 있고, VWL0 내지 VWL47 및 VWL48 내지 VWL95는 9 내지10 V일 수 있다.

전압 신호(1220)는, 선택된 서브블록에 대한 선택 게이트 전압 Vsg_sel(플롯(1221)) 및 비선택된 서브블록에 대한 선택 게이트 전압 Vsg_sel(플롯(1222))을 포함하는 선택 게이트 전압들을 나타낸다. 선택된 서브블록은 선택된 메모리 셀들을 포함하고, 비선택된 서브블록은 비선택된 메모리 셀들만을 포함한다.

전압 신호(1230)는 선택된 비트 라인들에 대한 전압 Vbl_sel(플롯(1231)) 및 비선택된 비트 라인들에 대한 전압 Vbl_unsel(플롯(1232))을 포함하는 비트 라인 전압들을 나타낸다. 선택된 비트 라인은 선택된 NAND 스트링(선택된 워드 라인에 접속된 선택된 메모리 셀을 포함함)에 접속되고, 비선택된 비트 라인은 비선택된 NAND 스트링(선택된 워드 라인에 접속된 비선택된 메모리 셀을 포함함)에 접속된다.

사전충전 단계에서, 포지티브 Vb1, 예컨대 2 V가 NAND 스트링들의 채널들의 드레인측에 제공되어, 상부 티어 내의 잔류 전자들을 제거하고 1 내지 2 V와 같은 소량의 부스팅(boosting)을 제공한다. 선택된 및 비선택된 서브블록들의 SGD 트랜지스터들은, 예를 들어, 6 V의 전압으로, 이때 전도성 상태에 있다. 이는 비트 라인 전압이 채널의 드레인 단부로 통과되게 한다. 선택된 및 비선택된 서브블록들의 SGS 트랜지스터들은, 또한, 예를 들어, 6 V의 전압으로, 이때 전도성 상태에 있어서, 소스 라인 전압(Vsl)이 채널의 소스 단부로 전달되게 할 수 있다.

프로그램 단계에서, VWLDL 및 VWLDU는, 예컨대 t3에서 시작하여 램프업되어, 연관된 메모리 셀들을 전도성 상태로 제공하고, 비선택된 NAND 스트링들의 연관된 채널 영역들의 용량성 커플링업(coupling up)을 제공한다. VWL_sel 및 나머지 워드 라인들의 전압들은 t4에서 램프업되어, 연관된 메모리 셀들을 전도성 상태로 제공하고, 비선택된 NAND 스트링들의 연관된 채널 영역들의 용량성 커플링업을 제공한다. 이어서, VWL_sel은 t6에서 Vpgm의 피크 프로그램 전압으로 추가로 램프업되고, t7까지 Vpgm으로 유지되어, 그들을 프로그래밍하는 선택된 메모리 셀에 대한 강한 게이트-채널 전압을 제공한다.

검증 단계에서, 하나 이상의 검증 테스트들이 WL_sel 상에 하나 이상의 제어 게이트 판독 전압들을 인가함으로써 그리고 각각의 판독 전압에 대해, 선택된 서브블록의 선택된 NAND 스트링들 내의 메모리 셀들의 전도성 상태를 감지함으로써 수행된다. 하나의 접근법에서, VWL_unsel은 검증 단계에서 프로그램 단계와 동일할 수 있다. 이러한 전압은 검증 단계에서 Vread로 그리고 프로그램 단계에서 Vpass로 지칭된다.

프로그램 및 검증 단계들 동안, Vsg_sel은 선택된 서브블록(플롯(1221)) 및 비선택된 서브블록들(플롯(1222))에 대해, 각각, 예컨대 2.5 V 및 0 V로 설정될 수 있다. 프로그램 펄스 동안, Vbl_sel = 0 V에서(플롯(1231)), Vsg_sel은 선택된 NAND 스트링들에 대해 전도성 상태로 SG_sel 트랜지스터들을 제공하기에 충분히 높다. 그러나, 그것은, SG_sel 트랜지스터들이 비선택된 NAND 스트링들에 대해 높은 Vbl을 설정함으로써, 그들 스트링들에 대해 비전도성 상태로 제공될 수 있을 정도로 충분히 낮다. 프로그램 및 검증 단계들 동안, Vbl_unsel은 비선택된 NAND 스트링들에 대해 2 V로 높게 유지될 수 있다. Vbl_sel은 비트 라인들이 충전되는 감지 프로세스의 일부로서 검증 단계 동안 증가될 수 있다. Vbl_unsel은 또한 일부 경우에 증가될 수 있다.

검증 단계 동안, SGD 트랜지스터는 선택된 메모리 셀에 대해 감지가 발생하게 하는 강한 전도성 상태에 있다. 따라서, 드레인 단부 선택 게이트 트랜지스터는, 선택된 NAND 스트링들에 대해, 사전충전 단계 및 프로그램 단계 동안 전도성 상태에 있다. Vsg_unsel은 0 V와 같은 턴오프 전압으로 감소되고, 이는 비선택된 서브블록들 내의 NAND 스트링들에 대해 SG_unsel 트랜지스터들을 비전도성 상태 또는 오프 상태로 제공한다. 검증 단계 후, t13에서, Vbl은 0 V로 감소되어 SGD 트랜지스터들이 컷오프되게 하고 채널 영역이 플로팅 전압을 갖게 한다.

도 13은 도 11a의 단계들(1104b, 1104c)과 부합하는, 프로그램 동작의 프로그램 루프에 사용될 수 있는 전압 신호들의 예들을 도시한다. 도시된 기간은 하나의 프로그램 루프에 대응하고, 사전충전 단계(1287)(t0 내지 t3), 프로그램 단계(1288)(t3 내지 t9) 및 검증 단계(1289)(t9 내지 t12)를 포함한다. 전압 신호들(1250, 1260, 1270, 1280)은 각각 VWL_sel, VWL_unsel, 선택 게이트 전압들 및 Vb1을 나타낸다.

사전충전 단계 동안, 전압들은 도 12에서와 동일하다. VWL_sel은 사전충전 단계 동안 0 V와 같은 초기 전압에 있다. 이어서, VWL_sel은 t3에서 시작하여, 기간 t3 내지 t4에서, 초기 전압으로부터 Vpass로 증가하고, t4 내지 t5에서는 Vpass로 유지된다. 이어서, VWL_sel은 t5에서 시작하여 Vpass로부터 Vpgm으로 증가하고, t6까지 피크 전압 Vpgm으로 유지된다. 이어서, VWL_sel은 t6에서 시작하여 Vpgm으로부터 초기 전압으로 다시 감소하고, t9까지 초기 전압으로 유지된다. 검증 단계 동안, VWL_sel은 하나 이상의 검증 전압들로 스텝 단위로 증가한다. 예를 들어, VWL_sel은 t9에서 VvE로 증가하고, t10에서 VvE로부터 VvF로, t11에서 VvF로부터 VvG로, 그리고 t12에서 VvG로부터 다시 초기 전압으로 될 수 있다.

단계(1104b)의 대응책을 구현할 때, 전압 신호(1260)는 플롯(1263)에서의 VWLDL 및 VWLDU, 플롯(1262)에서의 인접한 워드 라인들(VWL47, VWL48)의 전압들, 및 플롯(1261)에서의 나머지 비선택된 워드 라인들(VWL0 내지 VWL46 및 VWL49 내지 VWL95)의 전압들을 나타낸다.

워드 라인 전압들의 증가는 t3에서 동시에 발생한다. 그러나, VWL47 및 VWL48은 Vpass_low의 전압으로 증가되며, 이는 공칭 패스 전압 Vpass보다 더 작다. 이는, WL47과 WLDL 사이의 그리고 WLDU와 WL48 사이의 채널 구배를 감소시켜, 연관된 메모리 셀들에서의 프로그램 교란의 가능성을 감소시키는 것을 돕는다.

계면 위 및/또는 아래에 다수의 인접한 더미 워드 라인들의 세트가 있을 수 있다는 것에 유의한다. 이 경우에, VWLDL 및 VWLDU는 각각 계면 아래의 및/또는 그 위의 인접한 더미 워드 라인들 각각의 전압들일 수 있다.

하나의 접근법에서, 제어 회로는, 계면에 인접한 비선택된 워드 라인의 전압이 턴오프 전압으로 유지되는 동안, 계면에 인접한 비선택된 워드 라인(예컨대, WLDU)에 인접한 다른 비선택된 워드 라인(예컨대, WL48)의 전압을, 초기 전압으로부터 계면에 비인접한 비선택된 워드 라인(예컨대, WL49 내지 WL95)이 증가되는 패스 전압(Vpass)보다 더 낮은 전압(Vpass_low)으로 증가시키도록 구성된다. 또한, 다른 비선택된 워드 라인의 전압의 증가는 계면에 인접한 비선택된 워드 라인의 전압의 증가와 동시에 발생할 수 있다.

인접한 워드 라인들(VWL47, VWL48)의 전압들은 검증 단계 동안 t8에서 Vpass_low로부터 Vpass로 증가되어, WL_sel에서 감지가 발생하게 한다.

전압 신호(1270)는 선택된 서브블록에 대한 선택 게이트 전압 Vsg_sel(플롯(1271)) 및 비선택된 서브블록에 대한 선택 게이트 전압 Vsg_unsel(플롯(1272))을 포함하는 선택 게이트 전압들을 나타낸다.

전압 신호(1280)는 선택된 비트 라인들에 대한 전압 Vbl_sel(플롯(1281)) 및 비선택된 비트 라인들에 대한 전압 Vbl_unsel(플롯(1282))을 포함하는 비트 라인 전압들을 나타낸다.

프로그램 단계에서, 워드 라인 전압들은, 예컨대 t3에서 시작하여 램프업되어, 연관된 메모리 셀들을 전도성 상태로 제공하고, 비선택된 NAND 스트링들의 연관된 채널 영역들의 용량성 커플링업을 제공한다. 이어서, VWL_sel은 t5에서 Vpgm의 피크 프로그램 전압으로 추가로 램프업되고, t6까지 Vpgm으로 유지되어, 선택된 메모리 셀들을 프로그래밍한다.

프로그램 및 검증 단계들 동안, Vsg_sel은 선택된 서브블록(플롯(1271)) 및 비선택된 서브블록들(플롯(1272))에 대해, 각각, 예컨대 2.5 V 및 0 V로 설정될 수 있다. 프로그램 펄스 동안, Vbl_sel = 0 V에서(플롯(1281)), Vbl_unsel은 2 V로 높게 유지될 수 있다. Vbl_sel은 비트 라인들이 충전되는 감지 프로세스의 일부로서 검증 단계 동안 증가될 수 있다. Vbl_unsel은 또한 일부 경우에 증가될 수 있다.

언급된 바와 같이, Vpass는 연관된 메모리 셀들을 강한 전도성 상태에 두기에 충분히 높은 전압인 일반적인 패스 전압을 표현한다. Vpass는 다양한 비선택된 워드 라인들에 대해 동일하거나 상이할 수 있다.

하나의 접근법에서, 계면 위의 계면 비선택된 워드 라인의 패스 전압은 계면 아래의 계면 비선택된 워드 라인의 패스 전압보다 낮아서, 더 좁은 메모리 홀 직경을 처리한다. 구체적으로, Vpass는, 도 6에 도시된 바와 같이, WLDU가 메모리 홀의 비교적 좁은 부분(예컨대, 직경 dx를 가짐)에 인접하고, WLDL이 메모리 홀의 비교적 넓은 부분(예컨대, 직경 dy를 가짐)에 인접한다는 사실에 기초하여 WLDL 및 WLDU에 대해 상이하다. 더 넓은 메모리 홀 직경에서는, 더 좁은 메모리 홀 직경에서와 동일한 전기장을 제공하기 위해 더 큰 Vpass가 필요하다. 따라서, WLDU에 비해 WLDL에서 더 큰 Vpass가 사용될 수 있는데, 예컨대, 8 내지 9 V에 비해 10 V가 사용될 수 있다.

다른 접근법에서, 비-계면 비선택된 워드 라인들의 패스 전압들은 상이한 티어들에서 상이하다.

대응책을 수반하지 않는 단계(1104c)를 구현할 때, 비선택된 워드 라인들 각각의 전압들은 플롯(1216)에 의해 도시된 바와 같이 동시에 Vpass로 증가할 수 있고, 플롯들(1262, 1263)은 사용되지 않는다.

도 14는 도 9의 Vth 분포를 초래하는 MLC 메모리 셀들에 대한 예시적인 프로그램 동작 내의 일련의 프로그램 루프들에서 사용되는 전압 신호를 도시한다. 수평축은 프로그램 루프 번호를 나타내고, 수직축은 전압을 나타낸다. 프로그램 동작 동안, 선택된 블록 내의 선택된 워드 라인에 대해 프로그램 루프들이 수행된다. 프로그램 루프는 선택된 워드 라인에 프로그램 전압 또는 펄스가 인가되는 프로그램 부분, 및 뒤이어, 연관된 메모리 셀들에 대해 프로그램 검증 테스트들로 지칭되는 하나 이상의 검증 테스트들이 수행되는 동안 검증 신호가 선택된 워드 라인에 인가되는 검증 부분을 포함한다. 소거 상태를 제외하면, 각각의 할당된 상태는 프로그램 동작에서의 상태에 대한 검증 테스트에서 사용되는 검증 전압을 갖는다.

전압 신호(1400)는 프로그래밍을 위해 선택된 워드 라인에 인가되는, 초기 프로그램 전압(1401)을 포함하는, 일련의 프로그램 전압들을 포함한다. 이 예에서, 전압 신호는 고정 또는 가변 스텝 크기를 사용하여 프로그래밍 패스의 하나 이상의 프로그램 루프들에서 진폭을 단계적으로 증가시키는 프로그램 전압들을 포함한다. 이것은 증분식 스텝 펄스 프로그래밍(incremental step pulse programming)으로 지칭되며, 여기서 프로그램 전압은 초기 전압에서 시작하고(프로그램 전압(1401) 참조), 예를 들어, 프로그램 동작이 완료될 때까지 각각의 연속적인 프로그램 루프에서 한 스텝씩 증가한다. 동작은, 선택된 메모리 셀들의 임계 전압들이 할당된 데이터 상태들의 검증 전압들에 도달할 때 성공적으로 완료된다.

프로그램 동작은 단일 프로그래밍 패스 또는 다중 프로그래밍 패스들을 포함할 수 있으며, 여기서 각각의 패스는, 예를 들어, 증분식 스텝 펄스 프로그래밍을 사용한다.

예시적인 검증 신호(1402)를 포함하는, 각각의 프로그램 루프에서의 검증 신호는 프로그램 루프에 대해 검증되고 있는 할당된 데이터 상태들에 기초하여, 하나 이상의 검증 전압들을 포함할 수 있다. 검증 테스트들은 프로그램 동작들이 진행됨에 따라 하위의 할당된 데이터 상태들, 이어서 중간범위의 할당된 데이터 상태들, 및 이어서 상위의 할당된 데이터 상태들을 포괄할 수 있다. 예시적인 검증 신호들은 3개의 검증 전압들을 단순화하여 도시한다. 또한, 도 12 및 도 13의 검증 단계를 참조한다.

모든 메모리 셀들은 초기에, 예를 들어, 프로그램 동작의 시작 시 소거 상태에 있을 수 있다. 프로그래밍 동작이 완료된 후, 데이터는 Vth 분포들 사이에 있는 판독 전압들을 사용하여 메모리 셀들로부터 판독될 수 있다. 동시에, 패스 전압 또는 턴온 전압으로도 지칭되는 판독 패스 전압 Vread(예컨대, 8 내지 10 V)가 나머지 (비선택된) 워드 라인들에 인가된다. 주어진 메모리 셀의 Vth가 판독 기준 전압들 중 하나 이상보다 큰지 작은지를 테스트함으로써, 시스템은 메모리 셀에 의해 표현되는 데이터 상태를 결정할 수 있다. 이들 전압은 이들이 상이한 데이터 상태들의 Vth 범위들 사이에서 구분하기 때문에 구분 전압들이다.

더욱이, 프로그래밍되거나 판독되는 데이터는 페이지들로 배열될 수 있다. 예를 들어, 4개의 데이터 상태들, 또는 셀당 2개의 비트들의 경우, 2개의 페이지들의 데이터가 저장될 수 있다. Er, A, B 및 C 상태들에 대한 비트들의 예시적인 인코딩은 상부 페이지(UP) 비트/하부 페이지(LP) 비트의 포맷으로, 각각, 11, 10, 00 및 01이다. 하부 페이지 판독은 VrA 및 VrC를 사용할 수 있고, 상부 페이지 판독은 VrB를 사용할 수 있다.

8개의 데이터 상태들, 또는 셀당 3개의 비트들에 의해, 3개의 페이지들의 데이터가 저장될 수 있다. A, B, C, D, E, F 및 G 상태들에 대한 비트들의 예시적인 인코딩은 각각 111, 110, 100, 000, 010, 011, 001 및 101이다. 하부 페이지의 데이터는 VrA 및 VrE의 판독 전압들을 사용하여 메모리 셀들을 판독함으로써 결정될 수 있다. 중간 페이지의 데이터는 VrB, VrD 및 VrF의 판독 전압들을 사용하여 메모리 셀들을 판독함으로써 결정될 수 있다. 상부 페이지의 데이터는 VrC 및 VrG의 판독 전압들을 사용하여 메모리 셀들을 판독함으로써 결정될 수 있다.

도 15는 도 5 내지 도 8과 부합하는, 2개의 티어들을 포함하는 반도체 스택에 대한 예시적인 제조 프로세스를 도시한다. 이 프로세스는 2개 초과의 티어들을 형성하도록 연장될 수 있다. 단계(1500)는 메모리 셀 영역에서 기판 상에 스택의 하부 티어를 형성하는 것을 포함한다. 단계(1501)는 하부 티어에 메모리 홀들을 에칭하는 것, 및 SiN과 같은 희생 재료로 메모리 홀들을 충전하는 것을 포함한다. 예컨대, 도 16a를 참조한다.

단계(1502)는 하부 티어 상에 스택의 상부 티어를 형성하는 것을 포함한다. 단계(1503)는 상부 티어에 메모리 홀들을 에칭하는 단계를 포함한다. 예컨대, 도 16b를 참조한다. 단계(1504)는, 예컨대 습식 에칭을 이용하여, 하부 티어 내의 메모리 홀들로부터 희생 재료를 제거하는 것을 포함한다. 예컨대, 도 16c를 참조한다.

단계(1505)는 메모리 홀들 내에 산화물-질화물-산화물(ONO) 필름들을 침착시키는 것을 포함한다. 예컨대, 도 16d를 참조한다. 단계(1506)는 스택 내에 슬릿들을 에칭하는 것을 포함한다. 예컨대, 도 16e를 참조한다. 단계(1507)는 슬릿들을 사용하여 스택의 유전체 층들의 희생 재료를 금속으로 대체하는 것을 포함한다. 이는 희생 재료를 제거하는 에칭제를 슬릿을 통해 제공하는 것, 공극을 생성하는 것, 이어서 공극을 충전하는 금속을 슬릿을 통해 제공하는 것을 수반할 수 있다.

단계(1508)는 슬릿으로부터 금속을 세정하는 것, 슬릿의 벽들을 코팅하는 유전체 필름을 슬릿 내에 침착시키는 것, 유전체 필름의 하단을 에칭하는 것, 슬릿 내에 금속을 침착시키는 것, 및 과잉 금속을 제거하기 위해 CMP를 수행하는 것을 포함한다. 이러한 단계는 스택의 상단으로부터 기판까지 슬릿에 전도성 금속 경로를 제공하여 스택 아래의 회로부에 접속하도록 할 수 있다. 예컨대, 도 16f를 참조한다.

단계(1509)는 제어 게이트 라인들에 대한 콘택트들을 위해 메모리 셀 영역에서 콘택트 홀들을 에칭하는 것을 포함한다. 예컨대, 도 16g를 참조한다. 단계(1510)는 콘택트 홀들 내에 금속을 침착시키는 것을 포함한다. 예컨대, 도 16g를 참조한다.

단계들 중 일부는 도 15에 도시된 순서와는 상이한 순서로 수행될 수 있다는 것에 유의한다.

도 16a는 도 15의 단계들(1500, 1501)과 부합하는 구성의 반도체 구조물(1600)을 도시한다. 구조물은 기판(1601)의 메모리 셀 영역을 포함한다. 도시되지 않은 주변 영역이 또한 동시에 제조될 수 있다. 기판은, 예를 들어, 진성 실리콘 영역(1602), 깊은 n-웰(1603) 및 p-웰(1604)을 포함한다. 스택의 하부 티어(1605)는 교번하는 유전체 층들 및 제어 게이트 층들을 포함한다. 제어 게이트 층들은 제조의 이러한 단계에서 희생 재료를 포함할 수 있다. 예시적인 유전체 층(1606) 및 예시적인 제어 게이트 층(1607)이 도시되어 있다. 본 예는 티어 내에 9개의 제어 게이트 층을 포함한다. 유전체 층(1608)이 스택의 상단에서 연장되는 한편, 유전체 층(1609)은 반도체 구조물의 상단에서 연장된다. 예를 들어, 유전체 층(1608)은, 예컨대, LPCVD 또는 PECVD에 의해 침착된 SiOx일 수 있다. 예를 들어, 유전체 층(1609)은, 예컨대, 저압 화학 증착(LPCVD) 또는 플라즈마 강화 화학 증착(PECVD)에 의해 침착된 SiN일 수 있다.

반도체 구조물은 티어 내에 에칭되는 복수의 메모리 홀들을 포함한다. 예시적인 메모리 홀(1610)(메모리 홀이 충전되는 경우 컬럼 또는 필러로도 지칭됨)은 세장형 부분(1612) 위의 넓어진 상단 부분(1611)을 포함한다. 소스측 영역(1613)이 메모리 홀 아래에 있다. 스택의 상단(1614) 및 하단(1615)이 또한 도시되어 있다. 좌표계는 x, y 및 z(수직) 방향들을 나타낸다.

도 16b는 도 15의 단계들(1502, 1503)과 부합하는 구성의 반도체 구조물(1620)을 도시한다. 스택의 제2 (상단) 티어(1616)가 하부 티어 상에 형성되고, 교번하는 유전체 층들 및 제어 게이트 층들을 또한 포함한다. 하부 티어의 상단에 있는 계면(IF)은 상단 티어와 하단 티어를 분리한다. 예시적인 유전체 층(1621) 및 예시적인 제어 게이트 층(1622)이 도시되어 있다. 본 예는 티어 내에 9개의 제어 게이트 층을 포함한다. 유전체 층(1623)이 교번하는 유전체 층들 및 제어 게이트 층들의 스택(1626)을 포함하는 반도체 구조물(1620)의 상단에서 연장된다.

예시적인 메모리 홀(1624)을 포함하는 메모리 홀들이 스택의 상부 티어에서 에칭된다. 이들 메모리 홀들은 하부 티어에서의 메모리 홀들 내의 희생 재료(예컨대, 예시적인 희생 재료(1625))와 정렬된다. 일부 경우들에서, 상단 및 하단 티어들 내의 메모리 홀들 사이에 오정렬이 존재한다. 넓어진 상단 부분(1611)은 상단 티어 내의 메모리 홀이 접촉하는 증가된 영역을 제공하여, 메모리 홀들이 접속되어 양쪽 티어들을 통해 연속적인 메모리 홀을 제공하는 것을 보장한다.

도 16c는 도 15의 단계(1504)와 부합하는 구성의 반도체 구조물(1630)을 도시한다. 일단 하부 티어 내의 희생 재료가 제거되면, 스택의 상단으로부터 스택의 하단까지 양쪽 티어들을 통해 연장되는, 예시적인 연속적인 메모리 홀(1631)과 같은 연속적인 메모리 홀들이 형성된다. 연속적인 메모리 홀(1631)은 하부 티어의 메모리 홀(1632)(또는 메모리 홀 부분) 및 상부 티어의 메모리 홀(1624)(또는 메모리 홀 부분)을 포함한다.

도 16d는 도 15의 단계(1505)와 부합하는 구성의 반도체 구조물(1640)을 도시한다. 메모리 홀들은 ONO 필름들, 폴리실리콘 채널 및 코어 유전체와 같은 재료들로 충전된다. 폴리실리콘 채널을 제공하기 위해, 비정질 실리콘이 침착된 후 가열 단계가 이어질 수 있다. 이는 하부 티어 내의 컬럼(1643) 위에 상부 티어 내의 컬럼(1642)을 포함하는 컬럼(1641)(예컨대, 필러)을 생성한다.

도 16e는 도 15의 단계(1506)와 부합하는 구성의 반도체 구조물(1650)을 도시한다. 예시적인 슬릿(1651)을 포함하는 슬릿들이 스택 내에서 y 방향으로 주기적으로 형성된다. 각각의 슬릿은 y-z 평면 내에서 균일한 단면을 가질 수 있고 x 방향으로 스택을 가로질러 연장될 수 있다.

도 16f는 도 15의 단계들(1507, 1508)과 부합하는 구성의 반도체 구조물(1660)을 도시한다. 슬릿들에 에칭제를 제공함으로써, 제어 게이트 층들의 희생 재료가 제거된다. 후속하여, 제어 게이트 층들 내에 생성된 공극들이 텅스텐과 같은 금속으로 충전된다. 예를 들어, 금속(예컨대, 전도성 층)이 제어 게이트 층(1622)을 위해 제공된다. 이어서, 금속 잔류물이 슬릿들로부터 제거되고 유전체 필름(1663)이 슬릿들 내에 침착되어, 슬릿 내에 공극을 남긴다. 공극은 스택의 하단에 있는 p-웰로부터 스택의 상단까지 연장될 수 있다. 슬릿은 기판에 대한 금속 상호접속부를 제공하는 금속(1672)으로 충전될 수 있다.

도 16g는 도 15의 단계들(1509, 1510)과 부합하는 구성의 반도체 구조물(1670)을 도시한다. 콘택트 홀들이, 제어 게이트 층들의 테라스형 에지들로부터 스택의 상단으로 상향으로 연장되는 공극들을 제공하기 위해 메모리 홀들을 갖는 영역 외부의 스택에서 에칭된다. 이어서, 콘택트 홀들이 금속으로 충전되어, 제어 게이트 층들을 스택의 상단에 접속시키는 금속 비아들을 제공한다. 후속 프로세싱은 콘택트들로의 스택 위의 접속된 금속 경로들을 수반한다. 이어서, 금속 경로들은, 예를 들어 전압원들, 또는 다른 회로부에 접속될 수 있다. 예시적인 비아(1671)가 제어 게이트 층(1662)에 접속된다. 앞서 논의된 메모리 셀들 사이의 거리들 d1 및 d2가 또한 도시되어 있다. 스택의 영역(622)의 확대도에 대한 도 6을 참조한다.

반도체 구조물은 메모리 셀들이 NAND 스트링들에 배열되는 3차원 구조물의 일례이다.

스택은 복수의 교번하는 전도성 및 유전체 층들을 포함한다. 전도성 층들은 각각의 NAND 스트링 내의 메모리 셀들의 제어 게이트들 및 SGD 및 SGS 트랜지스터들과 같은 다른 트랜지스터들에 접속된다. 하나의 접근법에서, 상단 및 하단 티어들 내의 전도성 층들 및 연관된 메모리 셀들은 거리 d1만큼 분리된다. 계면에 인접한 전도성 층들 및 연관된 메모리 셀들은 더 큰 거리 d2만큼 서로 분리될 수 있다.

일 구현예에서, 장치는, 스택의 하부 티어 및 상부 티어에서 연장되는 NAND 스트링 - 하부 티어는 계면에 의해 상부 티어로부터 분리되고, NAND 스트링은 각자의 워드 라인들에 접속된 메모리 셀들을 포함함 -; 및 프로그램 루프의 프로그램 단계에서, 선택된 워드 라인의 전압을 초기 전압으로부터 프로그램 전압으로 증가시키도록, 계면에 비인접한 비선택된 워드 라인의 전압을 초기 전압으로부터 패스 전압으로 증가시키도록, 그리고 스택에서의 선택된 워드 라인의 위치에 기초하여, 계면에 인접한 비선택된 워드 라인의 전압을 설정하도록 구성된 제어 회로를 포함한다.

다른 구현예에서, 방법은, 프로그램 루프의 프로그램 단계에서, 선택된 워드 라인의 전압을 초기 전압으로부터 프로그램 전압으로 증가시키는 단계 - 선택된 워드 라인은 스택의 하부 티어에서의 워드 라인들 및 스택의 상부 티어에서의 워드 라인들을 포함하는 워드 라인들의 세트 내에 있고, 계면은 하부 티어와 상부 티어 사이에 있음 -; 계면에 비인접한 비선택된 워드 라인들의 전압을 패스 전압으로 증가시키는 단계; 및 선택된 워드 라인이 상부 티어 내에 있는지 또는 하부 티어 내에 있는지에 기초하여 계면에 인접한 비선택된 워드 라인들의 전압을 설정하는 단계를 포함한다.

다른 구현예에서, 장치는, 복수의 메모리 셀들을 포함하는 NAND 스트링 - NAND 스트링은 교번하는 전도성 층들 및 유전체 층들의 스택에서 수직으로 연장되고, 전도성 층들은 복수의 메모리 셀들의 제어 게이트들에 접속되고, 하나의 유전체 층(예컨대, 계면 층(IF))의 높이가 다른 유전체 층들의 높이보다 더 높음 -; 선택된 메모리 셀이 하나의 유전체 층 위에 있는 전도성 층에 접속됨을 결정하기 위한 수단; 및 결정하기 위한 수단에 기초하여, 선택된 메모리 셀의 프로그래밍 동안, 하나의 유전체 층에 비인접한 전도성 층들과는 상이하게 하나의 유전체 층에 인접한 전도성 층들을 바이어싱하기 위한 수단을 포함한다.

결정하기 위한 수단은 도 1의 제어기(122) 및 제어 회로부(110), 또는 다른 로직 하드웨어, 및/또는 컴퓨터 판독가능 저장 매체 또는 디바이스 상에 저장된 다른 실행가능 코드를 포함할 수 있다. 다른 실시예들은 유사한 또는 동등한 수단을 포함할 수 있다.

바이어싱하기 위한 수단은 제어기(122), 제어 회로부(110), 전압 타이밍 회로(117)를 포함하는 전력 제어 모듈(116), 및 도 1 내지 도 3의 워드 라인 드라이버들(447, 448, 449, 451), 또는 컴퓨터 판독가능 저장 매체 또는 디바이스 상에 저장된 다른 로직 하드웨어, 및/또는 다른 실행가능 코드를 포함할 수 있다. 다른 실시예들은 유사한 또는 동등한 수단을 포함할 수 있다.

본 발명의 전술한 상세한 설명은 예시 및 설명의 목적으로 제시되었다. 그것은 본 발명을 개시된 정확한 형태로 제한하거나 망라하도록 의도되지 않는다. 상기의 교시내용의 관점에서 많은 수정 및 변형이 가능하다. 기술된 실시예들은 본 발명의 원리 및 그의 실제 응용을 가장 잘 설명하기 위해 선택되었고, 이에 의해, 당업자가 다양한 실시예들에서 그리고 고려된 특정 용도에 적합하게 된 바와 같은 다양한 수정예들로 본 발명을 가장 잘 활용할 수 있게 하였다. 본 발명의 범주는 명세서에 첨부된 청구범위에 의해 정의되는 것으로 의도된다.

Claims (15)

1. 장치로서,
   스택(610, 1626)의 하부 티어(600, 1605) 및 상부 티어(601, 1616)에서 연장되는 NAND 스트링(700n, 710n, 720n, 730n) - 상기 하부 티어는 계면(IF)에 의해 상기 상부 티어로부터 분리되고, 상기 NAND 스트링은 각자의 워드 라인들(WL0 내지 WL95)에 접속된 메모리 셀들(703 내지 716, 723 내지 736, 743 내지 756, 763 내지 776)을 포함함 -; 및
   프로그램 루프의 프로그램 단계에서, 선택된 워드 라인의 전압을 초기 전압으로부터 프로그램 전압으로 증가시키도록, 상기 계면에 비인접한 비선택된 워드 라인(WL0 내지 WL47, WL48 내지 WL95)의 전압을 초기 전압으로부터 패스 전압으로 증가시키도록, 그리고 상기 스택에서의 선택된 워드 라인의 위치에 기초하여, 상기 계면에 인접한 비선택된 워드 라인(WLDL, WLDU)의 전압을 설정하도록 구성된 제어 회로(110, 122)를 포함하는, 장치.
2. 제1항에 있어서,
   상기 제어 회로는, 상기 선택된 워드 라인이 상기 상부 티어의 하단 반부 내에 있다는 결정에 기초하여, 상기 계면에 인접한 상기 비선택된 워드 라인의 전압을 상기 계면에 비인접한 상기 비선택된 워드 라인의 전압의 증가보다 이르게 증가시키도록 구성된, 장치.
3. 제1항 또는 제2항에 있어서,
   상기 제어 회로는, 상기 선택된 워드 라인이 상기 상부 티어 내에 있다는 결정에 기초하여, 상기 계면에 인접한 상기 비선택된 워드 라인의 전압을 상기 계면에 비인접한 상기 비선택된 워드 라인의 전압의 증가보다 이르게 증가시키도록 구성된, 장치.
4. 제3항에 있어서,
   상기 제어 회로는, 상기 프로그램 루프가 프로그램 동작에서 제1 프로그램 루프 이후라는 결정에 기초하여, 상기 계면에 인접한 상기 비선택된 워드 라인의 전압을 상기 계면에 비인접한 상기 비선택된 워드 라인의 전압의 증가보다 이르게 증가시키도록 구성된, 장치.
5. 제3항에 있어서,
   상기 NAND 스트링은 메모리 홀(618, 619) 내에서 연장되고;
   상기 계면에 인접한 상기 비선택된 워드 라인(WLDU)은 상기 메모리 홀의 상대적으로 좁은 부분에 인접하고;
   상기 계면에 인접한 상기 비선택된 워드 라인의 전압은 다른 비선택된 워드 라인(WLDL)이 증가되는 패스 전압(Vpass)보다 더 낮은 패스 전압(Vpass_low)으로 증가되고;
   상기 다른 비선택된 워드 라인은 상기 계면에 인접하고, 상기 메모리 홀의 상대적으로 넓은 부분에 인접하는, 장치.
6. 제3항에 있어서,
   상기 계면에 인접한 상기 비선택된 워드 라인의 전압의 증가는 상기 계면에 비인접한 상기 비선택된 워드 라인의 전압이 증가되는 패스 전압(Vpass_low)보다 더 큰 패스 전압(Vpass)까지인, 장치.
7. 제1항 내지 제6항 중 어느 한 항에 있어서,
   상기 제어 회로는, 상기 선택된 워드 라인이 상기 하부 티어 내에 있다는 결정에 기초하여, 상기 계면에 인접한 상기 비선택된 워드 라인의 전압을 상기 계면에 비인접한 상기 비선택된 워드 라인의 전압의 증가와 동시에 증가시키도록 구성된, 장치.
8. 제1항 내지 제7항 중 어느 한 항에 있어서,
   상기 제어 회로는, 상기 선택된 워드 라인이 상기 상부 티어의 하단 반부 내에 있다는 결정에 기초하여, 상기 프로그램 단계 동안 상기 계면에 인접한 상기 비선택된 워드 라인의 전압을 턴오프 전압으로 유지하도록 구성된, 장치.
9. 제1항 내지 제7항 중 어느 한 항에 있어서,
   상기 제어 회로는, 상기 선택된 워드 라인이 상기 상부 티어 내에 있다는 결정에 기초하여, 상기 프로그램 단계 동안 상기 계면에 인접한 상기 비선택된 워드 라인의 전압을 턴오프 전압으로 유지하도록 구성된, 장치.
10. 제9항에 있어서, 상기 프로그램 단계 동안,
    상기 제어 회로는, 상기 계면에 인접한 상기 비선택된 워드 라인의 전압이 상기 턴오프 전압으로 유지되는 동안, 상기 계면에 인접한 상기 비선택된 워드 라인에 인접한 다른 비선택된 워드 라인의 전압을 초기 전압으로부터 상기 패스 전압보다 낮은 전압으로 증가시키도록 구성된, 장치.
11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 계면에 인접한 상기 비선택된 워드 라인(WLDU)은 상기 계면 위에 있고;
    상기 계면에 인접한 상기 비선택된 워드 라인과 상기 계면에 인접하고 그 아래에 있는 다른 비선택된 워드 라인(WLDL) 사이의 거리(d2)는 각자의 워드 라인들 중 나머지 워드 라인들 사이의 거리(d1)의 적어도 2배인, 장치.
12. 방법으로서, 프로그램 루프의 프로그램 단계에서,
    선택된 워드 라인의 전압을 초기 전압으로부터 프로그램 전압으로 증가시키는 단계 - 상기 선택된 워드 라인은 스택의 하부 티어(600, 1605) 내의 워드 라인들(WL0 내지 WL47) 및 상기 스택의 상부 티어(601, 1616) 내의 워드 라인들(WL48 내지 WL95)을 포함하는 워드 라인들의 세트 내에 있고, 계면(IF)은 상기 하부 티어와 상기 상부 티어 사이에 있음 -;
    상기 계면에 비인접한 비선택된 워드 라인들의 전압을 패스 전압으로 증가시키는 단계; 및
    상기 선택된 워드 라인이 상기 상부 티어 내에 있는지 또는 상기 하부 티어 내에 있는지에 기초하여 상기 계면에 인접한 비선택된 워드 라인들(WLDL, WLDU)의 전압을 설정하는 단계를 포함하는, 방법.
13. 제12항에 있어서,
    상기 선택된 워드 라인이 상기 상부 티어 내에 있을 때, 상기 계면에 비인접한 상기 비선택된 워드 라인들의 전압을 상기 패스 전압으로 증가시키기 전에 상기 계면에 인접한 상기 비선택된 워드 라인들의 전압을 상기 패스 전압으로 증가시키는 단계를 추가로 포함하는, 방법.
14. 제12항 또는 제13항에 있어서,
    상기 선택된 워드 라인이 상기 하부 티어 내에 있을 때, 상기 계면에 비인접한 상기 비선택된 워드 라인들의 전압을 상기 패스 전압으로 증가시킴과 동시에 상기 계면에 인접한 상기 비선택된 워드 라인들의 전압을 상기 패스 전압으로 증가시키는 단계를 추가로 포함하는, 방법.
15. 제12항 내지 제14항 중 어느 한 항에 있어서,
    상기 선택된 워드 라인이 상기 상부 티어 내에 있을 때, 상기 계면에 인접한 상기 비선택된 워드 라인들의 전압을 상기 프로그램 단계 전체에 걸쳐서 비전도성 상태로 연관된 메모리 셀들을 제공하는 턴오프 전압으로 유지하는 단계 - 상기 턴오프 전압은 상기 패스 전압보다 낮음 - 를 추가로 포함하는, 방법.

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