CN103594452B - 半导体多层结构及其制造方法 - Google Patents

Abstract

本发明公开了一种半导体多层结构及其制造方法，该半导体多层结构包括多层第一导电层、多层第一绝缘层及一第二导电层；此多层第一导电层彼此间隔地设置，每一个第一导电层具有一上表面、与上表面相对而设的一下表面及侧壁；第一绝缘层环绕于第一导电层的周围，且每一个第一绝缘层至少覆盖每一个第一导电层的上表面的一部分、下表面的一部分以及侧壁；第二导电层覆盖第一导电层与第一绝缘层。

Description

半导体多层结构及其制造方法

技术领域

本发明是有关于一种半导体多层结构及其制造方法，且特别是有关于一种存储器的半导体多层结构及其制造方法的装置。

背景技术

随着电子产品的开发与市场销售的成长，存储器的需求也跟着提高。存储器有许多不同种类，例如可粗略分为非易失性存储器(Non-VolatileMemory，NVM)及易失性存储器(VolatileMemory，VM)。

动态随机存取存储器(DRAM)或高速缓存(CacheMemory)是属于易失性存储器(VolatileMemory)，其访问速度较快。不过，由于储存在非易失性存储器里的数据不会因为电流的关闭而消失，因此，非易失性存储器可当成是如硬盘一般的信息储存元件。依存储器内的数据是否能在使用计算机时随时改写为标准，非易失性存储器中又可分为ROM(ReadOnlyMemory)和Flash(闪存)两大类。目前Flash正广泛应用在各种不同领域，尤其是手机、数码相机、MP3播放器等行动产品。

为了让存储器在有限的体积下具有更高储存容量，发展出一种高容量储存型三维(3D)存储器，元件之间的间距更为紧密，且单位面积的元件密度更高。

发明内容

本发明是有关于一种半导体多层结构及其制造方法，此种半导体多层结构，不需要掺杂离子即可以形成电流通道。

根据本发明的第一方面，提出一种半导体多层结构，包括多层第一导电层、多层第一绝缘层及一第二导电层。此多层第一导电层彼此间隔地设置，每一个第一导电层具有一上表面、与上表面相对而设的一下表面及两侧壁。第一绝缘层，环绕于第一导电层的周围，且每一个第一绝缘层至少覆盖每一个第一导电层的上表面的一部分、下表面的一部分以及两侧壁。第二导电层覆盖第一导电层与第一绝缘层。

根据本发明的第二方面，提出一种半导体多层结构的制造方法，此方法包括以下步骤：形成多层第一导电层，彼此间隔地设置，每一个第一导电层具有一上表面、与上表面相对而设的一下表面及两侧壁；形成多层第一绝缘层，环绕于第一导电层的周围，且每一个第一绝缘层至少覆盖每一个第一导电层的上表面的一部分、下表面的一部分以及两侧壁；形成一第二导电层，覆盖第一导电层与第一绝缘层。

根据本发明的第三方面，提出一种半导体多层结构，半导体多层结构用于一存储器装置；半导体多层结构包括多层导电层、多层栅氧化层及一栅极层。此多层导电层，彼此间隔而设，每一个导电层具有一上表面、与上表面相对而设的一下表面及一侧壁。此多层栅氧化层，环绕于导电层的周围，且每一个栅氧化层至少覆盖每一个导电层的上表面的一部分、下表面的一部分以及侧壁。栅极层覆盖导电层与栅氧化层。

为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1是绘示依照本发明一实施例的存储器装置的局部示意图。

图2至图5绘示如图1的半导体多层结构沿A-A’切线的剖面的结构制造流程图。

【主要元件符号说明】

10：存储器装置

12：阵列区

13：指叉状结构

14：半导体多层结构

140a、140b、140c、140d：通孔

141a、141b、141c、141d、142、146：导电层

142’：导电材料

142a：反转层

142b：非反转层

144、148：绝缘层

148’：绝缘材料

S1、S3：表面

S2：侧壁

h1：厚度

w2：宽度

x、y、z：轴

A-A’：切线

具体实施方式

请参考图1，其绘示依照本发明一实施例的存储器装置的局部示意图。如图1所示，存储器装置10具有阵列区12、指叉状结构13及半导体多层结构14。存储器装置10例如是一三维与非门(NAND)闪存，x轴、y轴及z轴相互垂直。半导体多层结构14包括第一导电层142、第一绝缘层144、一第二导电层146、第二绝缘层148、通孔140a、140b、140c及140d及第三导电层141a、141b、141c及141d。

第一导电层142例如是包括多晶硅，第一绝缘层144例如是氧化物所形成的栅氧化层，第二导电层146例如是一辅助栅极(assistgate)层，覆盖第一导电层142及第一绝缘层144。第二绝缘层148可以包括一氧化物，第二绝缘层148与第一导电层142交错排列。于一实施例中，可以不需要第二绝缘层148，通过指叉状结构13，支撑间隔设置的第一导电层142。

通孔140a～140d例如是一接触窗(contact)，相邻的通孔140a～140d的深度不相同，分别贯穿至第一导电层142中至少其中一层。举例来说，如图1所示，半导体多层结构14设有四个通孔140a～140d，分别以不同深度贯穿半导体多层结构14至所对应的第一导电层142。可以依序增加通孔140a～140d所贯穿的层数。亦即，通孔140a贯穿至由上而下的第一层第一导电层142，通孔140b贯穿至由上而下的第二层第一导电层142，通孔140c贯穿至由上而下的第三层第一导电层142，通孔140d贯穿至由上而下的第四层第一导电层142。通孔140a～140d的数目是与第一导电层142的层数有关，通孔140a～140d分别填充而设有第三导电层141a～141d，第三导电层141a～141d例如是导电接触层，用以电性连接至对应的第一导电层142。于此实施例中，是仅以四层叠层的第一导电层142为例作说明。当然，第一导电层142的层数可以依照工艺及产品需求作增减，并不作限制。

于此实施例中，为了让存储器的容量提升，且体积微型化，元件之间的间距可以紧密设置，且提高单位面积的元件密度。因此，透过电压的施加，第一导电层142之间可在无离子注入的状况下自动形成结，图1所示的存储器装置10即为此种类型的无结(junction-free)的三维存储器的一种态样。

通过第三导电层141a～141d所施加电位的开启(例如是1)或关闭(例如是0)，可以决定所选择的第一导电层142。于一实施例中，半导体多层结构14的第二导电层146可以进一步图案化为联机层，以联机半导体多层结构14所选择的第一导电层142至阵列区12。不过，第二导电层146例如是包括多晶硅，在没有离子掺杂的状况下，仍然可能有较高的阻值，影响存储器装置10的读取速度。当半导体多层结构14所叠层的层数很厚时，离子注入工艺无法将离子均匀地注入结构中。也就是说，可能上层结构接收到较高浓度的离子注入，下层结构仅接收到较低浓度的离子注入。若以每一层结构作个别的离子注入，则工艺上需要使用多个掩模，耗费高昂的成本。

于本发明一实施例中，通过第一导电层142及第二导电层146之间相隔第一绝缘层144的界面设计，使得电压施加于第二导电层146后，可以诱导第一导电层142及第一绝缘层144之间的界面产生导电电子层(反转层)，产生电流通道。如此一来，不需要通过离子掺杂层，即可以降低第二导电层146的阻值。因此，不需要执行任何复杂的离子注入工艺，即可以有效提升存储器的读写速度。

图2至图5绘示如图1的半导体多层结构14，沿A-A’切线的剖面的结构制造流程图。请先参考图2，提供导电材料142’与绝缘材料148’交错设置的结构。导电材料142’例如是包括一多晶硅，绝缘材料例如包括一氧化物。请参考图2～图3，执行一掩模工艺，以图案化绝缘材料148’。图案化绝缘材料148’的方式可以是以湿法刻蚀的方式，例如是利用湿刻蚀液BOE(BufferOxideEtch)，对未受到导电材料142’覆盖的绝缘材料148’进行刻蚀，移除绝缘材料148’的两侧部分，以形成第二绝缘层148。经过图案化工艺后，第一导电层142的宽度大于第二绝缘层148的宽度。

请参考图3，第一导电层142及第二绝缘层148交错设置。第一导电层142具有上表面S1、侧壁S2及下表面S3，下表面S3与上表面S1相对而设。然后，形成第一绝缘层144环绕于第一导电层142的周围，且第一绝缘层144至少覆盖第一导电层142的上表面S1的一部分、侧壁S2以及下表面S3的一部分。可以利用沉积绝缘层、沉积氧化物或者热氧化的方式形成第一绝缘层144。第一绝缘层144具有一厚度h1，厚度h1是介于2纳米(nm)至500纳米(nm)。较佳地，可以选择厚度h1介于2纳米(nm)至100纳米(nm)。

请参考图4，形成导电材料146’。可以利用沉积多晶硅的方式，形成导电材料146’，以覆盖第一导电层142与第一绝缘层144。请参考图4～图5，图案化导电材料146’以形成第二导电层146。于一实施例中，可以施加一电压至第二导电层146，此时，第一导电层142邻近第一绝缘层144的结处，会形成一反转层(inversionlayer)142a，第一导电层142的其余部位则是一非反转层142b。

如图5所示，第二导电层146的宽度w2，大于第一导电层142的宽度w3及第一绝缘层144的厚度h1的总和。于一实施例中，第一绝缘层144的厚度h1例如是2nm至500nm，较佳地是2nm至100nm，可以根据反转层142a的阻值，调整第一绝缘层144的厚度h1。第一导电层的宽度w3例如是100nm至700nm，第二导电层146的宽度w2例如是200nm至1500nm。此外，第一绝缘层144覆盖第一导电层142的上表面S1的宽度w1例如是5纳米至1000纳米。

综上所述，本发明上述实施例的半导体多层结构，可以应用于一三维存储器装置中。此种半导体多层结构不需要离子注入(IonImplant)，也不需要经过太多繁复且高成本的掩模工艺即可以制造。而且，通过第一导电层、绝缘层及第二导电层(辅助栅极层)的结设计，使得施加电压至第二导电层(辅助栅极层)时，于第一导电层与绝缘层的结处形成反转层降低阻值，可以提升电流传导速度，进而改善三维存储器的读取速度。

综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (10)

1.一种半导体多层结构，包括：

多层第一导电层，彼此间隔地设置，每层该第一导电层具有一上表面、与该上表面相对而设的一下表面及一侧壁；

多层第一绝缘层，环绕于该多层第一导电层的周围，且每层该第一绝缘层至少覆盖每层该第一导电层的该上表面的一部分、该下表面的一部分以及该侧壁；以及

一第二导电层，覆盖该多层第一导电层与该多层第一绝缘层；

其中，在施加一电压至第二导电层时，于第一导电层与第一绝缘层的结处形成反转层。

2.根据权利要求1所述的半导体多层结构，更包括：

多层第二绝缘层，与该多层第一导电层交错排列，其中该多层第一导电层的宽度大于该多层第二绝缘层的宽度。

3.根据权利要求1所述的半导体多层结构，更包括：

多个通孔，该多个通孔的数目是与该多层第一导电层的层数有关，该多个通孔是贯穿至该多层第一导电层中至少其中一层，且该多个通孔中相邻的两通孔的深度不相同；以及

多个第三导电层，分别填充于该多个通孔之中，以电性连接至该多层第一导电层中一对应的第一导电层。

4.一种半导体多层结构的制造方法，包括：

形成多层第一导电层，彼此间隔地设置，每层该第一导电层具有一上表面、与该上表面相对而设的一下表面及一侧壁；

形成多层第一绝缘层，环绕于该多层第一导电层的周围，且每层该第一绝缘层至少覆盖每层该第一导电层的该上表面的一部分、该下表面的一部分以及该侧壁；以及

形成一第二导电层，覆盖该多层第一导电层与该多层第一绝缘层；

其中，在施加一电压至第二导电层时，于第一导电层与第一绝缘层的结处形成反转层。

5.根据权利要求4所述的半导体多层结构的制造方法，其中形成该多层第一绝缘层的步骤之前，更包括：

形成多层第二绝缘材料，与该多层第一导电层交错排列；以及

移除该多层第二绝缘材料的两侧部分，以形成多层第二绝缘层，使得该多层第一导电层的宽度大于该多层第二绝缘层的宽度。

6.根据权利要求5所述的半导体多层结构的制造方法，图案化该多层第二绝缘材料的步骤，包括：

提供多层交错排列的第二绝缘材料与该多层第一导电层；以及

刻蚀多层第二绝缘材料的两侧部分，以形成该多层第二绝缘层。

7.根据权利要求4所述的半导体多层结构的制造方法，其中形成该多层第一绝缘层的步骤，包括：

执行一氧化工艺，以形成该多层第一绝缘层环绕于该多层第一导电层表面。

8.一种半导体多层结构，用于一存储器装置，该半导体多层结构包括：

多层导电层，彼此间隔而设，每层该导电层具有一上表面、与该上表面相对而设的一下表面及一侧壁；

多层栅氧化层，环绕于该多层导电层的周围，且每层该栅氧化层至少覆盖每层该导电层的该上表面的一部分、该下表面的一部分以及该侧壁；以及

一栅极层，覆盖该多层导电层与该多层栅氧化层；

其中，在施加一电压至栅极层时，于多层导电层与多层栅氧化层的结处形成反转层。

9.根据权利要求8所述的半导体多层结构，更包括：

多层绝缘层，与该多层导电层交错排列，其中该多层导电层的宽度大于该多层绝缘层的宽度。

10.根据权利要求8所述的半导体多层结构，其中每层该导电层的宽度小于该栅极层的宽度。