CN102468282B - 三维半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供了三维半导体器件及其制造方法。该三维(3D)半导体器件包括：垂直沟道，从衬底附近的下端延伸到上端且连接多个存储单元；以及单元阵列，包括多个单元，其中所述单元阵列布置在设置于衬底上的具有阶梯台阶结构的层的栅堆叠中。栅堆叠包括：下层，包括下选择线，该下选择线耦接到下端附近的下非存储晶体管；上层，包括导电线，该导电线分别耦接到上端附近的上非存储晶体管且连接为单个导电件以形成上选择线；以及中间层，分别包括字线且耦接到单元晶体管，其中中间层设置在下选择线和上选择线之间。

Description

三维半导体器件及其制造方法
技术领域
本发明构思涉及半导体器件，更具体地，涉及多层或三维(3D)半导体器件及其制造方法。
背景技术
对具有高性能而不昂贵的半导体器件的需求持续驱动了集成密度的发展。增大的集成密度又对半导体制造工艺提出了更高要求。二维(2D)或平面型半导体器件的集成密度部分地由构成组元集成电路的单个元件(例如，存储单元)占据的面积决定。单个元件所占据的面积很大程度上由用于定义单个元件和它们的互连的构图技术的尺寸参数(例如，宽度、长度、节距、窄度、相邻分隔等)决定。近年来，提供更加“精细”的图案已经使开发和使用非常昂贵的图案形成设备成为必要。因此，现有半导体器件的集成密度的显著提高以相当大的成本为代价，然而设计者不断遭遇精细图案开发和制造的实际极限。
由于前述和很多相关的制造挑战，增大的集成密度近来已经更多地要求开发多层或所谓的三维(3D)半导体器件。例如，传统上与2D半导体存储器件的存储单元阵列相关的单个制造层正在被多制造层或存储单元的三维(3D)布置所代替。
发明内容
本发明构思的各个实施例提供了高度集成的半导体器件及其制造方法。本发明构思的某些实施例提供半导体器件，其构造为提前防止工艺意外，从而改善表现优良电特性的器件的制造产率。本发明构思的另一些实施例提供这样的半导体器件的制造方法。本发明构思的某些实施例提供半导体器件，其构造为防止或最小化在形成与字线焊盘连接的接触时可能出现的工艺误差。本发明构思的另一些实施例涉及这样的半导体器件的制造方法。
在一个实施例中，提供一种三维(3D)半导体存储器，其包括：布置在垂直堆叠于衬底上的多个层中的存储单元，其中存储单元通过从下端延伸到上端的垂直沟道串联连接，该下端靠近衬底且耦接到下非存储单元(lowernon-memory cell)，该上端耦接到上非存储单元，其中多个层一起形成阶梯台阶(stair-stepped)结构，并且多个层中的每个包括用作焊盘的依次暴露的端部，上非存储单元和下非存储单元中的至少一个包括连接为一个导电件(conductive piece)的多个垂直堆叠的非存储单元。
在另一实施例中，提供一种3D半导体器件，该3D半导体器件包括：垂直沟道，从靠近衬底的下端延伸到上端且连接多个存储单元；以及单元阵列，包括多个单元，其中单元阵列布置在设置于衬底上的具有阶梯台阶结构的层的栅堆叠中。该栅堆叠包括：下层，包括下选择线，该下选择线耦接到靠近下端的下非存储晶体管；多个上层，包括导电线，该导电线分别耦接到靠近上端的上非存储晶体管且连接为单个导电件以形成上选择线；以及多个中间层，分别包括字线且耦接到单元晶体管，其中该多个中间层设置在下选择线和上选择线之间。
在另一实施例中，提供一种3D半导体器件，该3D半导体器件包括：垂直沟道，从靠近衬底的下端延伸到上端且连接多个存储单元；以及单元阵列，包括多个单元，其中单元阵列布置在设置于该衬底上的具有阶梯台阶结构的层的栅堆叠中。栅堆叠包括：多个下层，分别包括导电线，该导电线耦接到靠近下端附近的下非存储晶体管且连接为第二导电件以形成下选择线；多个上层，分别包括导电线，该导电线耦接到靠近上端的上非存储晶体管且连接为单个导电件以形成上选择线；以及多个中间层，分别包括耦接到单元晶体管的字线，其中该多个中间层设置在下选择线和上选择线之间。
在另一实施例中，提供一种制造半导体器件的方法。该方法包括：形成从衬底延伸的多个垂直沟道；以及通过垂直堆叠多个层形成具有阶梯台阶结构的栅堆叠，该多个层的每个分别包括栅极，其中最上面的层和最下面的层中的至少一个包括经导体连接的垂直相邻的多层。
附图说明
附图被包括以提供对本发明构思的进一步理解，附图并入本说明书中并构成本说明书的一部分。附图示出本发明构思的示范性实施例，并与描述一起用于解释本发明构思的原理。在附图中：
图1A和1B是透视图，示出根据本发明构思实施例的半导体器件；
图1C至1G是局部放大视图，示出本发明构思实施例的半导体器件；
图1H是透视图，示出根据本发明构思实施例的半导体器件；
图1I是透视图，示出根据本发明构思实施例的半导体器件；
图1J是等效电路图，示出本发明构思实施例的半导体器件；
图1K至1M是透视图，示出实施例的半导体器件的选择线的变型示例；
图2A至2C是将实施例的半导体器件与具有不同结构的半导体器件比较的视图，图2A和2C是截面图，图2B是平面图；
图3A和3B是透视图，示出根据本发明构思实施例的半导体器件；
图3C至3E是局部放大视图，示出本发明构思实施例的半导体器件；
图4A至4G是透视图，用于说明根据本发明构思实施例的制造半导体器件的方法；
图4H和4I是截面图，用于说明本发明构思实施例的半导体器件制造方法；
图5A至5K是截面图，用于说明根据本发明构思实施例的制造半导体器件的方法中的剪裁工艺；
图5L和5M是截面图，用于说明本发明构思一实施例的半导体器件制造方法的变型示例；
图5N至5R是截面图，用于说明本发明构思实施例的半导体器件制造方法的变型示例；
图6A至6D是截面图，用于根据本发明构思实施例的制造半导体器件的方法中的贴附工艺；
图7A至7D是截面图，示出根据本发明构思的实施例的制造半导体器件的方法中模堆叠的变型示例；
图8A至8C是透视图，示出本发明构思实施例的制造半导体器件的方法；
图9A至9D是透视图，示出本发明构思实施例的制造半导体器件的方法；
图10A和10B是透视图，示出本发明构思实施例的制造半导体器件的方法；以及
图11A和11B是方框图，示出根据本发明构思实施例的半导体器件的应用示例。
具体实施方式
现在将参照附图更详细地描述本发明构思的示范性实施例。然而，本发明构思可以以不同的形式体现且不应解释为仅限于示出的实施例。而是，提供这些实施例使得本公开将是彻底和完整的，并将本发明构思的范围充分传达给本领域技术人员。
在文字描述和附图始终，相似的附图标记和标号用于指示相似或相同的元件。
图1A和1B是透视图，示出根据本发明构思实施例的半导体器件。
参照图1A和1B，半导体器件1可以包括：多个垂直沟道110，设置在半导体衬底190上(从半导体衬底190向上延伸)；多个栅极150，构成字线WL以及选择线SSL和GSL，其中字线WL以及选择线SSL和GSL沿垂直沟道110的延伸方向垂直堆叠；以及多条位线170，连接到垂直沟道110。
应注意，为了清楚而将在整个说明书中使用某些相对布局术语(例如，垂直、水平、之上、之下、相邻、上、下等)。本领域技术人员将意识到，这样的术语在其说明性的本质上是任意的和相对的。它们没有将所示实施例的配置限制到任何给定取向或所示的示范性布局。
垂直沟道110的下部可以连接到半导体衬底190，垂直沟道110的上部可以分别通过接触焊盘172连接到位线170。栅极150可以构成靠近半导体衬底190的接地选择线GSL、靠近位线170的串选择线SSL以及设置于接地选择线GSL与串选择线SSL之间的多条字线WL。以预定间隔沿垂直沟道110布置的接地选择线GSL、字线WL和串选择线SSL可以串联地电连接以形成单元串72(参照图1J)。所有的字线WL可以构成存储单元。备选地，与选择线SSL和GSL邻接的字线WL可以构成虚设单元，其他的字线WL可以构成存储单元。根据图1A所示的实施例，半导体器件1可以是包括单元阵列的闪存器件，在单元阵列中多个存储单元垂直布置且串联地电连接。
在某些实施例中，选择线SSL和GSL中的至少一个可以具有多层结构。例如，串选择线SSL可以具有两层结构。在该情况下，由串选择线SSL构成的单元的沟道长度可以增大以改善泄露电流特性。接地选择线GSL可以具有单层结构或两层结构。例如，构成串选择线SSL的栅极可以具有两层线形；构成字线WL的栅极150可以具有单层矩形板形，构成接地选择线GSL的栅极150可以具有矩形板形或双层矩形板形。此外，选择线SSL和GSL中的至少一个的上和下层可以具有相同尺寸或相似尺寸且可以彼此垂直连接成为一件以减小半导体器件1的尺寸，如图2A和2B所示且在后面描述。两层串选择线SSL的上边缘和/或角部可以被倒圆。类似地，两层接地选择线GSL的上边缘和角部可以被倒圆。字线WL的上边缘和/或角部可以是有角的或者被倒圆。
构成字线WL和接地选择线GSL的栅极150可以包括通过字线切口135分隔开的分支151。多个沟道孔104可以形成为穿过分支151从而垂直沟道110可以设置为穿过分支151。
半导体器件1可以包括将线GSL、WL和SSL连接到驱动电路的接触160。接触160可以具有诸如垂直柱的插塞形状。接触160的下部可以连接到栅极150，接触160的上部可以电连接到连接到驱动电路的金属线184和185。例如，接触160可以通过接触焊盘162连接到金属线184和185。金属线184和185可以包括：第一金属线184，将串选择线SSL电连接到一个或更多串选择线驱动电路；以及第二金属线185，将字线WL和接地选择线GSL分别连接到一个或更多字线驱动电路和一个或更多接地选择线驱动电路。
如图1B所示，第二金属线185可以包括金属线185g和金属线185w，金属线185g将接地选择线GSL连接到接地选择线驱动电路，金属线185w将字线WL连接到字线驱动电路。
返回到图1A，中间金属线180和181可以进一步设置在接触160与金属线184和185之间。中间金属线180和181可以包括电连接到第一金属线184的第一中间金属线180和电连接到第二金属线185的第二中间金属线181。在该情况下，第一中间金属线180可以通过接触焊盘182连接到第一金属线184，第二中间金属线181可以通过接触焊盘183连接到第二金属线185。
栅极150的厚度可以是均匀的或不均匀的。例如，栅极150的厚度可以是均匀的，而与栅极150是构成字线WL还是构成选择线GSL和SSL无关。在另一示例中，构成字线WL的栅极150可以具有第一厚度，构成选择线GSL和SSL的栅极150可以具有小于或大于第一厚度的第二厚度。例如，第二厚度可以大于第一厚度。在该情况下，栅极150之间的垂直距离可以是均匀的或不均匀的。
例如，某些绝缘层101像图1D所示的一些可以具有相同的厚度而与绝缘层101的位置无关。在另一示例中，字线WL之间的绝缘层101可以具有第三厚度；字线WL与接地选择线GSL之间的绝缘层101和/或字线WL与串选择线SSL之间的绝缘层101可以具有比第三厚度更小或更大的第四厚度。例如，第四厚度可以大于第三厚度。
参照图1A，栅极150的四侧可以布置成阶梯台阶棱锥形以形成栅堆叠105。在该情况下，每个栅极150(或者分别包括栅极150的组元层)可以不被接续的上栅极150完全覆盖，而是可以部分暴露，使得焊盘(下和中间焊盘)152可以被定义以用于与接触160的接触。因此，焊盘152不与栅极150分隔，而是在所示的实施例中为栅极150的暴露部分。当栅极150以如上所述的阶梯形状布置来堆叠时，焊盘152也将布置成阶梯形状。因此，各接触160的高度可以不一致。在该情况下，设置在上部位置的一些栅极150可以在用于形成接触孔137的蚀刻工艺(参照图4H)期间不期望地被去除，因此可以形成穿过不止一个栅极150的接触孔。
串选择线SSL的(上)焊盘152和/或接地选择线GSL的(下)焊盘152的面积或宽度可以大于字线WL的(中间)焊盘152的面积或宽度。这将稍后参照图4F更详细地描述。
在某些实施例中，选择线SSL和GSL中的至少一个可以具有多层结构，例如两层结构，其中分隔的层彼此连接。例如，串选择线SSL可以具有两层结构，从而栅极150的焊盘152可以被垂直连接。在该情况下，如稍后参照图2C描述的那样，可以确保足够的蚀刻裕度且防止或大大减少过蚀刻。电连接到串选择线SSL的接触160可以连接到上层或穿过上层连接到下层。在另一示例中，接地选择线GSL可以具有两层结构。在该情况下，电连接到接地选择线GSL的接触160可以连接到其上层。在另一示例中，串选择线SSL和接地选择线GSL两者可以具有其中上和下焊盘152被垂直连接的两层结构。
图1C至1G是局部放大视图，进一步示出图1A的半导体器件1。
参照图1C至1D，绝缘层101可以设置在栅极150之间，信息储存层140可以设置在垂直沟道110和栅极150之间。信息储存层140可以包括围绕垂直沟道110的横向侧面的电荷储存层143。例如，电荷储存层143可以是陷阱绝缘层、浮置栅极、或包括导电纳米点的绝缘层。在一实施例中，信息储存层140还可以包括隧穿绝缘层141和阻挡绝缘层145。由于栅极150被垂直堆叠，所以可以构造沿垂直沟道110的延伸方向串联连接的多个存储单元115。
参照图1E，垂直沟道110可以具有其中设置绝缘体111的中空管或“通心粉”结构。在该情况下，由于绝缘体111设置在垂直沟道110中，所以垂直沟道110可以与图1D所示的情况相比更薄，因此载流子陷阱位可以减少以用于更好的电特性。
参照图1F和1G，信息储存层140可以沿垂直沟道110的侧壁垂直延伸。在该情况下，由于信息储存层140没有设置在绝缘层110之间，所以绝缘层101之间的垂直距离可以减小，并且半导体器件1的垂直高度也可以减小。在信息储存层140中，电荷储存层143可以设置在隧穿绝缘层141和阻挡绝缘层145之间。垂直沟道110可以具有如图1C所示的体结构或如图1E所示的通心粉结构。
图1H是透视图，示出根据本发明构思实施例的半导体器件。
参照图1H，半导体器件1a可以包括栅堆叠105a，其中垂直沟道110设置在半导体衬底190上且栅极150沿垂直沟道110的延伸方向垂直堆叠。栅堆叠105a的相反两侧可以具有台阶形状。例如，栅堆叠105a的相反两侧可以沿与位线170的延伸方向垂直的方向成阶梯状，栅堆叠105a的另外两侧可以具有垂直堆叠形状。半导体器件1a的其他结构基本类似于前面关于图1A至1G所示的半导体器件1描述的对应结构。
图1I是透视图，示出根据本发明构思实施例的半导体器件。
参照图1I，半导体器件1b可以包括阶梯形堆叠105b，其中栅极150沿设置在半导体衬底190上的垂直沟道110的延伸方向垂直堆叠。在一侧，栅极150可以堆叠成与位线170的延伸方向垂直的阶梯形，在其他侧面，栅极150可以垂直堆叠。半导体器件1b的其他结构基本类似于前面参照图1A至1G所示的半导体器件描述的对应结构。
图1J是等效电路图，进一步示出图1A至1G所示的半导体器件1。
与图1A至1G一起参照图1J，在半导体器件1中，存储单元或存储晶体管115由垂直沟道110和构成字线WL的栅极150构成，上非存储单元或上非存储晶体管76由垂直沟道110和构成串选择线SSL的栅极150构成。下非存储单元或下非存储晶体管74由垂直沟道110和构成接地选择线GSL的栅极150构成。半导体衬底190的一部分形成与公共源极线CSL对应的源极。沿一条垂直沟道110，上非存储单元76、下非存储单元74以及在上非存储单元76和下非存储单元74之间的多个存储单元115可以串联连接以形成电连接到位线BL的单元串72。图1J的等效电路图还揭示了这里描述的其他半导体器件的电连接本质，而不仅是图1A至1G所示的半导体器件1。
在图1J的实施例中，每条字线WL可以具有平面结构且基本垂直于单元串72。存储单元115可以沿字线WL分布。串选择线SSL可以沿X方向交叉位线BL。在Y方向上间隔开的串选择线SSL分别电连接到在X方向上间隔开的位线BL。因此，存储单元115能够被单独地选择。接地选择线GSL可以具有平面结构且基本垂直于单元串72。垂直沟道110与半导体衬底190之间的电连接可以通过接地选择线GSL来控制。
在图1A至1G所示的半导体器件1中，通过在所选择的字线WL与垂直沟道110之间施加电压来给电荷储存层充电，可以进行编程操作。例如，可以通过施加编程电压Vprog到选定字线WL以通过Fowler-Nordheim隧穿将电子注入到存储单元115的电荷储存层来进行编程操作。此时，由于连接到其他字线WL(即非选择的字线)的存储单元(晶体管)能够通过施加到选定字线WL的编程电压Vprog来编程，所以使用升压技术(boostingtechnology)来防止这样的不期望的编程。
在读操作中，将被读取的存储单元115连接的字线WL设置到0伏特并且其他字线设置到读取电压Vread。结果，根据将被读取的存储单元115的阈值电压Vth是超过还是小于0伏特，确定电流是否充入到位线BL中。因此，存储单元115的数据信息可以通过感测位线BL的电流来读取。
擦除操作可以使用栅极诱导漏极泄露电流(GIDL)以块区(block)为单位进行。在一个示例中，垂直沟道110的电势通过施加擦除电压Verase到所选择的位线BL和半导体衬底190而提高。此时，垂直沟道110的电势可以在预定延迟之后提高。这样，从栅极150的与接地选择线GSL对应的端子产生GIDL，由GIDL产生的电子被排出到半导体衬底190，所产生的空穴排出到垂直沟道110。因此，接近擦除电压Verase的电势能够施加到存储单元115连接的垂直沟道110。此时，如果字线WL的电压电势设置到0伏特，则积累在存储单元115中的电子被排出，从而数据可以被擦除。非选择的块区的字线WL可以被浮置以防止该非故意的擦除操作。
前述方法仅是用于根据本发明构思某些实施例的图1A至1G所示的半导体器件1的一种可行的操作方法。本领域技术人员将意识到，操作的其他方法(包括不同定义的相互关联的控制电压)可以代替地与本发明构思的一个或更多实施例结合使用。
图1K至1M是透视图，示出根据本发明构思某些实施例的半导体器件的与选择线相关的一种可行变型。
参照图1K，半导体器件1c可以包括具有三层结构的串选择线SSL。例如，具有相同或相似尺寸的三层线形(横向延伸)栅极150可以垂直堆叠以形成三层串选择线SSL。在所示实施例中，串选择线SSL可以通过共同连接成一个导电件的三层(非存储单元)栅极150形成。接触160可以通过将接触160连接到串选择线SSL的上层、穿过上层连接到串选择线SSL的中间层、或者穿过上层和中间层连接到串选择线SSL的下层而电连接到串选择线SSL。接地选择线GSL可以具有单层结构或多层结构。例如，接地选择线GSL可以具有三层结构，像串选择线SSL那样。
参照图1L，半导体器件1d可以包括通过垂直连接具有相同或相似尺寸的三层线形栅极150形成的三级串选择线SSL。在所示实施例中，串选择线SSL的上两层可以与串选择线SSL的下层分隔开。例如，三层栅极150的上两层栅极150可以共同连接为一件以形成两层串选择线SSL，下栅极150可以形成与上两层串选择线SSL分隔开的单层串选择线SSL。接触160可以通过将接触160连接到三层栅极150中的最上面的栅极150或穿过最上面和中间的栅极150连接到最下面的栅极150而电连接到串选择线SSL。接地选择线GSL可以具有单层结构或两层结构。半导体器件1d的其他结构基本类似于前面关于图1A至1G所示的半导体器件1描述的结构。
参照图1M，半导体器件1e可以包括串选择线SSL，串选择线SSL具有上两层与下层分隔开的结构，像半导体器件1d的串选择线SSL。上两层栅极150可以具有相同或相似的尺寸。然而，与图1L的半导体器件1d的串选择线SSL不同，最下面的栅极150可以大于上两层栅极150。两个接触160可以分别连接到串选择线SSL。例如，半导体器件1e可以包括分别连接到上两层串选择线SSL和下面的单层串选择线SSL的接触160。接触160可以以这样的方式连接到第一中间金属线180，即两个接触160共同连接到第一中间金属线180。在另一示例中，一个接触160可以连接到一条串选择线SSL，像图1L所示的情况中那样。
再参照图1A，半导体器件1的选择线SSL和GSL中的至少一个可以通过具有相同或相似尺寸且公共连接为一件的上和下层构成。因此，半导体器件1的尺寸和接触160的数量可以减小，并且形成接触160时的工艺裕度得到改善。在下面的描述中，半导体器件1将与半导体器件10进行比较，半导体器件10包括串选择线SSL0和SSL1以及接地选择线GSL0和GSL1。
图2A至2C是比较前面关于图1A至1G描述的半导体器件1与根据本发明构思另一实施例的具有不同结构的另一半导体器件10的截面图。图2B是半导体器件10和半导体器件1的相关平面图。
参照图2A，在半导体器件1中，串选择线SSL具有由具有相同或相似尺寸且连接为一件的两层构成的两层结构，接地选择线GSL具有由具有相同尺寸或相似尺寸且连接为一件的两层构成的两层结构。串选择线SSL和/或接地选择线GSL的焊盘152所占据的总面积或尺寸可以减小。当半导体器件10的焊盘152d占据的面积或尺寸与半导体器件1的焊盘152占据的面积或尺寸相比时，可以理解，半导体器件1的焊盘152占据的面积或尺寸显著减小。以此方式，与半导体器件10相比，半导体器件1的尺寸可以减小图2A所示的相对面积“A”而不减小半导体器件1的有效集成密度。图2B进一步示出该结果。此外，由于焊盘152的数量减少，所以半导体器件1的接触160的数量(例如，八个接触160)与半导体器件10使用的接触160d的数量(例如，十个接触160d)相比也可以减小。
参照图2C，在用于形成半导体器件10中的接触孔的蚀刻工艺中形成第二接触孔H2且同时维持第一接触孔H1所需的蚀刻深度T1大于半导体器件1所需的蚀刻深度T2。因此，归因于允许第一接触孔H1穿透上串选择线SSL0且延伸到下串选择线SSL1的蚀刻裕度，可以确保小的蚀刻深度T2。换言之，当形成接触孔时，归因于串选择线SSL的被连接的两层结构，可以确保足够的工艺裕度。
关于图2A至2C给出的描述可以应用到半导体器件1的串选择线SSL具有连接的两层结构且半导体器件1的接地选择线GSL像半导体器件10中那样具有分开的两层结构的情况，或者半导体器件1的串选择线SSL像半导体器件10中那样具有分开的两层结构且半导体器件1的接地选择线GSL具有连接的两层结构的情况。此外，参照图2A至2C给出的描述也可以应用到图1K至1M所示的三层串选择线SSL。
图3A和3B是透视图，示出根据本发明构思另一实施例的半导体器件。
参照图3A和3B，半导体器件2可以包括棱锥形栅堆叠205。栅堆叠205可以包括沿提供在半导体衬底290上的多个垂直沟道210的延伸方向垂直堆叠的多个栅极250。在另一示例中，栅堆叠205可以像图1H所示的那样在其两侧具有阶梯形，或者像图1I所示的那样在其一侧具有阶梯形。栅极250可以堆叠成阶梯形从而栅极250的暴露部分可以用作焊盘252。半导体器件2可以包括连接到焊盘252的多个接触260、电连接到接触260以将栅极250电连接到驱动电路的多条第一金属线284和多条第二金属线285、以及电连接到垂直沟道210的多条位线270。多条第一中间金属线280和多条第二中间金属线281可以设置在金属线284和285与接触260之间。
栅极250可以在从上面到下面的方向上构成串选择线SSL、字线WL和接地选择线GSL。线SSL、WL和GSL可以沿垂直沟道210串联地电连接以形成单元串。构成串选择线SSL的栅极250或者构成接地选择线GSL的栅极250可以具有线形，其他栅极250可以具有板形。备选地，构成串选择线SSL和接地选择线GSL的全部栅极250可以具有线形。作为示例，构成串选择线SSL的栅极250可以具有两层线形结构，其中具有相同尺寸或相似尺寸的上和下层连接为一件；构成接地选择线GSL的栅极250可以具有两层矩形板结构，其中具有相同尺寸或相似尺寸的上和下层连接为一件；构成字线WL的栅极250可以具有单层矩形板结构。在另一示例中，串选择线SSL可以具有如图1K至1M所示的三层结构。
连接到串选择线SSL的接触260可以通过焊盘262连接到第一金属线284，或者接触260可以连接到第一中间金属线280，该第一中间金属线280通过焊盘282连接到第一金属线284，从而将串选择线SSL电连接到一个或更多串选择线驱动电路。连接到字线WL和接地选择线GSL的接触260可以通过焊盘262连接到第二金属线285，或者接触260可以连接到第二中间金属线281，第二中间金属线281通过焊盘283连接到第二金属线285，从而将接地选择线GSL连接到一个或更多接地选择线驱动电路并将字线WL连接到一个或更多字线驱动电路。第二金属线285可以包括将接地选择线GSL连接到接地选择线驱动电路的金属线285g以及将字线WL连接到字线驱动电路的金属线285w。
图3C至3E是局部放大视图，进一步示出图3A和3B所示的半导体器件2。
参照图3C和3D，绝缘层201可以设置在栅极250之间，信息储存层240可以在垂直沟道210的长度方向上沿垂直沟道210的侧壁垂直延伸。信息储存层240可以包括顺序堆叠在垂直沟道210的侧壁上的隧穿绝缘层241、电荷储存层243和阻挡绝缘层245。栅极250可以沿垂直沟道210的延伸方向串联连接以形成存储单元215。
参照图3E，垂直沟道210可以具有用绝缘体211填充的通心粉结构，从而垂直沟道210能够更薄以减少载流子陷阱位。
图4A至4G是透视图，用于说明根据本发明构思实施例的制造半导体器件的一种可行方法。
参照图4A，模堆叠(mold stack)100可以设置在半导体衬底190上，多个沟道孔104可以形成得穿过模堆叠100以暴露半导体衬底190的顶表面。半导体衬底190可以由半导体材料形成。例如，半导体衬底190可以是硅晶片或者绝缘体上硅(SOI)衬底。模堆叠100可以包括交替堆叠的多个绝缘层101和多个牺牲层103。模堆叠100的最上层可以是绝缘层101。绝缘层101和牺牲层103可以由具有蚀刻选择性的材料形成。例如，绝缘层101可以是硅氧化物层或硅氮化物层，牺牲层103可以是与绝缘层101不同的硅层、硅氧化物层、硅氮化物层或硅碳化物层。在所示实施例中，绝缘层101可以是硅氧化物层，牺牲层103可以是硅氮化物层。
参照图4B，多个垂直沟道110可以设置在沟道孔104中使得垂直沟道110能够连接到半导体衬底190。例如，垂直沟道110可以通过外延生长或化学气相沉积由半导体材料形成。垂直沟道110可以具有多晶结构、单晶结构和非晶结构之一。垂直沟道110可以具有如图1C所示的体结构或者如图1E所示的通心粉结构。
在沟道形成工艺之后，可以进行台阶构图工艺。例如，模堆叠100可以构图成阶梯形以形成阶梯结构107。如图4B所示，模堆叠100的单个侧面可以被构图以形成阶梯结构107。然而，本发明构思不限于仅该特定方案。例如，阶梯结构107可以从模堆叠100的全部四侧或者相反两侧形成。
在台阶构图工艺中，第一牺牲间隔物113a可以形成为结构上连接最上面的牺牲层103和直接在最上面的牺牲层103之下的下一个牺牲层103。备选地，第二牺牲间隔物113b也可以形成为结构上连接最下面的牺牲层103和直接在最下面的牺牲层103之上的下一个牺牲层103。阶梯结构107可以通过顺序蚀刻模堆叠100来形成。蚀刻工艺可以通过顺序剪裁掩模(稍后描述的剪裁工艺)或顺序增大掩模(稍后描述的贴附工艺)来进行。
参照图4C，可以形成多个字线切口135。例如，绝缘层130可以设置在模堆叠100上，绝缘层130和模堆叠100可以通过各向异性蚀刻而被构图以形成字线切口135，半导体衬底190或最下面的绝缘层101通过字线切口135被暴露。此时，字线切口135可以以一方式形成使得最上面的绝缘层101和牺牲层103以及直接在最上面的绝缘层101和103之下的下一个绝缘层101和牺牲层103具有线形。
参照图4D，可以利用蚀刻剂进行各向同性蚀刻工艺，该蚀刻剂能选择性去除牺牲层103，从而形成绝缘层101之间的凹陷区域139。例如，如果绝缘层101是硅氧化物层且牺牲层103是硅氮化物层，则含有磷酸的蚀刻剂可以通过字线切口135提供以去除牺牲层103。第一牺牲间隔物113a和第二牺牲间隔物113b可以与牺牲层103一起被去除以形成第一间隔物区域139a和第二间隔物区域139b。
参照图4E，具有阶梯结构的栅堆叠105可以通过在凹陷区域139以及间隔物区域139a和139b中顺序形成信息储存层140和栅极150而形成。例如，信息储存层140可以通过具有良好台阶覆盖特性的沉积工艺(例如化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺)形成从而信息储存层140可以以小且基本一致的厚度覆盖凹陷区域139。
如前面的示范性实施例所示，信息储存层140可以包括隧穿绝缘层141、电荷储存层143和阻挡绝缘层145。隧穿绝缘层141可以包括硅氧化物层和硅氮化物层中的至少一种，阻挡绝缘层145可以包括硅氧化物层、硅氮化物层和铝氧化物层中的至少一种。电荷储存层143可以是包括陷阱绝缘层的绝缘层、浮置栅极、或者包括导电纳米点的绝缘层。例如，隧穿绝缘层141可以包括硅氧化物层，阻挡绝缘层145可以包括硅氧化物层或铝氧化物层，电荷储存层143可以包括硅氮化物层。
栅极150可以填充覆盖有信息储存层140的凹陷区域139以及间隔物区域139a和139b。例如，栅极150可以通过在凹陷区域139和间隔物区域139a和139b以及字线切口135中填充导电材料并通过利用各向异性蚀刻选择性去除字线切口135中填充的导电材料来形成。栅极150可以通过绝缘层101垂直间隔开且具有垂直堆叠的阶梯形状。栅极150可以包括掺杂硅、钨、金属氮化物层和金属硅化物层中的至少一种。例如，栅极150可以由钨、钛氮化物或它们的组合形成。
在所示的实施例中，由于栅极150通过填充材料在凹陷区域139中的替换工艺形成，所以各种材料能够用于形成栅极150。如果栅极150不是通过替换工艺形成，则可能难以形成金属材料的栅极150。例如，如果模堆叠100由绝缘层和金属层形成，则可能难以形成期望形状的垂直沟道110或阶梯结构107。
最上面的栅极150和直接在最上面的栅极150下面的下一个栅极150可以垂直连接为一件以形成两层结构。类似地，最下面的栅极150和直接在最下面的栅极150上面的下一个栅极150可以垂直连接为一件以形成两层结构。
参照图4F，栅极150可以具有阶梯形状，焊盘152可以分别定义在栅极150处。栅极150的未被上面相邻的栅极150覆盖的暴露部分定义为焊盘152。接触160(参照图4G)可以在后面的工艺中连接到焊盘152。如图5E所示，焊盘152的宽度或面积可以受到掩模的缩减量影响。最上面的栅极150和直接在最上面的栅极150下面的下一个栅极150可以通过第一间隔物栅极153a彼此垂直连接以形成两层线形串选择线SSL。第一间隔物栅极153a可以通过用导电材料填充第一间隔物区域139a(参照图4D)的替换工艺形成。最下面的栅极150和直接在最下面的栅极150上面的下一个栅极150可以通过第二间隔物栅极153b彼此垂直连接以形成两层线形接地选择线GSL。第二间隔物栅极153b可以通过用导电材料填充第二间隔物区域139b(参照图4D)的替换工艺形成。其他的栅极150可以构成具有单层板结构的字线WL。串选择线SSL可以具有通过字线切口135分开的线形，字线WL和接地选择线GSL可以具有板形，该板形包括通过字线切口135分隔开的分支。串选择线SSL的焊盘152的宽度或面积可以由于第一间隔物栅极153a而增大。类似地，接地选择线GSL的焊盘152的宽度或面积可以通过第二间隔物栅极153b而增大。
参照图4G，字线切口135可以用绝缘体填充，多个接触160可以穿过绝缘层130以一方式形成，使得接触160连接到栅极150的焊盘152。备选地，还可以形成接触161使得接触161可以连接到设置在半导体衬底190处的公共源极线。在图4G中，为了给出对结构的清楚理解，示出串选择线SSL从其他线WL和GSL突出。为了形成接触160和161，绝缘层130可以被构图以形成多个接触孔，栅极150的焊盘152和半导体衬底190通过接触孔被暴露。在该情况下，由于接触160和161具有不同的深度，所以会产生工艺误差。这将参照图4H和4I更详细地说明。
图4H和4I是截面图，进一步说明关于图4A至图4G描述的方法。在图4H和4I中，阶梯结构示出在栅堆叠105的两侧以用于提供更完整的理解。
参照图4H，通过例如用各向异性蚀刻工艺构图绝缘层130，可以形成多个接触孔137以暴露栅极150的焊盘152。副产物可残留在接触孔137中。这些副产物可以通过各向同性或各向异性蚀刻工艺去除。为了描述的清楚，接触孔137分为暴露串选择线SSL的第一接触孔137a、暴露字线WL的第二接触孔137b以及暴露接地选择线GSL的第三接触孔137c。由于栅极150被构图成阶梯形状，所以接触孔137的深度可以不同。例如，第一接触孔137a可以最浅，第三接触孔137c可以最深。因此，当形成第三接触孔137c时，第一接触孔137a可能穿透最上面的栅极150且延伸到构成字线WL的另一栅极150。当接触形成在由于过蚀刻而被不期望地加深的第一接触孔137a中时，必须电绝缘的垂直相邻栅极150会被短路。尽管一些接触孔137单独形成，但是可能不能完全防止过蚀刻。当栅极150的数量增加和/或第四接触孔138形成来暴露半导体衬底190时，过蚀刻可能更严重。
然而，根据所示的实施例，由于串选择线SSL垂直连接成两层结构，所以可以确保充足的蚀刻裕度，从而可以允许第一接触孔137a穿透最上面的栅极150且延伸到直接在最上面的栅极150之下的下一个栅极150。此外，信息储存层140可以用作蚀刻停止层。例如，如参照图4E所说明的那样，信息储存层140可以包括作为阻挡绝缘层145的硅氧化物层或铝氧化物层。在该情况下，归因于阻挡绝缘层145，可以进一步防止过蚀刻。
参照图4I，连接到栅极150的多个接触160可以通过用导电材料诸如铜或钨填充接触孔137而形成。可以进一步形成连接到半导体衬底190的接触161。然后，通过形成其他元件诸如连接到垂直沟道110的位线和连接到接触160的金属线，可以形成图1A所示的半导体器件1。
图5A至5K是说明根据本发明构思实施例的制造半导体器件的方法的剪裁工艺的相关截面图。
参照图5A，第一掩模20可以形成在模堆叠100上。第一掩模20可以通过沉积相对于绝缘层101和牺牲层103具有蚀刻选择性的材料诸如光致抗蚀剂且构图所沉积的光致抗蚀剂而形成。在当前实施例中，第一掩模20可以具有适于形成最上面的台阶的尺寸。
参照图5B，模堆叠100可以利用第一掩模20通过第一次蚀刻工艺被各向异性蚀刻以构图最上面的绝缘层101和牺牲层103、以及直接在最上面的绝缘层101和牺牲层103下面的下一个绝缘层101和牺牲层103。结果，第一台阶S1可以通过构图最上面的绝缘层101和牺牲层103而形成，第二台阶S2可以通过构图下一个绝缘层101和牺牲层103而形成。在本实施例中，第一台阶S1和第二台阶S2可以具有相同形状或尺寸。也就是说，第一和第二台阶S1和S2可以不形成阶梯形状。
接下来，第一掩模200可以被去除，牺牲间隔物层113可以形成在形成有第一和第二台阶S1和S2的模堆叠100上。牺牲间隔物层113可以通过沉积与形成牺牲层103所使用的材料相同或相似的材料而形成。例如，牺牲间隔物层113可以通过沉积具有与形成牺牲层103所使用的材料相同的成分或蚀刻选择性的材料而形成。根据本发明一实施例，如果牺牲层103由硅氧化物层形成，则牺牲间隔物层113可以由硅氮化物层形成。
参照图5C，牺牲间隔物层113可以通过第二次蚀刻工艺被各向异性蚀刻以形成第一牺牲间隔物113a，该第一牺牲间隔物113a与第一和第二台阶S1和S2的侧表面(lateral surface)公共接触。第一牺牲间隔物113a可以覆盖第一和第二台阶S1和S2的侧表面。第一牺牲间隔物113a可以至少形成在模堆叠100的一侧。例如，第一牺牲间隔物113a可以形成在模堆叠100的四侧、相反两侧或一侧。
参照图5D，第二掩模30可以通过在形成第一和第二台阶S1和S2的模堆叠100上沉积光致抗蚀剂且构图所沉积的光致抗蚀剂而形成。由于第二掩模30的尺寸在剪裁工艺中减小，所以第二掩模30的尺寸可以根据减小量和待形成台阶的数量来确定。直接设置在第二台阶S2下面的绝缘层101和牺牲层103可以利用第二掩模30通过第一次蚀刻工艺被构图从而形成第三图案3。
参照图5E，第二掩模30可以首先通过第一次剪裁工艺减小以形成被第一次剪裁的第二掩模32，第三图案3可以利用被第一次剪裁的第二掩模32通过第二次蚀刻工艺被进一步构图以形成减小的第三图案3a。在第二次蚀刻工艺中，在形成减小的第三图案3a时，未被第三图案3覆盖的绝缘层101和牺牲层103可以被构图成第四图案4。
在第二次蚀刻工艺中，为了第二构图工艺的完美，第三图案3的绝缘层101和牺牲层103的蚀刻深度可以等于或类似于直接设置在第三图案3之下的绝缘层101和牺牲层103的蚀刻深度。例如，模堆叠100可以以一方式形成，使得绝缘层101具有相同厚度或相似厚度且牺牲层103具有相同厚度或相似厚度。绝缘层101和牺牲层103可以具有相同厚度或不同厚度。根据第二掩模30与被第一次剪裁的第二掩模32之间的尺寸差异，可以确定焊盘152(参照图4F)的面积或尺寸。
参照图5F，被第一次剪裁的第二掩模32可以通过第二次剪裁工艺被第二次减小以形成被第二次剪裁的第二掩模34，减小的第三图案3a可以利用被第二次剪裁的第二掩模34通过第三次蚀刻工艺被进一步构图以形成第三台阶S3。在第三次蚀刻工艺中，在形成第三台阶S3时，第四图案4可以被进一步构图成第四台阶S4。此外，在第三次蚀刻工艺中，在形成第四台阶S4时，直接设置在第四图案4下面的绝缘层101和牺牲层103可以被构图成第五图案，即第五台阶S5。
参照图5G，被第二次剪裁的第二掩模34可以被去除，第三掩模40可以形成在形成有第一至第五台阶S1至S5的模堆叠100上。直接设置在第五台阶S5下面的绝缘层101和牺牲层103可以利用第三掩模40通过第一次蚀刻工艺被构图从而形成第六图案6。
参照图5H，第三掩模40可以通过第一次剪裁工艺被初步减小以形成被第一次剪裁的第三掩模42，第六图案6可以利用被第一次剪裁的第三掩模42通过第二次蚀刻工艺被进一步构图以形成减小的第六图案6a。在第二次蚀刻工艺中，在形成减小的第六图案6a时，未被第六图案6覆盖的绝缘层101和牺牲层103也可以被构图成第七图案7。
参照图5I，被第一次剪裁的第三掩模42可以通过第二次剪裁工艺额外地减小以形成被第二次剪裁的第三掩模44，减小的第六图案6a可以利用被第二次剪裁的第三掩模44通过第三次蚀刻工艺被进一步构图以形成第六台阶S6。在第三次蚀刻工艺中，在形成第六台阶S6时，第七图案7可以被进一步构图成第七台阶S7。此外，在第三次蚀刻工艺中，在形成第七台阶S7时，直接设置在第七图案7下面的绝缘层101和牺牲层103可以被构图成第八图案8，即第八台阶S8。
参照图5J，被第二次剪裁的第三掩模44可以被去除，第四掩模60可以形成在形成有第一至第八台阶S1至S8的模堆叠100上。直接设置在第八台阶S8下面的绝缘层101和牺牲层103以及下一个绝缘层101和牺牲层103可以一起利用第四掩模60通过第一次蚀刻工艺构图。结果，具有相同尺寸或形状的第九台阶S9和第十台阶S10可以同时形成。
接下来，接触第九台阶S9和第十台阶S10的侧表面的第二牺牲间隔物113b可以通过与参照图5B和5C说明的工艺相同或相似的工艺形成。例如，第二牺牲间隔物113b可以如下形成：与形成牺牲层103所使用的材料相同或相似的材料可以沉积在覆盖有第四掩模60的模堆叠100上，所沉积的材料可以通过第二次蚀刻工艺构图成间隔物形状。
参照图5K，第四掩模60可以利用灰化工艺去除以暴露模堆叠100。模堆叠100可以具有阶梯结构107，其中第一牺牲间隔物113a贴附到第一和第二台阶S1和S2的侧表面，第二牺牲间隔物113b贴附到第九和第十台阶S9和S10的侧表面。如参照图4E描述的那样，第一和第二台阶S1和S2的牺牲层103可以用导电材料替换以形成构成串选择线SSL的栅极150(见图1A)；第三台阶S3至第八台阶S8的牺牲层103可以用导电材料替换以形成构成字线WL的栅极150(参照图1A)；第九和第十台阶S9和S10的牺牲层103可以用导电材料替换以形成构成接地选择线GSL的栅极150。
根据另一实施例，在图5J所示的工艺中，第九和第十台阶S9和S10可以通过掩模剪裁工艺和蚀刻工艺形成阶梯形状，可以不形成第二牺牲间隔物113b。在该情况下，第一和第二台阶S1和S2可以具有相同或类似的尺寸且可以通过第一牺牲间隔物113a彼此连接，第三至第十台阶S3至S10可以形成为阶梯形状从而第三至第十台阶S3至S10的相对尺寸随着向下而增大。
在另一示例中，如图5L所示，在第四掩模60在参照图5J说明的工艺中被去除之后，与形成牺牲层103所用的材料类似的材料可以沉积在模堆叠100上以形成第二牺牲间隔物层114。接下来，如图5M所示，第二牺牲间隔物层114可以被蚀刻以在第九和第十台阶S9和S10的侧表面上形成第二牺牲间隔物113b。在该情况下，第三牺牲间隔物113c可以进一步形成在第一牺牲间隔物113a上以形成增大的第一牺牲间隔物113e。此外，第四牺牲间隔物113d可以进一步形成在第三台阶S3至第八台阶S8的侧表面上。
图5N至5R是说明根据本发明构思实施例的半导体器件的前述制造方法的变型的相关截面图。
关于前面参照图5A至5M描述的实施例，可以形成第一至第十台阶S1至S10中的一个或更多台阶，然后可以形成其余台阶。
参照图5N，多个绝缘层101和多个牺牲层103可以交替形成在半导体衬底190上以形成减小的模堆叠100a，其低于图5A所示的模堆叠100。第八台阶S8可以通过构图减小的模堆叠100a而形成。例如，掩模80可以形成在减小的模堆叠100a上，最上面的绝缘层101和最上面的牺牲层103可以利用掩模80通过蚀刻工艺被构图以形成第八台阶S8。
参照图5O，掩模80可以被去除，可以形成比掩模80更大的掩模82。然后，直接设置在第八台阶S8下面的绝缘层101和牺牲层103可以利用掩模82通过蚀刻工艺被同时构图。结果，具有相同尺寸或相似尺寸的第九台阶S9和第十台阶S10可以形成在第八台阶S8之下。
参照图5P，与形成牺牲层103所用的材料相同或相似的材料可以沉积在减小的模堆叠100a上，所沉积的材料可以被蚀刻以形成与第九和第十台阶S9和S10的侧表面接触的第二牺牲间隔物113b。此时，牺牲间隔物113d也可以形成在第八台阶S8的侧表面上。
参照图5Q，多个绝缘层101和多个牺牲层103可以进一步堆叠在减小的模堆叠100a上以形成模堆叠100。在形成模堆叠100之前，绝缘层191可以通过如下形成在减小的模堆叠100a上：沉积绝缘材料在减小的模堆叠100a上，且以绝缘层191的顶表面与减小的模堆叠100a的顶表面平齐的方式抛光绝缘材料。在该情况中，模堆叠100可以形成为没有台阶部分。然后，具有相同尺寸或相似尺寸的第一和第二台阶S1和S2以及接触第一和第二台阶S1和S2的侧表面的第一牺牲间隔物113a可以通过与参照图5A至5C说明的工艺相同或相似的工艺形成。然后，在台阶构图工艺中，蚀刻和掩模剪裁工艺可以利用第二掩模30进行。
参照图5R，在台阶构图工艺中，模堆叠100可以构图成阶梯结构107。在当前的实施例中，模堆叠100的顶表面的高度差可以减小，减小量为减小的模堆叠100a的高度。因此，当通过掩模剪裁工艺形成减小的掩模46时，减小的掩模46的厚度不会被不足地维持，或者阶梯结构107不会由于不足的掩模裕度而暴露到减小的掩模46外面。
图6A至6D是说明与根据本发明构思实施例的制造半导体器件的方法相关的一种可行贴附工艺相关截面图。
参照图6A，第一和第二台阶S1和S2可以如上面参照图5A至5C描述的利用第一掩模20通过第一次蚀刻工艺形成。然后，第一掩模20可以被去除，牺牲间隔物层可以被沉积且通过第二次蚀刻工艺被蚀刻以形成与第一和第二台阶S1和S2的侧表面接触的第一牺牲间隔物113a。
参照图6B，第二掩模30可以形成在模堆叠100上，直接设置在第二台阶S2下面的绝缘层101和牺牲层103可以利用第二掩模30通过蚀刻工艺构图以形成第三台阶S3。之后，间隔物层50可以形成在模堆叠100上以覆盖第二掩模30。间隔物层50可以由聚合物诸如含碳(C)和氢(H)的碳聚合物形成。例如，间隔物层50可以利用包括含有碳、氢、氟(F)、氮(N)和/或氩(Ar)的气体的等离子体通过聚合物沉积工艺形成。
参照图6C，间隔物层50可以通过聚合物蚀刻工艺被部分去除以形成第一间隔物51。第一间隔物51可以形成在第二掩模30的四侧、相反两侧或者一侧。第一间隔物51和第二掩模30可以构成增大的第二掩模32a。直接设置在第三台阶S3下面的绝缘层101和牺牲层103可以利用增大的第二掩模32a通过蚀刻工艺构图以形成第四台阶S4。
通过使用包含与形成间隔物层50所使用的气体相同的气体的等离子体，第一间隔物51可以通过各向异性蚀刻工艺构图间隔物层50而形成。在当前的实施例中，图6A的聚合物沉积工艺和图6C的聚合物蚀刻工艺可以利用相同的等离子体进行，因此聚合物沉积工艺和聚合物蚀刻工艺可以原位进行。在聚合物沉积工艺和聚合物蚀刻工艺利用相同的等离子体原位进行的情况下，不同的工艺条件可以用于有效地进行这些工艺。在聚合物沉积工艺中，C和H的浓度或者C的浓度可以大于F的浓度；在聚合物蚀刻工艺中，F的浓度可以大于C和H的浓度或者C的浓度。例如，在聚合物沉积工艺中，可以使用氟甲烷(CH3F)；在聚合物蚀刻工艺中，可以使用三氟甲烷(CHF3)、四氟化碳(CF4)或它们的组合。
参照图6D，可以重复聚合物沉积工艺和聚合物蚀刻工艺以将第二至第六间隔物52至56顺序贴附在增大的第二掩模32a的侧壁上从而进一步依次增大所述增大的第二掩模32a，第五至第十台阶S5至S10可以利用顺序增大的第二掩模32a通过顺序蚀刻工艺而顺序形成。第九和第十台阶S9和S10可以具有相同尺寸或相似尺寸。在使用聚合物贴附的掩模增大工艺中，由于间隔物51至56贴附到第二掩模30的侧表面，所以可以防止第二掩模30的变形，尤其是第二掩模30的收缩。此外，间隔物51至56的变形或收缩不会发生。因此，间隔物51至56的宽度，也就是间隔物51至56的水平长度可以如想要的那样得到控制或者被一致地维持，因此第三至第十台阶S3至S10的尺寸(水平长度)可以如想要的那样得到控制。
接下来，与第九和第十台阶S9和S10的侧表面接触的第二牺牲间隔物113b可以通过与参照图5B和5C说明的工艺相同或相似的工艺形成。以此方式，模堆叠100可以具有阶梯结构107，其中第一牺牲间隔物113a贴附到第一和第二台阶S1和S2的侧表面，第二牺牲间隔物113b贴附到第九和第十台阶S9和S10的侧表面，像图5K所示的那样。贴附工艺可以应用到形成下台阶的情形，然后其他台阶如参照图5N至5P所述地形成。
图7A至7D是示出根据本发明构思实施例的制造半导体器件的方法中的模堆叠的可行变型的相关截面图。
参照图7A，模堆叠100a可以包括具有相同尺寸或相似尺寸的第一至第三台阶S1至S3，第一牺牲间隔物113a可以贴附到第一至第三台阶S1至S3的侧表面。在当前的实施例中，第一至第三台阶S1至S3的牺牲层103可以用栅极150替换(参照图1K)以形成三层的串选择线SSL。在另一示例中，第一牺牲间隔物113a可以贴附到第一和第二台阶S1和S2的侧表面以形成如图1L所示的串选择线SSL。
参照图7B，模堆叠100c可以包括具有不同厚度的绝缘层101。例如，第三台阶S3的绝缘层101和/或第九台阶S9的绝缘层101可以比其他台阶S2至S8和S10的绝缘层101更厚。第一和第二台阶S1和S2可以用于形成串选择线SSL，第九和第十台阶S9和S10可以用于形成接地选择线GSL，第三至第八台阶S3至S8可以用于形成字线WL。在当前的实施例中，更厚的绝缘层101可以减小由串选择线SSL与字线WL之间的电压降和/或接地选择线GSL与字线WL之间的电压降导致的电冲击(electric shock)。
参照图7C，模堆叠100d可以包括具有不同厚度的牺牲层103。例如，如图7C所示，第一和第二台阶S1和S2的牺牲层103和/或第九和第十台阶S9和S10的牺牲层103可以比其他台阶S3至S8的牺牲层103更厚。根据所示的实施例，相对更厚的选择线SSL和GSL可以通过栅极替换工艺形成。因此，沟道长度可以增大以改善与泄露电流相关的性能。
参照图7D，可以形成具有相对减小的高度的模堆叠100e。例如，第一和第二台阶S1和S2的牺牲层103和/或第九和第十台阶S9和S10的牺牲层103可以比其他台阶S3至S8的牺牲层103更薄。根据当前的实施例，尽管通过栅极替换工艺形成相对更薄的选择线SSL和GSL，但是由于选择SSL和GSL的上和下栅极150彼此连接，所以沟道长度可以实质性增大。
图8A至8C是示出根据本发明构思实施例的制造半导体器件的另一方法的相关透视图。
参照图8A，模堆叠100可以通过交替堆叠绝缘层101和牺牲层103而形成，模堆叠100可以在模堆叠100的至少一侧构图成阶梯结构107。阶梯结构107可以通过参照图5A至5R说明的剪裁工艺或者参照图6A至6D说明的贴附工艺形成。在当前的实施例中，第一牺牲间隔物113a可以形成为在结构上连接最上面的牺牲层103和直接在最上面的牺牲层103下面的下一个牺牲层103。类似地，第二牺牲间隔物113b可以形成为连接最下面的牺牲层103和直接在最下面的牺牲层103上面的下一个牺牲层103。
参照图8B，在台阶构图工艺之后，可以形成垂直沟道110。垂直沟道110可以垂直穿透绝缘层101和牺牲层103直到半导体衬底190。接下来，如参照图4C至4I描述的那样，半导体器件1诸如图1A所示的半导体器件可以通过进行字线切口工艺、替换工艺和接触形成工艺而形成。
在另一实施例中，如图8C所示，信息储存层140可以形成在沟道孔104的侧壁上，然后可以形成垂直沟道110。信息储存层140可以沿垂直沟道110的侧壁垂直延伸。如图1D所示，信息储存层140可以包括隧穿绝缘层141、电荷储存层143和阻挡绝缘层145。与图1D所示的示例不同，不需要绝缘层101之间的区域用于信息储存层140，因此模堆叠100的高度可以减小以降低半导体器件的尺寸。在沟道孔104中形成信息储存层140的工艺可以应用到参照图4A至4I说明的实施例。
图9A至9D是示出根据本发明构思实施例的制造半导体器件的另一方法的相关透视图。
参照图9A，多个绝缘层201和多个导电层250可以交替堆叠在半导体衬底290上以形成模堆叠200，多个沟道孔204可以垂直形成得穿过模堆叠200以暴露半导体衬底290。例如，绝缘层201可以通过沉积硅氧化物层或硅氮化物层形成，导电层250可以通过沉积硅层形成。信息储存层240和垂直沟道210可以形成在沟道孔204中。如图3D所示，信息储存层240可以包括电荷储存层且具有沿垂直沟道210垂直延伸的多层结构。垂直沟道210可以具有如图3C所示的硅体结构或如图3E所示的通心粉结构。
参照图9B，在形成垂直沟道210之后，可以进行台阶构图工艺。例如，模堆叠200可以构图以形成其中导电层250堆叠成阶梯形状的栅堆叠205。形成栅堆叠205的台阶构图工艺可以利用参照图5A至5R说明的剪裁工艺或者参照图6A至6D说明的贴附工艺来进行。在当前实施例中，第一导电间隔物253a可以形成为连接最上面的导电层250(在下文称为栅极250)和直接在最上面的导电层250下面的下一个栅极250。类似地，第二导电间隔物253b可以形成为连接最下面的栅极250和直接在最下面的栅极250上面的下一个栅极250。
接下来，绝缘层230可以形成在栅堆叠205上，栅堆叠205可以通过各向异性蚀刻工艺被构图以将最上面的绝缘层201、下一个(the very next)栅极250、下一个绝缘层201以及再下一个的栅极250分隔成线形。最上面的栅极250和下一个栅极250可以构成串选择线SSL，其在结构上连接成两层线形结构。最下面的栅极250和下一个(the very next)栅极250可以构成接地选择线GSL，其在结构上连接成两层板形结构。其余栅极250可以构成单层板形字线WL。栅极250的详细所得形状在图9C中示出。分隔区域231可以用绝缘材料填充。
参照图9C，最上面的栅极250和下一个栅极250可以构成经第一导电间隔物253a彼此连接的串选择线SSL。类似地，最下面的栅极250和下一个栅极250可以构成经第二导电间隔物253b彼此连接的接地选择线GSL。其余的栅极250可以构成单层字线WL。串选择线SSL可以具有线形，字线WL和接地选择线GSL可以具有板形。栅极250的没有被相邻上栅极250覆盖的暴露部分可以定义为焊盘252。
参照图9D，可以形成接触260使得接触260穿透绝缘层230且连接到栅极250的焊盘252。可选地，可以进一步形成接触261使得接触261能够连接到半导体衬底290。当在形成接触260和261之前形成接触孔时，由深度差异导致的过蚀刻可以如参照图4H和4I所描述的那样被防止。如果形成其他元件诸如位线和金属线，则可以形成与图3A所示的半导体器件类似的半导体器件2。
图10A和10B是示出根据本发明构思实施例的制造半导体器件的另一方法的透视图。
参照图10A，多个绝缘层201和多个导电层250可以交替堆叠在半导体衬底290上以形成在至少一侧具有阶梯结构207的栅堆叠205。阶梯结构207可以通过如上所述的剪裁工艺或贴附工艺形成。第一导电间隔物253a可以形成为结构上连接最上面的栅极250和下一个栅极250。类似地，第二间隔物253b可以形成为结构上连接最下面的栅极250和下一个栅极250。
参照图10B，在台阶构图工艺之后，可以形成垂直沟道210。例如，多个沟道孔204可以形成为穿过栅堆叠205以暴露半导体衬底290的顶表面，多个垂直沟道210以及沿垂直沟道210的长度方向延伸的信息储存层240可以形成在沟道孔204中。接下来，串选择线分隔工艺和接触形成工艺可以如参照图9B至9D说明的那样进行以形成半导体器件诸如图3A所示的半导体器件2。
图11A是方框图，示出包括根据本发明构思实施例的半导体器件的存储卡1200。
参照图11A，存储卡1200用于支持高容量数据储存能力且包括闪存1210。闪存1210可以包括半导体器件诸如前面的实施例的半导体器件。例如，闪存1210可以包括垂直NAND闪存器件。
存储卡1200可以包括存储控制器1220，其控制主机1230与闪存1210之间的数据交换。SRAM 1221可以用作中央处理单元(CPU)1222的工作存储器。主机接口1223可以具有连接到存储卡1200的主机1230的数据交换协议。错误校验码(ECC)1224可以检测和校正包括在从闪存1210读取的数据中的错误。存储器接口1225与闪存1210交互。CPU 1222进行存储控制器1220的数据交换的总体控制操作。尽管在附图中没有示出，但是存储卡1200还可以包括存储用于与主机1230交互的代码数据的ROM(未示出)。
图11B是方框图，示出包括根据本发明构思实施例的半导体器件的信息处理系统1300。
参照图11B，根据本发明构思实施例的信息处理系统1300可以包括闪存系统1310。闪存系统1310可以包括半导体器件诸如前面的实施例的半导体器件，例如垂直NAND闪存器件。信息处理系统1300可以包括移动器件、计算机等。
在一个示例中，信息处理系统1300可以包括通过系统总线1360电连接到闪存系统1310的调制解调器1320、中央处理单元(CPU)1330、RAM 1340和用户接口1350。由CPU 1330处理的数据或外部输入数据可以存储在闪存系统1310中。信息处理系统1300可以以存储卡、固态盘、摄像机图像传感器和应用芯片组的形式提供。闪存系统1310可以构造为半导体盘器件(SSD)。在该情况下，信息处理系统1300可以在闪存系统1310中稳定且可靠地储存高容量数据。
如上所述，形成接触孔的蚀刻工艺的工艺裕度能够得到有效确保，因此即使当接触孔具有不同深度时，也能够防止过蚀刻。因此，工艺误差能够减小，工艺产率能够得到改善。此外，焊盘形成所需的面积和/或接触的数量可以由于减少的焊盘数而减小，因此可以提供具有较小尺寸或面积的半导体器件。
以上公开的主题将被认为是说明性的而不是限制性的，权利要求旨在覆盖落入本发明构思的范围内的全部变型、增强和其他实施例。因此，至法律所允许的最大程度，本发明构思的范围将由权利要求及其等同物的最宽可允许解释来确定，而不应被前面的详细描述所限制或约束。
本专利申请要求于2010年11月17日提交的韩国专利申请No.10-2010-0114544的优先权，其主题通过引用合并于此。

Claims (28)

1.一种三维半导体器件，包括：
布置于垂直堆叠在衬底上的多个层中的存储单元，其中所述存储单元通过垂直沟道串联连接，所述垂直沟道从下端延伸到上端，该下端靠近所述衬底且耦接到下非存储单元，该上端耦接到上非存储单元，其中所述多个层一起形成阶梯台阶结构并且所述多个层中的每个包括用作焊盘的依次暴露的端部，所述上非存储单元和所述下非存储单元中的至少一个包括经导体连接为一个导电件的多个垂直堆叠的非存储单元，其中所述导体作为导电互联从所述多个垂直堆叠的非存储单元中最上部的非存储单元延伸至所述多个垂直堆叠的非存储单元中最下部的非存储单元。
2.如权利要求1所述的三维半导体器件，其中所述多个垂直堆叠的非存储单元通过所述导体连接，所述导体从所述多个层的包括所述多个垂直堆叠的非存储单元之一的一层的焊盘垂直延伸。
3.如权利要求2所述的三维半导体器件，其中所述导体连接所述多个垂直堆叠的非存储单元的各栅极的边缘。
4.如权利要求3所述的三维半导体器件，还包括：
多个接触，分别接触所述多个层之一的所述焊盘，
其中所述多个接触之一垂直延伸以接触和穿透所述多个层中包括上非存储单元的一层的焊盘。
5.一种三维半导体器件，包括：
垂直沟道，从靠近衬底的下端延伸到上端且连接多个存储单元；以及
单元阵列，包括多个单元，其中所述单元阵列布置在设置于所述衬底上的具有阶梯台阶结构的层的栅堆叠中，所述栅堆叠包括：
下层，包括下选择线，所述下选择线耦接到靠近所述下端的下非存储晶体管；
多个上层，分别包括导电线，所述导电线耦接到靠近所述上端的上非存储晶体管，所述多个上层的所述导电线经导体被连接为单个导电件以形成上选择线，其中所述导体作为导电互联从所述多个上层的所述导电线中最上部的导电线延伸至所述多个上层的所述导电线中最下部的导电线；以及
多个中间层，分别包括字线且耦接到单元晶体管，其中所述多个中间层设置在所述下选择线和所述上选择线之间。
6.如权利要求5所述的三维半导体器件，其中所述下层包括被所述多个中间层在一端暴露的下焊盘，
所述多个中间层分别包括对应的多个依次暴露的中间焊盘，且
所述多个上层分别包括多个上焊盘之一，其中所述多个上焊盘中的上焊盘彼此交叠。
7.如权利要求6所述的三维半导体器件，其中所述多个上焊盘的焊盘和所述下焊盘中的至少一个比所述中间焊盘中的任何一个都更宽。
8.如权利要求5所述的三维半导体器件，其中所述多个上层包括：
第一上层，包括耦接到第一上非存储晶体管且具有第一焊盘的第一导电线；以及
第二上层，设置在所述第一上层下面且包括第二导电线，所述第二导电线耦接到第二上非存储晶体管且具有第二焊盘。
9.如权利要求8所述的三维半导体器件，其中所述第一焊盘和所述第二焊盘彼此电连接且彼此直接交叠。
10.如权利要求9所述的三维半导体器件，其中所述导体从所述第二上层垂直延伸以穿透所述第一上层。
11.如权利要求6所述的三维半导体器件，其中所述下焊盘比所述上焊盘更宽。
12.如权利要求5所述的三维半导体器件，其中所述下选择线是接地选择线，所述上选择线是串选择线。
13.一种三维半导体器件，包括：
垂直沟道，从靠近衬底的下端延伸到上端且连接多个存储单元；以及
单元阵列，包括多个单元，其中所述单元阵列布置在设置于所述衬底上的具有阶梯台阶结构的层的栅堆叠中，所述栅堆叠包括：
多个下层，分别包括导电线，所述导电线耦接到靠近所述下端的下非存储晶体管，所述多个下层的所述导电线经导体被连接为单个导电件以形成下选择线，其中用于连接所述多个下层的所述导电线的所述导体作为导电互联从所述多个下层的所述导电线中最上部的导电线延伸至所述多个下层的所述导电线中最下部的导电线；
多个上层，分别包括导电线，所述导电线耦接到靠近所述上端的上非存储晶体管，所述多个上层的所述导电线经导体被连接为单个导电件以形成上选择线，其中用于连接所述多个上层的所述导电线的所述导体作为导电互联从所述多个上层的所述导电线中最上部的导电线延伸至所述多个上层的所述导电线中最下部的导电线；以及
多个中间层，分别包括耦接到单元晶体管的字线，其中所述多个中间层设置在所述下选择线和所述上选择线之间。
14.如权利要求13所述的三维半导体器件，其中所述多个下层包括：
第一下层，包括第一下焊盘；以及
第二下层，包括第二下焊盘且设置在该第一下层之上。
15.如权利要求14所述的三维半导体器件，其中所述第一和第二下焊盘彼此电连接且彼此交叠，连接所述多个下层的所述导电线的所述导体从所述第二下焊盘垂直延伸。
16.如权利要求14所述的三维半导体器件，其中所述第一和第二下焊盘中的至少一个比分别与所述多个中间层相关的多个中间焊盘中的任何一个都更宽。
17.如权利要求13所述的三维半导体器件，其中所述下选择线是接地选择线，所述上选择线是串选择线。
18.一种制造半导体器件的方法，该方法包括：
形成从衬底延伸的多个垂直沟道；以及
通过垂直堆叠多个层形成具有阶梯台阶结构的栅堆叠，所述多个层的每个分别包括栅极，其中最上面的层和最下面的层中的至少一个包括经导体连接的垂直相邻的多层，其中所述导体作为导电互联从被连接的所述垂直相邻的多层中最上部的层延伸至被连接的所述垂直相邻的多层中最下部的层。
19.如权利要求18所述的方法，其中所述栅堆叠的形成包括：
通过在所述衬底上堆叠彼此间隔开的多个牺牲层来形成第一模堆叠；
通过构图所述第一模堆叠来形成所述阶梯台阶结构；以及
用导电层替换所述牺牲层以形成所述栅极。
20.如权利要求19所述的方法，其中所述第一模堆叠的所述阶梯台阶结构的形成包括：通过利用依次减小或增大的掩模依次进行蚀刻工艺以依次构图所述多个牺牲层，反复地形成所述阶梯台阶结构的一部分。
21.如权利要求20所述的方法，还包括：
通过以下步骤形成所述导体：
通过同时构图第一牺牲层和第二牺牲层而形成间隔开的第一和第二牺牲层图案，该第一牺牲层是所述牺牲层中的最上面的一层，该第二牺牲层设置得与所述第一牺牲层相邻且在所述第一牺牲层下面；
形成与所述第一和第二牺牲层图案的侧表面接触的第一连接层图案；以及
用导电层替换所述第一和第二牺牲层图案以及所述第一连接层图案以从所述第一和第二牺牲层图案形成构成多个层的第一和第二栅极且从所述第一连接层图案形成所述导体。
22.如权利要求21所述的方法，其中所述第一连接层图案的形成包括：
在所述第一模堆叠上从具有与所述牺牲层相同成分或相同蚀刻选择性中的至少一种的材料形成第一连接层以覆盖所述第一和第二牺牲层图案；以及
各向异性蚀刻所述第一连接层以在所述第一和第二牺牲层图案的侧表面上形成所述第一连接层图案。
23.如权利要求21所述的方法，其中所述第一和第二牺牲层的至少一个的厚度不同于其他牺牲层的厚度。
24.如权利要求19所述的方法，其中所述栅堆叠的形成包括：
通过在所述衬底上堆叠多个间隔开的导电层形成第二模堆叠；以及
通过构图所述第二模堆叠形成所述阶梯台阶结构。
25.如权利要求24所述的方法，其中所述第二模堆叠的阶梯台阶结构的形成包括通过使用依次减小或增大的掩模依次进行蚀刻工艺以依次构图所述多个导电层来反复地形成所述阶梯台阶结构的一部分。
26.如权利要求24所述的方法，还包括：
通过以下步骤形成所述导体：
通过同时构图第一导电层和第二导电层形成间隔开的第一和第二导电层图案，所述第一导电层是所述导电层中的最上面的一层，所述第二导电层设置得与所述第一导电层相邻且在所述第一导电层下面；
形成与所述第一和第二导电层图案的侧表面接触的第二连接层图案。
27.如权利要求26所述的方法，其中所述第二连接层图案的形成包括：
使用具有与所述导电层的成分相同成分的材料在所述第二模堆叠上形成第二连接层以覆盖所述第一和第二导电层图案；以及
各向异性蚀刻所述第二连接层以在所述第一和第二导电层图案的侧表面上形成所述第二连接层图案。
28.如权利要求26所述的方法，其中所述第一导电层和第二导电层的厚度不同于其他导电层的厚度。
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