CN107833888B - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明涉及一种半导体装置及其制造方法。根据实施方式，半导体装置具备基底层、积层体、及绝缘层。所述积层体设置在所述基底层上，且具有隔着绝缘体积层的多个电极层。所述积层体具有第1积层部及第2积层部。所述第2积层部的所述多个电极层具有在第1方向形成级差而阶梯状地排列的多个阶面部。所述绝缘层设置在所述多个阶面部之上，且包含氧化硅作为主成分。所述绝缘层具有上层部及下层部。所述上层部的氧组成比低于所述下层部的氧组成比。

Description

半导体装置及其制造方法
相关申请案
本申请案享有以美国临时专利申请案62/393,708号(申请日：2016年9月13日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。
技术领域
实施方式涉及一种半导体装置及其制造方法。
背景技术
为了使三维存储器装置的多个电极层与控制电路连接，提出有多个电极层的阶梯状接触构造。将具有多个电极层(或置换为电极层的牺牲层)与多个绝缘层的积层体的一部分加工为阶梯状之后，在该阶梯部上形成绝缘层。接触部贯通该绝缘层而到达阶梯部。另外，在工艺上，或为了电分离，也提出有将积层体与阶梯部上的绝缘层一次蚀刻而形成狭缝。
发明内容
实施方式提供一种接触构造中的布局的自由度较高的半导体装置及其制造方法。
实施方式的半导体装置具备基底层、积层体、及绝缘层。所述积层体设置在所述基底层上，且具有隔着绝缘体而积层的多个电极层。所述积层体具有第1积层部及第2积层部。所述第2积层部的所述多个电极层具有在第1方向形成级差而阶梯状地排列的多个阶面部。所述绝缘层设置在所述多个阶面部之上，且包含氧化硅作为主成分。所述绝缘层具有上层部及下层部。所述上层部的氧组成比低于所述下层部的氧组成比。
附图说明
图1是实施方式的半导体装置的示意俯视框图。
图2是实施方式的半导体装置的示意俯视图。
图3是实施方式的半导体装置的存储单元阵列的示意立体图。
图4是图2中的A-A'剖视图。
图5A是图4中的一部分的放大剖视图，图5B是图5A中的D-D'剖视图。
图6是图2中的B-B'剖视图。
图7是图2中的C-C'剖视图。
图8、9、10、11、12、13、14、15、16、17、18、19A、19B、20A、20B、21A、21B、22A、22B、23A、23B、24、25A、25B、26A、26B、27A、27B、28A、28B是表示实施方式的半导体装置的制造方法的示意图。
图29是实施方式的半导体装置的存储单元阵列的示意立体图。
具体实施方式
以下，参照附图对实施方式进行说明。此外，在各附图中，对相同的要素标注相同的符号。
在实施方式中，作为半导体装置，例如对具有三维构造的存储单元阵列的半导体存储装置进行说明。
图1是实施方式的半导体装置的示意俯视框图。
图2是实施方式的半导体装置的示意俯视图。
实施方式的半导体装置具有存储器区域MA及阶面区域(或阶梯区域)TA。在存储器区域MA设置着存储单元阵列1。在阶面区域TA设置着阶梯部2。存储单元阵列1及阶梯部2设置在相同的衬底上。
图3是实施方式的存储单元阵列1的示意立体图。
图4是图2中的A-A'剖视图。
在图3中，将相对于衬底10的主面平行的方向且相互正交的2个方向设为X方向及Y方向，将相对于这些X方向及Y方向的两者正交的方向设为Z方向(积层方向)。其他图所示的X方向、Y方向、及Z方向分别与图3的X方向、Y方向、及Z方向对应。
存储单元阵列1具有衬底10、设置在衬底10上的积层体100、多个第1柱状部CL1、多个分离部60、及设置在积层体100的上方的上层配线。在图3中，作为上层配线，例如表示位线BL及源极线SL。
衬底10设置在存储器区域MA与阶面区域TA，积层体100也设置在存储器区域MA与阶面区域TA。将积层体100中的设置在存储器区域MA的部分设为第1积层部100a，将设置在阶面区域TA的部分设为第2积层部100b。
在存储器区域MA配置着多个第1柱状部CL1。第1柱状部CL1形成为在第1积层部100a内沿着其积层方向(Z方向)延伸的大致圆柱状。
如图2所示，多个第1柱状部CL1例如锯齿排列。或者，多个第1柱状部CL1也可沿着X方向及Y方向而正方格子排列。
如图2所示，分离部60沿着X方向在存储器区域MA及阶面区域TA延伸而将积层体100在Y方向分离为多个区块(或指形部)200。
如图3所示，在第1积层部100a的上方设置着多个位线BL。多个位线BL为沿着Y方向延伸的例如金属膜。多个位线BL在X方向相互分离。
第1柱状部CL1的下述半导体主体20的上端部隔着图3所示的接点Cb及接点V1而与位线BL连接。
多个第1柱状部CL1与共通的1根位线BL连接。与该共通的位线BL连接的多个第1柱状部CL1，包含从被分离部60在Y方向分离的各个区块200逐一选择的第1柱状部CL1。
如图4所示，第1积层部100a具有积层在衬底10上的多个电极层70。多个电极层70隔着绝缘层(绝缘体)72而积层在相对于衬底10的主面垂直的方向(Z方向)。电极层70为金属层。电极层70例如为包含钨作为主成分的钨层、或包含钼作为主成分的钼层。绝缘层72为包含氧化硅作为主成分的氧化硅层。
衬底10例如为硅衬底，在该衬底10的表面侧设置着有效区域10a。有效区域10a例如为P型硅区域(P型井)。
在有效区域10a的表面设置着绝缘层41。在绝缘层41上设置着最下层的电极层70。在最上层的电极层70上设置着绝缘层42，在该绝缘层42上设置着绝缘层43。绝缘层43覆盖第1柱状部CL1的上端。
图5A是图4中的一部分的放大剖视图。
图5B是图5A中的D-D'剖视图。
第1柱状部CL1具有积层膜(存储器膜)30、半导体主体20、及绝缘性的核心膜50。
半导体主体20在第1积层部100a内沿着积层方向(Z方向)以管状连续延伸。积层膜30设置在电极层70与半导体主体20之间，且从外周侧包围半导体主体20。核心膜50设置在管状的半导体主体20的内侧。半导体主体20的上端部隔着图3所示的接点Cb及接点V1而与位线BL连接。如图4所示，半导体主体20的下端部与有效区域10a相接。
如图5A及图5B所示，积层膜30具有隧道绝缘膜31、电荷蓄积膜(电荷蓄积部)32、及阻挡绝缘膜33。
隧道绝缘膜31设置在半导体主体20与电荷蓄积膜32之间。电荷蓄积膜32设置在隧道绝缘膜31与阻挡绝缘膜33之间。阻挡绝缘膜33设置在电荷蓄积膜32与电极层70之间。
半导体主体20、积层膜30、及电极层70构成存储单元MC。存储单元MC具有电极层70隔着积层膜30而包围半导体主体20的周围的立式晶体管构造。
在该立式晶体管构造的存储单元MC中，半导体主体20例如为硅的通道主体，电极层70作为控制栅极而发挥功能。电荷蓄积膜32作为蓄积从半导体主体20注入的电荷的数据存储层而发挥功能。
实施方式的半导体存储装置为非易失性半导体存储装置，能够电自由地进行数据的删除、写入，即便切断电源也能够保持存储内容。
存储单元MC例如为电荷捕获型的存储单元。电荷蓄积膜32为在绝缘性的膜中具有多个捕获电荷的陷阱点的膜，例如，包含氮化硅膜。或者，电荷蓄积膜32也可为被绝缘体包围周围且具有导电性的浮动栅极。
隧道绝缘膜31在将电荷从半导体主体20注入到电荷蓄积膜32时，或者在将蓄积在电荷蓄积膜32中的电荷释放至半导体主体20时成为电位势垒。隧道绝缘膜31例如包含氧化硅膜。
阻挡绝缘膜33防止蓄积在电荷蓄积膜32中的电荷向电极层70释放。另外，阻挡绝缘膜33防止电荷从电极层70向第1柱状部CL1反向穿遂。
阻挡绝缘膜33具有第1阻挡膜34及第2阻挡膜35。第1阻挡膜34例如为氧化硅膜。第2阻挡膜35为介电常数比该氧化硅膜高的金属氧化膜。作为该金属氧化膜，例如可列举氧化铝膜、氧化锆膜、氧化铪膜。
第1阻挡膜34设置在电荷蓄积膜32与第2阻挡膜35之间。第2阻挡膜35设置在第1阻挡膜34与电极层70之间。
隧道绝缘膜31、电荷蓄积膜32、及第1阻挡膜34沿着积层体100的积层方向(Z方向)连续延伸。
第2阻挡膜35也设置在电极层70与绝缘层72之间。第2阻挡膜35沿着电极层70的上表面、下表面、及积层膜30侧的侧面而连续形成。第2阻挡膜35在积层体100的积层方向不连续而分离。
或者，也可不在电极层70与绝缘层72之间形成第2阻挡膜35，沿着积层方向连续地形成第2阻挡膜35。或者，阻挡绝缘膜33也可为沿着积层方向连续的单层膜。
也可在第2阻挡膜35与电极层70之间、或者绝缘层72与电极层70之间形成金属氮化膜。该金属氮化膜例如为氮化钛膜，能够作为阻隔金属、密接层、电极层70的晶种金属而发挥功能。
如图3所示，在第1积层部100a的上层部(第1柱状部CL1的上端部)设置着漏极侧选择晶体管STD。在第1积层部100a的下层部(第1柱状部CL1的下端部)设置着源极侧选择晶体管STS。
至少最上层的电极层70作为漏极侧选择晶体管STD的控制栅极而发挥功能。至少最下层的电极层70作为源极侧选择晶体管STS的控制栅极而发挥功能。
在漏极侧选择晶体管STD与源极侧选择晶体管STS之间设置着多个存储单元MC。多个存储单元MC、漏极侧选择晶体管STD、及源极侧选择晶体管STS经由第1柱状部CL1的半导体主体20串联连接而构成1个存储器串。该存储器串在相对于XY面平行的面方向例如错位配置，多个存储单元MC三维地设置在X方向、Y方向及Z方向。
其次，对分离部60进行说明。
如图2及图4所示，分离部60具有配线部LI及绝缘膜63。此外，在图3中省略了绝缘膜63的图示。
配线部LI为在X方向及Z方向扩展的例如包含金属的膜。在该配线部LI的侧面设置着绝缘膜63。如图4所示，绝缘膜63设置在第1积层部100a与配线部LI之间。
如图4所示，在有效区域10a的表面形成着多个半导体区域81。配线部LI的下端部与半导体区域81相接。与多个配线部LI对应而设置着多个半导体区域81。多个半导体区域81包含N型的半导体区域81。多个配线部LI包含与N型的半导体区域81连接的配线部LI。与N型的半导体区域81连接的配线部LI的上端经由图3所示的接点Cs而与源极线SL连接。
能够通过赋予至最下层的电极层70的电位控制，而在N型的半导体区域81与半导体主体20的下端部之间的P型的有效区域10a的表面诱发N通道(反转层)，在N型的半导体区域81与半导体主体20的下端部之间流通电流。最下层的电极层70作为用来在有效区域10a的表面诱发通道的控制栅极而发挥功能，绝缘层41作为栅极绝缘膜而发挥功能。在读出动作时，从配线部LI经由N型的半导体区域81及N通道向半导体主体20供给电子。
其次，对阶面区域TA进行说明。
图6是图2中的B-B'剖视图。
图7是图2中的C-C'剖视图。
积层体100及分离部60在X方向从存储器区域MA延伸至阶面区域TA为止。包含有效区域10a的衬底10也设置在阶面区域TA。
分离部60将阶面区域TA的第2积层部100b在Y方向分离为多个区块(或指形部)200。
如图6所示，第2积层部100b的多个电极层70具有沿着X方向形成级差而阶梯状地排列的多个阶面部70a。利用多个阶面部70a形成阶梯部2。
将阶面部70a的上方的所有电极层70及绝缘层72去除而不残留。其他层的电极层70不重叠在各阶面部70a的上方。
第2积层部100b的多个绝缘层72也加工为阶梯状，多个绝缘层72具有沿着X方向形成级差而阶梯状地排列的多个阶面部72a。电极层70的阶面部70a积层在绝缘层72的阶面部72a之上。
在阶梯部2之上设置着绝缘层45。绝缘层45填埋阶梯部2的级差，消除或缓和第2积层部100b与第1积层部100a之间的级差。在绝缘层45上设置着绝缘层43。
在阶面区域TA配置着多个第2柱状部CL2。第2柱状部CL2形成为在绝缘层45内、及绝缘层45之下的第2积层部100b内沿着积层方向(Z方向)延伸的大致圆柱状。
如图6所示，第2柱状部CL2贯通绝缘层43、绝缘层45、及第2积层部100b到达衬底10。第2柱状部CL2贯通阶面部70a。
在1个阶面部70a配置着至少1个第2柱状部CL2。在图2所示的例中，在1个阶面部70a配置着例如4个第2柱状部CL2。
如图2所示，存储器区域MA的多个第1柱状部CL1比阶面区域TA的多个第2柱状部CL2更密地配置。
例如，第2柱状部CL2与形成第1柱状部CL1时同时地形成，且与第1柱状部CL1相同地，如图6所示具有积层膜(绝缘膜)30、半导体主体20、及核心膜50。
第2柱状部CL2的半导体主体20的上端部不与上层配线连接而未与任何部分电连接。第2柱状部CL2不作为存储单元及选择晶体管的要素发挥功能，在形成有下述的空隙时作为支撑多个绝缘层72的单纯的柱而发挥功能。
如图2及图7所示，在阶面部70a上设置着接触部91。在1个阶面部70a配置着至少1个接触部91。与多个阶面部70a对应而在阶梯部2上设置多个接触部91。
接触部91为大致圆柱状的导电体。接触部91为金属体，例如包含钨或钼作为主成分。接触部91的直径大于第1柱状部CL1的直径、及第2柱状部CL2的直径。
接触部91在绝缘层45内沿着积层体100的积层方向延伸，且与阶面部70a相接。接触部91的周围由绝缘层45包围。
接触部91与未图示的上层配线连接。该上层配线例如与形成在衬底10的表面的控制电路电连接。经由接触部91及阶面部70a而控制存储单元阵列1的电极层70的电位。
图28B是阶梯部2的沿着X方向的剖视图。
设置在包含多个阶面部70a的阶梯部2之上的绝缘层45为包含氧化硅作为主成分的氧化硅层。
该绝缘层45中的氧组成比(atomic percent)在绝缘层45的厚度方向上并不均匀，绝缘层45在厚度方向具有氧组成比的梯度。绝缘层45的上层部46的氧组成比低于下层部47的氧组成比。此处，上层部46包含绝缘层45的比厚度方向的一半的位置靠上方的区域。
例如，绝缘层45的上层部46的包含上表面的区域46a的氧组成比低于其之下的区域46b的氧组成比，该区域46b的氧组成比低于其之下的区域46c的氧组成比。
在图28B中，利用虚线示意性地表示区域46a与区域46b的交界、区域46b与区域46c的交界、及区域46c与下层部47的交界。
绝缘层45的下表面具有沿着阶梯部2的级差的级差。绝缘层45的上表面平坦化。因此，绝缘层45的厚度随着从阶梯部2的上段侧朝向下段侧而阶梯性地变厚。
氧组成比相较于下层部47低的上层部46的厚度，随着从阶梯部2的上段侧朝向下段侧而阶梯性地或连续地变厚。也就是说，下段侧的阶面部70a之上的上层部46的厚度，相对厚于上段侧的阶面部70a之上的上层部46的厚度。
绝缘层45例如利用使用包含四乙基正硅酸(tetra ethyl ortho silicate，TEOS)的气体的化学气相沉积(chemical vapor deposition，CVD)法来形成。然后，对绝缘层45的上层部46利用例如离子注入法来注入碳或氮。
因此，绝缘层45中的上层部46的碳浓度(每单位体积的碳原子数)高于下层部47的碳浓度。或者，绝缘层45的上层部46的氮浓度(每单位体积的氮原子数)高于下层部47的氮浓度。通过向上层部46导入碳或氮，而使上层部46的氧组成比变得相对低于下层部47的氧组成比。
其次，对实施方式的半导体装置的制造方法进行说明。
首先，参照图8～图18说明针对存储器区域MA的第1积层部100a的工艺。图8～图18是与图2中的A-A'截面对应的剖视图。
如图8所示，在衬底10的有效区域10a上形成绝缘层41。在该绝缘层41上，作为第1层的牺牲层71与作为第2层的绝缘层72交替地积层。重复交替地积层牺牲层71与绝缘层72的步骤，在衬底10上形成多个牺牲层71与多个绝缘层72。在最上层的牺牲层71上形成绝缘层42。例如，牺牲层71为氮化硅层，绝缘层72为氧化硅层。
在包含多个牺牲层71及多个绝缘层72的第1积层部100a，如图9所示形成多个存储器孔MH。存储器孔MH利用使用未图示的掩模层的反应性离子蚀刻(reactive ion etching，RIE)法来形成。存储器孔MH贯通绝缘层42、多个牺牲层71、多个绝缘层72、及绝缘层41到达有效区域10a。
在存储器孔MH内，如图10所示形成积层膜30a。积层膜30a沿着存储器孔MH的侧面及底部共形地形成。积层膜30a例如包含图5A及图5B所示的积层膜30中的隧道绝缘膜31、电荷蓄积膜32、及第1阻挡膜34。在存储器孔MH内依次形成第1阻挡膜34、电荷蓄积膜32、及隧道绝缘膜31。
在积层膜30a的内侧如图11所示形成盖硅20a。盖硅20a沿着存储器孔MH的侧面及底部共形地形成。
而且，如图12所示，在绝缘层42上形成掩模层55，利用RIE法将沉积在存储器孔MH的底部的盖硅20a及积层膜30a去除。在该RIE时，形成在存储器孔MH的侧面的积层膜30a被盖硅20a覆盖保护，不受RIE的损伤。
在将掩模层55去除之后，如图13所示，在存储器孔MH内形成硅主体20b。硅主体20b形成在盖硅20a的侧面、及存储器孔MH的底部的有效区域10a上。硅主体20b的下端部与有效区域10a相接。
盖硅20a及硅主体20b例如作为非晶硅膜形成之后，利用热处理结晶化为多晶硅膜。
在硅主体20b的内侧，如图14所示形成核心膜50。包含积层膜30a、半导体主体20、及核心膜50的多个第1柱状部CL1形成在第1积层部100a内。
沉积在图14所示的绝缘层42上的膜利用化学机械研磨(chemical mechanicalpolishing，CMP)或回蚀来去除。
然后，如图15所示，在绝缘层42上形成绝缘层43。绝缘层43覆盖第1柱状部CL1的上端。
而且，利用使用未图示的掩模层的RIE法，在第1积层部100a形成多个狭缝ST。狭缝ST贯通绝缘层43、绝缘层42、多个牺牲层71、多个绝缘层72、及绝缘层41到达有效区域10a。狭缝ST沿着X方向延伸，且也形成在阶面区域TA的第2积层部100b及第2积层部100b之上的绝缘层45。
在露出至狭缝ST的底部的有效区域10a，利用离子注入法注入杂质，在狭缝ST的底部的有效区域10a的表面形成N型的半导体区域81。
其次，利用经由狭缝ST而供给的蚀刻液体或蚀刻气体将牺牲层71去除。例如，利用包含磷酸的蚀刻液体，将作为氮化硅层的牺牲层71去除。
将牺牲层71去除，如图16所示，在上下相邻的绝缘层72之间形成空隙44。空隙44也形成在绝缘层41与最下层的绝缘层72之间、及最上层的绝缘层72与绝缘层42之间。
第1积层部100a的多个绝缘层72以包围多个第1柱状部CL1的侧面的方式与第1柱状部CL1的侧面相接。多个绝缘层72通过与此种多个第1柱状部CL1的物理性结合而被支撑，从而保持绝缘层72间的空隙44。
在空隙44，隔着图5A所示的第2阻挡膜35而形成图17所示的电极层70。例如利用CVD法形成第2阻挡膜35及电极层70。经由狭缝ST将源气体供给至空隙44。将形成在狭缝ST的侧面的电极层70去除。
然后，在狭缝ST的侧面及底部，如图18所示形成绝缘膜63。在利用RIE法将形成在狭缝ST的底部的绝缘膜63去除之后，在狭缝ST内的绝缘膜63的内侧，如图4所示埋入配线部LI。配线部LI的下端部隔着半导体区域81而与有效区域10a相接。
其次，参照图19A～图28B，说明针对阶面区域TA的第2积层部100b的工艺。
图19B、图20B、图21B、图22B、及图23B分别为图19A、图20A、图21A、图22A、及图23A中的E-E'剖视图。
如图19A及图19B所示，也在阶面区域的衬底10上，形成包含多个第1层71与多个第2层72的积层体100(第2积层部100b)。在该第2积层部100b的一部分，如图20A及图20B所示形成阶梯部2。
例如，重复将未图示的抗蚀膜用于掩模的RIE与抗蚀膜的平面尺寸的缩小，将多个牺牲层71及多个绝缘层72沿着X方向加工为阶梯状。在阶梯部2的最上表面露出多个牺牲层71的多个阶面部71a。多个阶面部71a具有级差地排列在X方向。在该阶面部71a之下积层着绝缘层72的阶面部72a。
在阶梯部2之上，如图21A及图21B所示形成绝缘层45。例如，利用使用包含TEOS的气体的CVD法，形成包含氧化硅作为主成分的绝缘层(氧化硅层)45。绝缘层45填埋阶梯部2的级差，且绝缘层45的上表面平坦化。
在绝缘层45及积层体100之上，如图22A及图22B所示例如利用抗蚀剂形成掩模层56。
在绝缘层45上的掩模层56形成阶梯部57。例如，利用控制相对于掩模层56的曝光量的所谓灰度光刻法形成阶梯部57。
掩模层56的阶梯部57具有与第2积层部100b的阶梯部2相同的沿着X方向的级差。阶梯部2的上段侧的相对较薄的绝缘层45之上的阶梯部57的厚度，厚于阶梯部2的下段侧的相对较厚的绝缘层45之上的阶梯部57的厚度。也可不在阶梯部2的下段侧的较厚的绝缘层45之上形成掩模层56。
阶梯部57的级差并不限定于以与阶梯部2的级差相同的级变化。也可为每当阶梯部2变化多级，掩模层56的厚度变化1级。绝缘层45较薄的部分之上的掩模层56的厚度，只要相对性地厚于绝缘层45较厚的部分之上的掩模层56的厚度即可。积层体100之上的掩模层56具有阶梯部57的厚度以上的厚度。
而且，利用使用该掩模层56的离子注入法，如图23A及图23B所示，对绝缘层45的上层部46注入例如碳或氮作为用来使绝缘层45的氧组成比相对性地降低的杂质。
杂质的加速电压不根据X方向的位置(区域)变化。因此，掩模层56较薄、或未形成掩模层56的区域之下的绝缘层45中所注入的杂质的注入深度，相对性地深于掩模层56较厚的区域之下的绝缘层45中所注入的杂质的注入深度。
在绝缘层45的厚度较厚的部分，将杂质注入至比绝缘层45的厚度较薄的部分更深的位置为止。在绝缘层45的厚度较厚的部分，可注入比绝缘层45的厚度较薄的部分更多的杂质。
注入有该杂质的绝缘层45的上层部46的氧组成比变得低于未导入杂质的下层部47的氧组成比。绝缘层45较厚的部分的上层部46的厚度，相对性地厚于绝缘层45较薄的部分的上层部46的厚度。
在厚度根据阶梯部2的级差而沿着X方向阶梯状地变化的绝缘层45中，在X方向的所有区域中，能够使比厚度的一半靠上方的上层部46的氧组成比低于下层部47的氧组成比。
在使绝缘层45具有如上所述的氧组成比的变化(梯度)时，并不限定于使用具有所述阶梯部57的掩模层56。例如，通过根据X方向的位置(区域)控制杂质的加速电压或注入量，也能够在绝缘层45较厚的部分形成相对性较厚的上层部(低氧组成比部)46。
在形成绝缘层45之后且注入所述杂质之前或注入杂质之后，在存储器区域的第1积层部100a形成第1柱状部CL1，在阶面区域的第2积层部100b形成第2柱状部CL2。第1柱状部CL1与第2柱状部CL2例如同时形成。
如图24所示，在绝缘层45及绝缘层45之下的第2积层部100b形成多个孔h。孔h与形成图9所示的存储器孔MH时同时地形成。也就是说，多个存储器孔MH及多个孔h利用RIE法同时地形成。孔h在绝缘层45内及第2积层部100b内沿着Z方向延伸到达衬底10。在孔h内也形成与存储器孔MH内的第1柱状部CL1相同的膜构造的第2柱状部CL2。
然后，在包含存储器区域MA的第1积层部100a、及阶面区域TA的绝缘层45及第2积层部100b的积层体，形成沿着X方向延伸的狭缝ST。
图25A表示形成在阶面区域TA的狭缝ST。
图25B是图25A中的F-F'剖视图。
图26A是图25A中的G-G'剖视图。
图26B是图25A中的H-H'剖视图。
狭缝ST例如利用使用掩模层85的RIE法来形成。例如利用使用CF系气体的RIE法，将包含第1层71及第2层72的积层体100与绝缘层45一次蚀刻。
使用CF系气体的RIE中，在狭缝ST的侧壁形成CF系聚合物的膜作为抑制侧蚀刻的保护膜。一般而言，如果利用使用CF系气体的RIE蚀刻氧化膜，那么膜中的氧与蚀刻气体的碳容易结合而挥发，侧壁保护的CF系聚合物膜容易变得不充分。尤其，在作为氧化膜的单层膜的绝缘层45中，与积层体100相比侧蚀刻容易进展，形成在绝缘层45的狭缝ST的截面形状容易成为所谓弯曲(bowing)形状。在狭缝ST中在比深度方向的一半的位置靠上方的部分容易产生弯曲。也就是说，在狭缝ST中在比深度方向的一半的位置靠上方容易产生狭缝宽度成为最大的部分。
根据实施方式，如图23B所示，在绝缘层45中使容易产生弯曲的上层部46的氧组成比相较于下层部47更加下降。在绝缘层45较厚的下段侧中，使上层部(低氧组成比部)46的厚度(体积)比绝缘层45较薄的部分(上段侧)增加绝缘层45变厚的量。
通过使绝缘层45的上层部46中的相对于所有元素的氧组成比降低，而在形成狭缝ST的RIE中减少来自绝缘层45的上层部46的氧脱离量，能够抑制侧蚀刻。因此，能够抑制绝缘层45的弯曲形状，从而能够抑制形成在存储器区域MA的包含积层体100的所有区域的狭缝ST的宽度的不均。
狭缝ST的宽度控制性的提高能够缩小图2所示的阶面部70a的面积，这将带来芯片尺寸的缩小。
在形成狭缝ST之后，如上所述使用经由该狭缝ST供给的例如包含磷酸的蚀刻液体，将第1积层部100a及第2积层部100b的牺牲层71去除。将牺牲层71去除，也在第2积层部100b如图27A所示形成空隙44。
第2积层部100b的多个绝缘层72以包围形成在阶面区域TA的所述多个第2柱状部CL2的侧面的方式，与第2柱状部CL2的侧面相接。多个绝缘层72通过与此种多个第2柱状部CL2的物理性结合而被支撑，从而保持绝缘层72间的空隙44。
而且，与在第1积层部100a的空隙44形成电极层70时同时地，也在第2积层部100b的空隙44如图27B所示形成电极层70。
然后，也在阶面区域TA的狭缝ST内隔着绝缘膜63形成配线部LI。
然后，如图28A所示，在绝缘层45内形成接触孔90。接触孔90在绝缘层45内沿着Z方向延伸到达电极层70的阶面部70a。
在接触孔90内，如图28B所示埋入包含金属的导电材而形成接触部91。
接触孔90也与形成狭缝ST时同样地，例如利用使用CF系气体的RIE法来形成。在形成该接触孔90的RIE中，也能够抑制由氧从绝缘层45的上层部46脱离所导致的侧蚀刻。因此，能够抑制接触孔90的弯曲形状。
同样地，形成第2柱状部CL2的图24所示的孔h例如也利用使用CF系气体的RIE法来形成。在形成该孔h的RIE中，也能够抑制由氧从绝缘层45的上层部46脱离所导致的侧蚀刻。因此，能够抑制绝缘层45中的孔h的弯曲形状。
抑制接触孔90或孔h的弯曲形状可提高其等在阶面部内的布局的自由度。
图29是实施方式的存储单元阵列的其他例的示意立体图。
在衬底10与积层体100(第1积层部100a)之间设置着第1基底层11与第2基底层12。第1基底层11设置在衬底10与第2基底层12之间，第2基底层12设置在第1基底层11与积层体100之间。
第2基底层12为半导体层或导电层。或者，第2基底层12也可包含半导体层与导电层的积层膜。第1基底层11包含形成控制电路的晶体管及配线。
第1柱状部CL1的半导体主体20的下端与第2基底层12相接，第2基底层12与控制电路连接。因此，第1柱状部CL1的半导体主体20的下端经由第2基底层12而与控制电路电连接。也就是说，第2基底层12能够用作源极层。
积层体100被分离部160在Y方向分离为多个区块(或指形部)200。分离部160为绝缘膜，不包含配线。
在所述实施方式中，作为第1层71例示了氮化硅层，但也可使用金属层(例如钨层或钼层)作为第1层71。在该情况下，由于第1层71直接成为电极层70，所以不需要将第1层71置换为电极层的工艺。
另外，也可利用经由狭缝ST的蚀刻将第2层72去除，使上下相邻的电极层70之间为空隙。
对几个实施方式进行了说明，但这些实施方式是作为例而提出的，并不意图限定发明的范围。这些新颖的实施方式能够以其他各种方式实施，且能够在不脱离发明的主旨的范围内进行各种省略、置换、变更。这些实施方式及其变化包含在发明的范围及主旨中，并且包含在权利要求书所记载的发明及其均等的范围中。

Claims (20)

1.一种半导体装置，其特征在于具备：
衬底；
积层体，设置在所述衬底上，具有隔着绝缘体积层的多个电极层，且具有第1积层部及第2积层部，所述第2积层部的所述多个电极层具有在第1方向形成级差而阶梯状地排列的多个阶面部；以及
绝缘层，设置在所述多个阶面部之上，填埋所述级差，包含氧化硅作为主成分；
所述绝缘层在所述绝缘层的厚度方向上具有不同的氧组成比，所述绝缘层具有上层部及下层部，所述上层部的氧组成比低于所述下层部的氧组成比。
2.根据权利要求1所述的半导体装置，其特征在于：
所述上层部的碳浓度高于所述下层部的碳浓度。
3.根据权利要求1所述的半导体装置，其特征在于：
所述上层部的氮浓度高于所述下层部的氮浓度。
4.根据权利要求1所述的半导体装置，其特征在于：
所述阶梯状地排列的多个阶面部中的下段侧的阶面部之上的所述上层部的厚度，厚于上段侧的阶面部之上的所述上层部的厚度。
5.根据权利要求1所述的半导体装置，其特征在于进而具备多个接触部，这些接触部在所述绝缘层内沿着所述积层体的积层方向延伸，且与所述多个阶面部相接。
6.根据权利要求1所述的半导体装置，其特征在于进而具备第1柱状部，该第1柱状部在所述第1积层部内沿着所述积层体的积层方向延伸，且具有：半导体主体，与所述衬底相接；以及电荷蓄积部，设置在所述半导体主体与所述电极层之间。
7.根据权利要求1所述的半导体装置，其特征在于进而具备第2柱状部，该第2柱状部在所述绝缘层内及所述第2积层部内沿着所述积层体的积层方向延伸。
8.根据权利要求1所述的半导体装置，其特征在于进而具备分离部，该分离部沿着所述第1方向延伸，且将所述第1积层部、所述绝缘层及所述第2积层部在相对于所述第1方向交叉的第2方向分离。
9.根据权利要求8所述的半导体装置，其特征在于：所述分离部具有与所述衬底相接的配线部。
10.根据权利要求1所述的半导体装置，其特征在于进而具备：
多个第1柱状部，在所述第1积层部内沿着所述积层体的积层方向延伸，且具有：半导体主体，与所述衬底相接；及电荷蓄积部，设置在所述半导体主体与所述电极层之间；以及
多个第2柱状部，在所述绝缘层内及所述第2积层部内沿着所述积层方向延伸；且
所述多个第1柱状部比所述多个所述第2柱状部更密地配置。
11.一种半导体装置的制造方法，其特征在于具备如下步骤：
在衬底上形成积层体，该积层体具有包含交替地积层的第1层及第2层的多个第1层及多个第2层；
在所述积层体的一部分，以具有所述多个第1层在第1方向形成级差而阶梯状地排列的多个阶面部的方式形成阶梯部；
在所述阶梯部上以填埋所述级差的方式形成绝缘层，所述绝缘层包含氧化硅作为主成分，所述绝缘层在所述绝缘层的厚度方向上具有不同的氧组成比，所述绝缘层具有上层部及下层部，且所述上层部的氧组成比低于所述下层部的氧组成比；以及
在所述积层体及所述绝缘层形成狭缝。
12.根据权利要求11所述的半导体装置的制造方法，其特征在于：
对所述绝缘层的所述上层部导入碳或氮，而使所述上层部的氧组成比低于所述下层部的氧组成比。
13.根据权利要求11所述的半导体装置的制造方法，其特征在于：
所述狭缝沿着所述第1方向延伸，且将所述积层体及所述绝缘层在相对于所述第1方向交叉的第2方向分离。
14.根据权利要求11所述的半导体装置的制造方法，其特征在于进而具备形成多个接触部的步骤，这些接触部在所述绝缘层内沿着所述积层体的积层方向延伸，且与所述多个阶面部相接。
15.一种半导体装置的制造方法，其特征在于具备如下步骤：
在衬底上形成积层体，该积层体具有包含交替地积层的第1层及第2层的多个第1层及多个第2层；
在所述积层体的一部分，以具有所述多个第1层在第1方向形成级差而阶梯状地排列的多个阶面部的方式形成阶梯部；
在所述阶梯部上以填埋所述级差的方式形成绝缘层，所述绝缘层包含氧化硅作为主成分，所述绝缘层在所述绝缘层的厚度方向上具有不同的氧组成比，所述绝缘层具有上层部及下层部，所述上层部的氧组成比低于所述下层部的氧组成比；以及
在所述绝缘层形成孔。
16.根据权利要求15所述的半导体装置的制造方法，其特征在于：对所述绝缘层的所述上层部导入碳或氮，而使所述上层部的氧组成比低于所述下层部的氧组成比。
17.根据权利要求15所述的半导体装置的制造方法，其特征在于：形成所述孔的步骤具有形成多个接触孔的步骤，
这些接触孔在所述绝缘层内沿着所述积层体的积层方向延伸到达所述多个阶面部。
18.根据权利要求15所述的半导体装置的制造方法，其特征在于：形成所述孔的步骤具有形成多个第1孔的步骤，
这些第1孔在所述绝缘层内、及所述绝缘层之下的所述积层体内沿着所述积层体的积层方向延伸到达所述衬底。
19.根据权利要求18所述的半导体装置的制造方法，其特征在于进而具备如下步骤：在所述第1孔内形成柱状部之后，形成沿着所述第1方向延伸，且将所述积层体及所述绝缘层在相对于所述第1方向交叉的第2方向分离的狭缝。
20.根据权利要求19所述的半导体装置的制造方法，其特征在于进而具备如下步骤：
通过经由所述狭缝的蚀刻将所述多个第1层去除，在所述多个第2层之间形成空隙；以及
在所述空隙形成电极层。
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