KR20200024630A - 3차원 반도체 메모리 장치 - Google Patents
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Abstract
3차원 반도체 메모리 장치가 제공된다. 이 장치는 제 1 방향을 따라 배치되는 셀 어레이 영역과 제 1 연결 영역을 포함하는 기판; 및 상기 기판 상에 배치되는 제 1 블록 구조체를 포함하되, 상기 제 1 블록 구조체는: 상기 기판 상에 수직적으로 적층된 복수개의 하부 전극들을 포함하는 하부 적층체; 및 상기 하부 적층체 상에 수직적으로 적층된 복수개의 중간 전극들을 포함하되, 상기 하부 적층체를 노출시키는 중간 적층체들을 포함하되, 상기 셀 어레이 영역에서 상기 제 1 블록 구조체는 평면적으로 상기 제 1 방향과 교차하는 제 2 방향에 평행한 제 1 폭을 가지고, 상기 제 1 연결 영역에서 상기 제 1 블록 구조체는 평면적으로 상기 제 2 방향에 평행하되 상기 제 1 폭보다 큰 제 2 폭을 가진다.
Description
본 발명은 3차원 반도체 장치에 관한 것으로서, 더욱 상세하게는 집적도가 보다 향상된 3차원 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 집적도가 보다 향상된 3차원 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 제 1 방향을 따라 배치되는 셀 어레이 영역과 제 1 연결 영역을 포함하는 기판; 및 상기 기판 상에 배치되는 제 1 블록 구조체를 포함하되, 상기 제 1 블록 구조체는: 상기 기판 상에 수직적으로 적층된 복수개의 하부 전극들을 포함하는 하부 적층체; 및 상기 하부 적층체 상에 수직적으로 적층된 복수개의 중간 전극들을 포함하되, 상기 하부 적층체를 노출시키는 중간 적층체들을 포함하되, 상기 셀 어레이 영역에서 상기 제 1 블록 구조체는 평면적으로 상기 제 1 방향과 교차하는 제 2 방향에 평행한 제 1 폭을 가지고, 상기 제 1 연결 영역에서 상기 제 1 블록 구조체는 평면적으로 상기 제 2 방향에 평행하되 상기 제 1 폭보다 큰 제 2 폭을 가진다.
본 발명의 일 양태에 따른 3차원 반도체 메모리 장치는 제 1 방향을 따라 배치되는 셀 어레이 영역과 제 1 연결 영역을 포함하는 기판; 및 상기 기판 상에 배치되는 제 1 블록 구조체를 포함하되, 상기 제 1 블록 구조체는: 상기 셀 어레이 영역에 배치되는 셀 어레이 부; 상기 제 1 연결 영역에서 상기 제 1 방향으로 상기 셀 어레이 부 옆에 배치되는 제 1 연결부; 및 상기 제 1 연결 영역에서 상기 제 1 방향과 교차하는 제 2 방향으로 상기 제 1 연결부 옆에 배치되는 제 2 연결부를 포함하되, 상기 제 2 연결부는 상기 제 1 연결부와 대칭되되 상기 제 1 연결부와 단차진 구조를 가진다.
본 발명의 다른 양태에 따른 3차원 반도체 메모리 장치는 제 1 방향을 따라 배치되는 셀 어레이 영역과 연결 영역을 포함하는 기판; 및 상기 기판 상에 배치되는 블록 구조체를 포함하되, 상기 블록 구조체는: 상기 기판 상에 수직적으로 적층되며 상기 연결 영역에서 서로 계단 구조를 이루는 복수개의 하부 전극들을 포함하는 하부 구조체; 및 상기 하부 적층체 상에 배치되며 상기 제 1 방향과 교차하는 제 2 방향으로 서로 이격되며 같은 높이에 배치되는 상부 전극들을 포함하는 상부 구조체를 포함하되, 상기 하부 전극들의 개수는 상기 상부 전극들의 개수와 같거나 보다 많다.
본 발명의 실시예들에 따르면, 연결 영역에서 블록 구조체의 형태를 변화시킨다. 이로써 패드 연결 영역들의 면적이 넓어져 콘택 플러그들 간의 브릿지를 방지하고 배선 자유도를 증가시킬 수 있다. 이로써 3차원 반도체 메모리 장치의 신뢰성을 향상시킬 수 있다.
또한 스트링 선택 라인들의 개수보다 계단 분할 패턴의 개수를 늘릴 수 있다. 또한 블록 구조체들이 서로 맞물리는 구조로 배치될 수 있다. 이로써 반도체 메모리 장치의 전체 면적을 줄일 수 있어 고집적화에 보다 유리할 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 구성을 설명하기 위한 도면이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 개략 블록도이다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 회로도이다.
도 4는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 전극 구조체의 평면도이다.
도 5는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 전극 구조체의 사시도이다.
도 6은 도 4의 3차원 반도체 메모리 장치에서 제 1 블록 구조체의 일부를 나타내는 평면도이다.
도 7은 도 5의 3차원 반도체 메모리 장치에서 제 1 블록 구조체의 사시도이다.
도 8a 내지 도 8c는 도 7의 3차원 반도체 메모리 장치의 일부 전극들의 구조를 나타낸다.
도 9는 본 발명의 실시예들에 따라 3차원 반도체 메모리 장치에서 제 1 블록 구조체의 일부를 나타내는 평면도이다.
도 10은 도 6을 A-A'선으로 자른 단면도이다.
도 11a 내지 도 16a는 도 4의 3차원 반도체 메모리 장치를 제조하는 과정을 순차적으로 나타내는 평면도들이다.
도 11b 내지 도 16b는 도 11a 내지 도 16a를 각각 B-B'선 및 C-C'선으로 자른 단면도들이다.
도 17은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 18은 도 17의 평면 구조를 가지며 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 전극 구조체의 사시도이다.
도 19는 도 18의 3차원 반도체 메모리 장치에서 제 1 블록 구조체의 사시도이다.
도 20은 도 17의 평면 구조를 가지며 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 전극 구조체의 사시도이다.
도 21는 도 20의 3차원 반도체 메모리 장치에서 제 1 블록 구조체의 사시도이다.
도 22는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 부분 평면도이다.
도 23은 도 22의 평면 구조를 가지는 3차원 반도체 메모리 장치의 부분 사시도이다.
도 24 및 도 25는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 부분 평면도들이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 개략 블록도이다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 회로도이다.
도 4는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 전극 구조체의 평면도이다.
도 5는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 전극 구조체의 사시도이다.
도 6은 도 4의 3차원 반도체 메모리 장치에서 제 1 블록 구조체의 일부를 나타내는 평면도이다.
도 7은 도 5의 3차원 반도체 메모리 장치에서 제 1 블록 구조체의 사시도이다.
도 8a 내지 도 8c는 도 7의 3차원 반도체 메모리 장치의 일부 전극들의 구조를 나타낸다.
도 9는 본 발명의 실시예들에 따라 3차원 반도체 메모리 장치에서 제 1 블록 구조체의 일부를 나타내는 평면도이다.
도 10은 도 6을 A-A'선으로 자른 단면도이다.
도 11a 내지 도 16a는 도 4의 3차원 반도체 메모리 장치를 제조하는 과정을 순차적으로 나타내는 평면도들이다.
도 11b 내지 도 16b는 도 11a 내지 도 16a를 각각 B-B'선 및 C-C'선으로 자른 단면도들이다.
도 17은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 18은 도 17의 평면 구조를 가지며 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 전극 구조체의 사시도이다.
도 19는 도 18의 3차원 반도체 메모리 장치에서 제 1 블록 구조체의 사시도이다.
도 20은 도 17의 평면 구조를 가지며 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 전극 구조체의 사시도이다.
도 21는 도 20의 3차원 반도체 메모리 장치에서 제 1 블록 구조체의 사시도이다.
도 22는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 부분 평면도이다.
도 23은 도 22의 평면 구조를 가지는 3차원 반도체 메모리 장치의 부분 사시도이다.
도 24 및 도 25는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 부분 평면도들이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 구성을 설명하기 위한 도면이다.
도 1을 참조하면, 3차원 반도체 메모리 장치는 셀 어레이 영역(CAR), 및 주변 회로 영역을 포함한다. 주변 회로 영역은 로우 디코더 영역들(ROW DCR), 페이지 버퍼 영역(PBR), 칼럼 디코더 영역(COL DCR), 및 제어 회로 영역(미도시)을 포함할 수 있다. 실시예들에 따르면, 셀 어레이 영역(CAR)과 로우 디코더 영역들(ROW DCR) 사이에 연결 영역(CNR)이 배치될 수 있다.
셀 어레이 영역(CAR)에는 복수 개의 메모리 셀들로 구성된 메모리 셀 어레이가 배치된다. 실시예들에서, 메모리 셀 어레이는 3차원적으로 배열된 메모리 셀들 및 메모리 셀들과 전기적으로 연결된 복수 개의 워드 라인들 및 비트 라인들을 포함한다.
로우 디코더 영역(ROW DCR)에는 메모리 셀 어레이의 워드라인들을 선택하는 로우 디코더가 배치되며, 연결 영역(CNR)에는 메모리 셀 어레이와 로우 디코더를 전기적으로 연결하는 콘택 플러그들 및 배선들을 포함하는 배선 구조체가 배치될 수 있다. 로우 디코더는 어드레스 정보에 따라, 메모리 셀 어레이의 워드 라인들 중 하나를 선택한다. 로우 디코더는 제어 회로의 제어 신호에 응답하여 워드라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다.
페이지 버퍼 영역(PBR)에는 메모리 셀들에 저장된 정보를 판독하기 위한 페이지 버퍼가 배치될 수 있다. 페이지 버퍼는 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지할 수 있다. 페이지 버퍼는 프로그램 동작 모드시 기입 드라이버(write driver) 회로로 동작하며, 읽기 동작 모드시 감지 증폭기(sense amplifier) 회로로서 동작할 수 있다.
컬럼 디코더 영역(COL DCR)에는 메모리 설 어레이의 비트 라인들과 연결되는 컬럼 디코더가 배치된다. 컬럼 디코더는 페이지 버퍼와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 개략 블록도이다.
도 2를 참조하면, 셀 어레이(CAR)는 복수 개의 셀 어레이 블록들(BLK1, BLK2, … , BLKn)을 포함할 수 있다. 셀 어레이 블록들(BLK1, BLK2, … , BLKn) 각각은 서로 교차하는 제 1 방향(D1) 및 제 2 방향(D2)을 따라 신장된 평면 상에, 제 3 방향(D3)을 따라 적층된 전극들을 포함하는 전극 구조체를 포함할 수 있다. 전극 구조체는 복수 개의 수직 구조체들(반도체 기둥들)과 결합하여 3차원적으로 배열된 메모리 셀들을 구성할 수 있다. 또한, 셀 어레이 블록들(BLK1, BLK2, … , BLKn) 각각은 메모리 셀들과 전기적으로 연결되는 비트 라인들을 포함할 수 있다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 회로도이다.
도 3을 참조하면, 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이는 공통 소오스 라인(CSL), 복수개의 비트 라인들(BL0-BL2) 및 공통 소오스 라인(CSL)과 비트 라인들(BL0-BL2) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL0-BL2)은 2차원적으로 배열되며, 비트 라인들(BL0-BL2) 각각에 복수개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 복수 개의 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수 개의 비트 라인들(BL0-BL2)과 하나의 공통 소오스 라인(CSL) 사이에 복수 개의 셀 스트링들(CSTR)이 배치될 수 있다. 공통 소오스 라인(CSL)은 복수 개로 2차원적으로 배열될 수 있다. 여기서, 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있거나, 또는 공통 소오스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
실시예들에 따르면, 셀 스트링들(CSTR) 각각은 직렬 연결된 스트링 선택 트랜지스터들(SST1, SST2), 직렬 연결된 메모리 셀들(MCT), 접지 선택 트랜지스터(GST)로 구성될 수 있다. 또한, 메모리 셀들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다.
일 예로, 각각의 셀 스트링들(CSTR)은 직렬 연결된 제 1 및 제 2 스트링 선택 트랜지스터들(SST1, SST2)을 포함할 수 있으며, 제 2 스트링 선택 트랜지스터(SST2)는 비트 라인(BL0-BL2)에 접속될 수 있으며, 접지 선택 트랜지스터(GST)는 공통 소오스 라인(CSL)에 접속될 수 있다. 메모리 셀들(MCT)은 제 1 스트링 선택 트랜지스터(SST1)와 접지 선택 트랜지스터(GST) 사이에 직렬 연결될 수 있다.
나아가, 셀 스트링들(CSTR) 각각은 제 1 스트링 선택 트랜지스터(SST1)와 메모리 셀(MCT) 사이에 연결된 더미 셀(DMC)을 더 포함할 수 있다. 도면에는 도시하지 않았으나, 더미 셀(DMC)은 접지 선택 트랜지스터(GST)와 메모리 셀(MCT) 사이에도 연결될 수 있다.
다른 예로, 각각의 셀 스트링들(CSTR)에서 접지 선택 트랜지스터(GST)는, 제 1 및 제 2스트링 선택 트랜지스터들(SST1, SST2)와 유사하게, 직렬 연결된 복수 개의 모오스 트랜지스터들로 구성될 수도 있다. 또 다른 예로, 각각의 셀 스트링들(CSTR)은 하나의 스트링 선택 트랜지스터를 포함할 수도 있다.
실시예들에 따르면, 제 1 스트링 선택 트랜지스터(SST1)는 제 1 스트링 선택 라인(SSL1)에 의해 제어될 수 있으며, 제 2 스트링 선택 트랜지스터(SST2)는 제 2 스트링 선택 라인(SSL1)에 의해 제어될 수 있다. 메모리 셀들(MCT)은 복수 개의 워드 라인들(WL0-WLn)에 의해 제어 될 수 있으며, 더미 셀들(DMC)은 더미 워드 라인(DWL)에 의해 제어될 수 있다. 또한, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해 제어될 수 있다. 공통 소오스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다.
하나의 셀 스트링(CSTR)은 공통 소오스 라인들(CSL)로부터의 거리가 서로 다른 복수개의 메모리 셀들(MCT)로 구성될 수 있다. 그리고, 공통 소오스 라인들(CSL)과 상기 비트 라인들(BL0-BL2) 사이에는 복수 개의 워드 라인들(WL0-WLn, DWL)이 배치될 수 있다.
공통 소오스 라인들(CSL)로부터 실질적으로 동일한 거리에 배치되는, 메모리 셀들(MCT)의 게이트 전극들은 워드 라인들(WL0-WLn, DWL) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이와 달리, 메모리 셀들(MCT)의 게이트 전극들이 상기 공통 소오스 라인들(CSL)으로부터 실질적으로 동일한 거리에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수 있다.
도 4는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 전극 구조체의 평면도이다. 도 5는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 전극 구조체의 사시도이다.
도 4와 도 5를 참조하면, 기판(1)이 제공된다. 상기 기판(1)은 서로 이격된 제 1 연결 영역(CNR1)과 제 2 연결 영역(CNR2) 및 이들 사이에 배치되는 셀 어레이 영역(CAR)을 포함할 수 있다. 상기 기판(1) 상에 서로 이격된 제 1 내지 제 4 블록 구조체들(BLS1, BLS2, BLS3, BLS4)이 배치될 수 있다. 상기 제 1 내지 제 4 블록 구조체들(BLS1, BLS2, BLS3, BLS4)은 평면적 관점에서 각각 'L'자형 구조를 가질 수 있다. 상기 제 1 블록 구조체(BLS1)은 상기 제 2 블록 구조체(BLS2)과 서로 대칭되는 구조를 가질 수 있다. 상기 제 3 블록 구조체(BLS3)과 상기 제 4 블록 구조체(BLS4)은 서로 대칭되는 구조를 가질 수 있다. 상기 제 1 블록 구조체(BLS1)은 상기 제 3 블록 구조체(BLS3)이 180도 회전된 형태를 가질 수 있다. 상기 제 1 블록 구조체(BLS1)은 상기 제 3 블록 구조체(BLS3)과 서로 맞물리도록 배치될 수 있다. 마찬가지로, 상기 제 2 블록 구조체(BLS2)은 상기 제 4 블록 구조체(BLS4)이 180도 회전된 형태를 가질 수 있다. 상기 제 2 블록 구조체(BLS2)은 상기 제 4 블록 구조체(BLS4)과 서로 맞물리도록 배치될 수 있다. 상기 제 1 내지 제 4 블록 구조체들(BLS1, BLS2, BLS3, BLS4) 사이에는 블록 분리 영역(SR1)이 존재할 수 있다. 상기 블록 분리 영역(SR1)은 평면적으로 지그재그 형태를 가질 수 있다.
상기 제 1 내지 제 4 블록 구조체들(BLS1, BLS2, BLS3, BLS4)은 제 1 방향(X)으로 길쭉할 수 있다. 상기 제 1 연결 영역(CNR1), 제 2 연결 영역(CNR2) 및 상기 셀 어레이 영역(CAR)은 상기 제 1 방향(X) 또는 이와 반대되는 방향을 따라 배치될 수 있다. 상기 제 1 블록 구조체(BLS1)은 상기 셀 어레이 영역(CAR)에서 상기 제 1 방향(X)과 교차하는 제 2 방향(Y)에 평행한 제 1 폭(W1)을 가질 수 있다. 상기 제 1 블록 구조체(BLS1)은 상기 제 1 연결 영역(CNR1)에서 상기 제 2 방향(Y)에 평행한 제 2 폭(W2)을 가질 수 있다. 상기 상기 제 1 블록 구조체(BLS1)은 상기 제 2 연결 영역(CNR2)에서 상기 제 2 방향(Y)에 평행한 제 3 폭(W3)을 가질 수 있다. 상기 제 2 폭(W2)은 상기 제 1 폭(W1)보다 클 수 있다. 상기 제 1 폭(W1)은 상기 제 3 폭(W3)과 실질적으로 동일할 수 있다. 이러한 폭들의 관계는 상기 제 2 블록 구조체(BLS2)에서도 동일할 수 있다. 이와 반대로 상기 제 3 및 제 4 블록 구조체들(BLS3, BLS4)에서는 상기 제 2 연결 영역(CNR2)에서 제 2 방향(Y)에 평행한 폭이 상기 제 1 연결 영역(CNR1)에서 제 2 방향(Y)에 평행한 폭보다 넓을 수 있다.
상기 제 3 블록 구조체(BLS3)은 상기 제 1 연결 영역(CNR1)에서 상기 제 1 방향(X)에 평행한 제 1 길이(L1)를 가질 수 있다. 상기 제 3 블록 구조체(BLS3)은 상기 제 2 연결 영역(CNR2)에서 상기 제 1 방향(X)에 평행한 제 2 길이(L2)를 가질 수 있다. 상기 제 2 길이(L2)는 상기 제 1 길이(L1)보다 클 수 있다. 이러한 길이들의 관계는 상기 제 4 블록 구조체(BLS4)에서도 동일할 수 있다. 이와 반대로 상기 제 1 및 제 2 블록 구조체들(BLS1, BLS2)에서는 상기 1 연결 영역(CNR1)에서 상기 제 1 방향(X)에 평행한 길이가 상기 제 2 연결 영역(CNR2)에서 상기 제 1 방향(X)에 평행한 길이보다 클 수 있다.
평면적인 관점에서 상기 제 1 블록 구조체(BLS1)은 상기 제 1 연결 영역(CNR1)에서 상기 제 2 방향(Y)과 반대되는 방향으로 꺾어져 상기 제 3 블록 구조체(BLS3)의 단부에 인접할 수 있다. 상기 제 2 블록 구조체(BLS2)은 상기 제 1 연결 영역(CNR1)에서 상기 제 2 방향(Y)으로 꺾어져 상기 제 4 블록 구조체(BLS4)의 단부에 인접할 수 있다. 상기 제 2 블록 구조체(BLS2)은 상기 제 2 연결 영역(CNR2)에서 상기 제 2 방향(Y)으로 꺾어져 상기 제 1 블록 구조체(BLS1)의 단부에 인접할 수 있다. 상기 제 4 블록 구조체(BLS4)은 상기 제 2 연결 영역(CNR2)에서 상기 제 2 방향(Y)과 반대되는 방향으로 꺾어져 상기 제 2 블록 구조체(BLS2)의 단부에 인접할 수 있다. 상기 제 1 내지 제 4 블록 구조체들(BLS1, BLS2, BLS3, BLS4)은 상기 제 1 및 제 2 연결 영역들(CNR1, CNR2)에서 계단 구조를 가질 수 있다. 이에 대해 보다 구체적으로 설명하기로 한다.
도 6은 도 4의 3차원 반도체 메모리 장치에서 제 1 블록 구조체의 일부를 나타내는 평면도이다. 도 7은 도 5의 3차원 반도체 메모리 장치에서 제 1 블록 구조체의 사시도이다. 도 8a 내지 도 8c는 도 7의 3차원 반도체 메모리 장치의 일부 전극들의 구조를 나타낸다.
도 6, 도 7 및 도 8a 내지 도 8c를 참조하면, 제 1 블록 구조체(BLS1)은 상기 기판(1) 상에 차례로 적층된 하부 적층체(10), 제 1 및 제 2 중간 적층체들(20a, 20b) 및 상부 적층체(30)을 포함할 수 있다. 상기 하부 적층체(10)는 수직적으로 적층된 복수개의 하부 전극들(10e)을 포함할 수 있다. 상기 하부 전극들(10e)은 상기 제 1 연결 영역(CNR1)에서 제 1 방향(X)과 상기 제 2 방향(Y) 모두에 대해 계단 구조를 가질 수 있다. 상기 하부 전극들(10e)은 제 1 내지 제 8 하부 패드 영역들(LP1~LP8)을 가질 수 있다. 상기 제 1 내지 제 8 하부 패드 영역들(LP1~LP8)은 상기 제 1 방향(X)을 향해 그리고 상기 제 2 방향(Y)과 반대되는 방향을 향해 내려가는 계단 구조를 이룰 수 있다. 상기 제 1 내지 제 8 하부 패드 영역들(LP1~LP8)의 면적은 상기 기판(1)으로부터 수직적 거리가 증가할수록 감소할 수 있다. 즉, 가장 아래에 위치하는 제 8 하부 패드 영역(LP8)이 가장 넓은 면적을 가지며 가장 위에 위치하는 제 1 하부 패드 영역(LP1)이 가장 좁은 면적을 가질 수 있다. 상기 제 2 내지 제 8 하부 패드 영역들(LP2~LP8)은 평면적으로 'L'자 형태를 가질 수 있다. 도시하지는 않았지만, 상기 하부 적층체(10)과 상기 기판(1) 사이, 그리고 상기 하부 전극들(10e) 사이에는 절연막(도 10의 ILD)이 개재되어 서로 수직적으로 이격될 수 있다.
상기 제 1 및 제 2 중간 적층체들(20a, 20b)은 상기 제 1 방향(X)으로 서로에 대해 오프셋될 수 있다. 상기 제 1 및 제 2 중간 적층체들(20a, 20b)은 각각 수직적으로 적층된 복수개의 중간 전극들(20e)을 포함할 수 있다. 상기 중간 전극들(20e)은 상기 제 1 연결 영역(CNR1)에서 상기 제 2 방향(Y)으로 계단 구조를 가질 수 있다. 상기 중간 전극들(20e)은 제 1 내지 제 8 중간 패드 영역들(MP1~MP8)을 가질 수 있다. 상기 제 1 내지 제 8 중간 패드 영역들(MP1~MP8)은 상기 제 2 방향(Y)과 반대되는 방향을 향해 내려가는 계단 구조를 이룰 수 있다. 도시하지는 않았지만, 상기 하부 적층체(10)와 상기 제 1 및 제 2 중간 적층체들(20a, 20b) 사이, 그리고 상기 중간 전극들(20e) 사이에는 절연막(도 10의 ILD)이 개재되어 서로 수직적으로 이격될 수 있다.
상기 상부 적층체(30)는 서로 수직적으로 적층된 제 2 상부 전극들(30e2)과 제 1 상부 전극들(30e1)을 포함할 수 있다. 평면적인 관점에서 상기 제 1 상부 전극들(30e1)은 상기 제 2 방향(Y)으로 서로 이격된 라인 형태들을 가질 수 있다. 상기 제 1 상부 전극들(30e1)의 단부들은 상기 제 1 연결 영역(CNR1)과 상기 제 2 연결 영역(CNR2)에서 상기 제 1 방향(X)으로 서로 계단 형태를 이룰 수 있다. 예를 들면 상기 제 1 상부 전극들(30e1)은 상기 제 1 연결 영역(CNR1)에서 제 1 및 제 2 상부 패드 영역들(UP1, UP2)을 포함할 수 있다. 상기 제 2 상부 전극들(30e2)의 단부들은 상기 제 1 연결 영역(CNR1)과 상기 제 2 연결 영역(CNR2)에서 상기 제 1 방향(X)으로 서로 계단 형태를 이룰 수 있다. 상기 제 2 상부 전극들(30e2)은 상기 제 1 연결 영역(CNR1)에서 제 3 내지 제 8 상부 패드 영역들(UP3~UP8)을 포함할 수 있다. 상기 제 1 내지 제 8 상부 패드 영역들(UP1~UP8)은 상기 제 1 방향(X)을 향해 내려가는 계단 형태를 이룰 수 있다. 가장 아래에 위치하는 상기 제 8 상부 패드 영역(UP8)의 면적은 상기 제 1 내지 제 7 상부 패드 영역들(UP1~UP7)의 각각의 면적 보다 넓을 수 있다. 도시하지는 않았지만, 상기 상기 제 2 중간 적층체(20b)와 상기 상부 적층체(30) 사이, 그리고 상기 제 1 및 제 2 상부 전극들(30e1, 30e2) 사이에는 절연막(도 10의 ILD)이 개재되어 서로 수직적으로 이격될 수 있다.
상기 제 2 내지 제 7 상부 패드 영역들(UP2~UP7)과 상기 제 1 내지 제 8 하부 패드 영역들(LP1~LP8)의 상기 제 1 방향(X)과 평행한 폭들은 서로 동일할 수 있다. 상기 제 1 내지 제 8 중간 패드 영역들(MP1~MP8)과 상기 제 1 내지 제 8 하부 패드 영역들(LP1~LP8)의 상기 제 2 방향(Y)과 평행한 폭들은 서로 동일할 수 있다.
상기 제 1 연결 영역(CNR1)에서 상기 제 8 상부 패드 영역(UP8) 상에 더미 적층체(40)가 배치될 수 있다. 상기 더미 적층체(40)는 서로 수직적으로 적층된 더미 전극들(40e)을 포함할 수 있다. 상기 더미 전극들(40e)은 상기 제 1 방향(X)과 상기 제 2 방향(Y)에 대해 계단 구조를 가질 수 있다. 도시하지는 않았지만, 상기 제 8 상부 패드 영역(UP8)과 상기 더미 적층체(40) 사이 그리고 상기 더미 전극들(40e) 사이에는 절연막이 개재되어 서로 수직적으로 이격될 수 있다. 상기 더미 전극들(40e)에는 전압이 인가되지 않고 플로팅될 수 있다.
상기 더미 적층체(40)를 구성하는 상기 더미 전극들(40e)은 상기 제 1 연결 영역(CNR1)에서 상기 제 1 방향(X)으로 노출되며 서로 수직적으로 정렬되는 제 1 측벽들(SW1)을 가질 수 있다. 상기 제 2 중간 적층체(20b)를 구성하는 상기 중간 전극들(20e)은 상기 제 1 연결 영역(CNR1)에서 상기 제 1 방향(X)으로 노출되며 서로 수직적으로 정렬되는 제 2 측벽들(SW2)을 가질 수 있다. 상기 제 1 중간 적층체(20a) 를 구성하는 상기 중간 전극들(20e)은 상기 제 1 연결 영역(CNR1)에서 상기 제 1 방향(X)으로 노출되며 서로 수직적으로 정렬되는 제 3 측벽들(SW3)을 가질 수 있다.
상기 하부 적층체(10), 상기 제 1 및 제 2 중간 적층체들(20a, 20b) 및 상기 상부 적층체(30)는 상기 제 2 연결 영역(CNR2)에서 상기 제 1 방향(X)과 반대되는 방향으로 노출되며 서로 정렬되는 제 4 측벽들(SW4)을 포함할 수 있다.
상기 하부 적층체(10), 상기 제 1 및 제 2 중간 적층체들(20a, 20b) 및 상기 상부 적층체(30)는 각각 이들을 관통하며 상기 제 1 방향(X)으로 연장되는 제 1 컷(CUT) 영역(CTR1)을 포함할 수 있다. 상기 제 1 컷 영역(CTR1)은 상기 셀 어레이 영역(CAR)과 상기 제 1 및 제 2 연결 영역들(CNR1, CNR2)에 존재할 수 있다. 상기 제 1 컷 영역(CTR1)은 상기 제 1 연결 영역(CNR1)에서 상기 제 1 블록 구조체(BLS1)의 가장자리까지 연장될 수 있다. 상기 제 1 및 제 2 연결 영역들(CNR1, CNR2)에서 상기 제 2 상부 전극들(30e2), 상기 중간 전극들(20e) 및 상기 하부 전극들(10e)에는 각각 전극 연결부(5)가 존재하여 상기 제 1 컷 영역(CTR1)에 의해 둘로 분리되는 것이 방지될 수 있다. 이로 인해 동일한 높이에서 상기 제 2 상부 전극들(30e2), 상기 중간 전극들(20e) 및 상기 하부 전극들(10e)은 각각 동일한 전위를 나타낼 수 있다.
도시하지는 않았지만, 상기 패드 연결 영역들 상에는 각각 전압을 인가하기 위한 콘택 플러그들이 배치될 수 있다. 본 발명에서는 연결 영역에서 블록 구조체의 형태를 변화시켜 상기 패드 연결 영역들의 면적이 넓어질 수 있기에 콘택 플러그들 간의 브릿지를 방지하고 배선 자유도를 증가시킬 수 있다.
또한 도시하지는 않았지만, 상기 패드 연결 영역들에는 이들을 관통하는 더미 수직 채널들이 배치되어 제조 공정 과정 중에 상기 블록 구조체들의 쓰러짐을 방지할 수 있다. 본 발명에서는 연결 영역에서 블록 구조체의 형태를 변화시켜 상기 패드 연결 영역들의 면적이 넓어질 수 있기에 상기 더미 수직 채널들의 배치하기에 보다 유리할 수 있다. 이로써 신뢰성이 향상된 3차원 반도체 메모리 장치를 제공할 수 있다.
본 발명에서 가장 최상층에 존재하는 상기 제 1 상부 전극들(30e1)의 개수는 상기 상부 패드 영역들(UP1~UP8)의 개수보다 작을 수 있다. 가장 최상층에 존재하는 상기 제 1 상부 전극들(30e1)의 개수는 상기 중간 패드 영역들(MP1~MP8)의 개수보다 작을 수 있다. 가장 최상층에 존재하는 상기 제 1 상부 전극들(30e1)의 개수는 상기 하부 패드 영역들(LP1~LP8)의 개수보다 작을 수 있다. 본 예에서 가장 최상층에 존재하는 상기 제 1 상부 전극들(30e1)의 개수는 4개이고, 상기 중간 패드 영역들(MP1~MP8)과 상기 하부 패드 영역들(LP1~LP8)의 개수들은 각각 8개이다. 가장 최상층에 존재하는 상기 제 1 상부 전극들(30e1)의 개수는 최상층에 존재하는 스트링 선택 라인들의 개수에 대응될 수 있다. 하나의 중간 구조체(20a 또는 20b)에서 상기 중간 패드 영역들(MP1~MP8)의 개수 또는 상기 하부 적층체(10)에서 상기 하부 패드 영역들(LP1~LP8)의 개수는 계단 분할 패턴(Stair deviding pattern, SDP)의 개수에 대응될 수 있다.
본 발명에서는 상기 연결 영역들(CNR1, CNR2)에서 상기 블록 구조체들(BLS1~BLS4)의 형태를 변경한다. 즉, 상기 연결 영역들(CNR1, CNR2)에서 상기 블록 구조체들(BLS1~BLS4)의 단부들의 폭이 상기 셀 어레이 영역(CAR)에서의 폭보다 넓어질 수 있다. 이로써 상기 스트링 선택 라인들의 개수와 상관 없이 계단 분할 패턴을 위한 공간을 확보할 수 있다. 또한 상기 제 1 방향(X)으로 상기 블록 구조체들(BLS1~BLS4)의 길이를 줄일 수 있다. 또한 상기 블록 구조체들(BLS1~BLS4)이 평면적으로 서로 맞물리는 구조를 가져 고집적화에 유리할 수 있다.
본 예에서 계단 분할 패턴은 8개로 설명되었으나 본 발명은 이에 한정되지 않으며 계단 분할 패턴은 4개 이상일 수 있다.
도 9는 본 발명의 실시예들에 따라 3차원 반도체 메모리 장치에서 제 1 블록 구조체의 일부를 나타내는 평면도이다.
도 7 및 도 9를 참조하면, 제 1 블록 구조체(BLS1)에서 제 1 컷 영역들(CTR1)의 배치는 다양할 수 있다. 또한 상기 제 1 블록 구조체(BLS1)은 다양하게 배치되는 더미 컷 영역들(CTR2)을 포함할 수 있다. 상기 제 1 컷 영역들(CTR1)과 상기 더미 컷 영역들(CTR2)은 하부 적층체(10), 중간 적층체들(20a, 20b), 상부 적층체(30) 및 더미 적층체(40)를 수직적으로 관통할 수 있다.
도 10은 도 6을 A-A'선으로 자른 단면도이다.
도 6, 도 7 및 도 10을 참조하면, 셀 어레이 영역(CAR)의 기판(1) 상에 제 3 방향(Z)으로 연장되는 복수 개의 수직 채널들(VS) 및 더미 수직 채널(DVS)이 배치될 수 있다. 복수 개의 수직 채널들(VS) 및 더미 수직 채널(DVS)은 앞서 설명된 하부 적층체(10), 제 1 및 제 2 중간 적층체(20a, 20b) 및 상부 적층체(30)를 관통할 수 있다. 상기 수직 채널들(VS)은 평면적 관점에서, 제 12 방향(Y1)을 따라 지그재그 형태로 배열될 수 있다. 이웃하는 두 개의 제 1 상부 전극들(30e1) 사이에서 더미 수직 채널들(DVS)이 배치될 수 있다. 이웃하는 두 개의 제 1 상부 전극들(30e1) 사이에서 상기 더미 수직 채널들(DVS) 사이에는 분리 절연 패턴(50)이 배치될 수 있다.
상기 수직 채널들(VS) 및 더미 수직 채널들(DVS)은 실질적으로 동일한 물질들 및 구조를 가질 수 있다. 예를 들어, 상기 수직 채널들(VS) 및 더미 수직 채널들(DVS)은 속이 빈 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)를 가질 수 있다. 이와 달리, 상기 수직 채널들(VS) 및 더미 수직 채널들(DVS)은 원 기둥 형태를 가질 수도 있다. 상기 수직 채널들(VS)은 비트라인(BL)에 전기적으로 연결될 수 있다. 상기 더미 수직 채널들(DVS)은 상기 비트라인(BL)에 연결되지 않으며 전기적으로 플로팅될 수 있다.
소오스 영역(CSR)이 평면적 관점에서 전극들의 전극부들 사이의 기판(1) 내에 제공될 수 있다. 공통 소오스 영역들(CSR)은 기판(1) 내에 제 2 도전형의 불순물을 도핑하여 형성될 수 있다. 공통 소오스 플러그(CSP)가 공통 소오스 영역(CSR)에 접속될 수 있으며, 공통 소오스 플러그(CSP)와 적층체들(10, 20a, 20b, 30) 사이에 측벽 절연 스페이서(SP)가 개재될 수 있다. 상기 공통 소오스 플러그(CSP)는 도 5의 블록 분리 영역(SR1)과 도 7의 제 1 컷 영역(CTR1) 안에 배치될 수 있다. 또한 상기 공통 소오스 플러그(CSP)는 도 9의 더미 컷 영역(CTR2) 안에도 배치될 수 있다.
도 11a 내지 도 16a는 도 4의 3차원 반도체 메모리 장치를 제조하는 과정을 순차적으로 나타내는 평면도들이다. 도 11b 내지 도 16b는 도 11a 내지 도 16a를 각각 B-B'선 및 C-C'선으로 자른 단면도들이다.
도 11a 및 도 11b를 참조하면, 제 1 및 제 2 연결 영역들(CNR1, CNR2)과 이들 사이의 셀 어레이 영역(CAR)을 포함하는 기판(1) 상에 절연막들(ILD)과 수평막들(60)을 교대로 적층할 수 있다. 수평막들(60)은 절연막들(ILD)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들면, 절연막들(ILD)은 실리콘 산화막이고, 수평막들(60)은 실리콘 질화막, 실리콘 산화질화막, 다결정 실리콘막, 또는 금속막들 중의 적어도 하나를 포함할 수 있다. 상기 수평막들(60)은 서로 동일한 두께로 형성될 수 있다. 상기 절연막들(ILD)은 서로 동일한 두께로 형성될 수 있다. 서로 인접하는 한층의 절연막(ILD)과 한층의 수평막(60)은 1단(또는 한 쌍)의 식각 대상막을 구성할 수 있다.
상기 수평막들(60) 중 최상층의 수평막(60) 상에 제 1 마스크 패턴(M1)과 제 2 마스크 패턴들(M2)을 형성한다. 상기 제 1 마스크 패턴(M1)은 상기 셀 어레이 영역(CAR)과 이에 인접하는 상기 제 1 및 제 2 연결 영역들(CNR1, CNR2)을 덮는다. 상기 제 2 마스크 패턴들(M2)은 각각 상기 제 1 마스크 패턴(M1)과 이격되며 상기 제 1 및 제 2 연결 영역들(CNR1, CNR2)에 형성된다. 상기 제 1 마스크 패턴(M1)과 제 2 마스크 패턴들(M2)은 예를 들면 포토레지스트 패턴들일 수 있다. 상기 제 1 마스크 패턴(M1)과 제 2 마스크 패턴들(M2)을 식각 마스크로 이용하여 그 아래의 1단(또는 한 쌍)의 수평막(60)과 절연막(ILD)을 식각하여 제 1a 수평 패턴(61a)과 제 2a 수평 패턴들(62a)을 형성하고 그 아래의 수평막(60)의 상부면을 노출시킨다.
도 11a, 도 11b, 도 12a 및 도 12b를 참조하면, 상기 제 1 마스크 패턴(M1)과 제 2 마스크 패턴들(M2)의 면적을 축소시키는 제 1 트리밍 공정이 수행될 수 있다. 제 1 트리밍 공정은 등방적 건식 식각 방법 또는 습식 식각의 방법이 이용될 수 있다. 또한, 제 1 트리밍 공정시 상기 제 1 마스크 패턴(M1)과 제 2 마스크 패턴들(M2)이 전면 식각됨으로써, 상기 제 1 마스크 패턴(M1)과 제 2 마스크 패턴들(M2)의 면적, 폭 및 두께가 감소될 수 있다. 이로써 상기 제 1a 수평 패턴(61a)과 제 2a 수평 패턴들(62a)의 상부면들의 가장자리들이 노출될 수 있다. 상기 제 1 트리밍 공정으로 축소된 상기 제 1 마스크 패턴(M1)과 제 2 마스크 패턴들(M2)을 식각 마스크로 이용하여 노출된 상기 제 1a 수평 패턴(61a)과 제 2a 수평 패턴들(62a)의 가장자리 부분들과 이들 사이에 노출된 한 쌍의 상기 수평막(60)과 절연막(ILD)을 식각하여 폭이 좁아진 상기 제 1a 수평 패턴(61a)과 제 2a 수평 패턴들(62a), 그리고 그 아래의 제 1b 수평 패턴(61b)과 제 2b 수평 패턴들(62b)을 형성한다. 그리고 이들 사이에서 수평막(60)의 상부면을 노출시킨다.
도 13a 및 도 13b를 참조하면, 상기 제 1 트리밍 공정과 식각 공정을 수차례 반복하여 계단 구조를 이루는 제 1a 내지 제 1g 수평 패턴들(61a~61g)과 제 2a 내지 제 2g 수평 패턴들(62a~62g)을 형성한다. 그리고 이들 사이에서 수평막(60)의 상부면을 노출시킨다. 상기 제 1 트리밍 공정들로 인해 상기 제 1 마스크 패턴(M1)과 제 2 마스크 패턴들(M2)의 크기는 매우 작아질 수 있다. 상기 제 2a 내지 제 2g 수평 패턴들(62a~62g)은 상기 셀 어레이 영역(CAR)과 이격되며 피라미드 구조를 가지도록 형성될 수 있다. 상기 제 1 트리밍 공정들은 상기 제 1 방향(X)과 상기 제 2 방향(Y)으로 상기 제 2 마스크 패턴들(M2)의 폭들을 점진적으로 줄이고 또한 상기 제 1 마스크 패턴(M1)을 상기 제 1 방향(X)으로 폭들을 점진적으로 줄일 수 있다. 본 예에서 상기 제 1 트리밍 공정과 식각 공정은 적어도 7회 이상 반복되어 8개 이상의 계단 구조가 형성될 수 있다. 이러한 제 1 트리밍 공정과 식각 공정의 반복 회수에 의해 계단 분할 패턴의 수가 결정될 수 있다.
도 13a, 도 13b, 도 14a, 및 도 14b를 참조하면, 상기 제 1 마스크 패턴(M1)과 제 2 마스크 패턴들(M2)을 제거하고 상기 제 1a 수평 패턴(61a)과 상기 제 2a 수평 패턴(62a)의 상부면들을 노출시킨다. 그리고 제 3 마스크 패턴(M3)을 형성한다. 상기 제 3 마스크 패턴(M3)은 상기 셀 어레이 영역(CAR)과 이에 인접한 상기 제 1 및 제 2 연결 영역들(CNR1, CNR2)을 덮되, 상기 제 1 및 제 2 연결 영역들(CNR1, CNR2)의 단부들을 노출시킨다. 상기 제 3 마스크 패턴(M3)은 상기 제 1a 내지 제 1g 수평 패턴들(61a~61g)의 모든 단부들과 상기 제 2a 내지 제 2g 수평 패턴들(62a~62g)의 일부들을 덮되 상기 제 2a 내지 제 2g 수평 패턴들(62a~62g)의 다른 부분들을 노출시킬 수 있다. 상기 제 3 마스크 패턴(M3)의 측벽은 도 14a에서 제 1 위치(P1)에 위치할 수 있다. 상기 제 3 마스크 패턴(M3)은 포토레지시트 패턴일 수 있다. 상기 제 3 마스크 패턴(M3)을 식각 마스크로 이용하여 식각 공정을 진행한다. 이때 상기 식각 공정은 8단(또는 여덟 쌍)의 수평막들(60)과 절연막들(ILD)을 식각하는 것을 타겟으로 진행될 수 있다. 상기 식각 공정으로 제 1h 수평 패턴(61h)과 제 3a 내지 제 3g 수평 패턴들(63a~63g)이 형성되고 상기 수평막(60)의 상부면이 노출된다. 상기 제 1h 수평 패턴(61h)의 측벽은 상기 제 3 마스크 패턴(M3)의 측벽과 정렬될 수 있다. 상기 제 2a 내지 제 2g 수평 패턴들(62a~62g)의 단부들이 전사되어 상기 제 3a 내지 제 3g 수평 패턴들(63a~63g)의 단부들도 계단 형태를 가질 수 있다. 상기 제 1a 내지 제 1h 수평 패턴들(61a~61h)은 상부 수평 구조체(UH)를 구성할 수 있다. 상기 제 2a 내지 제 2g 수평 패턴들(62a~62g)은 더미 수평 적층체(DH)를 구성할 수 있다.
도 14a, 도 14b, 도 15a, 및 도 15b를 참조하면, 상기 제 3 마스크 패턴(M3)의 크기를 축소하는 제 2 트리밍 공정을 진행한다. 이로써 상기 제 3 마스크 패턴(M3)의 측벽은 제 1 위치(P1)로부터 상기 셀 어레이 영역(CAR) 쪽으로 이동한 제 2 위치(P2)에 위치할 수 있다. 축소된 상기 제 3 마스크 패턴(M3)을 식각 마스크로 이용하여 식각 공정을 진행한다. 이때 역시 상기 식각 공정은 8단(또는 여덟 쌍)의 수평막들(60)과 절연막들(ILD)을 식각하는 것을 타겟으로 진행될 수 있다. 이로써 제 3h 수평 패턴(63h), 제 4a 내지 제 4g 수평 패턴들(64a~64g)이 형성될 수 있다. 상기 제 3a 내지 제 3h 수평 패턴들(63a~63h)은 제 2 중간 수평 적층체(MH2)를 구성할 수 있다. 상기 제 3a 내지 제 3g 수평 패턴들(63a~63g)의 단부들의 계단 형태가 전사되어 상기 제 4a 내지 제 4g 수평 패턴들(64a~64g)의 단부들도 계단 형태를 가질 수 있다.
도 15a, 도 15b, 도 16a, 및 도 16b를 참조하면, 상기 제 3 마스크 패턴(M3)의 크기를 축소하는 제 2 트리밍 공정을 진행한다. 이로써 상기 제 3 마스크 패턴(M3)의 측벽은 상기 제 2 위치(P2)로부터 상기 셀 어레이 영역(CAR) 쪽으로 이동한 제 3 위치(P3)에 위치할 수 있다. 축소된 상기 제 3 마스크 패턴(M3)을 식각 마스크로 이용하여 식각 공정을 진행한다. 이때 역시 상기 식각 공정은 8단(또는 여덟 쌍)의 수평막들(60)과 절연막들(ILD)을 식각하는 것을 타겟으로 진행될 수 있다. 이로써 제 4h 수평 패턴(64h), 제 5a 내지 제 5h 수평 패턴들(65a~65h)이 형성될 수 있다. 상기 제 4a 내지 제 4h 수평 패턴들(64a~64h)은 제 1 중간 수평 적층체(MH1)를 구성할 수 있다. 상기 제 4a 내지 제 4g 수평 패턴들(64a~64g)의 단부들의 계단 형태가 전사되어 제 5a 내지 제 5h 수평 패턴들(65a~65h)의 단부들도 계단 형태를 가질 수 있다. 상기 제 5a 내지 제 5h 수평 패턴들(65a~65h)은 하부 수평 구조체(LH)를 구성할 수 있다. 상기 제 2 트리밍 공정들은 상기 제 1 방향(X)으로 상기 제 3 마스크 패턴(M3)의 폭들을 점진적으로 줄일 수 있다.
도 16a 및 도 16b를 참조하면, 상기 제 1 중간 수평 구조체(MH1)를 구성하는 제 4a 내지 제 4h 수평 패턴들(64a~64h)은 상기 제 1 방향(X)으로 노출되며 서로 수직적으로 정렬되는 제 4 측벽(SW4)를 가질 수 있다. 상기 제 2 중간 수평 구조체(MH2)를 구성하는 제 3a 내지 제 3h 수평 패턴들(63a~63h)은 상기 제 1 방향(X)으로 노출되며 서로 수직적으로 정렬되는 제 5 측벽(SW5)를 가질 수 있다. 상기 더미 수평 구조체(DH)를 구성하는 제 2a 내지 제 2g 수평 패턴들(62a~62g)은 상기 제 1 방향(X)으로 노출되며 서로 수직적으로 정렬되는 제 6 측벽(SW6)를 가질 수 있다.
상기 제 4 측벽(SW4)의 위치는 도 7의 제 3 측벽(SW3)과 마찬가지로 상기 제 1 위치(P1)에 대응될 수 있다. 상기 제 5 측벽(SW5)의 위치는 도 7의 제 2 측벽(SW2)과 마찬가지로 상기 제 2 위치(P2)에 대응될 수 있다. 상기 제 6 측벽(SW6)의 위치는 도 7의 제 1 측벽(SW1)과 마찬가지로 상기 제 3 위치(P3)에 대응될 수 있다.
후속으로 도 16a, 도 16b, 도 4 및 도 10을 참조하여, 상기 하부 수평 구조체(LH), 상기 제 1 및 제 2 중간 수평 구조체들(MH1, MH2) 및 상기 상부 수평 구조체(UH)을 관통하는 수직 채널들(VS)과 더미 수직 채널들(DVS)을 형성할 수 있다. 그리고 상기 하부 수평 구조체(LH), 상기 제 1 및 제 2 중간 수평 구조체들(MH1, MH2), 상기 상부 수평 구조체(UH) 및 상기 더미 수평 구조체(DH)를 식각하여 도 4의 블록 분리 영역(SR1)을 형성하고 상기 블록 분리 영역(SR1)을 통해 상기 수평 패턴들을 도전 패턴들로 바꾸는 리플레이스먼트(replacement) 공정을 진행할 수 있다. 그리고 상기 블록 분리 영역(SR1) 안에 공통 소오스 플러그(CSP)와 측벽 절연 스페이서(SP)를 형성할 수 있다.
도 17은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다. 도 18은 도 17의 평면 구조를 가지며 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 전극 구조체의 사시도이다.
도 17 및 도 18을 참조하면, 기판(1)이 제공된다. 상기 기판(1)은 서로 이격된 제 1 연결 영역(CNR1)과 제 2 연결 영역(CNR2) 및 이들 사이에 배치되는 셀 어레이 영역(CAR)을 포함할 수 있다. 상기 기판(1) 상에 서로 이격된 제 1 내지 제 4 블록 구조체들(BLS1, BLS2, BLS3, BLS4)이 배치될 수 있다. 상기 제 1 내지 제 4 블록 구조체들(BLS1, BLS2, BLS3, BLS4)은 평면적 관점에서 각각 'L'자형 구조를 가질 수 있다. 상기 제 2 블록 구조체(BLS2)은 상기 제 1 블록 구조체(BLS1)이 제 2 방향(Y)으로 평행이동한 것과 동일한 구조를 가질 수 있다. 상기 제 3 블록 구조체(BLS3)은 상기 제 1 블록 구조체(BLS1)이 180도 회전된 구조를 가질 수 있다. 상기 제 4 블록 구조체(BLS4)은 상기 제 2 블록 구조체(BLS2)이 180도 회전된 구조를 가질 수 있다. 상기 제 3 블록 구조체(BLS3)은 상기 제 1 블록 구조체(BLS1)과 맞물리는 구조를 가질 수 있다. 상기 제 4 블록 구조체(BLS4)은 상기 제 2 블록 구조체(BLS2)과 맞물리는 구조를 가질 수 있다. 상기 제 1 내지 제 4 블록 구조체들(BLS1, BLS2, BLS3, BLS4) 사이에는 블록 분리 영역(SR1)이 존재할 수 있다. 상기 블록 분리 영역(SR1)은 평면적으로 지그재그 형태를 가질 수 있다.
상기 제 1 내지 제 4 블록 구조체들(BLS1, BLS2, BLS3, BLS4)은 제 1 방향(X)으로 길쭉할 수 있다. 상기 제 1 연결 영역(CNR1), 제 2 연결 영역(CNR2) 및 상기 셀 어레이 영역(CAR)은 상기 제 1 방향(X) 또는 이와 반대되는 방향을 따라 배치될 수 있다. 상기 제 1 블록 구조체(BLS1)은 상기 셀 어레이 영역(CAR)에서 상기 제 1 방향(X)과 교차하는 제 2 방향(Y)에 평행한 제 1 폭(W1)을 가질 수 있다. 상기 제 1 블록 구조체(BLS1)은 상기 제 1 연결 영역(CNR1)에서 상기 제 2 방향(Y)에 평행한 제 2 폭(W2)을 가질 수 있다. 상기 상기 제 1 블록 구조체(BLS1)은 상기 제 2 연결 영역(CNR2)에서 상기 제 2 방향(Y)에 평행한 제 3 폭(W3)을 가질 수 있다. 상기 제 2 폭(W2)은 상기 제 1 폭(W1)보다 클 수 있다. 상기 제 1 폭(W1)은 상기 제 3 폭(W3)과 실질적으로 동일할 수 있다. 이러한 폭들의 관계는 상기 제 2 블록 구조체(BLS2)에서도 동일할 수 있다. 이와 반대로 상기 제 3 및 제 4 블록 구조체들(BLS3, BLS4)에서는 상기 제 2 연결 영역(CNR2)에서 제 2 방향(Y)에 평행한 폭이 상기 제 1 연결 영역(CNR1)에서 제 2 방향(Y)에 평행한 폭보다 넓을 수 있다.
상기 제 1 블록 구조체(BLS1)은 상기 제 1 연결 영역(CNR1)에서 상기 제 1 방향(X)에 평행한 제 3 길이(L3)를 가질 수 있다. 상기 제 1 블록 구조체(BLS1)은 상기 제 2 연결 영역(CNR2)에서 상기 제 1 방향(X)에 평행한 제 4 길이(L4)를 가질 수 있다. 상기 제 3 길이(L3)는 상기 제 4 길이(L4) 보다 클 수 있다. 이러한 길이들의 관계는 상기 제 2 블록 구조체(BLS2)에서도 동일할 수 있다. 이와 반대로 상기 제 3 및 제 4 블록 구조체들(BLS3, BLS4)에서는 상기 1 연결 영역(CNR1)에서 상기 제 1 방향(X)에 평행한 길이가 상기 제 2 연결 영역(CNR2)에서 상기 제 1 방향(X)에 평행한 길이보다 작을 수 있다.
평면적인 관점에서 상기 제 1 블록 구조체(BLS1)은 상기 제 1 연결 영역(CNR1)에서 상기 제 2 방향(Y)으로 꺾어져 상기 제 3 블록 구조체(BLS3)의 단부에 인접할 수 있다. 상기 제 2 블록 구조체(BLS2)은 상기 제 1 연결 영역(CNR1)에서 상기 제 2 방향(Y)으로 꺾어져 상기 제 4 블록 구조체(BLS4)의 단부에 인접할 수 있다. 상기 제 3 블록 구조체(BLS3)은 상기 제 2 연결 영역(CNR2)에서 상기 제 2 방향(Y)과 반대되는 방향으로 꺾어져 상기 제 1 블록 구조체(BLS1)의 단부에 인접할 수 있다. 상기 제 4 블록 구조체(BLS4)은 상기 제 2 연결 영역(CNR2)에서 상기 제 2 방향(Y)과 반대되는 방향으로 꺾어져 상기 제 2 블록 구조체(BLS2)의 단부에 인접할 수 있다.
상기 제 1 및 제 2 블록 구조체들(BLS1, BLS2)은 상기 제 1 연결 영역(CNR1)에서 각각 높은 구역(HR)와 낮은 구역(LR)를 가질 수 있다. 상기 높은 구역(HR)의 평면 구조는 상기 낮은 구역(LR)의 평면 구조와 대칭되나 상기 높은 구역(HR)의 상부면 프로파일이 전체적으로 상기 낮은 구역(LR)의 상부면 프로파일보다 높다. 상기 제 1 연결 영역(CNR1)에서 상기 높은 구역들(HR)과 상기 낮은 구역들(LR)은 상기 제 2 방향(Y)을 따라 교대로 배치될 수 있다. 상기 제 3 및 제 4 블록 구조체들(BLS3, BLS4)은 상기 제 2 연결 영역(CNR2)에서 각각 높은 구역(HR)와 낮은 구역(LR)를 가질 수 있다. 상기 제 2 연결 영역(CNR2)에서 상기 높은 구역들(HR)과 상기 낮은 구역들(LR)은 상기 제 2 방향(Y)과 반대되는 방향을 따라 교대로 배치될 수 있다. 상기 높은 구역(HR)은 제 1 연결부로도 명명될 수 있다. 상기 낮은 구역(LR)은 제 2 연결부로도 명명될 수 있다.
상기 제 1 내지 제 4 블록 구조체들(BLS1, BLS2, BLS3, BLS4)은 상기 제 1 및 제 2 연결 영역들(CNR1, CNR2)에서 계단 구조를 가질 수 있다. 이에 대해 보다 구체적으로 설명하기로 한다.
도 19는 도 18의 3차원 반도체 메모리 장치에서 제 1 블록 구조체의 사시도이다.
도 19를 참조하면, 제 1 블록 구조체(BLS1)은 기판(1) 상에 차례로 적층된 하부 적층체(10), 제 1 및 제 2 중간 적층체들(20a, 20b) 및 상부 적층체(30)을 포함할 수 있다. 상기 제 2 중간 적층체(20b)와 상기 상부 적층체(30)은 평면적으로 제 1 방향(X)으로 길쭉한 바 형태를 가질 수 있다. 상기 하부 적층체(10)와 상기 제 1 중간 적층체(20a)는 각각 상기 제 1 방향(X)으로 길쭉한 바 형태에서 제 1 연결 영역(CNR1)에서 제 2 방향(Y)으로 돌출된 돌출부가 결합된 형태를 가질 수 있다.
상기 하부 적층체(10)는 수직적으로 적층된 복수개의 하부 전극들(10e)을 포함할 수 있다. 상기 하부 전극들(10e)은 상기 제 1 연결 영역(CNR1)에서 계단 구조를 이룰 수 있다. 상기 하부 전극들(10e)은 제 1 내지 제 8 하부 패드 영역들(LP1~LP8)을 가질 수 있다. 상기 제 1 내지 제 4 하부 패드 영역들(LP1~LP4)은 상기 제 2 방향(Y)을 향해 내려가는 계단 구조를 이룰 수 있다. 상기 제 5 내지 제 8 하부 패드 영역들(LP5~LP8)은 상기 제 1 방향(X)과 상기 제 2 방향(Y) 모두를 향해 내려가는 계단 구조를 이룰 수 있다. 상기 제 6 내지 제 8 하부 패드 영역들(LP6~LP8)은 평면적으로 'L'자 형태를 가질 수 있다. 도시하지는 않았지만, 상기 하부 적층체(10)과 상기 기판(1) 사이, 그리고 상기 하부 전극들(10e) 사이에는 절연막(도 10의 ILD)이 개재되어 서로 수직적으로 이격될 수 있다.
상기 제 1 중간 적층체(20a)은 각각 수직적으로 적층된 복수개의 제 1 중간 전극들(20ea)을 포함할 수 있다. 상기 제 1 중간 전극들(20ea)은 계단 구조를 이룰 수 있다. 상기 제 1 중간 전극들(20ea)은 제 1a 내지 제 8a 중간 패드 영역들(MPa1~ MPa8)을 가질 수 있다. 상기 제 5a 내지 제 8a 중간 패드 영역들(MPa5~ MPa8)은 상기 제 2 방향(Y)을 향해 내려가는 계단 구조를 이룰 수 있다. 상기 제 1a 내지 제 4a 중간 패드 영역들(MPa1~ MPa4)은 상기 제 1 방향(X)과 반대되는 방향을 향해 그리고 상기 제 2 방향(Y)을 향해 내려가는 계단 구조를 이룰 수 있다. 상기 제 2a 내지 제 4a 중간 패드 영역들(MPa2~ MPa4)은 평면적으로 'L'자 형태를 가질 수 있다.
상기 제 2 중간 적층체(20b)은 각각 수직적으로 적층된 복수개의 제 2 중간 전극들(20eb)을 포함할 수 있다. 상기 제 2 중간 전극들(20eb)은 계단 구조를 이룰 수 있다. 상기 제 2 중간 전극들(20eb)은 제 1b 내지 제 8b 중간 패드 영역들(MPb1~ MPb8)을 가질 수 있다. 상기 제 5b 내지 제 8b 중간 패드 영역들(MPb5~ MPb8)은 상기 제 1 방향(X)을 향해 그리고 상기 제 2 방향(Y)과 반대되는 방향에 대해 내려가는 계단 구조를 이룰 수 있다. 상기 제 6b 내지 제 8b 중간 패드 영역들(MPb6~ MPb8)은 평면적으로 'L'자 형태를 가질 수 있다. 상기 제 1b 내지 제 4b 중간 패드 영역들(MPa1~ MPa4)은 상기 제 2 방향(Y)과 반대되는 방향을 향해 내려가는 계단 구조를 이룰 수 있다.
상기 상부 적층체(30)는 서로 수직적으로 적층된 제 2 상부 전극들(30e2)과 제 1 상부 전극들(30e1)을 포함할 수 있다. 평면적인 관점에서 상기 제 1 상부 전극들(30e1)은 상기 제 2 방향(Y)으로 서로 이격된 라인 형태들을 가질 수 있다. 상기 제 1 상부 전극들(30e1)의 단부들은 상기 제 1 연결 영역(CNR1)과 상기 제 2 연결 영역(CNR2)에서 계단 형태를 이룰 수 있다. 예를 들면 상기 제 1 상부 전극들(30e1)은 상기 제 1 연결 영역(CNR1)에서 제 1 및 제 2 상부 패드 영역들(UP1, UP2)을 포함할 수 있다. 상기 제 2 상부 전극들(30e2)은 상기 제 1 연결 영역(CNR1)에서 제 3 내지 제 8 상부 패드 영역들(UP3~UP8)을 포함할 수 있다. 상기 제 5 내지 제 8 상부 패드 영역들(UP5~UP8)은 상기 제 2 방향(Y)과 반대되는 방향으로 내려가는 계단 형태를 이룰 수 있다. 상기 제 1 내지 제 4 상부 패드 영역들(UP1~UP4)은 상기 제 1 방향(X)을 향해 내려가는 계단 형태를 이룰 수 있다.
상기 제 1 연결 영역(CNR1)에서 상기 제 4 상부 패드 영역(UP4) 상에 더미 적층체(40)가 배치될 수 있다. 상기 더미 적층체(40)는 서로 수직적으로 적층된 더미 전극들(40e)을 포함할 수 있다. 상기 더미 전극들(40e)은 상기 제 1 방향(X)과 반대되는 방향을 향해 그리고 상기 제 2 방향(Y)과 반대되는 방향을 향해 내려가는 계단 구조를 가질 수 있다
가장 최상층에 존재하는 상기 제 1 상부 전극들(30e1)의 개수는 상기 상부 패드 영역들(UP1~UP8)의 개수보다 작을 수 있다. 가장 최상층에 존재하는 상기 제 1 상부 전극들(30e1)의 개수는 상기 제 1a 내지 제 8a 중간 패드 영역들(MPa1~MPa8)의 개수보다 작을 수 있다. 가장 최상층에 존재하는 상기 제 1 상부 전극들(30e1)의 개수는 상기 제 1b 내지 제 8b 중간 패드 영역들(MPb1~MPb8)의 개수보다 작을 수 있다. 가장 최상층에 존재하는 상기 제 1 상부 전극들(30e1)의 개수는 상기 하부 패드 영역들(LP1~LP8)의 개수보다 작을 수 있다.
상기 제 1 블록 구조체(BLS1)는 상기 제 1 연결 영역(CNR1)에서 각각 높은 구역(HR)와 낮은 구역(LR)를 가질 수 있다. 상기 높은 구역(HR)에는 상기 제 1b 내지 제 8b 중간 패드 영역들(MPb1~MPb8)과 상기 제 4 내지 제 8 상부 패드 영역들(UP4~UP8), 및 상기 더미 적층체(40)가 배치될 수 있다. 상기 낮은 구역(LR)에는 상기 제 1a 내지 제 8a 중간 패드 영역들(MPa1~MPa8)과 상기 제 1 내지 제 8 하부 패드 영역들(LP1~LP8)이 배치될 수 있다. 상기 높은 구역(HR)에서 가장 높은 부분과 상기 낮은 구역(LR)에서 가장 높은 부분의 높이 차이는 본 예에서 16단일 수 있다. 그 외의 구조는 도 7을 참조하여 설명한 바와 동일/유사할 수 있다.
도 19의 3차원 반도체 메모리 장치를 제조하는 과정은 도 11a 내지 도 16a 그리고 도 11b 내지 도 16b를 참조하여 설명한 제 1 트리밍 공정과 제 2 트리밍 공정 및 식각 공정들을 수회 진행하되 별도의 마스크를 사용하여 상기 낮은 구역들(LR)을 추가로 식각하는 과정을 포함할 수 있다.
도 20은 도 17의 평면 구조를 가지며 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 전극 구조체의 사시도이다. 도 21는 도 20의 3차원 반도체 메모리 장치에서 제 1 블록 구조체의 사시도이다.
도 20 및 도 21을 참조하면, 기판(1)이 제공된다. 상기 기판(1)은 서로 이격된 제 1 연결 영역(CNR1)과 제 2 연결 영역(CNR2) 및 이들 사이에 배치되는 셀 어레이 영역(CAR)을 포함할 수 있다. 상기 기판(1) 상에 서로 이격된 제 1 내지 제 4 블록 구조체들(BLS1, BLS2, BLS3, BLS4)이 배치될 수 있다. 상기 이격된 제 1 내지 제 4 블록 구조체들(BLS1, BLS2, BLS3, BLS4)의 배치 구조는 도 17 및 도 18을 참조하여 설명한 바와 매우 유사할 수 있다. 다만 상기 제 1 내지 제 4 블록 구조체들(BLS1, BLS2, BLS3, BLS4)에서 각각 높은 구역들(HR)과 낮은 구역들(LR)의 구조와 높이가 차이가 날 수 있다. 이에 대해 보다 구체적으로 설명하기로 한다.
도 21을 참조하면, 제 1 블록 구조체(BLS1)은 기판(1) 상에 차례로 적층된 하부 적층체(10), 제 1 및 제 2 중간 적층체들(20a, 20b) 및 상부 적층체(30)을 포함할 수 있다. 상기 하부 적층체(10), 제 1 및 제 2 중간 적층체들(20a, 20b) 및 상부 적층체(30) 모두 제 1 방향(X)으로 길쭉한 바 형태에서 제 1 연결 영역(CNR1)에서 제 2 방향(Y)으로 돌출된 돌출부가 결합된 형태를 가질 수 있다.
상기 하부 적층체(10)는 수직적으로 적층된 복수개의 하부 전극들(10e)을 포함할 수 있다. 상기 하부 전극들(10e)은 상기 제 1 연결 영역(CNR1)에서 계단 구조를 이룰 수 있다. 상기 하부 전극들(10e)은 제 1 내지 제 8 하부 패드 영역들(LP1~LP8)을 가질 수 있다. 상기 제 1 내지 제 4 하부 패드 영역들(LP1~LP4)은 상기 제 2 방향(Y)과 반대되는 방향으로 그리고 상기 제 1 방향(X)으로 내려가는 계단 구조를 이룰 수 있다. 상기 제 2 내지 제 4 하부 패드 영역들(LP2~LP4)은 평면적으로 'L'자형 구조를 가질 수 있다. 상기 제 5 내지 제 8 하부 패드 영역들(LP5~LP8)은 상기 제 1 방향(X)과 상기 제 2 방향(Y) 모두에 대해 내려가는 계단 구조를 이룰 수 있다. 상기 제 6 내지 제 8 하부 패드 영역들(LP6~LP8)은 평면적으로 'L'자 형태를 가질 수 있다. 상기 제 1 내지 제 4 하부 패드 영역들(LP1~LP4)은 평면적으로 상기 제 5 내지 제 8 하부 패드 영역들(LP5~LP8)과 대칭되는 구조를 가질 수 있다.
상기 제 1 중간 적층체(20a)은 각각 수직적으로 적층된 복수개의 제 1 중간 전극들(20ea)을 포함할 수 있다. 상기 제 1 중간 전극들(20ea)은 계단 구조를 이룰 수 있다. 상기 제 1 중간 전극들(20ea)은 제 1a 내지 제 8a 중간 패드 영역들(MPa1~ MPa8)을 가질 수 있다. 상기 제 5a 내지 제 8a 중간 패드 영역들(MPa5~ MPa8)은 상기 제 2 방향(Y)을 향해 내려가는 계단 구조를 이룰 수 있다. 상기 제 1a 내지 제 4a 중간 패드 영역들(MPa1~ MPa4)은 상기 제 2 방향(Y)과 반대되는 방향을 향해 내려가는 계단 구조를 이룰 수 있다.
상기 제 2 중간 적층체(20b)은 각각 수직적으로 적층된 복수개의 제 2 중간 전극들(20eb)을 포함할 수 있다. 상기 제 2 중간 전극들(20eb)은 계단 구조를 이룰 수 있다. 상기 제 2 중간 전극들(20eb)은 제 1b 내지 제 8b 중간 패드 영역들(MPb1~ MPb8)을 가질 수 있다. 상기 제 5b 내지 제 8b 중간 패드 영역들(MPb5~ MPb8)은 상기 제 2 방향(Y)을 향해 내려가는 계단 구조를 이룰 수 있다. 상기 제 1b 내지 제 4b 중간 패드 영역들(MPa1~ MPa4)은 상기 제 2 방향(Y)과 반대되는 방향으로 내려가는 계단 구조를 이룰 수 있다.
상기 상부 적층체(30)는 서로 수직적으로 적층된 제 2 상부 전극들(30e2)과 제 1 상부 전극들(30e1)을 포함할 수 있다. 평면적인 관점에서 상기 제 1 상부 전극들(30e1)은 상기 제 2 방향(Y)으로 서로 이격된 라인 형태들을 가질 수 있다. 상기 제 1 상부 전극들(30e1)의 단부들은 상기 제 1 연결 영역(CNR1)과 상기 제 2 연결 영역(CNR2)에서 상기 제 1 방향(X)으로 서로 계단 형태를 이룰 수 있다. 예를 들면 상기 제 1 상부 전극들(30e1)은 상기 제 1 연결 영역(CNR1)에서 제 1 및 제 2 상부 패드 영역들(UP1, UP2)을 포함할 수 있다. 상기 제 2 상부 전극들(30e2)은 상기 제 1 연결 영역(CNR1)에서 제 3 내지 제 8 상부 패드 영역들(UP3~UP8)을 포함할 수 있다. 상기 제 5 내지 제 8 상부 패드 영역들(UP5~UP8)은 상기 제 2 방향(Y)을 향해 내려가는 계단 형태를 이룰 수 있다. 또한 상기 제 5 내지 제 8 상부 패드 영역들(UP5~UP8)은 상기 제 1 방향(X)과 반대되는 방향을 향해 내려가는 계단 형태를 이룰 수 있다. 상기 제 6 내지 제 8 상부 패드 영역들(UP6~UP8)은 평면적으로 L자 구조를 가질 수 있다. 상기 제 1 내지 제 4 상부 패드 영역들(UP1~UP4)은 상기 제 1 방향(X)을 향해 내려가는 계단 형태를 이룰 수 있다.
상기 제 1 연결 영역(CNR1)에서 상기 제 4 상부 패드 영역(UP4) 상에 더미 적층체(40)가 배치될 수 있다. 상기 더미 적층체(40)는 서로 수직적으로 적층된 더미 전극들(40e)을 포함할 수 있다. 상기 더미 전극들(40e)은 상기 제 1 방향(X)과 상기 제 2 방향(Y)을 향해 올라가는 계단 구조를 이룰 수 있다
상기 제 1 블록 구조체(BLS1)는 상기 제 1 연결 영역(CNR1)에서 각각 높은 구역(HR)와 낮은 구역(LR)를 가질 수 있다. 상기 높은 구역(HR)는 상기 제 4 상부 패드 영역(UP4), 상기 더미 적층체(40), 상기 제 1a 내지 제 4a 중간 패드 영역들(MPa1~MPa4), 상기 제 1b 내지 제 4b 중간 패드 영역들(MPb1~MPb4) 및 상기 제 1 내지 제 4 하부 패드 영역들(LP1~LP4)이 배치될 수 있다. 상기 낮은 구역(LR)에는 상기 제 5 내지 제 8 상부 패드 영역들(UP5~UP8), 상기 제 5a 내지 제 8a 중간 패드 영역들(MPa5~MPa8), 상기 제 5b 내지 제 8b 중간 패드 영역들(MPb5~MPb8) 및 상기 제 5 내지 제 8 하부 패드 영역들(LP5~LP8)이 배치될 수 있다. 상기 높은 구역(HR)에서 가장 높은 부분과 상기 낮은 구역(LR)에서 가장 높은 부분과의 높이 차이는 본 예에서 4단일 수 있다. 그 외의 구조는 도 19를 참조하여 설명한 바와 동일/유사할 수 있다.
도 21의 3차원 반도체 메모리 장치를 제조하는 과정은 도 11a 내지 도 16a 그리고 도 11b 내지 도 16b를 참조하여 설명한 제 1 트리밍 공정과 제 2 트리밍 공정 및 식각 공정들을 수회 진행하되 별도의 마스크를 사용하여 상기 낮은 구역들(LR)을 추가로 식각하는 과정을 포함할 수 있다.
도 22는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 부분 평면도이다. 도 23은 도 22의 평면 구조를 가지는 3차원 반도체 메모리 장치의 부분 사시도이다.
도 22 및 도 23을 참조하면, 블록 구조체들(BLS1~BLS5) 중 적어도 일부의 단부들은 'T'자형 구조를 가질 수 있다. 예를 들면 제 2 블록 구조체(BLS2)와 제 4 블록 구조체(BLS4)는 제 1 연결 영역(CNR1)에서 평면적으로 'T'자 형 구조를 가질 수 있다. 상기 제 4 블록 구조체(BLS4)는 상기 제 2 블록 구조체(BLS2)와 대칭된 구조를 가질 수 있다. 상기 제 2 블록 구조체(BLS2)의 단부는 높은 구역(HR), 중간 구역(MR) 및 낮은 구역(LR)를 가질 수 있다. 상기 높은 구역(HR), 상기 중간 구역(MR) 및 상기 낮은 구역(LR)에는 각각 서로 다른 높이의 패드 영역들이 제 1 방향(X)과 제 2 방향(Y)으로 계단 구조들을 이룰 수 있다. 상기 중간 구역(MR)에서 가장 높은 부분은 상기 높은 구역(HR)에서 가장 높은 부분보다 낮고 상기 낮은 구역에서 가장 높은 부분 보다 높을 수 있다. 상기 중간 구역(MR)에서 패드 영역들은 평면적으로 상기 높은 구역(HR)의 패드 영역들과 대칭되는 구조를 가질 수 있다. 또한 상기 중간 구역(MR)에서 패드 영역들은 평면적으로 상기 낮은 구역(LR)의 패드 영역들과 대칭되는 구조를 가질 수 있다. 평면적으로 제 1 방향(X)에 평행한 상기 제 2 블록 구조체(BLS2)의 중심선(CTL) 상에 상기 중간 구역(MR)이 배치될 수 있고 상기 중간 구역(MR)의 양측에 각각 상기 높은 구역(HR)과 상기 낮은 구역(LR)이 배치될 수 있다.
도 23의 3차원 반도체 메모리 장치를 제조하는 과정은 도 11a 내지 도 16a 그리고 도 11b 내지 도 16b를 참조하여 설명한 제 1 트리밍 공정과 제 2 트리밍 공정 및 식각 공정들을 수회 진행하되 별도의 마스크를 사용하여 상기 상기 중간 구역들(MR)과 상기 낮은 구역들(LR)을 추가로 식각하는 과정을 포함할 수 있다. 이때 상기 중간 구역들(MR)과 상기 낮은 구역들(LR)을 식각하기 위한 제 4 마스크 패턴(미도시)에 대해 제 3 트리밍 공정이 추가될 수 있다. 상기 제 3 트리밍 공정들은 상기 제 2 방향(Y)으로 상기 4 마스크 패턴(미도시)의 폭들을 점진적으로 줄일 수 있다.
도 24 및 도 25는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 부분 평면도들이다.
도 24를 참조하면, 블록 구조체들(BLS1~BL6)은 서로 맞물리는 구조를 가질 수 있다. 예를 들면 가장 가장자리에 배치되는 제 1 블록 구조체(BLS1)와 제 6 블록 구조체(BLS6)은 'L'자형 구조를 가질 수 있다. 이들 사이에 배치되는 제 2 내지 제 5 블록 구조체들(BLS2~BLS5)은 'T'자형 구조를 가질 수 있다.
도 25를 참조하면, 블록 구조체들(BLS1~BL7)은 서로 맞물리는 구조를 가질 수 있다. 예를 들면 가장 가장자리에 배치되는 제 1 블록 구조체(BLS1)와 제 7 블록 구조체(BLS7)은 'L'자형 구조를 가질 수 있다. 이들 사이에 배치되는 제 2 내지 제 6 블록 구조체들(BLS2~BLS6)은 'T'자형 구조를 가질 수 있다. 그러나 상기 제 2 내지 제 6 블록 구조체들(BLS2~BLS6) 중 일부의 제 1 방향(X)으로의 길이는 나머지들과 다를 수 있다. 예를 들면, 제 2 및 제 6 블록 구조체(BLS2, BLS6)은 상기 제 3 내지 제 5 블록 구조체(BLS3~BLS5)보다 길 수 있다.
Claims (20)
- 제 1 방향을 따라 배치되는 셀 어레이 영역과 제 1 연결 영역을 포함하는 기판; 및
상기 기판 상에 배치되는 제 1 블록 구조체를 포함하되,
상기 제 1 블록 구조체는:
상기 기판 상에 수직적으로 적층된 복수개의 하부 전극들을 포함하는 하부 적층체; 및
상기 하부 적층체 상에 수직적으로 적층된 복수개의 중간 전극들을 포함하되, 상기 하부 적층체를 노출시키는 중간 적층체들을 포함하되,
상기 셀 어레이 영역에서 상기 제 1 블록 구조체는 평면적으로 상기 제 1 방향과 교차하는 제 2 방향에 평행한 제 1 폭을 가지고,
상기 제 1 연결 영역에서 상기 제 1 블록 구조체는 평면적으로 상기 제 2 방향에 평행하되 상기 제 1 폭보다 큰 제 2 폭을 가지는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제 1 방향으로 상기 중간 적층체들은 서로에 대해 오프셋되는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 중간 적층체들 각각에서, 상기 중간 전극들은 상기 1 방향으로 노출되되 서로 수직적으로 정렬되는 일측벽들을 포함하는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제 1 블록 구조체는 평면적으로 'L'자형 또는 'T'자형 형태를 가지는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 기판 상에 상기 제 1 블록 구조체와 이격되는 제 2 블록 구조체를 포함하되,
상기 제 1 연결 영역에서 상기 제 1 블록 구조체의 단부는 상기 제 1 블록 구조체의 측면으로부터 돌출되어 상기 제 2 블록 구조체의 단부와 인접하는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제 1 블록 구조체는 복수개의 상기 제 1 중간 적층체들 상에 배치되는 상부 적층체를 포함하며,
상기 상부 적층체는 수직적으로 적층된 복수개의 상부 전극들을 포함하되,
상기 상부 전극들의 단부들은 상기 제 1 방향으로 계단 구조를 이루고.
상기 중간 적층체들 각각에서 상기 중간 전극들의 단부들은 상기 제 2 방향으로 계단 구조를 이루는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제 1 블록 구조체는 복수개의 상기 중간 적층체들 상에 배치되는 상부 적층체를 포함하며,
상기 상부 적층체는 상기 제 2 방향으로 이격되며 같은 높이에 위치하는 상부 전극들을 포함하고,
상기 중간 적층체들 중 어느 하나를 구성하는 상기 중간 전극들의 단부들은 상기 제 2 방향으로 계단 구조를 이루되,
상기 계단 구조를 이루는 상기 중간 전극들의 개수는 상기 상부 전극들의 개수와 같거나 보다 많은 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 중간 적층체 상에 배치되는 더미 적층체를 더 포함하되,
상기 더미 적층체는 수직적으로 적층된 더미 전극들을 포함하고,
상기 더미 전극들은 계단 구조를 이루는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 기판은 상기 셀 어레이 영역을 사이에 두고 상기 제 1 연결 영역과 대향되는 제 2 연결 영역을 더 포함하되,
상기 제 2 연결 영역에서 상기 제 1 블록 구조체는 평면적으로 상기 제 2 방향에 평행한 제 3 폭을 가지고,
상기 제 3 폭은 상기 제 1 폭과 실질적으로 같은 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 기판은 상기 셀 어레이 영역을 사이에 두고 상기 제 1 연결 영역과 대향되는 제 2 연결 영역을 더 포함하되,
상기 제 1 연결 영역에서 상기 제 1 블록 구조체는 상기 제 1 방향에 평행한 제 1 길이를 가지고,
상기 제 2 연결 영역에서 상기 제 1 블록 구조체는 상기 제 1 방향에 평행한 제 2 길이를 가지고,
상기 제 1 길이는 상기 제 2 길이보다 큰 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 기판은 상기 셀 어레이 영역을 사이에 두고 상기 제 1 연결 영역과 대향되는 제 2 연결 영역을 더 포함하되,
상기 하부 적층체와 상기 중간 적층체들은 상기 제 2 연결 영역으로 연장되고,
상기 제 2 연결 영역에서 상기 하부 적층체와 상기 중간 적층체들은 상기 제 1 방향으로 노출되되 서로 수직적으로 정렬된 측벽들을 가지는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 기판 상에 배치되며 상기 제 1 블록 구조체와 이격되는 제 2 블록 구조체를 포함하되,
상기 제 2 블록 구조체는 상기 제 1 블록 구조체와 대칭된 구조를 가지는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제 1 블록 구조체는 상기 제 1 연결 영역에서 높은 구역과 낮은 구역을 가지며,
상기 높은 구역에서 상기 제 1 블록 구조체의 상부 프로파일은 상기 낮은 구역에서 상기 제 1 블록 구조체의 상부 프로파일과 대칭되고,
상기 높은 구역에서 상기 제 1 블록 구조체의 가장 높은 부분은 상기 낮은 구역에서 상기 제 1 블록 구조체의 가장 높은 부분보다 높은 3차원 반도체 메모리 장치. - 제 13 항에 있어서,
상기 제 1 블록 구조체는 상기 제 1 연결 영역에서 상기 높은 구역과 상기 낮은 구역 사이에 배치되는 중간 구역을 더 포함하며,
상기 중간 구역에서 상기 제 1 블록 구조체의 상부 프로파일은 상기 높은 구역 또는 상기 낮은 구역에서 상기 제 1 블록 구조체의 상부 프로파일과 대칭되며,
상기 중간 구역에서 상기 제 1 블록 구조체의 가장 높은 부분은 상기 낮은 구역에서 상기 제 1 블록 구조체의 가장 높은 부분 보다 낮고 상기 낮은 구역에서 상기 제 1 블록 구조체의 가장 높은 부분 보다 높은 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 기판 상에 배치되며 상기 제 1 블록 구조체를 사이에 두고 서로 이격되는 제 2 블록 구조체와 제 3 블록 구조체를 더 포함하되,
상기 제 1 내지 제 3 구조체들 중 하나 또는 둘은 'L'자형 평면 구조를 가지고,
상기 제 1 내지 제 3 구조체들 중 나머지는 'T'자형 구조를 가지며,
상기 제 1 내지 제 3 구조체들은 서로 맞물리도록 배치되는 3차원 반도체 메모리 장치. - 제 1 방향을 따라 배치되는 셀 어레이 영역과 제 1 연결 영역을 포함하는 기판; 및
상기 기판 상에 배치되는 제 1 블록 구조체를 포함하되,
상기 제 1 블록 구조체는:
상기 셀 어레이 영역에 배치되는 셀 어레이 부;
상기 제 1 연결 영역에서 상기 제 1 방향으로 상기 셀 어레이 부 옆에 배치되는 제 1 연결부; 및
상기 제 1 연결 영역에서 상기 제 1 방향과 교차하는 제 2 방향으로 상기 제 1 연결부 옆에 배치되는 제 2 연결부를 포함하되,
상기 제 2 연결부는 상기 제 1 연결부와 대칭되되 상기 제 1 연결부와 단차진 구조를 가지는 3차원 반도체 메모리 장치. - 제 16 항에 있어서,
상기 제 1 연결부는 수직적으로 적층되며 계단 구조를 이루는 제 1 전극들을 포함하고,
상기 제 2 연결부는 수직적으로 적층되며 계단 구조를 이루는 제 2 전극들을 포함하고,
상기 제 2 전극들의 일부는 상기 제 1 전극들 아래로 연장되는 3차원 반도체 메모리 장치. - 제 17 항에 있어서,
상기 제 2 전극들의 다른 일부는 상기 제 1 전극들 사이로 연장되는 3차원 반도체 메모리 장치. - 제 1 방향을 따라 배치되는 셀 어레이 영역과 연결 영역을 포함하는 기판; 및
상기 기판 상에 배치되는 블록 구조체를 포함하되,
상기 블록 구조체는:
상기 기판 상에 수직적으로 적층되며 상기 연결 영역에서 서로 계단 구조를 이루는 복수개의 하부 전극들을 포함하는 하부 구조체; 및
상기 하부 적층체 상에 배치되며 상기 제 1 방향과 교차하는 제 2 방향으로 서로 이격되며 같은 높이에 배치되는 상부 전극들을 포함하는 상부 구조체를 포함하되,
상기 하부 전극들의 개수는 상기 상부 전극들의 개수와 같거나 보다 많은 3차원 반도체 메모리 장치. - 제 19 항에 있어서,
상기 셀 어레이 영역에서 상기 블록 구조체는 평면적으로 상기 제 2 방향에 평행한 제 1 폭을 가지고,
상기 연결 영역에서 상기 블록 구조체는 평면적으로 상기 제 2 방향에 평행한 제 2 폭을 가지고,
상기 제 2 폭은 상기 제 1 폭 보다 넓은 3차원 반도체 메모리 장치.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210138990A (ko) | 2020-05-13 | 2021-11-22 | 경희대학교 산학협력단 | 3차원 반도체 장치 및 이의 제조 방법 |
| KR20210145436A (ko) * | 2020-05-25 | 2021-12-02 | 한양대학교 산학협력단 | 집적화를 도모하는 3차원 플래시 메모리 및 그 제조 방법 |
| WO2021241903A1 (ko) * | 2020-05-25 | 2021-12-02 | 한양대학교 산학협력단 | 집적화를 도모하는 3차원 플래시 메모리 및 그 제조 방법 |
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|---|---|---|---|---|
| KR20210138990A (ko) | 2020-05-13 | 2021-11-22 | 경희대학교 산학협력단 | 3차원 반도체 장치 및 이의 제조 방법 |
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